JP2000031397A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 MEMS素子における可動薄膜部分の抵抗値
を十分低くすると共に、抵抗値のばらつきを小さくで
き、MEMS素子を用いた配線の信頼性向上をはかり
得、且つ半導体集積回路との集積化も容易に実現可能に
する。 【解決手段】 MEMS素子を用いた半導体装置におい
て、Si基板7の主面上に形成された導電性領域(下部
電極)9と、この下部電極9に離間対向配置され、両端
が基板7上に絶縁膜6を介して固定され、中央部が変位
可能な導電膜(中間電極)8と、この導電膜8に設けら
れた基板主面と垂直方向に貫通する穴に埋め込み形成さ
れた絶縁膜10と、基板7上に絶縁膜2を介して固定さ
れ、中間電極8に対し下部電極9とは反対側に対向配置
された導電膜(上部電極)1とを具備してなり、中間電
極8の変位部と下部電極9及び上部電極1との距離は、
中間電極8の下部電極9及び上部電極1に対する電位に
よって変化する。
を十分低くすると共に、抵抗値のばらつきを小さくで
き、MEMS素子を用いた配線の信頼性向上をはかり
得、且つ半導体集積回路との集積化も容易に実現可能に
する。 【解決手段】 MEMS素子を用いた半導体装置におい
て、Si基板7の主面上に形成された導電性領域(下部
電極)9と、この下部電極9に離間対向配置され、両端
が基板7上に絶縁膜6を介して固定され、中央部が変位
可能な導電膜(中間電極)8と、この導電膜8に設けら
れた基板主面と垂直方向に貫通する穴に埋め込み形成さ
れた絶縁膜10と、基板7上に絶縁膜2を介して固定さ
れ、中間電極8に対し下部電極9とは反対側に対向配置
された導電膜(上部電極)1とを具備してなり、中間電
極8の変位部と下部電極9及び上部電極1との距離は、
中間電極8の下部電極9及び上部電極1に対する電位に
よって変化する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体基板上に集
積可能な半導体装置に係わり、特にクーロン力による導
電体の変位を利用してスイッチ素子やメモリ素子等を構
成した半導体装置に関する。
積可能な半導体装置に係わり、特にクーロン力による導
電体の変位を利用してスイッチ素子やメモリ素子等を構
成した半導体装置に関する。
【0002】
【従来の技術】近年、半導体集積化技術を用いて、半導
体基板に集積可能なマイクロメカニカルスイッチやメモ
リ素子(Micro Electro Mechanical Systems:MEM
S)を作成することが研究されている。例えば、ビート
・ハルグ(Beat Halg )は、Si基板上に2つのスぺー
サ上に跨いで形成された薄膜を可動部分として用い、こ
の可動薄膜が上か下かに撓んだ状態をデジタルビットの
情報格納として用いるMEMS素子を開示している
(“On a Micro-Electro-Mechanical Nonvolatile Memo
ry cell ”,IEEE Transactions on Electron Devices
vol.37,No.10, 2230(1990):以下、文献1と略記す
る)。
体基板に集積可能なマイクロメカニカルスイッチやメモ
リ素子(Micro Electro Mechanical Systems:MEM
S)を作成することが研究されている。例えば、ビート
・ハルグ(Beat Halg )は、Si基板上に2つのスぺー
サ上に跨いで形成された薄膜を可動部分として用い、こ
の可動薄膜が上か下かに撓んだ状態をデジタルビットの
情報格納として用いるMEMS素子を開示している
(“On a Micro-Electro-Mechanical Nonvolatile Memo
ry cell ”,IEEE Transactions on Electron Devices
vol.37,No.10, 2230(1990):以下、文献1と略記す
る)。
【0003】このようなスイッチやメモリ素子として用
いるMEMS素子では、可動部分としての薄膜を、Si
酸化膜等の絶縁膜上に導電性の金属膜を積層して形成し
ている。しかし、この種のMEMS素子について本発明
者らが鋭意研究及び各種実験を繰り返したところ、絶縁
膜に比して金属膜を薄くする必要があり、絶縁膜が薄く
なると、金属膜は益々薄くなりその抵抗が小さくなるた
め、信頼性の高い構造が困難になる問題があることを見
出した。以下、この問題について説明する。
いるMEMS素子では、可動部分としての薄膜を、Si
酸化膜等の絶縁膜上に導電性の金属膜を積層して形成し
ている。しかし、この種のMEMS素子について本発明
者らが鋭意研究及び各種実験を繰り返したところ、絶縁
膜に比して金属膜を薄くする必要があり、絶縁膜が薄く
なると、金属膜は益々薄くなりその抵抗が小さくなるた
め、信頼性の高い構造が困難になる問題があることを見
出した。以下、この問題について説明する。
【0004】まず、図27及び図28を用いて、従来の
積層構造のMEMS素子の問題点を説明する。図27
は、前記文献1に記されているメモリセル構成を示すも
ので、(a)は平面図、(b)は(a)のA−A’方向
断面図、(c)は(a)のB−B’方向断面図である。
1は厚さ10nmのCrからなる金属膜、2は厚さ1.
5μmのSi酸化膜、3は厚さ2nmのCrからなる金
属膜、4は厚さ30nmのSi酸化膜からなる絶縁膜、
5はポリSi膜、6はSi酸化膜、7は不純物添加Si
からなる導電性基板を示している。
積層構造のMEMS素子の問題点を説明する。図27
は、前記文献1に記されているメモリセル構成を示すも
ので、(a)は平面図、(b)は(a)のA−A’方向
断面図、(c)は(a)のB−B’方向断面図である。
1は厚さ10nmのCrからなる金属膜、2は厚さ1.
5μmのSi酸化膜、3は厚さ2nmのCrからなる金
属膜、4は厚さ30nmのSi酸化膜からなる絶縁膜、
5はポリSi膜、6はSi酸化膜、7は不純物添加Si
からなる導電性基板を示している。
【0005】ポリSi膜5は、1.5μmの厚さでA−
A’方向に30μmの間隔を開けて形成されている。金
属膜3と絶縁膜4は積層形成されて可動薄膜を形成する
ものであり、ポリSi膜5を跨いで形成されている。そ
して、可動薄膜はポリSi膜5の上面から1.3μm下
に撓んで形成されている。
A’方向に30μmの間隔を開けて形成されている。金
属膜3と絶縁膜4は積層形成されて可動薄膜を形成する
ものであり、ポリSi膜5を跨いで形成されている。そ
して、可動薄膜はポリSi膜5の上面から1.3μm下
に撓んで形成されている。
【0006】このような構成において、金属膜1と3と
の間に30V以上の電圧を印加し、基板7の電圧を金属
膜3と等しくすることによって、金属膜1と3との間に
静電気による引力が働き、金属膜3及び絶縁膜4からな
る可動薄膜は1.3μm上方に撓んだ状態で安定とな
る。一方、例えば基板7と金属膜3との間に11V以上
の電圧を印加し、金属膜1の電圧を金属膜3と等しくす
ることによって、基板7と金属膜3との間に静電気によ
る引力が働き、可動薄膜は1.3μm下方に撓んだ状態
で安定となる。
の間に30V以上の電圧を印加し、基板7の電圧を金属
膜3と等しくすることによって、金属膜1と3との間に
静電気による引力が働き、金属膜3及び絶縁膜4からな
る可動薄膜は1.3μm上方に撓んだ状態で安定とな
る。一方、例えば基板7と金属膜3との間に11V以上
の電圧を印加し、金属膜1の電圧を金属膜3と等しくす
ることによって、基板7と金属膜3との間に静電気によ
る引力が働き、可動薄膜は1.3μm下方に撓んだ状態
で安定となる。
【0007】ここで、金属膜3及び絶縁膜4からなる可
動薄膜は、基板1よりも伸びようとする力が働くため、
1.3μm下に撓んだ状態と1.3μm上で撓んだ状態
で、金属膜1,3及び基板7間の電圧を0Vとしても安
定となる。これにより、2つの状態を1ビットの記憶の
不揮発性メモリとして用いることができる。
動薄膜は、基板1よりも伸びようとする力が働くため、
1.3μm下に撓んだ状態と1.3μm上で撓んだ状態
で、金属膜1,3及び基板7間の電圧を0Vとしても安
定となる。これにより、2つの状態を1ビットの記憶の
不揮発性メモリとして用いることができる。
【0008】図27のように上又は下に撓んだ可動薄膜
を形成するために従来例では、基板7よりも室温におい
て熱膨張係数の小さな絶縁膜4上に、極薄膜の金属膜3
を形成していた。これは、通常の金属膜は、Si等の基
板7よりも熱膨張係数が大きく、室温より高い温度で成
膜した金属膜は、室温ではSi基板よりも大きく収縮し
てしまうことによる。
を形成するために従来例では、基板7よりも室温におい
て熱膨張係数の小さな絶縁膜4上に、極薄膜の金属膜3
を形成していた。これは、通常の金属膜は、Si等の基
板7よりも熱膨張係数が大きく、室温より高い温度で成
膜した金属膜は、室温ではSi基板よりも大きく収縮し
てしまうことによる。
【0009】例えば、Si集積回路上に導体配線を形成
するには、一般に抵抗が小さく結晶粒が大きい良質の金
属膜を得るためと堆積速度を向上させるために、室温よ
り100〜400℃温度を上昇させて薄膜形成を行う。
また、金属膜3より上に形成するSi酸化膜2の堆積速
度を向上させるため、又はSi酸化膜2の絶縁耐圧を向
上させるため、基板7を室温より100〜400℃温度
を上昇させて薄膜形成を行う。加えて、Si半導体の保
護膜を形成した後に、素子分離界面の界面準位を減らす
ためとコンタクト抵抗を低減するために、例えばN2 と
H2 が含まれたガス中で、400〜500℃でアニール
を行う。このような高温状態では金属原子が容易に動き
得るため、金属膜3では応力緩和を生じる。
するには、一般に抵抗が小さく結晶粒が大きい良質の金
属膜を得るためと堆積速度を向上させるために、室温よ
り100〜400℃温度を上昇させて薄膜形成を行う。
また、金属膜3より上に形成するSi酸化膜2の堆積速
度を向上させるため、又はSi酸化膜2の絶縁耐圧を向
上させるため、基板7を室温より100〜400℃温度
を上昇させて薄膜形成を行う。加えて、Si半導体の保
護膜を形成した後に、素子分離界面の界面準位を減らす
ためとコンタクト抵抗を低減するために、例えばN2 と
H2 が含まれたガス中で、400〜500℃でアニール
を行う。このような高温状態では金属原子が容易に動き
得るため、金属膜3では応力緩和を生じる。
【0010】次いで、室温まで低下させた場合に、低温
では金属原子が動かなくなり、金属膜3の熱膨張係数が
Si基板7より小さいため、金属膜3の方がSi基板7
よりも縮小する。よって、金属膜のみでは、基板より伸
びて撓んだ導電膜は形成できなかった。このために従来
例では、Si基板7よりも熱膨張係数が小さい、例えば
CVDや熱酸化によって形成されたSi酸化膜を絶縁膜
4として用い、絶縁膜4を金属膜3と積層構造にするこ
とで、基板7より伸び撓んだ可動薄膜を形成しているの
である。
では金属原子が動かなくなり、金属膜3の熱膨張係数が
Si基板7より小さいため、金属膜3の方がSi基板7
よりも縮小する。よって、金属膜のみでは、基板より伸
びて撓んだ導電膜は形成できなかった。このために従来
例では、Si基板7よりも熱膨張係数が小さい、例えば
CVDや熱酸化によって形成されたSi酸化膜を絶縁膜
4として用い、絶縁膜4を金属膜3と積層構造にするこ
とで、基板7より伸び撓んだ可動薄膜を形成しているの
である。
【0011】しかし、この熱膨張係数が小さい絶縁膜4
と金属膜3の積層構造では、絶縁膜4を薄膜化しようと
すると、金属膜3もごく薄く形成する必要がある。図2
8を用いてこのことを説明する。図28(a)は、絶縁
膜4と金属膜3との積層構造を表わしており、金属膜3
の厚さをtm とし、絶縁膜4の厚さをti とする。ま
た、金属膜3の弾性係数(elastic modulus )をEm と
し、絶縁膜4の弾性係数をEi とする。さらに、金属膜
3の線膨張率をαm とし、絶縁膜4の線膨張率をαi と
し、金属膜蒸着又はその後のプロセス温度の最高値と室
温との温度差をΔTとすると、室温で絶縁膜4に働く圧
縮応力σi は次式で表わされる。
と金属膜3の積層構造では、絶縁膜4を薄膜化しようと
すると、金属膜3もごく薄く形成する必要がある。図2
8を用いてこのことを説明する。図28(a)は、絶縁
膜4と金属膜3との積層構造を表わしており、金属膜3
の厚さをtm とし、絶縁膜4の厚さをti とする。ま
た、金属膜3の弾性係数(elastic modulus )をEm と
し、絶縁膜4の弾性係数をEi とする。さらに、金属膜
3の線膨張率をαm とし、絶縁膜4の線膨張率をαi と
し、金属膜蒸着又はその後のプロセス温度の最高値と室
温との温度差をΔTとすると、室温で絶縁膜4に働く圧
縮応力σi は次式で表わされる。
【0012】 σi =tm Em Ei (αm −αi )ΔT/(tm Em +ti Ei )…(1) 図29は、10nmのSi酸化膜(絶縁膜)上に427
℃で金属を蒸着し室温(27℃)に戻した場合の、室温
での絶縁膜に働く圧縮応力σi を、式(1)から得た値
を示している。図でのパラメータは蒸着する金属であ
り、縦軸は絶縁膜に働く圧縮応力を示している。ここ
で、撓んだ膜を形成するためには、この圧縮応力が、絶
縁膜4を単独で10nmの厚さでSi基板7に形成した
場合の、室温で絶縁膜4に生ずる圧縮応力よりも小さい
値となる必要がある。
℃で金属を蒸着し室温(27℃)に戻した場合の、室温
での絶縁膜に働く圧縮応力σi を、式(1)から得た値
を示している。図でのパラメータは蒸着する金属であ
り、縦軸は絶縁膜に働く圧縮応力を示している。ここ
で、撓んだ膜を形成するためには、この圧縮応力が、絶
縁膜4を単独で10nmの厚さでSi基板7に形成した
場合の、室温で絶縁膜4に生ずる圧縮応力よりも小さい
値となる必要がある。
【0013】Si大規模集積回路では、配線として用い
るAlやCuの耐熱性から400度以下で形成するSi
酸化膜が多層配線の層間膜に用いられる。このような条
件の層間膜においては、配線金属のストレスマイグレー
ションによる断線やヒロックの形成を防止するために、
配線金属に対する引っ張り応力や圧縮応力を小さくする
必要がある。例えばAlにおいては、弾性体として振る
舞う引張り応力の最大限界値は0.17GPa程度であ
り、この限界よりも層間膜による引張り応力を小さく保
つ必要がある。そこで通常、HDP(High Density Pla
sma )CVD−Si酸化膜やプラズマCVD−Si酸化
膜で、前記引っ張り応力は0.1GPa以下程度に設定
されていることが多い。
るAlやCuの耐熱性から400度以下で形成するSi
酸化膜が多層配線の層間膜に用いられる。このような条
件の層間膜においては、配線金属のストレスマイグレー
ションによる断線やヒロックの形成を防止するために、
配線金属に対する引っ張り応力や圧縮応力を小さくする
必要がある。例えばAlにおいては、弾性体として振る
舞う引張り応力の最大限界値は0.17GPa程度であ
り、この限界よりも層間膜による引張り応力を小さく保
つ必要がある。そこで通常、HDP(High Density Pla
sma )CVD−Si酸化膜やプラズマCVD−Si酸化
膜で、前記引っ張り応力は0.1GPa以下程度に設定
されていることが多い。
【0014】以上から、Si大規模集積回路上への積層
型MEMS素子の形成を考えると、0.1GPa以下の
膜厚を満たす必要があり、層間膜の圧縮応力を低く保つ
ために許される金属膜の厚さは、図29より高々20n
m以下である。これは、金属膜3が厚いと絶縁膜4が圧
縮され、可動薄膜に図27のような撓みが形成されなく
なることを表わしている。
型MEMS素子の形成を考えると、0.1GPa以下の
膜厚を満たす必要があり、層間膜の圧縮応力を低く保つ
ために許される金属膜の厚さは、図29より高々20n
m以下である。これは、金属膜3が厚いと絶縁膜4が圧
縮され、可動薄膜に図27のような撓みが形成されなく
なることを表わしている。
【0015】ここで、一般的に、Si酸化膜や窒化膜な
どアモルファス絶縁体上の金属は、アモルファス下地ゆ
えにエピタキシャル成長をし得ないため、形成初期にお
いて三次元的に島成長をする。このため、膜厚がさらに
薄くなると、金属膜が連続して形成されなくなり、抵抗
値及びそのばらつき値が急激に増加する。また、このよ
うな薄膜に電流を流すと、粒界部分の膜厚が局所的に薄
いところで電流密度が上昇するため、よりエレクトロマ
イグレーションが生じ易くなり、可動薄膜の信頼性が低
下する。
どアモルファス絶縁体上の金属は、アモルファス下地ゆ
えにエピタキシャル成長をし得ないため、形成初期にお
いて三次元的に島成長をする。このため、膜厚がさらに
薄くなると、金属膜が連続して形成されなくなり、抵抗
値及びそのばらつき値が急激に増加する。また、このよ
うな薄膜に電流を流すと、粒界部分の膜厚が局所的に薄
いところで電流密度が上昇するため、よりエレクトロマ
イグレーションが生じ易くなり、可動薄膜の信頼性が低
下する。
【0016】逆に、金属膜3が厚くなると、絶縁膜4の
金属膜3と接している面と、その反対側の面とでの応力
分布が非対称となるため、前記2つの安定状態を形成す
るのが困難になる。例えば図27(b)のように、絶縁
膜4の上に金属膜3が形成されている場合、金属膜3が
絶縁膜4に対して収縮するため、下に凸な形状と上に凸
な形状とで応力分布が異なり、2つの安定状態が非対称
となることは明らかである。
金属膜3と接している面と、その反対側の面とでの応力
分布が非対称となるため、前記2つの安定状態を形成す
るのが困難になる。例えば図27(b)のように、絶縁
膜4の上に金属膜3が形成されている場合、金属膜3が
絶縁膜4に対して収縮するため、下に凸な形状と上に凸
な形状とで応力分布が異なり、2つの安定状態が非対称
となることは明らかである。
【0017】さらに、片持ち梁構造で絶縁体薄膜4と金
属薄膜3との積層構造を用いると、図28(b)のよう
に、熱応力によって非対称な反りを生じ、金属膜3の膜
厚積層方向に非等方的な応力が生じる。この応力は式
(1)に示すように、温度差ΔTに比例するため、広い
温度範囲で安定に動作させるのが困難になる。
属薄膜3との積層構造を用いると、図28(b)のよう
に、熱応力によって非対称な反りを生じ、金属膜3の膜
厚積層方向に非等方的な応力が生じる。この応力は式
(1)に示すように、温度差ΔTに比例するため、広い
温度範囲で安定に動作させるのが困難になる。
【0018】また、従来の金属膜を用いるMEMSプロ
セス、CrやAuなどの金属膜のヒロック発生や凝集を
防ぐため、形成温度及びその後の熱工程を低く保つ必要
があった。このため、図27の可動薄膜が変位するのに
必要な空間を形成するのに、例えば前記文献1では、エ
ッチングの面方位依存性の大きなウェットプロセスを用
いており、エッチング液を乾燥させる場合に、可動薄膜
と下部電極構造が固着してしまう問題が生じることがあ
った。
セス、CrやAuなどの金属膜のヒロック発生や凝集を
防ぐため、形成温度及びその後の熱工程を低く保つ必要
があった。このため、図27の可動薄膜が変位するのに
必要な空間を形成するのに、例えば前記文献1では、エ
ッチングの面方位依存性の大きなウェットプロセスを用
いており、エッチング液を乾燥させる場合に、可動薄膜
と下部電極構造が固着してしまう問題が生じることがあ
った。
【0019】
【発明が解決しようとする課題】このように従来の積層
構造を用いたMEMS素子では、可動薄膜部分の金属膜
を厚く形成できないため、可動薄膜における抵抗値が比
較的大きくなり、抵抗値のばらつきも大きくなり、該素
子を用いた配線の信頼性が低いという問題があった。ま
た、積層型可動薄膜構造を用いたMEMS素子と半導体
集積回路との集積化が困難である欠点が存在した。
構造を用いたMEMS素子では、可動薄膜部分の金属膜
を厚く形成できないため、可動薄膜における抵抗値が比
較的大きくなり、抵抗値のばらつきも大きくなり、該素
子を用いた配線の信頼性が低いという問題があった。ま
た、積層型可動薄膜構造を用いたMEMS素子と半導体
集積回路との集積化が困難である欠点が存在した。
【0020】本発明は、上記課題を解決すべくなされた
もので、その目的とするところは、MEMS素子におけ
る可動薄膜部分の抵抗値を十分低くすると共に、抵抗値
のばらつきを小さくでき、MEMS素子を用いた配線の
信頼性向上をはかり得、且つ半導体集積回路との集積化
も容易に実現可能にする半導体装置を提供することにあ
る。
もので、その目的とするところは、MEMS素子におけ
る可動薄膜部分の抵抗値を十分低くすると共に、抵抗値
のばらつきを小さくでき、MEMS素子を用いた配線の
信頼性向上をはかり得、且つ半導体集積回路との集積化
も容易に実現可能にする半導体装置を提供することにあ
る。
【0021】
【課題を解決するための手段】(構成)上記課題を解決
するために本発明は、次のような構成を採用している。
するために本発明は、次のような構成を採用している。
【0022】即ち、本発明(請求項1)は、MEMS素
子を用いた半導体装置において、半導体基板の主面上に
形成された第1の導電部と、この第1の導電部に気体又
は液体を介して対向配置され、少なくとも一端が前記基
板上に固定され、一部が変位可能な第2の導電部と、こ
の第2の導電部と同一の主面内に形成され、該導電部と
は側面で接する絶縁体とを具備してなり、第2の導電部
の変位部分と第1の導電部との距離は、第1の導電部に
対する第2の導電部の電位によって変化することを特徴
とする。
子を用いた半導体装置において、半導体基板の主面上に
形成された第1の導電部と、この第1の導電部に気体又
は液体を介して対向配置され、少なくとも一端が前記基
板上に固定され、一部が変位可能な第2の導電部と、こ
の第2の導電部と同一の主面内に形成され、該導電部と
は側面で接する絶縁体とを具備してなり、第2の導電部
の変位部分と第1の導電部との距離は、第1の導電部に
対する第2の導電部の電位によって変化することを特徴
とする。
【0023】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第2の導電部に対し第1の導電部とは反対側に第3
の導電部が対向配置され、この第3の導電部の一部は基
板上に固定されていること。 (2) 第2の導電部は、各導電部に電圧を印加しない状態
で、2つの力学的に安定な状態を保持すること。 (3) 第2の導電部と側面で接触する絶縁体は、第2の導
電部に半導体基板の主面と垂直な方向に形成された貫通
孔に埋め込み形成されていること。
は次のものがあげられる。 (1) 第2の導電部に対し第1の導電部とは反対側に第3
の導電部が対向配置され、この第3の導電部の一部は基
板上に固定されていること。 (2) 第2の導電部は、各導電部に電圧を印加しない状態
で、2つの力学的に安定な状態を保持すること。 (3) 第2の導電部と側面で接触する絶縁体は、第2の導
電部に半導体基板の主面と垂直な方向に形成された貫通
孔に埋め込み形成されていること。
【0024】(4) 第1の導電部と第2の導電部は、半導
体基板の主面に垂直な方向に積層されて形成されている
こと。 (5) 第2の導電部の一端又は両端は絶縁膜を介して半導
体基板と接しており、この絶縁膜に接した部分の第2の
導電部と半導体基板との距離は、第1の導電部の電位に
よって変化しないこと。 (6) 第2の導電部は、Si、Ni組成が30〜45%の
NiFe合金、又はCo組成50〜60%のCoFe合
金からなること。 (7) 第2の導電膜と半導体基板との間に、少なくとも1
つのMISFETが形成されていること。
体基板の主面に垂直な方向に積層されて形成されている
こと。 (5) 第2の導電部の一端又は両端は絶縁膜を介して半導
体基板と接しており、この絶縁膜に接した部分の第2の
導電部と半導体基板との距離は、第1の導電部の電位に
よって変化しないこと。 (6) 第2の導電部は、Si、Ni組成が30〜45%の
NiFe合金、又はCo組成50〜60%のCoFe合
金からなること。 (7) 第2の導電膜と半導体基板との間に、少なくとも1
つのMISFETが形成されていること。
【0025】(8) 第2の導電部と側面で接する絶縁体
は、変位可能であること。 (9) 液体は、ゲル物質或いはゾル物質を含むこと。
は、変位可能であること。 (9) 液体は、ゲル物質或いはゾル物質を含むこと。
【0026】また、本発明(請求項2)は、MEMS素
子を用いた半導体装置において、半導体基板の主平面上
に形成された第1の導電部と、この第1の導電部に気体
又は液体を介して対向配置され、少なくとも一端が前記
基板上に固定され、一部が変位可能な第2の導電部とを
具備してなり、第2の導電部は、前記基板よりも熱膨張
係数が小さい材料からなり、第2の導電部の変位部分と
第1の導電部との距離は、第1の導電部に対する第2の
導電部の電位によって変化することを特徴とする。
子を用いた半導体装置において、半導体基板の主平面上
に形成された第1の導電部と、この第1の導電部に気体
又は液体を介して対向配置され、少なくとも一端が前記
基板上に固定され、一部が変位可能な第2の導電部とを
具備してなり、第2の導電部は、前記基板よりも熱膨張
係数が小さい材料からなり、第2の導電部の変位部分と
第1の導電部との距離は、第1の導電部に対する第2の
導電部の電位によって変化することを特徴とする。
【0027】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第2の導電部に対し第1の導電部とは反対側に第3
の導電部が対向配置され、この第3の導電部の一部は基
板上に固定されていること。 (2) 第2の導電部は、各導電部に電圧を印加しない状態
で、2つの力学的に安定な状態を保持すること。 (3) 第1の導電部と第2の導電部は、半導体基板主平面
に垂直な方向に積層されて形成されていること。
は次のものがあげられる。 (1) 第2の導電部に対し第1の導電部とは反対側に第3
の導電部が対向配置され、この第3の導電部の一部は基
板上に固定されていること。 (2) 第2の導電部は、各導電部に電圧を印加しない状態
で、2つの力学的に安定な状態を保持すること。 (3) 第1の導電部と第2の導電部は、半導体基板主平面
に垂直な方向に積層されて形成されていること。
【0028】(4) 第2の導電部の一端又は両端は絶縁膜
を介して半導体基板と接しており、この絶縁膜に接した
部分の第2の導電部と半導体基板との距離は、第1の導
電部の電位によって変化しないこと。 (5) 第2の導電部は、Si、Ni組成が30〜45%の
NiFe合金、又はCo組成50〜60%のCoFe合
金からなること。 (6) 第2の導電膜と半導体基板との間に、少なくとも1
つのMISFETが形成されていること。 (7) 液体は、ゲル物質或いはゾル物質を含むこと。
を介して半導体基板と接しており、この絶縁膜に接した
部分の第2の導電部と半導体基板との距離は、第1の導
電部の電位によって変化しないこと。 (5) 第2の導電部は、Si、Ni組成が30〜45%の
NiFe合金、又はCo組成50〜60%のCoFe合
金からなること。 (6) 第2の導電膜と半導体基板との間に、少なくとも1
つのMISFETが形成されていること。 (7) 液体は、ゲル物質或いはゾル物質を含むこと。
【0029】(作用)本発明(請求項1)によれば、第
2の導電部と絶縁体からなる可動薄膜の厚さを小さくし
ても、ストレスマイグレーションやエレクトロマイグレ
ーションが起きにくく、配線の信頼性の高いMEMS素
子を実現できる。さらに、Si大規模集積回路上でも、
MEMS素子の可動薄膜を厚くしても圧縮応力を生じさ
せることができ、撓みを有したMEMS素子をSi大規
模集積回路上に形成することができる。また、比較的厚
い可動薄膜を用いることによって、安定した膜厚で可動
薄膜を形成して抵抗値及びそのばらつき値を抑えること
ができる。
2の導電部と絶縁体からなる可動薄膜の厚さを小さくし
ても、ストレスマイグレーションやエレクトロマイグレ
ーションが起きにくく、配線の信頼性の高いMEMS素
子を実現できる。さらに、Si大規模集積回路上でも、
MEMS素子の可動薄膜を厚くしても圧縮応力を生じさ
せることができ、撓みを有したMEMS素子をSi大規
模集積回路上に形成することができる。また、比較的厚
い可動薄膜を用いることによって、安定した膜厚で可動
薄膜を形成して抵抗値及びそのばらつき値を抑えること
ができる。
【0030】また、可動薄膜の一部を構成する第2の導
電部を積層方向に単層である導電性の金属膜で形成する
ことができ、積層方向の応力をより対称に形成すること
ができる。よって、前記2つの安定状態を容易に形成す
ることができる。さらに、片持ち梁構造で、単層の導電
性の金属膜を用いることによって、非対称な反りを生じ
ることが少なくなり、広い温度範囲で安定に動作させる
ことが可能となる。また、撓みを有したMEMSの可動
薄膜の歪みを、可動薄膜として用いる絶縁膜と金属膜の
歪みのとの間の値に連続的に制定することができ、撓み
量の設計が可能となり、スイッチ高さと長さの設計自由
度が増す。
電部を積層方向に単層である導電性の金属膜で形成する
ことができ、積層方向の応力をより対称に形成すること
ができる。よって、前記2つの安定状態を容易に形成す
ることができる。さらに、片持ち梁構造で、単層の導電
性の金属膜を用いることによって、非対称な反りを生じ
ることが少なくなり、広い温度範囲で安定に動作させる
ことが可能となる。また、撓みを有したMEMSの可動
薄膜の歪みを、可動薄膜として用いる絶縁膜と金属膜の
歪みのとの間の値に連続的に制定することができ、撓み
量の設計が可能となり、スイッチ高さと長さの設計自由
度が増す。
【0031】また、本発明(請求項2)によれば、可動
薄膜として単層の導電性の金属膜を用いることで、積層
膜よりも抵抗を安定に維持したしたままで薄膜化が容易
になり、2つの安定状態間を切り替えるために必要な電
圧も小さくでき、スイッチングさせるための電圧を低電
圧にすることが可能となる。さらに、単層の導電性の金
属膜として、例えばSiやW,Moなどの高融点金属を
用いることによって、従来例のAuやCrなどの金属よ
りも耐熱性を、例えば400度以上まで向上させること
ができる。
薄膜として単層の導電性の金属膜を用いることで、積層
膜よりも抵抗を安定に維持したしたままで薄膜化が容易
になり、2つの安定状態間を切り替えるために必要な電
圧も小さくでき、スイッチングさせるための電圧を低電
圧にすることが可能となる。さらに、単層の導電性の金
属膜として、例えばSiやW,Moなどの高融点金属を
用いることによって、従来例のAuやCrなどの金属よ
りも耐熱性を、例えば400度以上まで向上させること
ができる。
【0032】従って、可動薄膜を形成した後に、例えば
プラズマCVDで形成したSi酸化膜やSi窒化膜を用
いることで、この構造を多層配線内に埋め込んで形成す
ることができ、半導体集積回路上により低インピーダン
スかつ高スイッチング比の素子を実現できる。また、形
成したMEMS素子は、MISFETに比較して、同じ
ドレインコンダクタンスを得るのに必要な入力容量を小
さく保つことができ、より入力容量を充電するのに必要
なエネルギーを小さくすることができる。
プラズマCVDで形成したSi酸化膜やSi窒化膜を用
いることで、この構造を多層配線内に埋め込んで形成す
ることができ、半導体集積回路上により低インピーダン
スかつ高スイッチング比の素子を実現できる。また、形
成したMEMS素子は、MISFETに比較して、同じ
ドレインコンダクタンスを得るのに必要な入力容量を小
さく保つことができ、より入力容量を充電するのに必要
なエネルギーを小さくすることができる。
【0033】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【0034】(第1の実施形態)図1は、本発明の第1
の実施形態に係わるMEMS素子の構造を示すもので、
(a)は上面図を、(b)は(a)のA−A’方向断面
図を、(c)は(a)のB−B’方向断面図を示してい
る。また、構造を分かりやすくするために、図1(a)
においては、可動薄膜を形成した段階の平面図を示し、
その上の層の構造は省略してある。
の実施形態に係わるMEMS素子の構造を示すもので、
(a)は上面図を、(b)は(a)のA−A’方向断面
図を、(c)は(a)のB−B’方向断面図を示してい
る。また、構造を分かりやすくするために、図1(a)
においては、可動薄膜を形成した段階の平面図を示し、
その上の層の構造は省略してある。
【0035】本実施形態の基本的な構成は前記図27に
示した従来例と同様であるが、可動薄膜となる薄膜構造
(導電膜8及び絶縁膜10)が従来例とは大きく異なっ
ている。本実施形態では、導電膜8内に該膜8とほぼ同
じ厚さを有する絶縁膜10が形成されている。ここで、
導電膜8としては、例えばW,Mo、或いは多結晶Si
やNiFeを用いる。また、絶縁膜10としては、熱膨
張率がSi基板7より小さい膜、例えばSi酸化膜を用
いる。
示した従来例と同様であるが、可動薄膜となる薄膜構造
(導電膜8及び絶縁膜10)が従来例とは大きく異なっ
ている。本実施形態では、導電膜8内に該膜8とほぼ同
じ厚さを有する絶縁膜10が形成されている。ここで、
導電膜8としては、例えばW,Mo、或いは多結晶Si
やNiFeを用いる。また、絶縁膜10としては、熱膨
張率がSi基板7より小さい膜、例えばSi酸化膜を用
いる。
【0036】導電膜8と絶縁膜10は、B−B’方向
で、導電膜8によって絶縁膜10を挟む構造、又は絶縁
膜10によって導電膜8を挟む構造となっている。導電
膜8のB−B’方向の幅をtm とし、絶縁膜10のB−
B’方向の幅をti とすると、それらの幅は10nm〜
10μmの範囲で、特にtm とti について光によるリ
ソグラフィが容易にできる程度、即ち0.4〜4μm程
度が望ましい。このtmとti の比については、以下で
詳述する。
で、導電膜8によって絶縁膜10を挟む構造、又は絶縁
膜10によって導電膜8を挟む構造となっている。導電
膜8のB−B’方向の幅をtm とし、絶縁膜10のB−
B’方向の幅をti とすると、それらの幅は10nm〜
10μmの範囲で、特にtm とti について光によるリ
ソグラフィが容易にできる程度、即ち0.4〜4μm程
度が望ましい。このtmとti の比については、以下で
詳述する。
【0037】導電膜8がポリSiの場合には、B,As
又はPを1018〜1022cm-3の範囲で不純物添加して
あり、典型的には1021cm-3の不純物添加がしてあ
る。また、絶縁膜10は、導電膜8がブリッジングする
A−A’方向において、それと積層主面内で直交するB
−B’方向よりもtm /ti 比が小さくなるように形成
されていることが、よりA−A’方向の伸びを大きくす
るために望ましい。
又はPを1018〜1022cm-3の範囲で不純物添加して
あり、典型的には1021cm-3の不純物添加がしてあ
る。また、絶縁膜10は、導電膜8がブリッジングする
A−A’方向において、それと積層主面内で直交するB
−B’方向よりもtm /ti 比が小さくなるように形成
されていることが、よりA−A’方向の伸びを大きくす
るために望ましい。
【0038】このような構造をとることにより、可動薄
膜の延在する方向、即ちA−A’方向には導電性を有し
つつ、Si基板7に対して膨張し撓んだ膜を形成するこ
とができる。また、金属膜のみの場合よりも、同じ断面
積の金属膜を絶縁膜によって挟んだ構造は、絶縁膜によ
って放熱性が増すために、より高電流密度の電流を流す
ことができる。
膜の延在する方向、即ちA−A’方向には導電性を有し
つつ、Si基板7に対して膨張し撓んだ膜を形成するこ
とができる。また、金属膜のみの場合よりも、同じ断面
積の金属膜を絶縁膜によって挟んだ構造は、絶縁膜によ
って放熱性が増すために、より高電流密度の電流を流す
ことができる。
【0039】ここで、図1において、導電膜8のB−
B’方向の幅をtm とし、絶縁膜10のB−B’方向の
幅をti とし、B−B’方向に周期的に導電膜8と絶縁
膜10がこの厚さで周期的に繰り返されているとする。
前記式(1)と同様に考えると、この複合膜(可動薄
膜)のA−A’方向の熱応力による歪みεは、次式で近
似できる。
B’方向の幅をtm とし、絶縁膜10のB−B’方向の
幅をti とし、B−B’方向に周期的に導電膜8と絶縁
膜10がこの厚さで周期的に繰り返されているとする。
前記式(1)と同様に考えると、この複合膜(可動薄
膜)のA−A’方向の熱応力による歪みεは、次式で近
似できる。
【0040】 ε=(tm Em αm +ti Ei αi )ΔT/(tm Em +ti Ei )…(2) このとき、導電膜8の熱膨張係数をEm とし、絶縁膜1
0の熱膨張係数をEi 、導電膜8の線膨張率をαm と
し、絶縁膜10の線膨張率をαi とし、金属薄膜の応力
緩和した最高温度、即ち蒸着時及びその後の熱工程で最
も温度が上がった温度と室温との温度差をΔTとする。
0の熱膨張係数をEi 、導電膜8の線膨張率をαm と
し、絶縁膜10の線膨張率をαi とし、金属薄膜の応力
緩和した最高温度、即ち蒸着時及びその後の熱工程で最
も温度が上がった温度と室温との温度差をΔTとする。
【0041】式(2)から、αi とαm とが同程度であ
る場合、ti Ei がtm Em に対して十分大きくなるよ
うに形成されると、歪みεは、絶縁膜10のみで可動薄
膜を形成した場合の値αi ΔTに近づき、逆にti Ei
がtm Em に対して十分小さくなるように形成される
と、歪みεは導電膜8のみで可動薄膜を形成した場合の
値αm ΔTに近づく。よって、膜厚tm とti との比を
調整することによって、歪みの大きさをαi ΔTからα
m ΔTまで連続的に変えることができ、あたかも中間の
膨張率を有する物質のように形成することができる。
る場合、ti Ei がtm Em に対して十分大きくなるよ
うに形成されると、歪みεは、絶縁膜10のみで可動薄
膜を形成した場合の値αi ΔTに近づき、逆にti Ei
がtm Em に対して十分小さくなるように形成される
と、歪みεは導電膜8のみで可動薄膜を形成した場合の
値αm ΔTに近づく。よって、膜厚tm とti との比を
調整することによって、歪みの大きさをαi ΔTからα
m ΔTまで連続的に変えることができ、あたかも中間の
膨張率を有する物質のように形成することができる。
【0042】図2に、導電膜8(金属膜)の幅tm と絶
縁膜10(Si酸化膜)の幅ti との比tm /ti と、
その比を変化させた複合膜の熱応力による伸び(式
(2)の値に相当)から、熱膨張によるSi基板7の伸
びを引いた値を示す。ここで、ΔTを200℃として計
算し、室温よりも200℃温度が上昇したところで応力
が緩和され、室温まで冷却したと設定している。膜8と
膜10から撓んだ複合膜を形成するためには、図2の縦
軸の値が正となる必要がある。
縁膜10(Si酸化膜)の幅ti との比tm /ti と、
その比を変化させた複合膜の熱応力による伸び(式
(2)の値に相当)から、熱膨張によるSi基板7の伸
びを引いた値を示す。ここで、ΔTを200℃として計
算し、室温よりも200℃温度が上昇したところで応力
が緩和され、室温まで冷却したと設定している。膜8と
膜10から撓んだ複合膜を形成するためには、図2の縦
軸の値が正となる必要がある。
【0043】図2より、Si集積回路上にMEMSを形
成しようとすると、従来MEMSの金属電極として用い
られてきたAlやCrでは、複合膜の伸びを0以上とす
るために、tm /ti をそれぞれ0.1以下,0.2以
下とする必要がある。また、これら膜では、弾性的に振
る舞う応力限界値がそれぞれ、0.17GPa,0.3
GPaと低く、それぞれ対応する膜の伸びの限界値は、
金属膜が平衡状態の場合に比較して高々0.2%程度で
あり、複合膜を形成する場合の引張り応力に対して脆弱
で、断線や導電膜8の部分的薄膜化が生じ易い。
成しようとすると、従来MEMSの金属電極として用い
られてきたAlやCrでは、複合膜の伸びを0以上とす
るために、tm /ti をそれぞれ0.1以下,0.2以
下とする必要がある。また、これら膜では、弾性的に振
る舞う応力限界値がそれぞれ、0.17GPa,0.3
GPaと低く、それぞれ対応する膜の伸びの限界値は、
金属膜が平衡状態の場合に比較して高々0.2%程度で
あり、複合膜を形成する場合の引張り応力に対して脆弱
で、断線や導電膜8の部分的薄膜化が生じ易い。
【0044】これに対し、例えばSi集積回路の配線層
で頻繁に用いられるWやMoを導電膜8に用いることに
より、図2のように複合膜の伸びを0以上とするため
に、tm /ti を0.3まで大きくすることができ、よ
りtm /ti との比を大きくすることができる。図2で
はWの場合を示しているが、Moもほぼ同じ曲線とな
る。よって、ti を一定とした場合、AlやCrよりも
WやMoの方がtm を大きく確保することができ、より
最小線幅を大きくすることができる。このため、リソグ
ラフィやエッチングにデザインルールの大きなものを用
いることができ、設計余裕が大きくなる。
で頻繁に用いられるWやMoを導電膜8に用いることに
より、図2のように複合膜の伸びを0以上とするため
に、tm /ti を0.3まで大きくすることができ、よ
りtm /ti との比を大きくすることができる。図2で
はWの場合を示しているが、Moもほぼ同じ曲線とな
る。よって、ti を一定とした場合、AlやCrよりも
WやMoの方がtm を大きく確保することができ、より
最小線幅を大きくすることができる。このため、リソグ
ラフィやエッチングにデザインルールの大きなものを用
いることができ、設計余裕が大きくなる。
【0045】また、W,Moは高融点金属であり、Cr
やAlよりエレクトロマイグレーションに対する耐性が
高くなり、大きな電流を流すことができる。さらに、弾
性的に振る舞う応力限界値が、Wでは4.0GPaと高
く、対応する膜の伸びの限界値も、金属膜が平衡状態の
場合に比較して1%程度と高いため、複合膜を形成する
場合の引張り応力に対してより強固な金属膜を形成する
ことができる。
やAlよりエレクトロマイグレーションに対する耐性が
高くなり、大きな電流を流すことができる。さらに、弾
性的に振る舞う応力限界値が、Wでは4.0GPaと高
く、対応する膜の伸びの限界値も、金属膜が平衡状態の
場合に比較して1%程度と高いため、複合膜を形成する
場合の引張り応力に対してより強固な金属膜を形成する
ことができる。
【0046】さらに、SiやNiFe合金膜を導電膜8
に用いることにより、tm /ti いずれの膜厚比におい
ても、Siを基準とした複合膜の伸びを正に保つことが
できる。ここで、Si膜としては、P,As,又はBを
1016〜1022cm-3の範囲で不純物添加して低抵抗化
した多結晶,単結晶,又はアモルファス膜を用いればよ
い。また、NiFeについては、Siよりも熱膨張率が
小さくなる組成、つまりNiの組成が30〜45%の範
囲にある組成の膜を用いればよい。ここで、図2では、
Niが38%の組成になるように設定してある。
に用いることにより、tm /ti いずれの膜厚比におい
ても、Siを基準とした複合膜の伸びを正に保つことが
できる。ここで、Si膜としては、P,As,又はBを
1016〜1022cm-3の範囲で不純物添加して低抵抗化
した多結晶,単結晶,又はアモルファス膜を用いればよ
い。また、NiFeについては、Siよりも熱膨張率が
小さくなる組成、つまりNiの組成が30〜45%の範
囲にある組成の膜を用いればよい。ここで、図2では、
Niが38%の組成になるように設定してある。
【0047】このようなNiが38%のNiFe膜で
は、0℃から200℃までの平均膨張率を2.5×10
-6/℃以下にすることができる。この値及び多結晶Si
膜の熱膨張率が、Si基板の熱膨張率(2.6×10-6
/℃)以下となるために、複合膜の熱応力による伸びが
基板のSiの熱応力による伸びよりも必ず大きくなる。
よって、撓んだ複合膜をいずれのtm /ti に対しても
形成することができる。さらに、弾性的に振る舞う応力
限界値が、Siでは5GPa、NiFeでは2GPa以
上と高く、対応する膜の伸びの限界値も、金属膜が平衡
状態の場合に比較してそれぞれ、2.8%程度,1.4
%以上と高いため、複合膜を形成する場合の引張り応力
に対して、より強固な金属膜を形成することができる。
は、0℃から200℃までの平均膨張率を2.5×10
-6/℃以下にすることができる。この値及び多結晶Si
膜の熱膨張率が、Si基板の熱膨張率(2.6×10-6
/℃)以下となるために、複合膜の熱応力による伸びが
基板のSiの熱応力による伸びよりも必ず大きくなる。
よって、撓んだ複合膜をいずれのtm /ti に対しても
形成することができる。さらに、弾性的に振る舞う応力
限界値が、Siでは5GPa、NiFeでは2GPa以
上と高く、対応する膜の伸びの限界値も、金属膜が平衡
状態の場合に比較してそれぞれ、2.8%程度,1.4
%以上と高いため、複合膜を形成する場合の引張り応力
に対して、より強固な金属膜を形成することができる。
【0048】次に、図1の構造の詳細について説明す
る。図1に示す本実施形態で、Si基板7にはBを10
14〜1019cm-3の範囲で不純物添加してあり、典型的
には1016cm-3の不純物が添加されている。Si基板
7の表面層には、不純物添加した導電性領域(第1の導
電部)9が選択的に形成されている。この導電性領域9
にはAs,P,又はSbを1016〜1022cm-3の範囲
で不純物添加してあり、典型的には1020cm-3の不純
物が添加されている。ここで領域9は、後述する導電膜
8及び絶縁膜10からなる可動薄膜に対向して気体又は
液体を介して形成されており、中間電極となる導電膜8
に対する第1の制御電極となっている。
る。図1に示す本実施形態で、Si基板7にはBを10
14〜1019cm-3の範囲で不純物添加してあり、典型的
には1016cm-3の不純物が添加されている。Si基板
7の表面層には、不純物添加した導電性領域(第1の導
電部)9が選択的に形成されている。この導電性領域9
にはAs,P,又はSbを1016〜1022cm-3の範囲
で不純物添加してあり、典型的には1020cm-3の不純
物が添加されている。ここで領域9は、後述する導電膜
8及び絶縁膜10からなる可動薄膜に対向して気体又は
液体を介して形成されており、中間電極となる導電膜8
に対する第1の制御電極となっている。
【0049】Si基板7の上には、Si酸化膜やSi窒
化膜、又はそれらの積層膜からなる絶縁膜6が形成され
ており、その上にポリSi膜5がコの字型に形成されて
いる。絶縁膜6の厚さは1〜100nmの範囲、典型的
な厚さとしては10nmである。ポリSi膜5にはBが
1018cm-3以上、典型的には1020cm-3程度添加さ
れており、その厚さは0.01〜10μmの範囲で、典
型的には1.5μmの厚さで、A−A’方向に30μm
の間隔を開けて形成されている。この間隔は、0.5μ
m〜1mmの範囲であればよい。
化膜、又はそれらの積層膜からなる絶縁膜6が形成され
ており、その上にポリSi膜5がコの字型に形成されて
いる。絶縁膜6の厚さは1〜100nmの範囲、典型的
な厚さとしては10nmである。ポリSi膜5にはBが
1018cm-3以上、典型的には1020cm-3程度添加さ
れており、その厚さは0.01〜10μmの範囲で、典
型的には1.5μmの厚さで、A−A’方向に30μm
の間隔を開けて形成されている。この間隔は、0.5μ
m〜1mmの範囲であればよい。
【0050】ポリSi膜5の上には、A−A’方向に延
びた導電膜(第2の導電部)8が該膜5を跨いで形成さ
れている。この導電膜8の一部には基板7の主面に垂直
な方向に貫通孔が複数個形成され、この貫通孔には絶縁
膜10が埋め込み形成されている。そして、導電膜8及
び絶縁膜10からなる複合膜(可動薄膜)は、ポリSi
膜5の上面から1μm下に撓んで形成されている。
びた導電膜(第2の導電部)8が該膜5を跨いで形成さ
れている。この導電膜8の一部には基板7の主面に垂直
な方向に貫通孔が複数個形成され、この貫通孔には絶縁
膜10が埋め込み形成されている。そして、導電膜8及
び絶縁膜10からなる複合膜(可動薄膜)は、ポリSi
膜5の上面から1μm下に撓んで形成されている。
【0051】導電膜8は、厚さ0.005〜10μmの
範囲で、例えば10nmのSi,NiFe,W又はMo
から形成される。絶縁膜10は、厚さ0.005〜10
μmの範囲で、例えば10nmのSi酸化膜から形成さ
れる。これらの膜8及び10は、互いに側面を接して形
成され、図1(b)のように、膜5の上及び2つの膜5
の橋脚を跨いで中空に形成されている。さらに、これら
の膜8及び10は、MEMSにおける可動薄膜となって
おり、中空部のB−B’方向の幅はA−A’方向の幅よ
りも短いことが、A−A’方向とB−B’方向の両方の
撓みによる二次元効果を排し、A−A’方向の撓みによ
る単一モード動作を行わせるには望ましい。
範囲で、例えば10nmのSi,NiFe,W又はMo
から形成される。絶縁膜10は、厚さ0.005〜10
μmの範囲で、例えば10nmのSi酸化膜から形成さ
れる。これらの膜8及び10は、互いに側面を接して形
成され、図1(b)のように、膜5の上及び2つの膜5
の橋脚を跨いで中空に形成されている。さらに、これら
の膜8及び10は、MEMSにおける可動薄膜となって
おり、中空部のB−B’方向の幅はA−A’方向の幅よ
りも短いことが、A−A’方向とB−B’方向の両方の
撓みによる二次元効果を排し、A−A’方向の撓みによ
る単一モード動作を行わせるには望ましい。
【0052】導電膜8のポリSi膜5上に位置する部分
には、ポリSi膜12が形成されている。このポリSi
膜12は、厚さ0.01〜10μmの範囲で、典型的に
は1.5μmの厚さで、A−A’方向に30μmの間隔
を開けて形成されている。図1では、構造がよく判るよ
うに、膜厚や長さについては変形させて示している。ポ
リSi膜12の上部には、Si酸化膜やSi窒化膜から
なる絶縁膜2が厚さ1〜100nmの範囲、典型的な厚
さとしては20nmの厚さで形成されている。ここで、
絶縁膜2はポリSi膜12上のみではなく、導電膜8及
び絶縁膜10からなる可動薄膜の全体を覆うように形成
されている。即ち絶縁膜2は、可動薄膜に対向して気体
又は液体を介して形成されている。
には、ポリSi膜12が形成されている。このポリSi
膜12は、厚さ0.01〜10μmの範囲で、典型的に
は1.5μmの厚さで、A−A’方向に30μmの間隔
を開けて形成されている。図1では、構造がよく判るよ
うに、膜厚や長さについては変形させて示している。ポ
リSi膜12の上部には、Si酸化膜やSi窒化膜から
なる絶縁膜2が厚さ1〜100nmの範囲、典型的な厚
さとしては20nmの厚さで形成されている。ここで、
絶縁膜2はポリSi膜12上のみではなく、導電膜8及
び絶縁膜10からなる可動薄膜の全体を覆うように形成
されている。即ち絶縁膜2は、可動薄膜に対向して気体
又は液体を介して形成されている。
【0053】絶縁膜2の上には、導電膜1(第3の導電
部)が形成されている。この導電膜1は、厚さ0.01
〜10μmの範囲、例えば1.5μmの厚さからなるT
i,TiN,TiSi,WSi,AlCu,Cu,W又
はAlで形成されている。そしてこの導電膜1は、中間
電極となる導電膜8に対する第2の制御電極となってい
る。
部)が形成されている。この導電膜1は、厚さ0.01
〜10μmの範囲、例えば1.5μmの厚さからなるT
i,TiN,TiSi,WSi,AlCu,Cu,W又
はAlで形成されている。そしてこの導電膜1は、中間
電極となる導電膜8に対する第2の制御電極となってい
る。
【0054】このような構成において、導電膜1と導電
膜8との間に30V以上の電圧を印加し、導電性領域9
の電圧を導電膜8と等しくすることによって、導電膜1
と導電膜8との間に静電気による引力が働き、導電膜8
及び絶縁膜10からなる可動薄膜は1.0μm上方に撓
んだ状態で安定となる。一方、導電性領域9と導電膜8
との間に11V以上の電圧を印加し、導電膜1の電圧を
導電膜8と等しくすることによって、導電性領域9と導
電膜8との間に静電気による引力が働き、可動薄膜は
1.0um下方に撓んだ状態で安定となる。
膜8との間に30V以上の電圧を印加し、導電性領域9
の電圧を導電膜8と等しくすることによって、導電膜1
と導電膜8との間に静電気による引力が働き、導電膜8
及び絶縁膜10からなる可動薄膜は1.0μm上方に撓
んだ状態で安定となる。一方、導電性領域9と導電膜8
との間に11V以上の電圧を印加し、導電膜1の電圧を
導電膜8と等しくすることによって、導電性領域9と導
電膜8との間に静電気による引力が働き、可動薄膜は
1.0um下方に撓んだ状態で安定となる。
【0055】即ち、導電膜8及び絶縁膜10からなる可
動薄膜は、1.0um下に撓んだ状態と1.0μm上で
撓んだ状態で、導電膜8と導電膜1及び導電性領域膜9
と間の電圧を0Vとしても安定となり、2つの状態を1
ビットの記憶の不揮発性メモリとして用いることができ
る。そしてこれらの状態は、例えば導電膜8と導電性領
域9との容量を測定することにより、導電膜8の位置に
よって容量が異なるため非破壊で読み出すことができ
る。
動薄膜は、1.0um下に撓んだ状態と1.0μm上で
撓んだ状態で、導電膜8と導電膜1及び導電性領域膜9
と間の電圧を0Vとしても安定となり、2つの状態を1
ビットの記憶の不揮発性メモリとして用いることができ
る。そしてこれらの状態は、例えば導電膜8と導電性領
域9との容量を測定することにより、導電膜8の位置に
よって容量が異なるため非破壊で読み出すことができ
る。
【0056】次に、図3から図8を用いて、本実施形態
の製造工程を説明する。図3から図8までの(a)図
は、図1(a)と対応する製造工程平面図であり、
(b)(c)は、図1(b)(c)と同じ製造工程断面
図である。
の製造工程を説明する。図3から図8までの(a)図
は、図1(a)と対応する製造工程平面図であり、
(b)(c)は、図1(b)(c)と同じ製造工程断面
図である。
【0057】まず、ボロン濃度1016cm-3のp形領域
を形成したSi基板7を準備し、この基板7の表面を酸
化し、0.01〜0.05μmの厚さのSi酸化膜11
を作成する。次いで、レジストを全面に塗布後にリソグ
ラフィを行い、砒素や燐、又はアンチモンを、加速電圧
10〜500eVで1012〜1016cm-2イオン注入し
て、n型導電性領域9を形成する。n型導電性領域9の
形成位置は、後で形成する可動薄膜(導電膜8及び絶縁
膜10)と対向する位置にする。イオンの打ち込み深さ
は、p型Si基板7の表面にn型領域が形成されるよう
にし、濃度は1017〜1021cm-3となるようにする。
この後に、イオン注入欠陥回復のための500〜900
℃,10秒〜60分程度の熱工程を加えても良い。これ
により、図3(a)(b)(c)の構造が形成される。
を形成したSi基板7を準備し、この基板7の表面を酸
化し、0.01〜0.05μmの厚さのSi酸化膜11
を作成する。次いで、レジストを全面に塗布後にリソグ
ラフィを行い、砒素や燐、又はアンチモンを、加速電圧
10〜500eVで1012〜1016cm-2イオン注入し
て、n型導電性領域9を形成する。n型導電性領域9の
形成位置は、後で形成する可動薄膜(導電膜8及び絶縁
膜10)と対向する位置にする。イオンの打ち込み深さ
は、p型Si基板7の表面にn型領域が形成されるよう
にし、濃度は1017〜1021cm-3となるようにする。
この後に、イオン注入欠陥回復のための500〜900
℃,10秒〜60分程度の熱工程を加えても良い。これ
により、図3(a)(b)(c)の構造が形成される。
【0058】次いで、Si酸化膜又はSi窒化膜からな
る絶縁膜6を厚さ1〜100nmの範囲、典型的には1
0nmの厚さCVD法で堆積する。次いで、アモルファ
スSiを0.01〜10μmの範囲で、典型的には1.
5μmの厚さで堆積する。このとき、アモルファスSi
の導電型はn,pのどちらでも良いが、その不純物密度
は1017cm-3以下となるようになっているようにし、
1016cm-3以下となっていることが望ましい。この
後、レジストを全面に塗布後、リソグラフィを行い、ボ
ロンを加速電圧10〜2000eVで1014〜1017c
m-2イオン注入して、5の領域のボロン濃度を1018〜
1021cm-3の範囲、典型的には1020cm-3となるよ
うに最適化する。
る絶縁膜6を厚さ1〜100nmの範囲、典型的には1
0nmの厚さCVD法で堆積する。次いで、アモルファ
スSiを0.01〜10μmの範囲で、典型的には1.
5μmの厚さで堆積する。このとき、アモルファスSi
の導電型はn,pのどちらでも良いが、その不純物密度
は1017cm-3以下となるようになっているようにし、
1016cm-3以下となっていることが望ましい。この
後、レジストを全面に塗布後、リソグラフィを行い、ボ
ロンを加速電圧10〜2000eVで1014〜1017c
m-2イオン注入して、5の領域のボロン濃度を1018〜
1021cm-3の範囲、典型的には1020cm-3となるよ
うに最適化する。
【0059】このとき、5’の領域のボロン濃度は10
17cm-3以下となるようにする。これは、5と5’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、5’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後で形成する中間電極と導電性領域9との間
の間隙となる領域となる。このため、5による橋脚構造
を形成するため、5及び5’の領域はそれぞれ絶縁膜6
にまで達しているように形成する。
17cm-3以下となるようにする。これは、5と5’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、5’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後で形成する中間電極と導電性領域9との間
の間隙となる領域となる。このため、5による橋脚構造
を形成するため、5及び5’の領域はそれぞれ絶縁膜6
にまで達しているように形成する。
【0060】また、図4(b)におけるA−A’断面に
おける5の領域の間隔は0.5μm〜1mmの範囲であ
ればよく、例えば30μmの間隔を開けて形成すればよ
い。この間隔は、スイッチング電圧を設計する際に決め
られる構造パラメータとなる。この後に、5の領域のイ
オン注入欠陥回復及び結晶化のために500〜900
℃,10秒〜300分程度の熱工程を加え、ポリSi膜
5を形成する。これにより、図4(a)(b)(c)の
構造が形成される。この後、導電膜8を堆積する下地の
平坦性を向上させるためにCMP(Chemical Mechanica
l Polishing )を追加してもよい。
おける5の領域の間隔は0.5μm〜1mmの範囲であ
ればよく、例えば30μmの間隔を開けて形成すればよ
い。この間隔は、スイッチング電圧を設計する際に決め
られる構造パラメータとなる。この後に、5の領域のイ
オン注入欠陥回復及び結晶化のために500〜900
℃,10秒〜300分程度の熱工程を加え、ポリSi膜
5を形成する。これにより、図4(a)(b)(c)の
構造が形成される。この後、導電膜8を堆積する下地の
平坦性を向上させるためにCMP(Chemical Mechanica
l Polishing )を追加してもよい。
【0061】次いで、厚さ0.005〜10μmの範囲
で、例えば10nmの厚さになるようにW又はMoをC
VD(chemical vapor deposition )法又は蒸着法によ
って堆積する。このW膜又はMo膜は、後に導電膜8と
なる。この後、金属膜表面の平坦性を向上し、膜厚を一
定にするために、CMPを追加してもよい。
で、例えば10nmの厚さになるようにW又はMoをC
VD(chemical vapor deposition )法又は蒸着法によ
って堆積する。このW膜又はMo膜は、後に導電膜8と
なる。この後、金属膜表面の平坦性を向上し、膜厚を一
定にするために、CMPを追加してもよい。
【0062】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、SF6 が含まれるガスによって、B
−B’方向の幅10nm〜10μmの範囲、A−A’方
向の長さ10nm〜10μmの範囲となるように、5又
は5’の領域に達するように導電膜8に異方性エッチン
グで穴を開口する。この穴は、特にtm とti について
光によるリソグラフィが容易にできる程度の長さと幅、
つまり0.4μm以上が望ましく、B−B’方向につい
ては、(穴に囲まれた金属残り幅)/(開口幅)が0.
3以下になるようにすることが望ましい。また、A−
A’方向の長さについては開口長さに対して、穴に挟ま
れた導電膜8の領域が十分小さくなることが、撓んだ中
間電極を形成するのに望ましい。
ソグラフィを行い、SF6 が含まれるガスによって、B
−B’方向の幅10nm〜10μmの範囲、A−A’方
向の長さ10nm〜10μmの範囲となるように、5又
は5’の領域に達するように導電膜8に異方性エッチン
グで穴を開口する。この穴は、特にtm とti について
光によるリソグラフィが容易にできる程度の長さと幅、
つまり0.4μm以上が望ましく、B−B’方向につい
ては、(穴に囲まれた金属残り幅)/(開口幅)が0.
3以下になるようにすることが望ましい。また、A−
A’方向の長さについては開口長さに対して、穴に挟ま
れた導電膜8の領域が十分小さくなることが、撓んだ中
間電極を形成するのに望ましい。
【0063】ここで、導電膜8の堆積及び加工工程の代
替として、厚さ0.005〜10μmの範囲で、例えば
10nmの厚さになるように、Si膜を気相成長法で堆
積してもよい。このSi膜は、ボロン濃度を1019〜1
021cm-3の範囲、典型的には1020cm-3となるよう
にしてあり、後に導電膜8となる。この場合、後で膜
5’の領域を選択的にエッチングする場合に残るよう
に、膜8は膜5同様に高濃度にボロンドーピングしてあ
ることが望ましい。この後、中間膜全体の平坦性及び膜
厚の均一性を向上するために、CMPを追加してもよ
い。
替として、厚さ0.005〜10μmの範囲で、例えば
10nmの厚さになるように、Si膜を気相成長法で堆
積してもよい。このSi膜は、ボロン濃度を1019〜1
021cm-3の範囲、典型的には1020cm-3となるよう
にしてあり、後に導電膜8となる。この場合、後で膜
5’の領域を選択的にエッチングする場合に残るよう
に、膜8は膜5同様に高濃度にボロンドーピングしてあ
ることが望ましい。この後、中間膜全体の平坦性及び膜
厚の均一性を向上するために、CMPを追加してもよ
い。
【0064】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、HBr又はCl2 が含まれるガスに
よって、B−B’方向の幅10nm〜10μmの範囲、
A−A’方向の長さ10nm〜10μmの範囲となるよ
うに、5又は5’の領域に達するように導電膜8に異方
性エッチングで穴を開口する。この穴は、特にtm とt
i について光によるリソグラフィが容易にできる程度の
長さと幅、つまり0.4μm以上が望ましい。また、A
−A’方向の長さについては開口長さに対して、穴に挟
まれた導電膜8の領域が十分小さくなることが、撓んだ
中間電極を形成するのに望ましい。
ソグラフィを行い、HBr又はCl2 が含まれるガスに
よって、B−B’方向の幅10nm〜10μmの範囲、
A−A’方向の長さ10nm〜10μmの範囲となるよ
うに、5又は5’の領域に達するように導電膜8に異方
性エッチングで穴を開口する。この穴は、特にtm とt
i について光によるリソグラフィが容易にできる程度の
長さと幅、つまり0.4μm以上が望ましい。また、A
−A’方向の長さについては開口長さに対して、穴に挟
まれた導電膜8の領域が十分小さくなることが、撓んだ
中間電極を形成するのに望ましい。
【0065】また、導電膜8の堆積及び加工工程の代替
として、0.005〜10μmの範囲で、例えば20n
mの厚さになるようにNi組成が30〜45%の範囲、
38%の組成のNiFe合金を、蒸着法やスパッタリン
グ方法によって堆積してもよい。このNiFe膜は、後
に導電膜8となる。この後、金属膜表面の平坦性を向上
し、膜厚を一定にするために、CMPを追加してもよ
い。この場合、導電膜8として、Si半導体に深い準位
を形成するFeを用いているので、膜6としては、例え
ばSi窒化膜のような、Feの拡散を防止する緻密な膜
と組み合わせるのが望ましい。
として、0.005〜10μmの範囲で、例えば20n
mの厚さになるようにNi組成が30〜45%の範囲、
38%の組成のNiFe合金を、蒸着法やスパッタリン
グ方法によって堆積してもよい。このNiFe膜は、後
に導電膜8となる。この後、金属膜表面の平坦性を向上
し、膜厚を一定にするために、CMPを追加してもよ
い。この場合、導電膜8として、Si半導体に深い準位
を形成するFeを用いているので、膜6としては、例え
ばSi窒化膜のような、Feの拡散を防止する緻密な膜
と組み合わせるのが望ましい。
【0066】続いて、レジストを全面に塗布した後にリ
ソグラフィを行い、Arによるイオンミリングによっ
て、B−B’方向の幅10nm〜10μmの範囲、A−
A’方向の長さ10nm〜10μmの範囲となるよう
に、さらに5又は5’の領域に達するように穴を導電膜
8に開口する。この穴は特に、tm とti について光に
よるリソグラフィが容易にできる程度の長さと幅、つま
り0.4μm以上が望ましい。また、A−A’方向の長
さについては開口長さに対して、穴に挟まれた導電膜8
の領域が十分小さくなることが、撓んだ中間電極を形成
するのに望ましい。
ソグラフィを行い、Arによるイオンミリングによっ
て、B−B’方向の幅10nm〜10μmの範囲、A−
A’方向の長さ10nm〜10μmの範囲となるよう
に、さらに5又は5’の領域に達するように穴を導電膜
8に開口する。この穴は特に、tm とti について光に
よるリソグラフィが容易にできる程度の長さと幅、つま
り0.4μm以上が望ましい。また、A−A’方向の長
さについては開口長さに対して、穴に挟まれた導電膜8
の領域が十分小さくなることが、撓んだ中間電極を形成
するのに望ましい。
【0067】次いで、例えばフッ素添加膜も含むSi酸
化膜からなる膜を、HSQ(Hydrogen silsesquioxane
s),SiH4 やTEOS(tetraechiyl orthosilicate
)を用いたHDP(High Density Plasma )CVD
法、ECR(electron cyclotronresonance)CVD
法、常圧CVD法、又は減圧CVD法で全面堆積し、絶
縁膜10を形成する。このとき、導電膜8及び絶縁膜1
0からなる複合膜(可動薄膜)の室温での膜応力が圧縮
応力となるように、組成及び形成温度を調整する。Si
基板7上の圧縮応力としては、0.02〜0.3GPa
程度になることが望ましく、典型的には、0.05GP
aとする。この後に、CMP法やエッチバック法によっ
て、導電膜8上に形成した膜10を取り除く。これによ
り、図5(a)(b)(c)の構造が形成される。
化膜からなる膜を、HSQ(Hydrogen silsesquioxane
s),SiH4 やTEOS(tetraechiyl orthosilicate
)を用いたHDP(High Density Plasma )CVD
法、ECR(electron cyclotronresonance)CVD
法、常圧CVD法、又は減圧CVD法で全面堆積し、絶
縁膜10を形成する。このとき、導電膜8及び絶縁膜1
0からなる複合膜(可動薄膜)の室温での膜応力が圧縮
応力となるように、組成及び形成温度を調整する。Si
基板7上の圧縮応力としては、0.02〜0.3GPa
程度になることが望ましく、典型的には、0.05GP
aとする。この後に、CMP法やエッチバック法によっ
て、導電膜8上に形成した膜10を取り除く。これによ
り、図5(a)(b)(c)の構造が形成される。
【0068】次いで、導電膜8がWの場合には、レジス
トを全面に塗布後、リソグラフィを行い、SF6 が含ま
れるガスによって、5又は5’の領域に達するように導
電膜8を中間電極形状にパターニングする。これによ
り、図6(a)(b)(c)の構造が形成される。
トを全面に塗布後、リソグラフィを行い、SF6 が含ま
れるガスによって、5又は5’の領域に達するように導
電膜8を中間電極形状にパターニングする。これによ
り、図6(a)(b)(c)の構造が形成される。
【0069】導電膜8がSiの場合には、レジストを全
面に塗布した後にリソグラフィを行い、HBr又はCl
2 が含まれるガスによって、5又は5’の領域に達する
ように導電膜8を異方性エッチングによって中間電極形
状にパターニングする。この結果、図6(a)(b)
(c)の断面となる。この際、導電膜8となるSi膜
は、アモルファス状態で300〜400℃で堆積した
後、この導電膜8のパターニングが行われるまでは結晶
化しないように、500℃以上の熱工程を経ない方が望
ましい。これは、ボロンを高濃度にドーピングした膜8
のエッチング速度は、結晶化により急速に減速するた
め、膜8と膜5’との境界でエッチング選択比を向上さ
せエッチングを停止するのが困難になるためである。
面に塗布した後にリソグラフィを行い、HBr又はCl
2 が含まれるガスによって、5又は5’の領域に達する
ように導電膜8を異方性エッチングによって中間電極形
状にパターニングする。この結果、図6(a)(b)
(c)の断面となる。この際、導電膜8となるSi膜
は、アモルファス状態で300〜400℃で堆積した
後、この導電膜8のパターニングが行われるまでは結晶
化しないように、500℃以上の熱工程を経ない方が望
ましい。これは、ボロンを高濃度にドーピングした膜8
のエッチング速度は、結晶化により急速に減速するた
め、膜8と膜5’との境界でエッチング選択比を向上さ
せエッチングを停止するのが困難になるためである。
【0070】また、導電膜8がNiFeの場合には、レ
ジストを全面に塗布した後にリソグラフィを行い、Ar
イオンミリングによって5又は5’の領域に達するよう
に導電膜8をパターニングする。これによっても、図6
(a)(b)(c)の構造が形成される。
ジストを全面に塗布した後にリソグラフィを行い、Ar
イオンミリングによって5又は5’の領域に達するよう
に導電膜8をパターニングする。これによっても、図6
(a)(b)(c)の構造が形成される。
【0071】この図6までの製造工程の代替として、次
の方法でもよい。まず、図4の段階で、図6のように導
電膜8を絶縁膜10を形成する穴と不要な部分を取り去
るようパターニングする。次いで、Si酸化膜等からな
る絶縁膜10を全面に埋め込んだ後、不要な部分の絶縁
膜10を、リソグラフィとNH4 FやHFエッチング、
又はCHF3 やC4 F8 を含んだガスによるエッチング
を行って取り除いてもよい。
の方法でもよい。まず、図4の段階で、図6のように導
電膜8を絶縁膜10を形成する穴と不要な部分を取り去
るようパターニングする。次いで、Si酸化膜等からな
る絶縁膜10を全面に埋め込んだ後、不要な部分の絶縁
膜10を、リソグラフィとNH4 FやHFエッチング、
又はCHF3 やC4 F8 を含んだガスによるエッチング
を行って取り除いてもよい。
【0072】また、製造工程の代替として、次の方法で
もよい。まず、図4の段階で、Si酸化膜等からなる絶
縁膜10をまず全面に堆積した後、膜8のパターンで5
又は5’の領域に達するように、絶縁膜10をエッチン
グし溝を形成する。さらに、膜8となる金属を全面堆積
し、例えばCMP法やエッチバック法によって膜8を前
記溝部分に残す。その後、不要な部分の絶縁膜10を、
リソグラフィとNH4FやHFエッチング、又はCHF
3 やC4 F8 を含んだガスによるエッチングを行って取
り除いてもよい。
もよい。まず、図4の段階で、Si酸化膜等からなる絶
縁膜10をまず全面に堆積した後、膜8のパターンで5
又は5’の領域に達するように、絶縁膜10をエッチン
グし溝を形成する。さらに、膜8となる金属を全面堆積
し、例えばCMP法やエッチバック法によって膜8を前
記溝部分に残す。その後、不要な部分の絶縁膜10を、
リソグラフィとNH4FやHFエッチング、又はCHF
3 やC4 F8 を含んだガスによるエッチングを行って取
り除いてもよい。
【0073】次いで、膜12及び膜12’として、例え
ばアモルファスSiを0.01〜10μmの範囲で、典
型的には1.5μmの厚さで全面堆積する。このとき、
アモルファスSiの導電型はn、p型のどちらでも良い
が、その不純物密度は1017cm-3以下となるようにな
っているようにし、1016cm-3以下となっていること
が望ましい。この後、レジストを全面に塗布した後にリ
ソグラフィを行い、ボロンを加速電圧10〜2000e
Vで1014〜1017cm-2だけイオン注入し、12の領
域のボロン濃度を1018〜1021cm-3の範囲、典型的
には1020cm-3以上となるように最適化する。このと
き、12’の領域のボロン濃度は、1017cm-3以下と
なるようにする。これは、12と12’の領域でボロン
の濃度差が大きい方がエッチングの選択性を向上させる
ために望ましいからである。
ばアモルファスSiを0.01〜10μmの範囲で、典
型的には1.5μmの厚さで全面堆積する。このとき、
アモルファスSiの導電型はn、p型のどちらでも良い
が、その不純物密度は1017cm-3以下となるようにな
っているようにし、1016cm-3以下となっていること
が望ましい。この後、レジストを全面に塗布した後にリ
ソグラフィを行い、ボロンを加速電圧10〜2000e
Vで1014〜1017cm-2だけイオン注入し、12の領
域のボロン濃度を1018〜1021cm-3の範囲、典型的
には1020cm-3以上となるように最適化する。このと
き、12’の領域のボロン濃度は、1017cm-3以下と
なるようにする。これは、12と12’の領域でボロン
の濃度差が大きい方がエッチングの選択性を向上させる
ために望ましいからである。
【0074】ここで、12’の領域は、5’の領域と同
様に、後で基板中に空洞を形成するための犠牲膜となっ
ており、導電膜8と後に形成する導電膜1との間の間隙
となる領域となる。そこで、12による橋脚構造を形成
するため、12及び12’の領域は5及び5’の領域ま
で達しているように形成する。また、図7(b)におけ
るA−A’断面における12の領域の間隔は、0.5μ
m〜1mmの範囲であればよく、例えば30μmの間隔
を開けて形成されており、膜5の間隔と等しいことが上
下対称な応力分布を実現するのに望ましい。この間隔
は、スイッチング電圧を設計する際に決められる構造パ
ラメータとなる。これにより、図7(a)(b)(c)
の構造が形成される。この後、膜12’及び5’のエッ
チング前までに、膜12及び12’を、500〜600
℃にアニールして結晶化させることが望ましい。
様に、後で基板中に空洞を形成するための犠牲膜となっ
ており、導電膜8と後に形成する導電膜1との間の間隙
となる領域となる。そこで、12による橋脚構造を形成
するため、12及び12’の領域は5及び5’の領域ま
で達しているように形成する。また、図7(b)におけ
るA−A’断面における12の領域の間隔は、0.5μ
m〜1mmの範囲であればよく、例えば30μmの間隔
を開けて形成されており、膜5の間隔と等しいことが上
下対称な応力分布を実現するのに望ましい。この間隔
は、スイッチング電圧を設計する際に決められる構造パ
ラメータとなる。これにより、図7(a)(b)(c)
の構造が形成される。この後、膜12’及び5’のエッ
チング前までに、膜12及び12’を、500〜600
℃にアニールして結晶化させることが望ましい。
【0075】次いで、Si酸化膜やSi窒化膜、或いは
アルミナ酸化膜からなる絶縁膜2を、厚さ1〜100n
mの範囲で、典型的には20nmの厚さで全面堆積す
る。さらに、Ti,TiN,TiSi,WSi,AlC
u,Cu,W又はAlからなる導電膜1を、厚さ0.0
1〜10μmの範囲で、典型的には1.5μmの厚さで
全面堆積する。この後、Ti,TiN,TiSi,WS
i,AlCu,Cu,W又はAl層を、リソグラフィと
エッチングによって、配線としてパターニングしてもよ
い。この際、導電膜1は、導電膜8に対向して積層され
る位置に形成されることが、スイッチング電圧を低下さ
せるのに望ましい。このようにして、図8(a)(b)
(c)の形状が形成される。
アルミナ酸化膜からなる絶縁膜2を、厚さ1〜100n
mの範囲で、典型的には20nmの厚さで全面堆積す
る。さらに、Ti,TiN,TiSi,WSi,AlC
u,Cu,W又はAlからなる導電膜1を、厚さ0.0
1〜10μmの範囲で、典型的には1.5μmの厚さで
全面堆積する。この後、Ti,TiN,TiSi,WS
i,AlCu,Cu,W又はAl層を、リソグラフィと
エッチングによって、配線としてパターニングしてもよ
い。この際、導電膜1は、導電膜8に対向して積層され
る位置に形成されることが、スイッチング電圧を低下さ
せるのに望ましい。このようにして、図8(a)(b)
(c)の形状が形成される。
【0076】次いで、図では示していないが、例えば導
電膜1及び絶縁膜2をパターニングした後エッチングで
取り除き12’の領域に達するように開口する。この開
口位置は、導電膜8と接した12’の領域に連結した領
域に開口すればよい。この開口位置をMEMSスイッチ
構造から離れた位置に形成することが、後のウェハのダ
イシング工程によるダストが12’及び5’領域に形成
された空洞に入り込み誤動作するのを防ぐことができ望
ましい。
電膜1及び絶縁膜2をパターニングした後エッチングで
取り除き12’の領域に達するように開口する。この開
口位置は、導電膜8と接した12’の領域に連結した領
域に開口すればよい。この開口位置をMEMSスイッチ
構造から離れた位置に形成することが、後のウェハのダ
イシング工程によるダストが12’及び5’領域に形成
された空洞に入り込み誤動作するのを防ぐことができ望
ましい。
【0077】次いで、CF4 とO2 を混合したガスプラ
ズマにより、12’及び5’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち12及び5の
領域はエッチング速度が12’及び5’の領域よりも非
常に遅くなるため、選択的に、12及び5の領域を残す
ことができる。これにより、前記図1のように、半導体
配線層中に埋め込まれた中空領域を形成することができ
る。
ズマにより、12’及び5’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち12及び5の
領域はエッチング速度が12’及び5’の領域よりも非
常に遅くなるため、選択的に、12及び5の領域を残す
ことができる。これにより、前記図1のように、半導体
配線層中に埋め込まれた中空領域を形成することができ
る。
【0078】このような作成法では、導電膜8を形成す
るのにウェットエッチングを用いていないため、ウェッ
トエッチングの溶媒の乾燥時に、導電膜8と絶縁膜2、
又は導電膜8と絶縁膜6とが付着して固着してしまう現
象を防ぐことができる。さらに、ウェットエッチングの
エッチャントよりもガス中の残留不純物を取り除きやす
いエッチング工程なので、プロセス中の汚染も少なくす
ることができる。
るのにウェットエッチングを用いていないため、ウェッ
トエッチングの溶媒の乾燥時に、導電膜8と絶縁膜2、
又は導電膜8と絶縁膜6とが付着して固着してしまう現
象を防ぐことができる。さらに、ウェットエッチングの
エッチャントよりもガス中の残留不純物を取り除きやす
いエッチング工程なので、プロセス中の汚染も少なくす
ることができる。
【0079】また、このエッチング工程の代わりに、K
OHとH2 Oとプロパノール溶液で12’及び5’の領
域を取り除いてもよい。この場合、Siのエッチング速
度は、ボロン濃度が1020cm-3以上でボロン濃度が1
018cm-3以下の場合の1/10以下に低下する。この
ことは、例えば(Greg L. Kuhn and C. John. Rhee,Thi
n Silicon Film on Insulating Substrate, J. Electro
chem. Soc. 120,11,pp1563-1566(1973 )) で公知であ
る。よって、ボロン濃度が1020cm-3程度である12
及び5の領域を残して、ボロン濃度が1018cm-3以下
の12’及び5’の領域をエッチングすることができ
る。
OHとH2 Oとプロパノール溶液で12’及び5’の領
域を取り除いてもよい。この場合、Siのエッチング速
度は、ボロン濃度が1020cm-3以上でボロン濃度が1
018cm-3以下の場合の1/10以下に低下する。この
ことは、例えば(Greg L. Kuhn and C. John. Rhee,Thi
n Silicon Film on Insulating Substrate, J. Electro
chem. Soc. 120,11,pp1563-1566(1973 )) で公知であ
る。よって、ボロン濃度が1020cm-3程度である12
及び5の領域を残して、ボロン濃度が1018cm-3以下
の12’及び5’の領域をエッチングすることができ
る。
【0080】このKOH水溶液を用いた場合、絶縁膜2
及び膜6は、他の半導体デバイスのアルカリ金属汚染を
防ぐため、アルカリ金属であるKの拡散を阻止すること
ができる緻密な膜、例えばSi窒化膜であることが望ま
しい。また、エッチングの選択性を大きくするために、
膜5及び膜12に添加する不純物はリンや砒素ではな
く、ボロンである必要がある。前記ウェットエッチング
を用いた場合には、特に絶縁膜2及び膜6、又は導電膜
8の表面がエッチング溶媒で濡れた状態を保ったまま
で、12’及び5’の領域をエッチングしてできた空洞
を非イオン性の液体、例えばアルコール類,メチルアル
コール,エチルアルコール,プロパノールや,エーテル
類,アセトンやメチルエチルケトン,メチルイソブチル
ケトンなどと置換して置き換えても良い。
及び膜6は、他の半導体デバイスのアルカリ金属汚染を
防ぐため、アルカリ金属であるKの拡散を阻止すること
ができる緻密な膜、例えばSi窒化膜であることが望ま
しい。また、エッチングの選択性を大きくするために、
膜5及び膜12に添加する不純物はリンや砒素ではな
く、ボロンである必要がある。前記ウェットエッチング
を用いた場合には、特に絶縁膜2及び膜6、又は導電膜
8の表面がエッチング溶媒で濡れた状態を保ったまま
で、12’及び5’の領域をエッチングしてできた空洞
を非イオン性の液体、例えばアルコール類,メチルアル
コール,エチルアルコール,プロパノールや,エーテル
類,アセトンやメチルエチルケトン,メチルイソブチル
ケトンなどと置換して置き換えても良い。
【0081】このように置換することによって、導電膜
8と絶縁膜2、又は導電膜8と絶縁膜6とが付着して固
着してしまう現象を防ぐことができる。また、通常液体
の誘電率は気体よりも大きいので、導電膜8と導電性領
域9、及び導電膜8と導電膜1との容量を比誘電率倍だ
け、より大きくすることができる。よって、より低い電
圧でスイッチ動作を行うことができる。
8と絶縁膜2、又は導電膜8と絶縁膜6とが付着して固
着してしまう現象を防ぐことができる。また、通常液体
の誘電率は気体よりも大きいので、導電膜8と導電性領
域9、及び導電膜8と導電膜1との容量を比誘電率倍だ
け、より大きくすることができる。よって、より低い電
圧でスイッチ動作を行うことができる。
【0082】ここで、12’及び5’の領域を犠牲エッ
チングする工程の代わりとして、膜5をパターニングし
た後に5’の領域の部分にCを埋め込み、さらに膜12
をパターニングした後に12’の領域の部分にCを埋め
込み、膜2を酸素を透過する絶縁膜、例えばスパッタで
形成したSi酸化膜で置き換えても良い。この工程の詳
細については、本実施形態の変形例で述べる。ここで、
12’及び5’の領域に空洞を形成する工程は、例えば
300〜450℃のO2 雰囲気でCを酸化することによ
って、CO2 として燃焼させ空洞を残すプロセスと置き
換えればよい。この中空領域を形成するプロセスは、例
えば(M. B. Anand et al., NURA: A feasible, Gas-Di
electric Interconnect Process, 1996 Symposium on V
LSI Technology Digest , p82-83)で公知である。
チングする工程の代わりとして、膜5をパターニングし
た後に5’の領域の部分にCを埋め込み、さらに膜12
をパターニングした後に12’の領域の部分にCを埋め
込み、膜2を酸素を透過する絶縁膜、例えばスパッタで
形成したSi酸化膜で置き換えても良い。この工程の詳
細については、本実施形態の変形例で述べる。ここで、
12’及び5’の領域に空洞を形成する工程は、例えば
300〜450℃のO2 雰囲気でCを酸化することによ
って、CO2 として燃焼させ空洞を残すプロセスと置き
換えればよい。この中空領域を形成するプロセスは、例
えば(M. B. Anand et al., NURA: A feasible, Gas-Di
electric Interconnect Process, 1996 Symposium on V
LSI Technology Digest , p82-83)で公知である。
【0083】また、Cを酸化する工程では、絶縁膜2に
12’の領域まで達するようにエッチングを行う工程を
削除してもよい。このようにすると、12’及び5’の
領域がエッチングされて形成された空洞を、絶縁膜2,
6及びポリSi膜12,5によって完全に囲うことがで
きるので、後続するプロセスで生じるダストが前記空洞
に入るのを防ぐことができ、より信頼性の高いメモリセ
ルが実現できる。
12’の領域まで達するようにエッチングを行う工程を
削除してもよい。このようにすると、12’及び5’の
領域がエッチングされて形成された空洞を、絶縁膜2,
6及びポリSi膜12,5によって完全に囲うことがで
きるので、後続するプロセスで生じるダストが前記空洞
に入るのを防ぐことができ、より信頼性の高いメモリセ
ルが実現できる。
【0084】図9(a)に、スイッチング中間電極とな
る可動薄膜が従来例よりも薄くできる第1の実施形態の
構造では、従来例よりもスイッチング電圧を低下させる
ことができることを示す。この図は、A−A’方向の中
間電極の長さLと、導電膜1と導電膜8との間に必要な
最低スイッチング電圧との関係を示す。ここで、第1の
実施形態で、可動薄膜の厚さToxは10nmであり、
可動薄膜は図1のように、導電膜8の格子状構造に絶縁
膜10が埋め込み形成されている。絶縁膜10はSi酸
化膜でti =4μmの幅で形成され、導電膜8はNiF
eでtm =0.3μmの幅で形成されている。このよう
な構造では、図2に示すように、tm /ti は0.1よ
り小さく、可動薄膜のSiを基準とした伸びは、可動薄
膜をSi酸化膜のみで形成した場合とほぼ同じとみなす
ことができる。
る可動薄膜が従来例よりも薄くできる第1の実施形態の
構造では、従来例よりもスイッチング電圧を低下させる
ことができることを示す。この図は、A−A’方向の中
間電極の長さLと、導電膜1と導電膜8との間に必要な
最低スイッチング電圧との関係を示す。ここで、第1の
実施形態で、可動薄膜の厚さToxは10nmであり、
可動薄膜は図1のように、導電膜8の格子状構造に絶縁
膜10が埋め込み形成されている。絶縁膜10はSi酸
化膜でti =4μmの幅で形成され、導電膜8はNiF
eでtm =0.3μmの幅で形成されている。このよう
な構造では、図2に示すように、tm /ti は0.1よ
り小さく、可動薄膜のSiを基準とした伸びは、可動薄
膜をSi酸化膜のみで形成した場合とほぼ同じとみなす
ことができる。
【0085】図9(a)中の点線は、従来例の、30n
mの厚さのSi酸化膜の中間電極の場合を示し、film s
tress=0.35GPa とした実線は、本実施形態の10nmの
厚さの中間電極の場合を示している。これらは、例えば
900℃以上の高温酸化によって形成されたSi酸化膜
をSi基板上に形成した場合の室温の膜応力に相当し、
Siに比較して0.35GPaの圧縮応力が発生した場
合で統一している。さらに、図9(a)中の film stre
ss=0.05GPaと表記した実線は、本実施形態の10nmの
厚さの可動薄膜で、さらにLSIの層間膜として用いら
れる低い膜応力(0.05GPa)のSi酸化膜を膜1
0として用いた場合を示している。
mの厚さのSi酸化膜の中間電極の場合を示し、film s
tress=0.35GPa とした実線は、本実施形態の10nmの
厚さの中間電極の場合を示している。これらは、例えば
900℃以上の高温酸化によって形成されたSi酸化膜
をSi基板上に形成した場合の室温の膜応力に相当し、
Siに比較して0.35GPaの圧縮応力が発生した場
合で統一している。さらに、図9(a)中の film stre
ss=0.05GPaと表記した実線は、本実施形態の10nmの
厚さの可動薄膜で、さらにLSIの層間膜として用いら
れる低い膜応力(0.05GPa)のSi酸化膜を膜1
0として用いた場合を示している。
【0086】スイッチング電圧は、前記文献1中に公知
である式(18)を用いて計算することができる。この電
圧は、可動薄膜の厚さをToxとして、Toxの3/2
乗に比例し、可動薄膜の膜応力をσとしてσ3/4 に比例
する。よって、Toxとσをそれぞれ、10nm及び
0.05GPaまで小さくすることで、可動薄膜の長さ
を30μmに保ち、スイッチング電圧を1Vより小さく
することができる。
である式(18)を用いて計算することができる。この電
圧は、可動薄膜の厚さをToxとして、Toxの3/2
乗に比例し、可動薄膜の膜応力をσとしてσ3/4 に比例
する。よって、Toxとσをそれぞれ、10nm及び
0.05GPaまで小さくすることで、可動薄膜の長さ
を30μmに保ち、スイッチング電圧を1Vより小さく
することができる。
【0087】次に、図9(b)に、スイッチングの可動
薄膜の機械的振幅幅、つまりメモリセル高さの最小値を
示す。この最小高さは、可動薄膜の膜応力をσとして、
σ1/ 2 にほぼ比例する。よって、本実施形態のように、
LSIの層間膜として用いられる低い膜応力(0.05
GPa)のSi酸化膜を可動薄膜の構成膜10として用
いることによって、よりメモリセルの高さを小さくする
ことができる。そこで、ポリSi膜5,12のエッチン
グする領域5’,12’の高さを減らすことができ、絶
縁膜6や2の厚さが薄くても十分に選択比を得ることが
できる。さらに、5’,12’の領域をエッチングする
際の、ポリSi膜5,12のエッチング量も小さく保つ
ことができ、よりエッチング余裕が大きく高精細なメモ
リセルを形成することができる。
薄膜の機械的振幅幅、つまりメモリセル高さの最小値を
示す。この最小高さは、可動薄膜の膜応力をσとして、
σ1/ 2 にほぼ比例する。よって、本実施形態のように、
LSIの層間膜として用いられる低い膜応力(0.05
GPa)のSi酸化膜を可動薄膜の構成膜10として用
いることによって、よりメモリセルの高さを小さくする
ことができる。そこで、ポリSi膜5,12のエッチン
グする領域5’,12’の高さを減らすことができ、絶
縁膜6や2の厚さが薄くても十分に選択比を得ることが
できる。さらに、5’,12’の領域をエッチングする
際の、ポリSi膜5,12のエッチング量も小さく保つ
ことができ、よりエッチング余裕が大きく高精細なメモ
リセルを形成することができる。
【0088】ここで、このメモリセル高さの最小値は、
可動薄膜の電極長さLに対しL1 にほぼ比例し、またス
イッチング電圧はL-1/2に比例し、スイッチングの可動
薄膜の固有振動数はL-1にほぼ比例する。よって、膜応
力が等しい条件では、可動薄膜の膜厚Toxを1/κに
縮小し、Lを1/κに縮小すれば、このメモリセル高さ
の最小値を1/κに縮小し、スイッチング電極の固有振
動数を約κ倍に増大させ、スイッチング電圧も1/κに
縮小することができる。よって、Toxをスケーリング
することによって、Lが小さく、より占有面積が小さく
高速低電圧動作可能なメモリセルを形成することができ
る。
可動薄膜の電極長さLに対しL1 にほぼ比例し、またス
イッチング電圧はL-1/2に比例し、スイッチングの可動
薄膜の固有振動数はL-1にほぼ比例する。よって、膜応
力が等しい条件では、可動薄膜の膜厚Toxを1/κに
縮小し、Lを1/κに縮小すれば、このメモリセル高さ
の最小値を1/κに縮小し、スイッチング電極の固有振
動数を約κ倍に増大させ、スイッチング電圧も1/κに
縮小することができる。よって、Toxをスケーリング
することによって、Lが小さく、より占有面積が小さく
高速低電圧動作可能なメモリセルを形成することができ
る。
【0089】本実施形態のメモリセルでは、可動薄膜の
膜応力を、可動薄膜に用いる絶縁膜10と導電膜8の幅
の比tm /ti を変化させることによって連続的に変化
することができ、用いる絶縁膜より小さい膜応力σを再
現性良く可動薄膜に実現することができる。よって、σ
1/2 にほぼ比例するメモリセルの最小高さを小さくする
ことができ、より高精細なメモリセルが実現できる。さ
らに、可動薄膜に用いる絶縁膜10の導電膜8中の長さ
方向の開口長さを膜の中の位置で変化させることによっ
て、可動薄膜の弾性率や膜応力を位置によって変化させ
ることができる。ここで、絶縁膜10がSi酸化膜、導
電膜8が金属又はSi薄膜を考えると、絶縁膜10の方
が導電膜8よりも一般的に熱膨張率が小さく弾性率が小
さい。
膜応力を、可動薄膜に用いる絶縁膜10と導電膜8の幅
の比tm /ti を変化させることによって連続的に変化
することができ、用いる絶縁膜より小さい膜応力σを再
現性良く可動薄膜に実現することができる。よって、σ
1/2 にほぼ比例するメモリセルの最小高さを小さくする
ことができ、より高精細なメモリセルが実現できる。さ
らに、可動薄膜に用いる絶縁膜10の導電膜8中の長さ
方向の開口長さを膜の中の位置で変化させることによっ
て、可動薄膜の弾性率や膜応力を位置によって変化させ
ることができる。ここで、絶縁膜10がSi酸化膜、導
電膜8が金属又はSi薄膜を考えると、絶縁膜10の方
が導電膜8よりも一般的に熱膨張率が小さく弾性率が小
さい。
【0090】従って、例えば図1のA−A’方向断面
で、ブリッジの支点となるポリSi膜5に近い部分及び
該膜5上で、可動薄膜となる導電膜8の絶縁膜10に対
する比tm /ti を大きくし、より弾性率を上昇させる
ことによって、支点部分での変形を防ぎ、より理想的な
固定端に近い条件を実現することができる。よって、支
点の積層方向の非対称性を抑制することができ、より対
称な双安定状態を実現することができる。また、逆に図
1のA−A’方向断面で、ブリッジの支点から離れた部
分、特に中間電極の全長に対し、スイッチング時に変形
の大きい1/4及び3/4の距離の部分では、可動薄膜
となる導電膜8の絶縁膜10に対する比tm /ti を小
さくし、より弾性率を絶縁膜に近づけることによって、
より大きな変形をさせることができ、スイッチ動作を確
実にすることができる。
で、ブリッジの支点となるポリSi膜5に近い部分及び
該膜5上で、可動薄膜となる導電膜8の絶縁膜10に対
する比tm /ti を大きくし、より弾性率を上昇させる
ことによって、支点部分での変形を防ぎ、より理想的な
固定端に近い条件を実現することができる。よって、支
点の積層方向の非対称性を抑制することができ、より対
称な双安定状態を実現することができる。また、逆に図
1のA−A’方向断面で、ブリッジの支点から離れた部
分、特に中間電極の全長に対し、スイッチング時に変形
の大きい1/4及び3/4の距離の部分では、可動薄膜
となる導電膜8の絶縁膜10に対する比tm /ti を小
さくし、より弾性率を絶縁膜に近づけることによって、
より大きな変形をさせることができ、スイッチ動作を確
実にすることができる。
【0091】また、本実施形態では、図1(c)と従来
例の図27(c)とを比較しても分かるように、導電膜
1と絶縁膜2が導電膜8及び絶縁膜10からなる可動薄
膜を覆うように配置されるので、可動薄膜に対するゴミ
の進入を効果的に防止することができる。さらに、図1
(a)からも分かるように、可動薄膜を構成する導電膜
8の中央部を幅広に形成しているので、導電性領域9に
対してキャパシタを形成する領域を広くできる利点もあ
る。
例の図27(c)とを比較しても分かるように、導電膜
1と絶縁膜2が導電膜8及び絶縁膜10からなる可動薄
膜を覆うように配置されるので、可動薄膜に対するゴミ
の進入を効果的に防止することができる。さらに、図1
(a)からも分かるように、可動薄膜を構成する導電膜
8の中央部を幅広に形成しているので、導電性領域9に
対してキャパシタを形成する領域を広くできる利点もあ
る。
【0092】図10(a)(b)に本実施形態の変形例
を示す。図10(a)(b)は、図1(a)に対応する
平面図である。本変形例では、可動薄膜の導電膜8と絶
縁膜10の配置法が図1の実施形態と異なっている。可
動薄膜の積層方向断面図は、図4(b)(c)と同様に
積層方向に対して単一の膜で形成されているので、省略
する。この例では、導電膜8と絶縁膜10との幅の比を
前述のように小さくすれば、図10(a)のように、導
電膜8と絶縁膜10の配置法をストライプ状にしてもよ
いし、図10(b)のように横縞状にしてもよいし、他
の任意の導電膜8の網目形状で構わない。
を示す。図10(a)(b)は、図1(a)に対応する
平面図である。本変形例では、可動薄膜の導電膜8と絶
縁膜10の配置法が図1の実施形態と異なっている。可
動薄膜の積層方向断面図は、図4(b)(c)と同様に
積層方向に対して単一の膜で形成されているので、省略
する。この例では、導電膜8と絶縁膜10との幅の比を
前述のように小さくすれば、図10(a)のように、導
電膜8と絶縁膜10の配置法をストライプ状にしてもよ
いし、図10(b)のように横縞状にしてもよいし、他
の任意の導電膜8の網目形状で構わない。
【0093】(第2の実施形態)図11は、本発明の第
2の実施形態に係わるMEMS素子の構造を示すもの
で、(a)は上面図、(b)は(a)のA−A’方向断
面図、(c)は(a)のB−B’方向断面図、(d)は
(a)のC−C’方向断面図を示している。なお、図1
と同一の部分には同一符号を付して、その詳しい説明は
省略する。
2の実施形態に係わるMEMS素子の構造を示すもの
で、(a)は上面図、(b)は(a)のA−A’方向断
面図、(c)は(a)のB−B’方向断面図、(d)は
(a)のC−C’方向断面図を示している。なお、図1
と同一の部分には同一符号を付して、その詳しい説明は
省略する。
【0094】本実施形態は、第1の実施形態と比較し
て、導電膜8が単独でスイッチの中間電極(可動薄膜)
として振る舞い、導電性接点となる点が異なっている。
即ち本実施形態では、可動薄膜が導電膜8の単層で形成
され、導電膜8はSi基板よりも熱膨張率が小さい金属
膜、例えばNiFeから形成されている。なお、第1の
実施形態と同様に、可動薄膜を導電膜8と絶縁膜10か
ら形成することも可能である。
て、導電膜8が単独でスイッチの中間電極(可動薄膜)
として振る舞い、導電性接点となる点が異なっている。
即ち本実施形態では、可動薄膜が導電膜8の単層で形成
され、導電膜8はSi基板よりも熱膨張率が小さい金属
膜、例えばNiFeから形成されている。なお、第1の
実施形態と同様に、可動薄膜を導電膜8と絶縁膜10か
ら形成することも可能である。
【0095】また、導電膜8に気体又は液体を介して対
向する下部電極として、導電膜13,14,15がそれ
ぞれ形成されている。ここで、導電膜13は、A−A’
方向に比較的離れて(例えば20μmの距離だけ離し
て)形成されている。即ち導電膜13は、導電膜8の変
位に拘わらず、導電膜8と接触しない位置に形成されて
おり、本スイッチ素子の第1の制御入力電極となってい
る。導電膜14及び導電膜15は、B−B’方向に近接
して(例えば5μmの距離だけ離して)形成されてい
る。即ち、導電膜14,15は、導電膜8が下に撓んだ
状態で安定な場合、導電膜8を介して電気的に接続され
るようになっている。
向する下部電極として、導電膜13,14,15がそれ
ぞれ形成されている。ここで、導電膜13は、A−A’
方向に比較的離れて(例えば20μmの距離だけ離し
て)形成されている。即ち導電膜13は、導電膜8の変
位に拘わらず、導電膜8と接触しない位置に形成されて
おり、本スイッチ素子の第1の制御入力電極となってい
る。導電膜14及び導電膜15は、B−B’方向に近接
して(例えば5μmの距離だけ離して)形成されてい
る。即ち、導電膜14,15は、導電膜8が下に撓んだ
状態で安定な場合、導電膜8を介して電気的に接続され
るようになっている。
【0096】また、導電膜8は第1の実施形態と同じ
く、上に撓んだ状態と下に撓んだ状態の2つの安定状態
を有する。さらに、導電膜8に気体又は液体を介して対
向する上部電極として導電膜1が形成されている。この
導電膜1は、導電膜8の変位に拘わらず導電膜8と接触
しない位置に形成されており、第2の制御電極となって
いる。
く、上に撓んだ状態と下に撓んだ状態の2つの安定状態
を有する。さらに、導電膜8に気体又は液体を介して対
向する上部電極として導電膜1が形成されている。この
導電膜1は、導電膜8の変位に拘わらず導電膜8と接触
しない位置に形成されており、第2の制御電極となって
いる。
【0097】図では示さないSi基板上に、厚さ1〜1
00nmの範囲のSi酸化膜やSi窒化膜、又はアルミ
ニウム酸化膜からなる絶縁膜16’が形成されている。
この絶縁膜16’の上に0.01〜10μmの範囲で、
典型的には1.5μmの厚さからなるSi酸化膜やSi
窒化膜からなる絶縁膜16が形成されている。さらに、
絶縁膜16’の上に0.01〜10μmの範囲で、典型
的には1.5μmの厚さからなるTi,TiN,TiS
i,WSi,AlやAlCu,Cu又はWが、導電膜1
3,14及び15として形成されている。
00nmの範囲のSi酸化膜やSi窒化膜、又はアルミ
ニウム酸化膜からなる絶縁膜16’が形成されている。
この絶縁膜16’の上に0.01〜10μmの範囲で、
典型的には1.5μmの厚さからなるSi酸化膜やSi
窒化膜からなる絶縁膜16が形成されている。さらに、
絶縁膜16’の上に0.01〜10μmの範囲で、典型
的には1.5μmの厚さからなるTi,TiN,TiS
i,WSi,AlやAlCu,Cu又はWが、導電膜1
3,14及び15として形成されている。
【0098】ここで、導電膜14と導電膜15は、導電
膜8を介して導通するように配置されており、導電膜1
4と導電膜15との間隔は、導電膜8のB−B’方向の
幅よりも小さく、導電膜8の変位が最大となる点の直下
に形成されることが望ましい。さらに、導電膜13の導
電膜8の変位部で対向する面積は、導電膜14の導電膜
8の変位部で対向する面積と、導電膜15の導電膜8の
変位部で対向する面積との和よりも大きくなることが、
導電膜8と導電膜14及び15の間に印加された電圧で
誤ってスイッチングしないようにするためには望まし
い。
膜8を介して導通するように配置されており、導電膜1
4と導電膜15との間隔は、導電膜8のB−B’方向の
幅よりも小さく、導電膜8の変位が最大となる点の直下
に形成されることが望ましい。さらに、導電膜13の導
電膜8の変位部で対向する面積は、導電膜14の導電膜
8の変位部で対向する面積と、導電膜15の導電膜8の
変位部で対向する面積との和よりも大きくなることが、
導電膜8と導電膜14及び15の間に印加された電圧で
誤ってスイッチングしないようにするためには望まし
い。
【0099】導電膜13及び導電膜14上の一部には絶
縁膜6が形成されている。この絶縁膜6は、厚さ1〜1
00nmの範囲のSi酸化膜やSi窒化膜、又はそれら
の積層膜からなり、典型的な厚さとしては10nmであ
る。絶縁膜6の上にはポリSi膜5が形成されている。
このポリSi膜5は、Bを1018cm-3以上、典型的に
は3×1020cm-3程度添加したものであり、0.01
〜10μmの範囲で、典型的には1μmの厚さでA−
A’方向に30μmの間隔を開けて形成されている。こ
の間隔は、0.5μm〜1mmの範囲であればよい。
縁膜6が形成されている。この絶縁膜6は、厚さ1〜1
00nmの範囲のSi酸化膜やSi窒化膜、又はそれら
の積層膜からなり、典型的な厚さとしては10nmであ
る。絶縁膜6の上にはポリSi膜5が形成されている。
このポリSi膜5は、Bを1018cm-3以上、典型的に
は3×1020cm-3程度添加したものであり、0.01
〜10μmの範囲で、典型的には1μmの厚さでA−
A’方向に30μmの間隔を開けて形成されている。こ
の間隔は、0.5μm〜1mmの範囲であればよい。
【0100】ポリSi膜5の上には、厚さ0.005〜
10μmの範囲で、例えば10nmの厚さのNiFeか
らなる導電膜8が形成されている。この導電膜8は、図
11(b)のように、ポリSi膜5の上及び離間した2
つのポリSi膜5の橋脚を跨いで中空に形成されてい
る。さらに導電膜8は、ポリSi膜5の上面から1.0
μm下に撓んで形成されている。そして、導電膜8はM
EMSの中間電極となっており、中空部のB−B’方向
の幅は、A−A’方向の幅よりも短いことが、A−A’
方向とB−B’方向の両方の撓みによる二次元効果を排
し、A−A’方向の撓みによる単一モード動作には望ま
しい。
10μmの範囲で、例えば10nmの厚さのNiFeか
らなる導電膜8が形成されている。この導電膜8は、図
11(b)のように、ポリSi膜5の上及び離間した2
つのポリSi膜5の橋脚を跨いで中空に形成されてい
る。さらに導電膜8は、ポリSi膜5の上面から1.0
μm下に撓んで形成されている。そして、導電膜8はM
EMSの中間電極となっており、中空部のB−B’方向
の幅は、A−A’方向の幅よりも短いことが、A−A’
方向とB−B’方向の両方の撓みによる二次元効果を排
し、A−A’方向の撓みによる単一モード動作には望ま
しい。
【0101】導電膜8の上には、ポリSi膜12が0.
01〜10μmの範囲で、典型的には1μmの厚さでA
−A’方向に、例えば30μmの間隔を開けて形成され
ている。図11では、構造がよく判るように膜厚や長さ
については変形させて示している。さらに、ポリSi膜
12の上部には、厚さ1〜100nmの範囲のSi酸化
膜又はSi窒化膜からなる絶縁膜2が、典型的な厚さと
しては10nmの厚さで形成されている。この絶縁膜2
の上には、0.01〜10μmの範囲で、典型的には
1.5μmの厚さからなるTi,TiN,TiSi,W
Si,AlCu,Cu,W又はAlが、導電膜1として
形成されている。この導電膜1は、中間電極となる導電
膜8に対する第2の制御電極となっている。
01〜10μmの範囲で、典型的には1μmの厚さでA
−A’方向に、例えば30μmの間隔を開けて形成され
ている。図11では、構造がよく判るように膜厚や長さ
については変形させて示している。さらに、ポリSi膜
12の上部には、厚さ1〜100nmの範囲のSi酸化
膜又はSi窒化膜からなる絶縁膜2が、典型的な厚さと
しては10nmの厚さで形成されている。この絶縁膜2
の上には、0.01〜10μmの範囲で、典型的には
1.5μmの厚さからなるTi,TiN,TiSi,W
Si,AlCu,Cu,W又はAlが、導電膜1として
形成されている。この導電膜1は、中間電極となる導電
膜8に対する第2の制御電極となっている。
【0102】このような構成において、導電膜1と導電
膜8との間に、例えば11V以上の電圧を印加し、導電
膜13の電圧を導電膜8と等しくすることによって、導
電膜1と導電膜8との間に静電気による引力が働き、導
電膜8は1.0μm上方に撓んだ状態で安定となる。こ
のとき、導電膜8は導電膜14及び導電膜15と離れて
おり、導電膜14と導電膜15の間の電流は遮断され
る。一方、導電膜13と導電膜8との間に11V以上の
電圧を印加し、導電膜1の電圧を導電膜8と等しくする
ことによって、導電膜13と導電膜8との間に静電気に
よる引力が働き、導電膜8は1.0μm下方に撓んだ状
態で安定となる。このとき、導電膜8は導電膜14及び
導電膜15と接触しており、導電膜14と導電膜15の
間に電流が流れる。
膜8との間に、例えば11V以上の電圧を印加し、導電
膜13の電圧を導電膜8と等しくすることによって、導
電膜1と導電膜8との間に静電気による引力が働き、導
電膜8は1.0μm上方に撓んだ状態で安定となる。こ
のとき、導電膜8は導電膜14及び導電膜15と離れて
おり、導電膜14と導電膜15の間の電流は遮断され
る。一方、導電膜13と導電膜8との間に11V以上の
電圧を印加し、導電膜1の電圧を導電膜8と等しくする
ことによって、導電膜13と導電膜8との間に静電気に
よる引力が働き、導電膜8は1.0μm下方に撓んだ状
態で安定となる。このとき、導電膜8は導電膜14及び
導電膜15と接触しており、導電膜14と導電膜15の
間に電流が流れる。
【0103】これにより導電膜8は、1.0μm下に撓
んだ状態と1.0μm上で撓んだ状態で安定となり、従
ってこの2つの状態を不揮発性スイッチとして用いるこ
とができる。ここで、ポリSi膜12と絶縁膜2を合わ
せた膜厚、及びポリSi膜5と絶縁膜6とを合わせた膜
厚は、導電膜8の撓みの大きさ以下に形成する必要があ
る。
んだ状態と1.0μm上で撓んだ状態で安定となり、従
ってこの2つの状態を不揮発性スイッチとして用いるこ
とができる。ここで、ポリSi膜12と絶縁膜2を合わ
せた膜厚、及びポリSi膜5と絶縁膜6とを合わせた膜
厚は、導電膜8の撓みの大きさ以下に形成する必要があ
る。
【0104】次に、図12から図17を用いて、本実施
形態の製造工程を説明する。図12から図17までの
(a)は図11(a)と対応する製造工程平面図であ
り、図12から図17までの(b)(c)は図11
(b)(c)と同じ製造工程断面図である。
形態の製造工程を説明する。図12から図17までの
(a)は図11(a)と対応する製造工程平面図であ
り、図12から図17までの(b)(c)は図11
(b)(c)と同じ製造工程断面図である。
【0105】まず、Si基板(図示せず)上に、厚さ1
〜100nmの範囲のSi酸化膜やSi窒化膜、又はア
ルミニウム酸化膜からなる絶縁膜16’を熱酸化法やC
VD法により形成する。その後、絶縁膜16として、絶
縁膜16’の上に0.01〜10μmの範囲で、典型的
には1.5μmの厚さからなるSi酸化膜やSi窒化膜
を形成する。次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜1
6を絶縁膜16’に達するまで取り除き、導電膜13,
14,15を形成するための溝を作成する。
〜100nmの範囲のSi酸化膜やSi窒化膜、又はア
ルミニウム酸化膜からなる絶縁膜16’を熱酸化法やC
VD法により形成する。その後、絶縁膜16として、絶
縁膜16’の上に0.01〜10μmの範囲で、典型的
には1.5μmの厚さからなるSi酸化膜やSi窒化膜
を形成する。次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜1
6を絶縁膜16’に達するまで取り除き、導電膜13,
14,15を形成するための溝を作成する。
【0106】次いで、Ti,TiN,TiSi,WS
i,W,Cu又はAl,AlSiから形成された金属層
を絶縁膜16の厚さよりも厚く堆積し、CMP又はエッ
チバックによって、前記溝に導電膜を埋め込み形成す
る。導電膜13,14,15となる金属層を堆積する際
に、単一組成の膜ではなく、例えばバリアメタルとなる
TiNやTi,Ta,TaN又はその積層膜を1〜70
nm堆積し、その後にAlやCu,W,AlSi,Al
CuSiなどを堆積してもよい。これにより、図12
(a)(b)(c)の構造が形成される。
i,W,Cu又はAl,AlSiから形成された金属層
を絶縁膜16の厚さよりも厚く堆積し、CMP又はエッ
チバックによって、前記溝に導電膜を埋め込み形成す
る。導電膜13,14,15となる金属層を堆積する際
に、単一組成の膜ではなく、例えばバリアメタルとなる
TiNやTi,Ta,TaN又はその積層膜を1〜70
nm堆積し、その後にAlやCu,W,AlSi,Al
CuSiなどを堆積してもよい。これにより、図12
(a)(b)(c)の構造が形成される。
【0107】次いで、Si酸化膜やSi窒化膜を厚さ1
〜100nmの範囲、典型的には、10nmの厚さCV
D法で堆積し、絶縁膜6を形成する。
〜100nmの範囲、典型的には、10nmの厚さCV
D法で堆積し、絶縁膜6を形成する。
【0108】次いで、例えばアモルファスSiを0.0
1〜10μmの範囲で、典型的には1μmの厚さで堆積
する。このとき、アモルファスSiの導電型はn,pの
どちらでも良いが、その不純物密度は1017cm-3以下
となるようになっているようにし、例えば1016cm-3
となっていることが望ましい。この後、レジストを全面
に塗布した後にリソグラフィを行い、ボロンを例えば加
速電圧10〜2000eVで1014〜1017cm-2イオ
ン注入して、5の領域のボロン濃度を1018〜1021c
m-3の範囲、典型的には1020cm-3以上となるように
最適化する。
1〜10μmの範囲で、典型的には1μmの厚さで堆積
する。このとき、アモルファスSiの導電型はn,pの
どちらでも良いが、その不純物密度は1017cm-3以下
となるようになっているようにし、例えば1016cm-3
となっていることが望ましい。この後、レジストを全面
に塗布した後にリソグラフィを行い、ボロンを例えば加
速電圧10〜2000eVで1014〜1017cm-2イオ
ン注入して、5の領域のボロン濃度を1018〜1021c
m-3の範囲、典型的には1020cm-3以上となるように
最適化する。
【0109】このとき、5’の領域のボロン濃度は10
17cm-3以下となるようにする。これは、5と5’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、5’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後に形成する可動薄膜(導電膜)8と電極
(導電膜)13,14,15との間隙となる領域となる
ようにし、5による橋脚構造を形成するため、5及び
5’の領域は絶縁膜6にまで達しているように形成す
る。
17cm-3以下となるようにする。これは、5と5’の領
域でボロンの濃度差が大きい方がエッチングの選択性を
向上させるために望ましいからである。ここで、5’の
領域は、後で基板中に空洞を形成するための犠牲膜とな
っており、後に形成する可動薄膜(導電膜)8と電極
(導電膜)13,14,15との間隙となる領域となる
ようにし、5による橋脚構造を形成するため、5及び
5’の領域は絶縁膜6にまで達しているように形成す
る。
【0110】また、図13(b)におけるA−A’断面
の5の領域の間隔は、0.5μm〜1mmの範囲であれ
ばよく、例えば30μmの間隔を開けて形成されてい
る。この後に、5の領域のイオン注入欠陥回復及び結晶
化のための500〜900度、10秒〜300分程度の
熱工程を加え、ポリSi膜5を形成する。これにより、
図13(a)(b)(c)の構造が形成される。この
後、導電膜8を堆積する下地の平坦性を向上させるため
にCMPを追加してもよい。
の5の領域の間隔は、0.5μm〜1mmの範囲であれ
ばよく、例えば30μmの間隔を開けて形成されてい
る。この後に、5の領域のイオン注入欠陥回復及び結晶
化のための500〜900度、10秒〜300分程度の
熱工程を加え、ポリSi膜5を形成する。これにより、
図13(a)(b)(c)の構造が形成される。この
後、導電膜8を堆積する下地の平坦性を向上させるため
にCMPを追加してもよい。
【0111】次いで、厚さ0.005〜10μmの範囲
で、例えば10nmの厚さになるようにNi組成が30
〜45%の範囲、例えば38%の組成のNiFe合金
を、蒸着法やスパッタリング方法によって堆積する。こ
のNiFe膜は、後に導電膜8となる。この後、金属膜
表面の平坦性を向上し、膜厚を一定にするために、CM
Pを追加してもよい。
で、例えば10nmの厚さになるようにNi組成が30
〜45%の範囲、例えば38%の組成のNiFe合金
を、蒸着法やスパッタリング方法によって堆積する。こ
のNiFe膜は、後に導電膜8となる。この後、金属膜
表面の平坦性を向上し、膜厚を一定にするために、CM
Pを追加してもよい。
【0112】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、Arガスを用いたイオンミリングに
よって、5又は5’の領域に達するように導電膜8をパ
ターニングする。この結果、図14(a)(b)(c)
の形状となる。このとき、図14の導電膜8のように、
導電膜8の下に電極13,14,15が形成されていな
い部分は、電極が形成されている部分よりも幅を小さく
し、膜の質量を部分的に小さくすることによって、膜の
固有振動数を上昇させ高速動作できるようにすることが
望ましい。
ソグラフィを行い、Arガスを用いたイオンミリングに
よって、5又は5’の領域に達するように導電膜8をパ
ターニングする。この結果、図14(a)(b)(c)
の形状となる。このとき、図14の導電膜8のように、
導電膜8の下に電極13,14,15が形成されていな
い部分は、電極が形成されている部分よりも幅を小さく
し、膜の質量を部分的に小さくすることによって、膜の
固有振動数を上昇させ高速動作できるようにすることが
望ましい。
【0113】次いで、後にポリSi膜12となるアモル
ファスSiを0.01〜10μmの範囲で、典型的には
1μmの厚さで全面堆積する。このとき、アモルファス
Siの導電型はn,p型のどちらでも良いが、その不純
物密度は1017cm-3以下となるようになっているよう
にし、1016cm-3以下となっていることが望ましい。
この後、レジストを全面に塗布した後にリソグラフィを
行い、ボロンを加速電圧10〜2000eV,1014〜
1017cm-2イオン注入して、12の領域のボロン濃度
を1018〜1021cmの範囲、典型的には1020cm-3
となるように最適化する。
ファスSiを0.01〜10μmの範囲で、典型的には
1μmの厚さで全面堆積する。このとき、アモルファス
Siの導電型はn,p型のどちらでも良いが、その不純
物密度は1017cm-3以下となるようになっているよう
にし、1016cm-3以下となっていることが望ましい。
この後、レジストを全面に塗布した後にリソグラフィを
行い、ボロンを加速電圧10〜2000eV,1014〜
1017cm-2イオン注入して、12の領域のボロン濃度
を1018〜1021cmの範囲、典型的には1020cm-3
となるように最適化する。
【0114】このとき、12’の領域のボロン濃度は1
017cm-3以下となるようにする。これは、12と1
2’の領域でボロンの濃度差が大きい方がエッチングの
選択性を向上させるために望ましいからである。ここ
で、12’の領域は、5’の領域と同様に、後で基板中
に空洞を形成するための犠牲膜となっており、後で形成
する中間電極と半導体領域9との間の間隙となる領域と
なる。そこで、12による橋脚構造を形成するため、1
2及び12’の領域は、5及び5’の領域まで達してい
るように形成する。
017cm-3以下となるようにする。これは、12と1
2’の領域でボロンの濃度差が大きい方がエッチングの
選択性を向上させるために望ましいからである。ここ
で、12’の領域は、5’の領域と同様に、後で基板中
に空洞を形成するための犠牲膜となっており、後で形成
する中間電極と半導体領域9との間の間隙となる領域と
なる。そこで、12による橋脚構造を形成するため、1
2及び12’の領域は、5及び5’の領域まで達してい
るように形成する。
【0115】また、図15(b)におけるA−A’断面
のポリSi膜12の間隔は0.5μm〜1mmの範囲で
あればよく、例えば30μmの間隔を開けて形成されて
おり、A−A’方向でポリSi膜5の間隔と等しいこと
が、導電膜8が対称な応力分布を得るようにするために
は望ましい。これにより、図15(a)(b)(c)の
構造が形成される。なお、膜12は必ずしもポリSiに
する必要はなく、アモルファスSiの状態であってもよ
い。
のポリSi膜12の間隔は0.5μm〜1mmの範囲で
あればよく、例えば30μmの間隔を開けて形成されて
おり、A−A’方向でポリSi膜5の間隔と等しいこと
が、導電膜8が対称な応力分布を得るようにするために
は望ましい。これにより、図15(a)(b)(c)の
構造が形成される。なお、膜12は必ずしもポリSiに
する必要はなく、アモルファスSiの状態であってもよ
い。
【0116】次いで、Si酸化膜やSi窒化膜、或いは
アルミナ酸化膜からなる絶縁膜2を厚さ1〜100nm
の範囲で、典型的には10nmの厚さで全面堆積する。
アルミナ酸化膜からなる絶縁膜2を厚さ1〜100nm
の範囲で、典型的には10nmの厚さで全面堆積する。
【0117】次いで、0.01〜10μmの範囲で、典
型的には1.5μmの厚さからなるSi酸化膜やSi窒
化膜からなる絶縁膜16”を全面堆積する。続いて、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜16”を絶縁膜2に達する
まで取り除き、導電膜1を形成するための溝を作成す
る。さらに、Ti,TiN,TiSi,WSi,W,C
u又はAl、AlSiから形成された導電体層を、絶縁
膜16”の厚さより多く堆積し、CMP又はエッチバッ
クによって、前記溝に導電膜1を埋め込み形成する。こ
の導電膜1としては、単一組成の膜ではなく、バリアメ
タルとなるTiNやTi,Ta,TaN又はその積層膜
を1〜70nm堆積して、その後にAl,やCu,W,
AlSi,AlCuSiなどを堆積してもよい。
型的には1.5μmの厚さからなるSi酸化膜やSi窒
化膜からなる絶縁膜16”を全面堆積する。続いて、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜16”を絶縁膜2に達する
まで取り除き、導電膜1を形成するための溝を作成す
る。さらに、Ti,TiN,TiSi,WSi,W,C
u又はAl、AlSiから形成された導電体層を、絶縁
膜16”の厚さより多く堆積し、CMP又はエッチバッ
クによって、前記溝に導電膜1を埋め込み形成する。こ
の導電膜1としては、単一組成の膜ではなく、バリアメ
タルとなるTiNやTi,Ta,TaN又はその積層膜
を1〜70nm堆積して、その後にAl,やCu,W,
AlSi,AlCuSiなどを堆積してもよい。
【0118】さらに、絶縁膜16”及び絶縁膜2をパタ
ーニングした後エッチングで取り除き、ポリSi膜の1
2’の領域に達するように開口する。この開口位置は、
図16(a)に示すように、12’の領域に連結した領
域に開口すればよい。この開口位置をスイッチ中間電極
となる導電膜8から離すことが、後のウェハのダイシン
グ工程によるダストが12’及び5’の領域に形成され
た空洞に入り込み誤動作するのを防ぐことができ望まし
い。これにより、図16(a)(b)(c)の構造が形
成される。
ーニングした後エッチングで取り除き、ポリSi膜の1
2’の領域に達するように開口する。この開口位置は、
図16(a)に示すように、12’の領域に連結した領
域に開口すればよい。この開口位置をスイッチ中間電極
となる導電膜8から離すことが、後のウェハのダイシン
グ工程によるダストが12’及び5’の領域に形成され
た空洞に入り込み誤動作するのを防ぐことができ望まし
い。これにより、図16(a)(b)(c)の構造が形
成される。
【0119】次いで、CF4 とO2 を混合したガスプラ
ズマにより、12’及び5’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち12と5の領
域はエッチング速度が12’と5’の領域よりも非常に
遅くなるため、12と5の領域を選択的に残すことがで
き、図11のように、半導体配線層中に埋め込まれた中
空領域を形成することができる。これにより、図17
(a)(b)(c)の構造が形成される。
ズマにより、12’及び5’の領域を取り除く。このと
き、ボロンを高濃度に添加した部分、即ち12と5の領
域はエッチング速度が12’と5’の領域よりも非常に
遅くなるため、12と5の領域を選択的に残すことがで
き、図11のように、半導体配線層中に埋め込まれた中
空領域を形成することができる。これにより、図17
(a)(b)(c)の構造が形成される。
【0120】さらに、無水弗酸ガスや弗酸蒸気により、
導電膜14,15上に形成された絶縁膜6をエッチング
し取り除き、導電膜14及び導電膜15が導電膜8と電
気的に接続されるようにする。
導電膜14,15上に形成された絶縁膜6をエッチング
し取り除き、導電膜14及び導電膜15が導電膜8と電
気的に接続されるようにする。
【0121】このような作成法では、可動薄膜となる導
電膜8を形成するのにウェットエッチングを用いていな
いため、ウェットエッチングの溶媒の乾燥時に、導電膜
8と絶縁膜2、又は導電膜8と絶縁膜6とが付着して固
着してしまう現象を防ぐことができる。さらに、ウェッ
トエッチングのエッチャントよりも混入した不純物を取
り除きやすいエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図11の
形状が完成される。
電膜8を形成するのにウェットエッチングを用いていな
いため、ウェットエッチングの溶媒の乾燥時に、導電膜
8と絶縁膜2、又は導電膜8と絶縁膜6とが付着して固
着してしまう現象を防ぐことができる。さらに、ウェッ
トエッチングのエッチャントよりも混入した不純物を取
り除きやすいエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図11の
形状が完成される。
【0122】本実施形態では、導電膜8として単一の膜
を用いているために、より膜内の膜厚均一性を向上させ
ることができ、応力や弾性係数のプロセスばらつきによ
る不均一性を小さくすることができる。また、プロセス
を簡略化することができる。さらに本実施形態では、下
部電極として半導体の拡散層を用いず、金属配線層に形
成されているので、下地となる半導体基板上に、例えば
トランジスタからなる半導体集積回路を形成し、配線層
の中にMEMSを埋め込み形成し、これらを積層構造と
することによって高集積化を図ることができる。
を用いているために、より膜内の膜厚均一性を向上させ
ることができ、応力や弾性係数のプロセスばらつきによ
る不均一性を小さくすることができる。また、プロセス
を簡略化することができる。さらに本実施形態では、下
部電極として半導体の拡散層を用いず、金属配線層に形
成されているので、下地となる半導体基板上に、例えば
トランジスタからなる半導体集積回路を形成し、配線層
の中にMEMSを埋め込み形成し、これらを積層構造と
することによって高集積化を図ることができる。
【0123】また、導電膜8が上に撓んだ安定状態の場
合、導電膜8と導電膜13との間隔は、導電膜8と導電
膜14の間隔や、導電膜8と導電膜15との間隔よりも
小さくなる。導電膜8と導電膜13との電極の電位差を
Vとし、電極間の距離をdとして、平行平板近似を用い
ると、2つの電極に加わる静電気力は(V/d)2 に比
例する。よって、導電膜8が上に撓んだ安定状態の場
合、導電膜14及び導電膜15と導電膜8との距離は、
導電膜13と導電膜8との距離よりも大きいため、導電
膜13に加える電圧よりも高い電圧を、導電膜14及び
導電膜15に加えても誤動作を防止することができ、ス
イッチ素子として電圧利得を得ることができる。
合、導電膜8と導電膜13との間隔は、導電膜8と導電
膜14の間隔や、導電膜8と導電膜15との間隔よりも
小さくなる。導電膜8と導電膜13との電極の電位差を
Vとし、電極間の距離をdとして、平行平板近似を用い
ると、2つの電極に加わる静電気力は(V/d)2 に比
例する。よって、導電膜8が上に撓んだ安定状態の場
合、導電膜14及び導電膜15と導電膜8との距離は、
導電膜13と導電膜8との距離よりも大きいため、導電
膜13に加える電圧よりも高い電圧を、導電膜14及び
導電膜15に加えても誤動作を防止することができ、ス
イッチ素子として電圧利得を得ることができる。
【0124】次に、図18に本実施形態の変形例1を示
す。本変形例では、第2の実施形態で形成した中間電極
(導電膜8)が変位できる中空部分を形成する方法及び
その構造が異なる。図18において、(a)は上面図
を、(b)は(a)のA−A’方向断面図を、(c)は
(a)のB−B’方向断面図を、(d)は(a)のC−
C’方向断面図を示している。なお、図11と同一の部
分には同一符号を付して、その詳しい説明は省略する。
す。本変形例では、第2の実施形態で形成した中間電極
(導電膜8)が変位できる中空部分を形成する方法及び
その構造が異なる。図18において、(a)は上面図
を、(b)は(a)のA−A’方向断面図を、(c)は
(a)のB−B’方向断面図を、(d)は(a)のC−
C’方向断面図を示している。なお、図11と同一の部
分には同一符号を付して、その詳しい説明は省略する。
【0125】本変形例では、第2の実施形態と比較し
て、ボロン添加Siで形成されたポリSi膜5及び12
の代わりに、Si酸化膜で与えられる絶縁膜25,22
をそれぞれ形成した点が異なっている。このような構造
をとることにより、第2の実施形態に比べて、絶縁膜6
及び膜2を薄膜化しても、導電膜8と上下の電極1又は
13との電気的分離を良好に保つことができる。
て、ボロン添加Siで形成されたポリSi膜5及び12
の代わりに、Si酸化膜で与えられる絶縁膜25,22
をそれぞれ形成した点が異なっている。このような構造
をとることにより、第2の実施形態に比べて、絶縁膜6
及び膜2を薄膜化しても、導電膜8と上下の電極1又は
13との電気的分離を良好に保つことができる。
【0126】次に、図19から図21を用いて、本変形
例の製造工程を説明する。図19から図21までの
(a)図は、図18(a)に対応する製造工程平面図で
あり、(b)(c)は、図18(b)(c)に対応する
製造工程断面図である。本構造の製造方法は、ほぼ第2
の実施形態と同一であるが、膜25,22の形成方法及
び中間電極の中空部分を形成する方法が異なる。
例の製造工程を説明する。図19から図21までの
(a)図は、図18(a)に対応する製造工程平面図で
あり、(b)(c)は、図18(b)(c)に対応する
製造工程断面図である。本構造の製造方法は、ほぼ第2
の実施形態と同一であるが、膜25,22の形成方法及
び中間電極の中空部分を形成する方法が異なる。
【0127】下部配線層である導電膜13,14,15
を形成するまでは、図12(a)(b)(c)までと同
じ製造工程である。次いで、Si窒化膜を厚さ1〜10
0nmの範囲、典型的には10nmの厚さCVD法で堆
積し、絶縁膜6を形成する。次いで、不純物を意図的に
ドープしていないSi酸化膜を0.01〜10μmの範
囲で、典型的には1μmの厚さで、APCVD,LPC
VD又はHDP−CVD法によって堆積し、絶縁膜25
を形成する。
を形成するまでは、図12(a)(b)(c)までと同
じ製造工程である。次いで、Si窒化膜を厚さ1〜10
0nmの範囲、典型的には10nmの厚さCVD法で堆
積し、絶縁膜6を形成する。次いで、不純物を意図的に
ドープしていないSi酸化膜を0.01〜10μmの範
囲で、典型的には1μmの厚さで、APCVD,LPC
VD又はHDP−CVD法によって堆積し、絶縁膜25
を形成する。
【0128】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜2
5を絶縁膜6に達するまで取り除き絶縁膜25’を形成
するための溝を作成する。その後、PSG又はBPSG
から形成された絶縁膜25’を、絶縁膜25の厚さより
多く堆積し、CMP又はエッチバックによって、前記溝
に絶縁膜25’を埋め込み形成する。このようにして図
19(a)(b)(c)の形状が形成される。なお、図
19において、点線は絶縁膜25と25’との境界を示
している。
ソグラフィを行い、異方性エッチングによって絶縁膜2
5を絶縁膜6に達するまで取り除き絶縁膜25’を形成
するための溝を作成する。その後、PSG又はBPSG
から形成された絶縁膜25’を、絶縁膜25の厚さより
多く堆積し、CMP又はエッチバックによって、前記溝
に絶縁膜25’を埋め込み形成する。このようにして図
19(a)(b)(c)の形状が形成される。なお、図
19において、点線は絶縁膜25と25’との境界を示
している。
【0129】次いで、中間電極となる導電膜8を形成す
るが、この形成法は、NiFeを用いた第2の実施形態
の図13から図14までの説明と同様なので省略する。
さらに、不純物を意図的にドープしていないSi酸化膜
を、0.01〜10μmの範囲で、典型的には1μmの
厚さで、例えばAPCVD、LPCVD又はHDP−C
VD法によって全面堆積し、絶縁膜22を形成する。
るが、この形成法は、NiFeを用いた第2の実施形態
の図13から図14までの説明と同様なので省略する。
さらに、不純物を意図的にドープしていないSi酸化膜
を、0.01〜10μmの範囲で、典型的には1μmの
厚さで、例えばAPCVD、LPCVD又はHDP−C
VD法によって全面堆積し、絶縁膜22を形成する。
【0130】次いで、レジストを全面に塗布した後にリ
ソグラフィを行い、異方性エッチングによって絶縁膜2
2を、導電膜8,絶縁膜25又は絶縁膜25’に達する
まで取り除き、絶縁膜22’を形成するための溝を作成
する。その後、PSG又はBPSGから形成された絶縁
膜22’を絶縁膜22の厚さより多く堆積し、CMP又
はエッチバックによって、前記溝に絶縁膜を埋め込み形
成する。そして、例えばSi窒化膜からなる絶縁膜2を
厚さ1〜100nmの範囲で、例えば典型的には20n
mの厚さで全面堆積する。
ソグラフィを行い、異方性エッチングによって絶縁膜2
2を、導電膜8,絶縁膜25又は絶縁膜25’に達する
まで取り除き、絶縁膜22’を形成するための溝を作成
する。その後、PSG又はBPSGから形成された絶縁
膜22’を絶縁膜22の厚さより多く堆積し、CMP又
はエッチバックによって、前記溝に絶縁膜を埋め込み形
成する。そして、例えばSi窒化膜からなる絶縁膜2を
厚さ1〜100nmの範囲で、例えば典型的には20n
mの厚さで全面堆積する。
【0131】次いで、0.01〜10μmの範囲で、典
型的には1.5μmの厚さからなるSi酸化膜やSi窒
化膜からなる絶縁膜16”を全面堆積する。さらに、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜16”を絶縁膜2に達する
まで取り除き、導電膜1を形成するための溝を作成す
る。さらに、例えばTi,TiN,TiSi,WSi,
W,Cu又はAl,AlSiから形成された導電体層を
絶縁膜16”の厚さより多く堆積し、CMP又はエッチ
バックによって、前記溝に導電膜1を埋め込み形成す
る。導電膜1としては、単一組成の膜ではなく、バリア
メタルとなるTiNやTi,Ta,TaN又はその積層
膜を1〜70nm堆積して、その後に、Al,やCu,
W,AlSi,AlCuSiなどを堆積してもよい。
型的には1.5μmの厚さからなるSi酸化膜やSi窒
化膜からなる絶縁膜16”を全面堆積する。さらに、レ
ジストを全面に塗布した後にリソグラフィを行い、異方
性エッチングによって絶縁膜16”を絶縁膜2に達する
まで取り除き、導電膜1を形成するための溝を作成す
る。さらに、例えばTi,TiN,TiSi,WSi,
W,Cu又はAl,AlSiから形成された導電体層を
絶縁膜16”の厚さより多く堆積し、CMP又はエッチ
バックによって、前記溝に導電膜1を埋め込み形成す
る。導電膜1としては、単一組成の膜ではなく、バリア
メタルとなるTiNやTi,Ta,TaN又はその積層
膜を1〜70nm堆積して、その後に、Al,やCu,
W,AlSi,AlCuSiなどを堆積してもよい。
【0132】次いで、絶縁膜16”及び絶縁膜2をパタ
ーニングした後エッチングで取り除き絶縁膜22’に達
するように開口する。この開口位置は、図20(a)に
示すように、スイッチ部分と絶縁膜22’とが連結した
領域に開口すればよい。この開口位置をスイッチ中間電
極8から離すことが、後のウェハのダイシング工程によ
るダストが22’及び25’の領域に形成された空洞に
入り込み誤動作するのを防ぐことができ望ましい。これ
により、図20(a)(b)(c)の構造が形成され
る。
ーニングした後エッチングで取り除き絶縁膜22’に達
するように開口する。この開口位置は、図20(a)に
示すように、スイッチ部分と絶縁膜22’とが連結した
領域に開口すればよい。この開口位置をスイッチ中間電
極8から離すことが、後のウェハのダイシング工程によ
るダストが22’及び25’の領域に形成された空洞に
入り込み誤動作するのを防ぐことができ望ましい。これ
により、図20(a)(b)(c)の構造が形成され
る。
【0133】次いで、窒素で希釈した無水ふっ酸ガスに
よって、膜22’部分及び25’部分を選択的に取り除
く。このとき、無水ふっ酸ガスの濃度を0.1〜0.5
%体積濃度の範囲とし、H2 O濃度を10ppm以下に
保つことにより、絶縁膜22及び25部分のCVD熱酸
化膜部分は殆どエッチングされずに、絶縁膜22’部分
及び25’部分のPSG部分のエッチングを選択的に行
うことができる。これにより、選択的に絶縁膜22及び
25部分のCVD熱酸化膜部分を残すことができ、図2
1のように、絶縁体膜中に埋め込まれた中空領域を形成
することができる。これにより、図21(a)(b)
(c)の構造が形成される。この無水ふっ酸ガスは、例
えばふっ酸蒸気で置き換えてもよい。
よって、膜22’部分及び25’部分を選択的に取り除
く。このとき、無水ふっ酸ガスの濃度を0.1〜0.5
%体積濃度の範囲とし、H2 O濃度を10ppm以下に
保つことにより、絶縁膜22及び25部分のCVD熱酸
化膜部分は殆どエッチングされずに、絶縁膜22’部分
及び25’部分のPSG部分のエッチングを選択的に行
うことができる。これにより、選択的に絶縁膜22及び
25部分のCVD熱酸化膜部分を残すことができ、図2
1のように、絶縁体膜中に埋め込まれた中空領域を形成
することができる。これにより、図21(a)(b)
(c)の構造が形成される。この無水ふっ酸ガスは、例
えばふっ酸蒸気で置き換えてもよい。
【0134】次いで、CF4 とO2 さらにN2 を加えた
ガスプラズマにより、導電膜14,15上に形成された
Si窒化膜で形成された絶縁膜6をエッチングし取り除
き、導電膜14及び導電膜15が導電膜8と電気的に接
続されるようにする。
ガスプラズマにより、導電膜14,15上に形成された
Si窒化膜で形成された絶縁膜6をエッチングし取り除
き、導電膜14及び導電膜15が導電膜8と電気的に接
続されるようにする。
【0135】このような作成法では、中間電極8を形成
するのにウェットエッチングを用いていないため、ウェ
ットエッチングの溶媒の乾燥時に、中間電極8と絶縁膜
2、又は中間電極8と絶縁膜6とが付着して固着してし
まう現象を防ぐことができる。さらに、ウェットエッチ
ングのエッチャントよりも含有不純物を取り除きやすい
ガスを用いたエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図18の
形状が完成される。
するのにウェットエッチングを用いていないため、ウェ
ットエッチングの溶媒の乾燥時に、中間電極8と絶縁膜
2、又は中間電極8と絶縁膜6とが付着して固着してし
まう現象を防ぐことができる。さらに、ウェットエッチ
ングのエッチャントよりも含有不純物を取り除きやすい
ガスを用いたエッチング工程なので、プロセス中の汚染
も少なくすることができる。このようにして、図18の
形状が完成される。
【0136】本変形例で、絶縁膜22’及び25’をP
SGではなく、例えばHSQで置き換えても良く、選択
エッチングは行われる。さらに、絶縁膜22’及び2
5’をCに置き換え、膜2を酸素を透過する絶縁膜、例
えばスパッタで形成したSi酸化膜で置き換えても良
い。ここで、22’及び25’の部分に空洞を形成する
工程は、300〜450℃でO2 雰囲気でCを酸化する
ことによってCO2 として燃焼させ空洞を残すプロセス
と置き換えればよい。さらに、絶縁膜22’及び25’
をAlに置き換え、硫酸と過酸化水素水の混合液やSi
Cl4 ガスプラズマを用いてAlのみ選択エッチングし
てもよい。
SGではなく、例えばHSQで置き換えても良く、選択
エッチングは行われる。さらに、絶縁膜22’及び2
5’をCに置き換え、膜2を酸素を透過する絶縁膜、例
えばスパッタで形成したSi酸化膜で置き換えても良
い。ここで、22’及び25’の部分に空洞を形成する
工程は、300〜450℃でO2 雰囲気でCを酸化する
ことによってCO2 として燃焼させ空洞を残すプロセス
と置き換えればよい。さらに、絶縁膜22’及び25’
をAlに置き換え、硫酸と過酸化水素水の混合液やSi
Cl4 ガスプラズマを用いてAlのみ選択エッチングし
てもよい。
【0137】次に、図22に本実施形態の変形例2を示
す。本変形例2では、第2の実施形態の変形例1に加
え、導電膜8に常に電位を与える手段を提供している。
図22(a)は図18(d)に対応する断面を示した図
で、図22(b)は下部電極13,14,15,17の
平面パターンを示した図、図22(c)は中間電極8及
び8’の平面パターンを示した図、図22(d)は上部
電極1及び18の平面パターンを示した図である。
す。本変形例2では、第2の実施形態の変形例1に加
え、導電膜8に常に電位を与える手段を提供している。
図22(a)は図18(d)に対応する断面を示した図
で、図22(b)は下部電極13,14,15,17の
平面パターンを示した図、図22(c)は中間電極8及
び8’の平面パターンを示した図、図22(d)は上部
電極1及び18の平面パターンを示した図である。
【0138】右側の構造21は、電極13と同一層に形
成された下部電極17、又は電極1と同一層に形成され
た上部電極18からなり、これら電極17又は18のど
ちらかに、中間電極8が上又は下に撓んで接した構造と
なっている。ここで、右側の中空領域における中間電極
8の長さは、中間電極8が撓んで電極17と電極18に
接触するだけ十分長く、第2の実施形態での中間電極8
の中空領域の長さ、例えば30μmよりも長いとする。
成された下部電極17、又は電極1と同一層に形成され
た上部電極18からなり、これら電極17又は18のど
ちらかに、中間電極8が上又は下に撓んで接した構造と
なっている。ここで、右側の中空領域における中間電極
8の長さは、中間電極8が撓んで電極17と電極18に
接触するだけ十分長く、第2の実施形態での中間電極8
の中空領域の長さ、例えば30μmよりも長いとする。
【0139】このように形成すれば、中間電極8は、電
極17又は電極18に必ず接するため、電極17と電極
18に同電位Vを与えれば、電極8の電位はVとなり、
導電膜8を予め導電膜13上に形成しなくても、配線層
17又は配線層18を通じて電位を与えることができ
る。
極17又は電極18に必ず接するため、電極17と電極
18に同電位Vを与えれば、電極8の電位はVとなり、
導電膜8を予め導電膜13上に形成しなくても、配線層
17又は配線層18を通じて電位を与えることができ
る。
【0140】また、右側の構造21と左側の構造23の
製造工程は第2の実施形態で示した製造工程で、上部電
極及び下部電極のパターンを変更するだけで同時に形成
され、工程増加もない。さらに、中間電極8を膜13上
と膜13と高さが異なる膜25上の両方に形成する従来
方法に比べ、膜8を形成する時の下地段差を抑えること
ができ、膜8以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜8のパターンを形成することがで
き、膜8の段差による応力発生の影響や段差部で膜8の
結晶粒界変化によるばらつきも小さくすることができ
る。
製造工程は第2の実施形態で示した製造工程で、上部電
極及び下部電極のパターンを変更するだけで同時に形成
され、工程増加もない。さらに、中間電極8を膜13上
と膜13と高さが異なる膜25上の両方に形成する従来
方法に比べ、膜8を形成する時の下地段差を抑えること
ができ、膜8以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜8のパターンを形成することがで
き、膜8の段差による応力発生の影響や段差部で膜8の
結晶粒界変化によるばらつきも小さくすることができ
る。
【0141】また、スイッチング電圧を下げ固有周波数
を上昇させるため、導電膜8を薄膜化した場合でも、導
電膜8の長さを短くし接続する上部電極又は下部電極の
長さを長くすることにより、中間電極に対する配線抵抗
を小さくすることができる。これは、例えば上部電極及
び下部電極の厚さを厚く保ち低抵抗の材料を用い、導電
膜8で形成した配線層よりも十分低抵抗の配線層18,
17を配線層として用いることで、スイッチング遅延を
小さく保つことができる。この中間電極の構造を除け
ば、他の構造は第2の実施形態の第一の変形例と同一な
ので省略する。また、中間膜の形成方法は、第1の実施
形態の図5から図6までの形成法を用いればよい。
を上昇させるため、導電膜8を薄膜化した場合でも、導
電膜8の長さを短くし接続する上部電極又は下部電極の
長さを長くすることにより、中間電極に対する配線抵抗
を小さくすることができる。これは、例えば上部電極及
び下部電極の厚さを厚く保ち低抵抗の材料を用い、導電
膜8で形成した配線層よりも十分低抵抗の配線層18,
17を配線層として用いることで、スイッチング遅延を
小さく保つことができる。この中間電極の構造を除け
ば、他の構造は第2の実施形態の第一の変形例と同一な
ので省略する。また、中間膜の形成方法は、第1の実施
形態の図5から図6までの形成法を用いればよい。
【0142】このような構造をとることにより、導電膜
14及び導電膜15の電圧を、導電膜8の電圧と独立に
設定することができる。そこで、導電膜14及び15を
電気的に制御電極から分離することができ、より、導電
膜8’と膜8との間の寄生容量や、膜14や膜15と膜
8とのクロストークを減少させることができる。
14及び導電膜15の電圧を、導電膜8の電圧と独立に
設定することができる。そこで、導電膜14及び15を
電気的に制御電極から分離することができ、より、導電
膜8’と膜8との間の寄生容量や、膜14や膜15と膜
8とのクロストークを減少させることができる。
【0143】さらに、本変形例2で出力電極が複数とな
る場合を、図23(a)(b)(c)に示す。図23
(a)は図22(a)に対応する断面を示した図で、図
23(b)は下部電極13,14,15,14’,1
5’,17の平面パターンを示した図、図22(c)は
中間電極8及び8’及び絶縁膜10の平面パターンを示
した図である。
る場合を、図23(a)(b)(c)に示す。図23
(a)は図22(a)に対応する断面を示した図で、図
23(b)は下部電極13,14,15,14’,1
5’,17の平面パターンを示した図、図22(c)は
中間電極8及び8’及び絶縁膜10の平面パターンを示
した図である。
【0144】ここで、導電膜14及び導電膜15は、導
電膜8’が下に撓んだ状態で安定な場合、導電膜8’を
介して電気的に接続される。さらに、導電膜14’及び
導電膜15’は、導電膜8’が下に撓んだ状態で安定な
場合、導電膜8’を介して電気的に接続される。これら
電極14’及び15’と電極14及び15とは、それぞ
れ電気的に分離されて形成され、それぞれ独立の電位を
与えることができる。
電膜8’が下に撓んだ状態で安定な場合、導電膜8’を
介して電気的に接続される。さらに、導電膜14’及び
導電膜15’は、導電膜8’が下に撓んだ状態で安定な
場合、導電膜8’を介して電気的に接続される。これら
電極14’及び15’と電極14及び15とは、それぞ
れ電気的に分離されて形成され、それぞれ独立の電位を
与えることができる。
【0145】そして、図23(a)のような構成を取る
ことにより、一入力多出力のスイッチ回路素子を形成す
ることができ、一入力一出力のスイッチ素子を複数個用
いて同等の回路を形成した場合よりも高密度化すること
ができる。
ことにより、一入力多出力のスイッチ回路素子を形成す
ることができ、一入力一出力のスイッチ素子を複数個用
いて同等の回路を形成した場合よりも高密度化すること
ができる。
【0146】(第3の実施形態)図24は、本発明の第
3の実施形態構造を示す図である。本実施形態は、基本
的には第2の実施形態と同じあるが、導電膜(中間電
極)8が上部電極と下部電極の2つを選択するスイッチ
構造となる点が異なっている。また、本実施形態では、
Si集積回路上に積層してMEMS回路を形成した例を
示している。図24(a)は図18(d)に対応する断
面を示した図で、図24(b)は導電膜(上部電極)1
8,1,24,26’の平面パターンを示した図、図2
4(c)は中間電極8及び8’の平面パターンを示した
図、図24(d)は導電膜(下部電極)17,13,1
4,26の平面パターンを示した図である。なお、図1
1及び図22、23と同一の部分には、同一符号をつけ
て詳しい説明は省略する。
3の実施形態構造を示す図である。本実施形態は、基本
的には第2の実施形態と同じあるが、導電膜(中間電
極)8が上部電極と下部電極の2つを選択するスイッチ
構造となる点が異なっている。また、本実施形態では、
Si集積回路上に積層してMEMS回路を形成した例を
示している。図24(a)は図18(d)に対応する断
面を示した図で、図24(b)は導電膜(上部電極)1
8,1,24,26’の平面パターンを示した図、図2
4(c)は中間電極8及び8’の平面パターンを示した
図、図24(d)は導電膜(下部電極)17,13,1
4,26の平面パターンを示した図である。なお、図1
1及び図22、23と同一の部分には、同一符号をつけ
て詳しい説明は省略する。
【0147】図24において、絶縁膜16’より上部に
MEMS構造が形成され、絶縁膜16’より下側に、例
えばn型MISFET又はP型MISFETが形成され
ている。Si基板上に形成されたp型ウェル30及びn
型ウェル30’の上部に、Si酸化膜やSi窒化膜,タ
ンタル酸化膜,チタン酸化膜,又はSTO膜からなるゲ
ート絶縁膜28を介して、B又はP,As不純物を添加
したポリSiからなるゲート電極27が形成されてい
る。
MEMS構造が形成され、絶縁膜16’より下側に、例
えばn型MISFET又はP型MISFETが形成され
ている。Si基板上に形成されたp型ウェル30及びn
型ウェル30’の上部に、Si酸化膜やSi窒化膜,タ
ンタル酸化膜,チタン酸化膜,又はSTO膜からなるゲ
ート絶縁膜28を介して、B又はP,As不純物を添加
したポリSiからなるゲート電極27が形成されてい
る。
【0148】n型MISFETについては、ゲート電極
の両側には、p型ウェル30と逆の導電性を有するソー
ス・ドレイン層29がリン,又はAsをイオン注入して
形成されている。p型MISFETについては、ゲート
電極の両側には、n型ウェル30’と逆の導電性を有す
るソース・ドレイン層29’がボロン又はBF2 をイオ
ン注入して形成されている。また、ゲート電極27の両
側には、ゲート電極とソースドレイン電極の電気的分離
を保つために、Si酸化膜やSi窒化膜からなる絶縁膜
32が形成されている。さらに、p型ウェル30とn型
ウェル30’との間には、例えばSi酸化膜からなる素
子分離絶縁体層31が形成されている。
の両側には、p型ウェル30と逆の導電性を有するソー
ス・ドレイン層29がリン,又はAsをイオン注入して
形成されている。p型MISFETについては、ゲート
電極の両側には、n型ウェル30’と逆の導電性を有す
るソース・ドレイン層29’がボロン又はBF2 をイオ
ン注入して形成されている。また、ゲート電極27の両
側には、ゲート電極とソースドレイン電極の電気的分離
を保つために、Si酸化膜やSi窒化膜からなる絶縁膜
32が形成されている。さらに、p型ウェル30とn型
ウェル30’との間には、例えばSi酸化膜からなる素
子分離絶縁体層31が形成されている。
【0149】図24において、Si基板に、例えばn型
MISFETやp型MISFETの回路に積層して、半
導体回路の配線層とMEMS回路の導電層を共用して形
成されている。なお、半導体回路の製造方法は周知の方
法であるので省略するが、MEMS回路の製造方法は、
金属配線中にMEMSを形成する第2の実施形態の方法
を用いればよい。第2の実施形態のMEMSで必要なの
は、例えばSiからなる基板よりも熱膨張率の小さい導
電膜8及び8’を中間電極として用いることであり、M
EMSが半導体基板と絶縁膜を介して形成されていても
よいので、その絶縁膜内と半導体領域に、公知の半導体
回路を形成することができる。
MISFETやp型MISFETの回路に積層して、半
導体回路の配線層とMEMS回路の導電層を共用して形
成されている。なお、半導体回路の製造方法は周知の方
法であるので省略するが、MEMS回路の製造方法は、
金属配線中にMEMSを形成する第2の実施形態の方法
を用いればよい。第2の実施形態のMEMSで必要なの
は、例えばSiからなる基板よりも熱膨張率の小さい導
電膜8及び8’を中間電極として用いることであり、M
EMSが半導体基板と絶縁膜を介して形成されていても
よいので、その絶縁膜内と半導体領域に、公知の半導体
回路を形成することができる。
【0150】このような構造をとることにより、半導体
スイッチ素子の特徴である高速性と、後述するようなM
EMSスイッチ素子の特徴である低抵抗,低入力容量の
スイッチを1つの半導体回路に積層及び集積化できる。
本実施形態ではn型MISFETやp型MISFETの
回路との集積を示したが、バイポーラトランジスタとの
集積を行ってもよいのは勿論のことである。
スイッチ素子の特徴である高速性と、後述するようなM
EMSスイッチ素子の特徴である低抵抗,低入力容量の
スイッチを1つの半導体回路に積層及び集積化できる。
本実施形態ではn型MISFETやp型MISFETの
回路との集積を示したが、バイポーラトランジスタとの
集積を行ってもよいのは勿論のことである。
【0151】次に、絶縁膜16’上に形成されたMEM
Sについての説明を行う。まず、導電膜8’,絶縁膜1
0,導電膜8は、それぞれ側面を接して形成され、ME
MSスイッチの中間電極となっている。
Sについての説明を行う。まず、導電膜8’,絶縁膜1
0,導電膜8は、それぞれ側面を接して形成され、ME
MSスイッチの中間電極となっている。
【0152】図24(a)左側において、中間電極8’
は、下部電極17又は上部電極18のどちらかに、上か
下に撓んで接した構造となっている。ここで、左側の中
空領域の長さは、中間電極8’が撓んで電極17と電極
18に接触するだけ十分長く、第2の実施形態での中間
電極8’の中空領域の長さ、例えば30μmよりも十分
長いとする。ここで、ここで、電極17と電極18に同
電位Vを与えれば、中間電極8’の電位はVとなる。こ
の中間電極8’は、上部制御電極1と中間電極8’との
間、又は下部制御電極13と中間電極8’との間に電圧
を印加することによって、図24(a)の中間の中空領
域での中間電極8を上、又は下にそれぞれ撓ませるため
の制御電極である。
は、下部電極17又は上部電極18のどちらかに、上か
下に撓んで接した構造となっている。ここで、左側の中
空領域の長さは、中間電極8’が撓んで電極17と電極
18に接触するだけ十分長く、第2の実施形態での中間
電極8’の中空領域の長さ、例えば30μmよりも十分
長いとする。ここで、ここで、電極17と電極18に同
電位Vを与えれば、中間電極8’の電位はVとなる。こ
の中間電極8’は、上部制御電極1と中間電極8’との
間、又は下部制御電極13と中間電極8’との間に電圧
を印加することによって、図24(a)の中間の中空領
域での中間電極8を上、又は下にそれぞれ撓ませるため
の制御電極である。
【0153】さらに、図24(a)右側において、中間
電極8は、下部電極26又は上部電極26’のどちらか
に、上か下に撓んで接した構造となっている。ここで、
右側の中空領域の長さは、中間電極8’が撓んで電極2
6と電極26’に接触するだけ十分長く、第2の実施形
態での中間電極8の中空領域の長さ、例えば30μmよ
りも十分長いとする。ここで、電極26と電極26’に
同電位を与えれば、電極8の電位は電極26の電位と等
しくなる。従って、下部電極26又は上部電極26’に
配線することによって、中間導電膜8の電位を与えるこ
とができる。
電極8は、下部電極26又は上部電極26’のどちらか
に、上か下に撓んで接した構造となっている。ここで、
右側の中空領域の長さは、中間電極8’が撓んで電極2
6と電極26’に接触するだけ十分長く、第2の実施形
態での中間電極8の中空領域の長さ、例えば30μmよ
りも十分長いとする。ここで、電極26と電極26’に
同電位を与えれば、電極8の電位は電極26の電位と等
しくなる。従って、下部電極26又は上部電極26’に
配線することによって、中間導電膜8の電位を与えるこ
とができる。
【0154】さらに、図24において、中間部の中空構
造で、導電膜8は第1の実施形態と同じく上に撓んだ状
態と下に撓んだ状態の2つの安定状態を有する。導電膜
8と導電膜8’で、Si酸化膜からなる絶縁膜10を挟
んだ構造になっている。この構造では、さらに導電膜
8’領域が導電膜8領域と絶縁膜10によって電気的に
分離されている。導電膜8に気体又は液体を介して対向
する下部電極として、導電膜14が形成されている。導
電膜14は、導電膜8が下に撓んだ状態で安定な場合、
導電膜8と電気的に接続される。さらに、導電膜8に気
体又は液体を介して対向する上部電極として、導電膜2
4が形成されている。導電膜24は、導電膜8が上に撓
んだ状態で安定な場合、導電膜8と電気的に接続され
る。
造で、導電膜8は第1の実施形態と同じく上に撓んだ状
態と下に撓んだ状態の2つの安定状態を有する。導電膜
8と導電膜8’で、Si酸化膜からなる絶縁膜10を挟
んだ構造になっている。この構造では、さらに導電膜
8’領域が導電膜8領域と絶縁膜10によって電気的に
分離されている。導電膜8に気体又は液体を介して対向
する下部電極として、導電膜14が形成されている。導
電膜14は、導電膜8が下に撓んだ状態で安定な場合、
導電膜8と電気的に接続される。さらに、導電膜8に気
体又は液体を介して対向する上部電極として、導電膜2
4が形成されている。導電膜24は、導電膜8が上に撓
んだ状態で安定な場合、導電膜8と電気的に接続され
る。
【0155】即ち、図24のMEMSスイッチは、導電
膜8と導電膜24、又は導電膜8と導電膜14を二者択
一的に接続するスイッチとなっている。
膜8と導電膜24、又は導電膜8と導電膜14を二者択
一的に接続するスイッチとなっている。
【0156】ここで、膜26,17,13及び14は、
下部電極として導電膜13と同時形成されている。さら
に、膜18,26’,24及び1は、上部電極として導
電膜1と同時形成されている。よって、膜16’から上
のMEMS部の製造工程は第2の実施形態の変形例1で
示した製造工程で、上部電極及び下部電極のパターン、
及び中間電極のパターンを変更するだけで同時形成さ
れ、工程増加もない。
下部電極として導電膜13と同時形成されている。さら
に、膜18,26’,24及び1は、上部電極として導
電膜1と同時形成されている。よって、膜16’から上
のMEMS部の製造工程は第2の実施形態の変形例1で
示した製造工程で、上部電極及び下部電極のパターン、
及び中間電極のパターンを変更するだけで同時形成さ
れ、工程増加もない。
【0157】さらに、中間電極8を膜13上と、膜13
と高さが異なる膜25上の両方に形成する従来方法に比
べ、膜8及び膜8’の下地段差を抑えることができ、膜
8及び膜8’以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜8及び膜8’のパターンを形成す
ることができ、膜8及び膜8’の段差による応力発生の
影響や、段差部で、膜8及び膜8’の結晶粒界変化によ
るばらつきも小さくすることができる。
と高さが異なる膜25上の両方に形成する従来方法に比
べ、膜8及び膜8’の下地段差を抑えることができ、膜
8及び膜8’以降を加工する場合のリソグラフィの焦点
深度余裕やエッチング余裕を向上させることができる。
よって、より微細な膜8及び膜8’のパターンを形成す
ることができ、膜8及び膜8’の段差による応力発生の
影響や、段差部で、膜8及び膜8’の結晶粒界変化によ
るばらつきも小さくすることができる。
【0158】また、スイッチング電圧を下げ固有周波数
を上昇させるため、導電膜8を薄膜化した場合でも、導
電膜8及び膜8’の長さを短くし接続する上部電極又は
下部電極の長さを長くすることにより、中間電極に対す
る配線抵抗を小さくすることができる。これは、例えば
上部電極及び下部電極の厚さを厚く保ち低抵抗の材料を
用い、導電膜8で形成した配線層よりも十分低抵抗の配
線層26,26’を、配線層として用いることで、スイ
ッチング遅延を小さく保つことができる。この中間電極
の構造を除けば、他の構造は第2の実施形態の第一の変
形例と同一なので省略する。また、中間膜の形成方法
は、第1の実施形態の図5から図6までの形成法を用い
ればよい。
を上昇させるため、導電膜8を薄膜化した場合でも、導
電膜8及び膜8’の長さを短くし接続する上部電極又は
下部電極の長さを長くすることにより、中間電極に対す
る配線抵抗を小さくすることができる。これは、例えば
上部電極及び下部電極の厚さを厚く保ち低抵抗の材料を
用い、導電膜8で形成した配線層よりも十分低抵抗の配
線層26,26’を、配線層として用いることで、スイ
ッチング遅延を小さく保つことができる。この中間電極
の構造を除けば、他の構造は第2の実施形態の第一の変
形例と同一なので省略する。また、中間膜の形成方法
は、第1の実施形態の図5から図6までの形成法を用い
ればよい。
【0159】このような構造をとることにより、導電膜
14,導電膜8,及び導電膜24の電圧を、制御電極で
ある導電膜1,導電膜13,及び導電膜8’の電圧と独
立に設定することができる。そこで、導電膜14,導電
膜8,及び導電膜24を電気的に制御電極から分離する
ことができ、膜8’と膜8との間の寄生容量をより減少
させ、制御電極導電膜1,13,8’と、膜14や膜2
4と膜8とのクロストークを減少させ、両者の絶縁特性
を向上することができる。
14,導電膜8,及び導電膜24の電圧を、制御電極で
ある導電膜1,導電膜13,及び導電膜8’の電圧と独
立に設定することができる。そこで、導電膜14,導電
膜8,及び導電膜24を電気的に制御電極から分離する
ことができ、膜8’と膜8との間の寄生容量をより減少
させ、制御電極導電膜1,13,8’と、膜14や膜2
4と膜8とのクロストークを減少させ、両者の絶縁特性
を向上することができる。
【0160】また、第3の実施形態では、中間のスイッ
チング部分の中空領域の中心に対して、制御電極13及
び制御電極1がA−A’断面で左右非対称に形成されて
いる。スイッチングの際には、膜の基底形状から撓んだ
中間電極の高次の励起形状への変形が必要となるが、こ
の中間電極の第一励起形状は、中間電極のA−A’方向
の中心に対して非対称となる。このことは、前記文献1
の例えば式(10)から公知である。よって、制御電極1
3及び制御電極1をA−A’断面で中間電極の中心に対
して片側に形成し、膜の片側に選択的に静電引力を印加
することによって、より低次の励起モードを強く励起す
ることができ、よりスイッチングし易くすることが可能
となる。
チング部分の中空領域の中心に対して、制御電極13及
び制御電極1がA−A’断面で左右非対称に形成されて
いる。スイッチングの際には、膜の基底形状から撓んだ
中間電極の高次の励起形状への変形が必要となるが、こ
の中間電極の第一励起形状は、中間電極のA−A’方向
の中心に対して非対称となる。このことは、前記文献1
の例えば式(10)から公知である。よって、制御電極1
3及び制御電極1をA−A’断面で中間電極の中心に対
して片側に形成し、膜の片側に選択的に静電引力を印加
することによって、より低次の励起モードを強く励起す
ることができ、よりスイッチングし易くすることが可能
となる。
【0161】図25に、本実施形態の二者選択スイッチ
を利用した回路例を示す。図25(a)は、図24
(a)の素子を回路的に表現したものであり、制御入力
端子1と電極17との印加電圧、及び制御入力端子13
と電極17の印加電圧によって、電極26が電極24又
は電極14に選択的に接続される。
を利用した回路例を示す。図25(a)は、図24
(a)の素子を回路的に表現したものであり、制御入力
端子1と電極17との印加電圧、及び制御入力端子13
と電極17の印加電圧によって、電極26が電極24又
は電極14に選択的に接続される。
【0162】ここで、図25(b)に、本スイッチング
素子の応用例として、4つの配線33,34,35,3
6の間で、それぞれ2つの配線同士を接続する回路を示
す。従来のトランジスタをスイッチング素子を用いた回
路では、図25(b)に示すように、配線間に6つのト
ランジスタQ1,Q2,Q3,Q4,Q5,Q6が必要
となる。また、Q1〜Q6のゲート電圧の低下によっ
て、スイッチ状態は失われる。また、Q1〜Q6のゲー
ト入力と配線33,34,35,36の電位によって基
板バイアス効果が生じ、配線の電位によってトランジス
タの電流駆動能力が変動する。このため、安定した配線
抵抗を得るのが困難となる。また、半導体の抵抗は金属
より高いため、低抵抗のスイッチ素子を半導体で実現す
るには、非常に広いゲート幅を必要とする。
素子の応用例として、4つの配線33,34,35,3
6の間で、それぞれ2つの配線同士を接続する回路を示
す。従来のトランジスタをスイッチング素子を用いた回
路では、図25(b)に示すように、配線間に6つのト
ランジスタQ1,Q2,Q3,Q4,Q5,Q6が必要
となる。また、Q1〜Q6のゲート電圧の低下によっ
て、スイッチ状態は失われる。また、Q1〜Q6のゲー
ト入力と配線33,34,35,36の電位によって基
板バイアス効果が生じ、配線の電位によってトランジス
タの電流駆動能力が変動する。このため、安定した配線
抵抗を得るのが困難となる。また、半導体の抵抗は金属
より高いため、低抵抗のスイッチ素子を半導体で実現す
るには、非常に広いゲート幅を必要とする。
【0163】図25(c)に、図25(a)のスイッチ
素子を用いた図24(b)と同等の2つの配線同士を接
続する回路を示す。図25(c)では、図25(a)の
二者択一スイッチを、制御入力端子を省略して示してい
る。本実施形態の二者選択スイッチを用いれば、3つの
スイッチS1,S2,S3を用いるだけで2つの配線同
士を接続する回路が実現でき、回路素子数が減らせ回路
が簡単となり、信頼性を向上できる。さらに、第2及び
第3の実施形態のスイッチは制御入力の電圧を全て、例
えば0Vと等電位としても直前のスイッチ状態を保持し
ているため、不揮発性のスイッチとなる。よって、例え
ば電源をOFFしてもプログラマブルROMや強誘電体
メモリ,磁気記憶メモリを添加することなく、スイッチ
状態を記憶しておくことができ、回路が簡単となる。
素子を用いた図24(b)と同等の2つの配線同士を接
続する回路を示す。図25(c)では、図25(a)の
二者択一スイッチを、制御入力端子を省略して示してい
る。本実施形態の二者選択スイッチを用いれば、3つの
スイッチS1,S2,S3を用いるだけで2つの配線同
士を接続する回路が実現でき、回路素子数が減らせ回路
が簡単となり、信頼性を向上できる。さらに、第2及び
第3の実施形態のスイッチは制御入力の電圧を全て、例
えば0Vと等電位としても直前のスイッチ状態を保持し
ているため、不揮発性のスイッチとなる。よって、例え
ば電源をOFFしてもプログラマブルROMや強誘電体
メモリ,磁気記憶メモリを添加することなく、スイッチ
状態を記憶しておくことができ、回路が簡単となる。
【0164】また、制御入力とスイッチの出力とが、完
全に電気的に分離されており、配線の電位によって、ス
イッチの接続抵抗が変化することなく安定した配線抵抗
を得ることができる。さらに、本実施形態のスイッチの
抵抗は、配線材を金属で形成することができるため、半
導体のMISFETの反転層抵抗よりも単位幅あたりの
抵抗を十分低く保つことができる。よって、より低抵抗
の配線スイッチが実現できる。
全に電気的に分離されており、配線の電位によって、ス
イッチの接続抵抗が変化することなく安定した配線抵抗
を得ることができる。さらに、本実施形態のスイッチの
抵抗は、配線材を金属で形成することができるため、半
導体のMISFETの反転層抵抗よりも単位幅あたりの
抵抗を十分低く保つことができる。よって、より低抵抗
の配線スイッチが実現できる。
【0165】ここで、第3の実施形態で、MEMSスイ
ッチの膜8’の単位幅あたりの入力容量C1及びドレイ
ン抵抗Rついて述べる。MEMSスイッチについて、入
力容量の本質的な寄与は、下に膜8’が撓んだときに最
も距離が近くなる、スイッチ中間電極8’と制御電極1
3との容量と考えられる。ここで、図24(a)を考
え、スイッチ中間電極8’の下部導電膜13の対向する
表面からの高さをhとし、スイッチ中間電極8’の長さ
をLとし、その端面からL1の長さまで導電膜13が伸
びているとする。基底状態では、スイッチ中間膜端から
の長さ方向の位置yでの、導電膜8’と下部電極までの
距離は、h×{cos(2πy/L)+1}/2で近似
できるので、導電膜8’と下部制御電極13までの誘電
率をεとしてC1〜εLtan(πL1/L)/(π
h)となる。
ッチの膜8’の単位幅あたりの入力容量C1及びドレイ
ン抵抗Rついて述べる。MEMSスイッチについて、入
力容量の本質的な寄与は、下に膜8’が撓んだときに最
も距離が近くなる、スイッチ中間電極8’と制御電極1
3との容量と考えられる。ここで、図24(a)を考
え、スイッチ中間電極8’の下部導電膜13の対向する
表面からの高さをhとし、スイッチ中間電極8’の長さ
をLとし、その端面からL1の長さまで導電膜13が伸
びているとする。基底状態では、スイッチ中間膜端から
の長さ方向の位置yでの、導電膜8’と下部電極までの
距離は、h×{cos(2πy/L)+1}/2で近似
できるので、導電膜8’と下部制御電極13までの誘電
率をεとしてC1〜εLtan(πL1/L)/(π
h)となる。
【0166】例えば本実施形態において、スイッチ中間
電極をL1=L/3とし、L=30μm、h=1μm、
下部制御電極13と導電膜8との間の誘電率が気体の誘
電率でほぼ真空誘電率に等しいとするとC1〜0.15
fF/μmとなる。これは、Si系n型MOSFETで
ゲート酸化膜3nm、ゲート長0.1μmの場合のMO
SFETのゲート容量1.2fF/μmに比較して、同
じ幅の素子を形成した場合には、13%以下とすること
にできる。
電極をL1=L/3とし、L=30μm、h=1μm、
下部制御電極13と導電膜8との間の誘電率が気体の誘
電率でほぼ真空誘電率に等しいとするとC1〜0.15
fF/μmとなる。これは、Si系n型MOSFETで
ゲート酸化膜3nm、ゲート長0.1μmの場合のMO
SFETのゲート容量1.2fF/μmに比較して、同
じ幅の素子を形成した場合には、13%以下とすること
にできる。
【0167】これに対し、単位幅あたりのドレイン抵抗
は、例えばNiFeをスイッチ中間電極8に用い、その
厚さtを10nmとすると、NiFeの抵抗率は80μ
Ωcm以下であるから、図24の構造では、R〜ρL/
t〜80Ωμm程度である。これに対し、Si系MOS
FETでゲート酸化膜3nm、ゲート長0.1μmの場
合には、ドレイン電圧1Vに対して高々500μA/μ
m程度のドレイン電流しか得られないので、そのチャネ
ル抵抗は単位幅あたり2kΩμm以上となる。よって、
ドレイン抵抗はMOSFETに比較して、同じ幅の素子
を形成した場合には、5%以下に小さくできる。
は、例えばNiFeをスイッチ中間電極8に用い、その
厚さtを10nmとすると、NiFeの抵抗率は80μ
Ωcm以下であるから、図24の構造では、R〜ρL/
t〜80Ωμm程度である。これに対し、Si系MOS
FETでゲート酸化膜3nm、ゲート長0.1μmの場
合には、ドレイン電圧1Vに対して高々500μA/μ
m程度のドレイン電流しか得られないので、そのチャネ
ル抵抗は単位幅あたり2kΩμm以上となる。よって、
ドレイン抵抗はMOSFETに比較して、同じ幅の素子
を形成した場合には、5%以下に小さくできる。
【0168】ここで、入力容量及びドレインコンダクタ
ンスは素子幅に比例するので、以上から、MEMSスイ
ッチの方が、同じチャネル抵抗を得るための入力容量を
非常に小さくすることができる。
ンスは素子幅に比例するので、以上から、MEMSスイ
ッチの方が、同じチャネル抵抗を得るための入力容量を
非常に小さくすることができる。
【0169】もちろん、図9(a)のTox=10n
m、膜ストレス=0.05GPaの実線から、L=30
μmのスイッチング電圧は0.5V以下であり、電源電
圧振幅が1VのMOSFETと同様に、電源電圧1Vで
動作させることができる。
m、膜ストレス=0.05GPaの実線から、L=30
μmのスイッチング電圧は0.5V以下であり、電源電
圧振幅が1VのMOSFETと同様に、電源電圧1Vで
動作させることができる。
【0170】また、本MEMS素子のスイッチ遮断時の
ドレイン抵抗は、中空領域の気体圧力を上昇させ放電電
圧以下で用いる場合には、温度に強く依存せず、かつ半
導体素子、例えばMISFETに比較して、小さく抑え
ることができる。よって、スイッチ遮断時のリーク電流
による電力消費を小さく抑えることができる。
ドレイン抵抗は、中空領域の気体圧力を上昇させ放電電
圧以下で用いる場合には、温度に強く依存せず、かつ半
導体素子、例えばMISFETに比較して、小さく抑え
ることができる。よって、スイッチ遮断時のリーク電流
による電力消費を小さく抑えることができる。
【0171】図26(d)に、本MEMSスイッチの他
の半導体回路応用例を示す。この図において、S4は第
3の実施形態で説明したMEMSスイッチを示してい
る。S4の出力電極の一方24は、例えばVDDとなる
電圧を有する電源ノードと接続されており、中間電極8
と接続された出力電極26は、電圧ノード38と接続さ
れている。また、S4のもう一方の出力電極14は、例
えば開放されている。この出力電極14は、VDDより
低い電圧、例えば0Vに接地されていてもよい。
の半導体回路応用例を示す。この図において、S4は第
3の実施形態で説明したMEMSスイッチを示してい
る。S4の出力電極の一方24は、例えばVDDとなる
電圧を有する電源ノードと接続されており、中間電極8
と接続された出力電極26は、電圧ノード38と接続さ
れている。また、S4のもう一方の出力電極14は、例
えば開放されている。この出力電極14は、VDDより
低い電圧、例えば0Vに接地されていてもよい。
【0172】電圧ノード38は、例えばQ7,Q8で形
成されるインバータや、39のNAND、40のNOR
などの論理回路の電源端子と接続されている。Q7,Q
8,NAND39,NOR40は、例えばバイポーラT
TLなど他の半導体論理回路であってももちろん良い。
成されるインバータや、39のNAND、40のNOR
などの論理回路の電源端子と接続されている。Q7,Q
8,NAND39,NOR40は、例えばバイポーラT
TLなど他の半導体論理回路であってももちろん良い。
【0173】また、S4の制御入力の中間電極18はac
tive及びstandby を選択する入力に接続され、制御電極
1は、例えばVDD2となる電圧を有する電源ノードと
接続されている。ここで、VDD2は、例えばnMOS
インバータの“high”レベルのように、VDDより
低い電圧でも良く、VDDと無関係に決めることができ
る。また、制御電極13は、例えば0Vに接続されてい
る。
tive及びstandby を選択する入力に接続され、制御電極
1は、例えばVDD2となる電圧を有する電源ノードと
接続されている。ここで、VDD2は、例えばnMOS
インバータの“high”レベルのように、VDDより
低い電圧でも良く、VDDと無関係に決めることができ
る。また、制御電極13は、例えば0Vに接続されてい
る。
【0174】このような構成で制御中間電極18の電圧
は、0VとVDD2の2値をとり、VDD2の時は電極
26は電極14と接続され、0Vの時は電極26は電極
24と接続される。よって、制御入力18の電圧によっ
て、Q7,Q8,39,40の電源電圧を供給及び遮断
が可能となり、スタンバイ時のQ7,Q8,39,40
に流れるサブスレッショルドリーク電流を完全に遮断す
ることができ、低消費回路が実現できる。電極14を開
放としたスイッチは、電極26及び電極24を、電極1
4と電極15とに読み替えれば、第2の実施形態の変形
例2で示したスイッチと回路的に等価である。よって、
第2の実施形態の変形例2で示したスイッ次いで置き換
えることもできる。
は、0VとVDD2の2値をとり、VDD2の時は電極
26は電極14と接続され、0Vの時は電極26は電極
24と接続される。よって、制御入力18の電圧によっ
て、Q7,Q8,39,40の電源電圧を供給及び遮断
が可能となり、スタンバイ時のQ7,Q8,39,40
に流れるサブスレッショルドリーク電流を完全に遮断す
ることができ、低消費回路が実現できる。電極14を開
放としたスイッチは、電極26及び電極24を、電極1
4と電極15とに読み替えれば、第2の実施形態の変形
例2で示したスイッチと回路的に等価である。よって、
第2の実施形態の変形例2で示したスイッ次いで置き換
えることもできる。
【0175】従来、図26(d)の回路のMEMSスイ
ッチS4の代わりに、例えば電流遮断用MOSFETを
用いる例が、文献2(S. Mutoh et al., " 1-V Power
Supply High-Speed Digital Circuit Technology with
Multi-Threshold Voltage CMOS " , IEEE J. Solid-Sta
te Circuits, vol.30, no.8, pp.847-854, Aug. 1995)
で公知である。しかし、この文献2では、電流遮断用M
ISFET挿入による抵抗増加を十分抑えるには、電流
遮断用MOSFET占有面積を、Q7,Q8,39,4
0で示される論理回路の面積と同等まで大きくする必要
があった。
ッチS4の代わりに、例えば電流遮断用MOSFETを
用いる例が、文献2(S. Mutoh et al., " 1-V Power
Supply High-Speed Digital Circuit Technology with
Multi-Threshold Voltage CMOS " , IEEE J. Solid-Sta
te Circuits, vol.30, no.8, pp.847-854, Aug. 1995)
で公知である。しかし、この文献2では、電流遮断用M
ISFET挿入による抵抗増加を十分抑えるには、電流
遮断用MOSFET占有面積を、Q7,Q8,39,4
0で示される論理回路の面積と同等まで大きくする必要
があった。
【0176】これに対し本発明では、図24(a)で示
したように、低抵抗なMEMSスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度及び高集積化を図ることができる。また、MEMSス
イッチの抵抗を低くできるので、電流遮断用スイッチ素
子の抵抗成分で消費される電力、及び電圧ドロップを小
さく保つことができる。さらに、MEMSスイッチの制
御入力の入力容量は、前述のように同等のドレインコン
ダクタンスを有するMISFETに比べ小さくすること
ができるため、より active/standby 入力の容量を充電
する電力を減らすことができる。
したように、低抵抗なMEMSスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度及び高集積化を図ることができる。また、MEMSス
イッチの抵抗を低くできるので、電流遮断用スイッチ素
子の抵抗成分で消費される電力、及び電圧ドロップを小
さく保つことができる。さらに、MEMSスイッチの制
御入力の入力容量は、前述のように同等のドレインコン
ダクタンスを有するMISFETに比べ小さくすること
ができるため、より active/standby 入力の容量を充電
する電力を減らすことができる。
【0177】さらに、図26(f)に、本MEMSスイ
ッチの他の回路応用例を示す。この図において、S5は
第3の実施形態で説明したMEMSスイッチを示してい
る。S5の出力電極の一方24は、例えばVDDとなる
電圧ノードと接続され、S5の出力電極のもう一方14
は、例えば0Vとなる電圧ノードと接続されている。さ
らに、S5の出力中間電極26は、LSIの電極パッド
などの大きな容量を有する容量性負荷42と接続されて
いる。
ッチの他の回路応用例を示す。この図において、S5は
第3の実施形態で説明したMEMSスイッチを示してい
る。S5の出力電極の一方24は、例えばVDDとなる
電圧ノードと接続され、S5の出力電極のもう一方14
は、例えば0Vとなる電圧ノードと接続されている。さ
らに、S5の出力中間電極26は、LSIの電極パッド
などの大きな容量を有する容量性負荷42と接続されて
いる。
【0178】また、S5の制御入力の中間電極18は、
例えば接地されている。さらに、制御電極1は、VDD
2となる電圧と0Vの2値を有する電圧ノード41に接
続されている。また、もう一方の制御電極13は、イン
バータ37の出力に接続され、そのインバータ37の入
力は電圧ノード41に接続されている。ここで、VDD
2は、例えばnMOSインバータの“high”レベル
のように、前記VDDより低い電圧でも良いし、VDD
と独立に設定することができる。
例えば接地されている。さらに、制御電極1は、VDD
2となる電圧と0Vの2値を有する電圧ノード41に接
続されている。また、もう一方の制御電極13は、イン
バータ37の出力に接続され、そのインバータ37の入
力は電圧ノード41に接続されている。ここで、VDD
2は、例えばnMOSインバータの“high”レベル
のように、前記VDDより低い電圧でも良いし、VDD
と独立に設定することができる。
【0179】このような構成で、電圧ノード41の電圧
がVDD2の時、電極26は電極24と接続され、容量
性負荷42にVDDが供給される。一方、電圧ノード4
1の電圧が0Vの時、電極26は電極14と接続され
る。よって、この回路は、電極41の電圧バッファ出力
回路となっている。このようなバッファ出力回路として
従来は、例えば図26(e)のようなMISFETを用
いたインバータチェイン43が用いられてきた。また、
入力ノード41と負荷に対する電圧43が異なる場合、特
に43の方の電圧が高い場合には、図26(e)で示す
ような電圧変換回路44が必要となっていた。
がVDD2の時、電極26は電極24と接続され、容量
性負荷42にVDDが供給される。一方、電圧ノード4
1の電圧が0Vの時、電極26は電極14と接続され
る。よって、この回路は、電極41の電圧バッファ出力
回路となっている。このようなバッファ出力回路として
従来は、例えば図26(e)のようなMISFETを用
いたインバータチェイン43が用いられてきた。また、
入力ノード41と負荷に対する電圧43が異なる場合、特
に43の方の電圧が高い場合には、図26(e)で示す
ような電圧変換回路44が必要となっていた。
【0180】しかし、本実施形態の図25、図26の回
路を用いれば、制御入力端子と出力端子とが電気的に完
全に分離されているので、電圧変換回路44は不要とな
り、電圧変換回路で必要とされる高耐圧のトランジスタ
も不要となる。さらに、MEMSスイッチの制御入力の
入力容量は、同等のドレインコンダクタンスを有するM
ISFETに比べ小さくすることができるため、インバ
ータチェインの段数も少なくでき、インバータを貫通し
て流れるサブスレッショルドリーク電流を小さくするこ
とができる。もちろん、本発明では、図24(a)で示
したように、低抵抗なMEMSスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度に実装することができる。
路を用いれば、制御入力端子と出力端子とが電気的に完
全に分離されているので、電圧変換回路44は不要とな
り、電圧変換回路で必要とされる高耐圧のトランジスタ
も不要となる。さらに、MEMSスイッチの制御入力の
入力容量は、同等のドレインコンダクタンスを有するM
ISFETに比べ小さくすることができるため、インバ
ータチェインの段数も少なくでき、インバータを貫通し
て流れるサブスレッショルドリーク電流を小さくするこ
とができる。もちろん、本発明では、図24(a)で示
したように、低抵抗なMEMSスイッチを、例えば半導
体論理回路上に積層して形成することができ、より高密
度に実装することができる。
【0181】さらに、図26(g)に、本MEMSスイ
ッチの他の回路応用例を示す。この図は、降圧型DC−
DCコンバータ回路を示しており、S6は第3の実施形
態で説明したMEMSスイッチを示している。S6の出
力電極の一方24は外部VDDとなる電圧ノードと接続
され、S6の出力電極のもう一方14は0Vとなる電圧
ノードと接続されている。さらに、S6の出力中間電極
26はインダクタ45の一方の電流端子と接続されてい
る。
ッチの他の回路応用例を示す。この図は、降圧型DC−
DCコンバータ回路を示しており、S6は第3の実施形
態で説明したMEMSスイッチを示している。S6の出
力電極の一方24は外部VDDとなる電圧ノードと接続
され、S6の出力電極のもう一方14は0Vとなる電圧
ノードと接続されている。さらに、S6の出力中間電極
26はインダクタ45の一方の電流端子と接続されてい
る。
【0182】また、インダクタ45のもう一方の端子は
内部電源出力ノード48となり、コンデンサ46の一方
の端子と接続され、コンデンサ46のもう一方の端子は
0Vとなる電源ノードと接続されている。ここで、イン
ダクタ45はインダクタを流れる電流を一定に保ち、コ
ンデンサ46は出力電圧を一定に保つ働きがある。これ
らは、S6によって脈流化した電流を平滑化する働きを
有する。
内部電源出力ノード48となり、コンデンサ46の一方
の端子と接続され、コンデンサ46のもう一方の端子は
0Vとなる電源ノードと接続されている。ここで、イン
ダクタ45はインダクタを流れる電流を一定に保ち、コ
ンデンサ46は出力電圧を一定に保つ働きがある。これ
らは、S6によって脈流化した電流を平滑化する働きを
有する。
【0183】また、ノード48はデューティ比制御回路
47の入力に接続されている。ここで、デューティ比制
御回路47は、周波数10〜10MHzの範囲の方形波
の電圧を出力し、ノード48の入力電圧が低いとよりデ
ューティ比が低くなり、ノード48の入力電圧が高いと
よりデューティ比が高くなるようにパルス幅変調を行
う。つまり、デューティ比制御回路47,MEMSスイ
ッチS6,平滑化インダクタ45,コンデンサ46は、
フィードバック回路を形成している。
47の入力に接続されている。ここで、デューティ比制
御回路47は、周波数10〜10MHzの範囲の方形波
の電圧を出力し、ノード48の入力電圧が低いとよりデ
ューティ比が低くなり、ノード48の入力電圧が高いと
よりデューティ比が高くなるようにパルス幅変調を行
う。つまり、デューティ比制御回路47,MEMSスイ
ッチS6,平滑化インダクタ45,コンデンサ46は、
フィードバック回路を形成している。
【0184】これらは、ノード48の電圧が設定値より
も低下すると、デューティ比制御回路47の出力のデュ
ーティ比が低くなり、より外部VDD端子24と中間電
極26とが接続される期間が長くなるため、ノード48
が上昇し、一定電圧となるように制御される。このパル
ス幅変調の方法や回路については、既存のDC−DCコ
ンバータで周知の回路を用いればよいのでここでは省略
する。本回路は、半導体から形成された従来のDC−D
Cコンバータと比較すると、例えばトランジスタからな
るスイッチング素子と、ダイオードをMEMSによって
置き換えた形となっている。
も低下すると、デューティ比制御回路47の出力のデュ
ーティ比が低くなり、より外部VDD端子24と中間電
極26とが接続される期間が長くなるため、ノード48
が上昇し、一定電圧となるように制御される。このパル
ス幅変調の方法や回路については、既存のDC−DCコ
ンバータで周知の回路を用いればよいのでここでは省略
する。本回路は、半導体から形成された従来のDC−D
Cコンバータと比較すると、例えばトランジスタからな
るスイッチング素子と、ダイオードをMEMSによって
置き換えた形となっている。
【0185】本実施形態の回路では、S6がMEMSス
イッチで構成され、外部VDDノード24から内部VD
D出力ノード48まで、及び0Vノード14から内部V
DD出力ノード48までに、ダイオードが存在しない。
よって、従来存在したダイオードの順方向電圧降下によ
る電力損や出力電圧低下、及びダイオードの少数キャリ
ア蓄積現象による寄生電荷や容量が存在せず、MEMS
スイッチの単位面積あたりの直列抵抗も低い。よって、
例えばダイオードの順方向電圧以下の電圧でも高効率の
DC−DC変換回路を形成することができる。
イッチで構成され、外部VDDノード24から内部VD
D出力ノード48まで、及び0Vノード14から内部V
DD出力ノード48までに、ダイオードが存在しない。
よって、従来存在したダイオードの順方向電圧降下によ
る電力損や出力電圧低下、及びダイオードの少数キャリ
ア蓄積現象による寄生電荷や容量が存在せず、MEMS
スイッチの単位面積あたりの直列抵抗も低い。よって、
例えばダイオードの順方向電圧以下の電圧でも高効率の
DC−DC変換回路を形成することができる。
【0186】また、半導体基板上に形成した半導体スイ
ッチで問題となった、スイッチの半導体基板への少数キ
ャリア注入現象もない。よって、少数キャリア注入によ
るラッチアップやダイナミック回路の電荷消失の問題も
無く、例えばCMOS回路など、ラッチアップが問題と
なる半導体論理回路やDRAMなどのダイナミック回路
と積層して、より高密度に回路形成することができる。
ッチで問題となった、スイッチの半導体基板への少数キ
ャリア注入現象もない。よって、少数キャリア注入によ
るラッチアップやダイナミック回路の電荷消失の問題も
無く、例えばCMOS回路など、ラッチアップが問題と
なる半導体論理回路やDRAMなどのダイナミック回路
と積層して、より高密度に回路形成することができる。
【0187】さらに、接点26と24の接続と、接点2
6と14の接続が、相補的に同期して行われ、接点24
と14が同時接続され短絡電流が流れることがない。ま
た、スイッチ素子が1つなので、デューティ比制御回路
の出力は1つでよく、より簡単な回路でDC−DCコン
バータを形成することができる。
6と14の接続が、相補的に同期して行われ、接点24
と14が同時接続され短絡電流が流れることがない。ま
た、スイッチ素子が1つなので、デューティ比制御回路
の出力は1つでよく、より簡単な回路でDC−DCコン
バータを形成することができる。
【0188】ここで、図25、図26では降圧型DC−
DCコンバータの例を示したが、もちろん、昇圧型DC
−DCコンバータ、昇降圧型DC−DCコンバータでも
トランジスタからなるスイッチング素子と、ダイオード
をMEMSによって置き換えればよい。
DCコンバータの例を示したが、もちろん、昇圧型DC
−DCコンバータ、昇降圧型DC−DCコンバータでも
トランジスタからなるスイッチング素子と、ダイオード
をMEMSによって置き換えればよい。
【0189】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、梁の両端が固定さ
れた構造を示したが、片側のみを固定した、いわゆる片
持ち梁構造でもよい。この場合においても、積層方向の
熱応力による反りの問題は、実施形態と同じ中間電極構
造をとることによって低減することが可能で効果があ
る。第2及び第3の実施形態3で、第1の実施形態と同
様に中間電極8又は8’を、例えばW,Mo,SiやN
iFeからなる導電膜と、例えばSi酸化膜10からな
る網目構造としてもよい。
されるものではない。実施形態では、梁の両端が固定さ
れた構造を示したが、片側のみを固定した、いわゆる片
持ち梁構造でもよい。この場合においても、積層方向の
熱応力による反りの問題は、実施形態と同じ中間電極構
造をとることによって低減することが可能で効果があ
る。第2及び第3の実施形態3で、第1の実施形態と同
様に中間電極8又は8’を、例えばW,Mo,SiやN
iFeからなる導電膜と、例えばSi酸化膜10からな
る網目構造としてもよい。
【0190】実施形態では、Siを基板とした場合の導
電体膜8として、基板よりも熱膨張率が小さいNiFe
を示したが、NiFe以外の元素、例えばCoやCrが
15%以内含まれた組成、例えば Super Invarと呼ばれ
る組成(Mn0.7%,Ni30〜39%,Co5〜1
0%,Cr5〜10%,残りFe)でもよいし、Stainl
ess Invar と呼ばれる組成(Co50〜60%、Cr5
〜10%残りFe)でもよいし、Iso-elastic と呼ばれ
る組成(Ni36%,Cr7〜8%,Mo0.5%残り
Fe)でもよいし、Fe−Pd(Pd組成46%)合金
でもよく、基板より熱膨張率が小さくなればよい。
電体膜8として、基板よりも熱膨張率が小さいNiFe
を示したが、NiFe以外の元素、例えばCoやCrが
15%以内含まれた組成、例えば Super Invarと呼ばれ
る組成(Mn0.7%,Ni30〜39%,Co5〜1
0%,Cr5〜10%,残りFe)でもよいし、Stainl
ess Invar と呼ばれる組成(Co50〜60%、Cr5
〜10%残りFe)でもよいし、Iso-elastic と呼ばれ
る組成(Ni36%,Cr7〜8%,Mo0.5%残り
Fe)でもよいし、Fe−Pd(Pd組成46%)合金
でもよく、基板より熱膨張率が小さくなればよい。
【0191】実施形態では、半導体基板7としてSiを
示したが、この代わりにSOI基板,SOS基板,Ga
As基板,InP基板,SiGe混晶基板,SiGeC
混晶基板を用いても良い。これらを用いた場合には、S
iよりも基板の熱膨張率が大きいので、例えば膜10と
してSiと熱膨張率がほぼ等しいSi窒化膜を用いるこ
とができ、膜8として高融点金属WやTaを用いること
ができる。
示したが、この代わりにSOI基板,SOS基板,Ga
As基板,InP基板,SiGe混晶基板,SiGeC
混晶基板を用いても良い。これらを用いた場合には、S
iよりも基板の熱膨張率が大きいので、例えば膜10と
してSiと熱膨張率がほぼ等しいSi窒化膜を用いるこ
とができ、膜8として高融点金属WやTaを用いること
ができる。
【0192】犠牲膜22’及び25’、又は犠牲膜1
2’及び5’をエッチングして形成した中空領域は、例
えばAr,He,Ne,Kr,Xeなどの不活性ガスや
N2 ガス、又はSF6 などのガスを注入充填してもよ
い。特に、電極間の放電を抑えるためには、注入ガスの
圧力を上げ、SF6 などの放電電圧が高いガスを用いれ
ばよい。
2’及び5’をエッチングして形成した中空領域は、例
えばAr,He,Ne,Kr,Xeなどの不活性ガスや
N2 ガス、又はSF6 などのガスを注入充填してもよ
い。特に、電極間の放電を抑えるためには、注入ガスの
圧力を上げ、SF6 などの放電電圧が高いガスを用いれ
ばよい。
【0193】また、第2の第3の実施形態で中空領域を
エッチングするために絶縁膜16”や絶縁膜2に開口し
た穴は、例えば穴の幅又は長さxよりも、その後に絶縁
膜をx/2以上積層することによって、埋めることがで
きる。これにより、中空領域を密閉し形成し、その後の
工程で発生するダストが中空領域に入り誤動作をするの
を防ぐことができる。
エッチングするために絶縁膜16”や絶縁膜2に開口し
た穴は、例えば穴の幅又は長さxよりも、その後に絶縁
膜をx/2以上積層することによって、埋めることがで
きる。これにより、中空領域を密閉し形成し、その後の
工程で発生するダストが中空領域に入り誤動作をするの
を防ぐことができる。
【0194】また、絶縁膜の形成法としては、熱酸化に
よる酸化膜形成法、30keV程度の低加速エネルギー
で酸素を注入した酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、Si窒化膜を堆積す
る方法、これらを組み合わせてもよい。また、素子分離
膜や絶縁膜形成法自身は、金属膜を絶縁膜に変換するこ
れら以外の方法、例えば酸素イオンを堆積した金属膜に
注入する方法や、堆積した金属膜を酸化する方法を用い
てもかまわない。また、膜10を除く絶縁膜としては、
窒化ホウ素,スピンオングラスやSi窒化膜その他タン
タル酸化膜,チタン酸化膜,チタン酸ストロンチウムや
チタン酸バリウム,チタン酸ジルコニウム鉛などの強誘
電体膜、又はAl2 O3 ,ポリイミドなど有機常誘電体
膜の単層膜又はそれらの複合膜を用いることもできる。
特に、窒化ホウ素は、Siよりも熱膨張率が小さいの
で、膜10としても用いることができる。
よる酸化膜形成法、30keV程度の低加速エネルギー
で酸素を注入した酸化膜を形成してもよいし、絶縁膜を
堆積する方法で形成してもよいし、Si窒化膜を堆積す
る方法、これらを組み合わせてもよい。また、素子分離
膜や絶縁膜形成法自身は、金属膜を絶縁膜に変換するこ
れら以外の方法、例えば酸素イオンを堆積した金属膜に
注入する方法や、堆積した金属膜を酸化する方法を用い
てもかまわない。また、膜10を除く絶縁膜としては、
窒化ホウ素,スピンオングラスやSi窒化膜その他タン
タル酸化膜,チタン酸化膜,チタン酸ストロンチウムや
チタン酸バリウム,チタン酸ジルコニウム鉛などの強誘
電体膜、又はAl2 O3 ,ポリイミドなど有機常誘電体
膜の単層膜又はそれらの複合膜を用いることもできる。
特に、窒化ホウ素は、Siよりも熱膨張率が小さいの
で、膜10としても用いることができる。
【0195】第3の実施形態としては、素子分離31と
してトレンチ分離の素子分離を用いた例を示したが、L
OCOS分離法,リセスドLOCOS,改良LOCOS
法、さらにはメサ分離、トレンチ分離の素子分離やフィ
ールドシールド分離を用いても良いし、これらを組み合
わせてもよい。
してトレンチ分離の素子分離を用いた例を示したが、L
OCOS分離法,リセスドLOCOS,改良LOCOS
法、さらにはメサ分離、トレンチ分離の素子分離やフィ
ールドシールド分離を用いても良いし、これらを組み合
わせてもよい。
【0196】実施形態では、p型基板7にn型領域9を
形成したが、逆にn型基板7にp型領域9を形成しても
よい。
形成したが、逆にn型基板7にp型領域9を形成しても
よい。
【0197】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
で、様々に変形して実施することができる。
【0198】
【発明の効果】以上詳述したように本発明によれば、中
間電極として機能する可動薄膜を、第1の導電部に気体
又は液体を介して対向配置され、少なくとも一端が基板
上に固定され一部が変位可能な第2の導電部と、この第
2の導電部と同一の主面内に形成され該導電部とは側面
で接する絶縁体とで構成することにより、又は基板より
も熱膨張係数が小さい第2の導電部で構成することによ
って、MEMS素子における可動薄膜部分の抵抗値を十
分低くすると共に、抵抗値のばらつきを小さくでき、M
EMS素子を用いた配線の信頼性向上をはかり得、且つ
半導体集積回路との集積化も容易に実現可能にすること
ができる。
間電極として機能する可動薄膜を、第1の導電部に気体
又は液体を介して対向配置され、少なくとも一端が基板
上に固定され一部が変位可能な第2の導電部と、この第
2の導電部と同一の主面内に形成され該導電部とは側面
で接する絶縁体とで構成することにより、又は基板より
も熱膨張係数が小さい第2の導電部で構成することによ
って、MEMS素子における可動薄膜部分の抵抗値を十
分低くすると共に、抵抗値のばらつきを小さくでき、M
EMS素子を用いた配線の信頼性向上をはかり得、且つ
半導体集積回路との集積化も容易に実現可能にすること
ができる。
【0199】より具体的には、本発明の構造を用いれ
ば、スイッチ中間電極の厚さを小さくしても、ストレス
マイグレーションやエレクトロマイグレーションが起き
にくく、配線の信頼性の高いスイッチ中間電極を実現で
きる。また、Si大規模集積回路上でも、MEMSの中
間電極層を厚くしても圧縮応力を生じさせることがで
き、撓みを有したMEMSをSi大規模集積回路上に形
成することができる。さらに、厚い中間電極を用いるこ
とによって、安定した膜厚で中間電極を形成して抵抗値
及びそのばらつき値を抑えることができる。
ば、スイッチ中間電極の厚さを小さくしても、ストレス
マイグレーションやエレクトロマイグレーションが起き
にくく、配線の信頼性の高いスイッチ中間電極を実現で
きる。また、Si大規模集積回路上でも、MEMSの中
間電極層を厚くしても圧縮応力を生じさせることがで
き、撓みを有したMEMSをSi大規模集積回路上に形
成することができる。さらに、厚い中間電極を用いるこ
とによって、安定した膜厚で中間電極を形成して抵抗値
及びそのばらつき値を抑えることができる。
【0200】また、中間電極を積層方向に単層である導
電性の膜で形成することができ、中間電極積層方向の応
力をより対称に形成することができる。よって、前記2
つの安定状態を容易に形成することができる。さらに、
片持ち梁構造で、単層の導電性の膜を用いることによっ
て、非対称な反りを生じることが少なくなり、広い温度
範囲で安定に動作させるのが容易になる。
電性の膜で形成することができ、中間電極積層方向の応
力をより対称に形成することができる。よって、前記2
つの安定状態を容易に形成することができる。さらに、
片持ち梁構造で、単層の導電性の膜を用いることによっ
て、非対称な反りを生じることが少なくなり、広い温度
範囲で安定に動作させるのが容易になる。
【0201】また、撓みを有したMEMSの中間電極の
歪みを、中間電極として用いる絶縁膜と金属膜の歪みの
との間の値に連続的に制御することができ、撓み量の設
計が可能となり、スイッチ高さと長さの設計自由度が増
す。さらに、単層の導電性の膜を用いることで、積層膜
よりも抵抗を安定に維持したしたままで薄膜化が容易に
なり、2つの安定状態間を切り替えるために必要な電圧
も小さくでき、スイッチングさせるための電圧を低電圧
にすることが可能となる。
歪みを、中間電極として用いる絶縁膜と金属膜の歪みの
との間の値に連続的に制御することができ、撓み量の設
計が可能となり、スイッチ高さと長さの設計自由度が増
す。さらに、単層の導電性の膜を用いることで、積層膜
よりも抵抗を安定に維持したしたままで薄膜化が容易に
なり、2つの安定状態間を切り替えるために必要な電圧
も小さくでき、スイッチングさせるための電圧を低電圧
にすることが可能となる。
【0202】また、単層の導電性の膜に、例えばSiや
W、Moなどの高融点金属を用いることによって、従来
例のAuやCrなどの金属よりも耐熱性を、例えば40
0℃以上まで向上させることができる。よって、スイッ
チ中間電極を形成した後に、例えばプラズマCVDで形
成したSi酸化膜やSi窒化膜を用いることで、この構
造を多層配線内に埋め込んで形成することができ、半導
体回路上により低インピーダンスかつ高スイッチング比
の素子を実現できる。さらに、形成したMEMS素子
は、MISFETに比較して、同じドレインコンダクタ
ンスを得るのに必要な入力容量を小さく保つことがで
き、入力容量を充電するのに必要なエネルギーをより小
さくすることができる。
W、Moなどの高融点金属を用いることによって、従来
例のAuやCrなどの金属よりも耐熱性を、例えば40
0℃以上まで向上させることができる。よって、スイッ
チ中間電極を形成した後に、例えばプラズマCVDで形
成したSi酸化膜やSi窒化膜を用いることで、この構
造を多層配線内に埋め込んで形成することができ、半導
体回路上により低インピーダンスかつ高スイッチング比
の素子を実現できる。さらに、形成したMEMS素子
は、MISFETに比較して、同じドレインコンダクタ
ンスを得るのに必要な入力容量を小さく保つことがで
き、入力容量を充電するのに必要なエネルギーをより小
さくすることができる。
【図1】第1の実施形態に係わるMEMS素子の構造を
示す平面図と断面図。
示す平面図と断面図。
【図2】薄膜の厚さ比tm /ti と複合薄膜の熱応力に
よる伸びとの関係を示す図。
よる伸びとの関係を示す図。
【図3】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図4】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図5】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図6】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図7】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図8】第1の実施形態におけるMEMS素子の製造工
程を示す平面図と断面図。
程を示す平面図と断面図。
【図9】第1の実施形態における中間電極長さとスイッ
チ電圧との関係を示す図。
チ電圧との関係を示す図。
【図10】第1の実施形態の変形例を示す平面図と断面
図。
図。
【図11】第2の実施形態に係わるMEMS素子の構造
を示す平面図と断面図。
を示す平面図と断面図。
【図12】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図13】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図14】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図15】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図16】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図17】第2の実施形態におけるMEMS素子の製造
工程を示す平面図と断面図。
工程を示す平面図と断面図。
【図18】第2の実施形態の変形例を示す平面図と断面
図。
図。
【図19】図18の例の製造工程を示す平面図と断面
図。
図。
【図20】図18の例の製造工程を示す平面図と断面
図。
図。
【図21】図18の例の製造工程を示す平面図と断面
図。
図。
【図22】第2の実施形態の第2の変形例の構造を示す
平面図と断面図。
平面図と断面図。
【図23】第2の実施形態の第2の変形例の構造を示す
平面図と断面図。
平面図と断面図。
【図24】第3の実施形態に係わるMEMS素子の構造
を示す平面図と断面図。
を示す平面図と断面図。
【図25】第3の実施形態のMEMS素子を用いた回路
例を示す図。
例を示す図。
【図26】第3の実施形態のMEMS素子を用いた回路
例を示す図。
例を示す図。
【図27】従来のMEMS素子の構造を示す平面図と断
面図。
面図。
【図28】MEMS素子のMEMS素子の構造と片持ち
構造での応力で生じる反りを示す図。
構造での応力で生じる反りを示す図。
【図29】従来素子における金属薄膜の厚さとSi酸化
膜に生じる圧縮応力との関係を示す図。
膜に生じる圧縮応力との関係を示す図。
1…導電膜(第3の導電部) 2,6,10,16,22,25…絶縁膜 5,12…ポリSi膜 7…Si基板(半導体基板) 8…導電膜(第2の導電部) 9…導電性領域(第1の導電部) 13,14,15,17…導電膜(下部電極) 18…導電膜(上部電極)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関村 雅之 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 Fターム(参考) 5F083 EP00 EP21 EP41 GA02 JA32 JA35 JA36 JA37 JA39 JA40 JA56 JA60 PR05 PR33 PR36 PR40
Claims (5)
- 【請求項1】半導体基板の主面上に形成された第1の導
電部と、この第1の導電部に気体又は液体を介して対向
配置され、少なくとも一端が前記基板上に固定され、一
部が変位可能な第2の導電部と、この第2の導電部と同
一の主面内に形成され、該導電部とは側面で接する絶縁
体とを具備してなり、 第2の導電部の変位部分と第1の導電部との距離は、第
1の導電部に対する第2の導電部の電位によって変化す
ることを特徴とする半導体装置。 - 【請求項2】半導体基板の主面上に形成された第1の導
電部と、この第1の導電部に気体又は液体を介して対向
配置され、少なくとも一端が前記基板上に固定され、一
部が変位可能な第2の導電部とを具備してなり、 第2の導電部は、前記基板よりも熱膨張係数が小さい材
料からなり、第2の導電部の変位部分と第1の導電部と
の距離は、第1の導電部に対する第2の導電部の電位に
よって変化することを特徴とする半導体装置。 - 【請求項3】第2の導電部に対し第1の導電部とは反対
側に対向配置され、一部が前記基板上に固定された第3
の導電部を有することを特徴とする請求項1又は2記載
の半導体装置。 - 【請求項4】第2の導電部は、前記各導電部に電圧を印
加しない状態で、2つの力学的に安定な状態を保持する
ことを特徴とする請求項1〜3のいずれかに記載の半導
体装置。 - 【請求項5】前記絶縁体は、第2の導電部に前記基板の
主面と垂直な方向に形成された貫通孔に埋め込み形成さ
れていることを特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10196112A JP2000031397A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10196112A JP2000031397A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000031397A true JP2000031397A (ja) | 2000-01-28 |
Family
ID=16352446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10196112A Pending JP2000031397A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000031397A (ja) |
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- 1998-07-10 JP JP10196112A patent/JP2000031397A/ja active Pending
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