JP2000031345A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000031345A JP2000031345A JP19755398A JP19755398A JP2000031345A JP 2000031345 A JP2000031345 A JP 2000031345A JP 19755398 A JP19755398 A JP 19755398A JP 19755398 A JP19755398 A JP 19755398A JP 2000031345 A JP2000031345 A JP 2000031345A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- filler
- circuit board
- semiconductor device
- sealing resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 239000000945 filler Substances 0.000 claims abstract description 50
- 229920005989 resin Polymers 0.000 claims abstract description 40
- 239000011347 resin Substances 0.000 claims abstract description 40
- 238000007789 sealing Methods 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 abstract description 10
- 229910000679 solder Inorganic materials 0.000 abstract description 10
- 238000000034 method Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 この発明は、封止樹脂の硬化時に半導体チッ
プ表面にダメージを与えることなく、信頼性等を向上さ
せた半導体装置を提供することを目的とする。 【解決手段】 この発明は、半導体チップ１０をフェイ
スダウンして半田バンプ１１によりインターポーザー２
０と接続し、半導体チップ１０表面とインターポーザー
２０との間隙にアンダーフィル３０を充填した半導体装
置において、アンダーフィルの中に含まれる充填材３２
の分布密度を、インターポーザー２０側を密に、半導体
チップ１０側を疎にした。
プ表面にダメージを与えることなく、信頼性等を向上さ
せた半導体装置を提供することを目的とする。 【解決手段】 この発明は、半導体チップ１０をフェイ
スダウンして半田バンプ１１によりインターポーザー２
０と接続し、半導体チップ１０表面とインターポーザー
２０との間隙にアンダーフィル３０を充填した半導体装
置において、アンダーフィルの中に含まれる充填材３２
の分布密度を、インターポーザー２０側を密に、半導体
チップ１０側を疎にした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップを
フェイスダウンして実装された半導体装置に関する。
フェイスダウンして実装された半導体装置に関する。
【０００２】
【従来の技術】近年、半導体チップの集積度が向上し、
半導体チップの外部端子の間隔が狭小となり、電気的に
接続されるプリント配線基板の配線サイズと異なり、前
記半導体チップをプリント配線基板に直接接続すること
が容易ではなくなってきている。このため半導体チップ
とプリント配線基板との間にインターポーザーを介在さ
せて、このインターポーザーを用いて半導体チップとプ
リント配線基板とが電気的に接続されている。
半導体チップの外部端子の間隔が狭小となり、電気的に
接続されるプリント配線基板の配線サイズと異なり、前
記半導体チップをプリント配線基板に直接接続すること
が容易ではなくなってきている。このため半導体チップ
とプリント配線基板との間にインターポーザーを介在さ
せて、このインターポーザーを用いて半導体チップとプ
リント配線基板とが電気的に接続されている。
【０００３】上記したインターポーザーには、半導体チ
ップが半田バンプ等を介してフェイスダウンにして電気
的に接続される。そして、半導体チップとインターポー
ザーとの間の間隙には、湿度などの外的要因による素子
劣化を防ぐために封止樹脂（アンダーフィル）を充填し
ている。
ップが半田バンプ等を介してフェイスダウンにして電気
的に接続される。そして、半導体チップとインターポー
ザーとの間の間隙には、湿度などの外的要因による素子
劣化を防ぐために封止樹脂（アンダーフィル）を充填し
ている。
【０００４】
【発明が解決しようとする課題】上記したように、半導
体チップをインターポーザーにフェイスダウンにして接
続する接続方式においては、接続後に封止樹脂を半導体
チップとインターポーザーの間隙に充填している。しか
しながら、充填後に封止樹脂を硬化する際に、封止樹脂
に含まれているシリカやアルミナなどの充填材が、半導
体チップ表面に当接する。このため、配線等にダメージ
を与え、信頼性の低下、良品率の低下や行程の管理、プ
ロセスの難易性等の問題が発生している。
体チップをインターポーザーにフェイスダウンにして接
続する接続方式においては、接続後に封止樹脂を半導体
チップとインターポーザーの間隙に充填している。しか
しながら、充填後に封止樹脂を硬化する際に、封止樹脂
に含まれているシリカやアルミナなどの充填材が、半導
体チップ表面に当接する。このため、配線等にダメージ
を与え、信頼性の低下、良品率の低下や行程の管理、プ
ロセスの難易性等の問題が発生している。
【０００５】この発明は、上述した従来の問題点に鑑み
なされたものにして、封止樹脂の硬化時に半導体チップ
表面にダメージを与えることなく、信頼性等を向上させ
た半導体装置を提供することを目的とする。
なされたものにして、封止樹脂の硬化時に半導体チップ
表面にダメージを与えることなく、信頼性等を向上させ
た半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、半導体チッ
プをフェイスダウンしてバンプにより回路基板と接続
し、前記半導体チップ表面と回路基板との間隙に封止樹
脂を充填した半導体装置において、前記封止樹脂の中に
含まれる充填材の分布密度を、回路基板側を密に、半導
体チップ側を疎にしたことを特徴とする。
プをフェイスダウンしてバンプにより回路基板と接続
し、前記半導体チップ表面と回路基板との間隙に封止樹
脂を充填した半導体装置において、前記封止樹脂の中に
含まれる充填材の分布密度を、回路基板側を密に、半導
体チップ側を疎にしたことを特徴とする。
【０００７】上記した構成によれば、半導体チップ表面
側は充填材が疎であるため、半導体チップ表面にダメー
ジを与えることがなくなる。
側は充填材が疎であるため、半導体チップ表面にダメー
ジを与えることがなくなる。
【０００８】また、この発明は、半導体チップをフェイ
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記封止樹脂の中に含まれる充填
材の大きさを、回路基板側を大きく、半導体チップ側を
小さくしたことを特徴とする。
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記封止樹脂の中に含まれる充填
材の大きさを、回路基板側を大きく、半導体チップ側を
小さくしたことを特徴とする。
【０００９】上記した構成によれば、半導体チップ表面
側に位置する充填材が小であるため、半導体チップ表面
にダメージを与えることがなくなる。
側に位置する充填材が小であるため、半導体チップ表面
にダメージを与えることがなくなる。
【００１０】更に、この発明は、半導体チップをフェイ
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップ表面と回路基板
との間に充填される封止樹脂には、充填材が含まれず、
且つ半導体チップ側面側に設けられる封止樹脂には、充
填材が含まれていることを特徴とする。
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップ表面と回路基板
との間に充填される封止樹脂には、充填材が含まれず、
且つ半導体チップ側面側に設けられる封止樹脂には、充
填材が含まれていることを特徴とする。
【００１１】上記した構成によれば、半導体チップ表面
側には、充填材がないため、半導体チップ表面にダメー
ジを与えることはない。
側には、充填材がないため、半導体チップ表面にダメー
ジを与えることはない。
【００１２】前記封止樹脂は、樹脂の硬化時に収縮及び
膨張が起こらない特性であることを特徴とする。
膨張が起こらない特性であることを特徴とする。
【００１３】上記した構成によれば、アンダーフィル硬
化持に収縮／膨張しないため、半導体チップ表面にダメ
ージを与えることが抑制される。
化持に収縮／膨張しないため、半導体チップ表面にダメ
ージを与えることが抑制される。
【００１４】また、この発明は、半導体チップをフェイ
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップの表面または回
路基板の表面若しくは双方の表面に凹凸部形成されてい
ることを特徴とする。
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップの表面または回
路基板の表面若しくは双方の表面に凹凸部形成されてい
ることを特徴とする。
【００１５】上記したように、半導体チップ表面を凹凸
にしているため、半導体チップ表面にダメージを与える
ことがなくなる。
にしているため、半導体チップ表面にダメージを与える
ことがなくなる。
【００１６】また、この発明は、半導体チップをフェイ
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップのパターン配線
部をチップ中央部に集めたことを特徴とする。
スダウンしてバンプにより回路基板と接続し、前記半導
体チップ表面と回路基板との間隙に封止樹脂を充填した
半導体装置において、前記半導体チップのパターン配線
部をチップ中央部に集めたことを特徴とする。
【００１７】上記した構成によれば、半導体チップ表面
のパターンを中央部に集めているため、半導体チップ表
面（パターン面）にダメージを与えることがなくなる。
のパターンを中央部に集めているため、半導体チップ表
面（パターン面）にダメージを与えることがなくなる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の第１の
実施の形態にかかる半導体装置を示す概略断面図であ
る。
き図面を参照して説明する。図１は、この発明の第１の
実施の形態にかかる半導体装置を示す概略断面図であ
る。
【００１９】図１に示すように、半導体チップ１０は周
辺に電極が形成され、この電極上に半田バンプ１１が設
けられている。また、回路基板としてのインターポーザ
ー２０は第１面上には接合される半導体チップ１０の電
極に対応する配線電極が形成され、第２面上には第１面
上の配線電極とビアホールにより接続された電極パッド
２１が設けられている。この電極パッド２１はプリント
配線基板などの外部と電気接続される外部端子である。
辺に電極が形成され、この電極上に半田バンプ１１が設
けられている。また、回路基板としてのインターポーザ
ー２０は第１面上には接合される半導体チップ１０の電
極に対応する配線電極が形成され、第２面上には第１面
上の配線電極とビアホールにより接続された電極パッド
２１が設けられている。この電極パッド２１はプリント
配線基板などの外部と電気接続される外部端子である。
【００２０】尚、インターポーザー２０の配線電極パタ
ーンは、半導体チップ１０内の配線パターンに比べると
大きな設計ルールで形成される。例えば、配線間隔は１
００μｍ程度の場合が多い。
ーンは、半導体チップ１０内の配線パターンに比べると
大きな設計ルールで形成される。例えば、配線間隔は１
００μｍ程度の場合が多い。
【００２１】図に示すように、半導体チップ１０をイン
ターポーザー２０に、フェイスダウン（パターン面を
下）にして接続し、半田バンプ１１により図示しないイ
ンターポーザ２０の配線電極と接続させる。
ターポーザー２０に、フェイスダウン（パターン面を
下）にして接続し、半田バンプ１１により図示しないイ
ンターポーザ２０の配線電極と接続させる。
【００２２】半導体チップ１０の表面とインターポーザ
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の封止樹脂３１中にシリカ、アルミナなどの充填材
３２が充填されている。
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の封止樹脂３１中にシリカ、アルミナなどの充填材
３２が充填されている。
【００２３】この実施の形態においては、このアンダー
フィル３０内の充填材３０の分布（密度）をインターポ
ーザ２０側と半導体チップ１０側とで変化させている。
インターポーザー２０側の充填材３２の分布を「密」
に、半導体チップ１０側の充填材３２の分布を「疎」に
している。
フィル３０内の充填材３０の分布（密度）をインターポ
ーザ２０側と半導体チップ１０側とで変化させている。
インターポーザー２０側の充填材３２の分布を「密」
に、半導体チップ１０側の充填材３２の分布を「疎」に
している。
【００２４】そして、半導体チップ１０表面には理想的
には、充填材３２が全く存在しないことが望ましい。充
填材３２の含有率は、アンダーフィル３０の全体平均で
６０〜９０ｗｔ％程度が好ましい。
には、充填材３２が全く存在しないことが望ましい。充
填材３２の含有率は、アンダーフィル３０の全体平均で
６０〜９０ｗｔ％程度が好ましい。
【００２５】また、充填材３２は出来るだけ硬度の低
い、球状で、径は、出来るだけ小さい、例えば、最大で
数μｍφ程度のものが好ましい。
い、球状で、径は、出来るだけ小さい、例えば、最大で
数μｍφ程度のものが好ましい。
【００２６】上記したように、半導体チップ１０の表面
側は、充填材３２が疎であるため、半導体チップ１０表
面にダメージを与えることはない。また、インターポー
ザー２０の配線電極パターンの設計ルールは大きいの
で、充填材３２が密であっても配線にダメージを与える
ことはない。
側は、充填材３２が疎であるため、半導体チップ１０表
面にダメージを与えることはない。また、インターポー
ザー２０の配線電極パターンの設計ルールは大きいの
で、充填材３２が密であっても配線にダメージを与える
ことはない。
【００２７】アンダーフィル３０内の充填材３２の分布
を変化させる方法としては、例えば、封止樹脂３１と充
填材３２の混合比を変えたものを用意し、はじめに充填
材３２の混合比が高いアンダーフィル材を注入し、その
後充填材３２の混合比の少ないアンダーフィル材を注入
して、半導体チップ１０側の充填材の分布（密度）を少
なくする方法などや、封止樹脂３１と充填材３２との比
重バランスを考慮し、充填後に、充填材３２をある程度
沈殿させてから硬化させて充填材３２の分布を半導体１
０側を「疎」にインターポーザー２０側を「密」にする
方法など種々の手法がある。
を変化させる方法としては、例えば、封止樹脂３１と充
填材３２の混合比を変えたものを用意し、はじめに充填
材３２の混合比が高いアンダーフィル材を注入し、その
後充填材３２の混合比の少ないアンダーフィル材を注入
して、半導体チップ１０側の充填材の分布（密度）を少
なくする方法などや、封止樹脂３１と充填材３２との比
重バランスを考慮し、充填後に、充填材３２をある程度
沈殿させてから硬化させて充填材３２の分布を半導体１
０側を「疎」にインターポーザー２０側を「密」にする
方法など種々の手法がある。
【００２８】図２は、この発明の第２の実施の形態にか
かる半導体装置を示す概略断面図である。
かる半導体装置を示す概略断面図である。
【００２９】第１の実施の形態と同様に、半導体チップ
１０をインターポーザー２０に、フェイスダウン（パタ
ーン面を下）にして接続し、半田バンプ１１により図示
しないインターポーザ２０の配線電極と接続させる。
１０をインターポーザー２０に、フェイスダウン（パタ
ーン面を下）にして接続し、半田バンプ１１により図示
しないインターポーザ２０の配線電極と接続させる。
【００３０】半導体チップ１０の表面とインターポーザ
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の樹脂３１中にシリカ、アルミナなどの充填材３２
ａ、３２ｂが充填されている。
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の樹脂３１中にシリカ、アルミナなどの充填材３２
ａ、３２ｂが充填されている。
【００３１】この実施の形態においては、このアンダー
フィル３０内の充填材の大きさをインターポーザ２０側
と半導体チップ１０側とで変化させている。インターポ
ーザー２０側の充填材３２ａの大きさは大きく、半導体
チップ１０側の充填材３２ｂの大きさを小さくしてい
る。充填材の含有率、硬度、形状は出来るだけ硬度の低
い、球状で、径は、出来るだけ小さい、例えば、最大で
数μｍφ程度のものが好ましい。特に、径については、
充填材３２ｂはできるだけ小さく、１μｍφ以下程度の
もの、充填材３２ａでも数μｍφ程度のものが好まし
い。
フィル３０内の充填材の大きさをインターポーザ２０側
と半導体チップ１０側とで変化させている。インターポ
ーザー２０側の充填材３２ａの大きさは大きく、半導体
チップ１０側の充填材３２ｂの大きさを小さくしてい
る。充填材の含有率、硬度、形状は出来るだけ硬度の低
い、球状で、径は、出来るだけ小さい、例えば、最大で
数μｍφ程度のものが好ましい。特に、径については、
充填材３２ｂはできるだけ小さく、１μｍφ以下程度の
もの、充填材３２ａでも数μｍφ程度のものが好まし
い。
【００３２】上記したように、半導体チップ１０の表面
側は、充填材３２ｂの径が小さいため、半導体チップ１
０表面にダメージを与えることはない。また、インター
ポーザー２０の配線電極パターンの設計ルールは大きい
ので、充填材３２ａの径が大きくても配線にダメージを
与えることはない。
側は、充填材３２ｂの径が小さいため、半導体チップ１
０表面にダメージを与えることはない。また、インター
ポーザー２０の配線電極パターンの設計ルールは大きい
ので、充填材３２ａの径が大きくても配線にダメージを
与えることはない。
【００３３】アンダーフィル３０内の充填材の大きさを
変化させる方法としては、例えば、封止樹脂３１と充填
材３２ａを混合したものと、封止樹脂３１と充填材３２
ｂを混合したもの用意し、はじめに充填材３２ａの混合
されたアンダーフィル材を注入し、その後充填材３２ｂ
の混合されたアンダーフィル材を注入して、インターポ
ーザ２０側には充填材の大きさの大きいもの、そして半
導体チップ１０側の充填材の大きさの小さいものを用い
て充填する。
変化させる方法としては、例えば、封止樹脂３１と充填
材３２ａを混合したものと、封止樹脂３１と充填材３２
ｂを混合したもの用意し、はじめに充填材３２ａの混合
されたアンダーフィル材を注入し、その後充填材３２ｂ
の混合されたアンダーフィル材を注入して、インターポ
ーザ２０側には充填材の大きさの大きいもの、そして半
導体チップ１０側の充填材の大きさの小さいものを用い
て充填する。
【００３４】図３は、この発明の第３の実施の形態にか
かる半導体装置を示す概略断面図である。
かる半導体装置を示す概略断面図である。
【００３５】第１及び第２の実施の形態と同様に、半導
体チップ１０をインターポーザー２０に、フェイスダウ
ン（パターン面を下）にして接続し、半田バンプ１１に
より図示しないインターポーザ２０の配線電極と接続さ
せる。
体チップ１０をインターポーザー２０に、フェイスダウ
ン（パターン面を下）にして接続し、半田バンプ１１に
より図示しないインターポーザ２０の配線電極と接続さ
せる。
【００３６】半導体チップ１０の表面とインターポーザ
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、半導体
チップ１０とインターポーザー２０との間隙に充填する
アンダーフィル３０には、充填材を含まない封止樹脂３
１のみのものが用いられる。そして、その側面に設けら
れるアンダーフィル３３には封止樹脂に充填材３２を含
んだものが使用される。その周囲を充填するアンダーフ
ィル３３の充填材の含有率は高い方が望ましく、９０％
程度、硬度はＳｉ（シリコン）程度、形状は球状がよい
が特に規定しなくても良い。また、大きさについても特
に規定は不要である。
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、半導体
チップ１０とインターポーザー２０との間隙に充填する
アンダーフィル３０には、充填材を含まない封止樹脂３
１のみのものが用いられる。そして、その側面に設けら
れるアンダーフィル３３には封止樹脂に充填材３２を含
んだものが使用される。その周囲を充填するアンダーフ
ィル３３の充填材の含有率は高い方が望ましく、９０％
程度、硬度はＳｉ（シリコン）程度、形状は球状がよい
が特に規定しなくても良い。また、大きさについても特
に規定は不要である。
【００３７】上記したように、半導体チップ１０の表面
側には、充填材がないため、半導体チップ１０の表面に
ダメージを与えない。
側には、充填材がないため、半導体チップ１０の表面に
ダメージを与えない。
【００３８】上記した各実施の形態において、半導体チ
ップ１０とインターポーザー２０との間隙に充填するア
ンダーフィル３０の硬化時の収縮／膨張が起こらない特
性の封止樹脂を用いると良い。このためには、充填材の
含有率、大きさを大きく，硬度、形状を小さくするとよ
い。
ップ１０とインターポーザー２０との間隙に充填するア
ンダーフィル３０の硬化時の収縮／膨張が起こらない特
性の封止樹脂を用いると良い。このためには、充填材の
含有率、大きさを大きく，硬度、形状を小さくするとよ
い。
【００３９】アンダーフィル硬化時に、収縮／膨張しな
いので、半導体チップ１０に表面に充填材によるダメー
ジを与えることが少なくできる。
いので、半導体チップ１０に表面に充填材によるダメー
ジを与えることが少なくできる。
【００４０】図４は、この発明の第３の実施の形態にか
かる半導体装置を示す概略断面図である。
かる半導体装置を示す概略断面図である。
【００４１】図４に示すように、半導体チップ１０の配
線が設けられている表面に凹凸部１２が形成され、凹凸
部１２に電極が設けられている。図４の（ａ）に示すも
のでは、凹凸部１２の凸部に電極が設けられ、この上に
半田バンプ１１が設けられている。また、インターポー
ザー２０は第１面上には、凹凸部２２が設けられ、この
凹凸部２２に接合される半導体チップ１０の電極に対応
する配線電極が形成され、第２面上には第１面上の配線
電極とビアホールにより接続された電極パッド２１が設
けられている。この電極パッド２１はプリント配線基板
などの外部と電気接続される外部端子である。
線が設けられている表面に凹凸部１２が形成され、凹凸
部１２に電極が設けられている。図４の（ａ）に示すも
のでは、凹凸部１２の凸部に電極が設けられ、この上に
半田バンプ１１が設けられている。また、インターポー
ザー２０は第１面上には、凹凸部２２が設けられ、この
凹凸部２２に接合される半導体チップ１０の電極に対応
する配線電極が形成され、第２面上には第１面上の配線
電極とビアホールにより接続された電極パッド２１が設
けられている。この電極パッド２１はプリント配線基板
などの外部と電気接続される外部端子である。
【００４２】また、図４（ｂ）に示すものでは、半導体
チップ１０の凹凸部１２の凸部と凹部にそれぞれ半田バ
ンプ１１が設けられ、インターポーザー２０には対応す
る凹凸部に配線電極が形成され、凹凸を組み合わせるよ
うにしている。
チップ１０の凹凸部１２の凸部と凹部にそれぞれ半田バ
ンプ１１が設けられ、インターポーザー２０には対応す
る凹凸部に配線電極が形成され、凹凸を組み合わせるよ
うにしている。
【００４３】図４（ａ）、（ｂ）に示すように、半導体
チップ１０をインターポーザー２０に、フェイスダウン
（パターン面を下）にして接続し、半田バンプ１１によ
り図示しないインターポーザ２０の配線電極と接続させ
る。
チップ１０をインターポーザー２０に、フェイスダウン
（パターン面を下）にして接続し、半田バンプ１１によ
り図示しないインターポーザ２０の配線電極と接続させ
る。
【００４４】半導体チップ１０の表面とインターポーザ
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の樹脂３１中にシリカ、アルミナなどの充填材３２
が充填されている。凹凸部の大きさは、幅及び深さに対
して数μｍ程度が好ましい。特に、半導体チップ１０の
表面は平坦な部分には、出来るだけ配線パターンを避け
た構造とした方が望ましい。
ー２０との間の間隙には、樹脂封止用のアンダーフィル
３０が充填される。このアンダーフィル３０は、エポキ
シ系の樹脂３１中にシリカ、アルミナなどの充填材３２
が充填されている。凹凸部の大きさは、幅及び深さに対
して数μｍ程度が好ましい。特に、半導体チップ１０の
表面は平坦な部分には、出来るだけ配線パターンを避け
た構造とした方が望ましい。
【００４５】上記したように、半導体チップ１０表面に
凹凸部を形成しているため、半導体チップ表面にダメー
ジを与えることがない。また、アンダーフィルの充填性
も向上する。
凹凸部を形成しているため、半導体チップ表面にダメー
ジを与えることがない。また、アンダーフィルの充填性
も向上する。
【００４６】図５は、この発明の第４の実施の形態にか
かる半導体装置を示す概略断面図である。
かる半導体装置を示す概略断面図である。
【００４７】図５に示すように、半導体チップ１０の表
面の中央部にパターン配線部１４を集めている。そし
て、周辺部の電極に半田バンプ１１が設けられている。
また、インターポーザー２０は第１面上には、接合され
る半導体チップ１０の電極に対応する配線電極が形成さ
れ、第２面上には第１面上の配線電極とビアホールによ
り接続された電極パッド２１が設けられている。この電
極パッド２１はプリント配線基板などの外部と電気接続
される外部端子である。
面の中央部にパターン配線部１４を集めている。そし
て、周辺部の電極に半田バンプ１１が設けられている。
また、インターポーザー２０は第１面上には、接合され
る半導体チップ１０の電極に対応する配線電極が形成さ
れ、第２面上には第１面上の配線電極とビアホールによ
り接続された電極パッド２１が設けられている。この電
極パッド２１はプリント配線基板などの外部と電気接続
される外部端子である。
【００４８】図５に示すように、半導体チップ１０表面
のパターン配線部１４を半導体チップの中央部に集め、
チップサイズの１／９〜１／４程度の中央部分に集めた
ことが好ましい。
のパターン配線部１４を半導体チップの中央部に集め、
チップサイズの１／９〜１／４程度の中央部分に集めた
ことが好ましい。
【００４９】上記したように、半導体チップ１０表面の
配線パターンを中央部に集めてることで、半導体チップ
１０表面の配線パターン面にダメージを与えることが防
止できる。
配線パターンを中央部に集めてることで、半導体チップ
１０表面の配線パターン面にダメージを与えることが防
止できる。
【００５０】上記した実施の形態においては、インター
ポーザに半導体チップをフェイスダウンで接続した半導
体装置について説明したが、プリント回路配線基板に半
導体チップを取り付けるものにもこの発明は適用するこ
とができる。
ポーザに半導体チップをフェイスダウンで接続した半導
体装置について説明したが、プリント回路配線基板に半
導体チップを取り付けるものにもこの発明は適用するこ
とができる。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、封止樹脂の硬化時に半導体チップ表面にダメージを
与えることなくなり、信頼性等を向上させた半導体装置
を提供することができる。
ば、封止樹脂の硬化時に半導体チップ表面にダメージを
与えることなくなり、信頼性等を向上させた半導体装置
を提供することができる。
【図１】この発明の第１の実施の形態にかかる半導体装
置を示す概略断面図である。
置を示す概略断面図である。
【図２】この発明の第２の実施の形態にかかる半導体装
置を示す概略断面図である。
置を示す概略断面図である。
【図３】この発明の第３の実施の形態にかかる半導体装
置を示す概略断面図である。
置を示す概略断面図である。
【図４】この発明の第４の実施の形態にかかる半導体装
置を示す概略断面図である。
置を示す概略断面図である。
【図５】この発明の第４の実施の形態にかかる半導体装
置を示す概略断面図である。
置を示す概略断面図である。
１０ 半導体チップ ２０ インターポーザー ３０ アンダーフィル（封止樹脂）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M105 AA02 AA16 BB01 DD04 FF02 GG17 GG19 4M109 AA01 BA03 CA04 DA04 DA07 DA10 DB16 DB17 DB20 EA02 EB12 EB16 FA04 5F061 AA01 BA03 CA04 CB02 CB04 DE02 DE03 DE04
Claims (6)
- 【請求項１】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記封止樹脂の中に含まれる充填材の分布密度を、
回路基板側を密に、半導体チップ側を疎にしたことを特
徴とする半導体装置。 - 【請求項２】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記封止樹脂の中に含まれる充填材の大きさを、回
路基板側を大きく、半導体チップ側を小さくしたことを
特徴とする半導体装置。 - 【請求項３】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記半導体チップ表面と回路基板との間に充填され
る封止樹脂には、充填材が含まれず、且つ半導体チップ
側面側に設けられる封止樹脂には、充填材が含まれてい
ることを特徴とする半導体装置。 - 【請求項４】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記封止樹脂は、樹脂の硬化時に収縮及び膨張が起
こらない特性であることを特徴とする半導体装置。 - 【請求項５】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記半導体チップの表面または回路基板の表面若し
くは双方の表面に凹凸部形成されていることを特徴とす
る半導体装置。 - 【請求項６】 半導体チップをフェイスダウンしてバン
プにより回路基板と接続し、前記半導体チップ表面と回
路基板との間隙に封止樹脂を充填した半導体装置におい
て、前記半導体チップのパターン配線部をチップ中央部
に集めたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19755398A JP2000031345A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19755398A JP2000031345A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031345A true JP2000031345A (ja) | 2000-01-28 |
Family
ID=16376415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19755398A Pending JP2000031345A (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031345A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286298A (ja) * | 1999-01-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| JP2000286297A (ja) * | 1999-01-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| JP2003124402A (ja) * | 2001-10-17 | 2003-04-25 | New Japan Radio Co Ltd | 半導体パッケージおよびその製造方法 |
| EP1758166A2 (en) | 2005-08-22 | 2007-02-28 | Shinko Electric Industries Co., Ltd. | Interposer and method for producing the same and electronic device |
| JP2007150161A (ja) * | 2005-11-30 | 2007-06-14 | Sumitomo Bakelite Co Ltd | 半導体装置とその製造方法 |
| JP2007288228A (ja) * | 1999-01-29 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| JP2009049164A (ja) * | 2007-08-20 | 2009-03-05 | Denso Corp | 半導体装置およびその製造方法 |
| US7683482B2 (en) | 1999-01-29 | 2010-03-23 | Panasonic Corporation | Electronic component unit |
| US8587134B2 (en) | 2011-11-25 | 2013-11-19 | Samsung Electronics Co., Ltd. | Semiconductor packages |
| US9613888B2 (en) | 2013-04-02 | 2017-04-04 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor module |
-
1998
- 1998-07-13 JP JP19755398A patent/JP2000031345A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7683482B2 (en) | 1999-01-29 | 2010-03-23 | Panasonic Corporation | Electronic component unit |
| JP2000286297A (ja) * | 1999-01-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| JP2000286298A (ja) * | 1999-01-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| US8007627B2 (en) | 1999-01-29 | 2011-08-30 | Panasonic Corporation | Electronic component mounting method and apparatus |
| JP2007288228A (ja) * | 1999-01-29 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法及びその装置 |
| JP2003124402A (ja) * | 2001-10-17 | 2003-04-25 | New Japan Radio Co Ltd | 半導体パッケージおよびその製造方法 |
| EP1758166A2 (en) | 2005-08-22 | 2007-02-28 | Shinko Electric Industries Co., Ltd. | Interposer and method for producing the same and electronic device |
| US7605463B2 (en) | 2005-08-22 | 2009-10-20 | Shinko Electric Industries Co., Ltd. | Interposer and method for producing the same and electronic device |
| US7678685B2 (en) | 2005-08-22 | 2010-03-16 | Shinko Electric Industries Co., Ltd. | Interposer and method for producing the same and electronic device |
| JP2007150161A (ja) * | 2005-11-30 | 2007-06-14 | Sumitomo Bakelite Co Ltd | 半導体装置とその製造方法 |
| JP2009049164A (ja) * | 2007-08-20 | 2009-03-05 | Denso Corp | 半導体装置およびその製造方法 |
| US8587134B2 (en) | 2011-11-25 | 2013-11-19 | Samsung Electronics Co., Ltd. | Semiconductor packages |
| US9613888B2 (en) | 2013-04-02 | 2017-04-04 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265775B1 (en) | Flip chip technique for chip assembly | |
| US8278147B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3383398B2 (ja) | 半導体パッケージ | |
| US6303998B1 (en) | Semiconductor device having a chip mounted on a rectangular substrate | |
| US20030141582A1 (en) | Stack type flip-chip package | |
| JP2000031345A (ja) | 半導体装置 | |
| JPH10270477A (ja) | 半導体パッケージ製造方法 | |
| JP2009016714A (ja) | 半導体装置のアンダーフィルの充填方法 | |
| JP2002261232A (ja) | 半導体装置 | |
| KR100823699B1 (ko) | 플립칩 어셈블리 및 그 제조 방법 | |
| KR100601762B1 (ko) | 비전도성 접착제를 사용하는 플립 칩 본딩 제조 방법 | |
| JP2005085931A (ja) | 半導体チップ及びその実装回路基板 | |
| JP2000332042A (ja) | 半導体装置、半導体素子の実装構造、及び半導体装置の実装構造 | |
| JP3650748B2 (ja) | 半導体パッケージおよびその製造方法 | |
| JP2000124262A (ja) | 半導体装置 | |
| JP2000228424A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2000068271A (ja) | ウエハ装置およびチップ装置並びにチップ装置の製造方法 | |
| JPH10335386A (ja) | 半導体実装方法 | |
| JPH09223720A (ja) | 半導体パッケージ装置およびその製造方法 | |
| KR20030047085A (ko) | 니켈 금속을 연결수단으로 이용한 전자부품 및 접속방법 | |
| JP2005217295A (ja) | 半導体装置の製造方法 | |
| CN111554628A (zh) | 一种芯片封装方法 | |
| JPH03273673A (ja) | 半導体装置 | |
| KR100818095B1 (ko) | 플립 칩 패키지 및 그의 형성방법 | |
| JP2010232671A (ja) | 半導体装置のアンダーフィル充填方法 |