JP2000022078A - 半導体回路 - Google Patents
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- transmission path
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】低しきい値電圧による速度改善効果を最大に引
き出しながらリーク電流を最小に抑えることができる半
導体回路を提供する。 【解決手段】低しきい値電圧化したゲート素子を適用す
る遅延パス領域を、低しきい値電圧化される前の最大遅
延値２３から（これより高速で）これに低しきい値電圧
化したゲート素子を適用した場合の新たな最大遅延値２
４までの（これより遅い）範囲にある遅延パスに限定す
る。これにより、低しきい値電圧化による速度改善効果
を最大限引き出しつつ、低しきい値電圧化トランジスタ
によるリーク電流は最小限に抑えることができ、従来の
ようにチップに広範囲に適用されたような不要なリーク
電流の問題を解決することができる。
き出しながらリーク電流を最小に抑えることができる半
導体回路を提供する。 【解決手段】低しきい値電圧化したゲート素子を適用す
る遅延パス領域を、低しきい値電圧化される前の最大遅
延値２３から（これより高速で）これに低しきい値電圧
化したゲート素子を適用した場合の新たな最大遅延値２
４までの（これより遅い）範囲にある遅延パスに限定す
る。これにより、低しきい値電圧化による速度改善効果
を最大限引き出しつつ、低しきい値電圧化トランジスタ
によるリーク電流は最小限に抑えることができ、従来の
ようにチップに広範囲に適用されたような不要なリーク
電流の問題を解決することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の伝送経路を
有し、各伝送経路には設定されるしきい値電圧の絶対値
が小さい程、遅延量が小さい伝送素子が配置された半導
体回路に関するものである。
有し、各伝送経路には設定されるしきい値電圧の絶対値
が小さい程、遅延量が小さい伝送素子が配置された半導
体回路に関するものである。
【０００２】
【従来の技術】近年、半導体回路では、低電力化のため
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。そして、電圧が下がったことによる伝送速度の劣化
を補うために、各伝送配線経路に配置される伝送素子と
しての転送ゲートやロジック回路を構成するトランジス
タとして、しきい値電圧Ｖｔｈが通常のトランジスタよ
り低い低しきい値電圧トランジスタが使われている。
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。そして、電圧が下がったことによる伝送速度の劣化
を補うために、各伝送配線経路に配置される伝送素子と
しての転送ゲートやロジック回路を構成するトランジス
タとして、しきい値電圧Ｖｔｈが通常のトランジスタよ
り低い低しきい値電圧トランジスタが使われている。
【０００３】一般に、速度ｖと電源電圧ＶDDとは次の関
係を満足する。
係を満足する。
【０００４】
【数１】 ｖ∝ＶDD／（ＶDD−Ｖｔｈ）A …（１）
【０００５】ここで、Ａは速度飽和の影響を受ける係数
で１〜２である。この（１）式からわかるように、しき
い値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下
がっても速度低下を改善できる。
で１〜２である。この（１）式からわかるように、しき
い値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下
がっても速度低下を改善できる。
【０００６】
【発明が解決しようとする課題】しかしながら、トラン
ジスタのサブスレッショルドリーク電流ＩL は、下記
（２）式で表されるように、トランジスタのしきい値電
圧Ｖｔｈが下がることで、急増する。
ジスタのサブスレッショルドリーク電流ＩL は、下記
（２）式で表されるように、トランジスタのしきい値電
圧Ｖｔｈが下がることで、急増する。
【０００７】
【数２】 ＩL ∝ｅｘｐ（−Ｖｔｈ／Ｓ） …（２）
【０００８】ここで、Ｓはサブスレッショルドスウィン
グで、一般に８０ｍＶ／ｄｅｃ程度である。
グで、一般に８０ｍＶ／ｄｅｃ程度である。
【０００９】従来、この低しきい値電圧トランジスタは
半導体チップに対して全体的、またはかなり広範囲に適
用されており、チップの規模が大きくなるとリークを発
生する低しきい値電圧トランジスタの数も増大し、その
リーク電流が電力の観点で問題となっている。
半導体チップに対して全体的、またはかなり広範囲に適
用されており、チップの規模が大きくなるとリークを発
生する低しきい値電圧トランジスタの数も増大し、その
リーク電流が電力の観点で問題となっている。
【００１０】たとえば、「ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．Ｖ
ＯＬ．３１，ＮＯ．１１．ＮＯＶＥＭＢＥＲ １９９
６」や「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．３２，Ｎ
Ｏ．１１．ＮＯＶＥＭＢＥＲ １９９７」に、最大４５
０ｍＷの電力中リーク電力が２０ｍＷやアクティブ１７
ｍＷ中リーク電力が４ｍＷというようにに動作時におい
てもリーク電流は無視できなくなってきていることが報
告されている。
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．Ｖ
ＯＬ．３１，ＮＯ．１１．ＮＯＶＥＭＢＥＲ １９９
６」や「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ
−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．３２，Ｎ
Ｏ．１１．ＮＯＶＥＭＢＥＲ １９９７」に、最大４５
０ｍＷの電力中リーク電力が２０ｍＷやアクティブ１７
ｍＷ中リーク電力が４ｍＷというようにに動作時におい
てもリーク電流は無視できなくなってきていることが報
告されている。
【００１１】そのため、たとえば「ＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ．ＶＯＬ．３０，ＮＯ．８．ＡＵＧＵＳＴ １９９
５」に報告されているように、スタンバイ時のリーク電
流を抑えるために、高しきい値電圧トランジスタのスイ
ッチを低しきい値電圧トランジスタ回路と直列に挿入し
スタンバイ時に切り離すことでリーク電流を削減した
り、「ＩＳＳＣＣ９５／ＳＥＳＳＩＯＮ １９／ＴＥＣ
ＨＮＯＬＯＧＹ ＧＩＲＥＣＴＩＯＮＳ：Ｑｕａｎｔｕ
ｍ Ｃｏｍｐｕｔｉｎｇ ＆ Ｌｏｗ−Ｐｏｗｅｒ Ｄ
ｉｇｉｔａｌ」に報告されているように、基板バイアス
を制御することでスタンバイ時にしきい値電圧を大きく
してリーク電流を抑えるといった対策が必要になってし
まう場合も考えられる。
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ．ＶＯＬ．３０，ＮＯ．８．ＡＵＧＵＳＴ １９９
５」に報告されているように、スタンバイ時のリーク電
流を抑えるために、高しきい値電圧トランジスタのスイ
ッチを低しきい値電圧トランジスタ回路と直列に挿入し
スタンバイ時に切り離すことでリーク電流を削減した
り、「ＩＳＳＣＣ９５／ＳＥＳＳＩＯＮ １９／ＴＥＣ
ＨＮＯＬＯＧＹ ＧＩＲＥＣＴＩＯＮＳ：Ｑｕａｎｔｕ
ｍ Ｃｏｍｐｕｔｉｎｇ ＆ Ｌｏｗ−Ｐｏｗｅｒ Ｄ
ｉｇｉｔａｌ」に報告されているように、基板バイアス
を制御することでスタンバイ時にしきい値電圧を大きく
してリーク電流を抑えるといった対策が必要になってし
まう場合も考えられる。
【００１２】さらに、従来必要以上に広範囲に低しきい
値電圧トランジスタを適用しているため、速度改善の必
要のないクリティカルパスからはずれた速度の速い遅延
の小さいパス群まで低しきい値電圧トランジスタが使わ
れることにより、不必要に多くのリーク電流が発生して
いるという根本的問題があった。この問題について、図
面に関連付けてさらに説明する。
値電圧トランジスタを適用しているため、速度改善の必
要のないクリティカルパスからはずれた速度の速い遅延
の小さいパス群まで低しきい値電圧トランジスタが使わ
れることにより、不必要に多くのリーク電流が発生して
いるという根本的問題があった。この問題について、図
面に関連付けてさらに説明する。
【００１３】図１１および図１２は全面的に低しきい値
電圧のトランジスタからなる伝送素子を適用した場合の
遅延伝送経路（遅延パス）の遅延分布を概念的に示す図
である。図において、横軸が遅延値を表し、縦軸が遅延
分布を表している。そして、図中、１が低しきい値電圧
化前の遅延分布、２が低しきい値電圧化後の遅延分布、
３が低しきい値電圧化前の最大遅延値、４が低しきい値
電圧化後の最大遅延値（最大遅延値の改善値）をそれぞ
れ示している。
電圧のトランジスタからなる伝送素子を適用した場合の
遅延伝送経路（遅延パス）の遅延分布を概念的に示す図
である。図において、横軸が遅延値を表し、縦軸が遅延
分布を表している。そして、図中、１が低しきい値電圧
化前の遅延分布、２が低しきい値電圧化後の遅延分布、
３が低しきい値電圧化前の最大遅延値、４が低しきい値
電圧化後の最大遅延値（最大遅延値の改善値）をそれぞ
れ示している。
【００１４】図１１に示すように、低しきい値電圧化を
適用した場合には、遅延パス全体で高速化されることに
なる。しかし、最大遅延値の改善値４より速い領域は低
Ｖｔｈを適用して高速化しても速度的に意味のない部分
になる。すなわち、図１２のハッチングを施した部分
は、不要に高速化され、つまり不必要にリークを発生し
ている領域となる。このように、電力、電圧を下げるた
め低しきい値電圧化した伝送素子を遅延パスに適用した
場合のリーク電流の増大を効率よく抑える解決策が求め
られていた。
適用した場合には、遅延パス全体で高速化されることに
なる。しかし、最大遅延値の改善値４より速い領域は低
Ｖｔｈを適用して高速化しても速度的に意味のない部分
になる。すなわち、図１２のハッチングを施した部分
は、不要に高速化され、つまり不必要にリークを発生し
ている領域となる。このように、電力、電圧を下げるた
め低しきい値電圧化した伝送素子を遅延パスに適用した
場合のリーク電流の増大を効率よく抑える解決策が求め
られていた。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低しきい値電圧による速度改善
効果を最大に引き出しながらリーク電流を最小に抑える
ことができる半導体回路を提供することにある。
のであり、その目的は、低しきい値電圧による速度改善
効果を最大に引き出しながらリーク電流を最小に抑える
ことができる半導体回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の伝送経路を有し、各伝送経路には
設定されるしきい値電圧の絶対値が小さい程、遅延量が
小さい伝送素子が少なくとも一つ配置されている半導体
回路であって、上記複数の伝送経路のうちの少なくとも
一つの伝送経路の少なくとも一部には、しきい値電圧の
絶対値が、他の伝送素子より小さい低しきい値電圧の伝
送素子が配置されている。
め、本発明は、複数の伝送経路を有し、各伝送経路には
設定されるしきい値電圧の絶対値が小さい程、遅延量が
小さい伝送素子が少なくとも一つ配置されている半導体
回路であって、上記複数の伝送経路のうちの少なくとも
一つの伝送経路の少なくとも一部には、しきい値電圧の
絶対値が、他の伝送素子より小さい低しきい値電圧の伝
送素子が配置されている。
【００１７】また、本発明では、上記低しきい値電圧の
伝送素子は、少なくとも遅延値が最も大きい伝送経路に
配置されている。
伝送素子は、少なくとも遅延値が最も大きい伝送経路に
配置されている。
【００１８】また、本発明では、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその伝送経路に低しきい値
電圧の伝送素子が配置されて速度改善された遅延値まで
の遅延範囲にある遅延伝送経路とした。
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその伝送経路に低しきい値
電圧の伝送素子が配置されて速度改善された遅延値まで
の遅延範囲にある遅延伝送経路とした。
【００１９】また、本発明では、低しきい値電圧の伝送
素子を配置する前の最大遅延伝送経路の、低しきい値電
圧の伝送素子を配置して改善される遅延値よりも、低し
きい値電圧の伝送素子を配置したにもかかわらず、遅延
値の大きい遅延伝送経路が存在し、当該遅延伝送経路が
新たな最大遅延となる場合には、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその新たな最大遅延値まで
の範囲にある遅延伝送経路とした。
素子を配置する前の最大遅延伝送経路の、低しきい値電
圧の伝送素子を配置して改善される遅延値よりも、低し
きい値電圧の伝送素子を配置したにもかかわらず、遅延
値の大きい遅延伝送経路が存在し、当該遅延伝送経路が
新たな最大遅延となる場合には、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその新たな最大遅延値まで
の範囲にある遅延伝送経路とした。
【００２０】また、本発明では、低しきい値電圧の伝送
素子を配置したことによる速度改善が、配線抵抗と配線
容量の基づく遅延のために低しきい値電圧の伝送素子を
配置する前の最大遅延伝送経路の改善より小さく、それ
が新たな最大遅延となる遅延伝送経路の当該遅延部にリ
ピーターバッファが挿入されている。
素子を配置したことによる速度改善が、配線抵抗と配線
容量の基づく遅延のために低しきい値電圧の伝送素子を
配置する前の最大遅延伝送経路の改善より小さく、それ
が新たな最大遅延となる遅延伝送経路の当該遅延部にリ
ピーターバッファが挿入されている。
【００２１】また、本発明では、低しきい値電圧化は、
新たな目標最大遅延値より遅くならない範囲で低しきい
値電圧化されない伝送素子が残るように、対象の遅延伝
送経路中の一部の伝送素子に対して行われている。
新たな目標最大遅延値より遅くならない範囲で低しきい
値電圧化されない伝送素子が残るように、対象の遅延伝
送経路中の一部の伝送素子に対して行われている。
【００２２】また、本発明では、設定されるしきい値電
圧の絶対値が小さい程、遅延量が小さい伝送素子が少な
くとも一つ配置されている機能ユニットが複数集積化さ
れている半導体回路であって、しきい値電圧の絶対値
を、他の伝送素子より小さい低しきい値電圧に設定すべ
き伝送素子があらかじめ決められた基準より多く含まれ
る機能ユニット単位で、伝送素子のしきい値電圧が他の
機能ユニットの伝送素子より低く設定されている。
圧の絶対値が小さい程、遅延量が小さい伝送素子が少な
くとも一つ配置されている機能ユニットが複数集積化さ
れている半導体回路であって、しきい値電圧の絶対値
を、他の伝送素子より小さい低しきい値電圧に設定すべ
き伝送素子があらかじめ決められた基準より多く含まれ
る機能ユニット単位で、伝送素子のしきい値電圧が他の
機能ユニットの伝送素子より低く設定されている。
【００２３】また、本発明では、少なくとも上記低しき
い値電圧化すべき機能ユニットの基板が他の機能ユニッ
トの基板と分離され、かつ、上記低しきい値電圧化すべ
き機能ユニットの基板電位を、通常のしきい値電圧より
低くなるように調整する基板電位調整回路を有する。
い値電圧化すべき機能ユニットの基板が他の機能ユニッ
トの基板と分離され、かつ、上記低しきい値電圧化すべ
き機能ユニットの基板電位を、通常のしきい値電圧より
低くなるように調整する基板電位調整回路を有する。
【００２４】また、本発明では、少なくとも上記低しき
い値電圧化すべき機能ユニットは、複数の伝送経路を有
し、各伝送経路には設定されるしきい値電圧の絶対値が
小さい程、遅延量が小さい伝送素子が少なくとも一つ配
置されており、上記複数の伝送経路のうちの少なくとも
一つの伝送経路の少なくとも一部に、しきい値電圧の絶
対値が、他の伝送素子より小さい低しきい値電圧の伝送
素子が配置されている。
い値電圧化すべき機能ユニットは、複数の伝送経路を有
し、各伝送経路には設定されるしきい値電圧の絶対値が
小さい程、遅延量が小さい伝送素子が少なくとも一つ配
置されており、上記複数の伝送経路のうちの少なくとも
一つの伝送経路の少なくとも一部に、しきい値電圧の絶
対値が、他の伝送素子より小さい低しきい値電圧の伝送
素子が配置されている。
【００２５】また、本発明では、上記低しきい値電圧の
伝送素子は、少なくとも遅延値が最も大きい伝送経路に
配置されている。
伝送素子は、少なくとも遅延値が最も大きい伝送経路に
配置されている。
【００２６】また、本発明では、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその伝送経路に低しきい値
電圧の伝送素子が配置されて速度改善された遅延値まで
の遅延範囲にある遅延伝送経路とした。
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその伝送経路に低しきい値
電圧の伝送素子が配置されて速度改善された遅延値まで
の遅延範囲にある遅延伝送経路とした。
【００２７】また、本発明では、低しきい値電圧の伝送
素子を配置する前の最大遅延伝送経路の、低しきい値電
圧の伝送素子を配置して改善される遅延値よりも、低し
きい値電圧の伝送素子を配置したにもかかわらず、遅延
値の大きい遅延伝送経路が存在し、当該遅延伝送経路が
新たな最大遅延となる場合には、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその新たな最大遅延値まで
の範囲にある遅延伝送経路とした。
素子を配置する前の最大遅延伝送経路の、低しきい値電
圧の伝送素子を配置して改善される遅延値よりも、低し
きい値電圧の伝送素子を配置したにもかかわらず、遅延
値の大きい遅延伝送経路が存在し、当該遅延伝送経路が
新たな最大遅延となる場合には、上記低しきい値電圧の
適用限定範囲を、低しきい値電圧の伝送素子を配置する
前の最大遅延値から、およそその新たな最大遅延値まで
の範囲にある遅延伝送経路とした。
【００２８】また、本発明では、低しきい値電圧の伝送
素子を配置したことによる速度改善が、配線抵抗と配線
容量の基づく遅延のために低しきい値電圧の伝送素子を
配置する前の最大遅延伝送経路の改善より小さく、それ
が新たな最大遅延となる遅延伝送経路の当該遅延部にリ
ピーターバッファが挿入されている。
素子を配置したことによる速度改善が、配線抵抗と配線
容量の基づく遅延のために低しきい値電圧の伝送素子を
配置する前の最大遅延伝送経路の改善より小さく、それ
が新たな最大遅延となる遅延伝送経路の当該遅延部にリ
ピーターバッファが挿入されている。
【００２９】また、本発明では、低しきい値電圧化は、
新たな目標最大遅延値より遅くならない範囲で低しきい
値電圧化されない伝送素子が残るように、対象の遅延伝
送経路中の一部の伝送素子に対して行われている。
新たな目標最大遅延値より遅くならない範囲で低しきい
値電圧化されない伝送素子が残るように、対象の遅延伝
送経路中の一部の伝送素子に対して行われている。
【００３０】本発明によれば、低しきい値電圧を適用限
定範囲に適用することで、低しきい値電圧による速度改
善効果を最大に引き出しながらリーク電流が最小に抑え
られる。その適用範囲とは、低しきい値電圧化の適用前
の最大遅延値から、その遅延伝送経路が低しきい値電圧
化で改善された遅延値、またはそれよりも遅い低しきい
値電圧化された時の新たな最大遅延値である。この低し
きい値電圧化は、遅延伝送経路のトランジスタやセルレ
ベルで行われる。その結果、低しきい値電圧化対象を最
適に最小化できる効果がある。
定範囲に適用することで、低しきい値電圧による速度改
善効果を最大に引き出しながらリーク電流が最小に抑え
られる。その適用範囲とは、低しきい値電圧化の適用前
の最大遅延値から、その遅延伝送経路が低しきい値電圧
化で改善された遅延値、またはそれよりも遅い低しきい
値電圧化された時の新たな最大遅延値である。この低し
きい値電圧化は、遅延伝送経路のトランジスタやセルレ
ベルで行われる。その結果、低しきい値電圧化対象を最
適に最小化できる効果がある。
【００３１】逆に、低しきい値電圧化の適用範囲が多く
含まれるユニットレベルで適用すると設計が簡単化す
る。
含まれるユニットレベルで適用すると設計が簡単化す
る。
【００３２】また、配線抵抗Ｒと配線容量Ｃに基づくＲ
Ｃ遅延により低しきい値電圧化によるの高速化効果が薄
れる場合は、ＲＣ遅延部にリピーターバッファを挿入し
て改善される。これにより、効率よく低しきい値電圧化
の適用範囲が広げられる。さらに、低しきい値電圧化の
対象遅延伝送経路内の全ての素子でなく、最大遅延をク
リアーする範囲で選択的に低しきい値電圧化が適用され
る。これにより、効率よく速度改善効果を保ったままリ
ーク電流を抑えることができる。
Ｃ遅延により低しきい値電圧化によるの高速化効果が薄
れる場合は、ＲＣ遅延部にリピーターバッファを挿入し
て改善される。これにより、効率よく低しきい値電圧化
の適用範囲が広げられる。さらに、低しきい値電圧化の
対象遅延伝送経路内の全ての素子でなく、最大遅延をク
リアーする範囲で選択的に低しきい値電圧化が適用され
る。これにより、効率よく速度改善効果を保ったままリ
ーク電流を抑えることができる。
【００３３】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【００３４】本半導体回路１０は、同期系回路であっ
て、信号送信側のフリップフロップ（ＦＦ）１１−１，
１１−２，１１−３、受信側のフリップフロップ１２−
１，１２−２，１２−３、送信側と受信側のフリップフ
ロップを接続する主伝送経路（伝送パス）１３，１４，
１５、分岐パス１３−１、１５−１、高しきい値電圧の
伝送素子としてのゲート素子１６−１，１６−２，１６
−３，１６−４、および低しきい値電圧化された伝送素
子としてのゲート素子１７−１，１７−２，１７−３，
１７−４，１７−５，１７−６，１７−７により構成さ
れている。
て、信号送信側のフリップフロップ（ＦＦ）１１−１，
１１−２，１１−３、受信側のフリップフロップ１２−
１，１２−２，１２−３、送信側と受信側のフリップフ
ロップを接続する主伝送経路（伝送パス）１３，１４，
１５、分岐パス１３−１、１５−１、高しきい値電圧の
伝送素子としてのゲート素子１６−１，１６−２，１６
−３，１６−４、および低しきい値電圧化された伝送素
子としてのゲート素子１７−１，１７−２，１７−３，
１７−４，１７−５，１７−６，１７−７により構成さ
れている。
【００３５】主伝送パス１３は、信号送信側フリップフ
ロップ１１−１の出力と受信側フリップフロップ１２−
１の入力との間に接続されている。そして、主伝送パス
１３の分岐点１３ａから分岐パス１３−１が分岐され、
この分岐パス１３−１がゲート素子１７−２の一方の入
力端子に接続されている。そして、フリップフロップ１
１−１の出力と分岐点１３ａとの間の主伝送パス１３に
ゲート素子１６−１，１６−２が配置され、分岐点１３
ａと受信側フリップフロップ１２−２の入力との間の主
伝送パス１３にゲート素子１６−３が配置されている。
ロップ１１−１の出力と受信側フリップフロップ１２−
１の入力との間に接続されている。そして、主伝送パス
１３の分岐点１３ａから分岐パス１３−１が分岐され、
この分岐パス１３−１がゲート素子１７−２の一方の入
力端子に接続されている。そして、フリップフロップ１
１−１の出力と分岐点１３ａとの間の主伝送パス１３に
ゲート素子１６−１，１６−２が配置され、分岐点１３
ａと受信側フリップフロップ１２−２の入力との間の主
伝送パス１３にゲート素子１６−３が配置されている。
【００３６】主伝送パス１４は、信号送信側フリップフ
ロップ１１−２の出力と受信側フリップフロップ１２−
２の入力との間に接続されている。そして、フリップフ
ロップ１１−２の出力と受信側フリップフロップ１２−
２の入力との間の主伝送パス１４にゲート素子１６−
４、１７−１〜１７−５が配置されている。具体的に
は、ゲート素子１７−１の一方の入力がゲート素子１６
−４の出力に接続され、ゲート素子１７−１の出力がゲ
ート素子１７−２の他方の入力に接続され、ゲート素子
１７−２の出力側にゲート素子１７−３〜１７−５が接
続されている。
ロップ１１−２の出力と受信側フリップフロップ１２−
２の入力との間に接続されている。そして、フリップフ
ロップ１１−２の出力と受信側フリップフロップ１２−
２の入力との間の主伝送パス１４にゲート素子１６−
４、１７−１〜１７−５が配置されている。具体的に
は、ゲート素子１７−１の一方の入力がゲート素子１６
−４の出力に接続され、ゲート素子１７−１の出力がゲ
ート素子１７−２の他方の入力に接続され、ゲート素子
１７−２の出力側にゲート素子１７−３〜１７−５が接
続されている。
【００３７】主伝送パス１５は、信号送信側フリップフ
ロップ１１−３の出力と受信側フリップフロップ１２−
３の入力との間に接続されている。そして、主伝送パス
１５の分岐点１５ａから分岐パス１５−１が分岐され、
この分岐パス１５−１がゲート素子１７−１の一方の入
力端子に接続されている。そして、フリップフロップ１
１−３の出力と分岐点１５ａとの間の主伝送パス１５に
ゲート素子１７−６，１７−７が配置されている。
ロップ１１−３の出力と受信側フリップフロップ１２−
３の入力との間に接続されている。そして、主伝送パス
１５の分岐点１５ａから分岐パス１５−１が分岐され、
この分岐パス１５−１がゲート素子１７−１の一方の入
力端子に接続されている。そして、フリップフロップ１
１−３の出力と分岐点１５ａとの間の主伝送パス１５に
ゲート素子１７−６，１７−７が配置されている。
【００３８】ゲート素子１６−１，１６−２，１６−
３，１６−４は、たとえば絶縁ゲート型電界効果トラン
ジスタ、すなわちＭＩＳ系回路を用いて構成され、その
しきい値電圧Ｖｔｈはゲート素子１７−１〜１７−７よ
り高い値、たとえばＮＭＯＳトランジスタの場合には、
通常のトランジスタと同様の０．８Ｖ程度に設定されて
いる。
３，１６−４は、たとえば絶縁ゲート型電界効果トラン
ジスタ、すなわちＭＩＳ系回路を用いて構成され、その
しきい値電圧Ｖｔｈはゲート素子１７−１〜１７−７よ
り高い値、たとえばＮＭＯＳトランジスタの場合には、
通常のトランジスタと同様の０．８Ｖ程度に設定されて
いる。
【００３９】ゲート素子は１７−１〜１７−７は、たと
えば絶縁ゲート型電界効果トランジスタ、すなわちＭＩ
Ｓ系回路を用いて構成され、そのしきい値電圧Ｖｔｈは
ゲート素子１６−１〜１６−７４り低い値、たとえばＮ
ＭＯＳ系のエンハンスメント型トランジスタの場合に
は、通常のトランジスタの０．８Ｖ程度より低いしきい
値電圧、たとえば０．３Ｖ〜０．６Ｖ度に設定される。
また、低しきい値電圧トランジスタとしては、遅延パス
の遅延値によっては、デプレッション型トランジスタに
より構成される。
えば絶縁ゲート型電界効果トランジスタ、すなわちＭＩ
Ｓ系回路を用いて構成され、そのしきい値電圧Ｖｔｈは
ゲート素子１６−１〜１６−７４り低い値、たとえばＮ
ＭＯＳ系のエンハンスメント型トランジスタの場合に
は、通常のトランジスタの０．８Ｖ程度より低いしきい
値電圧、たとえば０．３Ｖ〜０．６Ｖ度に設定される。
また、低しきい値電圧トランジスタとしては、遅延パス
の遅延値によっては、デプレッション型トランジスタに
より構成される。
【００４０】なお、ＭＯＳトランジスタのしきい値電圧
の設定は、たとえば製造工程において不純物の添加濃度
の調整により行われる。また、通常のしきい値電圧を有
するＭＯＳトランジスタの基板電圧を、少なくとも信号
伝送時に、たとえばある負電位からより高い電圧に切り
換えることにより低しきい値電圧化を図るように構成す
ることも可能である。また、低しきい値電圧化は、トラ
ンジスタ単位あるいはセル単位で適用される。
の設定は、たとえば製造工程において不純物の添加濃度
の調整により行われる。また、通常のしきい値電圧を有
するＭＯＳトランジスタの基板電圧を、少なくとも信号
伝送時に、たとえばある負電位からより高い電圧に切り
換えることにより低しきい値電圧化を図るように構成す
ることも可能である。また、低しきい値電圧化は、トラ
ンジスタ単位あるいはセル単位で適用される。
【００４１】図２は、ゲート素子１７−１（または１７
−２）の構成例を示す回路図である。図２はゲート素子
をＮＡＮＤ回路として構成した場合の一例である。
−２）の構成例を示す回路図である。図２はゲート素子
をＮＡＮＤ回路として構成した場合の一例である。
【００４２】図２に示すＮＡＮＤ回路は、低しきい値電
圧化されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
ＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳ
トランジスタＮＴ171 ，ＮＴ172 により構成されてい
る。電源電圧ＶDDの供給ラインと出力ノードＮＤ171 と
の間にＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 が並列
に接続され、出力ノードＮＤ171 と接地ラインとの間に
ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 が直列に接続
されている。入力端子Ｔ171 がＰＭＯＳトランジスタＰ
Ｔ171 およびＮＭＯＳトランジスタＮＴ171 のゲートに
接続され、入力端子Ｔ172 がＰＭＯＳトランジスタＰＴ
172およびＮＭＯＳトランジスタＮＴ172 のゲートに接
続されている。そして、入力端子Ｔ171 が主伝送パス１
５（ゲート素子１６−４の出力）に接続され、入力端子
Ｔ182 が分岐パス１５−１に接続され、出力端子ＴOUT
がゲート素子１７−２の他方の入力端子に接続されてい
る。
圧化されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
ＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳ
トランジスタＮＴ171 ，ＮＴ172 により構成されてい
る。電源電圧ＶDDの供給ラインと出力ノードＮＤ171 と
の間にＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 が並列
に接続され、出力ノードＮＤ171 と接地ラインとの間に
ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 が直列に接続
されている。入力端子Ｔ171 がＰＭＯＳトランジスタＰ
Ｔ171 およびＮＭＯＳトランジスタＮＴ171 のゲートに
接続され、入力端子Ｔ172 がＰＭＯＳトランジスタＰＴ
172およびＮＭＯＳトランジスタＮＴ172 のゲートに接
続されている。そして、入力端子Ｔ171 が主伝送パス１
５（ゲート素子１６−４の出力）に接続され、入力端子
Ｔ182 が分岐パス１５−１に接続され、出力端子ＴOUT
がゲート素子１７−２の他方の入力端子に接続されてい
る。
【００４３】このＮＡＮＤ回路では、主伝送パス１５お
よび分岐パス１５−１の信号レベルがハイレベルの場合
のみ、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 の両方
が導通状態となり、出力レベルがローレベルとなる。
よび分岐パス１５−１の信号レベルがハイレベルの場合
のみ、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 の両方
が導通状態となり、出力レベルがローレベルとなる。
【００４４】上記したエンハンスメント型トランジスタ
の低しきい値電圧をいずれの値に設定するか、あるいは
デプレッション型トランジスタを用いるかは、低Ｖしき
い値電圧化した伝送素子としてのゲート素子の適用によ
り、その遅延パスの不要な高速化やそれに伴う不要なリ
ーク発生、スタンバイ時対応の必要性といった問題を解
決し、低しきい値電圧化したゲート素子を適用したこと
による速度改善効果を最大限に発揮しつつリーク電流を
最小化できる、最適な範囲に限定できるか否かを考慮し
て決められる。
の低しきい値電圧をいずれの値に設定するか、あるいは
デプレッション型トランジスタを用いるかは、低Ｖしき
い値電圧化した伝送素子としてのゲート素子の適用によ
り、その遅延パスの不要な高速化やそれに伴う不要なリ
ーク発生、スタンバイ時対応の必要性といった問題を解
決し、低しきい値電圧化したゲート素子を適用したこと
による速度改善効果を最大限に発揮しつつリーク電流を
最小化できる、最適な範囲に限定できるか否かを考慮し
て決められる。
【００４５】以下に、本第１の実施形態に係る低しきい
値電圧化の最適な適用範囲について、図３に関連付けて
説明する。図３は、本発明に係る低しきい値電圧化トラ
ンジスタの限定適用範囲を説明するために、遅延伝送経
路（遅延パス）の遅延分布を概念的に示す図である。図
において、横軸が遅延値を表し、縦軸が遅延分布を表し
ている。そして、図中、２１が低しきい値電圧化前の遅
延パスの分布状態（その遅延でどれだけの遅延パスが存
在するか）、２２が低しきい値電圧化後の遅延分布状
態、２３が低しきい値電圧化前の最大遅延値、２４が低
しきい値電圧化後の最大遅延値（最大遅延値の改善
値）、２５が低しきい値電圧化適用領域をそれぞれ示し
ている。
値電圧化の最適な適用範囲について、図３に関連付けて
説明する。図３は、本発明に係る低しきい値電圧化トラ
ンジスタの限定適用範囲を説明するために、遅延伝送経
路（遅延パス）の遅延分布を概念的に示す図である。図
において、横軸が遅延値を表し、縦軸が遅延分布を表し
ている。そして、図中、２１が低しきい値電圧化前の遅
延パスの分布状態（その遅延でどれだけの遅延パスが存
在するか）、２２が低しきい値電圧化後の遅延分布状
態、２３が低しきい値電圧化前の最大遅延値、２４が低
しきい値電圧化後の最大遅延値（最大遅延値の改善
値）、２５が低しきい値電圧化適用領域をそれぞれ示し
ている。
【００４６】図１の同期系半導体回路１０では、元々の
遅延値が最大の遅延パスは、フリップフロップ１１−３
→主伝送パス１５→ゲート素子１７−６，１７−７→分
岐パス１５−１→ゲート素子１７−１→主伝送パス１４
→ゲート素子１７−２〜１７−５→フリップフロップ１
２−２の伝送経路である。そして、低しきい値電圧化さ
れたゲート素子ゲート素子１７−１〜１７−７の適用
で、その最大遅延値が２４の位置になっている。この遅
延値２４が、チップ全体に低しきい値電圧化したゲート
素子を適用し改善された最大遅延でもあり、他の全ての
低しきい値電圧化したゲート素子を適用した遅延パスは
この最大値２４の位置より高速なパスとなり、無用なリ
ーク等の要因となる。そこで、本第１の実施形態では、
低しきい値電圧化したゲート素子を適用する遅延パス領
域を、低しきい値電圧化される前の最大遅延値２３から
（これより高速で）これに低しきい値電圧化したゲート
素子を適用した場合の新たな最大遅延値２４までの（こ
れより遅い）範囲にある遅延パスに限定している。図３
において、ハッチングを施した部分がその適用範囲であ
る。
遅延値が最大の遅延パスは、フリップフロップ１１−３
→主伝送パス１５→ゲート素子１７−６，１７−７→分
岐パス１５−１→ゲート素子１７−１→主伝送パス１４
→ゲート素子１７−２〜１７−５→フリップフロップ１
２−２の伝送経路である。そして、低しきい値電圧化さ
れたゲート素子ゲート素子１７−１〜１７−７の適用
で、その最大遅延値が２４の位置になっている。この遅
延値２４が、チップ全体に低しきい値電圧化したゲート
素子を適用し改善された最大遅延でもあり、他の全ての
低しきい値電圧化したゲート素子を適用した遅延パスは
この最大値２４の位置より高速なパスとなり、無用なリ
ーク等の要因となる。そこで、本第１の実施形態では、
低しきい値電圧化したゲート素子を適用する遅延パス領
域を、低しきい値電圧化される前の最大遅延値２３から
（これより高速で）これに低しきい値電圧化したゲート
素子を適用した場合の新たな最大遅延値２４までの（こ
れより遅い）範囲にある遅延パスに限定している。図３
において、ハッチングを施した部分がその適用範囲であ
る。
【００４７】すなわち、低しきい値電圧化したゲート素
子をこの領域に適用して２４で示す遅延値以下に高速化
してシフトさせる、すなわち、新最大遅延値２４以下に
隠蔽させる。この領域にある遅延パスにのみ低しきい値
電圧化したゲート素子を限定して適用することで低しき
い値電圧化による速度改善効果を最大限引き出し、つま
りチップ全体に低しきい値電圧化したゲート素子を適用
したのと同様の遅延となる。そして、この最小限に限ら
れた領域の遅延パスにのみ低しきい値電圧化したゲート
素子が適用されているので、低しきい値電圧化トランジ
スタによるリーク電流は最小限に抑えられ、不要なリー
ク電流の発生が防止される。さらに、スタンバイ時のリ
ーク電流も許容範囲に収まる可能性が高くなる。
子をこの領域に適用して２４で示す遅延値以下に高速化
してシフトさせる、すなわち、新最大遅延値２４以下に
隠蔽させる。この領域にある遅延パスにのみ低しきい値
電圧化したゲート素子を限定して適用することで低しき
い値電圧化による速度改善効果を最大限引き出し、つま
りチップ全体に低しきい値電圧化したゲート素子を適用
したのと同様の遅延となる。そして、この最小限に限ら
れた領域の遅延パスにのみ低しきい値電圧化したゲート
素子が適用されているので、低しきい値電圧化トランジ
スタによるリーク電流は最小限に抑えられ、不要なリー
ク電流の発生が防止される。さらに、スタンバイ時のリ
ーク電流も許容範囲に収まる可能性が高くなる。
【００４８】図１の半導体回路１０においては、主伝送
パス１３を伝送される信号は、高しきい値電圧のトラン
ジスタを用いて構成された３つのゲート素子１６−１〜
１６−３を通って不要なリークを発生することなく、し
かも大きく遅延することなく受信側フリップフロップ１
２−１に入力される。
パス１３を伝送される信号は、高しきい値電圧のトラン
ジスタを用いて構成された３つのゲート素子１６−１〜
１６−３を通って不要なリークを発生することなく、し
かも大きく遅延することなく受信側フリップフロップ１
２−１に入力される。
【００４９】また、主伝送パス１４を伝送される信号
は、１つの高しきい値電圧のトランジスタを用いて構成
されたゲート素子１６−４、および低しきい値電圧化さ
れた５つのゲート素子１７−１〜１７−５を通って受信
側フリップフロップ１２−２に入力される。この場合、
低しきい値電圧化したゲート素子が限定的に適用されて
いるので、低しきい値電圧化による速度改善効果を最大
限引き出し、低しきい値電圧化トランジスタによるリー
ク電流は最小限に抑えられる。
は、１つの高しきい値電圧のトランジスタを用いて構成
されたゲート素子１６−４、および低しきい値電圧化さ
れた５つのゲート素子１７−１〜１７−５を通って受信
側フリップフロップ１２−２に入力される。この場合、
低しきい値電圧化したゲート素子が限定的に適用されて
いるので、低しきい値電圧化による速度改善効果を最大
限引き出し、低しきい値電圧化トランジスタによるリー
ク電流は最小限に抑えられる。
【００５０】また、主伝送パス１５を伝送される信号
は、２つの低しきい値電圧化されたゲート素子１７−
６，１７−７を通って受信側フリップフロップ１２−３
に入力される。この場合も、低しきい値電圧化したゲー
ト素子が限定的に適用されているので、低しきい値電圧
化による速度改善効果を最大限引き出し、低しきい値電
圧化トランジスタによるリーク電流は最小限に抑えられ
る。
は、２つの低しきい値電圧化されたゲート素子１７−
６，１７−７を通って受信側フリップフロップ１２−３
に入力される。この場合も、低しきい値電圧化したゲー
ト素子が限定的に適用されているので、低しきい値電圧
化による速度改善効果を最大限引き出し、低しきい値電
圧化トランジスタによるリーク電流は最小限に抑えられ
る。
【００５１】また、ゲート素子１７−７から出力された
信号は、分岐パス１５−１に伝搬され、低しきい値電圧
化された５つのゲート素子１７−１〜１７−５を通って
受信側フリップフロップ１２−２に入力される。この場
合も、低しきい値電圧化したゲート素子が限定的に適用
されているので、低しきい値電圧化による速度改善効果
を最大限引き出し、低しきい値電圧化トランジスタによ
るリーク電流は最小限に抑えられる。
信号は、分岐パス１５−１に伝搬され、低しきい値電圧
化された５つのゲート素子１７−１〜１７−５を通って
受信側フリップフロップ１２−２に入力される。この場
合も、低しきい値電圧化したゲート素子が限定的に適用
されているので、低しきい値電圧化による速度改善効果
を最大限引き出し、低しきい値電圧化トランジスタによ
るリーク電流は最小限に抑えられる。
【００５２】以上説明したように、本第１の実施形態に
よれば、低しきい値電圧化したゲート素子を適用する遅
延パス領域を、低しきい値電圧化される前の最大遅延値
２３から（これより高速で）これに低しきい値電圧化し
たゲート素子を適用した場合の新たな最大遅延値２４ま
での（これより遅い）範囲にある遅延パスに限定したの
で、低しきい値電圧化による速度改善効果を最大限引き
出しつつ、低しきい値電圧化トランジスタによるリーク
電流は最小限に抑えることができ、従来のようにチップ
に広範囲に適用されたような不要なリーク電流の問題を
解決することができる。さらに、スタンバイ時のリーク
電流も許容範囲に収まる可能性が高くなる。
よれば、低しきい値電圧化したゲート素子を適用する遅
延パス領域を、低しきい値電圧化される前の最大遅延値
２３から（これより高速で）これに低しきい値電圧化し
たゲート素子を適用した場合の新たな最大遅延値２４ま
での（これより遅い）範囲にある遅延パスに限定したの
で、低しきい値電圧化による速度改善効果を最大限引き
出しつつ、低しきい値電圧化トランジスタによるリーク
電流は最小限に抑えることができ、従来のようにチップ
に広範囲に適用されたような不要なリーク電流の問題を
解決することができる。さらに、スタンバイ時のリーク
電流も許容範囲に収まる可能性が高くなる。
【００５３】また、当然のことながら、低しきい値電圧
化したゲート素子を適用する範囲の境界は元々の最大遅
延の低しきい値電圧化による改善値や、後述する新たな
最大遅延に１００％厳密に一致していなくても本発明の
意図する範囲から大きくはずれるわけではなく本発明は
有効である。
化したゲート素子を適用する範囲の境界は元々の最大遅
延の低しきい値電圧化による改善値や、後述する新たな
最大遅延に１００％厳密に一致していなくても本発明の
意図する範囲から大きくはずれるわけではなく本発明は
有効である。
【００５４】この図では一つの遅延パスにのみ適用して
いるが無論実際は適用領域にある一つ以上の遅延パスに
適用される。また、本第１の実施形態においては、同期
回路で例を示しているが、非同期回路でも本発明が適用
できることは言うまでもない。
いるが無論実際は適用領域にある一つ以上の遅延パスに
適用される。また、本第１の実施形態においては、同期
回路で例を示しているが、非同期回路でも本発明が適用
できることは言うまでもない。
【００５５】第２実施形態 図４は、本発明に係る半導体回路の第２の実施形態を説
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。図において、横軸が遅延値を表し、縦軸が遅延分布
を表している。そして、図中、３１が低しきい値電圧化
前の遅延パスの分布状態（その遅延でどれだけの遅延パ
スが存在するか）を示している。
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。図において、横軸が遅延値を表し、縦軸が遅延分布
を表している。そして、図中、３１が低しきい値電圧化
前の遅延パスの分布状態（その遅延でどれだけの遅延パ
スが存在するか）を示している。
【００５６】本第２の実施形態においては、たとえば遅
延パス３１１は高しきい値電圧では遅延値Ｃで最大遅延
パスとなっていて、低しきい値電圧化した伝送素子の適
用で遅延値Ａになる。遅延パス３１２は、低しきい値電
圧化した伝送素子の適用で遅延値Ｂに改善される。遅延
パス３１３は、低しきい値電圧化すると遅延値Ｄに改善
される。
延パス３１１は高しきい値電圧では遅延値Ｃで最大遅延
パスとなっていて、低しきい値電圧化した伝送素子の適
用で遅延値Ａになる。遅延パス３１２は、低しきい値電
圧化した伝送素子の適用で遅延値Ｂに改善される。遅延
パス３１３は、低しきい値電圧化すると遅延値Ｄに改善
される。
【００５７】通常だと元の最大遅延値Ｃが改善された遅
延値Ａでこれが改善された最大遅延となるが、何らかの
理由で図の遅延パス３１２のように、遅延値Ａより遅い
遅延値Ｂで改善が止まってしまった場合は、遅延パス３
１３は低しきい値電圧化して改善しても最大遅延値の改
善には貢献しない。このような場合には、配線抵抗Ｒお
よび配線容量Ｃによる、いわゆるＲＣ遅延が介在するよ
うな場合にもあり得ることであり、ＲＣ遅延自体は低し
きい値電圧化の効果を受けないからである。そして、こ
の時、低しきい値電圧の適用限定範囲を改善後の最大遅
延値Ｂから元の最大遅延値Ｃまでとすることで遅延改善
に貢献しない不要な低しきい値電圧化によるリーク電流
の増大を防ぐことができる。
延値Ａでこれが改善された最大遅延となるが、何らかの
理由で図の遅延パス３１２のように、遅延値Ａより遅い
遅延値Ｂで改善が止まってしまった場合は、遅延パス３
１３は低しきい値電圧化して改善しても最大遅延値の改
善には貢献しない。このような場合には、配線抵抗Ｒお
よび配線容量Ｃによる、いわゆるＲＣ遅延が介在するよ
うな場合にもあり得ることであり、ＲＣ遅延自体は低し
きい値電圧化の効果を受けないからである。そして、こ
の時、低しきい値電圧の適用限定範囲を改善後の最大遅
延値Ｂから元の最大遅延値Ｃまでとすることで遅延改善
に貢献しない不要な低しきい値電圧化によるリーク電流
の増大を防ぐことができる。
【００５８】このように、本第２の実施形態によれば、
低しきい値電圧の伝送素子を配置する前の最大遅延伝送
パスの、低しきい値電圧の伝送素子を配置して改善され
る遅延値よりも、低しきい値電圧の伝送素子を配置した
にもかかわらず、遅延値の大きい遅延伝送パスが存在
し、当該遅延伝送パスが新たな最大遅延となる場合に
は、低しきい値電圧の適用限定範囲を、低しきい値電圧
の伝送素子を配置する前の最大遅延値Ｃから、およそそ
の新たな最大遅延値Ｂまでの範囲にある遅延伝送パスと
することから、遅延改善に貢献しない不要な低しきい値
電圧化によるリーク電流の増大を防ぐことができる。
低しきい値電圧の伝送素子を配置する前の最大遅延伝送
パスの、低しきい値電圧の伝送素子を配置して改善され
る遅延値よりも、低しきい値電圧の伝送素子を配置した
にもかかわらず、遅延値の大きい遅延伝送パスが存在
し、当該遅延伝送パスが新たな最大遅延となる場合に
は、低しきい値電圧の適用限定範囲を、低しきい値電圧
の伝送素子を配置する前の最大遅延値Ｃから、およそそ
の新たな最大遅延値Ｂまでの範囲にある遅延伝送パスと
することから、遅延改善に貢献しない不要な低しきい値
電圧化によるリーク電流の増大を防ぐことができる。
【００５９】第３実施形態 図５は、本発明に係る半導体回路の第３の実施形態を示
すブロック図である。
すブロック図である。
【００６０】本第３の実施形態では、第１の実施形態を
示す図１の回路において、低しきい値電圧化したゲート
素子１７−１とゲート素子１７−２とを接続する主伝送
パス１４に、いわゆるリピーターバッファ１８を設けて
いる。なお、本第３の実施形態では、リピーターバッフ
ァ１８も低しきい値電圧化されたものを用いた例を示し
ているが、これに限定されるものではない。このリピー
ターバッファ１８は、低しきい値電圧のゲート素子を配
置したことによる速度改善が、配線抵抗Ｒと配線容量Ｃ
の基づくＲＣ遅延のために低しきい値電圧のゲート素子
を配置する前の最大遅延伝送パスの改善より小さく、そ
れが新たな最大遅延となる遅延伝送パスの当該遅延部に
挿入されている。本第３の実施形態では、この遅延部を
ゲート素子１７−１とゲート素子１７−２とを接続する
主伝送パス１４として説明していいるが、この伝送パス
に限定されるものでないことは勿論である。
示す図１の回路において、低しきい値電圧化したゲート
素子１７−１とゲート素子１７−２とを接続する主伝送
パス１４に、いわゆるリピーターバッファ１８を設けて
いる。なお、本第３の実施形態では、リピーターバッフ
ァ１８も低しきい値電圧化されたものを用いた例を示し
ているが、これに限定されるものではない。このリピー
ターバッファ１８は、低しきい値電圧のゲート素子を配
置したことによる速度改善が、配線抵抗Ｒと配線容量Ｃ
の基づくＲＣ遅延のために低しきい値電圧のゲート素子
を配置する前の最大遅延伝送パスの改善より小さく、そ
れが新たな最大遅延となる遅延伝送パスの当該遅延部に
挿入されている。本第３の実施形態では、この遅延部を
ゲート素子１７−１とゲート素子１７−２とを接続する
主伝送パス１４として説明していいるが、この伝送パス
に限定されるものでないことは勿論である。
【００６１】図６は、本発明に係る半導体回路の第３の
実施形態を説明するための図であって、本発明に係る低
しきい値電圧化トランジスタの限定適用範囲を説明する
ために、遅延伝送経路（遅延パス）の遅延分布を概念的
に示す図である。図において、横軸が遅延値を表し、縦
軸が遅延分布を表している。そして、図中、４１が低し
きい値電圧化前の遅延パスの分布状態（その遅延でどれ
だけの遅延パスが存在するか）を示している。
実施形態を説明するための図であって、本発明に係る低
しきい値電圧化トランジスタの限定適用範囲を説明する
ために、遅延伝送経路（遅延パス）の遅延分布を概念的
に示す図である。図において、横軸が遅延値を表し、縦
軸が遅延分布を表している。そして、図中、４１が低し
きい値電圧化前の遅延パスの分布状態（その遅延でどれ
だけの遅延パスが存在するか）を示している。
【００６２】本第３の実施形態においては、上述した第
２の実施形態のように、元の最大遅延でない遅延パスが
新たな最大遅延伝送パスになり、その原因がＲＣ遅延で
あった場合に、そのＲＣ遅延部にリピータバッファ１８
を挿入することで、純粋なＲＣ遅延成分を減らし、低し
きい値電圧化の効果を上げることで、図４の遅延パス３
１２のような改善であったのを、図６の遅延パス４１２
のように遅延を改善して、有効に低しきい値電圧化の適
用限定範囲を遅延値Ａから遅延値Ｃと拡大して速度改善
を図るものである。ここでもしリピータバッファ１８に
よる改善が遅延値Ａに届かずその手前で止まった場合
は、上述した第２の実施形態を示す図４に示すように、
改善後の最大遅延値から遅延値Ｃまでが低しきい値電圧
化の適用範囲となる。
２の実施形態のように、元の最大遅延でない遅延パスが
新たな最大遅延伝送パスになり、その原因がＲＣ遅延で
あった場合に、そのＲＣ遅延部にリピータバッファ１８
を挿入することで、純粋なＲＣ遅延成分を減らし、低し
きい値電圧化の効果を上げることで、図４の遅延パス３
１２のような改善であったのを、図６の遅延パス４１２
のように遅延を改善して、有効に低しきい値電圧化の適
用限定範囲を遅延値Ａから遅延値Ｃと拡大して速度改善
を図るものである。ここでもしリピータバッファ１８に
よる改善が遅延値Ａに届かずその手前で止まった場合
は、上述した第２の実施形態を示す図４に示すように、
改善後の最大遅延値から遅延値Ｃまでが低しきい値電圧
化の適用範囲となる。
【００６３】本第３の実施形態によれば、ＲＣ遅延によ
り低しきい値電圧化の高速化効果が薄れる場合はＲＣ遅
延にリピータバッファを挿入して改善することで、効率
よく低しきい値電圧化の適用範囲を広げられる利点があ
る。
り低しきい値電圧化の高速化効果が薄れる場合はＲＣ遅
延にリピータバッファを挿入して改善することで、効率
よく低しきい値電圧化の適用範囲を広げられる利点があ
る。
【００６４】第４実施形態 図７は、本発明に係る半導体回路の第４の実施形態を示
すブロック図である。
すブロック図である。
【００６５】本第４の実施形態と上述した第１の実施形
態と異なる点は、元々の遅延値が最大の遅延パスであ
る、フリップフロップ１１−３→主伝送パス１５→分岐
パス１５−１→主伝送パス１４→フリップフロップ１２
−２の伝送パスに配置されるゲート素子の全てを低しき
い値電圧化するのではなく、その一部のみのゲート素子
を低しきい値電圧化したことにある。具体的には、図７
において、低しきい値電圧化したゲート素子１７−２の
出力とフリップフロップ１２−２の入力との間に配置さ
れるゲート素子１７−３，１７−４，１７−５の代わり
に、高しきい値電圧のままのトランジスタを用いて構成
したゲート素子１６−５，１６−６，１６−７を配置し
ている。
態と異なる点は、元々の遅延値が最大の遅延パスであ
る、フリップフロップ１１−３→主伝送パス１５→分岐
パス１５−１→主伝送パス１４→フリップフロップ１２
−２の伝送パスに配置されるゲート素子の全てを低しき
い値電圧化するのではなく、その一部のみのゲート素子
を低しきい値電圧化したことにある。具体的には、図７
において、低しきい値電圧化したゲート素子１７−２の
出力とフリップフロップ１２−２の入力との間に配置さ
れるゲート素子１７−３，１７−４，１７−５の代わり
に、高しきい値電圧のままのトランジスタを用いて構成
したゲート素子１６−５，１６−６，１６−７を配置し
ている。
【００６６】図８は、本発明に係る半導体回路の第４の
実施形態を説明するための図であって、本発明に係る低
しきい値電圧化トランジスタの限定適用範囲を説明する
ために、遅延伝送経路（遅延パス）の遅延分布を概念的
に示す図である。図において、横軸が遅延値を表し、縦
軸が遅延分布を表している。そして、図中、５１が低し
きい値電圧化前の遅延パスの分布状態（その遅延でどれ
だけの遅延パスが存在するか）を示している。
実施形態を説明するための図であって、本発明に係る低
しきい値電圧化トランジスタの限定適用範囲を説明する
ために、遅延伝送経路（遅延パス）の遅延分布を概念的
に示す図である。図において、横軸が遅延値を表し、縦
軸が遅延分布を表している。そして、図中、５１が低し
きい値電圧化前の遅延パスの分布状態（その遅延でどれ
だけの遅延パスが存在するか）を示している。
【００６７】本第４の実施形態では、遅延パス５１２，
５１３を遅延最大伝送パスの遅延値Ａより高速な範囲で
低しきい値電圧化するトランジスタやセルを調整する。
これにより、低しきい値電圧化による速度改善効果を十
分発揮した上で、さらに低しきい値電圧化する対象を減
らしリーク電流を抑えることができる。
５１３を遅延最大伝送パスの遅延値Ａより高速な範囲で
低しきい値電圧化するトランジスタやセルを調整する。
これにより、低しきい値電圧化による速度改善効果を十
分発揮した上で、さらに低しきい値電圧化する対象を減
らしリーク電流を抑えることができる。
【００６８】以上のように、本第４の実施形態によれ
ば、低しきい値電圧化する対象遅延パス内の全ての素子
でなく、最大遅延をクリアーする範囲で選択的に低しき
い値電圧化を適用することから、効率よく速度改善効果
を保ったままリーク電流を抑えることができる。
ば、低しきい値電圧化する対象遅延パス内の全ての素子
でなく、最大遅延をクリアーする範囲で選択的に低しき
い値電圧化を適用することから、効率よく速度改善効果
を保ったままリーク電流を抑えることができる。
【００６９】第５実施形態 図９は、本発明に係る半導体回路の第５の実施形態を説
明するためのブロック図である。
明するためのブロック図である。
【００７０】本第５の実施形態では、半導体チップ１０
０内に形成される各機能ユニット１０１〜１０７のう
ち、高しきい値電圧のトランジスタを用いた機能ユニッ
ト１０１〜１０６と低しきい値電圧化した機能ユニット
１０６，１０７とにユニット単位で分割している。すな
わち、本第５の実施形態においては、前述までの第１〜
第４の実施形態の場合に比較して、低しきい値電圧化の
適用範囲があらかじめ決められた基準より多く含まれる
ユニット単位で低しきい値電圧化を適用するものであ
る。
０内に形成される各機能ユニット１０１〜１０７のう
ち、高しきい値電圧のトランジスタを用いた機能ユニッ
ト１０１〜１０６と低しきい値電圧化した機能ユニット
１０６，１０７とにユニット単位で分割している。すな
わち、本第５の実施形態においては、前述までの第１〜
第４の実施形態の場合に比較して、低しきい値電圧化の
適用範囲があらかじめ決められた基準より多く含まれる
ユニット単位で低しきい値電圧化を適用するものであ
る。
【００７１】本第５の実施形態によれば、前述までの第
１〜第４の実施形態の場合に比較してリークを抑える効
果は薄れるものの設計が簡易化できる利点がある。
１〜第４の実施形態の場合に比較してリークを抑える効
果は薄れるものの設計が簡易化できる利点がある。
【００７２】第６実施形態 図１０は、本発明に係る半導体回路の第５の実施形態を
説明するためのユニット図である。
説明するためのユニット図である。
【００７３】本第６の実施形態と前述した第５の実施形
態と異なる点は、半導体チップ１００内に形成される各
機能ユニット１０１〜１０７のうち、高しきい値電圧の
トランジスタを用いた機能ユニット１０１〜１０６と低
しきい値電圧化する機能ユニット１０６，１０７とを基
板で電気的に絶縁し（図中、破線で示している）、この
基板分離された機能ユニット１０６，１０７の基板電位
を、機能ユニットを構成するトランジスタのしきい値電
圧が低くなるように、調整する基板電位調整回路１１０
を設けたことにある。
態と異なる点は、半導体チップ１００内に形成される各
機能ユニット１０１〜１０７のうち、高しきい値電圧の
トランジスタを用いた機能ユニット１０１〜１０６と低
しきい値電圧化する機能ユニット１０６，１０７とを基
板で電気的に絶縁し（図中、破線で示している）、この
基板分離された機能ユニット１０６，１０７の基板電位
を、機能ユニットを構成するトランジスタのしきい値電
圧が低くなるように、調整する基板電位調整回路１１０
を設けたことにある。
【００７４】基板調整回路１１０は、機能ユニット１０
６，１０７を構成するトランジスタが、たとえばＮＭＯ
Ｓトランジスタである場合、基板電位をある負電位から
より高い電圧に調整して低しきい値電圧化を図る。
６，１０７を構成するトランジスタが、たとえばＮＭＯ
Ｓトランジスタである場合、基板電位をある負電位から
より高い電圧に調整して低しきい値電圧化を図る。
【００７５】すなわち、本第５の実施形態においては、
前述までの第１〜第４の実施形態の場合に比較して、低
しきい値電圧化の適用範囲があらかじめ決められた基準
より多く含まれるユニット単位で低しきい値電圧化を適
用するものである。
前述までの第１〜第４の実施形態の場合に比較して、低
しきい値電圧化の適用範囲があらかじめ決められた基準
より多く含まれるユニット単位で低しきい値電圧化を適
用するものである。
【００７６】本第５の実施形態によれば、第４の実施形
態と同様に、前述までの第１〜第４の実施形態の場合に
比較してリークを抑える効果は薄れるものの設計が簡易
化できる利点がある。
態と同様に、前述までの第１〜第４の実施形態の場合に
比較してリークを抑える効果は薄れるものの設計が簡易
化できる利点がある。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
低しきい値電圧化の適用を限定範囲に適用することで、
低しきい値電圧による速度改善効果を最大に引き出しな
がらリーク電流を最小に抑えることができる。また、遅
延パスのトランジスタやセルレベルで低しきい値電圧化
を適用するので、低しきい値電圧化の対象を最適に最小
化できる利点がある。
低しきい値電圧化の適用を限定範囲に適用することで、
低しきい値電圧による速度改善効果を最大に引き出しな
がらリーク電流を最小に抑えることができる。また、遅
延パスのトランジスタやセルレベルで低しきい値電圧化
を適用するので、低しきい値電圧化の対象を最適に最小
化できる利点がある。
【００７８】また、本発明によれば、配線抵抗と配線容
量に基づくＲＣ遅延により低しきい値化による高速化効
果が薄れる場合は、そのＲＣ遅延部にリピータバッファ
を挿入することから、効率よく低しきい値電圧化の適用
範囲を広げられる利点がある。
量に基づくＲＣ遅延により低しきい値化による高速化効
果が薄れる場合は、そのＲＣ遅延部にリピータバッファ
を挿入することから、効率よく低しきい値電圧化の適用
範囲を広げられる利点がある。
【００７９】さらに、本発明によれば、低しきい値電圧
化の対象遅延パス内の全ての素子でなく、最大遅延をク
リアーする範囲で低しきい値電圧化する伝送素子を選択
して、適用することで、より効率よく速度改善効果を保
ったままリーク電流を抑えることができる。
化の対象遅延パス内の全ての素子でなく、最大遅延をク
リアーする範囲で低しきい値電圧化する伝送素子を選択
して、適用することで、より効率よく速度改善効果を保
ったままリーク電流を抑えることができる。
【００８０】また、本発明によれば、低しきい値電圧化
の適用範囲が多く含まれるユニットレベルで適用するこ
とから、設計を簡単化できる利点がある。
の適用範囲が多く含まれるユニットレベルで適用するこ
とから、設計を簡単化できる利点がある。
【図１】本発明に係る半導体回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】本発明に係るゲート素子の構成例を示す回路図
である。
である。
【図３】本発明の第１の実施形態に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
【図４】本発明に係る半導体回路の第２の実施形態を説
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
【図５】本発明に係る半導体回路の第３の実施形態を示
すブロック図である。
すブロック図である。
【図６】本発明に係る半導体回路の第３の実施形態を説
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
【図７】本発明に係る半導体回路の第４の実施形態を示
すブロック図である。
すブロック図である。
【図８】本発明に係る半導体回路の第４の実施形態を説
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
明するための図であって、本発明に係る低しきい値電圧
化トランジスタの限定適用範囲を説明するために、遅延
伝送経路（遅延パス）の遅延分布を概念的に示す図であ
る。
【図９】本発明に係る半導体回路の第５の実施形態を説
明するためのブロック図である。
明するためのブロック図である。
【図１０】本発明に係る半導体回路の第６の実施形態を
説明するためのブロック図である。
説明するためのブロック図である。
【図１１】全面的に低しきい値電圧のトランジスタから
なる伝送素子を適用した場合の遅延伝送経路（遅延パ
ス）の遅延分布を概念的に示す図である。
なる伝送素子を適用した場合の遅延伝送経路（遅延パ
ス）の遅延分布を概念的に示す図である。
【図１２】全面的に低しきい値電圧のトランジスタから
なる伝送素子を適用した場合の遅延伝送経路（遅延パ
ス）の遅延分布を概念的に示す図であって、従来の課題
を説明するための図である。
なる伝送素子を適用した場合の遅延伝送経路（遅延パ
ス）の遅延分布を概念的に示す図であって、従来の課題
を説明するための図である。
１０，１０ａ，１０ｂ…半導体回路、１１−１〜１１−
３…信号送信側フリップフロップ、１２−２〜１２−３
…受信側フリップフロップ、１３，１４，１５…主伝送
パス、１３−１，１５−１…分岐パス、１６−１〜１６
−７…高しきい値電圧のゲート素子、１７−１〜１７−
７…低しきい値電圧化したゲート素子、１８…リピータ
ーバッファ、１００，１００ａ…半導体チップ、１０１
〜１０５…高しきい値電圧のトランジスタで構成される
機能ユニット、１０６，１０７…低しきい値電圧化され
る機能ユニット、１１０…基板電位調整回路。
３…信号送信側フリップフロップ、１２−２〜１２−３
…受信側フリップフロップ、１３，１４，１５…主伝送
パス、１３−１，１５−１…分岐パス、１６−１〜１６
−７…高しきい値電圧のゲート素子、１７−１〜１７−
７…低しきい値電圧化したゲート素子、１８…リピータ
ーバッファ、１００，１００ａ…半導体チップ、１０１
〜１０５…高しきい値電圧のトランジスタで構成される
機能ユニット、１０６，１０７…低しきい値電圧化され
る機能ユニット、１１０…基板電位調整回路。
Claims (26)
- 【請求項１】 複数の伝送経路を有し、各伝送経路には
設定されるしきい値電圧の絶対値が小さい程、遅延量が
小さい伝送素子が少なくとも一つ配置されている半導体
回路であって、 上記複数の伝送経路のうちの少なくとも一つの伝送経路
の少なくとも一部には、しきい値電圧の絶対値が、他の
伝送素子より小さい低しきい値電圧の伝送素子が配置さ
れている半導体回路。 - 【請求項２】 上記低しきい値電圧の伝送素子は、少な
くとも遅延値が最も大きい伝送経路に配置されている請
求項１記載の半導体回路。 - 【請求項３】 上記低しきい値電圧の適用限定範囲を、
低しきい値電圧の伝送素子を配置する前の最大遅延値か
ら、およそその伝送経路に低しきい値電圧の伝送素子が
配置されて速度改善された遅延値までの遅延範囲にある
遅延伝送経路とした請求項１記載の半導体回路。 - 【請求項４】 低しきい値電圧の伝送素子を配置する前
の最大遅延伝送経路の、低しきい値電圧の伝送素子を配
置して改善される遅延値よりも、低しきい値電圧の伝送
素子を配置したにもかかわらず、遅延値の大きい遅延伝
送経路が存在し、当該遅延伝送経路が新たな最大遅延と
なる場合には、上記低しきい値電圧の適用限定範囲を、 低しきい値電圧の伝送素子を配置する前の最大遅延値か
ら、およそその新たな最大遅延値までの範囲にある遅延
伝送経路とした請求項１記載の半導体回路。 - 【請求項５】 低しきい値電圧の伝送素子を配置したこ
とによる速度改善が、配線抵抗と配線容量の基づく遅延
のために低しきい値電圧の伝送素子を配置する前の最大
遅延伝送経路の改善より小さく、それが新たな最大遅延
となる遅延伝送経路の当該遅延部にリピーターバッファ
が挿入されている請求項１記載の半導体回路。 - 【請求項６】 低しきい値電圧化は、新たな目標最大遅
延値より遅くならない範囲で低しきい値電圧化されない
伝送素子が残るように、対象の遅延伝送経路中の一部の
伝送素子に対して行われている請求項３記載の半導体回
路。 - 【請求項７】 低しきい値電圧化は、新たな目標最大遅
延値より遅くならない範囲で低しきい値電圧化されない
伝送素子が残るように、対象の遅延伝送経路中の一部の
伝送素子に対して行われている請求項４記載の半導体回
路。 - 【請求項８】 低しきい値電圧化は、新たな目標最大遅
延値より遅くならない範囲で低しきい値電圧化されない
伝送素子が残るように、対象の遅延伝送経路中の一部の
伝送素子に対して行われている請求項５記載の半導体回
路。 - 【請求項９】 設定されるしきい値電圧の絶対値が小さ
い程、遅延量が小さい伝送素子が少なくとも一つ配置さ
れている機能ユニットが複数集積化されている半導体回
路であって、 しきい値電圧の絶対値を、他の伝送素子より小さい低し
きい値電圧に設定すべき伝送素子があらかじめ決められ
た基準より多く含まれる機能ユニット単位で、伝送素子
のしきい値電圧が他の機能ユニットの伝送素子より低く
設定されている半導体回路。 - 【請求項１０】 少なくとも上記低しきい値電圧化すべ
き機能ユニットの基板が他の機能ユニットの基板と分離
され、かつ、 上記低しきい値電圧化すべき機能ユニットの基板電位
を、通常のしきい値電圧より低くなるように調整する基
板電位調整回路を有する請求項９記載の半導体回路。 - 【請求項１１】 少なくとも上記低しきい値電圧化すべ
き機能ユニットは、複数の伝送経路を有し、各伝送経路
には設定されるしきい値電圧の絶対値が小さい程、遅延
量が小さい伝送素子が少なくとも一つ配置されており、 上記複数の伝送経路のうちの少なくとも一つの伝送経路
の少なくとも一部に、しきい値電圧の絶対値が、他の伝
送素子より小さい低しきい値電圧の伝送素子が配置され
ている請求項９記載の半導体回路。 - 【請求項１２】 少なくとも上記低しきい値電圧化すべ
き機能ユニットは、複数の伝送経路を有し、各伝送経路
には設定されるしきい値電圧の絶対値が小さい程、遅延
量が小さい伝送素子が少なくとも一つ配置されており、 上記複数の伝送経路のうちの少なくとも一つの伝送経路
の少なくとも一部に、しきい値電圧の絶対値が、他の伝
送素子より小さい低しきい値電圧の伝送素子が配置され
ている請求項１０記載の半導体回路。 - 【請求項１３】 上記低しきい値電圧の伝送素子は、少
なくとも遅延値が最も大きい伝送経路に配置されている
請求項１１記載の半導体回路。 - 【請求項１４】 上記低しきい値電圧の伝送素子は、少
なくとも遅延値が最も大きい伝送経路に配置されている
請求項１２記載の半導体回路。 - 【請求項１５】 上記低しきい値電圧の適用限定範囲
を、低しきい値電圧の伝送素子を配置する前の最大遅延
値から、およそその伝送経路に低しきい値電圧の伝送素
子が配置されて速度改善された遅延値までの遅延範囲に
ある遅延伝送経路とした請求項１１記載の半導体回路。 - 【請求項１６】 上記低しきい値電圧の適用限定範囲
を、低しきい値電圧の伝送素子を配置する前の最大遅延
値から、およそその伝送経路に低しきい値電圧の伝送素
子が配置されて速度改善された遅延値までの遅延範囲に
ある遅延伝送経路とした請求項１２記載の半導体回路。 - 【請求項１７】 低しきい値電圧の伝送素子を配置する
前の最大遅延伝送経路の、低しきい値電圧の伝送素子を
配置して改善される遅延値よりも、低しきい値電圧の伝
送素子を配置したにもかかわらず、遅延値の大きい遅延
伝送経路が存在し、当該遅延伝送経路が新たな最大遅延
となる場合には、上記低しきい値電圧の適用限定範囲
を、 低しきい値電圧の伝送素子を配置する前の最大遅延値か
ら、およそその新たな最大遅延値までの範囲にある遅延
伝送経路とした請求項１１記載の半導体回路。 - 【請求項１８】 低しきい値電圧の伝送素子を配置する
前の最大遅延伝送経路の、低しきい値電圧の伝送素子を
配置して改善される遅延値よりも、低しきい値電圧の伝
送素子を配置したにもかかわらず、遅延値の大きい遅延
伝送経路が存在し、当該遅延伝送経路が新たな最大遅延
となる場合には、上記低しきい値電圧の適用限定範囲
を、 低しきい値電圧の伝送素子を配置する前の最大遅延値か
ら、およそその新たな最大遅延値までの範囲にある遅延
伝送経路とした請求項１２記載の半導体回路。 - 【請求項１９】 低しきい値電圧の伝送素子を配置した
ことによる速度改善が、配線抵抗と配線容量の基づく遅
延のために低しきい値電圧の伝送素子を配置する前の最
大遅延伝送経路の改善より小さく、それが新たな最大遅
延となる遅延伝送経路の当該遅延部にリピーターバッフ
ァが挿入されている請求項１１記載の半導体回路。 - 【請求項２０】 低しきい値電圧の伝送素子を配置した
ことによる速度改善が、配線抵抗と配線容量の基づく遅
延のために低しきい値電圧の伝送素子を配置する前の最
大遅延伝送経路の改善より小さく、それが新たな最大遅
延となる遅延伝送経路の当該遅延部にリピーターバッフ
ァが挿入されている請求項１２記載の半導体回路。 - 【請求項２１】 低しきい値電圧化は、新たな目標最大
遅延値より遅くならない範囲で低しきい値電圧化されな
い伝送素子が残るように、対象の遅延伝送経路中の一部
の伝送素子に対して行われている請求項１５記載の半導
体回路。 - 【請求項２２】 低しきい値電圧化は、上記の新たな目
標最大遅延値より遅くならない範囲で低しきい値電圧化
されない伝送素子が残るように、対象の遅延伝送経路中
の一部の伝送素子に対して行われている請求項１６記載
の半導体回路。 - 【請求項２３】 低しきい値電圧化は、上記の新たな目
標最大遅延値より遅くならない範囲で低しきい値電圧化
されない伝送素子が残るように、対象の遅延伝送経路中
の一部の伝送素子に対して行われている請求項１７記載
の半導体回路。 - 【請求項２４】 低しきい値電圧化は、上記の新たな目
標最大遅延値より遅くならない範囲で低しきい値電圧化
されない伝送素子が残るように、対象の遅延伝送経路中
の一部の伝送素子に対して行われている請求項１８記載
の半導体回路。 - 【請求項２５】 低しきい値電圧化は、上記の新たな目
標最大遅延値より遅くならない範囲で低しきい値電圧化
されない伝送素子が残るように、対象の遅延伝送経路中
の一部の伝送素子に対して行われている請求項１９記載
の半導体回路。 - 【請求項２６】 低しきい値電圧化は、上記の新たな目
標最大遅延値より遅くならない範囲で低しきい値電圧化
されない伝送素子が残るように、対象の遅延伝送経路中
の一部の伝送素子に対して行われている請求項２０記載
の半導体回路。
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