JP2000011688A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000011688A JP2000011688A JP10181702A JP18170298A JP2000011688A JP 2000011688 A JP2000011688 A JP 2000011688A JP 10181702 A JP10181702 A JP 10181702A JP 18170298 A JP18170298 A JP 18170298A JP 2000011688 A JP2000011688 A JP 2000011688A
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- circuit
- ecc
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- ecc circuit
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Links
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 ダイナミック型RAM等のアクセスタイム及
びこれを含むシステムのマシンサイクルに影響を与える
ことなく、ダイナミック型RAM等の低消費電力化を図
り、その製品歩留りを高める。 【解決手段】 リフレッシュ動作を必要とするメモリセ
ルが格子配列されてなるメモリアレイMARYを備えセ
ルフリフレッシュモードを有するダイナミック型RAM
等に、ワード線単位で保持情報の誤りを検出し、訂正す
るECC回路ECCを設けるとともに、このECC回路
ECCを、セルフリフレッシュモード時のみ選択的に動
作状態とし、あるいはリードモード時にも動作状態する
場合、再書き込みされる保持情報に対してのみ誤り検出
・訂正処理を施し、指定されたアドレスの読み出しデー
タは誤り検出・訂正処理を施すことなく出力する。
びこれを含むシステムのマシンサイクルに影響を与える
ことなく、ダイナミック型RAM等の低消費電力化を図
り、その製品歩留りを高める。 【解決手段】 リフレッシュ動作を必要とするメモリセ
ルが格子配列されてなるメモリアレイMARYを備えセ
ルフリフレッシュモードを有するダイナミック型RAM
等に、ワード線単位で保持情報の誤りを検出し、訂正す
るECC回路ECCを設けるとともに、このECC回路
ECCを、セルフリフレッシュモード時のみ選択的に動
作状態とし、あるいはリードモード時にも動作状態する
場合、再書き込みされる保持情報に対してのみ誤り検出
・訂正処理を施し、指定されたアドレスの読み出しデー
タは誤り検出・訂正処理を施すことなく出力する。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、セルフリフレッシュモードを有するダイ
ナミック型RAM(ランダムアクセスメモリ)ならびに
その低消費電力化及び製品歩留りの向上に利用して特に
有効な技術に関する。
関し、例えば、セルフリフレッシュモードを有するダイ
ナミック型RAM(ランダムアクセスメモリ)ならびに
その低消費電力化及び製品歩留りの向上に利用して特に
有効な技術に関する。
【0002】
【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるメモリセルを含むメモリアレイをそ
の基本構成要素とするダイナミック型RAM等の半導体
記憶装置がある。ダイナミック型RAMのメモリアレイ
を構成するメモリセルは、情報蓄積キャパシタ及びアド
レス選択MOSFET(金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、MOSFETをして絶縁
ゲート型電界効果トランジスタの総称とする)からなる
いわゆるダイナミック型メモリセルであって、所定の周
期で保持情報を読み出し、再書き込みするリフレッシュ
動作を必要とする。このため、ダイナミック型RAMの
中には、すべてのワード線に関するリフレッシュ動作を
自律的に実行しうるいわゆるセルフリフレッシュモード
を有するものが多い。
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるメモリセルを含むメモリアレイをそ
の基本構成要素とするダイナミック型RAM等の半導体
記憶装置がある。ダイナミック型RAMのメモリアレイ
を構成するメモリセルは、情報蓄積キャパシタ及びアド
レス選択MOSFET(金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、MOSFETをして絶縁
ゲート型電界効果トランジスタの総称とする)からなる
いわゆるダイナミック型メモリセルであって、所定の周
期で保持情報を読み出し、再書き込みするリフレッシュ
動作を必要とする。このため、ダイナミック型RAMの
中には、すべてのワード線に関するリフレッシュ動作を
自律的に実行しうるいわゆるセルフリフレッシュモード
を有するものが多い。
【0003】一方、ハミング符号等の線型符号をもとに
データの誤りを検出・訂正するECC(Error C
orrecting Code)回路があり、このよう
なECC回路を内蔵するダイナミック型RAM等の半導
体記憶装置がある。
データの誤りを検出・訂正するECC(Error C
orrecting Code)回路があり、このよう
なECC回路を内蔵するダイナミック型RAM等の半導
体記憶装置がある。
【0004】
【発明が解決しようとする課題】セルフリフレッシュモ
ードを有するダイナミック型RAMにおいて、リフレッ
シュ周期は、メモリセルの保持情報の誤反転を防止しダ
イナミック型RAMの製品歩留りを高める意味では短い
ほど効果的であるが、スタンバイ(待機)時に用いられ
ることの多いセルフリフレッシュモードの消費電力を考
慮した場合、リフレッシュ周期は逆に長いほど効果的と
なる。近年、ダイナミック型RAMの高集積化・大規模
化が進む中、スタンバイ時の低消費電力性は、特にバッ
テリーバックアップ機能を有するシステムで重要性を増
しつつある。したがって、セルフリフレッシュモードの
リフレッシュ周期は長くなる傾向にあり、これを受けて
ダイナミック型RAMの製品歩留りの低下が問題となり
つつある。
ードを有するダイナミック型RAMにおいて、リフレッ
シュ周期は、メモリセルの保持情報の誤反転を防止しダ
イナミック型RAMの製品歩留りを高める意味では短い
ほど効果的であるが、スタンバイ(待機)時に用いられ
ることの多いセルフリフレッシュモードの消費電力を考
慮した場合、リフレッシュ周期は逆に長いほど効果的と
なる。近年、ダイナミック型RAMの高集積化・大規模
化が進む中、スタンバイ時の低消費電力性は、特にバッ
テリーバックアップ機能を有するシステムで重要性を増
しつつある。したがって、セルフリフレッシュモードの
リフレッシュ周期は長くなる傾向にあり、これを受けて
ダイナミック型RAMの製品歩留りの低下が問題となり
つつある。
【0005】これに対処するため、ダイナミック型RA
MにECC回路を設け、ワード線単位で読み出される保
持情報の誤りを検出し、訂正する方法がとられが、EC
C回路を内蔵する従来のダイナミック型RAMでは、E
CC回路による保持情報の誤り検出・訂正処理が動作モ
ードに関係なく一律に行われる。周知のように、ECC
回路は、多段の排他的論理和回路からなるシンドローム
ツリーや多入力の論理ゲートからなるシンドロームデコ
ーダ等を含み、保持情報に対する誤り検出・訂正処理が
終了するまでには比較的長い時間が必要となる。このた
め、ダイナミック型RAMのリードモードのアクセスタ
イムが遅くなり、ダイナミック型RAMを含むシステム
のマシンサイクルが制約を受ける結果となっている。
MにECC回路を設け、ワード線単位で読み出される保
持情報の誤りを検出し、訂正する方法がとられが、EC
C回路を内蔵する従来のダイナミック型RAMでは、E
CC回路による保持情報の誤り検出・訂正処理が動作モ
ードに関係なく一律に行われる。周知のように、ECC
回路は、多段の排他的論理和回路からなるシンドローム
ツリーや多入力の論理ゲートからなるシンドロームデコ
ーダ等を含み、保持情報に対する誤り検出・訂正処理が
終了するまでには比較的長い時間が必要となる。このた
め、ダイナミック型RAMのリードモードのアクセスタ
イムが遅くなり、ダイナミック型RAMを含むシステム
のマシンサイクルが制約を受ける結果となっている。
【0006】この発明の目的は、ダイナミック型RAM
等のアクセスタイム及びこれを含むシステムのマシンサ
イクルに影響を与えることなく、ダイナミック型RAM
等の低消費電力化を図り、その製品歩留りを高めること
にある。
等のアクセスタイム及びこれを含むシステムのマシンサ
イクルに影響を与えることなく、ダイナミック型RAM
等の低消費電力化を図り、その製品歩留りを高めること
にある。
【0007】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型RAM等に、ワード線単位で保持
情報の誤りを検出し、訂正するECC回路を設けるとと
もに、このECC回路を、セルフリフレッシュモード時
のみ選択的に動作状態とし、あるいはリードモード時に
も動作状態する場合、再書き込みされる保持情報に対し
てのみ誤り検出・訂正処理を施し、指定されたアドレス
の読み出しデータは、誤り検出・訂正処理を施すことな
く外部に出力する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型RAM等に、ワード線単位で保持
情報の誤りを検出し、訂正するECC回路を設けるとと
もに、このECC回路を、セルフリフレッシュモード時
のみ選択的に動作状態とし、あるいはリードモード時に
も動作状態する場合、再書き込みされる保持情報に対し
てのみ誤り検出・訂正処理を施し、指定されたアドレス
の読み出しデータは、誤り検出・訂正処理を施すことな
く外部に出力する。
【0009】上記した手段によれば、指定されたアドレ
スの読み出しデータの出力動作を遅らせることなく、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができる。
この結果、ダイナミック型RAM等のアクセスタイム及
びこれを含むシステムのマシンサイクルに影響を与える
ことなく、ダイナミック型RAM等の特にセルフリフレ
ッシュモードにおける低消費電力化を図り、その製品歩
留りを高めることができる。
スの読み出しデータの出力動作を遅らせることなく、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができる。
この結果、ダイナミック型RAM等のアクセスタイム及
びこれを含むシステムのマシンサイクルに影響を与える
ことなく、ダイナミック型RAM等の特にセルフリフレ
ッシュモードにおける低消費電力化を図り、その製品歩
留りを高めることができる。
【0010】
【発明の実施の形態】図1には、この発明が適用された
ダイナミック型RAM(半導体記憶装置)の第1の実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板面上に
形成される。
ダイナミック型RAM(半導体記憶装置)の第1の実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型RAMの構成及び動作の概要
について説明する。なお、図1の各ブロックを構成する
回路素子は、公知のMOSFET集積回路の製造技術に
より、単結晶シリコンのような1個の半導体基板面上に
形成される。
【0011】図1において、この実施例のダイナミック
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択MOSFETからなる多数のダイナミック型メ
モリセルが格子状に配置される。なお、後述するよう
に、メモリアレイMARYの図の上側のn+1組の相補
ビット線に結合されるメモリセルは、実質的なデータ保
持に供され、図の下側のp+1組の相補ビット線に結合
されるメモリセルは、後述するECC回路による保持情
報の誤り検出・訂正処理を実現するためのチェックビッ
ト保持に供される。
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択MOSFETからなる多数のダイナミック型メ
モリセルが格子状に配置される。なお、後述するよう
に、メモリアレイMARYの図の上側のn+1組の相補
ビット線に結合されるメモリセルは、実質的なデータ保
持に供され、図の下側のp+1組の相補ビット線に結合
されるメモリセルは、後述するECC回路による保持情
報の誤り検出・訂正処理を実現するためのチェックビッ
ト保持に供される。
【0012】メモリアレイMARYを構成するワード線
は、図の下方においてXアドレスデコーダXDに結合さ
れ、択一的に所定の選択レベルとされる。このXアドレ
スデコーダXDには、XアドレスバッファXBからi+
1ビットの内部アドレス信号X0〜Xiが供給され、タ
イミング発生回路TGから内部制御信号XGが供給され
る。また、XアドレスバッファXBには、外部のアクセ
ス装置からアドレス入力端子A0〜Aiを介してXアド
レス信号AX0〜AXiが時分割的に供給されるととも
に、リフレッシュ制御回路RFCから同じくi+1ビッ
トのリフレッシュアドレス信号R0〜Riが供給され
る。XアドレスバッファXBには、さらにタイミング発
生回路TGから内部制御信号XL及びSRFが供給さ
れ、リフレッシュ制御回路RFCには内部制御信号SR
Fが供給される。また、セルフリフレッシュモード時に
リフレッシュ制御回路RFCによって形成されるリフレ
ッシュ制御信号RFは、タイミング発生回路TGに供給
される。
は、図の下方においてXアドレスデコーダXDに結合さ
れ、択一的に所定の選択レベルとされる。このXアドレ
スデコーダXDには、XアドレスバッファXBからi+
1ビットの内部アドレス信号X0〜Xiが供給され、タ
イミング発生回路TGから内部制御信号XGが供給され
る。また、XアドレスバッファXBには、外部のアクセ
ス装置からアドレス入力端子A0〜Aiを介してXアド
レス信号AX0〜AXiが時分割的に供給されるととも
に、リフレッシュ制御回路RFCから同じくi+1ビッ
トのリフレッシュアドレス信号R0〜Riが供給され
る。XアドレスバッファXBには、さらにタイミング発
生回路TGから内部制御信号XL及びSRFが供給さ
れ、リフレッシュ制御回路RFCには内部制御信号SR
Fが供給される。また、セルフリフレッシュモード時に
リフレッシュ制御回路RFCによって形成されるリフレ
ッシュ制御信号RFは、タイミング発生回路TGに供給
される。
【0013】なお、内部制御信号XLは、ダイナミック
型RAMが通常のリード(読み出し)モード又はライト
(書き込み)モードあるいはセルフリフレッシュモード
で選択状態とされるとき、所定のタイミングで選択的に
ハイレベルとされ、内部制御信号SRFは、ダイナミッ
ク型RAMがセルフリフレッシュモードで選択状態とさ
れるとき、所定のタイミングで選択的にハイレベルとさ
れる。
型RAMが通常のリード(読み出し)モード又はライト
(書き込み)モードあるいはセルフリフレッシュモード
で選択状態とされるとき、所定のタイミングで選択的に
ハイレベルとされ、内部制御信号SRFは、ダイナミッ
ク型RAMがセルフリフレッシュモードで選択状態とさ
れるとき、所定のタイミングで選択的にハイレベルとさ
れる。
【0014】リフレッシュ制御回路RFCは、図示され
ないタイマー回路を含み、ダイナミック型RAMがセル
フリフレッシュモードとされ内部制御信号SRFがハイ
レベルとされるとき、予め定められた所定の周期でリフ
レッシュ制御信号RFを選択的にハイレベルとする。ま
た、リフレッシュ制御回路RFCは、i+1ビットのバ
イナリーカウンタを含み、1ワード線に関するリフレッ
シュ動作が終了した時点でこのバイナリーカウンタを更
新して、リフレッシュアドレス信号R0〜Riを形成す
る。リフレッシュ制御回路RFCにより形成されるリフ
レッシュ制御信号RFは、タイミング発生回路TGに供
給され、リフレッシュアドレス信号R0〜Riは、上記
のようにXアドレスバッファXBに供給される。
ないタイマー回路を含み、ダイナミック型RAMがセル
フリフレッシュモードとされ内部制御信号SRFがハイ
レベルとされるとき、予め定められた所定の周期でリフ
レッシュ制御信号RFを選択的にハイレベルとする。ま
た、リフレッシュ制御回路RFCは、i+1ビットのバ
イナリーカウンタを含み、1ワード線に関するリフレッ
シュ動作が終了した時点でこのバイナリーカウンタを更
新して、リフレッシュアドレス信号R0〜Riを形成す
る。リフレッシュ制御回路RFCにより形成されるリフ
レッシュ制御信号RFは、タイミング発生回路TGに供
給され、リフレッシュアドレス信号R0〜Riは、上記
のようにXアドレスバッファXBに供給される。
【0015】XアドレスバッファXBは、ダイナミック
型RAMが通常のリードモード又はライトモードとされ
内部制御信号SRFがロウレベルとされるとき、外部の
アクセス装置からアドレス入力端子A0〜Aiを介して
供給されるXアドレス信号AX0〜AXiを内部制御信
号XLに従って取り込み、保持する。また、ダイナミッ
ク型RAMがセルフリフレッシュモードとされ内部制御
信号SRFがハイレベルとされるときには、リフレッシ
ュ制御回路RFCから供給されるリフレッシュアドレス
信号R0〜Riを内部制御信号XLに従って取り込み、
保持する。そして、これらのXアドレス信号又はリフレ
ッシュアドレス信号をもとに内部アドレス信号X0〜X
iを形成し、XアドレスデコーダXDに供給する。
型RAMが通常のリードモード又はライトモードとされ
内部制御信号SRFがロウレベルとされるとき、外部の
アクセス装置からアドレス入力端子A0〜Aiを介して
供給されるXアドレス信号AX0〜AXiを内部制御信
号XLに従って取り込み、保持する。また、ダイナミッ
ク型RAMがセルフリフレッシュモードとされ内部制御
信号SRFがハイレベルとされるときには、リフレッシ
ュ制御回路RFCから供給されるリフレッシュアドレス
信号R0〜Riを内部制御信号XLに従って取り込み、
保持する。そして、これらのXアドレス信号又はリフレ
ッシュアドレス信号をもとに内部アドレス信号X0〜X
iを形成し、XアドレスデコーダXDに供給する。
【0016】XアドレスデコーダXDは、内部制御信号
XGのハイレベルを受けて選択的に動作状態となり、X
アドレスバッファXBから供給される内部アドレス信号
X0〜Xiをデコードして、メモリアレイMARYの対
応するワード線を択一的に所定の選択レベルとする。な
お、ワード線の選択レベルは、高電位側動作電源となる
電源電圧VDDより少なくともダイナミック型メモリセ
ルを構成するアドレス選択MOSFETのしきい値電圧
分以上高い高電圧とされる。
XGのハイレベルを受けて選択的に動作状態となり、X
アドレスバッファXBから供給される内部アドレス信号
X0〜Xiをデコードして、メモリアレイMARYの対
応するワード線を択一的に所定の選択レベルとする。な
お、ワード線の選択レベルは、高電位側動作電源となる
電源電圧VDDより少なくともダイナミック型メモリセ
ルを構成するアドレス選択MOSFETのしきい値電圧
分以上高い高電圧とされる。
【0017】次に、メモリアレイMARYを構成する相
補ビット線は、図の左方においてセンスアンプSAに結
合される。また、このセンスアンプSAを介してECC
回路ECCに接続されるとともに、択一的に相補共通デ
ータ線CD*(ここで、非反転共通データ線CDT及び
反転共通データ線CDBを、合わせて相補共通データ線
CD*のように*を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号等についてはその名称の末尾にTを付して表し、それ
が有効とされるとき選択的にロウレベルとされるいわゆ
る反転信号等についてはその名称の末尾にBを付して表
す。以下同様)に接続される。
補ビット線は、図の左方においてセンスアンプSAに結
合される。また、このセンスアンプSAを介してECC
回路ECCに接続されるとともに、択一的に相補共通デ
ータ線CD*(ここで、非反転共通データ線CDT及び
反転共通データ線CDBを、合わせて相補共通データ線
CD*のように*を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号等についてはその名称の末尾にTを付して表し、それ
が有効とされるとき選択的にロウレベルとされるいわゆ
る反転信号等についてはその名称の末尾にBを付して表
す。以下同様)に接続される。
【0018】センスアンプSAには、Yアドレスデコー
ダYDから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路TGから内
部制御信号PC,PAならびにECが供給される。EC
C回路ECCには、タイミング発生回路TGから内部制
御信号EWが供給される。また、YアドレスデコーダY
Dには、YアドレスバッファYBからi+1ビットの内
部アドレス信号Y0〜Yiが供給され、タイミング発生
回路TGから内部制御信号YGが供給される。Yアドレ
スバッファYBには、外部のアクセス装置からアドレス
入力端子A0〜Aiを介してYアドレス信号AY0〜A
Yiが時分割的に供給されるとともに、タイミング発生
回路TGから内部制御信号YLが供給される。
ダYDから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路TGから内
部制御信号PC,PAならびにECが供給される。EC
C回路ECCには、タイミング発生回路TGから内部制
御信号EWが供給される。また、YアドレスデコーダY
Dには、YアドレスバッファYBからi+1ビットの内
部アドレス信号Y0〜Yiが供給され、タイミング発生
回路TGから内部制御信号YGが供給される。Yアドレ
スバッファYBには、外部のアクセス装置からアドレス
入力端子A0〜Aiを介してYアドレス信号AY0〜A
Yiが時分割的に供給されるとともに、タイミング発生
回路TGから内部制御信号YLが供給される。
【0019】ここで、内部制御信号PCは、ダイナミッ
ク型RAMが非選択状態とされる間ハイレベルとされ、
内部制御信号PAは、ダイナミック型RAMが通常のリ
ードモード又はライトモードあるいはセルフリフレッシ
ュモードで選択状態とされるとき所定のタイミングで選
択的にハイレベルとされる。また、内部制御信号EC
は、ダイナミック型RAMがセルフリフレッシュモード
で選択状態とされる間ハイレベルとされ、内部制御信号
EWは、ダイナミック型RAMがセルフリフレッシュモ
ードで選択状態とされるとき、ECC回路ECCによる
保持情報の誤り検出・訂正が終了するタイミングで一時
的にハイレベルとされる。
ク型RAMが非選択状態とされる間ハイレベルとされ、
内部制御信号PAは、ダイナミック型RAMが通常のリ
ードモード又はライトモードあるいはセルフリフレッシ
ュモードで選択状態とされるとき所定のタイミングで選
択的にハイレベルとされる。また、内部制御信号EC
は、ダイナミック型RAMがセルフリフレッシュモード
で選択状態とされる間ハイレベルとされ、内部制御信号
EWは、ダイナミック型RAMがセルフリフレッシュモ
ードで選択状態とされるとき、ECC回路ECCによる
保持情報の誤り検出・訂正が終了するタイミングで一時
的にハイレベルとされる。
【0020】YアドレスバッファYBは、アドレス入力
端子A0〜Aiを介して供給されるYアドレス信号AY
0〜AYiを内部制御信号YLに従って取り込み、保持
するとともに、これらのYアドレス信号をもとに内部ア
ドレス信号Y0〜Yiを形成して、Yアドレスデコーダ
YDに供給する。また、YアドレスデコーダYDは、内
部制御信号YGのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Y0〜Yiをデコードして、
センスアンプSAに対する上記ビット線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。
端子A0〜Aiを介して供給されるYアドレス信号AY
0〜AYiを内部制御信号YLに従って取り込み、保持
するとともに、これらのYアドレス信号をもとに内部ア
ドレス信号Y0〜Yiを形成して、Yアドレスデコーダ
YDに供給する。また、YアドレスデコーダYDは、内
部制御信号YGのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Y0〜Yiをデコードして、
センスアンプSAに対する上記ビット線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。
【0021】センスアンプSAは、メモリアレイMAR
Yの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のC
MOS(相補型MOS)インバータが交差結合されてな
る単位増幅回路と、Nチャンネル型の3個のプリチャー
ジMOSFETが直並列結合されてなるビット線プリチ
ャージ回路と、相補共通データ線CD*との間に設けら
れるNチャンネル型の一対のスイッチMOSFETと、
ECC回路ECCの対応する入出力ノードとの間に設け
られるNチャンネル型のもう一対のスイッチMOSFE
Tとをそれぞれ含む。このうち、各単位回路の単位増幅
回路は、ダイナミック型RAMが選択状態とされ内部制
御信号PAがハイレベルとされることで選択的にかつ一
斉に動作状態となり、メモリアレイMARYの選択ワー
ド線に結合された所定数のメモリセルから対応する相補
ビット線を介して出力される微小読み出し信号をそれぞ
れ増幅して、ハイレベル又はロウレベルの2値読み出し
信号とする。
Yの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のC
MOS(相補型MOS)インバータが交差結合されてな
る単位増幅回路と、Nチャンネル型の3個のプリチャー
ジMOSFETが直並列結合されてなるビット線プリチ
ャージ回路と、相補共通データ線CD*との間に設けら
れるNチャンネル型の一対のスイッチMOSFETと、
ECC回路ECCの対応する入出力ノードとの間に設け
られるNチャンネル型のもう一対のスイッチMOSFE
Tとをそれぞれ含む。このうち、各単位回路の単位増幅
回路は、ダイナミック型RAMが選択状態とされ内部制
御信号PAがハイレベルとされることで選択的にかつ一
斉に動作状態となり、メモリアレイMARYの選択ワー
ド線に結合された所定数のメモリセルから対応する相補
ビット線を介して出力される微小読み出し信号をそれぞ
れ増幅して、ハイレベル又はロウレベルの2値読み出し
信号とする。
【0022】一方、センスアンプSAの各単位回路のビ
ット線プリチャージ回路を構成するプリチャージMOS
FETは、内部制御信号PCのハイレベルを受けて選択
的にかつ一斉にオン状態となり、メモリアレイMARY
の対応する相補ビット線の非反転及び反転信号線を所定
の中間電位にプリチャージする。また、各単位回路の一
方のスイッチMOSFET対は、ビット線選択信号の対
応するビットのハイレベルを受けて択一的にオン状態と
なり、メモリアレイMARYの対応する相補ビット線と
相補共通データ線CD*との間を選択的に接続状態とす
る。さらに、各単位回路の他方のスイッチMOSFET
対は、ダイナミック型RAMがセルフリフレッシュモー
ドとされるとき内部制御信号ECのハイレベルを受けて
選択的にかつ一斉にオン状態となり、各単位回路の単位
増幅回路の相補入出力ノードとECC回路ECCの対応
する入出力ノードとの間を接続状態とする。
ット線プリチャージ回路を構成するプリチャージMOS
FETは、内部制御信号PCのハイレベルを受けて選択
的にかつ一斉にオン状態となり、メモリアレイMARY
の対応する相補ビット線の非反転及び反転信号線を所定
の中間電位にプリチャージする。また、各単位回路の一
方のスイッチMOSFET対は、ビット線選択信号の対
応するビットのハイレベルを受けて択一的にオン状態と
なり、メモリアレイMARYの対応する相補ビット線と
相補共通データ線CD*との間を選択的に接続状態とす
る。さらに、各単位回路の他方のスイッチMOSFET
対は、ダイナミック型RAMがセルフリフレッシュモー
ドとされるとき内部制御信号ECのハイレベルを受けて
選択的にかつ一斉にオン状態となり、各単位回路の単位
増幅回路の相補入出力ノードとECC回路ECCの対応
する入出力ノードとの間を接続状態とする。
【0023】ECC回路ECCは、特に制限されない
が、保持情報の1ビット誤りを検出・訂正し、2ビット
以上の誤りを検出しうるSEC・DED(Single
Error Correction・Double
Error Detection)型のECC回路とさ
れ、センスアンプSAの各単位回路に対応して設けられ
る所定数の入出力ノードを備える。これらの入出力ノー
ドは、ダイナミック型RAMがセルフリフレッシュモー
ドとされ内部制御信号ECがハイレベルとされるとき、
センスアンプSAの各単位回路のもう一対のスイッチM
OSFETを介して対応する単位増幅回路の相補入出力
ノードに接続される。このとき、ECC回路ECCは、
実質選択的に動作状態となり、メモリアレイMARYの
選択されたワード線に結合された所定数のメモリセルか
ら対応する相補ビット線を介して出力されセンスアンプ
SAの対応する単位増幅回路によって増幅された保持情
報つまり2値読み出し信号の誤りを検出し、訂正する。
訂正された保持情報は、内部制御信号EWがハイレベル
とされるとき、センスアンプSAの対応する単位回路に
それぞれ伝達され、メモリアレイMARYの選択ワード
線に結合された所定数のメモリセルに再書き込みされ
る。なお、ECC回路ECCの具体的構成及び動作につ
いては、後で詳細に説明する。
が、保持情報の1ビット誤りを検出・訂正し、2ビット
以上の誤りを検出しうるSEC・DED(Single
Error Correction・Double
Error Detection)型のECC回路とさ
れ、センスアンプSAの各単位回路に対応して設けられ
る所定数の入出力ノードを備える。これらの入出力ノー
ドは、ダイナミック型RAMがセルフリフレッシュモー
ドとされ内部制御信号ECがハイレベルとされるとき、
センスアンプSAの各単位回路のもう一対のスイッチM
OSFETを介して対応する単位増幅回路の相補入出力
ノードに接続される。このとき、ECC回路ECCは、
実質選択的に動作状態となり、メモリアレイMARYの
選択されたワード線に結合された所定数のメモリセルか
ら対応する相補ビット線を介して出力されセンスアンプ
SAの対応する単位増幅回路によって増幅された保持情
報つまり2値読み出し信号の誤りを検出し、訂正する。
訂正された保持情報は、内部制御信号EWがハイレベル
とされるとき、センスアンプSAの対応する単位回路に
それぞれ伝達され、メモリアレイMARYの選択ワード
線に結合された所定数のメモリセルに再書き込みされ
る。なお、ECC回路ECCの具体的構成及び動作につ
いては、後で詳細に説明する。
【0024】センスアンプSAによりメモリアレイMA
RYの指定された相補ビット線が選択的に接続される相
補共通データ線CD*は、その他方においてデータ入出
力回路IOに結合される。このデータ入出力回路IOに
は、タイミング発生回路TGから図示されない内部制御
信号WP及びOCが供給される。
RYの指定された相補ビット線が選択的に接続される相
補共通データ線CD*は、その他方においてデータ入出
力回路IOに結合される。このデータ入出力回路IOに
は、タイミング発生回路TGから図示されない内部制御
信号WP及びOCが供給される。
【0025】データ入出力回路IOは、それぞれ1個の
ライトアンプ及びメインアンプならびにデータ入力バッ
ファ及びデータ出力バッファを含む。このうち、ライト
アンプの出力端子及びメインアンプの入力端子は、相補
共通データ線CD*に共通結合される。また、ライトア
ンプの入力端子は、データ入力バッファの出力端子に結
合され、メインアンプの出力端子は、データ出力バッフ
ァの入力端子に結合される。データ入力バッファの入力
端子は、データ入力端子Dinに結合され、データ出力
バッファの出力端子は、データ出力端子Doutに結合
される。データ入出力回路IOのライトアンプには、上
記内部制御信号WPが供給され、データ出力バッファに
は、内部制御信号OCが供給される。
ライトアンプ及びメインアンプならびにデータ入力バッ
ファ及びデータ出力バッファを含む。このうち、ライト
アンプの出力端子及びメインアンプの入力端子は、相補
共通データ線CD*に共通結合される。また、ライトア
ンプの入力端子は、データ入力バッファの出力端子に結
合され、メインアンプの出力端子は、データ出力バッフ
ァの入力端子に結合される。データ入力バッファの入力
端子は、データ入力端子Dinに結合され、データ出力
バッファの出力端子は、データ出力端子Doutに結合
される。データ入出力回路IOのライトアンプには、上
記内部制御信号WPが供給され、データ出力バッファに
は、内部制御信号OCが供給される。
【0026】データ入出力回路IOのデータ入力バッフ
ァは、ダイナミック型RAMがライトモードで選択状態
とされるとき、データ入力端子Dinを介して供給され
る書き込みデータを取り込み、ライトアンプに伝達す
る。このとき、データ入出力回路IOのライトアンプ
は、内部制御信号WPのハイレベルを受けて選択的に動
作状態となり、データ入力バッファから伝達される書き
込みデータを所定の相補書き込み信号とした後、相補共
通データ線CD*からセンスアンプSAを介してメモリ
アレイMARYの選択された1個のメモリセルに書き込
む。
ァは、ダイナミック型RAMがライトモードで選択状態
とされるとき、データ入力端子Dinを介して供給され
る書き込みデータを取り込み、ライトアンプに伝達す
る。このとき、データ入出力回路IOのライトアンプ
は、内部制御信号WPのハイレベルを受けて選択的に動
作状態となり、データ入力バッファから伝達される書き
込みデータを所定の相補書き込み信号とした後、相補共
通データ線CD*からセンスアンプSAを介してメモリ
アレイMARYの選択された1個のメモリセルに書き込
む。
【0027】一方、データ入出力回路IOのメインアン
プは、ダイナミック型RAMがリードモードで選択状態
とされるとき、メモリアレイMARYの選択された1個
のメモリセルからセンスアンプSA及び相補共通データ
線CD*を介して出力される2値読み出し信号をさらに
増幅し、データ出力バッファに伝達する。このとき、デ
ータ入出力回路IOのデータ出力バッファは、内部制御
信号OCのハイレベルを受けて選択的に動作状態とな
り、メインアンプから伝達される読み出しデータをデー
タ出力端子Doutを介して外部のアクセス装置に出力
する。
プは、ダイナミック型RAMがリードモードで選択状態
とされるとき、メモリアレイMARYの選択された1個
のメモリセルからセンスアンプSA及び相補共通データ
線CD*を介して出力される2値読み出し信号をさらに
増幅し、データ出力バッファに伝達する。このとき、デ
ータ入出力回路IOのデータ出力バッファは、内部制御
信号OCのハイレベルを受けて選択的に動作状態とな
り、メインアンプから伝達される読み出しデータをデー
タ出力端子Doutを介して外部のアクセス装置に出力
する。
【0028】タイミング発生回路TGは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号RASB,カラムアドレスストローブ信
号CASBならびにライトイネーブル信号WEBと、リ
フレッシュ制御回路RFCから供給されるリフレッシュ
制御信号RFとをもとに、上記各種の内部制御信号を選
択的に形成して、ダイナミック型RAMの各部に供給す
る。
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号RASB,カラムアドレスストローブ信
号CASBならびにライトイネーブル信号WEBと、リ
フレッシュ制御回路RFCから供給されるリフレッシュ
制御信号RFとをもとに、上記各種の内部制御信号を選
択的に形成して、ダイナミック型RAMの各部に供給す
る。
【0029】この実施例において、ECC回路ECC
は、前述のように、ダイナミック型RAMがセルフリフ
レッシュモードとされ内部制御信号SRFがハイレベル
とされるとき選択的に動作状態とされる。言い換えるな
らば、この実施例の場合、セルフリフレッシュモードで
検出されたビット誤りはすべてECC回路ECCにより
訂正された後、再書き込みされる訳であって、例えばビ
ット誤りの発生状況を試験するための試験動作を正常に
実施することができない。このため、この実施例のダイ
ナミック型RAMにはテストパッドPTESが設けら
れ、このテストパッドPTESに例えばハイレベルの試
験信号が入力されることで、タイミング発生回路TGに
よる内部制御信号EC及びEWの形成が停止される。こ
の結果、所定のテストモード時は、外部からECC回路
ECCによる保持情報の誤り検出訂正動作を意図的に停
止することができ、これによって例えばビット誤りの発
生状況を試験するための試験動作等を正常に実施できる
ものとなる。
は、前述のように、ダイナミック型RAMがセルフリフ
レッシュモードとされ内部制御信号SRFがハイレベル
とされるとき選択的に動作状態とされる。言い換えるな
らば、この実施例の場合、セルフリフレッシュモードで
検出されたビット誤りはすべてECC回路ECCにより
訂正された後、再書き込みされる訳であって、例えばビ
ット誤りの発生状況を試験するための試験動作を正常に
実施することができない。このため、この実施例のダイ
ナミック型RAMにはテストパッドPTESが設けら
れ、このテストパッドPTESに例えばハイレベルの試
験信号が入力されることで、タイミング発生回路TGに
よる内部制御信号EC及びEWの形成が停止される。こ
の結果、所定のテストモード時は、外部からECC回路
ECCによる保持情報の誤り検出訂正動作を意図的に停
止することができ、これによって例えばビット誤りの発
生状況を試験するための試験動作等を正常に実施できる
ものとなる。
【0030】図2には、図1のダイナミック型RAMに
含まれるメモリアレイMARY及びセンスアンプSAの
一実施例の部分的な回路図が示されている。同図をもと
に、この実施例のダイナミック型RAMに含まれるメモ
リアレイMARY及びセンスアンプSAの具体的構成及
び動作を説明する。なお、同図において、そのチャネル
(バックゲート)部に矢印が付されるMOSFETはP
チャンネル型であり、矢印の付されないNチャンネルM
OSFETと区別して示される。
含まれるメモリアレイMARY及びセンスアンプSAの
一実施例の部分的な回路図が示されている。同図をもと
に、この実施例のダイナミック型RAMに含まれるメモ
リアレイMARY及びセンスアンプSAの具体的構成及
び動作を説明する。なお、同図において、そのチャネル
(バックゲート)部に矢印が付されるMOSFETはP
チャンネル型であり、矢印の付されないNチャンネルM
OSFETと区別して示される。
【0031】図2において、メモリアレイMARYは、
図の垂直方向に平行して配置されるm+1本のワード線
W0〜Wmと、図の水平方向に平行して配置される合計
(n+1)+(p+1)組の相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Cs及びアドレス選択MOSFETQaからなる合計
(m+1)×(n+p+2)個のダイナミック型メモリ
セルが格子状に配置される。
図の垂直方向に平行して配置されるm+1本のワード線
W0〜Wmと、図の水平方向に平行して配置される合計
(n+1)+(p+1)組の相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Cs及びアドレス選択MOSFETQaからなる合計
(m+1)×(n+p+2)個のダイナミック型メモリ
セルが格子状に配置される。
【0032】メモリアレイMARYの同一列に配置され
たm+1個のメモリセルの情報蓄積キャパシタCsの一
方の電極は、アドレス選択MOSFETQaを介して対
応する相補ビット線B0*〜Bn*あるいはBC0*〜
BCp*に所定の規則性をもって交互に結合される。ま
た、メモリアレイMARYの同一行に配置されたn+p
+2個のメモリセルのアドレス選択MOSFETQaの
ゲートは、対応するワード線W0〜Wmにそれぞれ共通
結合される。さらに、メモリアレイMARYを構成する
すべてのメモリセルの情報蓄積キャパシタCsの他方の
電極には、電源電圧VDD及び接地電位VSS間の中間
電圧HVが供給される。
たm+1個のメモリセルの情報蓄積キャパシタCsの一
方の電極は、アドレス選択MOSFETQaを介して対
応する相補ビット線B0*〜Bn*あるいはBC0*〜
BCp*に所定の規則性をもって交互に結合される。ま
た、メモリアレイMARYの同一行に配置されたn+p
+2個のメモリセルのアドレス選択MOSFETQaの
ゲートは、対応するワード線W0〜Wmにそれぞれ共通
結合される。さらに、メモリアレイMARYを構成する
すべてのメモリセルの情報蓄積キャパシタCsの他方の
電極には、電源電圧VDD及び接地電位VSS間の中間
電圧HVが供給される。
【0033】この実施例において、メモリアレイMAR
Yのワード線W0〜Wmと相補ビット線B0*〜Bn*
の交点に配置される(m+1)×(n+1)個のメモリ
セルは、実質的なデータ保持に供され、ワード線W0〜
Wmと相補ビット線BC0*〜BCp*の交点に配置さ
れる(m+1)×(p+1)個のメモリセルは、ECC
回路ECCによる誤り検出・訂正のためのチェックビッ
トの保持に供される。これらのチェックビットは、ライ
トモードにおけるデータの書き換え時、ECC回路EC
Cにより生成され、対応するメモリセルに書き込まれ
る。
Yのワード線W0〜Wmと相補ビット線B0*〜Bn*
の交点に配置される(m+1)×(n+1)個のメモリ
セルは、実質的なデータ保持に供され、ワード線W0〜
Wmと相補ビット線BC0*〜BCp*の交点に配置さ
れる(m+1)×(p+1)個のメモリセルは、ECC
回路ECCによる誤り検出・訂正のためのチェックビッ
トの保持に供される。これらのチェックビットは、ライ
トモードにおけるデータの書き換え時、ECC回路EC
Cにより生成され、対応するメモリセルに書き込まれ
る。
【0034】次に、センスアンプSAは、メモリアレイ
MARYの相補ビット線B0*〜Bn*ならびにBC0
*〜BCp*に対応して設けられるn+p+2個の単位
回路を含み、これらの単位回路のそれぞれは、図2に例
示されるように、PチャンネルMOSFETP2及びN
チャンネルMOSFETN2ならびにPチャンネルMO
SFETP3及びNチャンネルMOSFETN3からな
る一対のCMOSインバータが交差結合されてなる単位
増幅回路と、Nチャンネル型の3個のプリチャージMO
SFETN8〜NAが直並列結合されてなるビット線プ
リチャージ回路と、各単位増幅回路の相補入出力ノード
と相補共通データ線CD*との間にそれぞれ設けられる
Nチャンネル型の一対のスイッチMOSFETN4及び
N5と、ECC回路ECCの対応する入出力ノードE0
*〜En*あるいはEC0*〜ECp*との間にそれぞ
れ設けられるNチャンネル型のもう一対のスイッチMO
SFETN6及びN7(スイッチ手段)とをそれぞれ含
む。
MARYの相補ビット線B0*〜Bn*ならびにBC0
*〜BCp*に対応して設けられるn+p+2個の単位
回路を含み、これらの単位回路のそれぞれは、図2に例
示されるように、PチャンネルMOSFETP2及びN
チャンネルMOSFETN2ならびにPチャンネルMO
SFETP3及びNチャンネルMOSFETN3からな
る一対のCMOSインバータが交差結合されてなる単位
増幅回路と、Nチャンネル型の3個のプリチャージMO
SFETN8〜NAが直並列結合されてなるビット線プ
リチャージ回路と、各単位増幅回路の相補入出力ノード
と相補共通データ線CD*との間にそれぞれ設けられる
Nチャンネル型の一対のスイッチMOSFETN4及び
N5と、ECC回路ECCの対応する入出力ノードE0
*〜En*あるいはEC0*〜ECp*との間にそれぞ
れ設けられるNチャンネル型のもう一対のスイッチMO
SFETN6及びN7(スイッチ手段)とをそれぞれ含
む。
【0035】センスアンプSAの各単位回路の単位増幅
回路を構成するMOSFETP2及びP3のソースは、
コモンソース線CSPに共通結合され、MOSFETN
2及びN3のソースは、コモンソース線CSNに共通結
合される。コモンソース線CSPは、Pチャンネル型の
駆動MOSFETP1を介して電源電圧VDDに結合さ
れ、コモンソース線CSNは、Nチャンネル型の駆動M
OSFETN1を介して接地電位VSSに結合される。
駆動MOSFETN1のゲートには、タイミング発生回
路TGから前記内部制御信号PAが供給され、駆動MO
SFETP1のゲートには、そのインバータV1による
反転信号が供給される。
回路を構成するMOSFETP2及びP3のソースは、
コモンソース線CSPに共通結合され、MOSFETN
2及びN3のソースは、コモンソース線CSNに共通結
合される。コモンソース線CSPは、Pチャンネル型の
駆動MOSFETP1を介して電源電圧VDDに結合さ
れ、コモンソース線CSNは、Nチャンネル型の駆動M
OSFETN1を介して接地電位VSSに結合される。
駆動MOSFETN1のゲートには、タイミング発生回
路TGから前記内部制御信号PAが供給され、駆動MO
SFETP1のゲートには、そのインバータV1による
反転信号が供給される。
【0036】これにより、センスアンプSAの各単位回
路の単位増幅回路は、内部制御信号PAがハイレベルと
され駆動MOSFETP1及びN1がともにオン状態と
されることで選択的にかつ一斉にオン状態となり、メモ
リアレイMARYの選択されたワード線に結合されたn
+p+2個のメモリセルから対応する相補ビット線B0
*〜Bn*あるいはBC0*〜BCp*を介して出力さ
れる微小読み出し信号をそれぞれ増幅して、電源電圧V
DDをそのハイレベルとし接地電位VSSをそのロウレ
ベルとするような2値読み出し信号とする。
路の単位増幅回路は、内部制御信号PAがハイレベルと
され駆動MOSFETP1及びN1がともにオン状態と
されることで選択的にかつ一斉にオン状態となり、メモ
リアレイMARYの選択されたワード線に結合されたn
+p+2個のメモリセルから対応する相補ビット線B0
*〜Bn*あるいはBC0*〜BCp*を介して出力さ
れる微小読み出し信号をそれぞれ増幅して、電源電圧V
DDをそのハイレベルとし接地電位VSSをそのロウレ
ベルとするような2値読み出し信号とする。
【0037】一方、センスアンプSAの各単位回路のプ
リチャージMOSFETN8〜NAのゲートには、タイ
ミング発生回路TGから前記内部制御信号PCが共通に
供給され、プリチャージMOSFETN9及びNAの共
通結合されたドレインには、図示されない内部電圧発生
回路から中間電圧HVが共通に供給される。また、各単
位回路のスイッチMOSFETN4及びN5のゲートに
は、YアドレスデコーダYDから対応するビット線選択
信号YS0〜YSnあるいはYCS0〜YCSpがそれ
ぞれ供給され、スイッチMOSFETN6及びN7のゲ
ートには、タイミング発生回路TGから内部制御信号E
Cが共通に供給される。
リチャージMOSFETN8〜NAのゲートには、タイ
ミング発生回路TGから前記内部制御信号PCが共通に
供給され、プリチャージMOSFETN9及びNAの共
通結合されたドレインには、図示されない内部電圧発生
回路から中間電圧HVが共通に供給される。また、各単
位回路のスイッチMOSFETN4及びN5のゲートに
は、YアドレスデコーダYDから対応するビット線選択
信号YS0〜YSnあるいはYCS0〜YCSpがそれ
ぞれ供給され、スイッチMOSFETN6及びN7のゲ
ートには、タイミング発生回路TGから内部制御信号E
Cが共通に供給される。
【0038】これにより、センスアンプSAの各単位回
路のプリチャージMOSFETN8〜NAは、ダイナミ
ック型RAMが非選択状態とされるとき、内部制御信号
PCのハイレベルを受けて選択的にかつ一斉にオン状態
となり、メモリアレイMARYの対応する相補ビット線
B0*〜Bn*あるいはBC0*〜BCp*の非反転及
び反転信号線を中間電圧HVにプリチャージする。ま
た、各単位回路のスイッチMOSFETN4及びN5
は、対応するビット線選択信号YS0〜YSnあるいは
YCS0〜YCSpのハイレベルを受けて択一的にオン
状態となり、メモリアレイMARYの対応する相補ビッ
ト線B0*〜Bn*あるいはBC0*〜BCp*と相補
共通データ線CD*との間を選択的に接続状態とする。
さらに、各単位回路のスイッチMOSFETN6及びN
7は、ダイナミック型RAMがセルフリフレッシュモー
ドとされるとき、内部制御信号ECのハイレベルを受け
て選択的にかつ一斉にオン状態となり、センスアンプS
Aの対応する単位増幅回路の相補入出力ノードとECC
回路ECCの対応する相補入出力ノードE0*〜En*
あるいはEC0*〜ECp*との間を選択的に接続状態
とする。
路のプリチャージMOSFETN8〜NAは、ダイナミ
ック型RAMが非選択状態とされるとき、内部制御信号
PCのハイレベルを受けて選択的にかつ一斉にオン状態
となり、メモリアレイMARYの対応する相補ビット線
B0*〜Bn*あるいはBC0*〜BCp*の非反転及
び反転信号線を中間電圧HVにプリチャージする。ま
た、各単位回路のスイッチMOSFETN4及びN5
は、対応するビット線選択信号YS0〜YSnあるいは
YCS0〜YCSpのハイレベルを受けて択一的にオン
状態となり、メモリアレイMARYの対応する相補ビッ
ト線B0*〜Bn*あるいはBC0*〜BCp*と相補
共通データ線CD*との間を選択的に接続状態とする。
さらに、各単位回路のスイッチMOSFETN6及びN
7は、ダイナミック型RAMがセルフリフレッシュモー
ドとされるとき、内部制御信号ECのハイレベルを受け
て選択的にかつ一斉にオン状態となり、センスアンプS
Aの対応する単位増幅回路の相補入出力ノードとECC
回路ECCの対応する相補入出力ノードE0*〜En*
あるいはEC0*〜ECp*との間を選択的に接続状態
とする。
【0039】図3には、図1のダイナミック型RAMに
含まれるECC回路ECCの一実施例のブロック図が示
されている。同図をもとに、この実施例のダイナミック
型RAMに含まれるECC回路ECCの具体的構成及び
動作を説明する。
含まれるECC回路ECCの一実施例のブロック図が示
されている。同図をもとに、この実施例のダイナミック
型RAMに含まれるECC回路ECCの具体的構成及び
動作を説明する。
【0040】図3において、ECC回路ECCは、シン
ドロームツリーST,シンドロームデコーダSDならび
にデータ訂正回路DCを含む。このうち、シンドローム
ツリーSTには、センスアンプSAの各単位回路から、
メモリアレイMARYの選択ワード線に結合されたn+
p+2個のメモリセルの保持情報に対応する非反転信号
E0T〜EnTならびにEC0T〜ECpTが供給さ
れ、シンドロームデコーダSDには、シンドロームツリ
ーSTからその出力信号たるq+1ビットのシンドロー
ムS0〜Sqが供給される。また、データ訂正回路DC
には、センスアンプSAの各単位回路から上記非反転信
号E0T〜EnTならびにEC0T〜ECpTが供給さ
れるとともに、シンドロームデコーダSDからその出力
信号たるデータ訂正信号C0〜CnならびにCC0〜C
Cpが供給される。
ドロームツリーST,シンドロームデコーダSDならび
にデータ訂正回路DCを含む。このうち、シンドローム
ツリーSTには、センスアンプSAの各単位回路から、
メモリアレイMARYの選択ワード線に結合されたn+
p+2個のメモリセルの保持情報に対応する非反転信号
E0T〜EnTならびにEC0T〜ECpTが供給さ
れ、シンドロームデコーダSDには、シンドロームツリ
ーSTからその出力信号たるq+1ビットのシンドロー
ムS0〜Sqが供給される。また、データ訂正回路DC
には、センスアンプSAの各単位回路から上記非反転信
号E0T〜EnTならびにEC0T〜ECpTが供給さ
れるとともに、シンドロームデコーダSDからその出力
信号たるデータ訂正信号C0〜CnならびにCC0〜C
Cpが供給される。
【0041】データ訂正回路DCの出力信号は、インバ
ータV2と書き込み回路となるクロックドインバータV
3を経た後、センスアンプSAに対する再書き込み信号
の非反転信号E0T〜EnTあるいはEC0T〜ECp
Tとなり、同じく書き込み回路となるクロックドインバ
ータV4を経た後、その反転信号E0B〜EnBあるい
はEC0B〜ECpBとなる。クロックドインバータV
3及びV4の制御端子には、タイミング発生回路TGか
ら内部制御信号EWが共通に供給される。前述のよう
に、内部制御信号EWは、ダイナミック型RAMがセル
フリフレッシュモードで選択状態とされるとき、ECC
回路ECCによる保持情報の誤り検出・訂正が終了する
所定のタイミングで一時的にハイレベルとされる。
ータV2と書き込み回路となるクロックドインバータV
3を経た後、センスアンプSAに対する再書き込み信号
の非反転信号E0T〜EnTあるいはEC0T〜ECp
Tとなり、同じく書き込み回路となるクロックドインバ
ータV4を経た後、その反転信号E0B〜EnBあるい
はEC0B〜ECpBとなる。クロックドインバータV
3及びV4の制御端子には、タイミング発生回路TGか
ら内部制御信号EWが共通に供給される。前述のよう
に、内部制御信号EWは、ダイナミック型RAMがセル
フリフレッシュモードで選択状態とされるとき、ECC
回路ECCによる保持情報の誤り検出・訂正が終了する
所定のタイミングで一時的にハイレベルとされる。
【0042】ECC回路ECCのシンドロームツリーS
Tは、センスアンプSAの各単位回路から供給される非
反転信号E0T〜EnTならびにEC0T〜ECpT、
あるいは前段の排他的論理和回路の出力信号を所定の組
み合わせで受ける図示されない複数段の排他的論理和回
路を含む。これらの排他的論理和回路は、例えば修正ハ
ミング符号のような線型符号をもとに非反転信号E0T
〜EnTならびにEC0T〜ECpT、つまりはメモリ
アレイMARYの選択ワード線に結合されるn+p+2
個のメモリセルから読み出されセンスアンプSAの対応
する単位増幅回路によって増幅された保持情報のビット
誤りを検出し、シンドロームS0〜Sqを所定の組み合
わせで選択的にハイレベル又はロウレベルとする。
Tは、センスアンプSAの各単位回路から供給される非
反転信号E0T〜EnTならびにEC0T〜ECpT、
あるいは前段の排他的論理和回路の出力信号を所定の組
み合わせで受ける図示されない複数段の排他的論理和回
路を含む。これらの排他的論理和回路は、例えば修正ハ
ミング符号のような線型符号をもとに非反転信号E0T
〜EnTならびにEC0T〜ECpT、つまりはメモリ
アレイMARYの選択ワード線に結合されるn+p+2
個のメモリセルから読み出されセンスアンプSAの対応
する単位増幅回路によって増幅された保持情報のビット
誤りを検出し、シンドロームS0〜Sqを所定の組み合
わせで選択的にハイレベル又はロウレベルとする。
【0043】一方、シンドロームデコーダSDは、例え
ばデータ訂正信号C0〜CnならびにCC0〜CCpに
対応して設けられるn+p+2個のq+1入力の論理ゲ
ートを含む。これらの論理ゲートの各入力端子には、シ
ンドロームツリーSTの出力信号たるシンドロームS0
〜Sqあるいはその反転信号が所定の組み合わせでそれ
ぞれ供給され、その出力信号は、対応するデータ訂正信
号C0〜CnあるいはCC0〜CCpとなる。シンドロ
ームデコーダSDの各論理ゲートは、その第1ないし第
q+1の入力端子に供給されるシンドロームS0〜Sq
あるいはその反転信号がともにハイレベルとされること
でその出力信号つまりデータ訂正信号C0〜Cnあるい
はCC0〜CCpを選択的にハイレベルとする。
ばデータ訂正信号C0〜CnならびにCC0〜CCpに
対応して設けられるn+p+2個のq+1入力の論理ゲ
ートを含む。これらの論理ゲートの各入力端子には、シ
ンドロームツリーSTの出力信号たるシンドロームS0
〜Sqあるいはその反転信号が所定の組み合わせでそれ
ぞれ供給され、その出力信号は、対応するデータ訂正信
号C0〜CnあるいはCC0〜CCpとなる。シンドロ
ームデコーダSDの各論理ゲートは、その第1ないし第
q+1の入力端子に供給されるシンドロームS0〜Sq
あるいはその反転信号がともにハイレベルとされること
でその出力信号つまりデータ訂正信号C0〜Cnあるい
はCC0〜CCpを選択的にハイレベルとする。
【0044】次に、データ訂正回路DCは、上記非反転
信号E0T〜EnTならびにEC0T〜ECpTに対応
して設けられるn+p+2個の2入力排他的論理和回路
EOを含む。これらの排他的論理和回路EOの一方の入
力端子には、対応する非反転信号E0T〜EnTあるい
はEC0T〜ECpTがそれぞれ供給される。また、そ
の他方の入力端子には、シンドロームデコーダSDから
対応するデータ訂正信号C0〜CnあるいはCC0〜C
Cpがそれぞれ供給され、その出力信号は、インバータ
V2を介してクロックドインバータV3の入力端子に供
給され、あるいは直接クロックドインバータV4の入力
端子に供給される。
信号E0T〜EnTならびにEC0T〜ECpTに対応
して設けられるn+p+2個の2入力排他的論理和回路
EOを含む。これらの排他的論理和回路EOの一方の入
力端子には、対応する非反転信号E0T〜EnTあるい
はEC0T〜ECpTがそれぞれ供給される。また、そ
の他方の入力端子には、シンドロームデコーダSDから
対応するデータ訂正信号C0〜CnあるいはCC0〜C
Cpがそれぞれ供給され、その出力信号は、インバータ
V2を介してクロックドインバータV3の入力端子に供
給され、あるいは直接クロックドインバータV4の入力
端子に供給される。
【0045】これにより、センスアンプSAから出力さ
れる非反転信号E0T〜EnTならびにEC0T〜EC
pTは、対応するデータ訂正信号C0〜CnあるいはC
C0〜CCpがロウレベルつまり論理“0”とされると
き、そのままつまりはその論理レベルが訂正されること
なく書き込み回路となるインバータV3及びV4に伝達
され、対応するデータ訂正信号C0〜CnあるいはCC
0〜CCpがハイレベルつまり論理“1”とされるとき
は、その論理レベルが反転された後、つまりその論理レ
ベルが訂正された後インバータV3及びV4に伝達され
る。
れる非反転信号E0T〜EnTならびにEC0T〜EC
pTは、対応するデータ訂正信号C0〜CnあるいはC
C0〜CCpがロウレベルつまり論理“0”とされると
き、そのままつまりはその論理レベルが訂正されること
なく書き込み回路となるインバータV3及びV4に伝達
され、対応するデータ訂正信号C0〜CnあるいはCC
0〜CCpがハイレベルつまり論理“1”とされるとき
は、その論理レベルが反転された後、つまりその論理レ
ベルが訂正された後インバータV3及びV4に伝達され
る。
【0046】書き込み回路となるクロックドインバータ
V3及びV4は、内部制御信号EWがハイレベルとされ
ることで選択的に動作状態となり、データ修正回路DC
の対応する排他的論理和回路EOの出力信号をそのまま
の論理レベルで非反転入出力ノードE0T〜EnTある
いはEC0T〜ECpTに伝達し、あるいはその論理レ
ベルを反転して反転入出力ノードE0B〜EnBならび
にEC0B〜ECpBに伝達する。これらの非反転及び
反転信号は、センスアンプSAを介してメモリアレイM
ARYの選択ワード線に結合されたn+p+2個のメモ
リセルに伝達され、再書き込みされる。これらのことか
ら、メモリアレイMARYの選択ワード線に結合された
n+p+2個のメモリセルから読み出された保持情報の
ビット誤りは、ECC回路ECCにより検出・訂正され
るものとなる。
V3及びV4は、内部制御信号EWがハイレベルとされ
ることで選択的に動作状態となり、データ修正回路DC
の対応する排他的論理和回路EOの出力信号をそのまま
の論理レベルで非反転入出力ノードE0T〜EnTある
いはEC0T〜ECpTに伝達し、あるいはその論理レ
ベルを反転して反転入出力ノードE0B〜EnBならび
にEC0B〜ECpBに伝達する。これらの非反転及び
反転信号は、センスアンプSAを介してメモリアレイM
ARYの選択ワード線に結合されたn+p+2個のメモ
リセルに伝達され、再書き込みされる。これらのことか
ら、メモリアレイMARYの選択ワード線に結合された
n+p+2個のメモリセルから読み出された保持情報の
ビット誤りは、ECC回路ECCにより検出・訂正され
るものとなる。
【0047】図4には、図1のダイナミック型RAMの
通常リードモード時の第1の実施例の信号波形図が示さ
れている。同図をもとに、この実施例のダイナミック型
RAMの通常リードモードの具体的動作及びその特徴に
ついて説明する。
通常リードモード時の第1の実施例の信号波形図が示さ
れている。同図をもとに、この実施例のダイナミック型
RAMの通常リードモードの具体的動作及びその特徴に
ついて説明する。
【0048】図4において、この実施例のダイナミック
型RAMは、ロウアドレスストローブ信号RASBがロ
ウレベルとされることで選択的に選択状態とされ、この
ロウアドレスストローブ信号RASBの立ち下がりエッ
ジにおいて図示されないライトイネーブル信号WEBが
ハイレベルとされることで選択的に通常リードモードと
される。アドレス入力端子A0〜Aiには、ロウアドレ
スストローブ信号RASBの立ち下がりエッジに同期し
てアクセス対象となるアドレスのXアドレス信号AXが
供給され、図示されないカラムアドレスストローブ信号
CASBの立ち下がりエッジに同期してそのYアドレス
信号AYが供給される。
型RAMは、ロウアドレスストローブ信号RASBがロ
ウレベルとされることで選択的に選択状態とされ、この
ロウアドレスストローブ信号RASBの立ち下がりエッ
ジにおいて図示されないライトイネーブル信号WEBが
ハイレベルとされることで選択的に通常リードモードと
される。アドレス入力端子A0〜Aiには、ロウアドレ
スストローブ信号RASBの立ち下がりエッジに同期し
てアクセス対象となるアドレスのXアドレス信号AXが
供給され、図示されないカラムアドレスストローブ信号
CASBの立ち下がりエッジに同期してそのYアドレス
信号AYが供給される。
【0049】タイミング発生回路TGでは、ロウアドレ
スストローブ信号RASBの立ち下がりを受けてセンス
アンプSAに対する内部制御信号PCがロウレベルとさ
れた後、XアドレスバッファXBに対する内部制御信号
XLがハイレベルとされる。また、所定の時間をおいて
XアドレスデコーダXDに対する内部制御信号XGがハ
イレベルとされ、さらに所定の時間をおいてセンスアン
プSAに対する内部制御信号PAがハイレベルとされ
る。XアドレスバッファXB及びリフレッシュ制御回路
RFCに対する内部制御信号SRFならびにECC回路
ECCに対する内部制御信号EC及びEWは、ともにロ
ウレベルのままとされる。
スストローブ信号RASBの立ち下がりを受けてセンス
アンプSAに対する内部制御信号PCがロウレベルとさ
れた後、XアドレスバッファXBに対する内部制御信号
XLがハイレベルとされる。また、所定の時間をおいて
XアドレスデコーダXDに対する内部制御信号XGがハ
イレベルとされ、さらに所定の時間をおいてセンスアン
プSAに対する内部制御信号PAがハイレベルとされ
る。XアドレスバッファXB及びリフレッシュ制御回路
RFCに対する内部制御信号SRFならびにECC回路
ECCに対する内部制御信号EC及びEWは、ともにロ
ウレベルのままとされる。
【0050】センスアンプSAでは、内部制御信号PC
のロウレベルを受けて各単位回路のプリチャージMOS
FETN8〜NAがオフ状態となり、メモリアレイMA
RYの相補ビット線B0*〜Bn*ならびにBC0*〜
BCp*に対するプリチャージ動作が停止される。ま
た、XアドレスバッファXBでは、内部制御信号XLの
立ち上がりを受けてアドレス入力端子A0〜AiのXア
ドレス信号AXが取り込まれ、内部アドレス信号X0〜
Xiとなる。さらに、XアドレスデコーダXDでは、内
部制御信号XGのハイレベルを受けてXアドレス信号A
Xのデコードが開始され、所定時間後、指定されたワー
ド線Waが択一的に所定の選択レベルとされる。この結
果、メモリアレイMARYの相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*には、選択ワード線Wa
に結合されたn+p+2個のメモリセルからその保持情
報に応じた微小読み出し信号が出力される。
のロウレベルを受けて各単位回路のプリチャージMOS
FETN8〜NAがオフ状態となり、メモリアレイMA
RYの相補ビット線B0*〜Bn*ならびにBC0*〜
BCp*に対するプリチャージ動作が停止される。ま
た、XアドレスバッファXBでは、内部制御信号XLの
立ち上がりを受けてアドレス入力端子A0〜AiのXア
ドレス信号AXが取り込まれ、内部アドレス信号X0〜
Xiとなる。さらに、XアドレスデコーダXDでは、内
部制御信号XGのハイレベルを受けてXアドレス信号A
Xのデコードが開始され、所定時間後、指定されたワー
ド線Waが択一的に所定の選択レベルとされる。この結
果、メモリアレイMARYの相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*には、選択ワード線Wa
に結合されたn+p+2個のメモリセルからその保持情
報に応じた微小読み出し信号が出力される。
【0051】メモリアレイMARYの相補ビット線B0
*〜Bn*ならびにBC0*〜BCp*に出力された微
小読み出し信号は、内部制御信号PAがハイレベルとさ
れることで、センスアンプSAの対応する単位増幅回路
によってそれぞれ増幅され、ハイレベル又はロウレベル
の2値読み出し信号とされる。これらの2値読み出し信
号は、Yアドレス信号AYに従って択一的に選択され、
センスアンプSAから相補共通データ線CD,データ入
出力回路IOのデータ出力バッファならびにデータ出力
端子Doutを介して外部のアクセス装置に出力され
る。
*〜Bn*ならびにBC0*〜BCp*に出力された微
小読み出し信号は、内部制御信号PAがハイレベルとさ
れることで、センスアンプSAの対応する単位増幅回路
によってそれぞれ増幅され、ハイレベル又はロウレベル
の2値読み出し信号とされる。これらの2値読み出し信
号は、Yアドレス信号AYに従って択一的に選択され、
センスアンプSAから相補共通データ線CD,データ入
出力回路IOのデータ出力バッファならびにデータ出力
端子Doutを介して外部のアクセス装置に出力され
る。
【0052】ところで、ダイナミック型RAMが通常リ
ードモードとされるとき、センスアンプSA及びECC
回路ECCに対する内部制御信号EC及びEWはロウレ
ベルのままとされ、ECC回路ECCの動作は実質的に
停止される。したがって、メモリアレイMARYの選択
ワード線Waに結合されるn+p+2個のメモリセルか
ら読み出された保持情報に対するECC回路ECCの誤
り検出・訂正は行われず、読み出しデータRDは、EC
C回路ECCの動作時間の影響を受けることなく、比較
的短いアクセスタイムtac1をもって外部のアクセス
装置に出力される。また、このとき、読み出しデータR
Dにビット誤りが生じていることも考えられるが、その
発生確率は極めて低く、後述するリフレッシュモード時
のビット誤り検出・訂正処理によってビット誤りの蓄積
も防止される。
ードモードとされるとき、センスアンプSA及びECC
回路ECCに対する内部制御信号EC及びEWはロウレ
ベルのままとされ、ECC回路ECCの動作は実質的に
停止される。したがって、メモリアレイMARYの選択
ワード線Waに結合されるn+p+2個のメモリセルか
ら読み出された保持情報に対するECC回路ECCの誤
り検出・訂正は行われず、読み出しデータRDは、EC
C回路ECCの動作時間の影響を受けることなく、比較
的短いアクセスタイムtac1をもって外部のアクセス
装置に出力される。また、このとき、読み出しデータR
Dにビット誤りが生じていることも考えられるが、その
発生確率は極めて低く、後述するリフレッシュモード時
のビット誤り検出・訂正処理によってビット誤りの蓄積
も防止される。
【0053】図5には、図1のダイナミック型RAMの
セルフリフレッシュモード時の一実施例の信号波形図が
示されている。同図により、この実施例のダイナミック
型RAMのセルフリフレッシュモードの具体的動作及び
その特徴について説明する。なお、セルフリフレッシュ
モードによるリフレッシュ動作は、所定の周期で繰り返
し行われるが、図5にはその最初の1回分のみが例示さ
れている。
セルフリフレッシュモード時の一実施例の信号波形図が
示されている。同図により、この実施例のダイナミック
型RAMのセルフリフレッシュモードの具体的動作及び
その特徴について説明する。なお、セルフリフレッシュ
モードによるリフレッシュ動作は、所定の周期で繰り返
し行われるが、図5にはその最初の1回分のみが例示さ
れている。
【0054】図5において、ダイナミック型RAMは、
図示されないロウアドレスストローブ信号RASBが所
定時間を超えてロウレベルとされることでセルフリフレ
ッシュモードに入り、タイミング発生回路TGは、これ
を受けてセンスアンプSA及びリフレッシュ制御回路R
FCに対する内部制御信号SRFをハイレベルとすると
ともに、センスアンプSAつまりECC回路ECCに対
する内部制御信号ECをハイレベルとする。また、リフ
レッシュ制御信号RFは、内部制御信号SRFのハイレ
ベルを受けてリフレッシュ制御信号RFをハイレベルと
し、タイミング発生回路TGに第1回目のリフレッシュ
動作の開始を指示する。
図示されないロウアドレスストローブ信号RASBが所
定時間を超えてロウレベルとされることでセルフリフレ
ッシュモードに入り、タイミング発生回路TGは、これ
を受けてセンスアンプSA及びリフレッシュ制御回路R
FCに対する内部制御信号SRFをハイレベルとすると
ともに、センスアンプSAつまりECC回路ECCに対
する内部制御信号ECをハイレベルとする。また、リフ
レッシュ制御信号RFは、内部制御信号SRFのハイレ
ベルを受けてリフレッシュ制御信号RFをハイレベルと
し、タイミング発生回路TGに第1回目のリフレッシュ
動作の開始を指示する。
【0055】タイミング発生回路TGでは、リフレッシ
ュ制御信号RFのハイレベルを受けてセンスアンプSA
に対する内部制御信号PCがロウレベルとされた後、X
アドレスバッファXBに対する内部制御信号XLがハイ
レベルとされる。また、所定の時間をおいてXアドレス
デコーダXDに対する内部制御信号XGがハイレベルと
され、さらに所定の時間をおいてセンスアンプSAに対
する内部制御信号PAがハイレベルとされる。そして、
ECC回路ECCのシンドロームデコーダSDによりデ
ータ訂正信号C0〜Cnの論理レベルが確定されるタイ
ミングで、内部制御信号EWが所定時間だけ一時的にハ
イレベルとされる。リフレッシュ制御回路RFCのバイ
ナリーカウンタは当初リセット状態とされ、その計数出
力つまりリフレッシュアドレス信号R0〜Riは全ビッ
ト“0”とされる。
ュ制御信号RFのハイレベルを受けてセンスアンプSA
に対する内部制御信号PCがロウレベルとされた後、X
アドレスバッファXBに対する内部制御信号XLがハイ
レベルとされる。また、所定の時間をおいてXアドレス
デコーダXDに対する内部制御信号XGがハイレベルと
され、さらに所定の時間をおいてセンスアンプSAに対
する内部制御信号PAがハイレベルとされる。そして、
ECC回路ECCのシンドロームデコーダSDによりデ
ータ訂正信号C0〜Cnの論理レベルが確定されるタイ
ミングで、内部制御信号EWが所定時間だけ一時的にハ
イレベルとされる。リフレッシュ制御回路RFCのバイ
ナリーカウンタは当初リセット状態とされ、その計数出
力つまりリフレッシュアドレス信号R0〜Riは全ビッ
ト“0”とされる。
【0056】センスアンプSAでは、内部制御信号EC
のハイレベルを受けて各単位回路のスイッチMOSFE
TN6及びN7が一斉にオン状態となり、センスアンプ
SAの各単位回路とECC回路ECCの各相補入出力ノ
ードとの間が接続状態とされる。また、内部制御信号P
Cのロウレベルを受けてプリチャージMOSFETN8
〜NAによるメモリアレイMARYの相補ビット線B0
*〜Bn*ならびにBC0*〜BCp*のプリチャージ
動作が停止される。XアドレスバッファXBでは、内部
制御信号SRFのハイレベルと内部制御信号XLのハイ
レベルを受けてリフレッシュ制御回路RFCから出力さ
れるリフレッシュアドレス信号R0〜Ri、つまりXア
ドレス信号XA“0”が取り込まれ、内部アドレス信号
X0〜Xiとなる。この内部アドレス信号XA“0”
は、内部制御信号XGのハイレベルを受けてXアドレス
デコーダXDによりデコードされ、これによってメモリ
アレイMARYのワード線W0が択一的に選択レベルと
される。
のハイレベルを受けて各単位回路のスイッチMOSFE
TN6及びN7が一斉にオン状態となり、センスアンプ
SAの各単位回路とECC回路ECCの各相補入出力ノ
ードとの間が接続状態とされる。また、内部制御信号P
Cのロウレベルを受けてプリチャージMOSFETN8
〜NAによるメモリアレイMARYの相補ビット線B0
*〜Bn*ならびにBC0*〜BCp*のプリチャージ
動作が停止される。XアドレスバッファXBでは、内部
制御信号SRFのハイレベルと内部制御信号XLのハイ
レベルを受けてリフレッシュ制御回路RFCから出力さ
れるリフレッシュアドレス信号R0〜Ri、つまりXア
ドレス信号XA“0”が取り込まれ、内部アドレス信号
X0〜Xiとなる。この内部アドレス信号XA“0”
は、内部制御信号XGのハイレベルを受けてXアドレス
デコーダXDによりデコードされ、これによってメモリ
アレイMARYのワード線W0が択一的に選択レベルと
される。
【0057】メモリアレイMARYでは、選択ワード線
W0に結合されたn+p+2個のメモリセルの保持情報
に応じた微小読み出し信号が相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*に出力される。これらの
微小読み出し信号は、内部制御信号PAがハイレベルと
されることで、センスアンプSAの対応する単位増幅回
路によりそれぞれ増幅され、ハイレベル又はロウレベル
の2値読み出し信号とされる。これらの2値読み出し信
号は、センスアンプSAの対応するスイッチMOSFE
TN6及びN7を介してECC回路ECCの相補入出力
ノードE0*〜En*ならびにEC0*〜ECp*に伝
達され、ECC回路ECCによるビット誤り検出・訂正
処理を受ける。そして、ECC回路ECCによる訂正が
終了し内部制御信号EWがハイレベルとされた時点で、
ECC回路ECCのクロックドインバータV3及びV4
を介してメモリアレイMARYの選択ワード線W0に結
合されたn+p+2個のメモリセルに伝達され、再書き
込みされる。言うまでもなく、このとき、ECC回路E
CCによってビット誤りが検出された2値読み出し信号
は、その論理レベルが反転され、訂正される。
W0に結合されたn+p+2個のメモリセルの保持情報
に応じた微小読み出し信号が相補ビット線B0*〜Bn
*ならびにBC0*〜BCp*に出力される。これらの
微小読み出し信号は、内部制御信号PAがハイレベルと
されることで、センスアンプSAの対応する単位増幅回
路によりそれぞれ増幅され、ハイレベル又はロウレベル
の2値読み出し信号とされる。これらの2値読み出し信
号は、センスアンプSAの対応するスイッチMOSFE
TN6及びN7を介してECC回路ECCの相補入出力
ノードE0*〜En*ならびにEC0*〜ECp*に伝
達され、ECC回路ECCによるビット誤り検出・訂正
処理を受ける。そして、ECC回路ECCによる訂正が
終了し内部制御信号EWがハイレベルとされた時点で、
ECC回路ECCのクロックドインバータV3及びV4
を介してメモリアレイMARYの選択ワード線W0に結
合されたn+p+2個のメモリセルに伝達され、再書き
込みされる。言うまでもなく、このとき、ECC回路E
CCによってビット誤りが検出された2値読み出し信号
は、その論理レベルが反転され、訂正される。
【0058】メモリアレイMARYのワード線W0に関
するリフレッシュ動作が終了し、リフレッシュ制御信号
RFがロウレベルとされると、リフレッシュ制御回路R
FCでは、リフレッシュ制御信号RFのロウレベルを受
けてバイナリーカウンタが歩進され、その計数値つまり
リフレッシュアドレス信号R0〜Riが次のロウアドレ
スを示すXA“1”となる。また、リフレッシュ制御信
号RFのハイレベルを受けて内部制御信号PCがハイレ
ベルとされ、センスアンプSAのプリチャージMOSF
ETN8〜NAによるメモリアレイMARYの相補ビッ
ト線B0*〜Bn*ならびにBC0*〜BCp*のプリ
チャージ動作が再開される。以下、同様な動作が所定の
周期をおいて繰り返され、メモリアレイMARYのすべ
てのワード線W0〜Wmに関するリフレッシュ動作が自
律的に進行する。
するリフレッシュ動作が終了し、リフレッシュ制御信号
RFがロウレベルとされると、リフレッシュ制御回路R
FCでは、リフレッシュ制御信号RFのロウレベルを受
けてバイナリーカウンタが歩進され、その計数値つまり
リフレッシュアドレス信号R0〜Riが次のロウアドレ
スを示すXA“1”となる。また、リフレッシュ制御信
号RFのハイレベルを受けて内部制御信号PCがハイレ
ベルとされ、センスアンプSAのプリチャージMOSF
ETN8〜NAによるメモリアレイMARYの相補ビッ
ト線B0*〜Bn*ならびにBC0*〜BCp*のプリ
チャージ動作が再開される。以下、同様な動作が所定の
周期をおいて繰り返され、メモリアレイMARYのすべ
てのワード線W0〜Wmに関するリフレッシュ動作が自
律的に進行する。
【0059】以上のように、この実施例では、ダイナミ
ック型RAMがセルフリフレッシュモードとされると
き、センスアンプSA及びECC回路ECCに対する内
部制御信号EC及びEWがハイレベルとされ、ECC回
路ECCが選択的に動作状態とされる。これにより、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができ、こ
れによってダイナミック型RAMの特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができるものである。
ック型RAMがセルフリフレッシュモードとされると
き、センスアンプSA及びECC回路ECCに対する内
部制御信号EC及びEWがハイレベルとされ、ECC回
路ECCが選択的に動作状態とされる。これにより、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができ、こ
れによってダイナミック型RAMの特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができるものである。
【0060】図6には、図1のダイナミック型RAMの
通常リードモードの第2の実施例の信号波形図が示され
ている。なお、この実施例は、前記図4の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。
通常リードモードの第2の実施例の信号波形図が示され
ている。なお、この実施例は、前記図4の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。
【0061】図6において、この実施例のダイナミック
型RAMでは、通常リードモードであるにもかかわら
ず、ロウアドレスストローブ信号RASBの立ち下がり
を受けてセンスアンプSA及びECC回路ECCに対す
る内部制御信号ECがハイレベルとされるとともに、所
定のタイミングで内部制御信号EWが一時的にハイレベ
ルとされる。このため、メモリアレイMARYの選択ワ
ード線Waに結合されたn+p+2個のメモリセルから
相補ビット線B0*〜Bn*ならびにBC0*〜BCp
*に出力される微小読み出し信号は、センスアンプSA
の対応する単位増幅回路により増幅され2値読み出し信
号とされた後、ECC回路ECCに伝達され、ビット誤
り検出・訂正処理を受ける。そして、内部制御信号EW
がハイレベルとされた時点で、メモリアレイMARYの
選択ワード線Waに結合されたn+p+2個のメモリセ
ルに再書き込みされ、ビット誤りは訂正される。
型RAMでは、通常リードモードであるにもかかわら
ず、ロウアドレスストローブ信号RASBの立ち下がり
を受けてセンスアンプSA及びECC回路ECCに対す
る内部制御信号ECがハイレベルとされるとともに、所
定のタイミングで内部制御信号EWが一時的にハイレベ
ルとされる。このため、メモリアレイMARYの選択ワ
ード線Waに結合されたn+p+2個のメモリセルから
相補ビット線B0*〜Bn*ならびにBC0*〜BCp
*に出力される微小読み出し信号は、センスアンプSA
の対応する単位増幅回路により増幅され2値読み出し信
号とされた後、ECC回路ECCに伝達され、ビット誤
り検出・訂正処理を受ける。そして、内部制御信号EW
がハイレベルとされた時点で、メモリアレイMARYの
選択ワード線Waに結合されたn+p+2個のメモリセ
ルに再書き込みされ、ビット誤りは訂正される。
【0062】しかし、Yアドレス信号AYによって指定
されたアドレスに対応するメモリセルからの読み出しデ
ータRDは、ECC回路ECCによる訂正処理を受ける
ことなく、前記アクセスタイムtac1に相当する比較
的早い時点でデータ出力端子Doutから出力され、ダ
イナミック型RAMのアクセスタイムがECC回路EC
Cによる訂正処理を影響を受けることはない。
されたアドレスに対応するメモリセルからの読み出しデ
ータRDは、ECC回路ECCによる訂正処理を受ける
ことなく、前記アクセスタイムtac1に相当する比較
的早い時点でデータ出力端子Doutから出力され、ダ
イナミック型RAMのアクセスタイムがECC回路EC
Cによる訂正処理を影響を受けることはない。
【0063】なお、指定されたアドレスに対応するメモ
リセルの読み出しデータRDを、ECC回路ECCによ
る誤り検出・訂正処理を受けた後で出力する場合、ダイ
ナミック型RAMの通常リードモードにおけるアクセス
タイムは図6に併記されたtac2となり、遅くなる。
すでにご推察のとおり、このことがECC回路を内蔵す
る従来のダイナミック型RAMの問題点であった訳で、
本実施例のように読み出しデータRDをECC回路EC
Cによる訂正処理を受けることなく外部のアクセス装置
に出力し、しかも破壊読み出しにより読み出された保持
情報のビット誤りをECC回路ECCにより訂正した
後、再書き込みすることで、ダイナミック型RAMの通
常リードモードにおけるアクセスタイムを遅くすること
なく、ソフト的なビット誤りが蓄積されるのを防止でき
るものとなる。
リセルの読み出しデータRDを、ECC回路ECCによ
る誤り検出・訂正処理を受けた後で出力する場合、ダイ
ナミック型RAMの通常リードモードにおけるアクセス
タイムは図6に併記されたtac2となり、遅くなる。
すでにご推察のとおり、このことがECC回路を内蔵す
る従来のダイナミック型RAMの問題点であった訳で、
本実施例のように読み出しデータRDをECC回路EC
Cによる訂正処理を受けることなく外部のアクセス装置
に出力し、しかも破壊読み出しにより読み出された保持
情報のビット誤りをECC回路ECCにより訂正した
後、再書き込みすることで、ダイナミック型RAMの通
常リードモードにおけるアクセスタイムを遅くすること
なく、ソフト的なビット誤りが蓄積されるのを防止でき
るものとなる。
【0064】図7には、図1のダイナミック型RAMの
リフレッシュ周期とメモリセルの不良累積ビットの関係
を説明するための一実施例の特性図が示されている。同
図をもとに、この実施例のダイナミック型RAMにおけ
るリフレッシュ周期とメモリセルの不良累積ビットの関
係ならびに本発明の効果について説明する。
リフレッシュ周期とメモリセルの不良累積ビットの関係
を説明するための一実施例の特性図が示されている。同
図をもとに、この実施例のダイナミック型RAMにおけ
るリフレッシュ周期とメモリセルの不良累積ビットの関
係ならびに本発明の効果について説明する。
【0065】図7において、メモリアレイMARYを構
成するダイナミック型メモリセルのソフト的なエラーに
よる不良累積ビットは、セルフリフレッシュモードにお
けるリフレッシュ周期が長くなるに従って大きくなる。
また、リフレッシュ周期が図7のtr0より短い場合、
不良累積ビットは100 つまり1個程度と小さいが、リ
フレッシュ周期がtr0を超えると急速に増大する。
成するダイナミック型メモリセルのソフト的なエラーに
よる不良累積ビットは、セルフリフレッシュモードにお
けるリフレッシュ周期が長くなるに従って大きくなる。
また、リフレッシュ周期が図7のtr0より短い場合、
不良累積ビットは100 つまり1個程度と小さいが、リ
フレッシュ周期がtr0を超えると急速に増大する。
【0066】前述のように、この実施例のダイナミック
型RAMに内蔵されるECC回路ECCは、1ビット誤
りを検出・訂正し、2ビット以上の誤りを検出しうるS
EC・DED型のECC回路とされ、リフレッシュ周期
が上記tr0以下とされる場合の不良累積ビットに充分
に対処できる。また、不良累積ビットのワード線方向へ
の分散を考慮した場合、不良累積ビットがある程度大き
くなった場合でもECC回路ECCによってビット誤り
が訂正される確率は高くなる。この結果、この実施例の
ダイナミック型RAMでは、その通常リードモードにお
けるアクセスタイムに影響を与えることなく、つまりは
ダイナミック型RAMを含むシステムのマシンサイクル
に影響を与えることなく、セルフリフレッシュモードの
周期を長くしてダイナミック型RAMの特にセルフリフ
レッシュモードにおける低消費電力化を図り、その製品
歩留りを高めることができるものである。
型RAMに内蔵されるECC回路ECCは、1ビット誤
りを検出・訂正し、2ビット以上の誤りを検出しうるS
EC・DED型のECC回路とされ、リフレッシュ周期
が上記tr0以下とされる場合の不良累積ビットに充分
に対処できる。また、不良累積ビットのワード線方向へ
の分散を考慮した場合、不良累積ビットがある程度大き
くなった場合でもECC回路ECCによってビット誤り
が訂正される確率は高くなる。この結果、この実施例の
ダイナミック型RAMでは、その通常リードモードにお
けるアクセスタイムに影響を与えることなく、つまりは
ダイナミック型RAMを含むシステムのマシンサイクル
に影響を与えることなく、セルフリフレッシュモードの
周期を長くしてダイナミック型RAMの特にセルフリフ
レッシュモードにおける低消費電力化を図り、その製品
歩留りを高めることができるものである。
【0067】図8には、この発明が適用されたダイナミ
ック型RAMの第2の実施例のブロック図が示されてい
る。なお、この実施例は、前記図1の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。
ック型RAMの第2の実施例のブロック図が示されてい
る。なお、この実施例は、前記図1の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。
【0068】図8において、この実施例のダイナミック
型RAMは、いわゆるシェアドセンス方式をとり、セン
スアンプSA及びECC回路ECCを共有しかつ例えば
最上位ビットの内部アドレス信号Xiに従って択一的に
活性状態とされる一対のメモリアレイMARYL及びM
ARYRを備える。センスアンプSA及びECC回路E
CCは、タイミング発生回路TGから供給されるシェア
ド制御信号SHLが所定のハイレベルとされることで、
その左側のメモリアレイMARYLと接続状態とされ、
シェアド制御信号SHRが所定のハイレベルとされるこ
とで、その右側のメモリアレイMARYRと接続状態と
される。
型RAMは、いわゆるシェアドセンス方式をとり、セン
スアンプSA及びECC回路ECCを共有しかつ例えば
最上位ビットの内部アドレス信号Xiに従って択一的に
活性状態とされる一対のメモリアレイMARYL及びM
ARYRを備える。センスアンプSA及びECC回路E
CCは、タイミング発生回路TGから供給されるシェア
ド制御信号SHLが所定のハイレベルとされることで、
その左側のメモリアレイMARYLと接続状態とされ、
シェアド制御信号SHRが所定のハイレベルとされるこ
とで、その右側のメモリアレイMARYRと接続状態と
される。
【0069】これにより、この実施例のダイナミック型
RAMでは、ECC回路ECCを一対のメモリアレイM
ARYL及びMARYRで共有して低コスト化を図りつ
つ、前記図1の実施例と同様な作用効果を得ることがで
きるものである。
RAMでは、ECC回路ECCを一対のメモリアレイM
ARYL及びMARYRで共有して低コスト化を図りつ
つ、前記図1の実施例と同様な作用効果を得ることがで
きるものである。
【0070】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)セルフリフレッシュモードを有するダイナミック
型RAM等に、ワード線単位で保持情報の誤りを検出
し、訂正するECC回路を設けるとともに、このECC
回路を、セルフリフレッシュモード時のみ選択的に動作
状態とし、あるいはリードモード時にも動作状態する場
合、再書き込みされる保持情報に対してのみ誤り検出・
訂正処理を施し、指定されたアドレスの保持情報は誤り
検出・訂正処理を施すことなく外部に出力することで、
指定されたアドレスの保持情報の出力動作を遅らせるこ
となく、特にリフレッシュ周期が長くされることにとも
なうソフト的な保持情報の誤りを検出し、訂正できると
いう効果が得られる。 (2)上記(1)項により、ダイナミック型RAM等の
アクセスタイム及びこれを含むシステムのマシンサイク
ルに影響を与えることなく、ダイナミック型RAM等の
特にセルフリフレッシュモードにおける低消費電力化を
図り、その製品歩留りを高めることができるという効果
が得られる。
記の通りである。すなわち、 (1)セルフリフレッシュモードを有するダイナミック
型RAM等に、ワード線単位で保持情報の誤りを検出
し、訂正するECC回路を設けるとともに、このECC
回路を、セルフリフレッシュモード時のみ選択的に動作
状態とし、あるいはリードモード時にも動作状態する場
合、再書き込みされる保持情報に対してのみ誤り検出・
訂正処理を施し、指定されたアドレスの保持情報は誤り
検出・訂正処理を施すことなく外部に出力することで、
指定されたアドレスの保持情報の出力動作を遅らせるこ
となく、特にリフレッシュ周期が長くされることにとも
なうソフト的な保持情報の誤りを検出し、訂正できると
いう効果が得られる。 (2)上記(1)項により、ダイナミック型RAM等の
アクセスタイム及びこれを含むシステムのマシンサイク
ルに影響を与えることなく、ダイナミック型RAM等の
特にセルフリフレッシュモードにおける低消費電力化を
図り、その製品歩留りを高めることができるという効果
が得られる。
【0071】(3)上記(1)項及び(2)項におい
て、ダイナミック型RAM等に、例えばハイレベルの試
験信号を入力することでECC回路による保持情報の誤
り検出訂正動作を外部から意図的に停止しうるテストパ
ッドを設けることで、ECC回路の動作を必要に応じて
選択的に停止し、例えばビット誤りの発生状況を試験す
るための試験動作等を正常に実施できるという効果が得
られる。 (4)上記(1)項ないし(3)項において、ダイナミ
ック型RAMが選択的に活性状態とされる複数のメモリ
アレイを備える場合、これらのメモリアレイによりEC
C回路を共有することで、ダイナミック型RAM等の低
コスト化を図りつつ、上記作用効果を得ることができ
る。
て、ダイナミック型RAM等に、例えばハイレベルの試
験信号を入力することでECC回路による保持情報の誤
り検出訂正動作を外部から意図的に停止しうるテストパ
ッドを設けることで、ECC回路の動作を必要に応じて
選択的に停止し、例えばビット誤りの発生状況を試験す
るための試験動作等を正常に実施できるという効果が得
られる。 (4)上記(1)項ないし(3)項において、ダイナミ
ック型RAMが選択的に活性状態とされる複数のメモリ
アレイを備える場合、これらのメモリアレイによりEC
C回路を共有することで、ダイナミック型RAM等の低
コスト化を図りつつ、上記作用効果を得ることができ
る。
【0072】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1及び図8において、ダイナミック型RAMのメ
モリアレイMARYは、その直接周辺回路を含めて任意
数のメモリマットに分割できる。また、ダイナミック型
RAMは、×8又は×16ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクス方式を
とることを必須条件ともしない。ECC回路ECCの動
作を意図的に停止する方法は、テストパッドに限定され
ず、例えばモードレジスタを用いる方法をとってもよ
い。ECC回路ECCが動作状態とされるリフレッシュ
モードは、セルフリフレッシュモードに限定されない。
図8において、ECC回路を共有するメモリアレイの数
は、これらのメモリアレイが選択的に活性状態とされる
ことを条件に任意に設定できる。さらに、ダイナミック
型RAMは、任意のブロック構成をとりうるし、起動制
御信号及び内部制御信号等の名称及び有効レベルならび
に電源電圧の極性等も、種々の実施形態をとりうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1及び図8において、ダイナミック型RAMのメ
モリアレイMARYは、その直接周辺回路を含めて任意
数のメモリマットに分割できる。また、ダイナミック型
RAMは、×8又は×16ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクス方式を
とることを必須条件ともしない。ECC回路ECCの動
作を意図的に停止する方法は、テストパッドに限定され
ず、例えばモードレジスタを用いる方法をとってもよ
い。ECC回路ECCが動作状態とされるリフレッシュ
モードは、セルフリフレッシュモードに限定されない。
図8において、ECC回路を共有するメモリアレイの数
は、これらのメモリアレイが選択的に活性状態とされる
ことを条件に任意に設定できる。さらに、ダイナミック
型RAMは、任意のブロック構成をとりうるし、起動制
御信号及び内部制御信号等の名称及び有効レベルならび
に電源電圧の極性等も、種々の実施形態をとりうる。
【0073】図2において、メモリアレイMARYは、
任意数の冗長素子を含むことができる。また、センスア
ンプSAの各単位回路に設けられるスイッチMOSFE
TN6及びN7は、ECC回路ECCに含まれるものと
してもよいし、各単位回路の具体的構成やMOSFET
の導電型等は、種々の実施形態をとりうる。図3におい
て、ECC回路ECCの具体的構成は、この実施例によ
る制約を受けない。図4〜図6において、各起動制御信
号及び内部制御信号等の絶対的なレベル及び時間関係
は、この発明の主旨に影響を与えない。
任意数の冗長素子を含むことができる。また、センスア
ンプSAの各単位回路に設けられるスイッチMOSFE
TN6及びN7は、ECC回路ECCに含まれるものと
してもよいし、各単位回路の具体的構成やMOSFET
の導電型等は、種々の実施形態をとりうる。図3におい
て、ECC回路ECCの具体的構成は、この実施例によ
る制約を受けない。図4〜図6において、各起動制御信
号及び内部制御信号等の絶対的なレベル及び時間関係
は、この発明の主旨に影響を与えない。
【0074】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型RAMを基本構成とするシンクロナスDRAM等の各
種メモリ集積回路装置やこれを含むシングルチップマイ
クロコンピュータ等にも適用できる。この発明は、少な
くともリフレッシュ動作を必要とするメモリセルが格子
配列されてなるメモリアレイを具備する半導体記憶装置
ならびにこれを含む装置又はシステムに広く適用でき
る。
てなされた発明をその背景となった利用分野であるダイ
ナミック型RAMに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型RAMを基本構成とするシンクロナスDRAM等の各
種メモリ集積回路装置やこれを含むシングルチップマイ
クロコンピュータ等にも適用できる。この発明は、少な
くともリフレッシュ動作を必要とするメモリセルが格子
配列されてなるメモリアレイを具備する半導体記憶装置
ならびにこれを含む装置又はシステムに広く適用でき
る。
【0075】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型RAM等に、ワード線単位で保
持情報の誤りを検出し、訂正するECC回路を設けると
ともに、このECC回路を、セルフリフレッシュモード
時のみ選択的に動作状態とし、あるいは通常のリードモ
ード時にも動作状態する場合、再書き込みされる保持情
報に対してのみ誤り検出・訂正処理を施し、指定された
アドレスの読み出しデータは誤り検出・訂正処理を施す
ことなく外部に出力することで、指定されたアドレスの
読み出しデータの出力動作を遅らせることなく、特にリ
フレッシュ周期が長くされることにともなうソフト的な
保持情報の誤りを検出し、訂正することができる。これ
により、ダイナミック型RAM等のアクセスタイム及び
これを含むシステムのマシンサイクルに影響を与えるこ
となく、ダイナミック型RAM等の特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型RAM等に、ワード線単位で保
持情報の誤りを検出し、訂正するECC回路を設けると
ともに、このECC回路を、セルフリフレッシュモード
時のみ選択的に動作状態とし、あるいは通常のリードモ
ード時にも動作状態する場合、再書き込みされる保持情
報に対してのみ誤り検出・訂正処理を施し、指定された
アドレスの読み出しデータは誤り検出・訂正処理を施す
ことなく外部に出力することで、指定されたアドレスの
読み出しデータの出力動作を遅らせることなく、特にリ
フレッシュ周期が長くされることにともなうソフト的な
保持情報の誤りを検出し、訂正することができる。これ
により、ダイナミック型RAM等のアクセスタイム及び
これを含むシステムのマシンサイクルに影響を与えるこ
となく、ダイナミック型RAM等の特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができる。
【図1】この発明が適用されたダイナミック型RAMの
第1の実施例を示すブロック図である。
第1の実施例を示すブロック図である。
【図2】図1のダイナミック型RAMに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。
【図3】図1のダイナミック型RAMに含まれるECC
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図4】図1のダイナミック型RAMの通常リードモー
ド時の第1の実施例を示す信号波形図である。
ド時の第1の実施例を示す信号波形図である。
【図5】図1のダイナミック型RAMのセルフリフレッ
シュモード時の一実施例を示す信号波形図である。
シュモード時の一実施例を示す信号波形図である。
【図6】図1のダイナミック型RAMの通常リードモー
ド時の第2の実施例を示す信号波形図である。
ド時の第2の実施例を示す信号波形図である。
【図7】図1のダイナミック型RAMのリフレッシュ周
期とメモリセルの不良累積ビットの関係を説明するため
の特性図である。
期とメモリセルの不良累積ビットの関係を説明するため
の特性図である。
【図8】この発明が適用されたダイナミック型RAMの
第2の実施例を示すブロック図である。
第2の実施例を示すブロック図である。
MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、RFC……リフレッ
シュ制御回路、SA……センスアンプ、ECC……EC
C回路、YD……Yアドレスデコーダ、YB……Yアド
レスバッファ、IO……データ入出力回路、TG……タ
イミング発生回路、Din……データ入力端子、Dou
t……データ出力端子、RASB……ロウアドレススト
ローブ信号又はその入力端子、CASB……カラムアド
レスストローブ信号又はその入力端子、WEB……ライ
トイネーブル信号又はその入力端子、A0〜Ai……ア
ドレス信号又はその入力端子、PTES……テストパッ
ド。W0〜Wm……ワード線、B0*〜Bn*……相補
ビット線、BC0*〜BCp*……チェックビット用相
補ビット線、Cs……情報蓄積キャパシタ、Qa……ア
ドレス選択MOSFET、HV……中間電圧、E0*〜
En*,EC0*〜ECp*……ECC回路の相補入出
力ノード、YS0〜YSn……ビット線選択信号、YS
C0〜YSCp……チェックビット用ビット線選択信
号、CSP,CSN……コモンソース線、CD*……相
補共通データ線、PC,XL,XG,PA,YL,Y
G,SRF,EC,EW……内部制御信号。ST……シ
ンドロームツリー、SD……シンドロームデコーダ、D
C……データ訂正回路、S0〜Sq……シンドローム、
C0〜Cn,CC0〜CCp……データ訂正信号。MA
RYL,MARYR……メモリアレイ、XDL,XDR
……Xアドレスデコーダ。P1〜P3……Pチャンネル
MOSFET、N1〜NA……NチャンネルMOSFE
T、V1〜V2……インバータ、V3〜V4……クロッ
クドインバータ、EO……排他的論理和回路。
ダ、XB……Xアドレスバッファ、RFC……リフレッ
シュ制御回路、SA……センスアンプ、ECC……EC
C回路、YD……Yアドレスデコーダ、YB……Yアド
レスバッファ、IO……データ入出力回路、TG……タ
イミング発生回路、Din……データ入力端子、Dou
t……データ出力端子、RASB……ロウアドレススト
ローブ信号又はその入力端子、CASB……カラムアド
レスストローブ信号又はその入力端子、WEB……ライ
トイネーブル信号又はその入力端子、A0〜Ai……ア
ドレス信号又はその入力端子、PTES……テストパッ
ド。W0〜Wm……ワード線、B0*〜Bn*……相補
ビット線、BC0*〜BCp*……チェックビット用相
補ビット線、Cs……情報蓄積キャパシタ、Qa……ア
ドレス選択MOSFET、HV……中間電圧、E0*〜
En*,EC0*〜ECp*……ECC回路の相補入出
力ノード、YS0〜YSn……ビット線選択信号、YS
C0〜YSCp……チェックビット用ビット線選択信
号、CSP,CSN……コモンソース線、CD*……相
補共通データ線、PC,XL,XG,PA,YL,Y
G,SRF,EC,EW……内部制御信号。ST……シ
ンドロームツリー、SD……シンドロームデコーダ、D
C……データ訂正回路、S0〜Sq……シンドローム、
C0〜Cn,CC0〜CCp……データ訂正信号。MA
RYL,MARYR……メモリアレイ、XDL,XDR
……Xアドレスデコーダ。P1〜P3……Pチャンネル
MOSFET、N1〜NA……NチャンネルMOSFE
T、V1〜V2……インバータ、V3〜V4……クロッ
クドインバータ、EO……排他的論理和回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 俊博 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 Fターム(参考) 5B024 AA01 AA15 BA09 CA07 CA15 DA20 EA07 5L106 AA01 BB12 DD11 EE05 FF02 FF04 FF05 GG00 GG03
Claims (6)
- 【請求項1】 保持情報のリフレッシュ動作を必要とす
るメモリセルが格子配列されてなるメモリアレイと、 所定のリフレッシュモードにおいて選択的に動作状態と
され、上記メモリアレイの選択ワード線に結合された所
定数の上記メモリセルから読み出される保持情報の誤り
を検出し、再書き込みに際して訂正するECC回路とを
具備することを特徴とする半導体記憶装置。 - 【請求項2】 請求項1において、 上記ECC回路は、リードモード時は非動作状態とされ
るものであって、 上記リードモードにおいて指定されたアドレスの上記メ
モリセルから読み出される保持情報は、上記ECC回路
による誤り検出及び訂正を受けることなく外部に出力さ
れるものであることを特徴とする半導体記憶装置。 - 【請求項3】 請求項1において、 上記ECC回路は、所定のリードモードにおいても動作
状態とされ、上記メモリアレイの選択ワード線に結合さ
れた所定数の上記メモリセルから読み出される保持情報
の誤りを検出し、再書き込みに際して訂正するものであ
って、 上記リードモードにおいて指定されたアドレスの上記メ
モリセルから読み出される保持情報は、上記ECC回路
による訂正を受けることなく早期に外部に出力されるも
のであることを特徴とする半導体記憶装置。 - 【請求項4】 請求項1,請求項2又は請求項3におい
て、 上記半導体記憶装置は、 上記メモリアレイの各ビット線に対応して設けられる単
位増幅回路を含むセンスアンプと、 上記センスアンプの各単位増幅回路の相補入出力ノード
と上記ECC回路の対応する入出力ノードとの間にそれ
ぞれ設けられ、上記所定のリフレッシュモード又はリー
ドモードにおいて選択的にオン状態とされるスイッチ手
段とを具備するものであって、 上記ECC回路は、 上記メモリアレイの選択ワード線に結合された所定数の
メモリセルから読み出される保持情報をもとに所定ビッ
トのシンドロームを生成するシンドロームツリーと、 上記シンドロームをもとに上記保持情報の各ビットに対
応したデータ訂正信号を生成するシンドロームデコーダ
と、 対応する上記データ訂正信号に従って上記保持情報の対
応するビットを選択的に訂正するデータ訂正回路と、 上記リフレッシュモード又はリードモードにおいて所定
のタイミングで選択的に動作状態とされ、上記データ訂
正回路により訂正された保持情報を上記メモリアレイの
選択ワード線に結合された上記所定数のメモリセルに再
書き込みする書き込み回路とを含むものであることを特
徴とする半導体記憶装置。 - 【請求項5】 請求項1,請求項2,請求項3又は請求
項4において、 上記ECC回路による保持情報の誤り検出訂正動作は、
外部から意図的に停止しうるものとされることを特徴と
する半導体記憶装置。 - 【請求項6】 請求項1,請求項2,請求項3,請求項
4又は請求項5において、 上記ECC回路は、択一的に活性状態とされる複数の上
記メモリアレイにより共有されるものであることを特徴
とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10181702A JP2000011688A (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10181702A JP2000011688A (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000011688A true JP2000011688A (ja) | 2000-01-14 |
Family
ID=16105371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10181702A Pending JP2000011688A (ja) | 1998-06-29 | 1998-06-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000011688A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6697992B2 (en) | 2000-08-14 | 2004-02-24 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
US6967882B1 (en) | 2004-10-15 | 2005-11-22 | Fujitsu Limited | Semiconductor memory including static memory |
KR100816404B1 (ko) * | 2003-03-31 | 2008-03-27 | 후지 주코교 카부시키카이샤 | 유기전해질 커패시터 |
JP2011090448A (ja) * | 2009-10-21 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路 |
CN103187091A (zh) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | Dram自刷新方法 |
-
1998
- 1998-06-29 JP JP10181702A patent/JP2000011688A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6697992B2 (en) | 2000-08-14 | 2004-02-24 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
US7051260B2 (en) | 2000-08-14 | 2006-05-23 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
US7318183B2 (en) | 2000-08-14 | 2008-01-08 | Elpida Memory, Inc. | Data storing method of dynamic RAM and semiconductor memory device |
KR100816404B1 (ko) * | 2003-03-31 | 2008-03-27 | 후지 주코교 카부시키카이샤 | 유기전해질 커패시터 |
US6967882B1 (en) | 2004-10-15 | 2005-11-22 | Fujitsu Limited | Semiconductor memory including static memory |
JP2011090448A (ja) * | 2009-10-21 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路 |
CN103187091A (zh) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | Dram自刷新方法 |
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