TW202343449A - 半導體記憶裝置以及讀取半導體記憶裝置的方法 - Google Patents

Abstract

提供一種半導體記憶裝置，可以容易地辨識發生於輸出資料之錯誤之具體內容。半導體記憶裝置包括：記憶胞陣列，包含複數個記憶胞；錯誤偵測訂正電路，偵測並訂正包含於從記憶胞陣列輸出之資料的錯誤位元，當前述資料包含可訂正之錯誤位元時，將錯誤偵測訊號變成有效；輸入與輸出電路，當前述資料包含不可訂正位元時，輸入與輸出電路停止與前述資料一起輸出之資料選通訊號之時鐘脈衝的至少一者。

Description

半導體記憶裝置以及讀取半導體記憶裝置的方法

本發明係有關於半導體記憶裝置，特別是有關於具備偵測錯誤並訂正之功能的半導體記憶裝置。

在習知半導體記憶裝置中，已知在回應從外部裝置(例如記憶體控制器等)輸入之讀取指令而輸出之資料包含錯誤位元時，有具備偵測錯誤並訂正之功能者，例如錯誤更正碼(Error correcting code，ECC)。例如ISSI所公開的型號為IS67WVH16M8EDALL的HyperRAM ^TM產品，在輸出到外部之資料包含錯誤時，讓用以指示ECC事件發生的ERR訊號變成有效。

然而，對於外部裝置來說，無法根據變成有效的ERR訊號來辨識出除了被輸出之資料發生錯誤之外的事情，亦即難以辨識錯誤的具體內容(例如偵測到可訂正之數目(例如1位元)的錯誤位元，或者，偵測到不可訂正之數目(例如2位元以上)的錯誤位元等)。

有鑑於上述課題，本發明之目的為提供一種半導體記憶裝置，可以容易地辨識發生於被輸出之資料之錯誤的具體內容。

為了解決上述課題，本發明提供一種半導體記憶裝置，包括：記憶胞陣列，包含複數個記憶胞；錯誤偵測訂正電路，耦接至該記憶胞陣列，且被配置為偵測從該記憶胞陣列輸出之資料中的錯誤位元，當該資料包含可訂正之錯誤位元時，將用以表示偵測到該可訂正錯誤位元之錯誤偵測訊號變成有效，且訂正該可訂正之錯誤位元；及輸入與輸出電路，耦接至該錯誤偵測訂正電路，該輸入與輸出電路被配置為自該錯誤偵測訂正電路接收該資料及該錯誤偵測訊號，且輸出資料選通訊號、該資料及該錯誤偵測訊號，其中在該資料包含該可訂正之錯誤位元時，該資料選通訊號具有響應於時脈訊號的複數個時鐘脈衝，在該資料包含不可訂正位元時，該輸入與輸出電路停止產生該資料選通訊號的該些時鐘脈衝的至少一者，其中該不可訂正位元的錯誤位元數大於該錯誤偵測訂正電路可訂正的錯誤位元數。

根據本發明之一實施例，不只可以經由讓錯誤偵測訊號變成有效，辨識出輸出資料包含可訂正錯誤位元，同時也可以經由停止資料選通訊號之時鐘脈衝，辨識出輸出資料包含不可訂正位元。因此，可以根據錯誤偵測訊號以及資料選通訊號，容易地辨識於被輸出之資料發生之錯誤的具體內容。

以下，針對關於本發明之實施例之半導體記憶裝置，參照所附圖式進行詳細說明。此處之實施例僅為例示，本發明並不限於此。另外，在本說明書中，「第一」、「第二」、「第三」等述記，係用以區別某構成要素與其他構成要素，並非用以限定該構成要素之數目、順序、或優先度等。

如第1圖所示，本實施例之半導體記憶裝置10包括具備輸入與輸出(I/O)電路11、指令解碼器12、位址解碼器13、資料匯流排控制電路14、記憶體核心15、以及ECC控制電路16之一個以上的半導體晶片。半導體記憶裝置10內之各元件可以由專用之硬體裝置或邏輯電路構成。另外，在本實施例中，為了簡化說明，例如電源電路等眾所周知的構成並未顯示出。

關於本實施例之半導體記憶裝置10，可以是任何具備偵測以及訂正記憶於內部之資料之錯誤之功能的半導體記憶裝置。例如，可以是靜態隨機存取記憶體 (Dynamic Random Access Memory，DRAM)、虛擬靜態隨機存取記憶體(pseudo-Static Random Access Memory，pSRAM)、靜態隨機存取記憶體(Static Random Access Memory，SRAM)、快閃記憶體等。另外，此處以半導體記憶裝置10為pSRAM之情況作為示例進行說明。pSRAM係將DRAM作為記憶胞陣列以記憶資料，並具備與SRAM相容之介面。另外，pSRAM採用雙倍資料速率( Double Data Rate，DDR)作為資料傳輸方式，可以使用擴張串列周邊介面(Expanded Serial Peripheral Interface:xSPI)以及HyperBus ^TM介面或Xccela ^TM介面作為存取介面。

I/O電路11被配置以在外部裝置(例如記憶體控制器等)與記憶體核心15之間傳送或接收訊號。具體而言，於本實施例中，I/O電路11將從外部裝置輸入之低態有效(負邏輯)晶片選擇訊號CS#或指令訊號CMD等輸出到指令解碼器12。I/O電路11將從外部裝置輸入之外部時脈訊號CLK，輸出到用以根據外部時脈訊號生成內部時脈訊號CLKI(如第2圖所示)之時脈產生器(於圖示中省略)。I/O電路11將從外部裝置輸入之位址訊號ADD輸出到位址解碼器13。I/O電路11將從外部裝置輸入之資料訊號DQ(以下稱為「資料DQ」)輸出到資料匯流排控制電路14，且將從資料匯流排控制電路14輸出之資料DQ輸出到外部裝置中。I/O電路11將要輸出到外部裝置之資料DQ和資料選通訊號RWDS一同輸出到外部裝置。I/O電路11將從ECC控制電路16輸出之錯誤偵測訊號ERR輸出到外部裝置。

指令解碼器12被配置為根據晶片選擇訊號CS#生成高態有效(正邏輯)之活化訊號ACT，且解碼指令訊號CMD以生成內部指令ICMD。在指令解碼器12所生成的內部指令ICMD中，例如，包含讀取訊號、寫入訊號、預充電訊號、更新訊號等。另外，當半導體記憶裝置10為pSRAM，指令解碼器12可以於特定的時序自動地生成更新訊號，而無關乎指令訊號CMD是否自外部裝置輸入。另外，在指令解碼器12將更新訊號作為內部指令ICMD生成的情況下，將待更新之記憶胞的位址訊號輸出到位址解碼器13。

指令解碼器12也可以將生成之活化訊號ACT輸出到I/O電路11之第二控制電路11b。指令解碼器12也可以將生成之內部指令ICMD輸出到位址解碼器13以及資料匯流排控制電路14，而對位址解碼器13及資料匯流排控制電路14進行控制。

位址解碼器13被配置以解碼位址訊號(例如經由I/O電路11從外部裝置輸入之位址訊號ADD，或從指令解碼器12輸入之待更新之記憶胞的位址訊號等)，以生成用以選擇字元線之列位址訊號及用以選擇位元線之行位址訊號，且分別將列位址訊號與行位址訊號輸出到記憶體核心15之列解碼器15a及行解碼器15b。

資料匯流排控制電路14將經由I/O電路11從外部裝置輸入之資料DQ輸出到記憶體核心15之感應放大器(未繪示出)以及ECC控制電路16。或者，資料匯流排控制電路14將從記憶體核心15之感應放大器或ECC控制電路16輸出之資料DQ輸出到I/O電路11。

記憶體核心15可包括：列解碼器15a、行解碼器15b、記憶胞陣列15c、ECC胞陣列15d以及感應放大器 。

記憶胞陣列15c包括陣列狀配置之多個記憶胞(於圖示中省略)。經由I/O電路11從外部輸入之資料DQ被記憶在依指令訊號CMD所選擇的記憶胞中。各記憶胞可以是眾所周知之1電晶體1電容型之記憶胞，也可以是眾所周知的2電晶體2電容之記憶胞。另外，各記憶胞連接到多個字元線的其中一者，以及多個位元線的其中一者。更進一步地，多個字元線各自連接到列解碼器15a，多個位元線各自連接到行解碼器15b以及感應放大器。

ECC胞陣列15d的配置與記憶胞陣列15c相同或相似，因而不再重複敘述。此處，ECC胞陣列15d之記憶容量可以與記憶胞陣列15c之記憶容量相同或不同。另外，ECC胞陣列15d可以記憶對應記憶胞陣列15c的所有資料之檢查資料，也可以只記憶對應記憶胞陣列15c的部分資料的檢查資料。

另外，對於列解碼器15a、行解碼器15b、記憶胞陣列15c以及ECC胞陣列15d各自之記憶胞的資料控制，由於同樣是眾所周知的技術，在本實施例中省略其說明。

ECC控制電路16針對從資料匯流排控制電路14輸出(記憶)到記憶胞陣列15c之資料生成錯誤訂正碼，將生成之錯誤訂正碼內的檢查資料(同位資料)記憶在ECC胞陣列15d。另外，ECC控制電路16回應從指令解碼器12輸入之讀取訊號，利用記憶於ECC胞陣列15d之檢查資料，偵測及訂正包含於從記憶胞陣列15c輸出(讀取)之資料的錯誤位元。接著，ECC控制電路16將錯誤偵測及訂正處理後之資料輸出到資料匯流排控制電路14。另外，當從記憶胞陣列15c輸出之資料包含可訂正之錯誤位元時，ECC控制電路16將用以表示偵測到可訂正之位元之錯誤偵測訊號ERR變成有效(高位準)，並輸出到I/O電路11。ECC控制電路16為本發明「錯誤偵測訂正電路」之一例。

在本實施例中，如第2圖所示，ECC控制電路16包括錯誤訂正碼生成電路16a，針對記憶於記憶胞陣列15c之資料生成錯誤訂正碼(編碼資料)；錯誤偵測電路16b，在從記憶胞陣列讀取生成錯誤訂正碼之資料時，偵測包含於該資料之錯誤位元；及錯誤訂正電路16c，在錯誤偵測電路16b偵測到可訂正錯誤位元時，訂正該錯誤位元。

此處，錯誤訂正碼之生成處理，以及錯誤位元之偵測以及訂正處理，例如，可以利用漢明碼或BCH(Bose- Chaudhuri-Hocquenghem)碼等眾所周知的方法進行。於本實施例中，當資料DQ中存在一個錯誤位元時，該錯誤位元是可以被ECC控制電路16偵測及訂正的，然而當資料DQ包含兩個以上的錯誤位元時，ECC控制電路16無法訂正該等錯誤位元。

以下針對資料記憶於記憶胞陣列15c的情況進行說明。如第2圖所示，在8位元之資料DQ[7:0]從資料匯流排控制電路14輸入到ECC控制電路16後，錯誤訂正碼生成電路16a針對資料DQ[7:0]生成錯誤訂正碼(編碼資料)，將生成之錯誤訂正碼內的4位元之檢查資料(同位資料)記憶於ECC胞陣列15d。此處，錯誤訂正碼生成電路16a可以將生成之錯誤訂正碼內之資料DQ[7:0]記憶於記憶胞陣列15c，也可以控制資料匯流排控制電路14將資料DQ[7:0]記憶於記憶胞陣列15c。需注意的是，成為編碼資料之來源的資料DQ之長度以及檢查資料之長度，可以依實際需求來設計，本發明不為此限。

接著，針對從記憶胞陣列15c輸出(讀取)資料DQ[7:0]的情況進行說明。在本實施例中，I/O電路11包括第一控制電路11a與第二控制電路11b。在資料DQ[7:0]從記憶胞陣列15c輸出後，ECC控制電路16之錯誤偵測電路16b從ECC胞陣列15d取得對應被輸出之資料DQ[7:0]的檢查資料，利用取得之檢查資料，偵測包含於被輸出之資料DQ[7:0]的錯誤位元。此處，從記憶胞陣列15c輸出之資料DQ[7:0]，可以經由資料匯流排控制電路14輸出到錯誤偵測電路16b。另外，錯誤偵測電路16b向錯誤訂正電路16c輸出被偵測錯誤位元之資料DQ[7:0]，以及對應該資料DQ[7:0]之檢查資料。

此處，ECC控制電路16之錯誤偵測電路16b，在資料DQ[7:0]存在的錯誤位元的數量為可訂正之數目(例如1個)時，將錯誤偵測訊號ERR變成有效(高位準)，並將有效的錯誤偵測訊號ERR輸出到錯誤訂正電路16c及I/O電路11之第二控制電路11b。

另外，在本實施例中，在資料DQ[7:0]存在可訂正錯誤位元時，錯誤偵測電路16b將錯誤偵測訊號ERR變成有效(高位準)，直到包含資料DQ[7:0]之資料序列之讀取操作完成為止(例如從晶片選擇訊號CS#變成有效(低位準)開始直到變成無效(高位準)為止)。藉由如此，可以容易地辨識資料序列之中包含存在可訂正錯誤位元之資料DQ[7:0]。

另外，當資料DQ[7:0]具有無法訂正之數目(例如2個以上)之錯誤位元(簡稱為不可訂正位元)時，錯誤偵測電路16b將用以表示偵測到不可訂正位元之偵測訊號ED變成有效(高位準)，並輸出到錯誤訂正電路16c以及I/O電路11之第一控制電路11a。

另外，在本實施例中，在資料DQ[7:0]具有不可訂正位元時，錯誤偵測電路16b可讓偵測訊號ED變成有效(高位準)，直到包含資料DQ[7:0]之資料序列之讀取操作完成為止。

在本實施例中，在錯誤偵測訊號ERR變成有效時，錯誤訂正電路16c利用從錯誤偵測電路16b輸入之檢查資料，訂正從錯誤偵測電路16b輸入之資料DQ[7:0]。接著，錯誤訂正電路16c將訂正後之資料DQ[7:0]輸出到I/O電路11之第二控制電路11b。另外，錯誤訂正電路16c在偵測訊號ED變成有效時，可以不訂正處理從錯誤偵測電路16b輸入之資料DQ[7:0]，而將具有不可訂正位元的資料DQ[7:0]輸出到第二控制電路11b。

在偵測訊號ED變成無效(低位準)時(也就是資料DQ[7:0]不包含不可訂正位元時)，I/O電路11之第一控制電路11a將產生與資料選通訊號RWDS對應且響應於內部時脈訊號CLKI而雙態觸變(toggle)的資料選通前置訊號PRWDS，並將資料選通前置訊號PRWDS輸出到I/O電路11之第二控制電路11b。另外，在偵測訊號ED變成有效(高位準)時(也就是資料DQ[7:0]包含不可訂正位元時)，第一控制電路11a停止產生資料選通前置訊號PRWDS之時鐘脈衝(即未輸出具有雙態觸變的資料選通前置訊號PRWDS)。

另外，在本實施例中，在資料DQ[7:0]存在不可訂正位元(也就是偵測訊號ED變成有效)時，I/O電路11之第一控制電路11a停止產生資料選通前置訊號PRWDS，直到包含資料DQ[7:0]之資料序列之讀取操作完成為止。響應於此，在相同的期間，I/O電路11之第二控制電路11b將停止產生具有雙態觸變的資料選通訊號RWDS，因而可以容易地辨識出資料序列中包含存在不可訂正位元之資料DQ[7:0]。

在具備記憶胞陣列15c、ECC控制電路16(錯誤偵測訂正電路)、以及第一控制電路11a的半導體晶片被選擇時(也就是晶片選擇訊號CS#變成有效時)，I/O電路11之第二控制電路11b將被輸入的資料DQ[7:0]輸出到資料端子(圖示省略)，將被輸入的錯誤偵測訊號ERR輸出到ERR輸出用端子(圖示省略)，且將被輸入的資料選通前置訊號PRWDS作為資料選通訊號RWDS輸出到資料選通端子(圖示省略)。藉此，資料DQ[7:0]、錯誤偵測訊號ERR、以及資料選通訊號RWDS可以經由對應的端子輸出到外部裝置。

另外，在具備記憶胞陣列15c、ECC控制電路16(錯誤偵測訂正電路)、及第一控制電路11a的半導體晶片沒有被選擇時(也就是晶片選擇訊號CS#變成無效時)，I/O電路11之第二控制電路11b被配置為設定從半導體晶片輸出之錯誤偵測訊號ERR、資料DQ[7:0]、以及資料選通訊號RWDS之中的至少一者為高阻抗狀態。

第3圖係針對I/O電路11之第一控制電路11a之構成進行說明。第一控制電路11a包括資料選通(RWDS)驅動器100，其被配置為根據時脈訊號(此處為內部時脈訊號CLKI)，生成對應資料選通訊號RWDS之資料選通前置訊號PRWDS。於本實施例中，RWDS驅動器100包括邏輯閘電路108、開關電路107、反向器105及鎖存電路106。邏輯閘電路108被配置為根據內部時脈訊號CLKI產生響應於時脈訊號而雙態觸變之時鐘脈衝。開關電路107耦接於邏輯閘電路108與鎖存電路106之間，且被配置為根據偵測訊號ED而被控制為開啟(on)狀態或關斷(off)狀態，以決定是否將邏輯閘電路108的輸出提供至鎖存電路106。反向器105被配置以產生偵測訊號ED之邏輯反轉訊號，且將偵測訊號ED之邏輯反轉訊號提供至開關電路107。

邏輯閘電路108包括串聯於高電位側電源VDD與低電位側電源VSS之間的P通道型MOSFET 101與N通道型MOSFET 103。由 MOSFET 102與MOSFET 104所構成之開關電路107連接至MOSFET 101及103之間的節點。開關電路107之輸出連接到鎖存電路106，而鎖存電路106的輸出訊號作為資料選通前置訊號PRWDS從RWDS驅動器100被輸出。

從ECC控制電路16之錯誤偵測電路16b輸出之偵測訊號ED輸入到MOSFET 102之閘極，由反向器105生成之偵測訊號ED之邏輯反轉訊號輸入到MOSFET 104之閘極。另外，時脈訊號(內部時脈訊號CLKI)輸入到 MOSFET 101、103各自的閘極。

根據本實施例的RWDS驅動器100，響應於偵測訊號ED變成無效(低位準)，開關電路107為開啟狀態，使鎖存電路106可以輸出響應於時脈訊號(內部時脈訊號CLKI)而雙態觸變之資料選通前置訊號PRWDS的時鐘脈衝。另一方面，響應於偵測訊號ED變成有效(高位準)，開關電路107為關斷狀態，使鎖存電路106鎖存已保持在其中的資料選通前置訊號PRWDS的前一週期，且停止產生資料選通前置訊號PRWDS的時鐘脈衝。

參照第4圖，針對I/O電路11之第二控制電路11b之構成進行說明。第二控制電路11b包括晶片外驅動器(off-chip driver)200。晶片外驅動器200包括上拉電路211、下拉電路212、上拉電路控制電路213及下拉電路控制電路214。上拉電路控制電路213被配置以根據輸入訊號Input(此處為資料[7:0]、資料選通訊號RWDS、以及錯誤偵測訊號ERR中的任一者)與活化訊號ACT，產生用以控制上拉電路211之第一閘控制訊號。下拉電路控制電路214被配置以根據輸入訊號Input之邏輯反轉訊號與活化訊號ACT之邏輯反轉訊號，產生用以控制下拉電路212之第二閘控制訊號。

於本實施例中，上拉電路控制電路213包括P通道型MOSFET 201、N通道型MOSFET 202、203及P通道型MOSFET 204。下拉電路控制電路214包括反向器205、206、P通道型MOSFET 207、208、N通道型MOSFET 209及210。上拉電路211包括P通道型MOSFET，且下拉電路212包括N通道型MOSFET。

MOSFET 201、202、203串聯連接於高電位側電源VDD與低電位側電源VSS之間。MOSFET 201、202間之連接節點連接MOSFET 204之汲極以及MOSFET 211之閘極。另外，MOSFET 204之源極連接高電位側電源VDD。

輸入訊號Input被輸入到MOSFET 201、203各自的閘極。另外，活化訊號ACT被輸入到MOSFET 202、204各自的閘極。

MOSFET 207、208、209串聯連接於高電位側電源VDD與低電位側電源VSS之間。MOSFET 208、209之間的連接節點連接MOSFET 210之汲極以及MOSFET 212之閘極。另外，MOSFET 210之源極連接低電位側電源VSS。

被反向器205邏輯反轉之輸入訊號Input的邏輯反轉訊號輸入到MOSFET 207、210各自的閘極。另外，被反向器206邏輯反轉之活化訊號ACT的邏輯反轉訊號輸入到MOSFET 208、209各自的閘極。

MOSFET 211、212串聯連接於高電位側電源VDD與低電位側電源VSS之間。另外，MOSFET 211、212間的連接節點之訊號，作為輸出訊號(此處為資料[7:0]、資料選通訊號RWDS以及錯誤偵測訊號ERR之中任一者)從晶片外驅動器200輸出。

像這樣構成的晶片外驅動器200，將高電位側電源VDD與低電位側電源VSS之任一者根據輸入訊號Input之邏輯輸出。例如，當活化訊號ACT為高位準，且輸入訊號Input為高位準時，MOSFET 211成為開啟狀態，MOSFET 212成為關閉狀態。藉由如此，晶片外驅動器200輸出高位準(高電位側電源VDD)。另外，活化訊號ACT為高位準，輸入訊號Input為低位準的情況下，MOSFET 211成為關閉狀態，MOSFET 212成為開啟狀態。藉由如此，晶片外驅動器200輸出低位準(低電位側電源VSS)。

另一方面，活化訊號ACT為低位準的情況下，MOSFET 211、212各自成為關閉狀態。也就是說，在此情況下，高電位側電源VDD以及低電位側電源VSS各自成為與晶片外驅動器200之輸出斷路之狀態(高阻抗狀態)。藉由如此，從晶片外驅動器200輸出之訊號(此處為資料[7:0]、資料選通訊號RWDS、以及錯誤偵測訊號ERR之中任一者)被設定為高阻抗狀態。

如第5圖所示，於半導體記憶裝置10之讀取操作中，在半導體晶片沒有被選擇時(晶片選擇訊號CS#變成無效(高位準)時)，資料選通訊號RWDS、資料DQ[7:0]、以及錯誤偵測訊號ERR之中任一者(在圖中的例子為資料選通訊號RWDS以及資料DQ[7:0])成為高阻抗狀態(Hi-Z)。於本實施例中，晶片選擇訊號CS#例如在外部時脈訊號CLK之第一時脈的下降邊緣變成有效，且從外部時脈訊號CLK之第1時脈的下降邊緣開始到外部時脈訊號CLK之第4時脈的下降邊緣為止的期間，指令(此處為讀取指令)及位址被輸入至半導體記憶裝置10中。

接著，在本實施例中，回應外部時脈訊號CLK之第6時脈以後的各時脈之上升邊緣，I/O電路11產生資料選通訊號RWDS之時鐘脈衝，在各時脈之上升邊緣以及下降邊緣輸出資料DQ[7:0]。此處，在外部時脈訊號CLK之第7時脈的上升邊緣，錯誤偵測電路16b偵測到資料DQ[7:0]包含可訂正錯誤位元(圖中顯示ECC)，且輸出變成有效(“H”)的錯誤偵測訊號ERR。在本實施例中，自錯誤偵測訊號ERR變成有效起，直到讀取操作完成為止，錯誤偵測訊號ERR保持為有效。另外，在本實施例中，在外部時脈訊號CLK之第8時脈的上升邊緣，錯誤偵測電路16b偵測到資料DQ[7:0]包含不可訂正位元，且輸出變成有效的偵測訊號ED至第一控制部11a，進而使第二控制部11b停止產生資料選通訊號RWDS之時鐘脈衝。於本實施例中，自偵測訊號ED變成有效直到讀取操作完成為止，第二控制部11b停止產生資料選通訊號RWDS之時鐘脈衝。

根據本實施例，可以容易地辨識出資料序列中包含不可訂正位元之資料。此外，可以容易地辨識出資料序列中包含可訂正錯誤位元之資料。

接著，參照第6圖，針對關於本實施例之讀取半導體記憶裝置10之方法的步驟進行說明。

首先，檢查從記憶胞陣列15c輸出之資料是否存在錯誤(步驟S300)。具體而言，ECC控制電路16之錯誤偵測電路16b利用記憶於ECC胞陣列15d之檢查資料，以判別從記憶胞陣列15c輸出之資料是否包含錯誤位元。

在步驟300判斷不存在錯誤的情況下，將錯誤偵測訊號ERR維持在低位準，且在資料輸出的期間響應於時脈訊號產生資料選通訊號RWDS之多個時鐘脈衝(步驟S301)。具體而言，ECC控制電路16之錯誤偵測電路16b將錯誤偵測訊號ERR變成無效(低位準)，並輸出到ECC控制電路16之錯誤訂正電路16c以及I/O電路11之第二控制電路11b。

在步驟300檢查到從記憶胞陣列15c輸出之資料存在錯誤，且錯誤的位元數目為可訂正之數目(此處為1個)的情況下，將錯誤偵測訊號ERR設為高位準(步驟S302)。具體而言，ECC控制電路16之錯誤偵測電路16b將錯誤偵測訊號ERR變成有效(高位準)，並輸出到ECC控制電路16之錯誤訂正電路16c以及I/O電路11之第二控制電路11b。另外，錯誤位元將在ECC控制電路16之錯誤訂正電路16c被訂正。

在步驟S300檢查到在從記憶胞陣列15c輸出之資料存在錯誤，且錯誤的位元數目為不可訂正之數目(此處為2個以上)的情況下，停止產生資料選通訊號RWDS之時鐘脈衝(步驟S303)。具體而言，藉由I/O電路11之第一控制電路11a停止生成與資料選通訊號RWDS對應的資料選通前置訊號PRWDS的時鐘脈衝，第二控制電路11b停止生成資料選通訊號RWDS的時鐘脈衝。

如上所述，根據本實施例之半導體記憶裝置10，當從記憶胞陣列15c輸出之資料DQ[7:0]包含可訂正之錯誤位元時，錯誤偵測訊號ERR會變成有效。當資料DQ[7:0]包含不可訂正位元時，停止產生資料選通訊號RWDS之時鐘脈衝。藉此，經由讓錯誤偵測訊號ERR變成有效，不只變得可以辨識可訂正之錯誤位元包含於被輸出之資料DQ[7:0]，經由停止產生資料選通訊號RWDS之時鐘脈衝，也變得可以辨識不可訂正位元包含於被輸出之資料DQ[7:0]。因此，根據錯誤偵測訊號ERR以及資料選通訊號RWDS，可以容易地辨識發生於輸出之資料DQ[7:0]之錯誤之具體內容。

另外，在本實施例中，當具備第二控制電路11b、記憶胞陣列15c、ECC控制電路16(錯誤偵測訂正電路)、以及第一控制電路11a之半導體晶片沒有被選擇的情況下，將從半導體晶片被輸出之錯誤偵測訊號ERR、資料DQ[7:0]、以及資料選通訊號RWDS之中的至少一者設為高阻抗狀態(Hi-Z)。藉由如此，例如，即使在連接共通之訊號匯流排的複數個半導體晶片被設置在半導體記憶裝置10上的情況下，可以制止複數個半導體晶片各自輸出之訊號(錯誤偵測訊號ERR、資料DQ[7:0]、以及資料選通訊號RWDS之中至少一者)在共通的訊號匯流排上衝突。

以下，針對本發明之第二實施例進行說明。於本實施例中，與第一實施例的差異如下。於本實施例中，當從記憶胞陣列15c輸出之資料DQ[7:0]包含可訂正之錯誤位元時，半導體記憶裝置10僅在資料DQ[7:0]的被訂正位元被輸出的期間，使錯誤偵測訊號ERR變成有效。此外，當從記憶胞陣列15c輸出之資料DQ[7:0]包含不可訂正位元時，僅在資料DQ[7:0]被輸出的期間停止產生資料選通訊號RWDS之時鐘脈衝。以下針對與第一實施例不同之部分進行說明。

第7圖為顯示本實施例之半導體記憶裝置10之讀取操作之一例的時序圖。在本實施例中，在外部時脈訊號CLK之第7時脈的上升邊緣，錯誤偵測電路16b偵測到資料DQ[7:0]包含可訂正之錯誤位元(圖中顯示ECC)，且輸出變成有效(“H”)的錯誤偵測訊號ERR。此處，在錯誤偵測訊號ERR變成有效後，在資料DQ[7:0]的可訂正之錯誤位元的下一個位元(在圖中的例子為外部時脈訊號CLK之第7時脈的下降邊緣被輸出的資料)被輸出時，錯誤偵測訊號ERR變成無效。也就是，半導體記憶裝置10僅在資料DQ[7:0]的被訂正位元(圖中顯示ECC)被輸出的期間，使錯誤偵測訊號ERR變成有效。另外，在本實施例中，在外部時脈訊號CLK之第8時脈的上升邊緣，錯誤偵測電路16b偵測到資料DQ[7:0]包含不可訂正位元，且第二控制電路11b停止產生資料選通訊號RWDS之時鐘脈衝。此處，第二控制電路11b僅在偵測到不可訂正位元起至資料DQ[7:0]的下一個位元(在圖中的例子為在外部時脈訊號CLK之第8時脈的下降邊緣輸出之資料)被輸出為止，停止產生資料選通訊號RWDS之一個時鐘脈衝。

如上所述，根據本實施例，每筆(例如，在八進制的情況下為每一位元組)資料DQ[7:0]的各位元響應於外部時脈訊號CLK而被輸出。根據本實施例可以識別出每筆被輸出之資料DQ[7:0]的不可訂正位元。此外，由於可以針對資料中除了不可訂正位元以外的其他位元產生對應的資料選通訊號RWDS之時鐘脈衝，當資料序列包含不可訂正位元之資料DQ[7:0]時，可以避免不可訂正位元之後續不存在錯誤的位元變得無效(也就是僅不輸出不可訂正位元，且得以輸出在不可訂正位元之後的正確位元)。

另外，根據本實施例，可以識別出每筆被輸出之資料DQ[7:0]的可訂正之錯誤位元。此外，由於可以針對資料中除了可訂正位元以外的其他位元被輸出的期間將錯誤偵測訊號ERR變成無效，可以容易地判別可訂正之錯誤位元被包含於資料序列內的哪一筆資料中。

以上說明之各實施例之記載，是為了讓本發明容易理解，並非用以限定本發明。因此，上述各實施例所揭露的各要素，包含屬於本發明技術範圍的所有設計變更以及均等物。

舉例而言，在上述第一實施例中，也可以與第二實施例同樣地，只在包含可訂正之錯誤位元的資料DQ[7:0]被輸出的期間讓錯誤偵測訊號ERR變成有效，或者也可以只在包含不可訂正位元之資料DQ[7:0]被輸出的期間，停止產生資料選通訊號RWDS之時鐘脈衝。

另外，上述各實施例中的半導體記憶裝置10內的各電路11~16、100、200為構成之一例，也可以被適宜地變更，或也可以採用其他各種構成。

10:半導體記憶裝置 11:I/O電路 11a:第一控制電路 11b:第二控制電路 12:指令解碼器 13:位址解碼器 14:資料匯流排控制電路 15:記憶體核心 15a:列解碼器 15b:行解碼器 15c:記憶胞陣列 15d:ECC胞陣列 16:ECC控制電路 16a:錯誤訂正碼生成電路 16b:錯誤偵測電路 16c:錯誤訂正電路 100:資料選通驅動器 101~104:MOSFET 105:反向器 106:鎖存電路 107:開關電路 108:邏輯閘電路 200:晶片外驅動器 201~204:MOSFET 205~206:反向器 207~212:MOSFET 213:上拉電路控制電路 214:下拉電路控制電路 ACT:活化訊號 ADD:位址訊號 CS#:晶片選擇訊號 CLK:外部時脈訊號 CLKI:內部時脈訊號 CMD:指令訊號 CS#:晶片選擇訊號 DQ:資料訊號 ED:偵測訊號 ERR:錯誤偵測訊號 ICMD:內部指令 Input:輸入訊號 PRWDS:對應資料選通訊號之訊號 RWDS:資料選通訊號 VDD:高電位側電源 VSS:低電位側電源 S300~S303:步驟流程圖

第1圖顯示關於本發明之第一實施例之半導體記憶裝置的構成例之方塊圖。 第2圖為說明本實施例之半導體記憶裝置之資料控制之一例之示意圖。 第3圖顯示第一控制電路之構成例之示意圖。 第4圖顯示第二控制電路之構成例之示意圖。 第5圖顯示本發明之第一實施例的半導體記憶裝置之讀取操作之時序圖。 第6圖顯示本實施例之讀取半導體記憶裝置之方法的步驟流程圖。 第7圖顯示關於本發明之第二實施例之半導體記憶裝置之讀取操作之時序圖。

11a:第一控制電路

11b:第二控制電路

15c:記憶胞陣列

15d:ECC胞陣列

16:ECC控制電路

16a:錯誤訂正碼生成電路

16b:錯誤偵測電路

16c:錯誤訂正電路

CLKI:內部時脈訊號

DQ:資料訊號

ED:偵測訊號

ERR:錯誤偵測訊號

PRWDS:對應資料選通訊號之訊號

RWDS:資料選通訊號

Claims (20)

1. 一種半導體記憶裝置，包括： 記憶胞陣列，包含複數個記憶胞； 錯誤偵測訂正電路，耦接至該記憶胞陣列，且被配置為偵測從該記憶胞陣列輸出之資料中的錯誤位元，當該資料包含可訂正之錯誤位元時，將用以表示偵測到該可訂正錯誤位元之錯誤偵測訊號變成有效，且訂正該可訂正之錯誤位元；及 輸入與輸出電路，耦接至該錯誤偵測訂正電路，該輸入與輸出電路被配置為自該錯誤偵測訂正電路接收該資料及該錯誤偵測訊號，且輸出資料選通訊號、該資料及該錯誤偵測訊號，其中在該資料包含該可訂正之錯誤位元時，該資料選通訊號具有響應於時脈訊號的複數個時鐘脈衝，在該資料包含不可訂正位元時，該輸入與輸出電路停止產生該資料選通訊號的該些時鐘脈衝的至少一者，其中該不可訂正位元的錯誤位元數大於該錯誤偵測訂正電路可訂正的錯誤位元數。
2. 如請求項1之半導體記憶裝置，其中： 該錯誤偵測訂正電路被配置為判別該資料是否包含該不可訂正位元，當該資料包含該不可訂正位元時，該錯誤偵測訂正電路將用以表示偵測到不可訂正位元之偵測訊號變成有效，且該錯誤偵測訂正電路將該偵測訊號輸出至該輸入與輸出電路。
3. 如請求項2之半導體記憶裝置，其中該輸入與輸出電路僅在該偵測訊號變成有效的期間，停止產生該資料選通訊號之該些時鐘脈衝的至少一者。
4. 如請求項2之半導體記憶裝置，其中在該資料包含該不可訂正位元時，該輸入與輸出電路停止產生該資料選通訊號之該些時鐘脈衝，直到包含該資料之資料序列之讀取操作完成為止。
5. 如請求項1之半導體記憶裝置，其中該錯誤偵測訂正電路被配置為僅在包含該可訂正錯誤位元之該資料被輸出的期間，將該錯誤偵測訊號變成有效。
6. 如請求項1之半導體記憶裝置，其中該錯誤偵測訂正電路被配置為，在該資料包含該可訂正錯誤位元時，將該錯誤偵測訊號變成有效，直到包含該資料之資料序列之讀取操作完成為止。
7. 如請求項2之半導體記憶裝置，其中： 該輸入與輸出電路包括第一控制電路與第二控制電路，該第二控制電路輸出該資料選通訊號、該資料及該錯誤偵測訊號； 該錯誤偵測訂正電路包括錯誤偵測電路與錯誤訂正電路，且該錯誤偵測電路被配置為產生該偵測訊號及該錯誤偵測訊號，將該偵測訊號輸出至該錯誤訂正電路以及該第一控制電路，且將該錯誤偵測訊號輸出至該錯誤訂正電路以及該第二控制電路； 其中該第一控制電路被配置為根據該偵測訊號與該時脈訊號產生與該資料選通訊號對應的資料選通前置訊號，且將該資料選通前置訊號輸出至該第二控制電路。
8. 如請求項7之半導體記憶裝置，其中該第二控制電路被配置為在包含該記憶胞陣列、該錯誤偵測訂正電路、以及該第一控制電路之半導體晶片沒有被選擇時，將從該半導體晶片輸出之該錯誤偵測訊號、該資料、以及該資料選通訊號中的至少一者設定為高阻抗狀態。
9. 如請求項7之半導體記憶裝置，其中該第一控制電路包括資料選通驅動器，且該資料選通驅動器包括： 邏輯閘電路，被配置為響應於該時脈訊號產生雙態觸變之時鐘脈衝。
10. 如請求項9之半導體記憶裝置，其中該邏輯閘電路包括串聯於高電位側電源與低電位側電源之間的P通道型MOSFET與N通道型MOSFET，且該P通道型MOSFET與該N通道型MOSFET的閘極均耦接至該時脈訊號； 其中該資料選通驅動器更包括： 開關電路，耦接至該P通道型MOSFET與該N通道型MOSFET之間的節點，被配置為接收該偵測訊號，且在該偵測訊號變成無效時為開啟狀態，以輸出來自該邏輯閘電路的該時鐘脈衝； 其中，在該偵測訊號變成有效時，該開關電路為關斷狀態，以停止輸出來自該邏輯閘電路的該時鐘脈衝。
11. 如請求項10之半導體記憶裝置，其中該資料選通驅動器更包括： 鎖存電路，耦接至該開關電路之輸出，且被配置以將來自該開關電路的該時鐘脈衝作為該資料選通前置訊號而輸出；及 反向器，被配置為接收該偵測訊號，產生該偵測訊號之邏輯反轉訊號，且將該偵測訊號之該邏輯反轉訊號提供至該開關電路的閘極； 其中，在該開關電路為關斷狀態時，該鎖存電路鎖存已保持於該鎖存電路中的該資料選通前置訊號的前一週期，且停止產生該資料選通前置訊號的該時鐘脈衝。
12. 如請求項7之半導體記憶裝置，更包括指令解碼器，耦接至該第二控制電路，其被配置為根據晶片選擇訊號生成活化訊號，且將該活化訊號輸出至該第二控制電路。
13. 如請求項12之半導體記憶裝置，其中該第二控制電路包括晶片外驅動器，且該晶片外驅動器包括： 上拉電路控制電路，被配置以根據該資料、該資料選通訊號、以及該錯誤偵測訊號之中的任一者與該活化訊號，產生第一閘控制訊號； 上拉電路，耦接於高電位側電源與該晶片外驅動器的輸出之間，且耦接至該上拉電路控制電路的輸出，且受到該第一閘控制訊號的控制； 下拉電路控制電路，被配置以根據該資料、該資料選通訊號、以及該錯誤偵測訊號之中的任一者的邏輯反轉訊號與該活化訊號的邏輯反轉訊號，產生第二閘控制訊號；及 下拉電路，耦接於低電位側電源與該晶片外驅動器的輸出之間，且耦接至該下拉電路控制電路的輸出，且受到該第二閘控制訊號的控制。
14. 如請求項13之半導體記憶裝置，其中當該活化訊號為高位準，且該資料、該資料選通訊號以及該錯誤偵測訊號之中的任一者為高位準時，該上拉電路為開啟狀態，且該下拉電路為關閉狀態，使該晶片外驅動器輸出高位準。
15. 如請求項13之半導體記憶裝置，其中當該活化訊號為高位準，且該資料、該資料選通訊號以及該錯誤偵測訊號之中的任一者為低位準時，該上拉電路為關閉狀態，且該下拉電路為開啟狀態，使該晶片外驅動器輸出低位準。
16. 如請求項13之半導體記憶裝置，其中該上拉電路控制電路包括第一P通道型MOSFET、第一N通道型MOSFET、第二N通道型MOSFET及第二P通道型MOSFET，該第一P通道型MOSFET、該第一N通道型MOSFET及該第二N通道型MOSFET串聯連接於高電位側電源與低電位側電源之間，該第二P通道型MOSFET耦接於該第一P通道型MOSFET及該第一N通道型MOSFET間之連接節點及該高電位側電源之間，該第一P通道型MOSFET及該第一N通道型MOSFET間之該連接節點被配置以輸出該第一閘控制訊號，該資料、該資料選通訊號、以及該錯誤偵測訊號之中的任一者被輸入到該第一P通道型MOSFET與該第二N通道型MOSFET各自的閘極，該活化訊號被輸入到該第一N通道型MOSFET與該第二P通道型MOSFET各自的閘極。
17. 如請求項13之半導體記憶裝置，其中該下拉電路控制電路包括第一P通道型MOSFET、第二P通道型MOSFET、第一N通道型MOSFET及第二N通道型MOSFET，該第一P通道型MOSFET、該第二P通道型MOSFET及該第一N通道型MOSFET 串聯連接於高電位側電源與低電位側電源之間，該第二N通道型MOSFET耦接於該第二P通道型MOSFET與該第一N通道型MOSFET之間的連接節點及該低電位側電源之間，該第二P通道型MOSFET與該第一N通道型MOSFET之間的該連接節點被配置以輸出該第二閘控制訊號，該資料、該資料選通訊號、以及該錯誤偵測訊號之中的任一者的邏輯反轉訊號被輸入到該第一P通道型MOSFET與該第二N通道型MOSFET各自的閘極，該活化訊號的邏輯反轉訊號被輸入到該第二P通道型MOSFET與該第一N通道型MOSFET各自的閘極。
18. 一種讀取半導體記憶裝置的方法，包括： 檢查從該半導體記憶裝置的記憶胞陣列輸出之資料是否存在錯誤； 在檢查到該資料不存在錯誤的情況下，將錯誤偵測訊號維持在無效狀態，且在該資料輸出的期間響應於時脈訊號產生資料選通訊號之多個時鐘脈衝； 在檢查到該資料存在可訂正之錯誤位元的情況下，將該錯誤偵測訊號設為有效狀態； 在檢查到該資料存在不可訂正之錯誤位元的情況下，停止產生該資料選通訊號的該些時鐘脈衝的至少一者。
19. 如請求項18之讀取半導體記憶裝置的方法，其中該半導體記憶裝置包括複數個半導體晶片，且該方法更包括將從該些半導體晶片中未被選擇者所輸出之該錯誤偵測訊號、該資料、以及該資料選通訊號中的至少一者設定為高阻抗狀態。
20. 如請求項18之讀取半導體記憶裝置的方法，其中該停止產生該資料選通訊號的該些時鐘脈衝的至少一者的步驟包括： 將用以表示偵測到不可訂正位元之偵測訊號變成有效； 其中，僅在該偵測訊號變成有效的期間，停止產生該資料選通訊號之該些時鐘脈衝的至少一者。

Images