JP2000009810A - 半導体試験用デ―タ処理装置及び方法並びに半導体試験装置 - Google Patents
半導体試験用デ―タ処理装置及び方法並びに半導体試験装置Info
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Abstract
の生成及びシュミレーションデータとテストデータとの
相互間の変換が容易に可能であり、シュミレーションデ
ータ精度と半導体装置用テスタ精度との検証,不確定イ
ベント及びI/Oデットバンドの検証を行なうことが可
能となる半導体試験用データ処理装置及び方法並びに半
導体試験装置を提供することを目的とする。 【解決手段】 半導体のシュミレーションデータを取り
込むイベント情報バッファ14と、取り込むデータ部分
を指定するサイクルカウンタ16と、取り込んだデータ
から変化の状態と変化の時間とを取り込み記憶するタイ
ミング情報バッファ15と、取り込んだデータによりテ
スタ19に供給できるテストデータを作成するテストデ
ータバッファ17とを有することにより前記課題を解決
することが可能となる。
Description
に係り、特に半導体装置の試験時に使用するテストデー
タを作成する半導体試験用データ処理装置及び方法に関
する。
下、LSIと言う)の小型化,高集積化に伴いLSI等
の動作検証を行なう半導体装置のテストが重要になって
きている。半導体装置のテストは、半導体設計時にソフ
トウエアで仮想的に機能動作を行なった結果を所定の時
間単位で採取した情報であるシュミレーションデータを
利用して行われ、時間軸に対応するシュミレーションデ
ータをサイクル(周期)軸に対応するテストデータに加
工して、そのテストデータを利用してテスタで行なうの
が一般的である。そのシュミレーションデータをテスト
データに加工する方法には、シュミレーションデータを
特定の時間でサンプリングすることにより一定周期毎の
テストデータに加工する方法がある。
シュミレーションデータをテストデータに加工する手順
を説明する。図16はシュミレーションデータをテスト
データに加工する手順を示す一例のフローチャートであ
り、図17はシュミレーションデータのイベント情報及
びテストデータのサイクル情報の一例の説明図を示す。
ここで、シュミレーションデータのイベント情報とはシ
ュミレーションデータのタイミング情報であり、テスト
データのサイクル情報とはシュミレーションデータを特
定時間でサンプリングして求めた一定サイクル毎のイベ
ント情報である。
子101,102及び出力端子103を有するLSI1
00の動作検証を行なう手順を図16のフローチャート
に従って説明する。ステップS100では、LSI10
0の機能を仮想的にソフトウエアで機能動作させた時に
そのLSI入出力端子101〜103に現れる図17
(B)に示すシュミレーションデータのタイミング図か
ら信号のイベント(変化)の情報を採取する。
ーションデータのタイミング図を示し、入力端子10
1,102に図17(B)に示す入力端子101,10
2の信号を入力すると、出力端子103に図17(B)
に示す出力端子103の信号が出力されることを示して
いる。ステップS100に続いてステップS110に進
み、図17(B)のシュミレーションデータのイベント
情報を特定時間でサンプリングしてテストデータを求め
るために必要な図17(D)に示すテストタイミング情
報を作成する。図17(D)のテストタイミング情報
は、テストタイミング情報が複数ある場合に各テストタ
イミング情報を識別するためのタイミングナンバ(以
下、TNOという)と、シュミレーションデータのイベ
ント情報をサンプリングするサンプリング時間を示すサ
イクル(CYCLE)情報と、入力端子101,102
及び出力端子103のサンプリング時間毎の信号の変化
の様子を表すイベント識別とを含んでいる。ここで、イ
ベント識別とはサンプリング時間毎の信号の変化の様子
を識別するための情報であり、例えばNRZ(Non
Return to Zero)波形やRZ(Retu
rn to Zero)波形であることを示す。
0に進み、ステップS110で作成された図17(D)
のテストタイミング情報に従って、図17(B)のシュ
ミレーションデータをサンプリングしてステップS13
0に進む。ステップS130では、ステップS120で
サンプリングされたシュミレーションデータから図17
(C)に示すテストデータが作成される。ここで、テス
トデータはサンプリング時間毎の入力端子101,10
2の入力信号及び出力端子103の出力信号と、サンプ
リングに使用したテストタイミング情報のTNOを含ん
でいる。
らテストデータが作成されているのであるが、図17の
例は図17(B)のシュミレーションデータのタイミン
グ図に示すように、イベントのタイミングが5ns(ナ
ノセカンド)1種類であるため、図17(D)に示すテ
ストタイミング情報は1種類である。以上のようにして
作成したテストデータを利用してテスタ等によりLSI
テストを行なっていた。
レーションデータを特定の時間でサンプリングしてテス
トデータに加工する方法は、取り扱うシュミレーション
データのイベント情報に対応したテストタイミング情報
をタイミングテンプレートとしてあらかじめ複数個作成
しておかなけらばならない。しかも、そのテストタイミ
ング情報が正確に作成されていないと適切な位置でサン
プリングが行われず、作成されたテストデータにイベン
ト情報の見落としやイベント時間のずれ等が発生し、テ
ストデータから元のシュミレーションデータへの加工が
できないという問題があった。
イミング情報に従ってサンプリングしてテストデータに
加工する方法により作成したテストデータは、シュミレ
ーションデータとテスタとの間の測定精度の整合につい
て考慮されていないため測定精度の整合が不十分となる
という問題と、シュミレーションデータに含まれている
テスタの測定精度を超える精度の不確定イベントの検証
について考慮されていないためテスタの測定精度を超え
る精度の不確定イベントの検証ができないという問題と
があった。
間が短い場合、入力/出力状態を切り換えるのに必要な
I/Oデットバンド時間が確保されず、正確なテストが
行なえないという問題があった。本発明は、上記の点に
鑑みなされたもので、半導体装置のテスト時に正確なテ
ストデータの生成及びシュミレーションデータとテスト
データとの相互間の変換が容易に可能であり、そのテス
トデータを半導体試験装置で使用するときに、シュミレ
ーションデータ精度と半導体装置用テスタ精度との検
証,不確定イベント及びI/Oデットバンドの検証を行
なうことが可能となる半導体試験用データ処理装置及び
方法並びに半導体試験装置を提供することを目的とす
る。
するため、請求項1記載の本発明は、半導体装置を試験
するためのテストデータを処理する半導体試験用データ
処理装置において、前記半導体装置の動作をシュミレー
トする時間軸に対応したシュミレーションデータが供給
され、前記シュミレーションデータの変化に基づきイベ
ント軸に対応した前記テストデータを加工することを特
徴とする。
ションデータをイベント軸に対応したテストデータに変
換することで、予めサンプリング情報を作成することな
くシュミレーションデータをテストデータに加工するこ
とすることが可能となり、工程短縮が可能となる。ま
た、請求項2記載の発明は、半導体装置を試験するため
のテストデータを処理する半導体試験用データ処理方法
において、前記半導体装置の機能をソフトウエアで仮想
的に動作させたときに前記半導体装置内部で発生した状
態の変化を時間軸で記録したシュミレーションデータと
して入力する工程と、前記取り込んだシュミレーション
データから前記状態が変化した時刻と変化の状態とを生
成する工程と、前記生成された時刻と変化の状態から前
記テストデータを生成する工程とを有することを特徴と
する。
ションデータから前記時刻と変化の状態とを生成するの
で、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出することが可能
となり、よって、正確なテストデータの生成が可能とな
る。また、請求項3記載の発明は、半導体装置を試験す
るためのテストデータを処理する半導体試験用データ処
理装置において、前記半導体装置の機能をソフトウエア
で仮想的に動作させたときに前記半導体装置内部で発生
した状態の変化を時間軸で記録したシュミレーションデ
ータとして入力するイベント情報記憶部と、前記取り込
んだシュミレーションデータから前記状態が変化した時
刻と変化の状態とを生成するタイミング情報記憶部と、
前記生成された時刻と変化の状態から前記テストデータ
を生成するテストデータ記憶部とを有することを特徴と
する。
力して、前記シュミレーションデータから前記状態が変
化した時刻と変化の状態とを生成するタイミング情報記
憶部と、前記生成された時刻と変化の状態から前記テス
トデータを生成するテストデータ記憶部とを有すること
により、予めサンプリング情報を作成することなくシュ
ミレーションデータから必要な情報を取り出し、処理を
行なってテストデータに加工することが可能となり、工
程短縮が可能となる。
載の半導体試験用データ処理装置において、前記シュミ
レーションデータから加工された前記テストデータを、
元のシュミレーションデータに戻すことを特徴とする。
このように、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換するとき
に、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出でき、正確なテ
ストデータの生成が可能なので、前記テストデータから
元のシュミレーションデータに戻す処理も可能となる。
載の半導体試験用データ処理装置において、前記シュミ
レーションデータの測定精度と前記半導体装置用テスタ
の測定精度との差により発生する測定誤差を補正した前
記テストデータを作成する手段を有することを特徴とす
る。このように、シュミレーションデータの測定精度と
前記半導体装置用テスタの測定精度との差により発生す
る測定誤差を補正したテストデータを作成する手段を有
することにより、半導体試験の精度を上げることが可能
となる。
載の半導体試験用データ処理装置において、前記タイミ
ング情報記憶部は、前記シュミレーションデータの変化
の状態及び時刻を、既に前記タイミング情報記憶部に記
憶されている以前の前記シュミレーションデータの変化
の状態及び時刻と比較し、前記既にタイミング情報記憶
部分に記憶されている以前のシュミレーションデータの
変化の状態及び時刻と異なっているときに前記シュミレ
ーションデータの変化の状態及び時刻を前記タイミング
情報記憶部に保存することを特徴とする。
されている以前のシュミレーションの変化の状態及び時
刻と、新しく書き込むシュミレーションの変化の状態及
び時刻とを比較して、新しく書き込むシュミレーション
データの変化の状態及び時刻と重複したシュミレーショ
ンデータの変化の状態及び時刻がタイミング情報記憶部
に記憶されていない場合にのみタイミング情報記憶部に
新しく書き込むシュミレーションデータの変化の状態及
び時刻を書き込むこと、及び、タイミング情報記憶部に
記憶するシュミレーションデータの変化の状態及び時刻
を識別できるようにすることで、重複するデータを格納
する必要がなくなり記憶容量の節約となる。
載の半導体試験用データ処理装置において、前記半導体
装置用テスタの測定精度より高精度な前記シュミレーシ
ョンデータの変化の状態及び時刻を、前記半導体装置用
テスタの測定精度の倍数に補正することを特徴とする。
このように、半導体装置用テスタの測定精度より高精度
なシュミレーションデータの変化の状態及び時刻を、半
導体装置用テスタの測定精度の倍数に補正することによ
り、半導体試験の精度が向上し、故障検出率を上げるこ
とが可能となる。
載の半導体試験用データ処理装置において、前記半導体
試験用データ処理装置を前記半導体装置用テスタの中に
含むことを特徴とする。このように、半導体試験用デー
タ処理装置を前記半導体装置用テスタの中に含むことに
より、シュミレーションデータからテストデータを生成
する機能を有する半導体試験装置を提供することが可能
となる。
を試験するためのテストデータを処理する半導体試験用
データ処理方法において、前記半導体装置の動作をシュ
ミレートする時間軸に対応したシュミレーションデータ
の入力状態と出力状態との切り替わり時間を計時する工
程と、前記入力状態と出力状態との切り替わり時間が半
導体装置用テスタの検出可能範囲内であるか判定する工
程と、前記判定に基づいて前記シュミレーションデータ
を変換する工程とを有することを特徴とする。
力状態と出力状態との切り替わり時間を計時し、その切
り替わり時間が半導体装置用テスタの検出可能範囲内で
あるか判定することにより、I/Oデットバンドを考慮
したテストデータの作成が可能となる。また、請求項1
0記載の発明は、半導体装置を試験するためのテストデ
ータを処理する半導体試験用データ処理装置において、
前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する計時部と、前記入力状態と出
力状態との切り替わり時間が半導体装置用テスタの検出
可能範囲内であるか判定する判定部と、前記判定部の判
定に基づいて前記シュミレーションデータを変換する変
換部とを有することを特徴とする。
力状態と出力状態との切り替わり時間を計時する計時部
と、その切り替わり時間が半導体装置用テスタの検出可
能範囲内であるか判定する判定部と、判定部による判定
に基づいてシュミレーションデータを変換する変換部と
を有することにより、I/Oデットバンドを考慮したテ
ストデータの作成が可能となる。
0記載の半導体試験用データ処理装置において、前記計
時部は、前記シュミレーションデータの入力状態に含ま
れる最後の状態が変化した時刻と出力状態に含まれる最
初の状態が変化した時刻との間隔を前記入力状態と出力
状態との切り替わり時間として計時することを特徴とす
る。
力状態に含まれる最後の状態が変化した時刻と出力状態
に含まれる最初の状態が変化した時刻との間隔を計時す
ることにより入力状態と出力状態との切り替わり時間を
得ることが可能となる。また、請求項12記載の発明
は、請求項11記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態を
無効とすることを特徴とする。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態を無効とすることにより、正確な半
導体試験が可能となる。また、請求項13記載の発明
は、請求項11記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態に
含まれる最初の状態が変化する時刻を変更して、前記入
力状態と出力状態との切り替わり時間を前記検出可能範
囲内とすることを特徴とする。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態に含まれる最初の状態が変化する時
刻を変更することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。また、請求項14記載の発明は、請求項11記
載の半導体試験用データ処理装置において、前記変換部
は前記判定部の判定が検出可能範囲内でない場合、前記
シュミレーションデータの入力状態と出力状態との間に
前記入力状態及び出力状態の間隔と同一な間隔を有する
擬似区間を挿入して、前記入力状態と出力状態との切り
替わり時間を前記検出可能範囲内とすることを特徴とす
る。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合、そのシュミレーションデータの入力状態と出力
状態との間に擬似区間を挿入することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項15記載の発
明は、請求項14記載の半導体試験用データ処理装置に
おいて、前記シュミレーションデータの入力状態と出力
状態との間に挿入される前記擬似区間の数は、前記入力
状態と出力状態との切り替わり時間と前記半導体装置用
テスタの検出可能範囲との関係に基づいて決定されるこ
とを特徴とする。
力状態と出力状態との間に挿入される前記擬似区間の数
を前記入力状態と出力状態との切り替わり時間と前記半
導体装置用テスタの検出可能範囲との関係に基づいて決
定することにより、前記入力状態と出力状態との切り替
わり時間を前記検出可能範囲内とすることが可能とな
る。
5記載の半導体試験用データ処理装置において、前記半
導体試験用データ処理装置を前記半導体装置用テスタの
中に含むことを特徴とする。このように、半導体試験用
データ処理装置を前記半導体装置用テスタの中に含むこ
とにより、シュミレーションデータからI/Oデットバ
ンドを考慮したテストデータを生成する機能を有する半
導体試験装置を提供することが可能となる。
ータ処理装置及び方法並びに半導体試験装置の実施例を
図面に基づいて説明する。図1は本発明の半導体試験装
置の第1実施例の構成図を示し、図2は本発明のシュミ
レーションデータからテストデータに加工する手順を表
す一実施例のフローチャートを示し、図3はシュミレー
ションデータのイベント情報を示す一例のタイミング図
を示し、図4は本発明のシュミレーションデータをテス
トデータに加工する手順を表す一例の説明図を示す。
験装置の第1実施例の構成について説明する。本発明の
半導体試験装置は、半導体試験用データ処理装置11と
テスタ19とにより構成される。半導体試験用データ処
理装置11は、記憶装置12と、中央処理装置(以下、
CPUという)13と、イベント情報バッファ14と、
タイミング情報バッファ15と、サイクルカウンタ16
と、テストバッファ17とを有し、ワークステーション
やパソコンで実現される。
のテストを行なう半導体である。このLSI18のテス
トを行なうために必要なシュミレーションデータは、予
めソフトウエアで仮想的に機能動作させた結果として用
意されていることとする。実際に、LSI18に電気信
号を与えて半導体装置のテストを行なうためには、前記
のシュミレーションデータを半導体装置用のテスタ19
に入力する形式のテストデータに加工する必要があり、
本願発明の半導体試験用データ処理装置11で行われ
る。ここで、シュミレーションデータは時間軸に対応す
るデータであり、テストデータは特定のサイクル軸に対
応するデータである。
説明していき、適宜図1,図3,図4を利用して説明を
する。ステップS10では、シュミレーションデータの
イベント情報をサイクル時間毎のテストデータに連続的
に処理するときに、図3(F)に示すそのイベント時間
を判定するのに使用するサイクルカウンタ16を初期化
してステップS11に進む。
ト情報とは、図3(B),(C),(D)に示すシュミ
レーションデータのタイミング情報であり、例えば、L
SI18の入力端子20,21に図3(B),図3
(C)に示すシュミレーションデータを入力した場合、
LSI18の出力端子22から図3(D)に示すシュミ
レーションデータが出力されることを示している。ま
た、サイクル時間毎のテストデータとは、シュミレーシ
ョンデータを図3(A)の区間20〜25に示すような
サイクル時間を一単位とした場合のサイクル時間毎のテ
ストデータである。
ータのイベント情報が格納されている記憶装置12又は
入力端子10を介して外部(例えば、図示を省略するホ
ストコンピュータ)より図3(B),(C),(D)に
示すシュミレーションデータのイベント情報がサイクル
時間毎にイベント情報バッファ14に供給される。この
時、その供給されたサイクル時間内のイベント情報の先
頭データ値を図1のテストデータバッファ17に供給し
て、図4(B)に示すテストパターン情報をサイクル時
間毎に作成していく。
進み、イベント情報バッファ14に供給されたサイクル
時間毎のイベント情報が、データ変化のタイミングを表
すイベント時間とデータ変化の状態(1/0,High
/Low等)を表すイベント識別とに分離される。例え
ば、図3(A)の区間20のイベント情報は、図4
(A)に示すように図3(B)の入力端子20でイベン
ト時間が1ns(ナノセカンド)でイベントが0から1
に変化しているのでイベント識別が1であり、図3
(C)の入力端子21でイベント時間が1nsでイベン
ト識別が1である。
進み、ステップS12で分離したイベント識別の個数
(サイクル時間毎のデータ変化の個数)を調べ、波形の
特徴を表すエッジ識別に変換する。ここで、エッジ識別
とはサイクル時間毎の波形の特徴をNRZ(Non R
eturn to Zero)波形,RZ(Retur
n to Zero)波形,2つのRZ波形を有する2
RZ波形,NRZ波形及びRZ波形を有するFREE波
形に分類して表したものである。
進み、ステップS12で分類したイベント時間からサイ
クルカウンタ16により供給されるサイクルカウント時
間を減算して、イベント時間をサイクル時間毎の相対的
な時間であるエッジタイミング時間に変換する。例え
ば、図3(B)に示す入力端子20の区間21での1か
ら0に変化するイベントのイベント時間は6nsである
が、この時のサイクルカウンタ16により供給されるサ
イクルカウント時間5nsにより減算することでエッジ
タイミング時間が1nsとなる。
進み、ステップS13,14で検出されたエッジ識別と
エッジタイミングとで、図4(C)に示すサイクル時間
毎のエッジ識別とエッジタイミングからなるタイミング
情報が求められる。求められたタイミング情報は、区間
20のタイミング情報の場合そのままタイミング情報バ
ッファ15に格納されることとなるが、区間21以降の
タイミング情報の場合既にタイミング情報バッファ15
に格納されている以前のタイミング情報と今回新しく求
められたタイミング情報とを比較して、今回新しく求め
られたタイミング情報と同じタイミング情報が既にタイ
ミング情報バッファ15に格納されているときはステッ
プS17に進み、格納されていないときはステップS1
6に進む。
たタイミング情報をタイミング情報バッファ15に追加
格納し、ステップS17に進む。ステップS17では、
サイクルカウント時間にサイクル時間を加算してステッ
プS11に進む。例えば、図3のシュミレーションデー
タのイベント情報ではサイクル時間5nsを加算してい
る。シュミレーションデータは以上のようなフローチャ
ートに従ってテストデータに加工される。
した後で、タイミング情報バッファ15に格納していた
タイミング情報をテストデータバッファ17に供給して
図4(B)に示すテストパターン情報及び,図4(C)
に示すタイミング情報から構成されるテストデータを作
成する。テストデータは、供給されるシュミレーション
データが終了した後で、すぐにテスタ19に供給してL
SI18の動作検証を行なっても良いし、記憶装置12
に供給して保存しても良い。
すると、図4(A)は図3(B)〜(D)に示すシュミ
レーションデータから図3(A)に示す区間20のイベ
ント情報からイベント識別とイベント時間を分離したも
のであり、図2に示すフローチャートのステップS12
に対応している。次に、図4(B)は供給されたイベン
ト情報のサイクル時間内の最初のデータ値及びTNOで
構成されており、図2に示すフローチャートのステップ
S11及びステップS16に対応している。
タイミング時間から構成されるタイミング情報を示して
おり、図2に示すフローチャートのステップS15に対
応している。このように、本発明の半導体試験用データ
処理装置は、シュミレーションデータをテストデータに
加工する図2に示すような連続したフローチャートを有
しているため、従来のサンプリングによるシュミレーシ
ョンデータの加工方法のように予めシュミレーションデ
ータをサンプリングするために必要なサンプリングする
位置情報を含むタイミング情報を作成しておく必要がな
く、テストデータ作成のための工程を短縮できる。
ベント識別を分離してイベントの位置に対応したタイミ
ング情報を作成するために、イベントの見落し及び実際
のイベント時間と作成されたイベント時間とのずれを防
ぐことができる。したがって、作成されたテストデータ
がイベントの位置に正確に対応しているために、作成さ
れたテストデータから元のシュミレーションデータへの
加工が可能となる。
半導体装置用テスタ精度との検証及び不確定イベントの
検証を行なう実施例について説明する。図5は本発明の
テストデータの検証手順を表す一実施例のフローチャー
トを示し、図6は本発明の不確定イベント検証の一例の
説明図を示し、図7は本発明のシュミレーション精度と
テスタ精度との検証の一例の説明図を示す。ここから、
図5のフローチャートに沿って説明していき、適宜図
6,図7を利用して説明をする。なお、本発明のシュミ
レーション精度と半導体装置用テスタ精度との検証及び
不確定イベントの検証を行なう半導体試験用データ処理
装置の構成は図1の通りである。
のステップS10〜ステップS14の処理と同様なので
説明を省略する。ステップS25では、半導体装置のテ
ストを行なうテスタ19の測定精度で検証できないイベ
ントを、不確定イベントとして検証する。ここで、不確
定イベントについて図6を使用して説明する。図6
(A),(B)に示すイベント番号1,2のイベント
は、図6(C)に示すようにイベント時間が10ns,
11nsであり、イベント番号1,2のイベントの間隔
が1nsとなる。例えば、テスタ19の測定精度が4n
sである場合、イベント番号1,2のイベントはテスタ
19の測定精度より高精度なのでテスタ19により測定
することができない。
でテスタにより測定できないイベントを不確定イベント
とする。不確定イベントは、ノイズ等の雑音のイベント
である可能性があり、再シュミレーションを行う必要性
を認識することができる。不確定イベントは、イベント
情報バッファ15に格納されているイベント識別及びイ
ベント時間から検証する事ができ、不確定イベントがあ
ると検証されるとステップS27に進み、不確定イベン
トがないと検証されるとステップS26に進む。
進み、イベント情報バッファ14に格納されているイベ
ント識別,イベント時間からシュミレーション精度とテ
スタ精度との検証を行なう。ここで、図7を利用してシ
ュミレーション精度とテスタ精度との検証について説明
する。図7(A),(B)に示すイベント番号3,4の
イベントは、図7(C)に示すようにイベント時間が5
1ns,80nsである。例えば、テスタ19の測定精
度が4nsである場合、イベント番号4のイベントは4
ns×20=80nsであり検証できるが、イベント番
号3のイベントはイベント時間51nsの時点では検出
できず、イベント時間4ns×13=52nsの時点で
遅れてイベントを検出する。そこで、イベント番号3の
イベントをテスタ精度4nsの倍数である4ns×12
=48ns又は4ns×13=52nsに補正する。
ント情報バッファ15に格納されているイベント識別,
イベント時間から検証する事ができる。例えば、図4
(A)に示すイベント識別とイベント時間では、出力端
子22のイベント時間が3及び4nsなので、イベント
の精度は1nsである。ステップS26では、前記のよ
うなテスタ精度より高精度のイベントがないと検証され
るとステップS27に進み、テスタ精度より高精度のイ
ベントがあると検証されるとそのイベントをテスタ精度
の倍数に補正してステップS27に進む。ステップ27
では、ステップS25で不確定イベントが検出された場
合とステップS28でテスタ精度より高精度のイベント
を検出してそのイベントをテスタ精度の倍数に補正した
場合とに再シュミレーションを行う必要性ありと判定
し、その他の場合はサイクルカウンタ16にサイクル時
間を加算するサイクルカウント処理を行いステップS2
1に進み処理を続ける。
ズ,スパイクのイベント等を含むテストデータを検証で
きること及びシュミレーション精度とテスタ精度との検
証を行なうことができることによりテストデータの精度
が向上し、正確な動作検証を行なうことが可能となる。
次に、本願発明のI/Oデットバンドの検証を行なう実
施例について説明する。図8は本発明の半導体試験装置
の第2実施例の構成図を示す。図9は本発明のI/Oデ
ットバンドの検証手順を表す一実施例のフローチャート
を示す。また、図10はシュミレーションデータのイベ
ント情報を示す一例のタイミング図を示す。
例の構成について説明する。なお、本発明の第2実施例
は一部を除いて第1実施例の構成と同一であり、同一部
分には同一符号を付し説明を省略する。図8の半導体試
験用データ処理装置11は、記憶装置12と、CPU1
3と、タイミング情報バッファ15と、サイクルカウン
タ16と、テストデータバッファ17と、イベント情報
バッファ(1)25と、イベント情報バッファ(2)2
6と、イベント情報バッファ(3)27とを有する。な
お、LSI18は動作検証である半導体装置のテストを
行なう半導体であり、入出力端子23の入出力状態が例
えば内部に存在する制御端子により制御することが可能
となっている。
説明していき、適宜図10を利用して説明する。ステッ
プS30ではシュミレーションデータのイベント情報を
サイクル時間毎のテストデータに連続的に処理するとき
に、そのイベント時間を判定するのに使用するサイクル
カウンタ16を初期化してステップS31に進む。ここ
で、シュミレーションデータのイベント情報とは、図1
0(B)に示すシュミレーションデータのタイミング情
報であり、例えば図8に示すLSI18の入出力端子2
3の入出力信号である。
進み、シュミレーションデータのイベント情報が格納さ
れている記憶装置12又は入力端子10を介して外部よ
り図10(B)に示すシュミレーションデータのイベン
ト情報がサイクル時間毎にイベント情報バッファ(1)
25に供給される。ステップS31に続いてステップS
32に進み、イベント情報バッファ(1)25に供給さ
れたサイクル時間毎のイベント情報が、データ変化のタ
イミングを表すイベント時間とデータ変化の状態(1/
0,High/Low,入出力状態等)を表すイベント
識別とに分離される。
進み、ステップS32で分離したイベント識別を調べ
て、ステップS34に進む。ステップS34では、入出
力状態が1つ前の区間から変化している区間であるか否
かを判定する。入出力状態が変化している区間であると
判定すると(S34においてYES)、ステップS35
に進む。なお、入出力状態が変化している区間ではない
と判定すると(S34においてNO)、ステップS41
に進み、イベント情報バッファ(1)25に格納されて
いる区間のイベント時間及びイベント識別をイベント情
報バッファ(2)26に格納した後ステップS44に進
む。
の区間から変化している区間のイベント時間及びイベン
ト識別をイベント情報バッファ(3)27に格納する。
なお、後述するようにイベント情報バッファ(2)26
は、1つ前の区間のイベント時間及びイベント識別が格
納されている。例えば、図10のタイミング図の場合、
区間30が入力状態,区間31が出力状態であるので区
間31は1つ前の区間30から入出力状態が変化してい
る区間である。したがって、区間31のイベント時間及
びイベント識別がイベント情報バッファ(3)27に格
納される。なお、イベント情報バッファ(2)26は、
区間30のイベント時間及びイベント識別が格納されて
いる。
進み、イベント情報バッファ(2)26に格納されてい
る区間30の最後のイベント2の時間と、イベント情報
バッファ(3)27に格納されている区間31の最初の
イベント3の時間とを比較し、入出力状態の切り替わり
時間を検出する。ステップS36に続いてステップS3
7に進み、ステップS36で検出した入出力状態の切り
替わり時間がI/Oデットバンド時間より小さいか否か
を判定する。入出力状態の切り替わり時間がI/Oデッ
トバンド時間より小さいと判定すると(S37において
YES)、ステップS38に進む。なお、入出力状態の
切り替わり時間がI/Oデットバンド時間より大きいと
判定すると(S37においてNO)、ステップS44に
進む。
ァ(3)に格納されている最初のイベント時間を出力状
態を維持したまま後方へシフトすることができる出力状
態維持時間を検証する。例えば、出力状態維持時間の検
証について図11を利用して説明する。図11は、出力
状態維持時間の検証の一例の説明図を示す。図11のシ
ュミレーションデータの場合、イベント情報バッファ
(2)26に格納されている最後のイベントの時間20
nsと、イベント情報バッファ(3)27に格納されて
いる最初のイベントの時間30nsとを比較し、入出力
状態の切り替わり時間10nsを検出する。例えば、I
/Oデットバンド時間が15nsである場合、入力/出
力状態を切り換えるに必要なI/Oデットバンド時間が
確保されていないことになる。そこで、イベント情報バ
ッファ(3)27に格納されている最初のイベントの時
間30nsを出力状態を維持したまま後方へシフトする
ことができる出力状態維持時間を検証すると、10ns
未満(40ns−30ns)であると検証できる。
進み、入出力状態の切り替わり時間をI/Oデットバン
ド時間より大きくするために必要な時間がステップS3
8で検証した出力状態維持時間より小さいか否かを判定
する。出力状態維持時間より小さいと判定すると(S3
9においてYES)、ステップS40に進み、イベント
情報バッファ(3)27に格納されている最初のイベン
トの時間を後方にシフトしてステップS44に進む。し
たがって、入出力状態の切り替わり時間をI/Oデット
バンド時間より大きくすることができる。また、出力状
態維持時間より大きいと判定すると(S39においてN
O)、ステップS42に進む。
の場合、入出力状態の切り替わり時間が10nsであ
り、I/Oデットバンド時間が15nsである場合、イ
ベント情報バッファ(3)27に格納されている最初の
イベントの時間を36nsにシフトして入出力状態の切
り替わり時間を16nsとする。一方、図12のシュミ
レーションデータの場合、入出力状態の切り替わり時間
が10ns(90ns−80ns)であり、I/Oデッ
トバンド時間が15nsである場合、イベント情報バッ
ファ(3)27に格納されている最初のイベントの時間
90nsを出力状態を維持したまま後方へシフトするこ
とができる出力状態維持時間は3ns未満(93ns−
90ns)であると検証できる。したがって、イベント
情報バッファ(3)27に格納されている最初のイベン
トの時間をシフトして入出力状態の切り替わり時間を1
6nsとすることはできない。
シフト処理を行なったとしても入出力状態の切り替わり
時間をI/Oデットバンド時間より大きくすることがで
きない出力区間を無効とする無効処理を行なう。例え
ば、図13に示すように区間54の入出力端子Bの出力
を無効化する。ステップS42に続いてステップS43
に進み、無効化した出力端子を含む区間にダミーサイク
ルを設定することが可能であればダミーサイクルを設定
する。このためには、入力状態に関係している回路が状
態をサイクル時間保持する必要がある。例えば、入力状
態を保持する条件としては、シフト/カウンタ回路が無
い場合には外部よりネット回路ごとに設定すること、入
力状態保持時間がサイクル時間より2倍以上ある場合に
はネット回路ごとに入力保持時間を設定すること、状態
保持形式が完全に静的(スタティック)であることが考
えられる。
一例のテストサイクルベースを示す。例えば、図14の
テストサイクルベースでは、図13の無効化された区間
54がダミーサイクル54−1と区間54の有効な出力
端子を含む区間54−2とに変換される。ダミーサイク
ルを設定することが可能であれば無効化した出力端子を
含む区間にダミーサイクルを設定し、そのダミーサイク
ルを設定した区間はダミーサイクルの次の区間に出力す
る。ダミーサイクルは、入出力状態の切り替わり時間と
I/Oデットバンド時間との関係に基づいて設定され、
その数は一つとは限らない。ダミーサイクルの数はフラ
グカウンタにより保持される。
進み、ステップS32で分離したイベント情報の個数
(サイクル時間毎のデータ変化の個数)を調べ、波形の
特徴を表すエッジ識別に変換する。ステップS44に続
いてステップS45に進み、ステップS32で分離した
イベント情報からサイクルカウンタ16により供給され
るサイクルカウント時間を減算して、イベント時間をサ
イクルカウンタ毎の相対的な時間であるエッジタイミン
グ時間に変換する。
5で検出されたエッジ識別とエッジタイミングとで、サ
イクル時間毎のエッジ識別とエッジタイミングとからな
るタイミング情報を求める。ステップS46に続いてス
テップS47に進み、ダミーサイクルを挿入したことに
よるサイクルカウント時間のずれを補正する。例えば、
サイクルカウンタ16のサイクルカウント時間からフラ
グカウンタにより保持されているダミーサイクルの数に
対応するサイクルカウント時間を減算する。ステップS
48では、サイクルカウント時間にサイクル時間を加算
してステップS31に進む。
間とI/Oデットバンド時間との関係に基づいて、出力
状態維持時間に基づくイベントのシフト処理,区間の無
効化,ダミーサイクルの設定を行なうことにより、半導
体装置のテストのサイクル時間が短い場合にも、入力/
出力状態を切り換えるのに必要なI/Oデットバンド時
間が確保することができ、正確なテストを行なうことが
可能である。
実施例の構成図を示す。図15の半導体試験用データ処
理部31は、前記図1及び図8の本発明の半導体試験装
置の構成部分である半導体試験用データ処理装置11と
同様であり、半導体試験用データ処理部31をテスタ1
9内に含むことを特徴とする。入力端子30から入力さ
れたシュミレーションデータを半導体試験用データ処理
部31によりテストデータに加工して不確定イベントの
検証又はシュミレーション精度とテスタ精度との検証を
行ない、図4(B)のテストパターン情報をパターンデ
ータバッファ32に供給し、図4(C)のテストタイミ
ング情報をタイミングデータバッファ34に供給する。
パターンデータバッファ32は、パターン制御部33の
制御により処理部37にテストパターン情報を供給す
る。タイミングデータバッファ34は、波形モード部3
5の制御により処理部37にテストタイミング情報を供
給する。
タ部36と同期する方法でテストを行なうLSI18に
テストパターン情報及びテストタイミング情報を供給
し、LSI18からの出力信号とテストパターン情報及
びテストタイミング情報から求められるLSI18出力
の期待値とをLSI出力データ比較部38で比較してL
SI18の正確な動作検証が可能となる。
試験用データ処理部31を有することにより、シュミレ
ーションデータからテストデータを作成する機能を有す
る半導体試験装置を接続することが可能となる。
明によれば、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換すること
で、予めサンプリング情報を作成することなくシュミレ
ーションデータをテストデータに加工することすること
が可能となり、工程短縮が可能となる。
録したシュミレーションデータから前記時刻と変化の状
態とを生成するので、前記シュミレーションデータによ
り前記半導体装置内部で発生した状態の変化を正確に検
出することが可能となり、よって、正確なテストデータ
の生成が可能となる。また、請求項3記載の発明は、シ
ュミレーションデータを入力して、前記シュミレーショ
ンデータから前記状態が変化した時刻と変化の状態とを
生成するタイミング情報記憶部と、前記生成された時刻
と変化の状態から前記テストデータを生成するテストデ
ータ記憶部とを有することにより、予めサンプリング情
報を作成することなくシュミレーションデータから必要
な情報を取り出し、処理を行なってテストデータに加工
することが可能となり、工程短縮が可能となる。
応したシュミレーションデータをイベント軸に対応した
テストデータに変換するときに、前記シュミレーション
データにより前記半導体装置内部で発生した状態の変化
を正確に検出でき、正確なテストデータの生成が可能な
ので、前記テストデータから元のシュミレーションデー
タに戻す処理も可能となる。
ションデータの測定精度と前記半導体装置用テスタの測
定精度との差により発生する測定誤差を補正したテスト
データを作成する手段を有することにより、半導体試験
の精度を上げることが可能となる。また、請求項6記載
の発明は、タイミング情報記憶部に記憶されている以前
のシュミレーションの変化の状態及び時刻と、新しく書
き込むシュミレーションの変化の状態及び時刻とを比較
して、新しく書き込むシュミレーションデータの変化の
状態及び時刻と重複したシュミレーションデータの変化
の状態及び時刻がタイミング情報記憶部に記憶されてい
ない場合にのみタイミング情報記憶部に新しく書き込む
シュミレーションデータの変化の状態及び時刻を書き込
むこと、及び、タイミング情報記憶部に記憶するシュミ
レーションデータの変化の状態及び時刻に識別番号を付
することにより、重複するデータを格納する必要がなく
なり記憶容量の節約となる。
用テスタの測定精度より高精度なシュミレーションデー
タの変化の状態及び時刻を、半導体装置用テスタの測定
精度の倍数に補正することにより、半導体試験の精度が
向上し、故障検出率を上げることが可能となる。また、
請求項8記載の発明は、半導体試験用データ処理装置を
前記半導体装置用テスタの中に含むことにより、シュミ
レーションデータからテストデータを生成する機能を有
する半導体試験装置を提供することが可能となる。
ションデータの入力状態と出力状態との切り替わり時間
を計時し、その切り替わり時間が半導体装置用テスタの
検出可能範囲内であるか判定することにより、I/Oデ
ットバンドを考慮したテストデータの作成が可能とな
る。また、請求項10記載の発明は、シュミレーション
データの入力状態と出力状態との切り替わり時間を計時
する計時部と、その切り替わり時間が半導体装置用テス
タの検出可能範囲内であるか判定する判定部と、判定部
による判定に基づいてシュミレーションデータを変換す
る変換部とを有することにより、I/Oデットバンドを
考慮したテストデータの作成が可能となる。
ーションデータの入力状態に含まれる最後の状態が変化
した時刻と出力状態に含まれる最初の状態が変化した時
刻との間隔を計時することにより入力状態と出力状態と
の切り替わり時間を得ることが可能となる。また、請求
項12記載の発明は、入力状態と出力状態との切り替わ
り時間が半導体装置用テスタの検出可能範囲内でない場
合その出力状態を無効とすることにより、正確な半導体
試験が可能となる。
と出力状態との切り替わり時間が半導体装置用テスタの
検出可能範囲内でない場合その出力状態に含まれる最初
の状態が変化する時刻を変更することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項14記載の発
明は、入力状態と出力状態との切り替わり時間が半導体
装置用テスタの検出可能範囲内でない場合、そのシュミ
レーションデータの入力状態と出力状態との間に擬似区
間を挿入することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。
ーションデータの入力状態と出力状態との間に挿入され
る前記擬似区間の数を前記入力状態と出力状態との切り
替わり時間と前記半導体装置用テスタの検出可能範囲と
の関係に基づいて決定することにより、前記入力状態と
出力状態との切り替わり時間を前記検出可能範囲内とす
ることが可能となる。
験用データ処理装置を前記半導体装置用テスタの中に含
むことにより、シュミレーションデータからI/Oデッ
トバンドを考慮したテストデータを生成する機能を有す
る半導体試験装置を提供することが可能となる。
である。
ータに加工する手順を表す一実施例のフローチャートで
ある。
一例のタイミング図である。
タに加工する手順を表す一例の説明図である。
例のフローチャートである。
ある。
の検証の一例の説明図である。
である。
一実施例のフローチャートである。
す一例のタイミング図である。
る。
る。
ング図である。
トサイクルベースである。
図である。
工する手順を示す一例のフローチャートである。
テストデータのサイクル情報の一例の説明図である。
Claims (16)
- 【請求項1】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理装置において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータが供給され、前記シュミレ
ーションデータの変化に基づきイベント軸に対応した前
記テストデータを加工することを特徴とした半導体試験
用データ処理装置。 - 【請求項2】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理方法において、 前記半導体装置の機能をソフトウエアで仮想的に動作さ
せたときに前記半導体装置内部で発生した状態の変化を
時間軸で記録したシュミレーションデータとして入力す
る工程と、 前記取り込んだシュミレーションデータから前記状態が
変化した時刻と変化の状態とを生成する工程と、 前記生成された時刻と変化の状態から前記テストデータ
を生成する工程とを有することを特徴とする半導体試験
用データ処理方法。 - 【請求項3】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理装置において、 前記半導体装置の機能をソフトウエアで仮想的に動作さ
せたときに前記半導体装置内部で発生した状態の変化を
時間軸で記録したシュミレーションデータとして入力す
るイベント情報記憶部と、 前記取り込んだシュミレーションデータから前記状態が
変化した時刻と変化の状態とを生成するタイミング情報
記憶部と、 前記生成された時刻と変化の状態から前記テストデータ
を生成するテストデータ記憶部とを有することを特徴と
する半導体試験用データ処理装置。 - 【請求項4】 請求項3記載の半導体試験用データ処理
装置において、 前記シュミレーションデータから加工された前記テスト
データを、元のシュミレーションデータに戻すことを特
徴とする半導体試験用データ処理装置。 - 【請求項5】 請求項4記載の半導体試験用データ処理
装置において、 前記シュミレーションデータの測定精度と前記半導体装
置用テスタの測定精度との差により発生する測定誤差を
補正した前記テストデータを作成する手段を有すること
を特徴とする半導体試験用データ処理装置。 - 【請求項6】 請求項5記載の半導体試験用データ処理
装置において、 前記タイミング情報記憶部は、前記シュミレーションデ
ータの変化の状態及び変化の時刻を、既に前記タイミン
グ情報記憶部に記憶されている以前の前記シュミレーシ
ョンデータの変化の状態及び時刻と比較し、前記既にタ
イミング情報記憶部に記憶されている以前のシュミレー
ションデータの変化の状態及び時刻と異なっているとき
に前記シュミレーションデータの変化の状態及び時刻を
前記タイミング情報記憶部に保存することを特徴とする
半導体試験用データ処理装置。 - 【請求項7】 請求項6記載の半導体試験用データ処理
装置において、 前記半導体装置用テスタの測定精度より高精度な前記シ
ュミレーションデータの変化の状態及び時刻を、前記半
導体装置用テスタの測定精度の倍数に補正することを特
徴とする半導体試験用データ処理装置。 - 【請求項8】 請求項7記載の半導体試験用データ処理
装置において、 前記半導体試験用データ処理装置を前記半導体装置用テ
スタの中に含むことを特徴とする半導体試験装置。 - 【請求項9】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理方法において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する工程と、 前記入力状態と出力状態との切り替わり時間が半導体装
置用テスタの検出可能範囲内であるか判定する工程と、 前記判定に基づいて前記シュミレーションデータを変換
する工程とを有することを特徴とする半導体試験用デー
タ処理方法。 - 【請求項10】 半導体装置を試験するためのテストデ
ータを処理する半導体試験用データ処理装置において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する計時部と、 前記入力状態と出力状態との切り替わり時間が半導体装
置用テスタの検出可能範囲内であるか判定する判定部
と、 前記判定部の判定に基づいて前記シュミレーションデー
タを変換する変換部とを有することを特徴とする半導体
試験用データ処理装置。 - 【請求項11】 請求項10記載の半導体試験用データ
処理装置において、 前記計時部は、前記シュミレーションデータの入力状態
に含まれる最後の状態が変化した時刻と出力状態に含ま
れる最初の状態が変化した時刻との間隔を前記入力状態
と出力状態との切り替わり時間として計時することを特
徴とする半導体試験用データ処理装置。 - 【請求項12】 請求項11記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの出力状態を無効と
することを特徴とする半導体試験用データ処理装置。 - 【請求項13】 請求項11記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの出力状態に含まれ
る最初の状態が変化する時刻を変更して、前記入力状態
と出力状態との切り替わり時間を前記検出可能範囲内と
することを特徴とする半導体試験用データ処理装置。 - 【請求項14】 請求項11記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの入力状態と出力状
態との間に前記入力状態及び出力状態の間隔と同一な間
隔を有する擬似区間を挿入して、前記入力状態と出力状
態との切り替わり時間を前記検出可能範囲内とすること
を特徴とする半導体試験用データ処理装置。 - 【請求項15】 請求項14記載の半導体試験用データ
処理装置において、 前記シュミレーションデータの入力状態と出力状態との
間に挿入される前記擬似区間の数は、前記入力状態と出
力状態との切り替わり時間と前記半導体装置用テスタの
検出可能範囲との関係に基づいて決定されることを特徴
とする半導体試験用データ処理装置。 - 【請求項16】 請求項15記載の半導体試験用データ
処理装置において、 前記半導体試験用データ処理装置を前記半導体装置用テ
スタの中に含むことを特徴とする半導体試験装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09813399A JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
US09/296,488 US6721676B1 (en) | 1998-04-24 | 1999-04-22 | Testing of semiconductor device and a fabrication process of a semiconductor device including a testing process |
EP99303168A EP0955551B1 (en) | 1998-04-24 | 1999-04-23 | Testing of semiconductor device and a manufacturing process of a semiconductor device including a testing process |
DE69925953T DE69925953T2 (de) | 1998-04-24 | 1999-04-23 | Prüfung einer Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung inklusiv eines Prüfungsverfahrens |
CNB991050258A CN1157775C (zh) | 1998-04-24 | 1999-04-23 | 半导体器件的测试及半导体器件制造方法 |
HK00102219A HK1023182A1 (en) | 1998-04-24 | 2000-04-12 | Testing of semiconductor device and a manufacturing process of a semiconductor device including a testing process. |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11550698 | 1998-04-24 | ||
JP10-115506 | 1998-04-24 | ||
JP09813399A JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000009810A true JP2000009810A (ja) | 2000-01-14 |
JP3662439B2 JP3662439B2 (ja) | 2005-06-22 |
Family
ID=26439337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09813399A Expired - Fee Related JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6721676B1 (ja) |
EP (1) | EP0955551B1 (ja) |
JP (1) | JP3662439B2 (ja) |
CN (1) | CN1157775C (ja) |
DE (1) | DE69925953T2 (ja) |
HK (1) | HK1023182A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005522859A (ja) * | 2002-04-11 | 2005-07-28 | 株式会社アドバンテスト | Asic/soc製造におけるプロトタイプホールドを回避するための製造方法と装置 |
CN104750046A (zh) * | 2013-12-30 | 2015-07-01 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 半导体制造的工艺任务处理方法及*** |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7194474B2 (en) * | 1999-12-01 | 2007-03-20 | General Electric Company | Method of processing test information |
US6799152B1 (en) * | 2002-07-26 | 2004-09-28 | Macronix International Co., Ltd. | Critical dimension statistical process control in semiconductor fabrication |
JP4880889B2 (ja) * | 2003-09-09 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
JP4761431B2 (ja) * | 2003-09-09 | 2011-08-31 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
US7408336B2 (en) * | 2005-10-26 | 2008-08-05 | International Business Machines Corporation | Importation of virtual signals into electronic test equipment to facilitate testing of an electronic component |
US20070283104A1 (en) * | 2006-05-31 | 2007-12-06 | International Business Machines Corporation | Concurrent Hardware Selftest for Central Storage |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5537580A (en) * | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
US5668745A (en) * | 1995-10-20 | 1997-09-16 | Lsi Logic Corporation | Method and apparatus for testing of semiconductor devices |
US6363509B1 (en) * | 1996-01-16 | 2002-03-26 | Apple Computer, Inc. | Method and apparatus for transforming system simulation tests to test patterns for IC testers |
US5920490A (en) * | 1996-12-26 | 1999-07-06 | Adaptec, Inc. | Integrated circuit test stimulus verification and vector extraction system |
US5845234A (en) * | 1997-04-22 | 1998-12-01 | Integrated Measurement Systems, Inc. | System and method for efficiently generating testing program code for use in automatic test equipment |
US6061283A (en) * | 1998-10-23 | 2000-05-09 | Advantest Corp. | Semiconductor integrated circuit evaluation system |
-
1999
- 1999-04-05 JP JP09813399A patent/JP3662439B2/ja not_active Expired - Fee Related
- 1999-04-22 US US09/296,488 patent/US6721676B1/en not_active Expired - Fee Related
- 1999-04-23 EP EP99303168A patent/EP0955551B1/en not_active Expired - Lifetime
- 1999-04-23 DE DE69925953T patent/DE69925953T2/de not_active Expired - Lifetime
- 1999-04-23 CN CNB991050258A patent/CN1157775C/zh not_active Expired - Fee Related
-
2000
- 2000-04-12 HK HK00102219A patent/HK1023182A1/xx not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005522859A (ja) * | 2002-04-11 | 2005-07-28 | 株式会社アドバンテスト | Asic/soc製造におけるプロトタイプホールドを回避するための製造方法と装置 |
CN104750046A (zh) * | 2013-12-30 | 2015-07-01 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 半导体制造的工艺任务处理方法及*** |
Also Published As
Publication number | Publication date |
---|---|
JP3662439B2 (ja) | 2005-06-22 |
HK1023182A1 (en) | 2000-09-01 |
CN1157775C (zh) | 2004-07-14 |
CN1233850A (zh) | 1999-11-03 |
DE69925953D1 (de) | 2005-08-04 |
DE69925953T2 (de) | 2005-12-22 |
EP0955551A2 (en) | 1999-11-10 |
EP0955551A3 (en) | 2000-10-04 |
US6721676B1 (en) | 2004-04-13 |
EP0955551B1 (en) | 2005-06-29 |
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Legal Events
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040415 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080401 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
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|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120401 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 9 |
|
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