ITTO20120374A1 - SEMICONDUCTOR STRUCTURE WITH LOW TEMPERATURE CONDUCTIVE REGIONS OF FUSION AND METHOD TO REPAIR A SEMICONDUCTOR STRUCTURE - Google Patents

Description

“STRUTTURA A SEMICONDUTTORE CON REGIONI CONDUTTIVE A BASSA TEMPERATURA DI FUSIONE E METODO PER RIPARARE UNA STRUTTURA A SEMICONDUTTORE†⠀ œSEMICONDUCTOR STRUCTURE WITH LOW MELTING TEMPERATURE CONDUCTIVE REGIONS AND METHOD FOR REPAIRING A SEMICONDUCTOR STRUCTUREâ €

La presente invenzione à ̈ relativa a una struttura a semiconduttore con regioni conduttive a bassa temperatura di fusione e ad un metodo per riparare una struttura a semiconduttore. The present invention relates to a semiconductor structure with conductive regions at low melting temperatures and to a method for repairing a semiconductor structure.

Come à ̈ noto, la produzione di dispositivi integrati prevede fasi di test che permettono di verificare la corretta funzionalità dei componenti realizzati. Test di questo tipo, come ad esempio EWS (Electrical Wafer Sort) o WS (Wafer Sort), vengono normalmente eseguiti a livello di fetta di semiconduttore (“wafer†), collegando una macchina di test ATE (“Automatic Test Equipment†) a piazzole (“pads†) di contatto dei dispositivi DUT (“Devices Under Test†) presenti sulla fetta medesima. Le piazzole possono essere dedicate specificamente ai test, ma più spesso vengono impiegate anche una parte o l’intero insieme delle piazzole dei dispositivi, che dovranno in seguito servire per la connessione dei dispositivi per poter essere utilizzati nell’applicazione finale. As is known, the production of integrated devices involves test phases that allow to verify the correct functionality of the components made. Tests of this type, such as EWS (Electrical Wafer Sort) or WS (Wafer Sort), are normally performed at the semiconductor wafer level (â € œwaferâ €), by connecting an ATE (â € œAutomatic Test Equipmentâ € ) to contact pads (â € œpadsâ €) of the DUT devices (â € œDevices Under Testâ €) present on the slice itself. The pads can be specifically dedicated to tests, but more often a part or the whole set of the device pads are also used, which must later be used for the connection of the devices in order to be used in the final application.

Per collegare la macchina di test alla fetta da investigare, vengono generalmente impiegate schede di interfaccia o “probe-cards†comprendenti in genere una scheda a circuiti stampati o PCB (“Printed Circuit Board†) provvista di elettrodi-sonda, i quali devono essere disposti in contatto con le piazzole con una pressione determinata per assicurare ovunque l’accoppiamento elettrico. To connect the test machine to the wafer to be investigated, interface cards or â € œprobe-cardsâ € are generally used, generally comprising a printed circuit board or PCB (â € œPrinted Circuit Boardâ €) equipped with electrode-probes, which they must be placed in contact with the pitches with a determined pressure to ensure electrical coupling everywhere.

Dopo le fasi di test elettrico, le fette, singole o composite, vengono tagliate in piastrine ("chips" o "dice") e assemblate in strutture di incapsulamento (“packaging†). Quindi, le piazzole vengono accoppiate elettricamente con piedini delle strutture di incapsulamento per la connessione con dispositivi esterni. L’accoppiamento elettrico à ̈ spesso ottenuto mediante tecnica di “wirebonding†, con cui vengono realizzate connessioni a filo fra le piazzole e i piedini, oppure si possono usare protuberanze sporgenti di contatto (“bump†). After the electrical test phases, the slices, single or composite, are cut into small plates ("chips" or "dice") and assembled in encapsulation structures (â € œpackagingâ €). Then, the pads are electrically coupled with pins of the encapsulation structures for connection with external devices. The electrical coupling is often obtained through the â € œwirebondingâ € technique, with which wire connections are made between the pads and the pins, or you can use protruding contact protuberances (â € œbumpâ €).

Le stesse piazzole devono dunque servire sia per il test, sia per la connessione elettrica verso l’esterno. The same pitches must therefore be used both for the test and for the electrical connection to the outside.

L’azione meccanica degli elettrodi-sonda provoca però danni superficiali alle piazzole, che possono deteriorare la qualità delle connessioni elettriche ottenibili in fase di assemblaggio fino a rendere le piazzole stesse inservibili. Tra l’altro, in diversi casi non à ̈ sufficiente una singola sequenza di test e devono essere utilizzate diverse macchine, eseguendo diverse sequenze di test. Ciò rende evidentemente necessario posizionare più volte la scheda o le schede di interfaccia, aumentando il rischio di danni alle piazzole. However, the mechanical action of the electrode-probes causes superficial damage to the pads, which can deteriorate the quality of the electrical connections obtainable in the assembly phase and make the pads unusable. Among other things, in several cases a single test sequence is not enough and several machines have to be used, running different test sequences. This obviously makes it necessary to place the interface card or cards several times, increasing the risk of damage to the pitches.

Per ovviare a questo inconveniente, sono state proposte diverse soluzioni, nessuna delle quali risulta però del tutto soddisfacente. To overcome this drawback, various solutions have been proposed, none of which, however, is entirely satisfactory.

In US 6,844,631, ad esempio, à ̈ stato proposto di realizzare metallizzazioni ausiliarie che si estendono, oltre che sulle piazzole, anche sopra parte dello strato di passivazione circondante le piazzole. In questo modo, una parte della metallizzazione ausiliaria (ad esempio sopra lo strato di passivazione) può essere dedicata esclusivamente alla contattatura in fase di test. La restante parte della metallizzazione ausiliaria, che non entra in contatto con gli elettrodi-sonda, non viene danneggiata e può essere utilizzata per ottenere una connessione elettrica di elevata qualità tramite wire-bondng o altra tecnica. In alternativa, la metallizzazione ausiliaria può essere rimossa chimicamente dopo la fase di test, lasciando le piazzole libere e prive di danni. In US 6,844,631, for example, it has been proposed to realize auxiliary metallizations which extend not only on the pads, but also over part of the passivation layer surrounding the pads. In this way, a part of the auxiliary metallization (for example above the passivation layer) can be dedicated exclusively to contacting in the test phase. The remaining part of the auxiliary metallization, which does not come into contact with the probe electrodes, is not damaged and can be used to obtain a high quality electrical connection by wire-bonding or other technique. Alternatively, the auxiliary metallization can be chemically removed after the test phase, leaving the pitches free and undamaged.

Se la qualità dei contatti può essere in questo modo preservata, à ̈ stato tuttavia notato che le regioni sottostanti le metallizzazioni attorno alle piazzole sono soggette a rotture, specialmente quando sono presenti linee metalliche in rame, che possono essere esposte all’azione ossidante dell’aria. Inoltre, l’area destinata a ciascuna piazzola deve essere aumentata per consentire la realizzazione delle metallizzazioni ausiliarie. La densità delle piazzole risulta quindi svantaggiosamente ridotta. If the quality of the contacts can be preserved in this way, it has nevertheless been noted that the regions underlying the metallizations around the pads are subject to breakage, especially when there are metallic copper lines, which can be exposed to the oxidizing action of € ™ air. Furthermore, the area destined for each pad must be increased to allow the realization of the auxiliary metallizations. The density of the pitches is therefore disadvantageously reduced.

Altre varianti sopperiscono in parte ai limiti della soluzione descritta, ma richiedono numerose fasi di lavorazione aggiuntive, che sono piuttosto complesse e comportano un significativo aumento del costo unitario di fabbricazione dei dispositivi prodotti. Other variants partially compensate for the limitations of the described solution, but require numerous additional processing steps, which are rather complex and involve a significant increase in the unit manufacturing cost of the devices produced.

Secondo una diversa soluzione, descritta in US 5,391,516, le piazzole di contatto vengono riparate dopo la fase di test mediante un fascio laser che riscalda le piazzole stesse oltre il punto di fusione (per l’alluminio 660°C). Tralasciando gli evidenti effetti di un possibile cattivo allineamento del fascio laser, il fortissimo gradiente termico prodotto dal riscaldamento concentrato può facilmente causare rotture per la dilatazione termica non uniforme. According to a different solution, described in US 5,391,516, the contact pads are repaired after the test phase by means of a laser beam which heats the pads themselves beyond the melting point (for aluminum 660 ° C). Leaving aside the obvious effects of a possible misalignment of the laser beam, the very strong thermal gradient produced by concentrated heating can easily cause breakages due to non-uniform thermal expansion.

Scopo della presente invenzione à ̈ fornire una struttura a semiconduttore e un metodo per riparare una struttura a semiconduttore che siano privi delle limitazioni descritte. The object of the present invention is to provide a semiconductor structure and a method for repairing a semiconductor structure that are free of the limitations described.

Secondo la presente invenzione vengono realizzati una struttura a semiconduttore e un metodo per riparare una struttura a semiconduttore come definiti rispettivamente nelle rivendicazioni 1 e 15. According to the present invention, a semiconductor structure and a method for repairing a semiconductor structure are realized as defined in claims 1 and 15 respectively.

Per una migliore comprensione dell’invenzione, ne verranno ora descritte alcune forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali: For a better understanding of the invention, some embodiments will now be described, purely by way of non-limiting example and with reference to the attached drawings, in which:

- la figura 1 Ã ̈ una sezione trasversale attraverso una struttura a semiconduttore in accordo a una forma di realizzazione della presente invenzione; Figure 1 is a cross section through a semiconductor structure according to an embodiment of the present invention;

- la figura 2 mostra un particolare ingrandito della struttura a semiconduttore di figura 1; Figure 2 shows an enlarged detail of the semiconductor structure of Figure 1;

- la figura 3 Ã ̈ una sezione trasversale attraverso porzione di una struttura a semiconduttore in accordo a una diversa forma di realizzazione della presente invenzione; Figure 3 is a cross section through a portion of a semiconductor structure according to a different embodiment of the present invention;

- la figura 4 à ̈ una sezione trasversale attraverso porzione di una struttura a semiconduttore in accordo a un’ulteriore forma di realizzazione della presente invenzione; - figure 4 is a cross section through a portion of a semiconductor structure according to a further embodiment of the present invention;

- la figura 5 à ̈ una sezione trasversale attraverso porzione di una struttura a semiconduttore in accordo a un’ulteriore forma di realizzazione della presente invenzione; - figure 5 is a cross section through a portion of a semiconductor structure according to a further embodiment of the present invention;

- la figura 6 mostra il particolare di figura 2 durante una fase di test elettrico; figure 6 shows the detail of figure 2 during an electrical test phase;

- la figura 7 mostra il particolare di figura 2 al termine del test elettrico; - figure 7 shows the detail of figure 2 at the end of the electrical test;

- la figura 8 mostra il particolare di figura 2 durante l’esecuzione di un metodo per riparare strutture a semiconduttore secondo la presente invenzione; - figure 8 shows the detail of figure 2 during the execution of a method for repairing semiconductor structures according to the present invention;

- la figura 9 mostra una fase del metodo secondo una forma di realizzazione dell’invenzione; - figure 9 shows a step of the method according to an embodiment of the invention;

- la figura 10 Ã ̈ uno schema a blocchi semplificato relativo a un metodo in accordo a una forma di realizzazione della presente invenzione; - figure 10 is a simplified block diagram relating to a method according to an embodiment of the present invention;

- la figura 11 Ã ̈ uno schema a blocchi semplificato relativo a un metodo in accordo a una diversa forma di realizzazione della presente invenzione; - figure 11 is a simplified block diagram relating to a method according to a different embodiment of the present invention;

- la figura 12 à ̈ uno schema a blocchi semplificato relativo a un metodo in accordo a un’ulteriore forma di realizzazione della presente invenzione; - figure 12 is a simplified block diagram relating to a method according to a further embodiment of the present invention;

- la figura 13 Ã ̈ una sezione trasversale attraverso un dispositivo ottenuto dal taglio della struttura a semiconduttore di figura 1; - figure 13 is a cross section through a device obtained by cutting the semiconductor structure of figure 1;

- la figura 14 mostra una variante di un particolare ingrandito del dispositivo di figura 10; figure 14 shows a variant of an enlarged detail of the device of figure 10;

- la figura 15 mostra un’ulteriore variante di un particolare ingrandito del dispositivo di figura 10; - figure 15 shows a further variant of an enlarged detail of the device of figure 10;

- la figura 16 mostra una fase di un metodo per riparare strutture a semiconduttore secondo una diversa forma di realizzazione dell’invenzione; - figure 16 shows a step of a method for repairing semiconductor structures according to a different embodiment of the invention;

- la figura 17 mostra una sezione trasversale attraverso una struttura a semiconduttore in accordo a un’ulteriore forma di realizzazione della presente invenzione, non assemblata; - figure 17 shows a cross section through a semiconductor structure according to a further embodiment of the present invention, not assembled;

- la figura 18 à ̈ uno schema a blocchi semplificato relativo a un metodo in accordo a un’ulteriore forma di realizzazione della presente invenzione; - figure 18 is a simplified block diagram relating to a method according to a further embodiment of the present invention;

- la figura 19 mostra una sezione trasversale attraverso la struttura a semiconduttore di figura 14 assemblata; Figure 19 shows a cross section through the assembled semiconductor structure of Figure 14;

- la figura 20 mostra una sezione trasversale attraverso una struttura a semiconduttore in accordo a un’ulteriore forma di realizzazione della presente invenzione, non assemblata; figure 20 shows a cross section through a semiconductor structure according to a further embodiment of the present invention, not assembled;

- la figura 21 mostra un particolare ingrandito della struttura a semiconduttore di figura 16; Figure 21 shows an enlarged detail of the semiconductor structure of Figure 16;

- la figura 22 mostra una variante del particolare di figura 17; e - figure 22 shows a variant of the detail of figure 17; And

- la figura 23 mostra una sezione trasversale attraverso la struttura a semiconduttore di figura 16 assemblata. Figure 23 shows a cross section through the assembled semiconductor structure of Figure 16.

In figura 1 à ̈ mostrata una porzione di una fetta semiconduttrice 1, avente una superficie principale 1a (ossia una faccia di area maggiore) e incorporante una pluralità di dispositivi integrati 2. I dispositivi integrati 2 possono essere di qualsiasi tipo realizzabile con tecniche di lavorazione utilizzate nel settore della microelettronica e, in particolare, possono essere circuiti integrati di qualsiasi genere (analogici, digitali, ad alta tensione o a bassa tensione), dispositivi microelettromeccanici (sensori, trasduttori, attuatori) o combinazioni di componenti circuitali e strutture microelettromeccaniche. Figure 1 shows a portion of a semiconductor wafer 1, having a main surface 1a (i.e. a face with a larger area) and incorporating a plurality of integrated devices 2. The integrated devices 2 can be of any type that can be produced with processing techniques used in the microelectronics sector and, in particular, they can be integrated circuits of any kind (analog, digital, high voltage or low voltage), microelectromechanical devices (sensors, transducers, actuators) or combinations of circuit components and microelectromechanical structures.

La porzione della fetta 1 alloggiante i dispositivi integrati 2 sarà nel seguito indicata come porzione strutturale 3 e comprende una pluralità di strati e strutture di materiale semiconduttore, in cui possono essere incorporati strati e strutture e di materiali dielettrici e metallici, secondo quanto richiesto per realizzare i dispositivi integrati 2. La porzione strutturale 3 della fetta 1 à ̈ ricoperta con uno strato di passivazione 4 di materiale dielettrico. The portion of the wafer 1 housing the integrated devices 2 will hereinafter be referred to as the structural portion 3 and comprises a plurality of layers and structures of semiconductor material, in which layers and structures and dielectric and metallic materials can be incorporated, as required to make the integrated devices 2. The structural portion 3 of the wafer 1 is covered with a passivation layer 4 of dielectric material.

I dispositivi integrati 2 sono provvisti di rispettive piazzole 5 di contatto per il collegamento verso l’esterno tramite tecniche convenzionali, come ad esempio “wirebonding†o “bump†. Inoltre, sulla fetta 1 possono essere realizzate ulteriori piazzole 6 di contatto, collegate a rispettivi dispositivi integrati o TEG (Test Element Group, non mostrati) e specificamente dedicate all’esecuzione di particolari test elettrici di tipo principalmente parametrico, in genere per valutare i parametri del processo di realizzazione della fetta 1. In una forma di realizzazione, le piazzole 6 sono essere realizzate su linee di taglio ("scribe lines") 7 della fetta 1, poiché possono essere sacrificate una volta che sono stati eseguiti i test richiesti. Le connessioni delle piazzole 5, 6 ai rispettivi dispositivi integrati sono realizzate in modo di per sé noto e non sono illustrate, per semplicità. The integrated devices 2 are provided with respective contact pads 5 for connection to the outside using conventional techniques, such as â € œwirebondingâ € or â € œbumpâ €. Furthermore, on the wafer 1 further contact pads 6 can be made, connected to respective integrated devices or TEGs (Test Element Group, not shown) and specifically dedicated to the execution of particular electrical tests of a mainly parametric type, generally to evaluate the parameters of the wafer production process 1. In one embodiment, the pads 6 are made on the "scribe lines" 7 of the wafer 1, since they can be sacrificed once the required tests have been performed . The connections of the pads 5, 6 to the respective integrated devices are made in a per se known manner and are not illustrated, for the sake of simplicity.

Lo strato di passivazione 4 presenta aperture di piazzola (“pad openings†) per consentire l’accesso alla piazzola 5, 6. The passivation layer 4 has pad openings (â € œpad openingsâ €) to allow access to pad 5, 6.

Una delle piazzole 5 à ̈ illustrata più in dettaglio in figura 2. La piazzola 5 si trova a un’estremità di una linea di connessione elettrica 9, che, in una forma di realizzazione, à ̈ realizzata mediante tecnica “damascene†sulla superficie della porzione strutturale 3 della fetta 1. One of the pads 5 is illustrated in more detail in figure 2. Pad 5 is located at one end of an electrical connection line 9, which, in one embodiment, is made using the â € œdamasceneâ € technique on the surface of the structural portion 3 of the wafer 1.

La piazzola 5 à ̈ metallica ed à ̈ ad esempio realizzata in alluminio, rame, oro, platino, nickel o palladio, oppure può comprendere un multistrato di due o più metalli distinti, ad esempio fra quelli appena elencati o altri materiali conduttivi. Pad 5 is metallic and is for example made of aluminum, copper, gold, platinum, nickel or palladium, or it can comprise a multilayer of two or more distinct metals, such as those listed above or other conductive materials.

La piazzola 5 à ̈ depressa rispetto a una superficie 4a dello strato di passivazione 4 opposta alla porzione strutturale 3. Lo strato di passivazione 4 e la piazzola 5 formano una struttura di confinamento definente un recesso 8 a tazza nella fetta 1. Più precisamente, il recesso 8 à ̈ delimitato lateralmente dallo strato di passivazione 4 e sul fondo da una superficie 5a della piazzola 5. The pad 5 is depressed with respect to a surface 4a of the passivation layer 4 opposite the structural portion 3. The passivation layer 4 and the pad 5 form a confinement structure defining a cup-shaped recess 8 in the wafer 1. More precisely, the recess 8 is delimited laterally by the passivation layer 4 and on the bottom by a surface 5a of pad 5.

Uno strato protettivo 10 di materiale conduttivo a bassa temperatura di fusione copre la piazzola 5 nel recesso 8. Inoltre, lo strato protettivo 10 ha uno spessore T inferiore alla profondità D del recesso 8, che à ̈ definita dalla distanza fra la superficie 5a della piazzola 5 a contatto con lo strato protettivo 10 e la superficie 4a dello strato di passivazione 4. Di conseguenza, lo strato protettivo 10 à ̈ interamente contenuto nel recesso 8. A protective layer 10 of conductive material at low melting temperature covers the pad 5 in the recess 8. Furthermore, the protective layer 10 has a thickness T less than the depth D of the recess 8, which is defined by the distance between the surface 5a of the pad 5 in contact with the protective layer 10 and the surface 4a of the passivation layer 4. Consequently, the protective layer 10 is entirely contained in the recess 8.

Il materiale che forma lo strato protettivo 10 ha temperatura di fusione inferiore rispetto al materiale che forma la struttura di confinamento (ossia lo strato di passivazione 4 e le piazzole 5, 6) e le linee di connessione elettrica 9. Ad esempio, la temperatura di fusione del materiale formante lo strato protettivo à ̈ inferiore a 400°C e preferibilmente inferiore a 300°C. In una forma di realizzazione, la temperatura di fusione del materiale formante lo strato protettivo 10 à ̈ inferiore alla massima temperatura a cui deve essere scaldata la fetta 1 durante le fasi di test. Lo strato protettivo 10 può essere realizzato ad esempio in una lega di saldatura (del tipo utilizzato per la saldatura di componenti su schede a circuito stampato) o in una lega eutettica, ad esempio, ma non limitativamente, scelta fra: The material forming the protective layer 10 has a lower melting temperature than the material forming the confinement structure (i.e. the passivation layer 4 and the pads 5, 6) and the electrical connection lines 9. For example, the temperature of melting of the material forming the protective layer is lower than 400 ° C and preferably lower than 300 ° C. In one embodiment, the melting temperature of the material forming the protective layer 10 is lower than the maximum temperature to which the wafer 1 must be heated during the test steps. The protective layer 10 can be made for example in a solder alloy (of the type used for soldering components on printed circuit boards) or in a eutectic alloy, for example, but not limited to, chosen from:

tantalio - oro con oro al 28% (temperatura di fusione di 131ºC); tantalum - gold with 28% gold (melting temperature of 131ºC);

stagno - zinco con zinco al 9% (temperatura di fusione di 199ºC); tin - zinc with 9% zinc (melting temperature of 199ºC);

stagno - oro con oro al 10% (temperatura di fusione di 217ºC); tin - gold with 10% gold (melting temperature of 217ºC);

oro - stagno con stagno al 20% (temperatura di fusione di 280ºC); gold - tin with 20% tin (melting temperature of 280ºC);

zinco - stagno con stagno al 5% (temperatura di fusione di 382ºC). zinc - tin with 5% tin (melting temperature of 382ºC).

In alternativa, possono essere utilizzate anche leghe non eutettiche come, ad esempio, ma non limitativamente: stagno - argento con argento al 4% (temperatura di fusione compresa fra 221°C e 229ºC); Alternatively, non-eutectic alloys can also be used such as, for example, but not limited to: tin - silver with 4% silver (melting temperature between 221 ° C and 229ºC);

stagno - rame con rame allo 0.7% (temperatura di fusione di 227ºC); tin - copper with 0.7% copper (melting temperature of 227ºC);

zinco - stagno con stagno al 30% (temperatura di fusione compresa fra 199°C e 376ºC). zinc - tin with 30% tin (melting temperature between 199 ° C and 376ºC).

Naturalmente le percentuali delle composizioni dei vari materiali possono essere modificate per variare ad esempio la temperatura di fusione o le loro proprietà meccaniche e/o elettriche. Ad esempio, si possono avere composizioni in cui le percentuali dei materiali variano fino al 30% e preferibilmente fino al 20% rispetto alla loro composizione eutettica, anche se per specifiche esigenze non si esclude la possibilità di avere variazioni superiori. Naturally, the percentages of the compositions of the various materials can be modified to vary, for example, the melting temperature or their mechanical and / or electrical properties. For example, it is possible to have compositions in which the percentages of materials vary up to 30% and preferably up to 20% with respect to their eutectic composition, even if for specific needs the possibility of having higher variations is not excluded.

Ancora in alternativa, possono essere utilizzati metalli non in lega come: Still alternatively, non-alloyed metals can be used such as:

stagno (temperatura di fusione 232°C); tin (melting temperature 232 ° C);

indio (temperatura di fusione 156°C). indium (melting temperature 156 ° C).

Lo strato protettivo 10 può essere realizzato usando processi noti, come ad esempio processi di tipo elettrolitico o electroless. The protective layer 10 can be made using known processes, such as for example processes of the electrolytic or electroless type.

In una forma di realizzazione (figura 3), una struttura protettiva 10’ comprende una pila di strati, qui un primo strato 10a’ e un secondo strato 10b’. Il primo strato 10a’ o strato interno à ̈ a contatto con la piazzola 5, mentre il secondo strato 10b’ o strato esterno ha una superficie esposta. Lo spessore complessivo T’ della struttura protettiva 10’ à ̈ comunque inferiore alla distanza D fra la superficie 5a della piazzola 5 e la superficie 4a dello strato di passivazione 4. In one embodiment (Figure 3), a protective structure 10â € ™ comprises a stack of layers, here a first layer 10aâ € ™ and a second layer 10bâ € ™. The first layer 10aâ € ™ or inner layer is in contact with pad 5, while the second layer 10bâ € ™ or outer layer has an exposed surface. The overall thickness Tâ € ™ of the protective structure 10â € ™ is in any case less than the distance D between the surface 5a of the pad 5 and the surface 4a of the passivation layer 4.

Almeno lo strato esterno 10b’ à ̈ realizzato in un materiale a bassa temperatura di fusione, ossia con temperatura di fusione inferiore rispetto ai materiali che formano la struttura di confinamento (strato di passivazione 4 e piazzole 5, 6). In particolare, il materiale formante lo strato esterno 10b’ fonde a temperatura inferiore rispetto alle piazzole 5, 6. Ad esempio, può essere utilizzato uno qualsiasi fra i materiali sopra elencati. At least the outer layer 10bâ € ™ is made of a material with a low melting temperature, that is, with a lower melting temperature than the materials that form the confinement structure (passivation layer 4 and pads 5, 6). In particular, the material forming the outer layer 10bâ € ™ melts at a lower temperature than the pads 5, 6. For example, any of the materials listed above can be used.

In una forma di realizzazione (figura 4), una struttura di passivazione 4†avente aperture sulle piazzole 5 comprende una pluralità (due nell’esempio illustrato) di strati di passivazione 4a†, 4b†. La struttura di passivazione 4†e le piazzole 5 formano una struttura di confinamento definente nella porzione strutturale 3 della fetta 1 recessi 8†a tazza delimitati lateralmente dalla struttura di passivazione 4†e sul fondo da rispettive piazzole 5. All’interno dei recessi 8†, ciascuna piazzola 5 à ̈ ricoperta da un rispettivo strato protettivo 10†di materiale a bassa temperatura di fusione, che può essere piuttosto spesso grazie alla presenza di molteplici strati di passivazione 4a†, 4b†. In one embodiment (Figure 4), a passivation structure 4â € having openings on the pads 5 comprises a plurality (two in the illustrated example) of passivation layers 4aâ €, 4bâ €. The passivation structure 4â € and the pads 5 form a confinement structure defining in the structural portion 3 of the slice 1 cup-shaped recesses 8â € delimited laterally by the passivation structure 4â € and on the bottom by respective pads 5. Inside the recesses 8â €, each pad 5 is covered with a respective protective layer 10â € of low melting temperature material, which can be quite thick thanks to the presence of multiple passivation layers 4aâ €, 4bâ €.

In una forma di realizzazione (figura 5), una struttura dielettrica 4’’’ avente aperture sopra le piazzole 5 comprende uno strato dielettrico 4a’’’, ad esempio di ossido TEOS, ricoperto da uno strato di passivazione 4b’’’. La struttura dielettrica 4’’’ e le piazzole 5 formano una struttura di confinamento definente nella porzione strutturale 3 della fetta 1 recessi 8’’’ a tazza delimitati lateralmente dalla struttura di passivazione 4’’’ e sul fondo da rispettive piazzole 5. In one embodiment (figure 5), a dielectric structure 4â € ™ â € ™ â € ™ having openings above the pads 5 comprises a dielectric layer 4aâ € ™ â € ™, for example of TEOS oxide, covered with a passivation layer 4bâ € ™ â € ™ â € ™. The dielectric structure 4â € ™ â € ™ â € ™ and the pads 5 form a confinement structure defining in the structural portion 3 of the slice 1 recesses 8â € ™ â € ™ â € ™ cup delimited laterally by the passivation structure 4â € ™ â € ™ â € ™ and on the bottom from respective pitches 5.

Inoltre, le piazzole 5 sono ricoperte con una griglia protettiva 11’’’ di materiale isolante o dielettrico, ad esempio ossido di silicio. Furthermore, the pads 5 are covered with a protective grid 11â € ™ â € ™ â € ™ of insulating or dielectric material, for example silicon oxide.

Anche in questo caso, à ̈ possibile formare in ciascun recesso 8’’’ uno strato protettivo 10’’’ piuttosto spesso di materiale a bassa temperatura di fusione, che penetra attraverso la griglia protettiva 11’’’ ed à ̈ in contatto con la rispettiva piazzola 5. In particolare, il materiale formante lo strato protettivo 10’’’ ha temperatura di fusione inferiore rispetto ai materiali che formano la struttura di confinamento (strato di passivazione 4 e, in particolare, piazzole 5, 6). Ad esempio, può essere utilizzato uno qualsiasi fra i materiali sopra elencati. Also in this case, it is possible to form in each recess 8â € ™ â € ™ â € ™ a rather thick protective layer 10â € ™ â € ™ â € ™ of low melting temperature material, which penetrates through the protective grid 11â € ™ â € ™ â € ™ and is in contact with the respective pad 5. In particular, the material forming the protective layer 10â € ™ â € ™ â € ™ has a lower melting temperature than the materials forming the structure of confinement (passivation layer 4 and, in particular, pads 5, 6). For example, any of the materials listed above can be used.

Quando viene eseguito un test elettrico dei dispositivi 2 integrati nella fetta 1 (ad esempio un test EWS), elettrodi-sonda 15 vengono accoppiati elettricamente a rispettive piazzole 5, 6, come mostrato in figura 6 (la figura 6 si riferisce alla forma di realizzazione delle figure 1 e 2, ma quanto descritto si applica indifferentemente anche a tutte le altre forme di realizzazione dell’invenzione). When an electrical test of the devices 2 integrated in wafer 1 is performed (for example an EWS test), electrode-probe 15 are electrically coupled to respective pads 5, 6, as shown in figure 6 (figure 6 refers to the embodiment of Figures 1 and 2, but what has been described also applies indifferently to all the other embodiments of the invention).

In dettaglio, gli elettrodi-sonda 15 (qui del tipo a mensola o “cantilever†) sono disposti meccanicamente a contatto con gli strati protettivi 10 delle rispettive piazzole 5, 6 necessarie per il test con una pressione sufficiente a evitare la perdita dell’accoppiamento. Poiché gli strati protettivi 10 sono in materiale conduttivo, gli elettrodi-sonda 15 sono elettricamente connessi alle rispettive piazzole 5, 6. In detail, the probe-electrodes 15 (here of the shelf type or â € œcantileverâ €) are mechanically arranged in contact with the protective layers 10 of the respective pads 5, 6 necessary for the test with a pressure sufficient to avoid the loss of the ™ coupling. Since the protective layers 10 are made of conductive material, the probe-electrodes 15 are electrically connected to the respective pads 5, 6.

Per effetto della pressione, la superficie degli strati protettivi 10 viene scalfita e le estremità degli elettrodi-sonda 15 affondano in parte negli strati protettivi 10, danneggiandoli e lasciando una scalfittura o segno sonda (“probe mark†). As a result of the pressure, the surface of the protective layers 10 is scratched and the ends of the probe-electrodes 15 partially sink into the protective layers 10, damaging them and leaving a scratch or probe mark (â € œprobe markâ €).

Una volta terminata la fase di test, gli strati protettivi 10 delle piazzole 5, 6 possono essere riparati mediante un procedimento termico. Quando vengono rimossi gli elettrodi-sonda 15, gli strati protettivi 10 presentano segni sonda 16 (figura 7). La fetta 1 viene riscaldata a una temperatura superiore alla temperatura di fusione del materiale formante gli strati protettivi 10 (e inferiore alla temperatura di fusione del materiale o dei materiali di cui à ̈ fatta la struttura di confinamento, in particolare le piazzole 5, 6). Durante la fase di riscaldamento, la fetta 1 viene mantenuta in posizione orizzontale (più precisamente con la superficie principale 1a orizzontale) per consentire al materiale fuso di distribuirsi in modo uniforme, riparando le scalfitture 16 e ripristinando l’integrità superficiale degli strati protettivi 10, come mostrato in figura 8. Grazie al fatto che gli strati protettivi 10 sono interamente contenuti nei recessi 8 definiti lateralmente dallo strato di passivazione 4, che funge da struttura di confinamento, e sul fondo dalle rispettive piazzole 5, 6, à ̈ sufficiente che la fetta 1 rimanga orizzontale per evitare che il materiale fuso si disperda. Once the test phase has been completed, the protective layers 10 of the pads 5, 6 can be repaired by means of a thermal process. When the probe electrodes 15 are removed, the protective layers 10 exhibit probe marks 16 (Figure 7). The wafer 1 is heated to a temperature higher than the melting temperature of the material forming the protective layers 10 (and lower than the melting temperature of the material or materials of which the confinement structure is made, in particular the pads 5, 6) . During the heating phase, the slice 1 is kept in a horizontal position (more precisely with the main surface 1a horizontal) to allow the molten material to distribute itself evenly, repairing the scratches 16 and restoring the surface integrity of the protective layers 10 , as shown in figure 8. Thanks to the fact that the protective layers 10 are entirely contained in the recesses 8 defined laterally by the passivation layer 4, which acts as a confinement structure, and on the bottom by the respective pads 5, 6, it is sufficient that the wafer 1 remains horizontal to prevent the melted material from dispersing.

La fetta 1 viene poi lasciata raffreddare, sempre in posizione orizzontale, finché gli strati protettivi 10 solidificano. The slice 1 is then left to cool, always in a horizontal position, until the protective layers 10 solidify.

In una forma di realizzazione, il riscaldamento della fetta 1 viene effettuato in un forno 17, come mostrato in figura 9. In questo caso, una pluralità di fette 1 vengono caricate in speciali supporti 18 ("wafer carriers") che permettono di conservare la corretta disposizione orizzontale. I supporti 18 vengono introdotti in forno per il tempo necessario a fondere il materiale formante gli strati protettivi 10. In one embodiment, the heating of the wafer 1 is carried out in an oven 17, as shown in figure 9. In this case, a plurality of wafers 1 are loaded into special supports 18 ("wafer carriers") which allow to store the correct horizontal arrangement. The supports 18 are introduced into the oven for the time necessary to melt the material forming the protective layers 10.

Durante tutta la procedura di test, le piazzole 5 restano protette, non subiscono fenomeno di ossidazione, e non subiscono danni. Inoltre, eventuali danni agli strati protettivi 10 possono essere agevolmente riparati come descritto con un conseguente miglioramento della qualità e della resa di produzione. Throughout the test procedure, the pads 5 remain protected, do not undergo oxidation phenomena, and are not damaged. Furthermore, any damage to the protective layers 10 can be easily repaired as described with a consequent improvement in quality and production yield.

Il procedimento termico di ripristino della superficie degli strati protettivi 10 delle piazzole 5, 6 (blocco 1050 in figura 10) che segue fasi di test elettrico (blocchi 1000, 1020) può vantaggiosamente essere preceduto da una fase di lavaggio (blocco 1040) per rimuovere eventuali particelle e sostanze contaminanti. The thermal process of restoring the surface of the protective layers 10 of the pads 5, 6 (block 1050 in figure 10) which follows electrical test phases (blocks 1000, 1020) can advantageously be preceded by a washing phase (block 1040) to remove any particles and contaminants.

Oltre che al termine del test dei dispositivi integrati 2 (blocchi 1120, 1130 in figura 11), il lavaggio (blocchi 1100, 1140) e il procedimento termico di ripristino (blocchi 1110, 1150) possono essere realizzati prima dell’inizio, per eliminare eventuali difetti di fabbricazione e contaminazioni presenti sulla superficie dei medesimi strati protettivi 10. Inoltre, se sono previste più sequenze di test (blocchi 1200, 1230, figura 12), , il lavaggio (blocchi 1210, 1240) e il procedimento termico di ripristino (blocchi 1220, 1250) possono essere ripetuti dopo ogni sequenza. In addition to the end of the test of the integrated devices 2 (blocks 1120, 1130 in figure 11), the washing (blocks 1100, 1140) and the thermal recovery procedure (blocks 1110, 1150) can be carried out before the start, to eliminate any manufacturing defects and contaminations present on the surface of the same protective layers 10. Furthermore, if several test sequences are foreseen (blocks 1200, 1230, figure 12), the washing (blocks 1210, 1240) and the thermal restoration process (blocks 1220, 1250) can be repeated after each sequence.

Se il processo di test causa una riduzione di spessore degli strati protettivi 10, Ã ̈ sempre possibile reintegrare il materiale mancante. If the testing process causes a reduction in thickness of the protective layers 10, it is always possible to replenish the missing material.

Una volta terminato il test elettrico e il processo termico di riparazione, la fetta 1 viene tagliata in “dice†20, ciascuno dei quali contiene un dispositivo integrato 2 con le rispettive piazzole 5, come mostrato in figura 13. Le piazzole 6 realizzate nelle linee di taglio e dedicate esclusivamente al test elettrico parametrico possono essere sacrificate. A questo punto, gli strati protettivi 10 offrono una superficie sostanzialmente priva di imperfezioni e possono essere vantaggiosamente utilizzati per realizzare connessioni 21 del dispositivo, ad esempio mediante wire-bonding o bumping. Once the electrical test and the thermal repair process have been completed, the slice 1 is cut into â € œdiceâ € 20, each of which contains an integrated device 2 with the respective pads 5, as shown in figure 13. The pads 6 made in the cutting lines and dedicated exclusively to the parametric electrical test can be sacrificed. At this point, the protective layers 10 offer a surface substantially free of imperfections and can be advantageously used to make connections 21 of the device, for example by wire-bonding or bumping.

Poiché la tecnica di wire-bonding prevede di scaldare il materiale formante le connessioni 21, gli strati protettivi 10 possono essere nuovamente fusi e le connessioni possono affondare anche fino a raggiungere le piazzole 5 (figura 14) oppure penetrare solo in parte negli strati protettivi 10 (figura 15). Since the wire-bonding technique involves heating the material forming the connections 21, the protective layers 10 can be fused again and the connections can sink even up to the pads 5 (figure 14) or penetrate only partially into the protective layers 10 (figure 15).

In una forma di realizzazione (non mostrata), gli strati protettivi 10 possono essere rimossi dopo il completamento della procedura di test elettrico. In questo caso, le connessioni elettriche sono realizzate direttamente sulle piazzole 5. In one embodiment (not shown), the protective layers 10 can be removed after completion of the electrical test procedure. In this case, the electrical connections are made directly on the pitches 5.

In una forma di realizzazione (non mostrata), gli strati protettivi 10 possono essere connessi a bump dopo il completamento della procedura di test elettrico. Tali bump possono essere di materiale simile al materiale degli strati protettivi 10. In one embodiment (not shown), the protective layers 10 can be bump-connected after completion of the electrical test procedure. Such bumps can be of a material similar to the material of the protective layers 10.

In un’ulteriore forma di realizzazione, il materiale formante gli strati protettivi 10 ha temperatura di fusione inferiore alla massima temperatura a cui deve essere portata la fetta 1 durante la fase di test, che può prevedere condizioni di stress termico, come il procedimento EWS o il processo WLBI (“Wafer Level Burn-In†), in cui viene effettuato un test elettrico in temperatura. In questo caso, gli strati protettivi 10 fondono già durante il test ed à ̈ sufficiente separare gli elettrodi-sonda 15 dalla fetta 1 prima che avvenga la solidificazione. In pratica, la fase termica di riparazione degli strati protettivi 10 delle piazzole 5, 6 à ̈ almeno in parte effettuata durante la stessa procedura di test elettrico in temperatura. Gli strati protettivi 10 in questo caso non presentano segni sonda. Durante la fase di test elettrico in temperatura, gli elettrodi-sonda 15 entrano in contatto con le piazzole 5, 6 e penetrano almeno in parte all’interno degli strati protettivi 10. Il materiale fuso circonda l’estremità degli elettrodi-sonda 15, migliorando anche la resistenza di contatto. La superficie di contatto fra gli elettrodi-sonda 15 e le piazzole 5, 6 infatti aumenta, grazie al materiale degli strati protettivi 10 che avvolge l’estremità degli elettrodi-sonda 15. Inoltre, la riduzione della resistenza di contatto aumenta il limite di corrente massima che l’estremità della sonda può sopportare, migliorando la resa elettrica. In a further embodiment, the material forming the protective layers 10 has a melting temperature lower than the maximum temperature to which the wafer 1 must be brought during the test phase, which can foresee thermal stress conditions, such as the EWS process or the WLBI process (â € œWafer Level Burn-Inâ €), in which an electrical temperature test is performed. In this case, the protective layers 10 melt already during the test and it is sufficient to separate the probe-electrodes 15 from the wafer 1 before solidification takes place. In practice, the thermal repair phase of the protective layers 10 of the pads 5, 6 is at least partially carried out during the same electrical temperature test procedure. The protective layers 10 in this case show no probe signs. During the electrical temperature test phase, the probe-electrodes 15 come into contact with the pads 5, 6 and penetrate at least partially inside the protective layers 10. The molten material surrounds the ends of the probe-electrodes 15 , also improving the contact resistance. The contact surface between the probe-electrodes 15 and the pads 5, 6 in fact increases, thanks to the material of the protective layers 10 that surrounds the ends of the probe-electrodes 15. Furthermore, the reduction of the contact resistance increases the limit of maximum current that the tip of the probe can withstand, improving the electrical output.

Gli stessi vantaggi si hanno anche quando il materiale formante gli strati protettivi 10 ha temperatura di fusione maggiore alla temperatura a cui deve essere portata la fetta 1 durante la fase di test, ma il riscaldamento locale dovuto al passaggio di corrente attraverso le estremità degli elettrodi-sonda 15 à ̈ sufficiente a causare la fusione degli strati protettivi 10. The same advantages are also obtained when the material forming the protective layers 10 has a melting temperature higher than the temperature to which the wafer 1 must be brought during the test phase, but the local heating due to the passage of current through the ends of the electrodes probe 15 is sufficient to cause melting of the protective layers 10.

La fusione degli strati protettivi 10 può essere raggiunta anche utilizzando elettrodi-sonda 25 provvisti di elementi riscaldanti 26 (si veda in proposito la figura 16). Gli elementi riscaldanti 26 possono essere ad esempio termoresistenze di forma anulare calzati su rispettivi elettrodi-sonda 25. The fusion of the protective layers 10 can also be achieved by using probe-electrodes 25 provided with heating elements 26 (see Figure 16 in this regard). The heating elements 26 can be, for example, annular thermoresistances fitted on respective electrode-probes 25.

Gli elettrodi-sonda 25 vengono accoppiati a rispettive piazzole 5, 6 e i test elettrici vengono eseguiti come di consueto. Una volta terminate le operazioni di test, gli elementi riscaldanti 26 vengono attivati per fondere gli strati protettivi 10 delle piazzole 5, 6. Gli elettrodisonda 25 vengono poi ritratti e gli strati protettivi 10 vengono lasciati solidificare in posizione orizzontale. The probe-electrodes 25 are coupled to respective pads 5, 6 and the electrical tests are carried out as usual. Once the test operations have been completed, the heating elements 26 are activated to melt the protective layers 10 of the pads 5, 6. The electrode probes 25 are then retracted and the protective layers 10 are allowed to solidify in a horizontal position.

Gli elementi riscaldanti 26 possono essere scorrevoli fra una posizione di riposo e una posizione di lavoro, in cui si trovano in prossimità o a contatto degli strati protettivi 10 delle piazzole 5, 6, in modo da rendere efficienti l’accoppiamento termico e il trasferimento di energia. The heating elements 26 can slide between a rest position and a working position, in which they are located near or in contact with the protective layers 10 of the pads 5, 6, so as to make efficient the thermal coupling and the transfer of power.

In alternativa, gli elementi riscaldanti 26 sono in posizione fissa a distanza dagli strati protettivi 10 delle piazzole 5, 6. In questo caso, l’accoppiamento termico à ̈ ottenuto attraverso gli elettrodi-sonda 25. Alternatively, the heating elements 26 are in a fixed position at a distance from the protective layers 10 of the pads 5, 6. In this case, the thermal coupling is obtained through the probe-electrodes 25.

La struttura descritta con riferimento a una qualsiasi delle forme di realizzazione presentate, con piazzole ricoperte da strati protettivi di materiale conduttivo a bassa temperatura di fusione e realizzate in recessi delimitati da una struttura di confinamento, può essere utilizzata anche per incrementare la resa nei processi di fabbricazione di dispositivi integrati cosiddetti 3D. Dispositivi di questo tipo comprendono una pluralità di piastrine semiconduttrici (“chip†o “die†) incorporanti ciascuna una rispettiva porzione di dispositivo e impilate e saldate una sull’altra a formare dispositivi o circuiti integrati 3D “3D IC†. Le piastrine sono provviste di vie passanti nel substrato che permettono di connettere secondo necessità porzioni di dispositivo realizzate in piastrine distinte e poste in modo tale da creare una pila (“stack†) fra loro. Per realizzare le connessioni, terminali di vie passanti di una delle piastrine devono essere saldati a corrispondenti piazzole di una piastrina adiacente. The structure described with reference to any of the presented embodiments, with pads covered by protective layers of conductive material at low melting temperature and made in recesses delimited by a confinement structure, can also be used to increase the yield in the processes of manufacture of so-called 3D integrated devices. Devices of this type comprise a plurality of semiconductor chips (â € œchipâ € or â € œdieâ €) each incorporating a respective portion of the device and stacked and soldered one on top of the other to form 3D â € œ3D ICâ € devices or integrated circuits. The plates are provided with pass-through ways in the substrate which allow to connect as needed portions of the device made in distinct plates and placed in such a way as to create a stack (â € œstackâ €) between them. To make the connections, through-way terminals of one of the plates must be welded to corresponding pads of an adjacent plate.

Secondo uno dei procedimenti più utilizzati, vengono creati collegamenti metallici ("metal-to-metal bonding"), ad esempio in rame, mediante processi di termocompressione o saldatura a ultrasuoni. According to one of the most used processes, metal-to-metal bonding is created, for example in copper, by means of thermocompression or ultrasonic welding processes.

La saldatura può inoltre essere effettuata a livello di fetta ("wafer-to-wafer bonding"), di die ("die-to-die bonding") oppure, in modo ibrido, dice possono essere saldati su fette ("die-to-wafer bonding"). Welding can also be carried out at wafer-to-wafer bonding, die-to-die bonding or, in a hybrid way, says they can be welded on wafers ("die-to -wafer bonding ").

Specialmente per quanto riguarda la saldatura a livello di fetta, l’allineamento dei componenti à ̈ problematico e può risultare imperfetto. Può così accadere che dispositivi già testati e correttamente funzionanti diano luogo a dispositivi 3D, completi o anche parziali, che sono difettosi. In altri casi, uno dei dispositivi può essere affetto da imperfezioni che non vengono rilevate durante il test individuale, ma che si evidenziano in test successivi sulla pila parziale o sul dispositivo finale. Especially when it comes to slice-level welding, the alignment of components is problematic and can be imperfect. It can thus happen that devices that have already been tested and functioning correctly give rise to 3D devices, complete or even partial, which are defective. In other cases, one of the devices may be affected by imperfections that are not detected during the individual test, but which show up in subsequent tests on the partial battery or on the final device.

Il processo di saldatura à ̈ però irreversibile e quindi l’intera pila difettosa deve essere eliminata, con grave danno in termini di resa. However, the welding process is irreversible and therefore the entire defective pile must be eliminated, with serious damage in terms of yield.

La struttura descritta in precedenza permette invece di rendere reversibile la saldatura. Una pila può quindi essere riparata e, eventualmente, almeno uno dei dispositivi che formano la pila che à ̈ stato riconosciuto come difettoso può essere eliminato e sostituito da un altro dispositivo. The structure described above allows instead to make the welding reversible. A battery can then be repaired and possibly at least one of the devices forming the battery that has been recognized as defective can be discarded and replaced by another device.

Con riferimento alla figura 17, una prima fetta 100 semiconduttrice avente una superficie principale 100a comprende una pluralità di primi dispositivi integrati 101, realizzati in una porzione strutturale 103 e adiacenti a una faccia 100a della prima fetta 100. La porzione strutturale 103 della prima fetta 100 à ̈ ricoperta con uno strato dielettrico 104. With reference to Figure 17, a first semiconductor wafer 100 having a main surface 100a comprises a plurality of first integrated devices 101, made in a structural portion 103 and adjacent to a face 100a of the first wafer 100. The structural portion 103 of the first wafer 100 It is covered with a dielectric layer 104.

I primi dispositivi integrati 101 sono provvisti di una pluralità di piazzole 105, disposte in aree dove lo strato dielettrico 104 presenta aperture. Le piazzole 105 sono metalliche, ad esempio realizzate in alluminio, rame, oro, platino, nickel o palladio, oppure possono essere formate da multistrati di due o più metalli distinti, ad esempio fra quelli appena elencati o da leghe. The first integrated devices 101 are provided with a plurality of pads 105, arranged in areas where the dielectric layer 104 has openings. The pads 105 are metallic, for example made of aluminum, copper, gold, platinum, nickel or palladium, or they can be formed by multilayers of two or more distinct metals, for example among those just listed or by alloys.

Le piazzole 105 sono ricoperte da rispettivi strati protettivi 106 in materiale conduttivo a bassa temperatura di fusione. The pads 105 are covered with respective protective layers 106 made of conductive material with a low melting temperature.

Le piazzole 105 sono depresse rispetto a una superficie 104a dello strato dielettrico 104 destinata ad accoppiarsi con un’ulteriore fetta semiconduttrice (“wafer†) o una piastrina semiconduttrice (“chip†o “die†) per creare una pila. Inoltre, gli strati protettivi 106 sono interamente contenuti in rispettivi recessi 108 a tazza definiti lateralmente dallo strato dielettrico 104, e sul fondo da superfici 105a delle piazzola 105, che insieme formano strutture di confinamento. The pads 105 are depressed with respect to a surface 104a of the dielectric layer 104 intended to couple with a further semiconductor wafer (â € œwaferâ €) or a semiconductor chip (â € œchipâ € or â € œdieâ €) to create a stack. Furthermore, the protective layers 106 are entirely contained in respective cup-shaped recesses 108 defined laterally by the dielectric layer 104, and on the bottom by surfaces 105a of the pad 105, which together form confinement structures.

Il materiale che forma gli strati protettivi 106 ha temperatura di fusione inferiore rispetto al materiale che forma le piazzole 105. Ad esempio, la temperatura di fusione del materiale formante gli strati protettivi 106 Ã ̈ inferiore a 400°C e preferibilmente inferiore a 300°C. Gli strati protettivi 106 possono essere realizzati ad esempio in una lega di saldatura (del tipo utilizzato per la saldatura di componenti su schede a circuiti stampati) o in una lega eutettica, ad esempio, ma non limitativamente, scelta fra: The material forming the protective layers 106 has a lower melting temperature than the material forming the pads 105. For example, the melting temperature of the material forming the protective layers 106 is lower than 400 ° C and preferably lower than 300 ° C . The protective layers 106 can be made for example in a solder alloy (of the type used for soldering components on printed circuit boards) or in a eutectic alloy, for example, but not limited to, chosen from:

tantalio - oro con oro al 28% (temperatura di fusione di 131ºC); tantalum - gold with 28% gold (melting temperature of 131ºC);

stagno - zinco con zinco al 9% (temperatura di fusione di 199ºC); tin - zinc with 9% zinc (melting temperature of 199ºC);

stagno - oro con oro al 10% (temperatura di fusione di 217ºC); tin - gold with 10% gold (melting temperature of 217ºC);

oro - stagno con stagno al 20% (temperatura di fusione di 280ºC); gold - tin with 20% tin (melting temperature of 280ºC);

zinco - stagno con stagno al 5% (temperatura di fusione di 382ºC). zinc - tin with 5% tin (melting temperature of 382ºC).

In alternativa, possono essere utilizzate anche leghe non eutettiche come, ad esempio, ma non limitativamente: stagno - argento con argento al 4% (temperatura di fusione compresa fra 221°C e 229ºC); Alternatively, non-eutectic alloys can also be used such as, for example, but not limited to: tin - silver with 4% silver (melting temperature between 221 ° C and 229ºC);

stagno - rame con rame allo 0.7% (temperatura di fusione di 227ºC); tin - copper with 0.7% copper (melting temperature of 227ºC);

zinco - stagno con stagno al 30% (temperatura di fusione compresa fra 199°C e 376ºC). zinc - tin with 30% tin (melting temperature between 199 ° C and 376ºC).

Ancora in alternativa, possono essere utilizzati metalli non in lega come: Still alternatively, non-alloyed metals can be used such as:

stagno (temperatura di fusione 232°C); tin (melting temperature 232 ° C);

indio (temperatura di fusione 156°C). indium (melting temperature 156 ° C).

Naturalmente le percentuali delle composizioni dei vari materiali possono essere modificate per variare ad esempio la temperatura di fusione o le loro proprietà meccaniche e/o elettriche. Ad esempio si possono avere composizioni in cui le percentuali dei materiali variano fino al 30% e preferibilmente fino al 20% rispetto alla loro composizione eutettica, anche se per specifiche esigenze non si esclude la possibilità di avere variazioni superiori. Naturally, the percentages of the compositions of the various materials can be modified to vary, for example, the melting temperature or their mechanical and / or electrical properties. For example, it is possible to have compositions in which the percentages of materials vary up to 30% and preferably up to 20% with respect to their eutectic composition, even if for specific needs the possibility of having higher variations is not excluded.

Una seconda fetta 110 semiconduttrice comprende una pluralità di secondi dispositivi integrati 111 e una pluralità di vie passanti 113 ("Through Silicon Vias", TSV), isolate da porzioni circostanti della seconda fetta 110 e collegate ai primi dispositivi integrati 111 mediante linee conduttive 114 metalliche, ad esempio in alluminio o rame. A second semiconductor wafer 110 comprises a plurality of second integrated devices 111 and a plurality of through silicon vias 113 ("Through Silicon Vias", TSV), isolated from surrounding portions of the second wafer 110 and connected to the first integrated devices 111 by metallic conductive lines 114 , for example in aluminum or copper.

Le vie passanti 113 attraversano la seconda fetta 110 e hanno rispettivi terminali 113a sporgenti da una faccia 110a della seconda fetta 110 destinata a essere accoppiata alla prima fetta 100. I terminali 113a sporgenti possono ad esempio essere realizzati congiuntamente con le vie passanti 113, oppure successivamente come “bumps†o come multistrati metallici. Inoltre, le vie passanti 113 sono realizzate in posizioni corrispondenti a rispettive piazzole 105 della prima fetta 100, in modo da formare contatti quando la prima fetta 100 e la seconda fetta 110 vengono allineate e unite per la saldatura. The through-ways 113 pass through the second wafer 110 and have respective terminals 113a projecting from a face 110a of the second wafer 110 intended to be coupled to the first wafer 100. The projecting terminals 113a can for example be made jointly with the through-ways 113, or subsequently as â € œbumpsâ € or as metallic multilayers. Furthermore, the through-ways 113 are made in positions corresponding to respective pads 105 of the first wafer 100, so as to form contacts when the first wafer 100 and the second wafer 110 are aligned and joined for welding.

Naturalmente anche la seconda fetta 110 potrà avere piazzole (qui non mostrate) del tutto simili alle piazzole 105 della prima fetta 100. Naturally, the second slice 110 may also have pitches (not shown here) quite similar to the pitches 105 of the first slice 100.

Qui (ma ciò vale anche per le successive figure) sono mostrate vie passanti 113 secondo un approccio “via-last†, ma sono possibili anche altri approcci di realizzazione delle vie passanti qui non mostrati, come ad esempio le “via-middle†, che si estendono da uno strato di metallizzazione intermedio (qui non illustrato in dettaglio) del dispositivo integrato 111 verso la faccia 110a, le “via- first†, che vengono realizzate prima di creare gli strati di metallizzazione del dispositivo integrato 111, e le “via-back†, che sono realizzate sul retro della seconda fetta 110a a partire dalla faccia 110a e si collegano al dispositivo integrato 111. Here (but this also applies to the following figures) 113 through streets are shown according to a â € œvia-lastâ € approach, but other approaches are also possible for the realization of through streets not shown here, such as the â € œvia-middleâ €, which extend from an intermediate metallization layer (not shown in detail here) of the integrated device 111 towards face 110a, the `` via-first '', which are made before creating the metallization layers of the integrated device 111, and the â € œvia-backsâ €, which are made on the back of the second wafer 110a starting from the face 110a and are connected to the integrated device 111.

I primi dispositivi integrati 101 e i secondi dispositivi integrati 111 vengono inizialmente testati a livello di fetta (blocchi 1500 in figura 18). Dopo che i terminali 113a sono stati esposti sulla faccia 110a della seconda fetta 110 (ad esempio tramite lappatura della seconda fetta 110 e successivo attacco chimico), la prima fetta 100 e la seconda fetta 110 vengono quindi allineate in modo che i terminali 113a delle vie passanti 113 della seconda fetta 110 corrispondano a rispettive piazzole 105 della prima fetta 100. The first integrated devices 101 and the second integrated devices 111 are initially tested at the wafer level (blocks 1500 in Figure 18). After the terminals 113a have been exposed on the face 110a of the second wafer 110 (for example by lapping the second wafer 110 and subsequent chemical etching), the first wafer 100 and the second wafer 110 are then aligned so that the terminals 113a of the vias passers 113 of the second wafer 110 correspond to respective pads 105 of the first wafer 100.

Si procede quindi alla saldatura (figura 19), ottenendo così una pila 120 comprendente la prima fetta 100 e la seconda fetta 110 (blocco 1520, figura 18). In questa fase, in particolare, i terminali 113a delle vie passanti 113 vengono saldati agli strati protettivi 106 di corrispondenti piazzole 105. The welding is then carried out (figure 19), thus obtaining a stack 120 comprising the first wafer 100 and the second wafer 110 (block 1520, figure 18). In this step, in particular, the terminals 113a of the through-ways 113 are welded to the protective layers 106 of corresponding pads 105.

Se, in seguito a un test a livello di pila 120 (blocco 1540), vengono rilevati malfunzionamenti, ad esempio imputabili ai secondi dispositivi integrati 111 della seconda fetta 110, viene eseguita una procedura di riparazione (blocco 1550), mediante la quale la seconda fetta 110 difettosa viene sostituita. La pila 120 viene riscaldata fino a provocare la fusione del materiale formante gli strati protettivi 106. La prima fetta 100 e la seconda fetta 110 possono così essere separate l’una dall’altra e la fetta difettosa (in questo caso la seconda fetta 110) viene sostituita con un nuovo esemplare correttamente funzionante. If, following a battery level test 120 (block 1540), malfunctions are detected, for example attributable to the second integrated devices 111 of the second wafer 110, a repair procedure is performed (block 1550), by which the second defective wafer 110 is replaced. The stack 120 is heated until the material forming the protective layers 106 melts. The first slice 100 and the second slice 110 can thus be separated from each other and the defective slice (in this case the second slice 110) is replaced with a new, correctly functioning specimen.

L’operazione di sostituzione degli elementi individuati come difettosi può essere ripetuta anche più volte. Da un lato, infatti, il riscaldare la pila fino a fondere gli strati protettivi non provoca sollecitazioni termiche importanti. Dall’altro, gli strati protettivi possono essere ripristinati semplicemente lasciando raffreddare le fette in posizione orizzontale dopo la separazione. Il materiale formante gli strati protettivi rimane infatti all’interno delle strutture di confinamento e non viene disperso. Una volta che il materiale à ̈ solidificato, gli strati di protezione riprendono la loro conformazione originale. The replacement of the elements identified as defective can be repeated several times. On the one hand, in fact, heating the pile until the protective layers melt does not cause significant thermal stresses. On the other hand, the protective layers can be restored simply by letting the slices cool in a horizontal position after separation. The material forming the protective layers in fact remains inside the confinement structures and is not dispersed. Once the material is solidified, the protective layers resume their original conformation.

Naturalmente quanto detto qui relativamente al caso "wafer-to-wafer bonding" può essere esteso ai casi "die-todie bonding" e "die-to-wafer bonding". Of course, what has been said here regarding the "wafer-to-wafer bonding" case can be extended to the "die-to-wafer bonding" and "die-to-wafer bonding" cases.

Secondo una forma di realizzazione, illustrata in figura 20, una prima fetta 100’ semiconduttrice avente una superficie principale 100a’ comprende una pluralità di primi dispositivi integrati 101’ e prime vie passanti 105’. Le prime vie passanti 105’ comprendono spine ("plugs") conduttive 105a’ circondate da regioni isolanti 105b’ cave (ad esempio cilindriche) e così separate da un substrato 103’ della prima fetta 100’. Le spine conduttive 105a’ possono essere sia semiconduttrici, sia metalliche. Nel primo caso, le spine conduttive 105a’ possono essere monocristalline, ad esempio realizzate da porzioni del substrato 103’ opportunamente drogate, oppure policristalline, ad esempio realizzate mediante scavo del substrato 103’ e successivo riempimento con materiale deposto. Nel caso di spine conduttive 105a’ metalliche, realizzate per riempimento, possono essere utilizzati materiali quali ad esempio alluminio, rame, tungsteno o nickel. According to an embodiment, illustrated in Figure 20, a first semiconductor wafer 100â € ™ having a main surface 100aâ € ™ comprises a plurality of first integrated devices 101â € ™ and first pass-throughs 105â € ™. The first through-ways 105â € ™ comprise conductive plugs 105aâ € ™ surrounded by insulating regions 105bâ € ™ hollow (for example cylindrical) and thus separated by a substrate 103â € ™ of the first slice 100â € ™. The conductive plugs 105aâ € ™ can be either semiconductor or metallic. In the first case, the conductive plugs 105aâ € ™ can be monocrystalline, for example made from suitably doped portions of the substrate 103â € ™, or polycrystalline, for example made by excavating the substrate 103â € ™ and subsequent filling with deposited material. In the case of 105aâ € ™ metal conductive plugs, made by filling, materials such as aluminum, copper, tungsten or nickel can be used.

Una porzione superficiale delle spine conduttive 105a’ à ̈ scavata per formare recessi 108’ in cui sono alloggiati strati di connessione 106’ (figura 21). Le spine conduttive 105a’ (in una variante insieme con porzioni delle regioni isolanti 105b’, figura 22) formano strutture di confinamento per gli strati di connessione 106’. A superficial portion of the conductive plugs 105aâ € ™ is hollowed out to form recesses 108â € ™ in which connection layers 106â € ™ are housed (Figure 21). The conductive plugs 105aâ € ™ (in a variant together with portions of the insulating regions 105bâ € ™, figure 22) form confinement structures for the connection layers 106â € ™.

Gli strati di connessione 106’ sono realizzati in un materiale avente temperatura di fusione inferiore rispetto alla struttura di confinamento definita dalla porzione scavata delle spine conduttive 105a’ (ed eventualmente da porzioni delle regioni isolanti 105b’). In particolare, può essere utilizzato uno qualsiasi dei materiali sopra menzionati. The connection layers 106â € ™ are made of a material having a lower melting temperature than the confinement structure defined by the hollowed portion of the conductive plugs 105aâ € ™ (and possibly by portions of the insulating regions 105bâ € ™). In particular, any of the materials mentioned above can be used.

Una seconda fetta 110’ comprende secondi dispositivi integrati 111’ e una pluralità di seconde vie passanti 113’, che attraversano la fetta 110’ e hanno rispettivi terminali 113a’ sporgenti da una faccia 110a’ della seconda fetta 110’ destinata a essere accoppiata alla prima fetta 100’. Le seconde vie passanti 113’ sono realizzate in posizioni corrispondenti a rispettive prime vie passanti 105’ della prima fetta 100’, e sono collegate ai secondi dispositivi integrati 111’ mediante linee conduttive 114’ metalliche, ad esempio in alluminio, rame, tungsteno o nickel. A second slice 110â € ™ includes integrated second devices 111â € ™ and a plurality of second through-ways 113â € ™, which cross the slice 110â € ™ and have respective terminals 113aâ € ™ protruding from a face 110aâ € ™ of the second slice 110â € ™ intended to be coupled to the first slice 100â € ™. The second through channels 113â € ™ are made in positions corresponding to respective first through channels 105â € ™ of the first slice 100â € ™, and are connected to the second integrated devices 111â € ™ by metallic conductive lines 114â € ™, for example in aluminum, copper, tungsten or nickel.

Naturalmente, anche se non à ̈ mostrato, anche le prime vie passanti 105’ della prima fetta 100’ possono essere collegate con i primi dispositivi integrati 101’ mediante linee conduttive simili alle linee conduttive 114’ della seconda fetta 110’. Of course, even if it is not shown, also the first through-ways 105â € ™ of the first slice 100â € ™ can be connected with the first integrated devices 101â € ™ by conductive lines similar to the conductive lines 114â € ™ of the second slice 110â € ™ .

Ovviamente anche la prima fetta 100’ può avere vie passanti 105’ con terminali, non mostrati, simili ai terminali 113a’ della seconda fetta 110’. Obviously also the first slice 100â € ™ can have through-ways 105â € ™ with terminals, not shown, similar to the terminals 113aâ € ™ of the second slice 110â € ™.

I primi dispositivi integrati 101’ e i secondi dispositivi integrati 111’ vengono inizialmente testati a livello di fetta. In questa fase, anche le prime vie passanti 105’ e le seconde vie passanti 113’ possono essere verificate utilizzando elettrodi-sonda. The first integrated devices 101â € ™ and the second integrated devices 111â € ™ are initially tested at the slice level. In this phase, also the first passing ways 105â € ™ and the second passing ways 113â € ™ can be verified using electrode-probes.

Dopo la fase di test, può essere eseguito un procedimento termico, come già descritto, che permette di ripristinare la configurazione originaria di tutte le piazzole di connessione eventualmente presenti (non mostrate) e, inoltre, anche degli strati di connessione 106’ delle seconde vie passanti 113’. After the test phase, a thermal procedure can be performed, as already described, which allows to restore the original configuration of all the connection pads that may be present (not shown) and, moreover, also of the connection layers 106â € ™ of the second ones. streets passing 113â € ™.

La prima fetta 100’ e la seconda fetta 110’ vengono poi allineate in modo che i terminali 113a’ delle vie passanti 113’ della seconda fetta 110’ corrispondano a rispettive prime vie passanti 105’ della prima fetta 100’. The first slice 100â € ™ and the second slice 110â € ™ are then aligned so that the terminals 113aâ € ™ of the pass-through channels 113â € ™ of the second slice 110â € ™ correspond to respective first pass-through channels 105â € ™ of the first slice 100â € ™.

Quando la prima fetta 100’ e la seconda fetta 110’ vengono unite per formare una pila 120’ (figura 23), terminali 113a’ di seconde vie passanti 113’ della seconda fetta 110’ vengono saldati agli strati di connessione 106’ di corrispondenti prime vie passanti 105’ della prima fetta 100’. La saldatura à ̈ reversibile, come già descritto, perché la pila 120’ può essere facilmente riscaldata fino a causare la fusione del materiale formante gli strati di connessione 106’, per separare le fette formanti la pila 120’ stessa. When the first slice 100 'and the second slice 110' are joined to form a stack 120 '(figure 23), terminals 113a' of second through channels 113 'of the second slice 110' are welded to the layers of connection 106â € ™ of corresponding first passages through 105â € ™ of the first slice 100â € ™. The welding is reversible, as already described, because the pile 120â € ™ can be easily heated up to cause the melting of the material forming the connection layers 106â € ™, to separate the slices forming the pile 120â € ™ itself.

Alle strutture a semiconduttore e al metodo di riparazione descritti possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione, come definita nelle rivendicazioni allegate. Modifications and variations can be made to the semiconductor structures and to the repair method described, without departing from the scope of the present invention, as defined in the attached claims.

In particolare, à ̈ chiaro che possono essere realizzate pile comprendenti più di due fette semiconduttrici, ciascuna delle quali può comprendere sia piazzole ricoperte di strati protettivi, sia vie passanti aventi strati di conduttivi di connessione come descritto. In particular, it is clear that stacks can be made comprising more than two semiconductor wafers, each of which can comprise both pads covered with protective layers, and through-ways having connection conductive layers as described.

Inoltre, la riparazione può essere eseguita non solo a livello di fetta (singola o pila), ma anche a livello di singolo “die†. Furthermore, the repair can be performed not only at the slice level (single or stack), but also at the single â € œdieâ € level.

Claims (24)

RIVENDICAZIONI 1. Struttura a semiconduttore comprendente: almeno un primo corpo (1; 100; 100’) semiconduttore; una struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105; 105a’; 105a’, 105b’) delimitante un recesso (8; 8†; 8’’’; 108; 108’) a tazza nel primo corpo (1; 100; 100’); una regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) nel recesso (8; 8†; 8’’’; 108; 108’); in cui la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) à ̈ realizzata in un materiale a bassa temperatura di fusione, avente temperatura di fusione inferiore rispetto ai materiali formanti la struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105; 105a’; 105a’, 105b’). CLAIMS 1. Semiconductor structure comprising: at least one first semiconductor body (1; 100; 100â € ™); a confinement structure (4, 5; 4â €, 5; 4â € ™ â € ™ â € ™, 5; 104, 105; 105aâ € ™; 105aâ € ™, 105bâ € ™) delimiting a recess (8; 8â € ; 8â € ™ â € ™ â € ™; 108; 108â € ™) cup in the first body (1; 100; 100â € ™); a conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ '; 105; 105aâ € ™) in the recess (8; 8â €; 8â € ™ â € ™ â € ™; 108; 108â € ™); in which the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) is made of a material with a low melting temperature, having a lower melting temperature than materials forming the confinement structure (4, 5; 4 ', 5; 4' '', 5; 104, 105; 105a '; 105a', 105b '). 2. Struttura secondo la rivendicazione 1, in cui il materiale a bassa temperatura di fusione ha temperatura di fusione inferiore a 400°C, preferibilmente inferiore a 300°C. Structure according to claim 1, wherein the low melting temperature material has a melting temperature lower than 400 ° C, preferably lower than 300 ° C. 3. Struttura secondo la rivendicazione 1 o 2, in cui il materiale a bassa temperatura di fusione à ̈ una lega eutettica. Structure according to claim 1 or 2, wherein the low melting material is a eutectic alloy. 4. Struttura secondo una qualsiasi delle rivendicazioni precedenti, in cui il materiale a bassa temperatura di fusione à ̈ selezionato nel gruppo composto da: lega di tantalio e oro con oro al 28%; lega di stagno e zinco con zinco al 9%; lega di stagno e oro con oro al 10%; lega di oro e stagno con stagno al 20%; lega di zinco e stagno con stagno al 5%; lega di stagno e argento con argento al 4%; lega di stagno e rame con rame allo 0.7%; lega di zinco e stagno con stagno al 30%; stagno; indio; materiali di saldatura. Structure according to any one of the preceding claims, wherein the low melting temperature material is selected from the group consisting of: tantalum and gold alloy with 28% gold; tin and zinc alloy with 9% zinc; tin and gold alloy with 10% gold; alloy of gold and tin with 20% tin; zinc and tin alloy with 5% tin; tin and silver alloy with 4% silver; tin and copper alloy with 0.7% copper; zinc and tin alloy with 30% tin; pond; indium; welding materials. 5. Struttura secondo una qualsiasi delle rivendicazioni precedenti, in cui la regione conduttiva (10) ha spessore (T) minore di una profondità (D) del recesso (8). Structure according to any one of the preceding claims, wherein the conductive region (10) has a thickness (T) less than a depth (D) of the recess (8). 6. Struttura secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo corpo (1; 100) comprende almeno una piazzola (5; 105) di contatto delimitante in parte il recesso (8; 8†; 8’’’; 108) e la regione conduttiva (10; 10b’; 10†; 10’’’; 106) comprende uno strato protettivo ricoprente la piazzola (5; 105) nel recesso (8; 8†; 8’’’; 108). 6. Structure according to any one of the preceding claims, in which the first body (1; 100) comprises at least one contact pad (5; 105) partially delimiting the recess (8; 8â €; 8â € ™ â € ™ â € ™; 108) and the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 106) includes a protective layer covering the pad (5; 105) in the recess (8; 8â €; 8â € ™ â € ™ â € ™; 108). 7. Struttura secondo la rivendicazione 6, in cui il materiale a bassa temperatura di fusione ha temperatura di fusione inferiore rispetto al materiale formante la piazzola (5; 105). Structure according to claim 6, wherein the low melting temperature material has a lower melting temperature than the pad forming material (5; 105). 8. Struttura secondo la rivendicazione 6 o 7, in cui la struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105;) comprende una struttura dielettrica (4; 4†; 4’’’; 104) ricoprente il primo corpo (1; 100) e delimitante lateralmente il recesso (8; 8†; 8’’’; 108). Structure according to claim 6 or 7, wherein the confinement structure (4, 5; 4â €, 5; 4â € ™ â € ™ â € ™, 5; 104, 105;) comprises a dielectric structure (4; 4â €; 4â € ™ â € ™ â € ™; 104) covering the first body (1; 100) and laterally delimiting the recess (8; 8â €; 8â € ™ â € ™ â € ™; 108). 9. Struttura secondo una qualsiasi delle rivendicazioni da 6 a 8, comprendente un secondo corpo (110) unito al primo corpo (100) in modo da formare una pila (120); e in cui il secondo corpo (110) comprende almeno una via passante (113), realizzata in una posizione corrispondente alla piazzola (105) del primo corpo (100) e avente un terminale (113a) sporgente dal secondo corpo (110) e saldato allo strato protettivo (106) ricoprente la piazzola (105). Structure according to any one of claims 6 to 8, comprising a second body (110) joined to the first body (100) so as to form a stack (120); and in which the second body (110) comprises at least one through way (113), made in a position corresponding to the pad (105) of the first body (100) and having a terminal (113a) protruding from the second body (110) and welded to the protective layer (106) covering the pad (105). 10. Struttura secondo una qualsiasi delle rivendicazioni da 6 a 9, in cui la piazzola (5) à ̈ ricoperta da una griglia protettiva (11’’’) di materiale dielettrico e lo strato protettivo (10’’’) penetra attraverso la griglia protettiva (11’’’) ed à ̈ in contatto con la piazzola (5). 10. Structure according to any one of claims 6 to 9, wherein the pad (5) is covered with a protective grid (11â € ™ â € ™ â € ™) of dielectric material and the protective layer (10â € ™ â € ™ â € ™) penetrates through the protective grid (11â € ™ â € ™ â € ™) and is in contact with the pad (5). 11. Struttura secondo una qualsiasi delle rivendicazioni precedenti, in cui il primo corpo (100’) comprende almeno una prima via passante (105’) avente una porzione conduttiva passante (105a’) e una porzione isolante (105b’) circondante la porzione conduttiva passante (105a’) e in cui il recesso (108’) à ̈ delimitato almeno in parte dalla porzione conduttiva passante (105a’). 11. Structure according to any one of the preceding claims, wherein the first body (100â € ™) comprises at least a first through way (105â € ™) having a through conductive portion (105aâ € ™) and an insulating portion (105bâ € ™) surrounding the through conductive portion (105aâ € ™) and in which the recess (108â € ™) is delimited at least in part by the through conductive portion (105aâ € ™). 12. Struttura secondo la rivendicazione 11, in cui il recesso (108’) à ̈ delimitato in parte dalla porzione isolante (105b’) della prima via passante (105’). 12. Structure according to claim 11, in which the recess (108â € ™) is partially delimited by the insulating portion (105bâ € ™) of the first passing way (105â € ™). 13. Struttura secondo la rivendicazione 11 o 12, comprendente un secondo corpo (110’) unito al primo corpo (100’) in modo da formare una pila (120’); e in cui il secondo corpo (110’) comprende almeno una seconda via passante (113’), realizzata in una posizione corrispondente alla prima via passante (105’) del primo corpo (100’) e avente un terminale (113a’) sporgente dal secondo corpo (110’) e saldato alla regione conduttiva (106’) nel recesso (108’) della prima via passante (105’). 13. Structure according to claim 11 or 12, comprising a second body (110 ') joined to the first body (100') so as to form a pile (120 '); and in which the second body (110â € ™) includes at least a second through way (113 '), made in a position corresponding to the first through way (105') of the first body (100 ') and having a terminal ( 113aâ € ™) protruding from the second body (110 ') and welded to the conductive region (106') in the recess (108 ') of the first passing way (105'). 14. Struttura secondo una qualsiasi delle rivendicazioni precedenti, comprendente un dispositivo integrato (2; 101, 106; 101’, 106’) alloggiato nel primo corpo (1; 100, 105; 100’, 105’). 14. Structure according to any one of the preceding claims, comprising an integrated device (2; 101, 106; 101â € ™, 106â € ™) housed in the first body (1; 100, 105; 100â € ™, 105â € ™). 15. Metodo per riparare una struttura a semiconduttore, in cui la struttura a semiconduttore comprende: almeno un primo corpo (1; 100; 100’) semiconduttore; una struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105; 105a’; 105a’, 105b’) delimitante un recesso (8; 8†; 8’’’; 108; 108’) a tazza nel primo corpo (1; 100; 100’); una regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) nel recesso (8; 8†; 8’’’; 108; 108’); in cui la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) à ̈ realizzata in un materiale a bassa temperatura di fusione, avente temperatura di fusione inferiore rispetto ai materiali formanti la struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105; 105a’; 105a’, 105b’); il metodo comprendendo riscaldare la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) a una temperatura superiore alla temperatura di fusione della regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) e inferiore a temperature di fusione dei materiali formanti la struttura di confinamento (4, 5; 4†, 5; 4’’’, 5; 104, 105; 105a’; 105a’, 105b’), fino a fondere la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’). 15. Method for repairing a semiconductor structure, wherein the semiconductor structure comprises: at least one first semiconductor body (1; 100; 100â € ™); a confinement structure (4, 5; 4â €, 5; 4â € ™ â € ™ â € ™, 5; 104, 105; 105aâ € ™; 105aâ € ™, 105bâ € ™) delimiting a recess (8; 8â € ; 8â € ™ â € ™ â € ™; 108; 108â € ™) cup in the first body (1; 100; 100â € ™); a conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ '; 105; 105aâ € ™) in the recess (8; 8â €; 8â € ™ â € ™ â € ™; 108; 108â € ™); in which the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) is made of a material with a low melting temperature, having a lower melting temperature than materials forming the confinement structure (4, 5; 4â €, 5; 4â € ™ â € ™ â € ™, 5; 104, 105; 105aâ € ™; 105aâ € ™, 105bâ € ™); the method comprising heating the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) to a temperature above the melting temperature of the conductive region (10; 10bâ € ™ ; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) and below the melting temperatures of the materials forming the confinement structure (4, 5; 4â €, 5; 4â € ™ â € ™ â € ™, 5; 104, 105; 105aâ € ™; 105aâ € ™, 105bâ € ™), until the conductive region is fused (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™). 16. Metodo secondo la rivendicazione 15, comprendente solidificare la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) mantenendo il primo corpo (1; 100; 100’) con una superficie principale (1a; 100a; 100a’) orizzontale. 16. Method according to claim 15, comprising solidifying the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) while maintaining the first body (1; 100; 100â € ™) with a main surface (1a; 100a; 100aâ € ™) horizontal. 17. Metodo secondo la rivendicazione 15 o 16, in cui riscaldare la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’) comprende disporre il primo corpo (1; 100; 100’) in un forno. 17. Method according to claim 15 or 16, wherein heating the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™) comprises arranging the first body (1; 100; 100â € ™) in an oven. 18. Metodo secondo la rivendicazione 15 o 16, in cui riscaldare la regione conduttiva (106) comprende disporre un elettrodo-sonda (25) provvisto di un elemento riscaldante (26) a contatto con la regione conduttiva (106) e attivare l’elemento riscaldante (26). 18. Method according to claim 15 or 16, wherein heating the conductive region (106) comprises placing an electrode-probe (25) provided with a heating element (26) in contact with the conductive region (106) and activating the heating element (26). 19. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 18, in cui la struttura a semiconduttore comprende un secondo corpo (110; 110’) unito al primo corpo (100; 100’) in modo da formare una pila (120; 120’); e in cui il secondo corpo (110; 110’) comprende almeno una via passante (113; 113’), realizzata in una posizione corrispondente alla regione conduttiva (106; 106’) del primo corpo (100; 100’) e avente un terminale (113a; 113a’) sporgente dal secondo corpo (110; 110’) e saldato alla regione conduttiva (106; 106’); il metodo comprendendo separare il primo corpo (100; 100’) e il secondo corpo (110; 110’) dopo la fase di riscaldare la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’). Method according to any one of claims 15 to 18, wherein the semiconductor structure comprises a second body (110; 110â € ™) joined to the first body (100; 100â € ™) so as to form a stack (120; 120â € ™); and in which the second body (110; 110â € ™) includes at least one through way (113; 113â € ™), made in a position corresponding to the conductive region (106; 106â € ™) of the first body (100; 100â € ™ ) and having a terminal (113a; 113aâ € ™) protruding from the second body (110; 110â € ™) and soldered to the conductive region (106; 106â € ™); the method comprising separating the first body (100; 100â € ™) and the second body (110; 110â € ™) after the step of heating the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™). 20. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 19, comprendente eseguire una procedura di pulitura prima di riscaldare la regione conduttiva (10; 10b’; 10†; 10’’’; 105; 105a’). A method according to any one of claims 15 to 19, comprising performing a cleaning procedure prior to heating the conductive region (10; 10bâ € ™; 10â €; 10â € ™ â € ™ â € ™; 105; 105aâ € ™ ). 21. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 20, in cui il materiale a bassa temperatura di fusione ha temperatura di fusione inferiore a 400°C, preferibilmente inferiore a 300°C. Method according to any one of claims 15 to 20, wherein the low melting temperature material has a melting temperature below 400 ° C, preferably below 300 ° C. 22. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 21, in cui il materiale a bassa temperatura di fusione à ̈ una lega eutettica. A method according to any one of claims 15 to 21, wherein the low melting temperature material is a eutectic alloy. 23. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 22, in cui il materiale a bassa temperatura di fusione à ̈ selezionato nel gruppo composto da: lega di tantalio e oro con oro al 28%; lega di stagno e zinco con zinco al 9%; lega di stagno e oro con oro al 10%; lega di oro e stagno con stagno al 20%; lega di zinco e stagno con stagno al 5%; lega di stagno e argento con argento al 4%; lega di stagno e rame con rame allo 0.7%; lega di zinco e stagno con stagno al 30%; stagno; indio; materiali di saldatura. Method according to any one of claims 15 to 22, wherein the low melting temperature material is selected from the group consisting of: tantalum and gold alloy with 28% gold; tin and zinc alloy with 9% zinc; tin and gold alloy with 10% gold; alloy of gold and tin with 20% tin; zinc and tin alloy with 5% tin; tin and silver alloy with 4% silver; tin and copper alloy with 0.7% copper; zinc and tin alloy with 30% tin; pond; indium; welding materials. 24. Metodo secondo una qualsiasi delle rivendicazioni da 15 a 23, comprendente rimuovere la regione conduttiva (105; 105a’).Method according to any one of claims 15 to 23, comprising removing the conductive region (105; 105aâ € ™).