KR101052873B1 - Fuse box of semiconductor device and repair method using same - Google Patents

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Abstract

본 발명은 리페어 효율을 개선할 수 있는 반도체 소자의 퓨즈박스 및 이를 이용한 리페어 방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 퓨즈박스는, 반도체 기판 상부에 형성되며, 다수의 트렌치를 구비한 절연막 및 상기 각 트렌치 내에 형성된 퓨즈를 포함하며, 상기 퓨즈는 상기 트렌치의 일측에 배치된 제1 퓨즈라인과 상기 트렌치의 타측에 상기 제1 퓨즈라인과 이격되게 배치된 제2 퓨즈라인을 포함한다.The present invention discloses a fuse box of a semiconductor device capable of improving repair efficiency and a repair method using the same. A fuse box of a semiconductor device according to the present disclosure includes an insulating film having a plurality of trenches and a fuse formed in each of the trenches, the fuse being a first fuse disposed on one side of the trench. And a second fuse line disposed on the other side of the line and the trench and spaced apart from the first fuse line.

Description

반도체 소자의 퓨즈 박스 및 이를 이용한 리페어 방법{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR REPAIR USING THE SAME}Fuse box of semiconductor device and repair method using same {{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR REPAIR USING THE SAME}

본 발명은 반도체 소자의 퓨즈박스 및 이를 이용한 리페어 방법에 관한 것으로, 보다 상세하게, 리페어 효율을 개선할 수 있는 반도체 소자의 퓨즈박스 및 이를 이용한 리페어 방법에 관한 것이다.The present invention relates to a fuse box of a semiconductor device and a repair method using the same. More particularly, the present invention relates to a fuse box of a semiconductor device and a repair method using the same, which can improve repair efficiency.

반도체 장치의 비약적인 발전에 따라, 그 기능 면에 있어서, 고속 동작 및 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치의 제조기술은 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 발전되고 있다.With the rapid development of semiconductor devices, in terms of their functions, it is required to have a high speed operation and a large storage capacity. Accordingly, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, response speed, and the like.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션 공정과, 상기 셀들이 형성된 기판을 칩 단위로 패키징하는 어셈블리 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.The semiconductor device mainly includes a fabrication process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and an assembly process of packaging the substrate on which the cells are formed in units of chips. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불 량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 어셈블리 공정을 수행하기 전에 제거함으로서, 어셈블리 공정에서 소모되는 노력과 비용을 절감하기 위함이다. 그리고, 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect cells having a bad state at an early stage and to reproduce them through a repair process.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.Here, the repair process will be described in more detail as follows.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용하여 특정 퓨즈들만을 커팅하는 퓨즈 블로윙 공정을 통해 리페어할 셀들의 위치 정보를 생성하는 것이다.Redundancy cells are added to replace defective devices or circuits in the design of devices for the purpose of improving the yield of devices in the event of defects in the semiconductor device manufacturing process, and to connect these redundant cells to integrated circuits. The fuse is designed together, and the repair process is a process in which a cell, which has been found to be defective through an inspection process, is connected to a spare cell embedded in a chip using the fuse to be regenerated. That is, location information of cells to be repaired is generated through a fuse blowing process of cutting only specific fuses using a laser.

그러나, 전술한 종래 기술의 경우에는 상기 특정 퓨즈들만을 커팅하는 퓨즈 블로윙 공정시, 커팅되어야 하는 특정 퓨즈에 인접한 다른 퓨즈들에 어택(Attack)이 가해지며, 이 때문에, 인접한 다른 퓨즈의 오동작이 유발되는 등 리페어 불량이 발생되어 리페어 효율이 저하된다. However, in the above-described prior art, an attack is applied to other fuses adjacent to a specific fuse to be cut in the fuse blowing process of cutting only the specific fuses, thereby causing a malfunction of another adjacent fuse. Repair defects are generated such as, such that repair efficiency is lowered.

도 1은 종래 기술의 문제점을 보여주는 반도체 소자의 사진이다.1 is a photograph of a semiconductor device showing a problem of the prior art.

도시된 바와 같이, 레이저를 이용하여 특정 퓨즈들만을 커팅하는 퓨즈 블로윙 공정시 커팅된 퓨즈들에 인접한 다른 퓨즈들에 어택(A)이 가해진다. 이로 인해, 어택이 가해진 퓨즈들의 오동작이 유발되어 리페어 불량이 발생된다. As shown, an attack A is applied to other fuses adjacent to the cut fuses during the fuse blowing process of cutting only specific fuses using a laser. As a result, malfunction of the fuses to which the attack is applied may be caused, thereby causing a repair failure.

한편, 최근에는 반도체 소자의 고집적화 추세가 더욱 심화되어 셀의 불량을 판명하고 리페어하는데에 필요한 퓨즈의 갯수도 증가하였고, 이 때문에, 상기 퓨즈들 간의 간격이 더욱 감소됨에 따라 이러한 인접한 퓨즈들에 가해지는 어택 및 이로 인한 리페어 불량이 더욱 심화되었다. 그 결과, 전술한 종래 기술의 경우에는 리페어 효율이 저하되어 반도체 소자의 제조수율이 감소된다.On the other hand, in recent years, the trend of higher integration of semiconductor devices has been intensified, so that the number of fuses required for detecting and repairing cell defects has also increased. Attacks and the resulting repair failures have intensified. As a result, in the above-described prior art, the repair efficiency is lowered and the manufacturing yield of the semiconductor element is reduced.

본 발명은 리페어 효율을 개선할 수 있는 반도체 소자의 퓨즈박스 및 이를 이용한 리페어 방법을 제공한다.The present invention provides a fuse box of a semiconductor device capable of improving repair efficiency and a repair method using the same.

본 발명의 실시예에 따른 반도체 소자의 퓨즈박스는, 반도체 기판 상부에 형성되며, 다수의 트렌치를 구비한 절연막 및 상기 각 트렌치 내에 형성된 퓨즈를 포함하며, 상기 퓨즈는 상기 트렌치의 일측에 배치된 제1 퓨즈라인과 상기 트렌치의 타측에 상기 제1 퓨즈라인과 이격되게 배치된 제2 퓨즈라인을 포함한다.A fuse box of a semiconductor device according to an exemplary embodiment of the present invention may include an insulating film having a plurality of trenches and a fuse formed in each of the trenches, wherein the fuse is formed of one side of the trench. A first fuse line and a second fuse line disposed on the other side of the trench are spaced apart from the first fuse line.

상기 제1 및 제2 퓨즈라인은 알루미늄 또는 구리로 형성된다.The first and second fuse lines are formed of aluminum or copper.

상기 제1 및 제2 퓨즈라인은 각각 10∼500㎚의 폭을 갖도록 형성된다.The first and second fuse lines are formed to have a width of 10 to 500 nm, respectively.

상기 제1 및 제2 퓨즈라인은 10∼500㎚의 간격을 두고 배치된다.The first and second fuse lines are arranged at intervals of 10 to 500 nm.

상기 제1 및 제2 퓨즈라인은 서로 평행하게 배치된다.The first and second fuse lines are arranged parallel to each other.

상기 제1 및 제2 퓨즈라인은 상기 트렌치 상부로 돌출되도록 형성된다.The first and second fuse lines are formed to protrude above the trench.

또한, 본 발명의 실시예에 따른 리페어 방법은, 반도체 기판 상부에 다수의 트렌치를 구비한 절연막을 형성하는 단계와, 상기 각 트렌치의 일측에 제1 퓨즈라인을 형성함과 동시에 상기 각 트렌치의 타측에 상기 제1 퓨즈라인과 이격되는 제2 퓨즈라인을 형성하여, 상기 제1 및 제1 퓨즈라인을 포함하는 퓨즈를 형성하는 단계 및 상기 퓨즈들 중 임의의 퓨즈가 녹도록 열을 가하여 상기 제1 및 제2 퓨즈라인을 연결시키는 단계를 포함한다.In addition, the repair method according to an embodiment of the present invention, forming an insulating film having a plurality of trenches on the semiconductor substrate, and forming a first fuse line on one side of each trench, the other side of each trench Forming a second fuse line spaced apart from the first fuse line, forming a fuse including the first and first fuse lines, and applying heat to melt any one of the fuses; And connecting the second fuse line.

상기 제1 및 제2 퓨즈라인은 알루미늄 또는 구리로 형성한다.The first and second fuse lines are formed of aluminum or copper.

상기 제1 및 제2 퓨즈라인은 각각 10∼500㎚의 폭을 갖도록 형성한다.The first and second fuse lines are formed to have a width of 10 to 500 nm, respectively.

상기 제1 및 제2 퓨즈라인은 10∼500㎚의 간격을 두고 배치되도록 형성한다.The first and second fuse lines are formed to be disposed at intervals of 10 to 500 nm.

상기 제1 및 제2 퓨즈라인은 서로 평행하게 배치되도록 형성한다.The first and second fuse lines are formed to be parallel to each other.

상기 제1 및 제2 퓨즈라인은 상기 트렌치 상부로 돌출되도록 형성한다.The first and second fuse lines are formed to protrude above the trench.

상기 제1 및 제1 퓨즈라인을 연결시키는 단계는, 상기 퓨즈들 중 임의의 퓨즈에 레이저 빔을 조사하여 수행한다.The connecting of the first and first fuse lines may be performed by irradiating a laser beam to any one of the fuses.

본 발명은 트렌치 내에 서로 이격되게 배치된 제1 및 제2 퓨즈라인으로 구성된 퓨즈를 형성하고, 상기 퓨즈 중 임의의 퓨즈에 열을 가하여 상기 열에 의해 녹은 제1 및 제2 퓨즈라인이 서로 연결됨으로써, 연결된 퓨즈와 연결되지 않은 퓨즈 간의 저항차를 이용하여 리페어할 셀들의 위치 정보를 생성할 수 있다.The present invention forms a fuse composed of the first and second fuse lines disposed in the trench spaced apart from each other, and by applying heat to any of the fuses, the first and second fuse lines melted by the heat are connected to each other, Location information of cells to be repaired may be generated by using a resistance difference between the connected fuse and the disconnected fuse.

따라서, 본 발명은 레이저를 사용하여 특정 퓨즈를 커팅함으로써 리페어할 셀들의 위치 정보를 얻는 종래 기술의 경우에 유발되는 리페어 불량, 즉, 상기 퓨즈 커팅시 커팅되어야 할 퓨즈에 인접한 다른 퓨즈들에 어택(Attack)이 가해져 퓨 즈의 오동작이 유발되는 리페어 불량을 방지할 수 있다. 따라서, 본 발명은 리페어 효율을 개선하고 반도체 소자의 제조수율을 향상시킬 수 있다.Accordingly, the present invention provides a repair failure caused by the prior art in which the position information of the cells to be repaired is obtained by cutting a specific fuse by using a laser, that is, attacking other fuses adjacent to the fuse to be cut when the fuse is cut ( Attack) can be used to prevent repair failures that cause the fuse to malfunction. Therefore, the present invention can improve repair efficiency and improve the manufacturing yield of semiconductor devices.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 도시한 평면도이다.2 is a plan view illustrating a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

도시된 바와 같이, 반도체 기판(100)의 퓨즈 영역 상부에 절연막(110)이 형성되어 있으며, 상기 절연막(110) 내에 다수의 트렌치(T)가 형성되어 있다. 상기 각 트렌치(T) 내에 퓨즈(120)가 형성되어 있으며, 상기 퓨즈(120)는 상기 트렌치(T)의 일측에 배치된 제1 퓨즈라인(120a)과 상기 트렌치(T)의 타측에 상기 제1 퓨즈라인(120a)과 이격되게 배치된 제2 퓨즈라인(120b)을 포함한다. 상기 제1 및 제2 퓨즈라인(120a, 120b)은 알루미늄 또는 구리로 형성되며, 각각 10∼500㎚, 바람직하게, 100∼200㎚의 폭(W1, W2)을 갖도록 형성된다. 그리고, 상기 제1 및 제2 퓨즈라인(120a, 120b)은 10∼500㎚, 바람직하게, 100∼200㎚의 간격(S)을 두고 평행하게 배치되어 서로 콘택되지 않는다. As illustrated, an insulating layer 110 is formed on the fuse region of the semiconductor substrate 100, and a plurality of trenches T are formed in the insulating layer 110. Fuses 120 are formed in each of the trenches T, and the fuses 120 are formed of the first fuse line 120a disposed at one side of the trench T and the other side of the trench T. And a second fuse line 120b spaced apart from the first fuse line 120a. The first and second fuse lines 120a and 120b may be formed of aluminum or copper, and may have widths W1 and W2 of 10 to 500 nm, preferably 100 to 200 nm, respectively. In addition, the first and second fuse lines 120a and 120b may be disposed in parallel to each other at intervals S of 10 to 500 nm, preferably 100 to 200 nm, and may not contact each other.

도 3은 도 2의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 도시한 단면도이다.3 is a cross-sectional view illustrating a fuse box of a semiconductor device according to an exemplary embodiment of the present invention, which corresponds to line AA ′ of FIG. 2.

도시된 바와 같이, 반도체 기판(100)의 퓨즈 영역 상부에 트렌치(T)를 구비한 절연막(110)이 형성되어 있으며, 상기 트렌치(110) 내에 퓨즈(120)가 형성되어 있다. 상기 퓨즈(120)는 상기 트렌치(T) 상부로 돌출되도록 형성되어 있다. 상기 퓨즈(120)는 상기 트렌치(T)의 일측에 배치된 제1 퓨즈라인(120a)과 상기 트렌치(T)의 타측에 상기 제1 퓨즈라인(120a)과 이격되게 배치된 제2 퓨즈라인(120b)을 포함한다. 상기 제1 및 제2 퓨즈라인(120a, 120b)은 알루미늄 또는 구리로 형성되며, 각각 10∼500㎚, 바람직하게, 100∼200㎚의 폭(W1, W2)을 갖도록 형성된다. 그리고, 상기 제1 및 제2 퓨즈라인(120a, 120b)은 10∼500㎚, 바람직하게, 100∼200㎚의 간격(S)을 두고 평행하게 배치되어 서로 콘택되지 않는다. As illustrated, an insulating layer 110 having a trench T is formed on the fuse region of the semiconductor substrate 100, and a fuse 120 is formed in the trench 110. The fuse 120 is formed to protrude above the trench T. The fuse 120 may include a first fuse line 120a disposed on one side of the trench T and a second fuse line spaced apart from the first fuse line 120a on the other side of the trench T. 120b). The first and second fuse lines 120a and 120b may be formed of aluminum or copper, and may have widths W1 and W2 of 10 to 500 nm, preferably 100 to 200 nm, respectively. In addition, the first and second fuse lines 120a and 120b may be disposed in parallel to each other at intervals S of 10 to 500 nm, preferably 100 to 200 nm, and may not contact each other.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 리페어 방법을 도시한 공정별 평면도이고, 도 5a 내지 도 5c는 도 2의 A―A′선에 대응하는, 본 발명의 실시예에 따른 리페어 방법을 도시한 공정별 단면도이다.4A to 4C are plan views illustrating a repair method according to an exemplary embodiment of the present invention, and FIGS. 5A to 5C correspond to the AA ′ line of FIG. 2, and the repair method according to the exemplary embodiment of the present invention. It is a cross-sectional view showing the process.

도 4a 및 도 5a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100)의 퓨즈 영역에 절연막(110)을 형성한다. 그런 다음, 상기 절연막(110)을 식각하여 다수의 트렌치(T)를 형성한다.4A and 5A, an insulating layer 110 is formed in the fuse region of the semiconductor substrate 100 on which a predetermined lower structure (not shown) is formed. Thereafter, the insulating layer 110 is etched to form a plurality of trenches T.

도 4b 및 도 5b를 참조하면, 상기 트렌치(T)가 형성된 절연막(110) 상에 도전막, 예컨대, 금속막을 형성한다. 상기 금속막은 알루미늄막 또는 구리막으로 형성한다. 그런 다음, 상기 금속막을 패터닝하여 각 트렌치(T)의 일측에 형성되는 제1 퓨즈라인(120a)을 형성함과 동시에 상기 각 트렌치(T)의 타측에 상기 제1 퓨즈라인(120a)과 이격되는 제2 퓨즈라인(120b)을 형성하여, 상기 제1 및 제1 퓨즈라인(120a, 120b)을 포함하는 퓨즈(120)를 형성한다. 이때, 상기 퓨즈(120)는 상기 트렌치(T) 상부로 돌출되도록 형성한다. 4B and 5B, a conductive film, for example, a metal film, is formed on the insulating film 110 on which the trench T is formed. The metal film is formed of an aluminum film or a copper film. Then, the metal film is patterned to form a first fuse line 120a formed on one side of each trench T, and at the same time, the metal film is spaced apart from the first fuse line 120a on the other side of the trench T. A second fuse line 120b is formed to form a fuse 120 including the first and first fuse lines 120a and 120b. In this case, the fuse 120 is formed to protrude to the upper portion of the trench (T).

여기서, 상기 제1 및 제2 퓨즈라인(120a, 120b)은 각각 10∼500㎚, 바람직하게, 100∼200㎚의 폭(W1, W2)을 갖도록 형성되며, 서로 10∼500㎚, 바람직하게, 100∼200㎚의 간격(S)을 두고 서로 평행하게 배치된다. 따라서, 상기 제1 및 제2 퓨즈라인(120a, 120b)은 서로 콘택하지 않는다.Here, the first and second fuse lines 120a and 120b are formed to have widths W1 and W2 of 10 to 500 nm, preferably 100 to 200 nm, respectively, and 10 to 500 nm, preferably, It is arranged in parallel with each other at intervals S of 100 to 200 nm. Therefore, the first and second fuse lines 120a and 120b do not contact each other.

도 4c 및 도 5c를 참조하면, 상기 퓨즈(120)들 중 임의의 퓨즈에 열을 가하여 제1 및 제2 퓨즈라인(120a, 120b)을 연결시킨다. 즉, 상기 퓨즈(120)들 중 임의의 퓨즈에, 예컨대, 레이저 빔을 조사하여 열을 가함으로써, 상기 퓨즈가 녹아 제1 및 제2 퓨즈라인(120a, 120b)이 서로 연결되며, 이에 따라, 본 발명은 제1 및 제1 퓨즈라인(120a, 120b)이 연결된 퓨즈(120)와 제1 및 제2 퓨즈라인(120a, 120b)이 연결되지 않은 퓨즈(120) 간의 저항 차이를 이용하여, 리페어할 셀의 위치 정보를 생성할 수 있는 것이다.4C and 5C, heat is applied to any of the fuses 120 to connect the first and second fuse lines 120a and 120b. That is, by applying heat to any one of the fuses 120, for example, by irradiating a laser beam, the fuses melt to connect the first and second fuse lines 120a and 120b to each other. According to the present invention, a repair is performed by using a resistance difference between the fuse 120 connected to the first and first fuse lines 120a and 120b and the fuse 120 not connected to the first and second fuse lines 120a and 120b. The location information of the cell to be created can be generated.

따라서, 본 발명의 실시예에서는 임의의 퓨즈(120)를 녹여 제1 및 제2 퓨즈라인(120a, 120b)을 연결하는 방식으로 리페어 공정을 수행함으로써, 특정 퓨즈를 커팅하는 방식으로 수행되던 종래의 리페어 공정시 발생되는 인접한 다른 퓨즈에 어택이 가해지는 현상을 방지할 수 있으며, 이를 통해, 본 발명은 어택이 가해진 퓨즈의 오동작이 유발되는 리페어 불량을 개선할 수 있다. 그러므로, 본 발명은 리페어 불량을 개선하여 리페어 효율을 효과적으로 개선할 수 있는 바, 반도체 소자의 제조수율을 향상시킬 수 있다.Therefore, in the exemplary embodiment of the present invention, by performing a repair process by melting an arbitrary fuse 120 to connect the first and second fuse lines 120a and 120b, the conventional fuse which is performed by cutting a specific fuse is performed. It is possible to prevent a phenomenon in which an attack is applied to another adjacent fuse generated during the repair process, and according to the present invention, it is possible to improve a repair failure that causes a malfunction of the applied fuse. Therefore, the present invention can improve the repair efficiency by improving the repair failure, it is possible to improve the manufacturing yield of the semiconductor device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래 기술의 문제점을 보여주는 반도체 소자의 사진.1 is a photograph of a semiconductor device showing the problems of the prior art.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 도시한 평면도.2 is a plan view showing a fuse box of a semiconductor device according to an embodiment of the present invention.

도 3은 도 2의 A―A′선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 도시한 단면도.3 is a cross-sectional view illustrating a fuse box of a semiconductor device according to an exemplary embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 리페어 방법을 도시한 공정별 평면도.Figures 4a to 4c is a plan view by process showing a repair method according to an embodiment of the present invention.

도 5a 내지 도 5c는 도 2의 A―A′선에 대응하는, 본 발명의 실시예에 따른 리페어 방법을 도시한 공정별 단면도.5A to 5C are cross-sectional views illustrating a repairing method according to an exemplary embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 절연막100 semiconductor substrate 110 insulating film

T : 트렌치 120a : 제1 퓨즈라인T: trench 120a: first fuse line

120b : 제2 퓨즈라인 120 : 퓨즈120b: second fuse line 120: fuse

Claims (13)

반도체 기판 상부에 형성되며, 다수의 트렌치를 구비한 절연막; 및 An insulating film formed over the semiconductor substrate and having a plurality of trenches; And 상기 각 트렌치 내에 서로 쌍을 이루도록 배치된 제1 퓨즈라인과 제2 퓨즈라인을 포함하는 퓨즈;A fuse including a first fuse line and a second fuse line arranged to be paired with each other in the trenches; 를 포함하며,Including; 상기 퓨즈는, 평면 상에서 보았을 때, 상기 트렌치의 일측에 배치된 "ㄱ"자 형상의 제1 퓨즈라인과 상기 트렌치의 타측에 상기 제1 퓨즈라인과 이격되게 배치된 "ㄴ"자 형상의 제2 퓨즈라인을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse, when viewed in a plan view, has a first fuse line having a shape of "a" shape disposed at one side of the trench and a second shape having a "b" shape spaced apart from the first fuse line at the other side of the trench. A fuse box of a semiconductor device comprising a fuse line. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 퓨즈라인은 알루미늄 또는 구리로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse box of the semiconductor device, characterized in that the first and second fuse line is formed of aluminum or copper. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 퓨즈라인은 각각 10∼500㎚의 폭을 갖도록 형성된 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse box of the semiconductor device, characterized in that the first and second fuse line is formed to have a width of 10 to 500nm, respectively. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 퓨즈라인은 10∼500㎚의 간격을 두고 배치된 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse box of the semiconductor device, characterized in that the first and second fuse lines are disposed at intervals of 10 ~ 500nm. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 퓨즈라인은 서로 평행하게 배치된 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse box of the semiconductor device, characterized in that the first and second fuse lines are arranged in parallel to each other. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 퓨즈라인은 상기 트렌치 상부로 돌출되도록 형성된 것을 특징으로 하는 반도체 소자의 퓨즈박스.The fuse box of the semiconductor device, characterized in that the first and second fuse line is formed to protrude above the trench. 반도체 기판 상부에 다수의 트렌치를 구비한 절연막을 형성하는 단계;Forming an insulating film having a plurality of trenches over the semiconductor substrate; 평면 상에서 보았을 때, 상기 각 트렌치의 일측에 "ㄱ"자 형상의 제1 퓨즈라인을 형성함과 동시에 상기 각 트렌치의 타측에 상기 제1 퓨즈라인과 이격되는 "ㄴ"자 형상의 제2 퓨즈라인을 형성하여, 상기 각 트렌치 내에 서로 쌍을 이루는 제1 및 제2 퓨즈라인을 포함하는 퓨즈를 형성하는 단계; 및When viewed in a plan view, a second fuse line having a “b” shape spaced apart from the first fuse line on the other side of the trench while simultaneously forming a first fuse line having a shape of “a” on each side of each trench is formed. Forming a fuse, the fuse including first and second fuse lines paired with each other in each of the trenches; And 상기 퓨즈들 중 임의의 퓨즈가 녹도록 열을 가하여 상기 제1 및 제2 퓨즈라인을 연결시키는 단계;Applying heat to melt any of the fuses to connect the first and second fuse lines; 를 포함하는 반도체 소자의 리페어 방법.Repair method of a semiconductor device comprising a. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인은 알루미늄 또는 구리로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The first and second fuse lines are formed of aluminum or copper, wherein the repair method of a semiconductor device. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인은 각각 10∼500㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.And the first and second fuse lines are formed to have a width of 10 to 500 nm, respectively. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인은 10∼500㎚의 간격을 두고 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The first and second fuse lines are formed to be disposed at intervals of 10 ~ 500nm repair method of a semiconductor device. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인은 서로 평행하게 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.And repairing the first and second fuse lines in parallel with each other. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인은 상기 트렌치 상부로 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The first and second fuse lines are formed to protrude above the trench. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 및 제2 퓨즈라인을 연결시키는 단계는, 상기 퓨즈들 중 임의의 퓨즈에 레이저 빔을 조사하여 수행하는 것을 특징으로 하는 반도체 소자의 리페어 방법.The connecting of the first and second fuse lines may be performed by irradiating a laser beam to any one of the fuses.
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