ITMI961445A1

ITMI961445A1 - Egualizzatore di canale adattativo

Info

Publication number: ITMI961445A1
Application number: IT96MI001445A
Authority: IT
Inventors: Peter Herbig; Peter Jentsch
Original assignee: Bosch Gmbh Robert
Priority date: 1995-07-19
Filing date: 1996-07-12
Publication date: 1998-01-12
Also published as: IT1283146B1; DE19526257A1; ITMI961445A0; KR970009054A; DE19526257B4

Description

D E S C R I Z I O N E

Stato della tecnica

La presente invenzione riguarda un egualizzatore di canale adattativo, che conformemente alla definizione introduttiva della rivendicazione 1 presenta un ramo di accoppiamento a reazione, che dall'uscita dell'organo decisionale dei simboli dei dati è riportato su un sommatore preinserito all'organo decisionale dei simboli dei dati e per ogni simbolo dei dati deciso produce un simbolo di correzione e sovrappone i simboli di correzione ai simboli dei dati da equalizzare, oppure addotti al sommatore, laddove ogni simbolo di correzione viene ottenuto mediante formazione di prodotto fra un simbolo dei dati già deciso ed uno o più coefficienti preassegnati.

Un'egualizzatore di canale adattativo di tale tipo con accoppiamento a reazione decisionale -chiamato anche decision feedback egualizer e indicato in seguito come egualizzatore DFE - è noto dall'EP 0 218 181 B1 . Ad esempio nel caso di trasmissione digitale a fasci direttivi con modulazione di ampiezza a quadratura multistadio (ad esempio 16 QAM, 64 QAM ecc.) ed elevata velocità dei dati si impiegano egualizzatori adattativi per ridurre le distorsioni lineari provocate da propagazione a più vie. Gli egualizzatori trasversali lineari solitamente impiegati a tale scopo possiedono in verità un buon comportamento di acquisizione e buone proprietà di convergenza, ma possiedono soltanto limitate capacità di egualizzazione e nel caso di forte distorsioni di canale portano ad indesiderato guadagno di rumore. Questo inconveniente, come illustrato anche nell'EP 0 218 181 Bl, viene ampiamente ovviato con l'impiego degli egualizzatori DFE menzionati all'inizio.

Nell'egualizzatore DFE descritto nell'EP 0 218 181 Bl il simbolo di dato deciso, applicato rispettivamente all'uscita dell'organo decisionale, viene moltiplicato per un coefficiente preassegnato. Un' egualizzatore DFE realizzato digitalmente può essere fatto funzionare soltanto con un frequenza di simbolo (velocità dei dati) relativamente bassa, in quanto l'elaborazione nel ramo di accoppiamento a reazione non può durare più a lungo di un ritmo di simbolo. Il tempo di elaborazione di tutte le operazioni eseguite nel ramo di accoppiamento a reazione costituisce una barriera inferiore per il più piccolo ritmo di simbolo possibile o corrispondentemente per la più grande frequenza di sìmbolo possibile. Così la tecnologia attualmente disponibile non consente egualizzatori DFE per sistemi di trasmissione a fasci direttivi digitali a banda larga. Un metodo di come ciò nonostante sia possibile utilizzare i vantaggi di un egualizzatore DFE viene descritto nell'EP 0 218 181 B1. Ivi vengono omessi tutti i coefficienti, di cui non è possibile rispettare le condizioni del tempo di funzionamento (l'effettivo tempo di elaborazione del ramo di accoppiamento a reazione supera il tempo di funzionamento di anello da rispettare) e vengono realizzati soltanto i coefficienti con gli alti tempi di funzionamento dell'anello. Gli Echo contenuti nella risposta impulsi di canale, per la cui cancellazione sarebbero competenti propriamente coefficienti con minori tempi di funzionamento di anello, non realizzabili da egualizzatori DFE, vengono elaborati con gli usuali egualizzatori trasversali. Conformemente all'esperienza la formazione del prodotto, realizzata conformemente all'EP 0 218 181 B1 nel ramo di accoppiamento a reazione fra un coefficiente ed un simbolo di dato deciso, richiede il massimo tempo di elaborazione nell'intera egualizzatore DFE.

L'invenzione si pone pertanto il compito di indicare un egualizzatore di canale adattativo del genere menzionato all'inizio, in cui il tempo di elaborazione effettivamente necessario nell'ambito del ramo di accoppiamento a reazione viene ridotto in modo tale che esso può essere impiegato anche per sistemi di trasmissione a banda larga con alta frequenza di simbolo dei dati.

Secondo l'invenzione questo problema viene risolto mediante le caratteristiche della rivendicazione 1. Ulteriori vantaggiosi sviluppi dell'invenzione risultano dalla sottorivendicazioni. vantaggi dell'invenzione

Secondo l'invenzione la moltiplicazione, costosa in termini di tempo, fra coefficiente e simbolo di dato deciso, non viene effettuata "on line" nel ramo di accoppiamento a reazione ma tutti i prodotti che soprattutto compaiono (simboli di correzione) vengono formati contemporaneamente, prima che si debba ricavare un simbolo di correzione per ogni simbolo di dato deciso attualmente. In tal caso i valori di correzione devono essere scelti soltanto in un circuito di selezione con un modesto tempo di elaborazione dai prodotti esistenti.

Descrizione di un esempio di realizzazione

In base ad un esempio di realizzazione rappresentata nel disegno l'invenzione viene illustrata dettagliatamente in seguito.

In particolare:

la figura 1 mostra uno schema di principio di un egualizzatore completo per un sistema di trasmissione dei dati con modulazione QAM, e

la figura 2 mostra uno schema a blocchi di un egualizzatore DFE.

Un usuale struttura di egualizzatore, descritta anche nell'EP 0 218 181 B1, per segnali a modulazione QAM è rappresentata nella figura 1. In particolare sia nel ramo in fase I sia anche nel ramo in fase a quadratura Q sono previsti due egualizzatori trasversali TE. Uno dei due egualizzatori trasversali nel ramo I e nel ramo Q è inserito sul rispettivo ramo vicino per effettuare una compensazione di Diaponie dall'uno ad altro ramo. Agli egualizzatori trasversali TE si connettono nel ramo I e nel ramo Q organi decisionali ES del simbolo di dato, che sono accoppiati a reazione tramite rispettivamente due egualizzatori DFE ulteriormente descritti dettagliatamente in seguito. Anche qui uno dei due egualizzatori DFE di ogni ramo è riportato sull'altro ramo vicino per compensare Diafonie fra i due rami.

Nella figura 2 è rappresentato un egualizzatore DFE per ad esempio un sistema di trasmissione da 64-QAM. I simboli di dato DS da equalizzare pervengono tramite un sommatore SU ad un nuovo organo decisionale ES di simbolo di dato. Per un sistema da 64-QAM questo organo decisionale possiede otto soglie decisionali, così che i simboli di dato DSE, decisi, che compaiono sulla sua uscita, possono assumere i valori 1, ±2, ±5 e .7. L'egualizzazione dei simboli di dato avviene tramite un ramo di accoppiamento a reazione, che preleva i simboli di dato decisi DSE all'uscita dell'organo decisionale ES dei simboli di dato e per ogni simbolo di dato deciso DSE mediante moltiplicazione per uno o più coefficienti produce un simbolo di correzione KS, che nel sommatore SU viene sovrapposta ad un simbolo di dato DS da equalizzare. Un organo di ritardo LG, inserito nel ramo di accoppiamento a reazione, provvede affinché il simbolo di correzione KS sia applicato, ritardato in ragione di un ritmo di simbolo, sul sommatore SU. Così con un simbolo di correzione KS, ricavato da un simbolo di dato DSE precedentemente deciso, viene cancellata l'interferenza di intersimbolo nel simbolo di dato successivo DS.

A seconda del grado di modulazione esistono soltanto infine molti simboli di dato decisi DSE. Come già illustrato in precedenza esistono ad esempio per una modulazione da 64-QAM otto valori di simbolo di dato decisi ±1, ±3, ±5 e ±7. Per ognuno di questi valori di simbolo di dato decisi DSE all'esterno del ramo di accoppiamento a reazione, critico relativamente al tempo di elaborazione dei segnali, per ogni possibile valore di simbolo di dato deciso DSE viene calcolato un simbolo di correzione KS. Ognuno di questi possibili simboli di dato decisi ±1, ±3, ±5 e ±7 viene moltiplicato per uno oppure più coefficienti memorizzati in un registro dei coefficienti KR. Le moltiplicazioni avvengono per tutti i simboli di dato decisi DSE in parallelo mediante più moltiplicatori M, di cui ognuno è associato ad uno dei simboli di dato decisi DSE. I coefficienti memorizzati nel registro dei coefficienti, in maniera usuale con un algoritmo di adattamento vengono adattati automaticamente al canale di trasmissione di volta in volta attuale.

Questo processo di adattamento di per sè noto non forma oggetto dell'invenzione pertanto non viene gui illustrata in dettaglio. Il calcolo preliminare menzionato dei simboli di correzione KS può richiedere più tempi di ritmazione di simbolo, poiché i coefficienti di regola variano relativamente lentamente rispetto alla velocità dei ritmi di simbolo.

Di regola per un egualizzatore sono necessari più coefficienti, così che propriamente ogni valore di correzione risulta dalla sovrapposizione di più prodotti, infatti il simbolo di dato appartenente al rispettivo valore di correzione viene moltiplicato per ognuno dei coefficienti. Per ragioni di chiarezza l'esempio di realizzazione rappresentato in figura 2 parte da soltanto un coefficiente.

Dai simboli di correzione precedentemente calcolati, mediante un dispositivo multiplex MX viene scelto il simbolo di correzione KS relativo al simbolo di dato deciso DSE di volta in volta applicato. Il dispositivo multiplex MX formato da banche multiplex inserite in serie, in numero pari ai Bit che presenta il simbolo di dati. Nel caso di un sistema da 64-QAM i simboli di dato per la rappresentazione degli otto valori di simbolo ±1, +3, ±5 e ±.7 presentano tre Bit. Pertanto il dispositivo multiplex MX possiede anche tre banche multiplex, una per il Bit SI, una per il Bit S2 ed una banca multiplex per il Bit S3. Ognuna delle banche multiplex è formata da uno o più ripetitori multiplex bistadio, operanti in parallelo, ossia ogni ripetitore multiplex bistadio può trasmettere alla sua uscita uno di due valori applicati alle sue entrate. Cosi al Bit SI è associato un ripetitore multiplex MXll, al Bit S2 due ripetitori multiplex MX21 e MX22 al terzo Bit S3 i ripetitori multiplex MX31, MX32, MX33, MX34. Nella seguente tabella sono illustrati tutti i possibili valori di simboli di dato di un sistema da 64-QAM e relativa rappresentazione binaria.

In questa tabella accanto ai tre Bit SI, S2 e S3 compare anche un ulteriore Bit SO. Questo Bit SO serve alla completa rappresentazione binaria dei valori di simbolo 1 fino a 7 ed è permanentemente "1 logico". Poiché il Bit SO pertanto non varia mai il proprio valore, esso non dovrà essere nemmeno elaborato esplicitamente in un 'implementazione Hardware. Nel circuito secando la figura 2 pertanto compaiono soltanto i Bit SI, S2 e S3.

Con riferimento a due esempi verrà qui illustrato il funzionamento del dispositivo multiplex MX. Se ad esempio il valore di simbolo di dato deciso 7 applicato al dispositivo multiplex MX, allora il prodotto fra il valore di simbolo di dato 7 e il coefficiente dal registro dei coefficienti KR tramite il ripetitore multiplex MX34, MX22, MX11 viene trasmessa come simbolo di correzione KS al sommatore SU. Oppure se applicato ad esempio il valore di simbolo di dato 5 allora il prodotto da questo valore di simbolo di dato e dal coefficiente tramite il ripetitore multiplex MX32, MX21 e MX11 come simbolo di correzione KS viene trasmesso al sommatore SU. Conformemente alla rappresentazione in figura 2 pertanto ogni simbolo di correzione selezionato dovrà percorrere tre ripetitori multiplex. Il tempo di percorrimento può essere ridotto su due ripetitori multiplex se si considera che il Bit S3 contiene soltanto una decisione in merito al segno algebrico del valore di simbolo di dato, che è anche già disponibile a monte dell'organo decisionale di simbolo di dato ES e per la decisione binaria è possibile utilizzare i ripetitori multiplex MX31, MX32, MX33 e MX34. I ripetitori multiplex comandati dal Bis S3 pertanto possono essere già inseriti prima che gli altri Bit SI e S2 del simbolo di dato deciso DSE siano applicati al dispositivo multiplex MX.

Il principio precedentemente illustrato può essere convertito senza problemi su sistemi QAM con altri numeri di stadi (16-QAM, 256-QAM ...) Per un sistema da m-QAM vanno in particolare realizzate banche multiplex da LD (m)/2.

Claims

RIVENDICAZIONI 1. Egualizzatore di canale adattativo , che presenta un ramo di accoppiamento a reazione, che dall'uscita di un organo decisionale di simboli di dato è riportato su un sommatore preinserito all'organo decisionale di simboli di dato e che per ogni simbolo di dato deciso produce un simbolo di correzione e sovrappone i simboli di correzione ai simboli di dato da equalizzare, parimenti addotti al sommatore, laddove ogni singolo simbolo di correzione viene ottenuto mediante formazione di prodotto di un simbolo di dato già deciso con uno oppure più coefficienti preassegnati, caratterizzato dal fatto che sono previsti primi mezzi (MKR) che per tutti i simboli di dato decisi (DSE ), che soprattutto compaiono, formano i simboli di correzione (KS), nonché dal fatto che secondi mezzi (MX) da tutti i simboli di correzione preventivamente formati prelevano il simbolo di correzione (KS) appartenente a simbolo di dato (DSE) di volta in volta deciso attualmente, e lo adducono al sommatore (SU).
2. Egualizzatore di canale adattativo secondo la rivendicazione (1), caratterizzato dal fatto che i secondi mezzi sono formati da un dispositivo multiplex (MX) che comandato dai simboli di dato decisi (DSE) da tutti i simboli di correzione disponibili trasmette di volta in volta all'organo di seminatore (SU) quel simbolo di correzione (KS) che è associato al simbolo di dato deciso (DSE) applicato sul dispositivo (MX).
3. Egualizzatore di canale adattativo secondo la rivendicazione (1), caratterizzato dal fatto che il dispositivo multiplex (MX) è formato da banche multiplex (MX11, MX22, MX31, MX32, MX33, MX34), inserita in serie, il numero pari ai Bit (SI, S2, S3) che presentano i simboli di dato decisi (DSE), nonché dal fatto che ogni banca multiplex è formata da uno oppure più ripetitori multiplex bistadio (MX11, MX21, MX22, MX31, MX32, MX33, MX34), comandati in parallelo da un Bit (SI, S2, S3) di simbolo di dato.
4. Egualizzatore di canale adattativo secondo la rivendicazione (3), caratterizzato dal fatto che sono previsti mezzi che rilevano il Bit di valore minimo da ogni simbolo di dato (DSE) prima dell'organo decisionale (ES) di simboli di dato, così che questo Bit (S3) può comandare la banca multiplex (MX31, MX32, MX33, MX34), associata ad esso, prima che gli altri Bit (SI, S2) del simbolo di dato deciso (DSE) comandino le banche multiplex (MX11, MX21, MX22) loro associate.