IT202000001918A1

IT202000001918A1 - Circuito di compensazione per modulatori delta-sigma, dispositivo e procedimento corrispondenti

Info

Publication number: IT202000001918A1
Application number: IT102020000001918A
Authority: IT
Inventors: Roberto Modaffari; Paolo Pesenti; Germano Nicollini
Original assignee: St Microelectronics Srl
Priority date: 2020-01-31
Filing date: 2020-01-31
Publication date: 2021-07-31
Also published as: CN113206672A; US11290124B2; US20220173751A1; US20210242878A1; EP3859975A1; EP3859975B1; US11637562B2

Description

DESCRIZIONE dell?invenzione industriale dal titolo:

?Circuito di compensazione per modulatori delta-sigma, dispositivo e procedimento corrispondenti?

TESTO DELLA DESCRIZIONE

Campo tecnico

La descrizione ? relativa ai circuiti di compensazione.

Una o pi? forme di attuazione possono essere applicate, per esempio, alla compensazione del ritardo di anello eccessivo (excess loop delay) nei modulatori deltasigma tempo continui.

Sfondo tecnologico

Un filtro anti-alias intrinseco, una elevata larghezza di banda del segnale di ingresso, un basso rumore e un consumo di potenza ridotto hanno contribuito alla popolarit? dei modulatori delta-sigma tempo continui (CTDSM, ?Continuous-Time Delta-Sigma Modulator?) negli ultimi due decenni.

Sono stati riportati in letteratura molti esempi di progetti destinati ad una variet? di applicazioni e che dimostrano la versatilit? di tali ADC ad alte prestazioni.

Grazie a questa popolarit?, sono stati dedicati notevoli sforzi nell'esaminare le non idealit? dei CTDSM e a tecniche per farvi fronte.

Il ritardo di anello eccessivo (ELD, ?Excess Loop Delay?), che pu? avere come risultato una notevole degradazione delle prestazioni fino a una instabilit? del modulatore, ? un esempio di un problema che riguarda praticamente tutti i CTDSM.

Scopo e sintesi

Uno scopo di una o pi? forme di attuazione ? di contribuire ad affrontare tali problemi.

Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto per mezzo di un circuito avente le caratteristiche esposte nelle rivendicazioni che seguono.

Una o pi? forme di attuazione possono essere relative a un dispositivo corrispondente, come un dispositivo comprendente un modulatore delta-sigma.

Una o pi? forme di attuazione possono essere relative a un procedimento corrispondente.

Le rivendicazioni sono parte integrante della descrizione di forme di attuazione come qui fornita.

Una o pi? forme di attuazione possono fornire un circuito perfezionato per compensare il ritardo di anello eccessivo (ELD) nei modulatori delta-sigma tempo continui (in breve, CTDSM).

In confronto agli approcci tradizionali, che possono essere adatti per un uso in tutte le topologie di CTDSM (al prezzo di un hardware richiesto complesso) o che possono adottare semplici dispositivi hardware (al prezzo di essere limitati a certe topologie di CTDSM), una o pi? forme di attuazione possono fornire soluzioni che possono essere adatte per un uso virtualmente in tutte le topologie di CTDSM, facendo affidamento nel contempo su un hardware altrimenti semplice.

Breve descrizione delle figure

Una o pi? forme di attuazione saranno descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:

la Figura 1 ? uno schema a blocchi generale di un convertitore delta-sigma tradizionale,

la Figura 2 ? uno schema a blocchi di un esempio di implementazione di un convertitore come illustrato nella Figura 1,

la Figura 3 ? un esempio di uno schema a blocchi di un ritardo di anello eccessivo (ELD) che ha effetto su un circuito come rappresentato a titolo di esempio nella Figura 2,

la Figura 4 ? un esempio di uno schema a blocchi di un approccio nella valutazione degli effetti dell?ELD in un circuito come rappresentato a titolo di esempio nelle Figure 2 e 3,

la Figura 5 ? un esempio di un approccio nella modellizzazione dell?ELD in un convertitore digitale/analogico (DAC, ?Digital-to-Analog Converter?),

la Figura 6 ? un esempio di un diagramma di possibili effetti dell?ELD in un circuito come rappresentato a titolo di esempio nelle Figure 2 e 3,

la Figura 7 ? un esempio di uno schema a blocchi di un possibile approccio nel contrastare l?ELD,

la Figura 8 ? un esempio di un diagramma, simile al diagramma della Figura 6, di possibili risultati nel contrastare l?ELD con l?approccio della Figura 7,

la Figura 9 ? un esempio di uno schema a blocchi di un altro possibile approccio nel contrastare l?ELD,

la Figura 10 ? uno schema a blocchi di un integratore, le Figure 11 e 12 sono schemi a blocchi utili nel discutere certi principi alla base di certe forme di attuazione secondo la presente descrizione,

la Figura 12A ? un esempio di un diagramma, simile ai diagrammi delle Figure 6 e 8, di possibili prestazioni di ELD di uno schema a blocchi come rappresentato a titolo di esempio nella Figura 12,

le Figure 13A e 13B sono esempi di schemi a blocchi di forme di attuazione secondo la presente descrizione,

le Figure da 14A a 14E sono esempi di diagrammi di un possibile comportamento nel tempo di certi segnali in forme di attuazione secondo la presente descrizione,

la Figura 15 ? un esempio di un diagramma, simile ai diagrammi delle Figure 6, 8 e 12A, di possibili prestazioni di ELD di uno schema a blocchi come rappresentato a titolo di esempio nella Figura 13A,

le Figure 16A e 16B sono esempi di schemi a blocchi di possibili forme di attuazione secondo la presente descrizione, e

le Figure 17 e 18 sono esempi di schemi circuitali di una possibile implementazione di forme di attuazione.

Descrizione dettagliata di forme di attuazione illustrative

Nella descrizione che segue sono illustrati vari dettagli specifici, allo scopo di fornire una comprensione approfondita di vari esempi di forme di attuazione della presente descrizione. Le forme di attuazione possono essere attuate senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo da evitare di rendere poco chiari vari aspetti delle forme di attuazione. Un riferimento a ?una forma di attuazione? in tutta questa descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Cos?, le frasi come ?in una forma di attuazione? o simili che possono essere presenti in vari punti in tutta questa descrizione non fanno necessariamente riferimento tutte alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.

I titoli/riferimenti usati qui sono forniti semplicemente per comodit? e quindi non definiscono l?ambito di protezione o la portata delle forme di attuazione.

Uno schema a blocchi di un convertitore analogico/digitale (ADC) delta-sigma 10 tradizionale ? presentato nella Figura 1, dove H1(s) indica la funzione di trasferimento (TF) di un filtro di anello (LF) di ingresso a cui ? fornito un segnale di ingresso analogico VIN(t).

Il blocco indicato con A/D rappresenta un quantizzatore temporizzato con un clock con un periodo TS che genera un segnale di uscita digitale (tempo-discreto) DOUT[n].

Il blocco indicato con D/A rappresenta un convertitore digitale/analogico (in breve, DAC) che ? sensibile al segnale di uscita digitale DOUT[n], riconverte tale segnale digitale in analogico e fornisce il segnale riconvertito in analogico a una funzione di trasferimento di filtro di anello di retroazione H2(s).

Come indicato, un tale dispositivo ? tradizionale nella tecnica, il che rende superfluo fornire qui una descrizione pi? dettagliata.

Inoltre, in tutta questa descrizione:

parti o elementi simili saranno indicati nelle figure con simboli di riferimento simili, cosicch? non sar? ripetuta in modo superfluo una descrizione relativa,

una stessa designazione (VIN, o DOUT, per esempio) sar? usata per semplicit? per fare riferimento sia a un certo segnale sia a un elemento/nodo di un circuito in cui pu? essere presente un tale segnale,

la designazione ?nodo sommatore? sar? applicata a certi nodi del circuito in cui due o pi? segnali sono sommati insieme: come noto agli esperti nella tecnica, tali nodi possono essere ?con segno?, cio? nodi in cui un certo segnale ? sommato con uno o pi? altri segnali con un segno negativo, vale a dire ? sottratto dalla combinazione. In altre parole, indicare un nodo come un nodo sommatore non implica che i segnali sommati in quel nodo siano sommati con uno stesso segno.

La Figura 2 ? un esempio di uno schema a blocchi di una possibile implementazione di un dispositivo 10, come rappresentato a titolo di esempio nella Figura 1, sotto forma di un modulatore CIFB (Cascade of Integrator with FeedBack) del secondo ordine, atto a essere implementato usando una topologia completamente differenziale, per esempio.

Nello schema della Figura 2 si applicano le designazioni seguenti:

VIN = segnale di ingresso (analogico);

y1(t) = uscita da un primo integratore (1/s) 201 a cui ? fornita l?addizione, ottenuta in un primo nodo 301, del segnale di ingresso VIN e di un termine di retroazione ottenuto da DOUT mediante un DAC D/A2 moltiplicato per un coefficiente k2 (per semplicit?, si pu? ipotizzare che questo sia incluso nel DAC); come discusso precedentemente, il nodo 301 pu? essere un nodo sommatore ?con segno?, in cui il termine di retroazione ottenuto mediante un DAC D/A2 ponderato con k2 ? in effetti sottratto dal segnale di ingresso VIN come tradizionale in un modulatore deltasigma;

y2(t) = uscita da un secondo integratore (1/s) 202 a cui ? fornita la combinazione, ottenuta in un secondo nodo sommatore 302, dell?uscita y1(t) dal primo integratore 201 e di un termine di retroazione ottenuto da DOUT mediante un DAC D/A1 moltiplicato per un coefficiente k1 che (di nuovo per semplicit?, si pu? ipotizzare che questo sia incluso nel DAC e/o che abbia associato un segno negativo);

DOUT = uscita del modulatore ottenuta campionando il segnale y2(t) in un quantizzatore A/D con un periodo di campionamento TS.

Nell?esempio di struttura della Figura 2, sono usati due DAC, D/A1 e D/A2, per implementare due coefficienti di retroazione k1, k2 (questo ? ci? che ? indicato sostanzialmente come H2(s) nella Figura 1).

Per semplicit? di spiegazione e senza perdita di generalit?, si pu? ipotizzare TS = 1s come esempio di un periodo di campionamento pi? k1 = 1,5 e k2 = 1 come coefficienti di retroazione, questo avendo come risultato una funzione di trasferimento di rumore (NTF, ?Noise Transfer Function?) per il modulatore 10 della forma:

NTF(z) = (1 - z<-1>)<2 >

La Figura 3 ? un esempio di una rappresentazione del fenomeno indicato correntemente come ritardo di anello eccessivo (ELD) che, come gi? discusso in precedenza, pu? avere effetto su un circuito come rappresentato a titolo di esempio nella Figura 2.

Come discusso, in tutta questa descrizione, le parti o gli elementi simili saranno indicati nelle figure con simboli di riferimento simili e una descrizione di parti o di elementi gi? descritti non sar? ripetuta per ciascuna figura.

Nella Figura 3, l?effetto del ritardo di anello eccessivo ? rappresentato come un blocco di ritardo z<-? >nel percorso di segnale di retroazione dall?uscita DOUT agli ingressi dei due DAC, D/A1 e D/A2.

Un modo pratico di rappresentare l?impatto dell?ELD sulla risposta all?impulso IR di un dispositivo come rappresentato a titolo di esempio nelle Figure 2 e 3 ? rappresentato nello schema a blocchi della Figura 4. Qui, si ipotizza una condizione di ?anello aperto?, in cui il quantizzatore A/D ? disconnesso ed un impulso digitale (tempo discreto) ideale ?(n) ? applicato agli ingressi dei due DAC, D/A1 e D/A2 con un ritardo ? ?normalizzato? applicato a esso.

Con riferimento per semplicit? al caso (per il resto comune) dei DAC NRZ (No-Return-to-Zero), l?uscita di ciascun DAC, cio? D/A1 e D/A2, sar? un impulso rettangolare ritardato la cui lunghezza ? uguale al periodo di campionamento TS, come rappresentato a titolo di esempio nella Figura 5.

Si pu? quindi assumere che, in un sistema come rappresentato a titolo di esempio nelle Figure 2 e 3 (con l?effetto dell?ELD modellato da un blocco di ritardo z<-? >come nelle Figure 3 e 4), l?impulso ritardato da ciascun DAC ? iniettato nel filtro di anello ponderato con il coefficiente k1 o k2 corrispondente, come rappresentato a titolo di esempio nella Figura 4, (il che pu? essere generalizzato al caso di un modulatore di n-esimo ordine con un numero n di differenti DAC D/A1, D/A2, ..., D/An e rispettivi coefficienti k1, k2, ..., kn).

Nel caso di esempio qui considerato di un CTDSM del secondo ordine, l?effetto dell?ELD sul comportamento (risposta all?impulso o IR) del circuito pu? essere valutato come illustrato nella Figura 6.

Qui, il segnale y2(t) in uscita dal secondo integratore ? tracciato in funzione del tempo per ? = 0 (comportamento ideale, linea tratteggiata) e per ? = 0,25 (risposta all?impulso affetta da ELD, linea continua) insieme alle versioni campionate distanziate del periodo di campionamento TS come evidenziato dai puntini.

La Figura 6 mostra che l?ELD causa un?alterazione della risposta all?impulso IR del sistema, avendo come risultato una degradazione delle prestazioni del modulatore.

Al fine di superare tale inconveniente sono state proposte varie tecniche di compensazione dell?ELD.

Per esempio, B. Benabes, M. Keramat e R. Kielbasa in: ?A methodology for designing continuous-time sigma-delta modulators?, in Proc. Eur. Des. Test Conf., vol. 1, pagine da 46 a 50, 1197 descrivono un approccio di compensazione dell?ELD che comporta di regolare in modo fine i coefficienti del filtro di anello k1C, k2C(che corrispondono a k1, k2 discussi precedentemente) e di introdurre un percorso di retroazione diretta mediante un ulteriore DAC, cio? D/A0 chiuso con un coefficiente associato k0C sul quantizzatore, come rappresentato a titolo di esempio nella Figura 7. Qui, ? rappresentato che al quantizzatore D/A ? fornito un segnale y3(t) ottenuto combinando in un nodo sommatore 303 all?uscita del secondo integratore 202 il segnale y2(t) con il segnale da D/A0 con un coefficiente associato k0C.

Si osserva di nuovo che, in tutta questa descrizione, parti o elementi simili sono indicati con simboli di riferimento simili, per cui per brevit? una descrizione relativa non viene ripetuta in modo superfluo.

Una soluzione come rappresentato a titolo di esempio nella Figura 7 facilita una compensazione dell?ELD, come rappresentato a titolo di esempio nella Figura 8, dove una risposta all?impulso affetta da ELD (ELD - linea continua), come gi? presentato nella Figura 6, ? riprodotta rispetto a una con compensazione dell?ELD (CELD ? linea tratteggiata) insieme a campioni SIIR della risposta all?impulso IR ?ideale? distanziati del periodo di campionamento TS, come evidenziato dai puntini.

Tuttavia, un tale risultato ? al prezzo di un DAC supplementare (D/A0 nella Figura 7) e di un amplificatore di somma aggiuntivo associato per il nodo 303. Questo pu? essere costoso in termini di area e di consumo di corrente, il che rende una tale soluzione poco attraente per i progetti a bassa potenza.

Lo schema della Figura 9 (nel quale parti o elementi gi? discussi sono indicati ancora una volta con simboli di riferimento simili e non sono nuovamente descritti per brevit?) ? un esempio di un approccio alternativo che evita l?introduzione di un hardware supplementare costoso nella compensazione dell?ELD facendo ricorso a un elemento PI (proporzionale-integrale), come discusso in M. Keller, A. Buhmann, J. Sauerbrey, M. Ortmanns e Y. Manoli, ?A Comparative Study on Excess-Loop-Delay Compensation Techniques for Continuous-Time Sigma-Delta Modulators?, IEEE Transaction on Circuits and Systems-I: Regular Papers, vol. 55, n. 11, pagine da 3480 a 3487, dicembre 2008.

In una tale soluzione (come descritto in M. Vadipour et al., ?A 2.1mW/3.2mW Delay-Compensated GSM/WCDMA sigmadelta Analog-Digital converter?, in Proc. IEEE Symp. VLSI circuits, pagine 180 e 181, 2008), il coefficiente k0C ? ?integrato? (?embedded?) in un secondo integratore modificato 202?.

In tal modo, il coefficiente dell?anello interno k1C pu? concorrere con il percorso proporzionale rappresentato dal coefficiente k0C nel fornire un contributo alla risposta all?impulso IR del sistema, il cui effetto ? uguale a quello dell?anello di retroazione diretta presentato in Benabes et al. (gi? citato) - si veda la Figura 7.

Una possibile implementazione di questo concetto pu? comportare di usare un resistore RF in serie a una capacit? di integrazione CF nell?anello di retroazione di un integratore 100, per il resto tradizionale, costruito intorno a un amplificatore (un OpAmp, per esempio) 102 come rappresentato a titolo di esempio nella Figura 10. Un tale circuito integratore, che fornisce una tensione di uscita integrata VOUT(s) in funzione di una corrente di ingresso IIN(s), pu? essere usato nel secondo integratore (attivo) in uno schema come rappresentato a titolo di esempio nella Figura 9 per integrare in esso un percorso proporzionale con un hardware (molto) semplice.

Si nota che un anello come rappresentato a titolo di esempio nella Figura 9 ? essenziale per una compensazione efficace. Il fatto di rimuovere un anello (interno) come nel caso delle architetture a singolo anello va decisamente contro l?uso di una soluzione come proposta da Vadipour et al. (come citato precedentemente).

Qui, un percorso di feedforward con un coefficiente di ponderazione kFF ? introdotto intorno al secondo integratore 202 per facilitare una stabilit? dell?anello, risparmiando un DAC di retroazione. Come risultato, il fatto di compensare efficacemente l?ELD in un?architettura come rappresentato nella Figura 11 comporta di fare ricorso alla soluzione di Benabes et al. (gi? citato ripetutamente), a scapito di un DAC supplementare associato al quantizzatore.

Per il resto, si nota che la compensazione dell?ELD in un CTDSM non comporta di risagomare la risposta all?impulso (IR) ritardata affinch? concordi con l?IR ideale in ogni istante: in realt?, si pu? ottenere un risultato soddisfacente agendo (anche) solo quando le curve sono campionate dal quantizzatore.

Una o pi? forme di attuazione forniscono un approccio di compensazione dell?ELD che supera le limitazioni delle soluzioni discusse in precedenza, facilitando una compensazione dell?ELD teoricamente in qualsiasi topologia di filtro di anello, con l?uso di un hardware (molto) pi? semplice di un DAC supplementare e di un amplificatore di somma associato. Per esempio, una o pi? forme di attuazione possono comportare di usare una coppia di capacit? e quattro switch.

A titolo di introduzione a una descrizione dettagliata di esempi di forme di attuazione, si pu? notare che gli schemi tradizionali di compensazione dell?ELD, come discussi precedentemente, sono basati su una adeguata regolazione fine dei coefficienti di anello e sull?introduzione di un termine il cui valore ? non nullo (non zero) soltanto quando l?uscita del DAC non ? nulla (non zero).

Tale situazione, relativa allo schema circuitale della Figura 12 (ancora una volta, le parti o gli elementi gi? discussi sono indicati con simboli di riferimento simili e non sono descritti di nuovo per brevit?) ? illustrata nei diagrammi della Figura 12A, in cui sono illustrati (con riferimento all?esempio del caso di ? = 0,25) i comportamenti nel tempo t per y3(t) (linea a tratti e punti), y2(t) (linea tratteggiata) e per y3(t) - y2(t) (linea continua), con valori campionati al periodo di campionamento TS, come evidenziato di nuovo dai puntini.

Un approccio di compensazione corrispondente ? rappresentato come esempio da una rete di compensazione dell?ELD 120 rappresentata congiuntamente sia a un?architettura a multi-retroazione (Figura 13A, che corrisponde fondamentalmente alle Figure 2 e 3) sia a un?architettura a singola retroazione (Figura 13B, che corrisponde fondamentalmente alla Figura 11).

In entrambi i casi, parti o elementi gi? discussi con riferimento alle figure precedenti sono indicati con simboli di riferimento simili e non sono nuovamente descritti per brevit?.

Per riassumere, nella Figura 13A:

VIN = segnale di ingresso (analogico);

y1(t) = uscita dal primo integratore (1/s) 201 a cui ? fornita l?addizione, ottenuta nel primo nodo sommatore 301, del segnale di ingresso VIN e di un termine di retroazione da DOUT (affetto da ELD come modellato da z<-?>) ottenuto mediante il DAC D/A2 moltiplicato per un coefficiente k2C (per semplicit?, si pu? ipotizzare che questo sia incluso nel DAC); come discusso precedentemente, il nodo 301 pu? essere un nodo sommatore ?con segno?, in cui il termine di retroazione ottenuto mediante il DAC D/A2 ponderato con k2C ? in effetti sottratto dal segnale di ingresso VIN come tradizionale in un modulatore delta-sigma;

y2(t) = uscita dal secondo integratore (1/s) 202 a cui ? fornita l?addizione, ottenuta nel secondo nodo sommatore 302 (eventualmente con segno), dell?uscita y1(t) dal primo integratore 201 e di un termine di retroazione DOUT (di nuovo affetto da ELD come modellato da z<-?>) ottenuto mediante il D/A1 moltiplicato per un coefficiente k1C (di nuovo per semplicit?, si pu? ipotizzare che questo sia incluso nel DAC);

YC[n] = uscita del modulatore DOUT come ottenuta campionando con un periodo di campionamento TS un segnale y4(t) ottenuto mediante l?addizione, nel nodo sommatore 303 (eventualmente con segno) all?uscita del secondo integratore 202, dell?uscita y2(t) dal secondo integratore 202 e di un termine di compensazione dell?ELD y3(t) fornito dalla rete di compensazione dell?ELD 120, come discusso qui di seguito.

Similmente, nella Figura 13B:

VIN = segnale di ingresso (analogico);

y1(t) = uscita dal primo integratore (1/s) 201 a cui ? fornita l?addizione, ottenuta nel primo nodo sommatore 301 (eventualmente con segno), del segnale di ingresso VIN e di un termine di retroazione (affetto da ELD come modellato da z<-?>) ottenuto da DOUT mediante un (singolo, in questo caso) DAC D/A moltiplicato per un coefficiente k2 (anche in questo caso, si pu? ipotizzare che il coefficiente sia incluso nel DAC);

y2(t) = segnale ottenuto in un secondo nodo sommatore (di feedforward) 302' (eventualmente con segno) a cui sono fornite l?uscita dal secondo integratore (1/s) 202 e l?uscita y1(t) dal primo integratore 201 ponderata con un termine kFF(mediante un rispettivo circuito di ponderazione di qualsiasi tipo noto);

YC[n] = uscita del modulatore ottenuta campionando con un periodo di campionamento TS un segnale y4(t) ottenuto sommando, nel nodo sommatore 303 (eventualmente con segno) accoppiato all?uscita del secondo integratore 202 con il nodo 302? posto tra loro, l?uscita y2(t) dal secondo nodo sommatore 302' e un termine di compensazione dell?ELD y3(t) fornito dalla rete di compensazione dell?ELD 120, come discusso qui di seguito.

In una o pi? forme di attuazione, la rete di compensazione dell?ELD 120 pu? comprendere (in entrambi i casi della Figura 13A e della Figura 13B):

uno stadio derivativo (s) 1202 a cui ? fornita l?uscita y1(t) dal primo integratore 201 ponderata con un coefficiente k0C (di nuovo, per semplicit?, si pu? ipotizzare che questo sia incluso nello stadio 1202);

un insieme di switch 1204 (per esempio, switch a stato solido, come transistori mosfet) comprendente due switch complementari ?C(neg) - vale a dire ?C negato - e ?C. Il fatto che questi switch siano definiti complementari indica che uno ? conduttivo quando l?altro non ? conduttivo e viceversa;

una coppia di stadi di ?segno? 1206A e 1206b indicati con ?+? e ?-?, e

un terzo integratore (1/s) 1208, che fornisce al nodo sommatore 303 un segnale y3(t) risultante dall?integrazione del segnale ricevuto da 1202 con segni differenti a seconda che l?uscita da 1202 sia applicata all?ingresso dell?integratore con il segno ?+? (non invertita in 1206a) o ?-? (invertita in 1206b) in funzione dello stato di commutazione degli stadi di ?segno? 1206A e 1206b indicati con ?+? e ?-? posti tra gli switch ?C(neg), ?C, e l?integratore 1208.

Come discusso, ? previsto che il segnale y3(t) sia sommato in 303 con y2(t) al fine di fornire il segnale y4(t) che ? una volta campionato al periodo di campionamento TS -produce l?uscita YC[n].

Come illustrato nelle Figure 13A e 13B, il dispositivo switch 1204 pu? essere fatto funzionare sotto il controllo di un segnale SW generato da un circuito di clock CLK (di qualsiasi tipo noto agli esperti nella tecnica). Il circuito CLK pu? essere un elemento distinto dalle forme di attuazione e pu? anche essere configurato per fornire al quantizzatore A/D il segnale di campionamento al periodo di campionamento TS per produrre l?uscita YC[n].

I diagrammi delle Figure da 14A a 14E condividono una scala di tempo t (scala delle ascisse) comune e sono esempi di forme d?onda di segnali che possono verificarsi in architetture come rappresentato qui a titolo di esempio in presenza di un segnale di campionamento a un periodo TS (Figura 14A) con ?C(t) che ? una forma d?onda rettangolare che ha lo stesso periodo TS e un duty cycle del 50%.

Un esempio di una forma d?onda per ?C(t) ? rappresentato nella Figura 14B: il comportamento nel tempo del segnale complementare ?C(neg), che ? ?basso? quando ?C(t) ? ?alto? ed ? ?alto? quando ?C(t) ? ?basso? non ? illustrato espressamente per semplicit?.

Di nuovo, si pu? fare riferimento a un esempio di un caso di ? = 0,25 (con TS = 1, in unit? di secondi, per esempio) ? senza alcun effetto limitativo ? al fine di facilitare un confronto con la discussione precedente di soluzioni tradizionali.

Come discusso precedentemente (si veda, per esempio, la Figura 5), a causa dell?azione dell?ELD, un impulso sull?ingresso del circuito avr? come risultato un ingresso dell?integratore ritardato (si veda la Figura 14C) che, nel caso del primo integratore 201, avr? come risultato che y1(t) sale a rampa a k2C (si pu? fare riferimento in primo luogo all?architettura della Figura 13A per semplicit?) come una rampa ritardata di ? (si veda l?esempio di diagramma della Figura 14D).

Nella rete di compensazione 120, questa rampa ? moltiplicata per un coefficiente k0C, poi ? derivata nello stadio derivativo (s) 1202 ed ? integrata con un segno che dipende dalla ?fase? rappresentata da ?C(t), il cui periodo ? dato da TS, che ? sincrona con la fase di campionamento del quantizzatore e non ? affetta da ELD.

La forma d?onda risultante agli istanti di campionamento con periodo TS, indicati con y2C(nTS) - si veda la Figura 14E, raggiunge un valore che pu? essere espresso come:

Il contributo di questa rete di compensazione al segnale fornito in uscita al quantizzatore A/D (si veda y3(t) nell?esempio di diagramma della Figura 14E) ha lo stesso comportamento di un segnale da un anello di retroazione diretta proposto nella compensazione dell?ELD tradizionale come descritto precedentemente (si vedano le Figure 7 e 12, per esempio) e non ? nullo (non zero) soltanto al primo istante di campionamento.

La risposta all?impulso completa di un tale modulatore compensato e i differenti contributi di compensazione sono rappresentati nel diagramma della Figura 15, dove sono illustrati i comportamenti nel tempo t per y4(t) (linea a tratti e punti), y2(t) (linea tratteggiata) e y3(t) (linea continua), con valori di campionamento a un periodo TS evidenziati di nuovo dai puntini.

Si apprezzer? che la discussione precedente si estende anche all?architettura della Figura 13B, che pu? essere considerata come una sorta di versione semplificata dell?architettura della Figura 13A, dove l?anello di retroazione attraverso D/A1 con il coefficiente k1C ? rimosso e la stabilit? del sistema ? ottenuta introducendo il percorso di feedforward, dall?uscita del primo integratore 201 al nodo di somma 303, ponderata per il coefficiente kFF.

Gli schemi a blocchi delle Figure 13A e 13B possono essere modificati (semplificati) come illustrato nelle Figure 16A e 16B, dove lo stesso circuito integratore (vale a dire uno stesso componente) pu? essere usato come secondo integratore 202 del filtro di anello e come integratore 1208 della rete di compensazione dell?ELD 120.

In effetti:

nella Figura 13A, i segnali dal nodo 302 e dal dispositivo di ?inversione di segno? 1204, 1206a, 1206b nella rete di compensazione dell?ELD 120 sono applicati distintamente agli integratori 202 e 1208 e sono poi sommati nel nodo 303; nella Figura 16A, il segnale dal dispositivo di ?inversione di segno? 1204, 1206a, 1206b nella rete di compensazione dell?ELD 120 ? sommato semplicemente alla combinazione (come fornita nel nodo 302) del segnale y1(t) dal primo integratore 201 e del segnale di retroazione da D/A1 ponderato con k1C, con i tre segnali cos? combinati in 302 forniti all?integratore 202 (che agisce come un integratore di compensazione/anello ?comune?), facendo cos? a meno di un circuito integratore e del nodo sommatore 303 all?uscita dell?integratore 202, come rappresentato nella Figura 13A;

nella Figura 13B i segnali dal primo integratore 201 e dal dispositivo di ?inversione di segno? 1204, 1206a, 1206b nella rete di compensazione dell?ELD 120 sono applicati di nuovo distintamente agli integratori 202 e 1208 e sono poi sommati nel nodo 303 insieme al termine di feedforward KFF*y1(t) sommato in 302? all?uscita dal primo integratore 201; nella Figura 16B, i segnali dal primo integratore 201 e dal dispositivo di ?inversione di segno? 1204, 1206a, 1206b nella rete di compensazione dell?ELD 120 sono semplicemente sommati 302 con i due segnali cos? combinati, forniti all?integratore 202 (che agisce di nuovo come un integratore di compensazione/anello ?comune?), mentre il termine di feedforward KFF*y1(t) ? sommato nel nodo sommatore 303 all?uscita dell?integratore 202, cos? facendo di nuovo a meno di un circuito integratore in confronto alla Figura 13B.

La descrizione a schema a blocchi di una o pi? forme di attuazione come discusso in precedenza si presta a un?implementazione abbastanza semplice in un?architettura completamente differenziale.

Per esempio, lo schema a blocchi della Figura 17 ? un esempio di una possibile implementazione pratica di un CTDSM del secondo ordine in linea con la Figura 2 (vale a dire, senza che sia fornita alcuna compensazione dell?ELD).

Mentre l?architettura (per il resto tradizionale) degli elementi DAC D/A1 e D/A2 non ? presentata in dettaglio per semplicit? nella Figura 17, un esempio di una topologia (completamente differenziale) RC attiva ? rappresentato a titolo di esempio per gli integratori tempo continui 201, 202 che generano y1(t) e y2(t) e i nodi sommatori 301, 302 associati. Il segnale di uscita (digitale) DOUT ? rappresentato a titolo di esempio come ricavato all?uscita di un quantizzatore A/D controllato da un segnale di campionamento di periodo TS (si veda la porzione pi? a destra delle Figure 13A e 13B per un riferimento immediato).

Come rappresentato a titolo di esempio nella Figura 17, una topologia differenziale per gli integratori tempo continui 201, 202 pu? comprendere due amplificatori completamente differenziali 1021, 1022 (di qualsiasi tipo noto agli esperti nella tecnica, OpAmps, per esempio) con rispettivi anelli di retroazione RC RINT1, CINT1 e RINT2, CINT2. Come rappresentato a titolo di esempio nella Figura 17, gli ingressi di retroazione da D/A1 e D/A2 possono essere implementati come ingressi differenziali alle porte di ingresso (similmente differenziali) degli amplificatori completamente differenziali 1021, 1022.

Come rappresentato a titolo di esempio nella Figura 18, una rete di compensazione 120 come discusso in precedenza pu? essere associata a un amplificatore completamente differenziale 1022 incluso in un layout circuitale, come rappresentato a titolo di esempio nella Figura 17.

In una o pi? forme di attuazione, questo pu? comprendere di accoppiare due capacit? C0 intermedie tra: i terminali dei resistori RINT2 che ricevono tra loro l?uscita (differenziale) y1(t) dal primo integratore 201 (amplificatore completamente differenziale 1021 nella Figura 17), e

la massa virtuale del secondo integratore 202 (amplificatore completamente differenziale 1022 nella Figura 17), cio? i nodi intermedi GND1, GND2 tra RINT2 e CINT2 che ricevono applicato tra loro il segnale di retroazione (differenziale) dal DAC D/A1.

L?accoppiamento delle due capacit? C0 alla massa virtuale GND1, GND2 del secondo integratore 202 pu? essere attraverso quattro switch, il cui stato dipende dal segnale di ?fase? ?C con questi switch (switch a stato solido, come transistori mosfet, per esempio), configurati per accoppiare le due capacit? C0 alla massa virtuale del secondo integratore 202 in una configurazione ?incrociata?.

In tal modo, quattro switch indicati con ?C e ?C(neg) possono implementare le funzioni rappresentate a titolo di esempio come 1204 e 1206a, 1206b nella Figura 16A, vale a dire:

con ?C(neg) ?basso? e ?C ?alto?, il segnale y1(t) ? applicato con la stessa polarit? (senza alcuna inversione di segno: si veda 1206a nella Figura 16A) tra i nodi intermedi tra RINT2 e CINT2

con ?C(neg) ?alto? e ?C ?basso?, il segnale y1(t) ? applicato con polarit? invertita (con inversione di segno: si veda 1206b nella Figura 16A) tra i nodi intermedi tra RINT2 e CINT2.

Si nota che la corrente che scorre attraverso le capacit? C0 ? funzione della (uguale alla, per esempio) derivata prima del segnale y1(t) in uscita dal primo integratore 201 moltiplicato per il valore della capacit?.

In tal modo, un dispositivo circuitale come rappresentato a titolo di esempio nella Figura 18 pu? fornire anche lo stadio derivativo 1202.

Questa corrente ? iniettata nella massa virtuale del secondo integratore 202 con un segno che dipende dal segnale di ?fase? ?C (che pu? essere ricavato da CLK insieme al segnale di campionamento di periodo TS in maniera nota agli esperti nella tecnica) ed ? integrata usando le capacit? di retroazione CINT2 del secondo integratore.

Il coefficiente k0C risultante pu? essere espresso come:

k0C = C0/ CINT2.

Si apprezzer? che, sebbene discussa per semplicit? con riferimento allo schema a blocchi della Figura 16A, l?implementazione rappresentata a titolo di esempio nella Figura 18 ? atta anche essere applicata, per esempio, allo schema a blocchi della Figura 16B, dove il DAC D/A1 ? stato rimosso e il percorso di feedforward KFF pu? essere implementato usando tecniche note agli esperti nella tecnica.

Come discusso, una o pi? forme di attuazione come rappresentate qui a titolo di esempio con riferimento a un layout del secondo ordine (due integratori 201, 202) possono essere applicate anche a modulatori di ordine superiore (superiore a due) introducendo una rete di compensazione 120, come rappresentato qui a titolo di esempio, tra:

il primo integratore (vale a dire, l?integratore - qui l?integratore 201 - accoppiato al nodo di ingresso VIN), e la massa virtuale dell?ultimo (l?n-esimo in uno schema di n-esimo ordine) integratore prima del quantizzatore A/D (vale a dire, l?integratore - qui l?integratore 202 ? che fornisce il segnale da campionare con periodo TS), il contributo alla risposta all?impulso essendo anche in tal caso lo stesso presentato qui per un modulatore del 2? ordine.

Un circuito (per esempio, 10) come rappresentato qui a titolo di esempio pu? comprendere:

un nodo di ingresso (per esempio, VIN) configurato per ricevere un segnale di ingresso analogico,

un circuito quantizzatore (per esempio, A/D) avente un nodo di uscita (per esempio, DOUT), il circuito quantizzatore atto a funzionare a un certo periodo di campionamento (per esempio, TS) per fornire a detto nodo di uscita un segnale digitale risultante da una conversione analogico/digitale del segnale di ingresso analogico a detto nodo di ingresso,

un primo circuito integratore (per esempio, 201) in un percorso di propagazione di segnale (201, 302, 202, 303 -Figura 13A; 201, 202, 302?, 303 - Figura 13B; 201, 302, 202 - Figura 16A; 201, 302, 202, 303 Figura 16B) dal nodo di ingresso al circuito quantizzatore, il primo circuito integratore (201) avendo un ingresso (per esempio, 301) accoppiato al nodo di ingresso per ricevere da esso detto segnale di ingresso analogico,

una rete di retroazione (per esempio, D/A1, D/A2; D/A) sensibile al segnale digitale a detto nodo di uscita, la rete di retroazione comprendendo almeno un convertitore digitale/analogico (per esempio, D/A2 Figure 13A e 16A; D/A Figure 13B e 16B) configurato per iniettare nell?ingresso del primo circuito integratore (201) una replica ponderata (per esempio, k2C; k2) convertita in analogico di detto segnale di uscita digitale, in cui detto primo circuito integratore propaga su detto percorso di propagazione di segnale verso il circuito quantizzatore un segnale integrato (per esempio, y1(t)) che ? funzione di detto segnale di ingresso analogico e di detta replica ponderata convertita in analogico di detto segnale di uscita digitale,

una rete di compensazione (per esempio, 120) del ritardo di anello eccessivo (per esempio, z<-?>) comprendente un circuito derivativo (per esempio, 1202, comprendente eventualmente le capacit? C0, come rappresentato a titolo di esempio nella Figura 18) configurato per ricevere una replica ponderata (per esempio, k0C) di detto segnale integrato dal primo circuito integratore e per produrre da essa un segnale derivativo, cos? come un circuito di inversione di segno (per esempio, 1204, 1206a, 1206b, comprendente eventualmente gli switch ?C, ?C(neg)) configurato per invertire alternativamente il segno di detto segnale derivativo su intervalli di tempo successivi di una durata di met? (per esempio, TS/2) di detto certo periodo di campionamento (si veda, per esempio, la Figura 14B, che rappresenta un segno che ? ?+? per TS/2 , poi ?-? per TS/2, poi di nuovo ?+? per TS/2, ?-? per TS/2, ?+? per TS/2 e cos? via),

almeno un ulteriore circuito integratore (per esempio: 1208 nelle Figure 13A e 13B; 202 nelle Figure 16A e 16B) configurato per integrare detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento,

un nodo di compensazione (per esempio: 303 nelle Figure 13A e 13B; 302 nelle Figure 16A e 16B) del ritardo di anello eccessivo configurato per iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore (A/D) un segnale di compensazione del ritardo di anello eccessivo, in cui:

i) (come rappresentato a titolo di esempio nelle Figure 13A e 13B) detto nodo di compensazione (per esempio, 303) del ritardo di anello eccessivo ? disposto a un?uscita di detto almeno un ulteriore circuito integratore (per esempio, 1208) ed ? configurato per iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento dopo un?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (per esempio, 1208), o

ii) (come rappresentato a titolo di esempio nelle Figure 16A e 16B) detto nodo di compensazione (per esempio, 302) del ritardo di anello eccessivo ? disposto a un ingresso di detto almeno un ulteriore circuito integratore (per esempio, 202) ed ? configurato per iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento prima dell?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (per esempio, 202).

Come discusso precedentemente, in una o pi? forme di attuazione, l?almeno un ulteriore circuito integratore come rappresentato qui a titolo di esempio con 202 pu? essere l?n-esimo circuito integratore in una configurazione in cascata di n circuiti integratori in un anello di n-esimo ordine.

Un circuito come rappresentato qui a titolo di esempio (si vedano le Figure 13A e 13B) pu? comprendere:

un primo ulteriore circuito integratore (per esempio, 1208) disposto intermedio tra detto circuito di inversione di segno (per esempio, 1204, 1206a, 1206b, ?C, ?C(neg)) e detto nodo di compensazione (per esempio, 303) del ritardo di anello eccessivo,

un secondo ulteriore circuito integratore (per esempio, 202) disposto intermedio tra detto primo circuito integratore e detto nodo di compensazione (per esempio, 303) del ritardo di anello eccessivo,

in cui detto segnale derivativo avente il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento ? iniettato dopo l?integrazione in detto primo ulteriore circuito integratore (per esempio, 1208) in detto percorso di propagazione di segnale verso il circuito quantizzatore a valle di detto secondo ulteriore circuito integratore (per esempio, 202).

In un circuito come rappresentato qui a titolo di esempio (si veda la Figura 13A) detta rete di retroazione sensibile al segnale digitale a detto nodo di uscita pu? comprendere almeno un ulteriore convertitore digitale/analogico (per esempio, D/A1) configurato per iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore intermedio tra detto primo circuito integratore (per esempio, 201) e detto secondo ulteriore circuito integratore (per esempio, 202) almeno una ulteriore replica ponderata (per esempio, k1C) convertita in analogico di detto segnale di uscita digitale.

Un circuito come rappresentato qui a titolo di esempio (si veda la Figura 13B) pu? comprendere un percorso di segnale di feedforward (per esempio, kFF) accoppiato a detto primo circuito integratore per ricevere da esso detto segnale integrato, il percorso di segnale di feedforward configurato per iniettare (per esempio, 302?) una replica ponderata di detto segnale integrato in detto percorso di propagazione di segnale verso il circuito quantizzatore intermedio tra detto secondo ulteriore circuito integratore (per esempio, 202) e detto circuito quantizzatore.

Un circuito come rappresentato qui a titolo di esempio (si vedano le Figure 16A e 16B) pu? comprendere detto almeno un ulteriore circuito integratore (per esempio, 202) disposto intermedio tra detto nodo di compensazione (per esempio, 302) del ritardo di anello eccessivo e detto circuito quantizzatore in cui detto segnale derivativo avente il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento ? iniettato in detto percorso di propagazione di segnale verso il circuito quantizzatore a monte di detto almeno un ulteriore circuito integratore (per esempio, 202).

In un circuito come rappresentato qui a titolo di esempio (si veda la Figura 16A), detta rete di retroazione sensibile al segnale digitale a detto nodo di uscita pu? comprendere almeno un ulteriore convertitore digitale/analogico (per esempio, D/A1) configurato per iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore intermedio tra detto primo circuito integratore (per esempio, 201) e detto almeno un ulteriore circuito integratore (per esempio, 202) almeno una ulteriore replica ponderata (per esempio, k1C) convertita in analogico di detto segnale di uscita digitale.

Un circuito come rappresentato qui a titolo di esempio (si veda la Figura 16B) pu? comprendere un percorso di segnale di feedforward (per esempio, kFF) accoppiato a detto primo circuito integratore per ricevere da esso detto segnale integrato, il percorso di segnale di feedforward configurato per iniettare (per esempio, 303) una replica ponderata di detto segnale integrato in detto percorso di propagazione di segnale verso il circuito quantizzatore intermedio tra detto almeno un ulteriore circuito integratore (per esempio, 202) e detto circuito quantizzatore.

In un circuito come rappresentato qui a titolo di esempio, detto primo circuito integratore pu? comprendere un amplificatore completamente differenziale (per esempio, 1021 nella Figura 17) che ha terminali di nodo di ingresso differenziale (per esempio, 301, RINT1) e terminali di nodo di uscita differenziale (per esempio, per fornire y1(t) tra loro) con reti di retroazione RC (per esempio, RINT1, CINT1) da detti terminali di nodo di uscita differenziale a detti terminali di nodo di ingresso differenziali.

In un circuito come rappresentato qui a titolo di esempio (si veda la Figura 18) detto almeno un ulteriore circuito integratore (per esempio, 202, ma potrebbe anche essere 1208) pu? comprendere un amplificatore completamente differenziale (per esempio, 1022) che ha terminali di nodo di ingresso differenziale (per esempio, RINT2) e terminali di nodo di ingresso differenziale (per esempio, per fornire y2(t) tra loro) con reti di retroazione RC (per esempio, RINT2, CINT2) da detti terminali di nodo di uscita differenziale a detti terminali di nodo di ingresso differenziali, in cui dette reti di retroazione RC forniscono nodi di massa virtuale (per esempio, GND1, GND2) di detto ulteriore circuito integratore,

detti terminali di nodo di uscita differenziale di detto primo circuito integratore (per esempio, 201) sono accoppiati a detti nodi di massa virtuale in detto ulteriore circuito integratore mediante rispettive capacit? (per esempio, C0) che forniscono detto circuito derivativo e mediante una circuiteria di inversione di segno (per esempio, ?C, ?C(neg)) configurata per invertire alternativamente su intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento la polarit? di accoppiamento di dette rispettive capacit? a detti nodi di massa virtuale in detto almeno un ulteriore circuito integratore, vale a dire con:

la prima capacit? C0 nella coppia accoppiata a GN1 per TS/2, poi a GN2 per TS/2, poi di nuovo a GN1 per TS/2, a GN2 per TS/2, e cos? via, e, in un modo complementare,

la seconda capacit? C0 nella coppia accoppiata a GN2 per TS/2, poi a GN1 per TS/2, poi di nuovo a GN2 per TS/2, a GN1 per TS/2, e cos? via.

Un dispositivo modulatore delta-sigma come rappresentato qui a titolo di esempio pu? comprendere un circuito come rappresentato qui a titolo di esempio, il dispositivo modulatore delta-sigma configurato per ricevere un segnale di ingresso analogico continuo a detto nodo di ingresso e per fornire a detto nodo di uscita un segnale digitale modulato delta-sigma risultante da una conversione digitale/analogica delta-sigma del segnale di ingresso analogico a detto nodo di ingresso.

Come rappresentato qui a titolo di esempio un procedimento per fornire in un nodo di uscita un segnale digitale risultante da una conversione analogico/digitale di un segnale di ingresso analogico fornito a un nodo di ingresso pu? comprendere:

fornire detto segnale di ingresso analogico a detto nodo di ingresso,

fornire detto segnale digitale a detto nodo di uscita mediante un circuito quantizzatore fatto funzionare a un certo periodo di campionamento,

fornire un percorso di propagazione di segnale dal nodo di ingresso al circuito quantizzatore, detto percorso di propagazione di segnale comprendendo un primo circuito integratore avente un ingresso accoppiato al nodo di ingresso per ricevere da esso detto segnale di ingresso analogico,

fornire una rete di retroazione sensibile al segnale digitale a detto nodo di uscita, la rete di retroazione comprendendo almeno un convertitore digitale/analogico configurato per iniettare nell?ingresso del primo circuito integratore una replica ponderata convertita in analogico di detto segnale di uscita digitale, in cui detto primo circuito integratore propaga su detto percorso di propagazione di segnale verso il circuito quantizzatore un segnale integrato che ? funzione di detto segnale di ingresso analogico e di detta replica ponderata convertita in analogico di detto segnale di uscita digitale,

ricevere detto segnale integrato da detto almeno un circuito integratore in un circuito derivativo configurato per produrre da esso un segnale derivativo e invertire alternativamente il segno di detto segnale derivativo su intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento,

fornire almeno un ulteriore circuito integratore configurato per integrare detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento,

iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore un segnale di compensazione del ritardo di anello eccessivo (z<-?>), in cui detto iniettare comprende:

i) come rappresentato a titolo di esempio nelle Figure 13A e 13B - iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento dopo un?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore, o

ii) come rappresentato a titolo di esempio nelle Figure 16A e 16B - iniettare in detto percorso di propagazione di segnale verso il circuito quantizzatore detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? di detto certo periodo di campionamento prima dell?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore.

I dettagli e le forme di attuazione possono variare, rispetto a quanto ? stato descritto qui puramente a titolo di esempio, senza uscire dall?ambito di protezione.

L?ambito di protezione ? definito dalle rivendicazioni annesse.

Claims

RIVENDICAZIONI 1. Circuito (10), comprendente: un nodo di ingresso (VIN) configurato per ricevere un segnale di ingresso analogico, un circuito quantizzatore (A/D) avente un nodo di uscita (DOUT), il circuito quantizzatore (A/D) atto a funzionare con un certo periodo di campionamento (TS) per fornire a detto nodo di uscita (DOUT) un segnale digitale risultante da una conversione analogico/digitale del segnale di ingresso analogico a detto nodo di ingresso (VIN), un primo circuito integratore (201) in un percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) dal nodo di ingresso (VIN) al circuito quantizzatore (A/D), il primo circuito integratore (201) avendo un ingresso (301) accoppiato al nodo di ingresso (VIN) per ricevere da esso detto segnale di ingresso analogico, una rete di retroazione (D/A1, D/A2; D/A) sensibile al segnale digitale a detto nodo di uscita (DOUT), la rete di retroazione comprendendo almeno un convertitore digitale/analogico (D/A2; D/A) configurato per iniettare nell?ingresso (301) del primo circuito integratore (201) una replica ponderata (k2C; k2) convertita in analogico di detto segnale di uscita digitale (DOUT), in cui detto primo circuito integratore (201) propaga su detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) un segnale integrato (y1(t)) che ? funzione di detto segnale di ingresso analogico (VIN) e di detta replica ponderata (k2C; k2) convertita in analogico di detto segnale di uscita digitale (DOUT), una rete di compensazione (120) del ritardo di anello eccessivo (excess loop delay o ELD - z<-?>) comprendente un circuito derivativo (1202; C0) configurato per ricevere una replica ponderata (k0C) di detto segnale integrato (y1(t)) dal primo circuito integratore (201) e per produrre da essa un segnale derivativo, cos? come un circuito di inversione di segno (1204, 1206a, 1206b, ?C, ?C(neg)) configurato per invertire alternativamente il segno di detto segnale derivativo su intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS), almeno un ulteriore circuito integratore (1208; 202) configurato per integrare detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS), un nodo di compensazione (303; 302) del ritardo di anello eccessivo (z<-?>) configurato per iniettare in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) un segnale di compensazione del ritardo di anello eccessivo (z<-?>), in cui: i) detto nodo di compensazione (303) del ritardo di anello eccessivo (z<-?>) ? disposto a un?uscita di detto almeno un ulteriore circuito integratore (1208) ed ? configurato per iniettare in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303) verso il circuito quantizzatore (A/D) detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) dopo un?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (1208), o ii) detto nodo di compensazione (302) del ritardo di anello eccessivo (z<-?>) ? disposto a un ingresso di detto almeno un ulteriore circuito integratore (202) ed ? configurato per iniettare in detto percorso di propagazione di segnale (201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) prima dell?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (202).
2. Circuito secondo la rivendicazione 1, comprendente: un primo ulteriore circuito integratore (1208) disposto intermedio tra detto circuito di inversione di segno (1204, 1206a, 1206b, ?C, ?C(neg)) e detto nodo di compensazione (303) del ritardo di anello eccessivo (z<-?>), un secondo ulteriore circuito integratore (202) disposto intermedio tra detto primo circuito integratore (201) e detto nodo di compensazione (303) del ritardo di anello eccessivo (z<-?>), in cui detto segnale derivativo avente il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) ? iniettato dopo l?integrazione in detto primo ulteriore circuito integratore (1208) in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303) verso il circuito quantizzatore (A/D) a valle di detto secondo ulteriore circuito integratore (202).
3. Circuito secondo la rivendicazione 2, in cui detta rete di retroazione (D/A1, D/A2; D/A) sensibile al segnale digitale a detto nodo di uscita (DOUT) comprende almeno un ulteriore convertitore digitale/analogico (D/A1) configurato per iniettare in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 302, 202) verso il circuito quantizzatore (A/D) intermedio tra detto primo circuito integratore (201) e detto secondo ulteriore circuito integratore (202) almeno una ulteriore replica ponderata (k1C) convertita in analogico di detto segnale di uscita digitale (DOUT).
4. Circuito secondo la rivendicazione 2, comprendente un percorso di segnale di feedforward (kFF) accoppiato a detto primo circuito integratore (201) per ricevere da esso detto segnale integrato (y1(t)), il percorso di segnale di feedforward configurato per iniettare (302?) una replica ponderata (kFF) di detto segnale integrato (y1(t)) in detto percorso di propagazione di segnale (201, 302, 202, 303) verso il circuito quantizzatore (A/D) intermedio tra detto secondo ulteriore circuito integratore (202) e detto circuito quantizzatore (A/D).
5. Circuito secondo la rivendicazione 1, comprendente detto almeno un ulteriore circuito integratore (202) disposto intermedio tra detto nodo di compensazione (302) del ritardo di anello eccessivo (z<-?>) e detto circuito quantizzatore (A/D) in cui detto segnale derivativo avente il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) ? iniettato in detto percorso di propagazione di segnale (202, 303; 201, 202, 302?, 303) verso il circuito quantizzatore (A/D) a monte di detto almeno un ulteriore circuito integratore (202).
6. Circuito secondo la rivendicazione 5, in cui detta rete di retroazione (D/A1, D/A2; D/A) sensibile al segnale digitale a detto nodo di uscita (DOUT) comprende almeno un ulteriore convertitore digitale/analogico (D/A1) configurato per iniettare in detto percorso di propagazione di segnale (201, 302, 202) verso il circuito quantizzatore (A/D) intermedio tra detto primo circuito integratore (201) e detto almeno un ulteriore circuito integratore (202) almeno una ulteriore replica ponderata (k1C) convertita in analogico di detto segnale di uscita digitale (DOUT).
7. Circuito secondo la rivendicazione 5, comprendente un percorso di segnale di feedforward (kFF) accoppiato a detto primo circuito integratore (201) per ricevere da esso detto segnale integrato (y1(t)), il percorso di segnale di feedforward configurato per iniettare (303) una replica ponderata (kFF) di detto segnale integrato (y1(t)) in detto percorso di propagazione di segnale (201, 302, 202, 303) verso il circuito quantizzatore (A/D) intermedio tra detto almeno un ulteriore circuito integratore (202) e detto circuito quantizzatore (A/D).
8. Circuito secondo una qualsiasi delle rivendicazioni precedenti, in cui detto primo circuito integratore (201) comprende un amplificatore completamente differenziale (1021) che ha terminali di nodo di ingresso differenziale (301, RINT1) e terminali di nodo di uscita differenziale (y1(t)) con reti di retroazione RC (RINT1, CINT1) da detti terminali di nodo di uscita differenziale (y1(t)) a detti terminali di nodo di ingresso differenziale (301, RINT1).
9. Circuito secondo la rivendicazione 8, in cui detto almeno un ulteriore circuito integratore (202) comprende un amplificatore completamente differenziale (1022) che ha terminali di nodo di ingresso differenziale (RINT2) e terminali di nodo di uscita ingresso differenziale (y2(t)) con reti di retroazione RC (RINT2, CINT2) da detti terminali di nodo di uscita differenziale (y1(t)) a detti terminali di nodo di ingresso differenziale (301, RINT2), in cui dette reti di retroazione RC (RINT2, CINT2) forniscono nodi di massa virtuale (GND1, GND2) di detto ulteriore circuito integratore (202), detti terminali di nodo di uscita differenziale (y1(t)) di detto primo circuito integratore (201) sono accoppiati a detti nodi di massa virtuale (GND1, GND2) in detto ulteriore circuito integratore (202) mediante rispettive capacit? (C0) che forniscono detto circuito derivativo e mediante una circuiteria di inversione di segno (?C, ?C(neg)) configurata per invertire alternativamente su intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) la polarit? di accoppiamento di dette rispettive capacit? (C0) a detti nodi di massa virtuale (GND1, GND2) in detto almeno un ulteriore circuito integratore (202).
10. Dispositivo modulatore delta-sigma comprendente un circuito (10) secondo una qualsiasi delle rivendicazioni precedenti, il dispositivo modulatore delta-sigma configurato per ricevere un segnale di ingresso analogico continuo a detto nodo di ingresso (VIN) e per fornire a detto nodo di uscita (DOUT) un segnale digitale modulato delta-sigma risultante da una conversione digitale/analogica delta-sigma del segnale di ingresso analogico a detto nodo di ingresso (VIN).
11. Procedimento per fornire in un nodo di uscita (DOUT) un segnale digitale risultante da una conversione analogico/digitale di un segnale di ingresso analogico fornito a un nodo di ingresso (VIN), il procedimento comprendendo: fornire detto segnale di ingresso analogico a detto nodo di ingresso (VIN), fornire detto segnale digitale a detto nodo di uscita (DOUT) mediante un circuito quantizzatore (A/D) fatto funzionare a un certo periodo di campionamento (TS), fornire un percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) dal nodo di ingresso (VIN) al circuito quantizzatore (A/D) detto percorso di propagazione di segnale comprendendo un primo circuito integratore (201) avente un ingresso (301) accoppiato al nodo di ingresso (VIN) per ricevere da esso detto segnale di ingresso analogico, fornire una rete di retroazione (D/A1, D/A2; D/A) sensibile al segnale digitale a detto nodo di uscita (DOUT), la rete di retroazione comprendendo almeno un convertitore digitale/analogico (D/A2; D/A) configurato per iniettare nell?ingresso (301) del primo circuito integratore (201) una replica ponderata (k2C; k2) convertita in analogico di detto segnale di uscita digitale (DOUT), in cui detto primo circuito integratore (201) propaga su detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) un segnale integrato (y1(t)) che ? funzione di detto segnale di ingresso analogico e di detta replica ponderata (k2C; k2) convertita in analogico di detto segnale di uscita digitale (DOUT), ricevere detto segnale integrato (y1(t)) da detto almeno un circuito integratore (201) in un circuito derivativo (1202; C0) configurato per produrre da esso un segnale derivativo e invertire alternativamente (1204, 1206a, 1206b, ?C, ?C(neg)) il segno di detto segnale derivativo su intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS), fornire almeno un ulteriore circuito integratore (1208; 202) configurato per integrare detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS), iniettare in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303; 201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) un segnale di compensazione del ritardo di anello eccessivo (z<-?>), in cui detto iniettare comprende: i) iniettare (303) in detto percorso di propagazione di segnale (201, 302, 202, 303; 201, 202, 302?, 303) verso il circuito quantizzatore (A/D) detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) dopo un?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (1208), o ii) iniettare (302) in detto percorso di propagazione di segnale (201, 302, 202; 201, 302, 202, 303) verso il circuito quantizzatore (A/D) detto segnale derivativo che ha il suo segno invertito alternativamente su detti intervalli di tempo successivi di una durata di met? (TS/2) di detto certo periodo di campionamento (TS) prima dell?integrazione di detto segnale derivativo in detto almeno un ulteriore circuito integratore (202).