CN209312440U - 非易失性存储器器件 - Google Patents

Abstract

本实用新型的实施例涉及非易失性存储器器件。在实施例中，一种非易失性存储器器件包括分成多个区块的存储器阵列、以及包括与相应区块组相关联的主行解码单元的行解码器。经解码的行还包括本地行解码单元，每个本地行解码单元与相应区块相关联以用于基于经解码的地址信号和偏置信号来执行对应字线的选择和偏置。每个本地行解码单元具有被耦合到字线集合的逻辑组合模块，并且对于每个字线包括用于选择字线的下拉级和上拉级。备选地，上拉级当字线未被选择时在强偏置条件下朝向区块电源电压被动态偏置，或者当字线被选择时在弱偏置条件下被动态偏置。

Description

非易失性存储器器件

技术领域

本实用新型总体上涉及电子***，并且在特定实施例中涉及用于相变非易失性存储器器件的行解码架构。

背景技术

众所周知，在所谓的嵌入式相变存储器(ePCM)中，通过利用相变材料来获取信息的存储，该相变材料具有能够在具有显著不同值的电阻率的相之间切换的特性。特别地，这些材料可以在具有高电阻率的非晶相与具有低电阻率的结晶或多晶相之间切换。因此，在相变存储器单元中，可以将存储在单元中的数据的不同值与相应非晶相或晶相相关联，以及与对应相变存储器元件的对应电阻率相关联。

例如，可以使用元素周期表第VI族元素(诸如碲(Te)、硒(Se)或锑(Sb)，称为“硫属化合物”或“硫属材料”)形成相变存储器元件。由锗(Ge)、锑(Sb)和碲(Te)构成的合金(称为GST(具有化学组成Ge2Sb2Te5))目前在这种存储器元件中得到广泛应用。

存储器元件中的相位切换可以通过本地增加相变材料的区域的温度来获取，例如，通过使编程电流通过布置在与相变材料的区域接触的电阻电极(通常称为“加热器”)。通过焦耳效应，电流生成相变所需要的温度曲线。

特别是，当相变材料处于具有高电阻率的非晶态(所谓的RESET状态)时，需要施加具有持续时间和幅度的第一电流脉冲(所谓的SET脉冲)以使得材料能够慢慢冷却。经过这种处理，相变材料改变状态并且从高电阻率状态切换到低电阻率晶态(所谓的SET状态)。相反，当相变材料处于SET状态时，需要施加具有大幅度和短持续时间的第二电流脉冲(所谓的RESET脉冲)以使得材料能够返回到高电阻率无定形状态。

存储在存储器单元中的数据的读取可以通过以下方式来执行：向相变材料存储器元件施加足够低以不引起其显热的电压并且然后读取在存储器单元中流动的电流的值。假定电流与相变材料的电导率成比例，则可以确定材料处于哪个相并且从而确定存储在存储器单元中的数据。

特别地，已知用于差分类型的PCM器件的读取架构，其中相反状态的两个存储器单元与要读取的字的每个位相关联(以已知的方式由适当的位数组成)。例如，如果与特定位相关联的第一存储器单元(所谓的“直接存储器单元”)和第二存储器单元(所谓的“补充存储器单元”)分别处于SET状态和RESET状态，则该位具有值“1”，并且如果第一存储器单元和第二存储器单元分别处于RESET状态和SET状态，则该位具有值“0”。差分读取架构在可靠性方面提供了优势，只要数据以冗余方式存储，并且差分读取架构不需要生成参考电流，只要通过比较在与同一位相关联的单元中流动的电流来进行读取。

以已知的方式，存储器单元布置在由字线(WL)形成的行以及由位线(BL)形成的列的存储器阵列中。

如图1中示意性所示，每个存储器单元2包括相变元件2a和选择器元件2b，例如MOSFET或(如图所示)双极结型晶体管(BJT)，选择器元件2b电耦合到与相变元件2a相关联的加热器(这里未示出)以便能够选择性地通过编程或读取电流。

在BJT型选择器元件的情况下，相变元件2a耦合在相应选择器元件2b的BJT的发射极端子(在pnp型的示例中)与相应位线BL之间。另外，选择器元件2b的基极端子电耦合到相应字线WL。同一行的存储器单元2的选择器元件2b的基极端子被耦合到同一字线WL，并且同一列的存储器单元2的相变元件2a被耦合到同一位线BL。选择器元件2b的BJT的集电极端子被设置为参考电压，例如接地参考电压GND。

使用本讨论将具体参考的BJT类型的选择器元件2b提供了优于MOSFET技术的一些优势，诸如减小了存储器单元2占据的总体面积并且导致存储器器件的更大的集成密度。

然而，与使用MOSFET相比，使用BJT类型的选择器元件需要适当考虑相应BJT的基极电流，该基极电流沿着字线WL流动并且可以确定沿着相同的字线WL的不期望的电压降。

在这方面，图2示出了相变类型存储器器件1的存储器阵列3，其存储器单元2被耦合到相应字线WL(按行对准)和相应位线BL(按列对准)。这里，存储器单元2的相变元件2a由相应电阻器元件示意性地表示。

特别地，图2示出了与由RBL指定的位线BL和由RWL指定的字线WL相关联的寄生(或线)电阻。进一步表示了由RB指定的存储器单元2的选择器元件2b的BJT的基极寄生电阻。

在图2所示的解决方案中，同一行的选择器元件2b的基极端子被耦合到同一金属化线，该金属化线以规则的间隔接触(在该示例中为每四个存储器单元2)相应字线WL(以对于本领域技术人员来说很清楚的方式，在存储器阵列3的布局中，字线WL布置在比基本金属化线更高的金属化水平)。

如示意性所示，存储器器件1还包括被配置为每次被选择用于(编程和读取)存储器操作时分别以合适的方式寻址和偏置字线WL和位线BL的行解码器4和列解码器5。

具体地，在编程(或修改)和读取操作期间，字线WL(寻址和被选择)通常被偏置在接地参考电压GND(在该示例中，BJT是pnp类型)。当未被选择时，相同的字线WL反而被偏置在具有适当值的正电压。

因此，电流沿着所选择的字线WL流动(具有甚至可以很高的值，这取决于所执行的存储器操作)，该电流确定由于与字线WL相关联的电阻(其由线寄生电阻RWL和基极寄生电阻RBL构成)引起的线电压降。因此，根据在存储器阵列3中占据的位置，作为电压降的结果，存储器单元2的偏置条件以不希望的方式沿着同一字线WL而发生改变。

为了限制上述缺点，已经提出将存储器阵列3分成部位(所谓的区块)，每个区块包括一定数目的(例如，256、512或1024个)本地字线和本地位线，它们构成整个存储器阵列3的相应行和列的部分。

在这种情况下，所选择的字由分布在不同区块上的一定数目的位组成，因此限制了所选择的存储器单元的数目，并且因此限制了每个区块内的电压降对字线的影响。

尽管有利，但是上述解决方案需要在读取和行地址解码操作期间的多路复用操作，这些操作使得能够在各种区块中选择所寻址的存储器单元2以便重构数据字。通常，定义使得能够根据需要来寻址存储器单元2的行解码架构并且同时不会在制造复杂性和区域占用方面带来显著负担，这是相当复杂的。

更详细地，图3示出了存储器器件1的存储器阵列3的一部分，其在该示例中包括具有五个区块的组，这些区块在同一行上彼此并排布置；如前所述，由6指定的每个区块由布置在本地字线WL和本地位线BL(这里未示出)中的一定数目的存储器单元形成。

在这种情况下，行解码器4包括：与该组块6相关联并且被配置为基于在输入处接收的地址信号来提供地址解码和偏置信号的主行解码单元8；以及被耦合到主行解码单元8的多个本地行解码单元9，每个用于该组中的每个区块6。具体地，本地行解码单元9具有本地选择字线WL的功能，即，在相应区块6内将相同字线WL设置为接地参考电压GND。

同样地，在这种情况下，列解码器5包括：多个本地列解码单元10，每个用于每个区块6，这些本地列解码单元10使得能够选择和偏置与要读取的存储器单元相关联的本地位线BL；以及它们与相应读出放大器(SA)11的连接，这些连接被配置用于比较与数据字的每个位相关联的(直接和补充)存储器单元的读取电流。

在该示例中，针对每个区块6读取32个存储器单元(即，给定差分读数的16个数据位)，使得针对每个区块6存在16个读出放大器11。所得到的读数由双字组成，每个字由32个数据位加上7位纠错码(ECC)加上一个冗余位构成。因此，总共读取对应于2个字的40+40个位，这2个字对应于在上述差分读数的假定上物理寻址的160个单元。

应当注意，在每个区块6内读取的存储器单元的数目通常取决于可以在字线WL上经受的最大电压降；例如，在所示的情况下，在实际情况下，读取32个存储器单元可能需要在区块6的本地字线WL上具有大约100mV的电压降。

实用新型内容

本申请人已经认识到，只要引起路由问题，传统类型的行解码解决方案就不能令人满意，这些解决方案设想通过存储器阵列3的相应区块6存在行金属化线的连续性，以用于偏置字线WL(例如，用于将字线设置为接地参考电压GND)。这些问题在各种存储器单元之间的间距(即，分离距离)很小(特别是在存储器阵列的列方向上)以便获取所得到的存储器器件1的高密度的情况下特别重要。

为了解决以上问题，本实用新型提供一种器件和半导体器件。

根据一个方面，提供了一种非易失性存储器器件，包括：存储器阵列，包括多个区块，多个区块中的每个区块具有字线、位线和被耦合到字线和位线的存储器单元；以及行解码器，包括：多个主行解码单元，多个主行解码单元中的每个主行解码单元被耦合到多个区块中的相应区块组；以及多个本地行解码单元，多个本地行解码单元中的每个本地行解码单元被耦合到相应区块组中的相应区块，并且被配置为基于经解码的地址信号和从相应主行解码单元接收的偏置信号来执行对应字线的本地选择和偏置，其中每个本地行解码单元包括多个逻辑组合模块，多个逻辑组合模块中的每个逻辑组合模块被耦合到相应区块的相应字线集合，并且其中对于相应字线集合中的每个字线，每个逻辑组合模块包括：下拉级，被耦合到相应字线并且由相应经解码的地址信号控制以用于选择相应字线，以针对相应经解码的地址信号的特定组合而使相应字线达到参考电压；以及上拉级，被耦合到相应字线并且被控制以使相应字线达到区块电源电压，其中在相应字线的非选择状态下，上拉级被相应主行解码单元在强偏置条件下朝向区块电源电压动态地偏置，或者在相应字线的选择状态下，上拉级被相应主行解码单元在弱偏置条件下朝向区块电源电压动态地偏置。

在一些实施例中，上拉级包括相应上拉PMOS晶体管，相应上拉PMOS晶体管被耦合在相应字线与被配置为接收区块电源电压的电源节点之间，相应上拉PMOS晶体管被配置为通过来自相应主行解码单元的相应偏置控制信号被控制在ON状态。

在一些实施例中，上拉级包括相应上拉PMOS晶体管，相应上拉PMOS晶体管被耦合在相应字线与被配置为接收区块电源电压的电源节点之间，相应上拉PMOS晶体管具有被配置为从相应主行解码单元接收相应偏置控制信号的控制端子，其中相应偏置控制信号包括被配置为在强偏置条件下偏置相应上拉级的第一电压值、或者被配置为在弱偏置条件下偏置相应上拉级的高于第一电压值的第二电压值。

在一些实施例中，相同的逻辑组合模块的上拉级的上拉PMOS晶体管被配置为在相应控制端子中接收相同的偏置控制信号。

在一些实施例中，主行解码单元包括多个上拉解码模块，多个上拉解码模块中的每个上拉解码模块被配置为生成用于相应逻辑组合模块的相应偏置控制信号，其中每个上拉解码模块被配置为根据相应经解码的地址信号中的一个或多个经解码的地址信号的值，来生成具有第一电压值或第二电压值的相应偏置控制信号。

在一些实施例中，区块选择模块集合与主行解码单元相关联，其中区块选择模块集合中的每个区块选择模块与相应区块组中的相应区块相关联，并且其中每个区块选择模块被配置为根据区块选择信号单独地选择用于存储器操作的相应区块。

在一些实施例中，每个区块选择模块包括受控开关元件，受控开关元件被配置为：将相应区块耦合到非易失性存储器器件的电源电压，以生成区块电源电压；以及将相应区块从电源电压去耦合，以使相应区块绝缘。

在一些实施例中，每个本地行解码单元由第一本地解码元件和第二本地解码元件形成，第一本地解码元件和第二本地解码元件被布置在相应区块的在字线方向上的相对侧，第一本地解码元件和第二本地解码元件中的每个本地解码元件被耦合到以梳指配置布置的相应字线集合。

在一些实施例中，下拉级实现相应经解码的地址信号的NAND逻辑组合以用于相应字线的选择。

在一些实施例中，下拉级包括：第一下拉MOS晶体管，具有被配置为接收相应经解码的地址信号中的第一经解码的地址信号的控制端子；第二下拉MOS晶体管，具有被配置为接收相应经解码的地址信号中的第二经解码的地址信号的控制端子；以及第三下拉MOS晶体管，具有被配置为接收相应经解码的地址信号中的第三经解码的地址信号的控制端子，其中第一下拉MOS晶体管、第二下拉MOS晶体管和第三下拉MOS晶体管串联连接在第一内部节点与参考端子之间，第一内部节点被耦合到相应字线。

在一些实施例中，经解码的地址信号和偏置信号从主行解码单元通过信号线被路由到相关联的本地行解码单元，相关联的本地行解码单元被耦合到相应区块组中的相应区块，其中在与由相应区块的存储器单元占据的区域不同的区域中，在平行于字线的方向上，信号线从主行解码单元水平延伸通过相应区块组，并且其中在每个区块处，在平行于位线的方向上，信号线竖直延伸以便到达相应本地行解码单元的本地解码元件，相应本地行解码单元被布置在同一区块的相对侧。

在一些实施例中，主行解码单元被配置为将相同的经解码的地址信号和偏置信号提供给与相应区块组中的所有区块相关联的本地行解码单元。

在一些实施例中，非易失性存储器器件是相变存储器器件。

根据另一个方面，提供了一种非易失性存储器器件，该非易失性存储器器件是相变存储器器件，该器件包括：存储器阵列，包括多个区块，多个区块中的每个区块具有字线、位线和被耦合到字线和位线的相变存储器存储器单元；以及行解码器，包括：多个主行解码单元，多个主行解码单元中的每个主行解码单元被耦合到多个区块中的相应区块组；以及多个本地行解码单元，多个本地行解码单元中的每个本地行解码单元被耦合到相应区块组中的相应区块，并且被配置为基于经解码的地址信号和从相应主行解码单元接收的偏置信号，来执行对应字线的本地选择和偏置，其中每个本地行解码单元包括多个逻辑组合模块，多个逻辑组合模块中的每个逻辑组合模块被耦合到相应区块的相应字线集合，并且其中对于相应字线集合中的每个字线，每个逻辑组合模块包括：下拉级，被耦合到相应字线并且由相应经解码的地址信号控制以用于选择相应字线，以针对相应经解码的地址信号的特定组合而使相应字线达到参考电压；以及上拉级，被耦合到相应字线并且被配置为使相应字线达到区块电源电压，其中在相应字线的非选择状态下上拉级被相应主行解码单元在强偏置条件下朝向区块电源电压动态地偏置，或者在相应字线的选择状态下，上拉级被相应主行解码单元在弱偏置条件下朝向区块电源电压动态地偏置，其中经解码的地址信号和偏置信号从主行解码单元通过信号线被路由到相关联的本地行解码单元，相关联的本地行解码单元被耦合到相应区块组中的相应区块，其中在与相应区块的存储器单元占据的区域不同的区域中，在平行于字线的方向上，信号线从主行解码单元水平延伸通过相应区块组，并且其中在每个区块处，在平行于位线的方向上，信号线竖直延伸以便到达相应本地行解码单元的本地解码元件，相应本地行解码单元布置在同一区块的相对侧。

在一些实施例中，上拉级包括被耦合在相应字线与被配置为接收区块电源电压的电源节点之间的相应上拉PMOS晶体管，相应上拉PMOS晶体管具有被配置为从相应主行解码单元接收相应偏置控制信号的控制端子，其中相应偏置控制信号包括被配置为在强偏置条件下偏置相应上拉级的第一电压值或者被配置为在弱偏置条件下偏置相应上拉级的高于第一电压值的第二电压值。

在一些实施例中，区块选择模块集合与主行解码单元相关联，其中区块选择模块集合中的每个区块选择模块与相应区块组中的相应区块相关联，其中每个区块选择模块被配置为根据区块选择信号单独地选择用于存储器操作的相应区块，其中每个区块选择模块包括受控开关元件，受控开关元件被配置为：将相应区块耦合到非易失性存储器器件的电源电压，以生成区块电源电压；以及将相应区块从电源电压去耦合，以使相应区块绝缘。

在一些实施例中，相应字线被耦合到双极结型晶体管的基极，双极结型晶体管具有被耦合到相变存储器存储器单元中的相应相变存储器存储器单元的发射极。

本实用新型可以实现有益的技术效果。

附图说明

为了更好地理解本实用新型，现在参考附图，仅通过非限制性示例来描述本实用新型的优选实施例，其中：

图1是已知类型的相变存储器单元的示意图；

图2是已知类型的非易失性存储器器件的存储器阵列的一部分的示意图；

图3示出了被分成区块的存储器器件的存储器阵列的一部分；

图4示出了根据本解决方案的一个方面的存储器阵列的更大部分，其中区块组被突出显示；

图5是根据本解决方案的一个实施例的非易失性存储器器件的框图；

图6是图5的存储器器件的一部分的更详细的框图；

图7是存储器器件的功能块的电路图；

图8是存储器器件的一部分的示意图，其中所选择的区块被突出显示；

图9是用于存储器器件中的解码行地址的逻辑组合模块的电路图；以及

图10是根据本解决方案的另一方面的包含存储器器件的电子***的简化框图。

具体实施方式

图4是特别是相变类型的非易失性存储器器件1的再次由3指定的存储器阵列的一部分的示意图。

以类似于先前所指示的方式，存储器阵列3被分成多个部分，即所谓的区块6，这些区块6又以区块组(例如，每组中五个区块)分组在一起，这些区块6布置在同一行上并且共同进行读取由一定数目的位组成的字的操作(这些区块组6中只有一个(这里由6'指定)在图4中示出，作为示例)。

存储器器件1的行解码器4包括：用于每组区块6的一个主行解码单元8；以及多个本地行解码单元9，每个本地行解码单元9用于一个区块6，该区块6要被寻址以便重建该字，这些本地行解码单元9被配置为基于经解码的地址信号和从主行解码单元8接收的偏置信号来执行字线WL的本地选择和偏置。

特别地，如图4中示意性地突出显示的，每个本地行解码单元9包括第一本地解码元件9a和第二本地解码元件9b，第一本地解码元件9a和第二本地解码元件9b布置在相应区块6的相对侧(在行或字线WL的方向上)，这些区块6如下文中详细描述地被耦合到以梳指配置相对于彼此布置的相应字线WL的集合。

每个本地解码元件9a、9b被配置为实现相应字线WL中的每个交替地到接地参考电压GND(在用于读取或编程的存储器操作的选择状态下)或到区块电源电压(在非选择状态下)的偏置。

仍然参考图5(其通过示例的方式参考单个区块组6)，本地行解码单元9的每个本地解码元件9a、9b实现相应多个NAND逻辑组合模块12a、12b，每个NAND逻辑组合模块被配置为基于在输入处接收的相应经解码的地址信号的NAND逻辑组合，来驱动相应字线WL的集合(以及本文中未示出的对应存储器单元)。

详细地，每个NAND逻辑组合模块12a、12b具有多个输出，每个输出连接到区块6的相应字线WL，该输出将交替地向该字线提供接地参考电压GND(在要选择字线WL的情况下)(在这种情况下，实现相应字线WL的“下拉”操作)或区块电源信号TILE_SUPPLY的电压(在字线WL处于非选择状态的情况下)(在这种情况下，实现相应字线WL的“上拉”操作)。

在作为示例提供的、前述图5所参考的实施例中，第一本地解码元件9a和第二本地解码元件9b的对应NAND逻辑组合模块12a、12b具有各自的输出(在该示例中，为8个)，这些输出连接到梳指在一起的相应字线WL。具体地，每个字线WL具有被耦合到相应NAND逻辑组合模块12a、12b的输出的第一端和与第一端相对的第二自由端。

详细地，并且考虑到通用区块TILE<i>，第一本地解码元件9a的NAND逻辑组合模块12a具有驱动字线WL<n>、WL<n+2>、WL<n+4>、WL<n+6>、WL<n+8>、WL<n+10>、WL<n+12>和WL<n+14>的输出，并且第二本地解码元件9b的NAND逻辑组合模块12b具有驱动相应区块6的字线WL<n+1>、WL<n+3>、WL<n+5>、WL<n+7>、WL<n+9>、WL<n+11>、WL<n+13>和WL<n+15>的输出(其中在通过示例的方式提供的实施例中，n是在0到31之间的整数，其中假定每个区块6包括512个本地字线，其中NAND逻辑组合模块12a、12b的数目为32个)。

每个NAND逻辑组合模块12a、12b具有一定数目的地址输入，这些输入被设计为从主行解码单元8接收经解码的地址信号，即：被设计为接收第一经解码的地址信号的第一输入，由MV_PX指定，在示例中为8个(详细地，第一本地解码元件9a的NAND逻辑组合模块12a具有接收经解码的地址信号MV_PX<0>、MV_PX<2>、MV_PX<4>、MV_PX<6>、MV_PX<8>、MV_PX<10>、MV_PX<12>和MV_PX<14>、即MV_PX<14:0:2>的第一地址输入；并且第二本地解码元件9b的NAND逻辑组合模块12b具有接收经解码的地址信号MV_PX<1>、MV_PX<3>、MV_PX<5>、MV_PX<7>、MV_PX<9>、MV_PX<11>、MV_PX<13>和MV_PX<15>、即MV_PX<15:1:2>的输入)；被设计为接收第二经解码的地址信号LX_N<j>(例如，j＝0-7)的第二地址输入；以及被设计为接收第三经解码的地址信号LY_N<m>(例如，m＝0-7)的第三地址输入。

因此应当注意，在针对每个单独的区块6存在32个NAND逻辑组合模块12a、12b的实现示例中，第二经解码的地址信号LX_N<j>和第三经解码的地址信号LY_N<m>中的每个在输入处由四个相应NAND逻辑组合模块12a、12b接收(再次强调，该实施例仅作为示例提供以便于理解本解决方案，并且不应当被理解为限制)。

如本领域技术人员将很清楚的是，经解码的地址信号MV_PX、LX_N、LY_N的值由主行解码单元8根据在输入处接收的地址信号ADD来生成，并且用于每次为存储器(读取或编程)操作选择区块6的仅一个字线WL，以将相同的字线WL带到接地参考电压GND(即，执行本地线WL字的下拉)。

每个NAND逻辑组合模块12a、12b还具有：被设计为针对相应区块6(其中在每组区块由五个区块6形成的示例中，i＝0-4)接收区块电源信号TILE_SUPPLY<i>的区块电源输入，该区块电源信号TILE_SUPPLY<i>如下文中将详细讨论地被生成；以及被设计为接收偏置控制信号P-UP<k>(其中k＝0-7)的上拉输入。应当注意，在所示的实现示例中，每个偏置控制信号P-UP<k>也由四个NAND逻辑组合模块12a、12b在输入处接收。

在所示的实施例中，每个NAND逻辑组合模块12a、12b还具有：第一共源共栅输入和第二共源共栅输入，这些输入被设计为分别接收共同针对所有区块6具有适当值(如下所述)的第一共源共栅电压VCASCN和第二共源共栅电压VCASCP。

根据本解决方案的特定方面，并且如图5中再次示意性地所示，承载经解码的地址信号MV_PX<15:0>、LX_N<7:0>和LY_N<7:0>、偏置控制信号P-UP<7:0>以及通过组中的区块6的区块选择信号TILE_SEL<4:0>的信号线(金属化线)在与主行解码单元8相关联的整个区块组6中从主行解码单元8开始水平延伸(即，平行于存储器阵列3的行和区块6的字线WL)，并且在每个区块6处，相同的线竖直延伸(即，平行于存储器阵列3的列和区块6的位线BL)以便到达相应本地行解码单元9的本地解码元件9a、9b，这些本地解码元件9a、9b布置在区块6的相对侧。可以理解，诸如信号线等金属化线(例如，在金属层1、2、3、4等中)在平行于衬底(未示出)的表面的方向上延伸。

有利地，前述信号线的水平路由可以在专用于本地列解码单元10的存储器器件1的布局的相同区域中、在与由区块6占据的区域不同的区域中并且通过对应存储器单元来实现，以便不干扰相同区块6内的字线WL的分布。特别地，信号线可以适当地提供在叠层的较高金属化层上，而不是在其中提供有字线WL并且线之间的间距更为关键的底部金属化水平。此外，在区块6的相对侧的信号线本身的垂直路由也不会干扰字线WL的布置。

通过本地解码元件9a、9b的NAND逻辑组合模块12a、12b以交替的方式(即，以梳指方式)驱动本地字线WL有助于优化占用面积并且进一步限制区块6内信号拥塞的可能性。

应当进一步注意，相同的经解码的地址信号MV_PX<15:0>、LX_N<7:0>和LY_N<7:0>、相同的偏置控制信号P-UP<7:0>以及相同的区块选择信号TILE_SEL<4:0>由主行解码单元8提供给同一区块组中的所有区块6。

如图6中示意性所示(其为了简化描述而仅表示单个字线WL的第一端部部分)，对于每个字线WL，每个NAND逻辑组合模块12a、12b包括：下拉级16，其被耦合到相应字线WL并且由相应经解码的地址信号MV_PX、LX_N、LY_N控制，以便针对相应经解码的地址信号MV_PX、LX_N、LY_N的特定组合，选择性地使相同的字线WL的电压达到接地参考电压GND；以及上拉级18，其被耦合到字线WL并且由相应偏置控制信号P-UP控制以使相同的字线WL达到相应区块电源信号TILE_SUPPLY的电压。

根据本解决方案的一个方面，再次，对于与其相关联的每个字线WL，下拉级16包括：第一下拉MOS晶体管19、第二下拉MOS晶体管20和第三下拉MOS晶体管21，在NMOS类型的示例中，这些下拉MOS晶体管串联连接在被耦合到相应字线WL的第一内部节点N1与处于接地参考电压GND的端子之间，并且分别由第一经解码的地址信号MV_PX、第二经解码的地址信号LX_N和第三经解码的地址信号LY_N来控制。在所示的实施例中，下拉级16还包括第一共源共栅晶体管23，在NMOS类型的示例中，该第一共源共栅晶体管23连接在第一内部节点N1和相应字线WL之间，并且由第一共源共栅电压VCASCN(其具有合适的值，诸如以保护字线WL免受过电压的影响)来控制。

同样，再次，对于与其相关联的每个本地字线WL，上拉级18包括上拉MOS晶体管24，在PMOS类型的示例中，该上拉MOS晶体管24串联连接在被耦合到相应字线WL的第二内部节点N2与处于区块电源信号TILE_SUPPLY的电压的端子之间，并且由在其栅极端子上接收的相应偏置控制信号P-UP来偏置。在所示的实施例中，上拉级18还包括第二级联晶体管25，在PMOS类型的示例中，该第二级联晶体管25连接在第二内部节点N2与相应字线WL之间，并且由第二级联电压VCASCP(其具有合适的值，再次以保护字线WL免受过电压的影响)来控制。

如下文将详细描述的，每个NAND逻辑组合模块12a、12b包括一定数目(在前面讨论的示例中为8个)的上拉MOS晶体管24(被耦合到与同一NAND逻辑组合模块12a、12b相关联的相应本地字线WL)。这些上拉MOS晶体管24由相同的偏置控制信号P-UP偏置，并且共同定义上拉开关集合，从而构成所谓的上拉组开关。

特别地，如前述图6中示意性地所示，主行解码单元8包括合适数目的上拉解码模块26，每个上拉解码模块26被设计为如下文将更详细描述地生成相应偏置控制信号P-UP<k>(在所描述的实现示例中，k＝0-7，主行解码单元8因此包括8个上拉模块26)。

根据本解决方案的特定方面，由主行解码单元8的上拉解码模块26生成的偏置控制信号P-UP对上拉级18的偏置是动态类型，即，在“强”偏置状态和“弱”偏置状态这两个可能的偏置状态之间可变。

特别地，每个偏置控制信号P-UP的值(如前所述，其驱动同一NAND逻辑组合模块12a、12b内的上拉MOS晶体管集合24)在以下各项之间可变：具有低值(对应于例如1.8V的接地参考电压GND的适当移位值)的第一电压值(由其后面的SHIFTED_GND表示)，这需要用强上拉电流对处于ON状态的上拉MOS晶体管24的强偏置(换言之，上拉MOS晶体管24的电阻非常低，以确定高电流朝向设置为区块电源信号TILE_SUPPLY的电压的线路的通过)；以及具有高于上述第一电压值的高值(接近例如3.6V的区块电源信号TILE_SUPPLY的电压)的第二电压值(由其后面的PUP_BIAS表示)，这需要用弱上拉电流对上拉MOS晶体管24的弱偏置(换言之，上拉MOS晶体管24的电阻更高，从而确定了低电流朝向设置为区块电源信号TILE_SUPPLY的电压的线路的通过)。

更详细地，并且如图7所示，主行解码单元8的每个上拉解码模块26被配置为在输入处接收：至少相应行地址信号，其例如与第三经解码的地址信号LY_N<m>相关联，可能被适当地电平移位到更高的电压或由处理块27进行进一步的处理操作，以生成控制信号Sctr(应当注意，上拉解码模块26的数目在这种情况下对应于第三地址信号LY_N的数目)；第一电压值SHIFTED_GND；以及第二电压值PUP_BIAS。每个上拉模块26还具有提供相应偏置控制信号P-UP<k>的输出。应当注意，特别地，第三经解码的地址信号LY_N<m>是与由NAND逻辑组合模块12a、12b在输入处接收的信号相同的信号，NAND逻辑组合模块12a、12b被提供有由上拉解码模块26生成的偏置控制信号P-UP<k>。

详细地，每个上拉模块26实现所谓的传输门，其由以下各项形成：连接在接收第一电压值SHIFTED_GND的输入与提供相应偏置控制信号P-UP<K>的输出之间的NMOS晶体管26a；以及连接在接收第二电压值PUP_BIAS的输入与提供相应偏置控制信号P-UP<k>的输出之间的PMOS晶体管26b。NMOS晶体管26a和PMOS晶体管26b均由相同的控制信号Sctr控制，该控制信号Sctr对应于在输入处接收的行地址信号，在该示例中对应于相应第三经解码的地址信号LY_N<m>。

因此，根据上述控制信号Sctr的值，上拉模块26在输出处提供相应偏置控制信号P-UP<k>的值，备选地提供第一电压值SHIFTED_GND或第二电压值PUP_BIAS，以便以这种方式确定相关联的上拉级18的强或弱偏置的条件。

每个NAND逻辑组合模块12a、12b的操作设想对应的上拉级18为常开，其中对应的上拉MOS晶体管24导通，以便将相应本地字线WL耦合到相应区块电源信号TILE_SUPPLY的电压。

具体地，由主行解码单元8的相应上拉模块26生成的偏置控制信号P-UP<k>的值通常是为了确定上拉级18的强偏置的条件(偏置控制信号P-UP<k>处于第一电压值SHIFTED_GND)。在这种条件下，与NAND逻辑组合模块12a、12b相关联的所有字线WL都处于非选择状态。

当请求选择区块6的特定字线WL时，偏置控制信号P-UP<k>的值由主行解码单元8的相应上拉模块26切换，以便确定相同字线WL被耦合到的上拉级18的弱偏置的条件(即，也由相同的偏置控制信号P-UP<k>控制的同一上拉组开关的所有上拉MOS晶体管24的弱偏置的条件)。具体地，作为在输入处接收的相应行地址信号(在该示例中是相应第三经解码的地址信号LY_N<m>)(在该示例中被带到高状态)的断言(assertion)的结果，偏置控制信号P-UP<k>被切换到第二电压值PUP_BIAS。应当注意，备选地，可以根据所实现的地址解码模式，以适当的方式根据经解码的地址信号MV_PX、LX_N、LY_N的不同组合来切换偏置控制信号P-UP<k>。

由经解码的地址信号MV_PX、LX_N、LY_N适当地控制的、要被选择的字线WL耦合到的下拉级16因此能够迫使字线WL的电压达到接地参考电压GND，以克服弱上拉电流。有利地，选择本地字线WL的这一操作因此需要低电流消耗，这是“克服”朝向电源的上拉所需要的。

为了取消选择先前选择的字线WL，偏置控制信号P-UP<k>的值通过主行解码单元8的相应上拉模块26切换到第一电压值SHIFTED_GND，以便再次确定字线WL耦合到的上拉级18的强偏置的条件。有利地，取消选择本地字线WL的这一操作以这种方式高速执行(与流过上拉MOS晶体管24的高上拉电流相关联)并且具有相当短的响应时间(例如在1-2ns的范围内)。

根据本解决方案的另一方面，如在前述图6和再次参考的先前的图5中示意性地示出的，主行解码单元8还与适当数目的区块选择模块28相关联，一个区块选择模块28用于相应区块组中的一个区块6，每个区块被配置为基于区块选择信号TILE_SEL单独地选择相应区块6以用于存储器操作。具体地，每个区块选择模块28被设计为针对相应区块6生成区块电源信号TILE_SUPPLY<i>(在所描述的实现示例中，i＝0-4，主行解码单元8因此包括5个区块选择模块28)。

详细地，并且如前面的图5所示，每个区块选择模块28限定例如由相应PMOS晶体管28a提供的开关元件，该开关元件选择性地将相应输出线连接到例如3.8V的存储器器件1的电源电压Val，该相应输出线基于相应区块选择信号TILE_SEL<i>将区块电源信号TILE_SUPPLY<i>传送到相应区块6(特别地，区块选择信号TILE_SEL<i>在PMOS晶体管28a的栅极端子上提供)。

有利地，区块选择模块28因此能够在编程操作期间选择(即，被耦合到电源电压Val)与主行解码单元8相关联的甚至仅一个区块6，而同一组中的一些或甚至全部其他区块6可以与同一电源电压Val去耦合或绝缘(可以在编程中获取等于单个区块6的最小平行度)。

该操作条件在图8中示意性地示出，图8以类似于图4的方式示出了存储器器件1的存储器阵列3的一部分，其中在对相应存储器单元的编程操作期间选择与给定主行解码单元8相关联的区块组中的仅一个区块(在此由6″指定)。

有利地，以这种方式可以在编程操作期间显著地减少泄漏(即，电流分散)，在这种情况下限于所选择的单个区块6，而同一组中的其他区块6保持与电源绝缘并且因此不会造成泄漏。

在这方面，强调的是，在编程期间，被选择的区块6没有寻址的字线WL被偏置在高偏置电压，这可能导致朝向被耦合到相同字线WL的存储器单元的选择晶体管的基极端子的高漏电流，以及生成上述偏置电压的相关联的电荷泵的高电耗。

相反，在读取操作期间，其中如先前所讨论的，从读取相应组中的区块6开始来重建要读取的字的位，主行解码单元8的区块选择模块28还可以选择与同一主行解码单元8相关联的所有区块6。

图9更详细地示出了例如属于本地解码元件9a的NAND逻辑组合模块12a的可能的电路实现，其因此在输入处接收第一经解码的地址信号MV_PX<14:0:2>并且在输出处被耦合到本地字线WL<n+14:n:2>。

如前所述，NAND逻辑组合模块12a还在输入处接收：相应第二经解码的地址信号LX_N<j>；相应第三经解码的地址信号LY_N<m>；相应偏置控制信号P-UP<k>；以及相应区块电源信号TILE_SUPPLY<i>。

再次，如先前所讨论的，对于在输出处驱动的字线WL<n+14:n:2>的每个字线，NAND逻辑组合模块12a包括：相应下拉级16，其由相应经解码的地址信号MV_PX<14:0:2>、LX_N<j>和LY_N<m>控制以用于使字线WL<n+14:n:2>中的一个字线的电压达到接地参考电压GND；以及相应上拉级18，其由相应偏置控制信号P-UP<k>(其控制级的所有上拉MOS晶体管24)控制以将未选择的字线保持在相应区块电源信号TILE_SUPPLY<i>的电压。

NAND逻辑组合模块12a还包括第一共源共栅晶体管23和第二共源共栅晶体管25，这些共源共栅晶体管被耦合到本地字线WL<n+14:n:2>中的相应一个并且由第一级联电压VCASCN和第二级联电压VCASCP控制。

在操作期间，当根据在输入处接收的经解码的地址信号MV_PX<14:0:2>、LX_N<j>和LY_N<m>而未NAND逻辑组合模块12a选择时，NAND逻辑组合模块12a将本地字线WL<n+14:n:2>保持在区块电源电压TILE_SUPPLY<i>。具体地，在强偏置条件下，即，朝向设置在区块电源信号TILE_SUPPLY<i>处的电压的线路的高上拉电流，上拉级18的上拉MOS晶体管24通过相应偏置控制信号P-UP<k>(其具有低值，对应于第一电压值SHIFTED_GND)被驱动到ON状态。

相反，当选择本地字线WL<n+14:n:2>中的一个字线时，即通过相关联的经解码的地址信号MV_PX<14:0:2>、LX_N<j>和LY_N<m>(在所示的示例中，所有这些都设置为高值)的组合，将本地字线WL<n+14:n:2>中的一个字线带到接地参考电压GND，相应偏置控制信号P-UP<k>切换到高值，对应于第二电压值PUP_BIAS，以使上拉MOS晶体管24进入弱偏置条件，并且从而便于选择上述本地字线WL<n+14:n:2>，以“克服”弱上拉电流(通过相应上拉MOS晶体管24)。

从前面的描述中可以清楚地看出本解决方案的优点。

在任何情况下，突出显示了NAND逻辑组合模块12a、12b的上拉级18的动态偏置使得能够减少电流消耗，特别是在相应区块6的字线WL的选择过程中，这是由于将上拉MOS晶体管24切换到弱偏置状态的可能性。此外，由于将上拉MOS晶体管24切换到强偏置状态的可能性，因此增加了字线WL的取消选择的速度。

所描述的解决方案使得能够在编程(或修改)操作期间减少电流泄漏，这是由于甚至单独地选择一个区块6以用于存储操作的可能性。该特性对于诸如射频(RF)应用等设想减少电流消耗的应用特别有利。

附加地，行解码架构的布局使得能够优化区域占用，这特别是由于在区块6内部没有通过整个区块组的水平路由。如先前所突出显示的，实际上，地址解码和偏置信号的路由相对于字线WL以更高的金属化水平提供，并且相对于由相同的区块6的存储器单元占据的区域在不同的区域中提供。用于行解码的所有信号在每个区块6内竖直地传送，在字线WL的相对端处朝向相应字线WL，再次在信号的路由中不产生任何“拥塞”。

此外，本地解码元件9a、9b在被耦合到以梳指配置布置的相应字线WL的相应区块6的相对侧(在行的方向上)上的布置，使得能够使竖直间距加倍以用于路由字线WL(即，可用于提供字线WL的金属化线的空间)。

上述字线WL的梳指配置提供了防止由于相邻字线之间的可能的电容耦合而引起的任何寄生切换的另外的优点。

因此，上述优点使得存储器器件1的使用在电子***30中特别有利，如图10中示意性所示。

电子***30可以用在电子设备中，诸如：PDA(个人数字助理)；可能具有无线数据传输能力的便携式或固定式计算机；移动电话；数字音频播放器；相机或摄像机；或者能够处理、存储、传输和接收信息的其他便携式设备。

详细地，电子***30包括提供有先前描述的相变类型的存储器单元阵列的存储器器件1、以及控制器31(例如，提供有微处理器、DSP或微控制器)，这两者都被耦合到被设计为向存储器器件1传送信号(例如，用于地址选择)的总线36。

附加地，电子***30可以可选地包括被耦合到总线36的以下中的一个或多个：用于输入和显示数据的输入/输出设备32(例如，提供有按键和显示器)；用于通过射频无线通信网络发射和接收数据的无线接口34，例如天线；RAM 35；可以用作电子***30中的电源的电池37；以及相机和/或摄像机38。

根据不同的实施例，控制器31通过专用连接被耦合到存储器器件1，该专用连接不同于总线36并且可能是总线36的辅助物(后者可能存在或不存在)。

最后，清楚的是，可以在不脱离如所附权利要求中限定的本实用新型的范围的情况下对本文中描述和示出的公开内容进行修改和改变。

举例来说，突出显示了，对于行解码，与已经说明的相比，可以使用不同的和/或另外的行地址解码信号。附加地，可以使用地址解码信号的不同组合。

具体地，行地址解码信号的数目和由相同信号寻址的区块的数目可以相对于作为示例示出的内容而改变，例如，相对于用于存储器(编程和阅读)操作的并行性。

此外，存储器单元的相变元件可以由经由任何技术(不一定是相变技术)提供的具有可变电阻的通用元件来代替。

本解决方案涉及用于诸如相变类型的非易失性存储器器件等非易失性存储器器件的行解码架构、以及相应行解码方法。

一些实施例提供用于特别是相变类型的非易失性存储器器件的优化的行解码架构。

Claims (17)

1.一种非易失性存储器器件，其特征在于，包括：

存储器阵列，包括多个区块，所述多个区块中的每个区块具有字线、位线和被耦合到所述字线和所述位线的存储器单元；以及

行解码器，包括：

多个主行解码单元，所述多个主行解码单元中的每个主行解码单元被耦合到所述多个区块中的相应区块组；以及

多个本地行解码单元，所述多个本地行解码单元中的每个本地行解码单元被耦合到所述相应区块组中的相应区块，并且被配置为基于经解码的地址信号和从相应主行解码单元接收的偏置信号来执行对应字线的本地选择和偏置，其中每个本地行解码单元包括多个逻辑组合模块，所述多个逻辑组合模块中的每个逻辑组合模块被耦合到所述相应区块的相应字线集合，并且其中对于所述相应字线集合中的每个字线，每个逻辑组合模块包括：

下拉级，被耦合到相应字线并且由相应经解码的地址信号控制以用于选择相应字线，以针对所述相应经解码的地址信号的特定组合而使所述相应字线达到参考电压；以及

上拉级，被耦合到所述相应字线并且被控制以使相应字线达到区块电源电压，其中在所述相应字线的非选择状态下，所述上拉级被所述相应主行解码单元在强偏置条件下朝向所述区块电源电压动态地偏置，或者在所述相应字线的选择状态下，所述上拉级被所述相应主行解码单元在弱偏置条件下朝向所述区块电源电压动态地偏置。

2.根据权利要求1所述的非易失性存储器器件，其特征在于，所述上拉级包括相应上拉PMOS晶体管，所述相应上拉PMOS晶体管被耦合在所述相应字线与被配置为接收所述区块电源电压的电源节点之间，所述相应上拉PMOS晶体管被配置为通过来自所述相应主行解码单元的相应偏置控制信号被控制在ON状态。

3.根据权利要求1所述的非易失性存储器器件，其特征在于，所述上拉级包括相应上拉PMOS晶体管，所述相应上拉PMOS晶体管被耦合在所述相应字线与被配置为接收所述区块电源电压的电源节点之间，所述相应上拉PMOS晶体管具有被配置为从所述相应主行解码单元接收相应偏置控制信号的控制端子，其中所述相应偏置控制信号包括被配置为在所述强偏置条件下偏置相应上拉级的第一电压值、或者被配置为在所述弱偏置条件下偏置相应上拉级的高于所述第一电压值的第二电压值。

4.根据权利要求3所述的非易失性存储器器件，其特征在于，相同的逻辑组合模块的上拉级的上拉PMOS晶体管被配置为在相应控制端子中接收相同的偏置控制信号。

5.根据权利要求3所述的非易失性存储器器件，其特征在于，所述主行解码单元包括多个上拉解码模块，所述多个上拉解码模块中的每个上拉解码模块被配置为生成用于相应逻辑组合模块的相应偏置控制信号，其中每个上拉解码模块被配置为根据所述相应经解码的地址信号中的一个或多个经解码的地址信号的值，来生成具有所述第一电压值或所述第二电压值的所述相应偏置控制信号。

6.根据权利要求1所述的非易失性存储器器件，其特征在于，区块选择模块集合与所述主行解码单元相关联，其中所述区块选择模块集合中的每个区块选择模块与所述相应区块组中的所述相应区块相关联，并且其中每个区块选择模块被配置为根据区块选择信号单独地选择用于存储器操作的所述相应区块。

7.根据权利要求6所述的非易失性存储器器件，其特征在于，每个区块选择模块包括受控开关元件，所述受控开关元件被配置为：

将所述相应区块耦合到所述非易失性存储器器件的电源电压，以生成所述区块电源电压；以及

将所述相应区块从所述电源电压去耦合，以使所述相应区块绝缘。

8.根据权利要求1所述的非易失性存储器器件，其特征在于，每个本地行解码单元由第一本地解码元件和第二本地解码元件形成，所述第一本地解码元件和所述第二本地解码元件被布置在所述相应区块的在所述字线的方向上的相对侧，所述第一本地解码元件和所述第二本地解码元件中的每个本地解码元件被耦合到以梳指配置布置的相应字线集合。

9.根据权利要求1所述的非易失性存储器器件，其特征在于，所述下拉级实现相应经解码的地址信号的NAND逻辑组合以用于所述相应字线的选择。

10.根据权利要求9所述的非易失性存储器器件，其特征在于，所述下拉级包括：

第一下拉MOS晶体管，具有被配置为接收所述相应经解码的地址信号中的第一经解码的地址信号的控制端子；

第二下拉MOS晶体管，具有被配置为接收所述相应经解码的地址信号中的第二经解码的地址信号的控制端子；以及

第三下拉MOS晶体管，具有被配置为接收所述相应经解码的地址信号中的第三经解码的地址信号的控制端子，其中所述第一下拉MOS晶体管、所述第二下拉MOS晶体管和所述第三下拉MOS晶体管串联连接在第一内部节点与参考端子之间，所述第一内部节点被耦合到所述相应字线。

11.根据权利要求1所述的非易失性存储器器件，其特征在于，所述经解码的地址信号和所述偏置信号从所述主行解码单元通过信号线被路由到相关联的本地行解码单元，所述相关联的本地行解码单元被耦合到相应区块组中的相应区块，其中在与由所述相应区块的所述存储器单元占据的区域不同的区域中，在平行于所述字线的方向上，所述信号线从所述主行解码单元水平延伸通过相应区块组，并且其中在每个区块处，在平行于所述位线的方向上，所述信号线竖直延伸以便到达相应本地行解码单元的本地解码元件，所述相应本地行解码单元被布置在同一区块的相对侧。

12.根据权利要求1所述的非易失性存储器器件，其特征在于，所述主行解码单元被配置为将相同的经解码的地址信号和偏置信号提供给与所述相应区块组中的所有区块相关联的所述本地行解码单元。

13.根据权利要求1所述的非易失性存储器器件，其特征在于，所述非易失性存储器器件是相变存储器器件。

14.一种非易失性存储器器件，其特征在于，所述非易失性存储器器件是相变存储器类型的非易失性存储器器件，所述器件包括：

存储器阵列，包括多个区块，所述多个区块中的每个区块具有字线、位线和被耦合到所述字线和所述位线的相变存储器存储器单元；以及

行解码器，包括：

多个主行解码单元，所述多个主行解码单元中的每个主行解码单元被耦合到所述多个区块中的相应区块组；以及

多个本地行解码单元，所述多个本地行解码单元中的每个本地行解码单元被耦合到所述相应区块组中的相应区块，并且

被配置为基于经解码的地址信号和从相应主行解码单元接收的偏置信号，来执行对应字线的本地选择和偏置，其中每个本地行解码单元包括多个逻辑组合模块，所述多个逻辑组合模块中的每个逻辑组合模块被耦合到所述相应区块的相应字线集合，

并且其中对于所述相应字线集合中的每个字线，每个逻辑组合模块包括：

下拉级，被耦合到相应字线并且由相应经解码的地址信号控制以用于选择所述相应字线，以针对所述相应经解码的地址信号的特定组合而使所述相应字线达到参考电压；以及

上拉级，被耦合到所述相应字线并且被配置为使所述相应字线达到区块电源电压，其中在所述相应字线的非选择状态下所述上拉级被相应主行解码单元在强偏置条件下朝向所述区块电源电压动态地偏置，或者在所述相应字线的选择状态下，所述上拉级被所述相应主行解码单元在弱偏置条件下朝向所述区块电源电压动态地偏置，其中所述经解码的地址信号和所述偏置信号从所述主行解码单元通过信号线被路由到相关联的本地行解码单元，所述相关联的本地行解码单元被耦合到相应区块组中的相应区块，其中在与所述相应区块的所述存储器单元占据的区域不同的区域中，在平行于所述字线的方向上，所述信号线从所述主行解码单元水平延伸通过所述相应区块组，并且其中在每个区块处，在平行于所述位线的方向上，所述信号线竖直延伸以便到达相应本地行解码单元的本地解码元件，所述相应本地行解码单元布置在同一区块的相对侧。

15.根据权利要求14所述的非易失性存储器器件，其特征在于，所述上拉级包括被耦合在所述相应字线与被配置为接收所述区块电源电压的电源节点之间的相应上拉PMOS晶体管，所述相应上拉PMOS晶体管具有被配置为从所述相应主行解码单元接收相应偏置控制信号的控制端子，其中所述相应偏置控制信号包括被配置为在所述强偏置条件下偏置相应上拉级的第一电压值或者被配置为在所述弱偏置条件下偏置相应上拉级的高于第一电压值的第二电压值。

16.根据权利要求14所述的非易失性存储器器件，其特征在于，区块选择模块集合与所述主行解码单元相关联，其中所述区块选择模块集合中的每个区块选择模块与所述相应区块组中的所述相应区块相关联，其中每个区块选择模块被配置为根据区块选择信号单独地选择用于存储器操作的所述相应区块，其中每个区块选择模块包括受控开关元件，所述受控开关元件被配置为：

将所述相应区块耦合到所述非易失性存储器器件的电源电压，以生成所述区块电源电压；以及

将相应区块从所述电源电压去耦合，以使所述相应区块绝缘。

17.根据权利要求14所述的非易失性存储器器件，其特征在于，所述相应字线被耦合到双极结型晶体管的基极，所述双极结型晶体管具有被耦合到所述相变存储器存储器单元中的相应相变存储器存储器单元的发射极。