FR3043245A1 - Procede de lecture d'une memoire eeprom et dispositif correspondant - Google Patents

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Abstract

Le dispositif (DIS) de mémoire de type mémoire morte électriquement programmable et effaçable, comprend un plan mémoire (PM) de cellules mémoire (CEL), des moyens de lecture (MLEC) comportant un amplificateur de lecture (AMPL) dont une entrée (BUSR) est configurée pour être préchargée à une tension de précharge, et des moyens de commande (MCOM) configurés pour sélectionner une ligne de mots (WL) et une ligne de bits (BL) auxquelles appartient une cellule (CEL), de façon à lire le contenu de ladite cellule (CEL) à travers ledit amplificateur de lecture (AMPL) dont ladite entrée (BUSR) est connectée à la ligne de bits sélectionnée (BL). Selon une caractéristique générale, lesdits moyens de commandes (MCOM) sont configurés pour appliquer à la source du transistor à grille flottante (MN6) de la cellule (CEL) une tension de source supérieure à ladite tension de précharge, une cellule programmée étant alors traversée par un courant de lecture circulant de la cellule (CEL) vers ladite entrée (BUSR) de l'amplificateur de lecture (AMPL).

Description

Procédé de lecture d’une mémoire EEPROM et dispositif correspondant
Des modes de réalisation de l’invention concernent les mémoires, en particulier les mémoires non volatiles de type électriquement effaçables et programmables (EEPROM).
Dans les mémoires EEPROM, la valeur logique d’un bit est stockée dans une cellule mémoire, comprenant un transistor d’état et un transistor de sélection.
Le transistor d’état est généralement un transistor à grille flottante, comprenant une grille de contrôle et une grille flottante, et l’information est exprimée en fonction de la charge de la grille flottante. Typiquement, une charge négative dans la grille flottante traduit un état dit « effacé » (la valeur logique du bit stocké est par exemple « 0 »), tandis qu’une charge positive dans la grille flottante traduit un état dit « programmé » (la valeur logique du bit stocké est par exemple « 1 »).
De manière générale, le transistor de sélection permet de contrôler l’accès au transistor d’état. Sa source est reliée au drain du transistor d’état, et la source du transistor d’état est reliée à une ligne de source.
Une pluralité de telles cellules mémoires est répartie de façon matricielle dans un plan mémoire. Un motif périodique d’un plan mémoire est représenté en figure 1. L’accès à une cellule mémoire donnée CELij se fait grâce à un décodage du plan mémoire PM. Chaque grille des transistors de sélection TS est reliée à une ligne de mots WLi qui s’étend dans la direction X du plan mémoire et chaque drain des transistors de sélection TS est relié à une ligne de bits BLj qui s’étend dans la direction Y du plan mémoire.
Les lignes de source SL sont généralement parallèles aux lignes de mots WLi. Généralement les lignes de bits sont regroupées en colonnes comprenant chacune M lignes de bits.
Les cellules mémoires d’une même ligne de mots connectées au M lignes de bits d’une colonne forment alors un mot-mémoire permettant de stocker M bits.
Les grilles de contrôle des transistors d’état TGF des cellules mémoires d’un mot mémoire situé dans une colonne donnée à l’intersection de la rangée i, sont commandées par un même signal de contrôle CGi, comme représenté sur la figure 1.
Ainsi, pour lire une donnée stockée par une cellule mémoire, on précharge une entrée d’un amplificateur de lecture à une tension de précharge. Puis on effectue un décodage classique du plan mémoire de façon à sélectionner ladite cellule mémoire
La ligne de bits est alors préchargée au même niveau de tension que celui de l’entrée de l’amplificateur de lecture, typiquement de l’ordre de IV.
La précharge est stoppée et la cellule décodée (sélectionnée) peut être lue par l’intermédiaire de l’amplificateur de lecture. La ligne de source est à la masse.
Une cellule effacée ne laisse pas passer le courant et la ligne de bits reste au potentiel préchargé.
Une cellule programmée est passante et laisse passer le courant, ce qui a tendance à faire chuter la tension de la ligne de bits.
La variation de la tension est ensuite convertie par l’amplificateur de lecture en une valeur logique correspondant à la valeur logique du bit stocké dans la cellule mémoire sélectionnée.
Il existe un besoin constant d’augmenter la quantité de cellules-mémoire d’un plan mémoire, en particulier par réduction de la surface occupée par une cellule mémoire.
Pour des longueurs réduites, des fuites de courant (référencées 1 et 2 sur la figure 1) des transistors de sélection et d’état non-sélectionnés peuvent apparaître notamment à cause d’un « effet canal court ». En effet il se produit un abaissement de la barrière de potentiel entre le drain et la source dû à l’extension de la zone de charge d’espace qui se rapproche de la source, effet d’autant plus important que les canaux sont courts. Cet abaissement entraîne lesdites fuites de courant.
Cet effet se traduit par un passage du courant de la ligne de bits vers la ligne de source, usuellement reliée à la masse, au travers des cellules-mémoires non-sélectionnées.
Les fuites liées à des effets de canal court dans les transistors d'état, induisent des instabilités dans les courants de lecture des cellules sélectionnées.
Les fuites reliées à des effets de canal court dans les transistors de sélection, entraînent que le courant de bit line est égal au courant de lecture de la cellule sélectionnée, augmenté des courants de fuite des transistors de sélection de cellules non sélectionnées, placés en série avec leurs transistors d'états correspondants. Ces courants de fuite dépendent donc de l'état logique des cellules non sélectionnées, donc sont non prédictibles. La réduction de la taille des cellules-mémoire dans la direction Y est ainsi limitée par l’apparition des fuites de courant reliées à des effets de canal court dans les transistors d’état et les transistors de sélection. D’autre part, les transistors de sélection de lignes de bits voisines peuvent avoir des zones de source et de drain proches, formant des structures de type N/P/N, typiquement isolées par des tranchées d’isolation peu profondes.
Pour des dimensions réduites, il est alors possible que des fuites de courant 3, 4 contournent les tranchées d’isolation.
Le courant de la ligne de bits est alors également modifié et peut mener à des erreurs de lecture.
La réduction de la taille des cellules-mémoire dans la direction X est ainsi limitée par l’apparition de fuites de courant 3, 4 entre lignes de bits voisines.
Les solutions actuelles en matière de procédés de lecture réduisant les fuites de courant ne permettent pas d’empêcher les fuites reliées à des effets de canal court dans les transistors d’état et de sélection, et sont peu performantes en ce qui concerne les fuites d’une ligne de bits à une autre.
Selon un mode de réalisation il est proposé un procédé de lecture d’une cellule mémoire de type EEPROM visant à éliminer autant que possible les éventuelles fuites de courant par effet canal court dans les transistors d’état et de sélection des cellules mémoire, ainsi que les éventuelles fuites de courants par diffusion d’électrons entre lignes de bits voisines.
Ainsi, le procédé selon ce mode de réalisation permet notamment de réaliser des cellules mémoires de plus faibles dimensions et ainsi d’augmenter la compacité structurelle des plans mémoire des mémoires de type EEPROM.
Selon un aspect, il est proposé un procédé de lecture d’une cellule mémoire d’un plan mémoire d’une mémoire de type mémoire morte électriquement programmable et effaçable, comprenant une sélection de la ligne de mots et de la ligne de bits auxquelles la cellule mémoire appartient, et une lecture du contenu de la cellule à travers un amplificateur de lecture dont une entrée est connectée à la ligne de bits et préchargée à une tension de précharge.
Selon une caractéristique générale de cet aspect, lors de ladite lecture on applique sur la source du transistor à grille flottante de la cellule une tension de source supérieure à ladite tension de précharge, une cellule programmée étant alors traversée par un courant de lecture circulant de la cellule vers ladite entrée de l’amplificateur de lecture.
En d’autres termes, pour une cellule programmée, donc passante, le courant de lecture circule dans un sens opposé par rapport à l’art antérieur.
La barrière de potentiel entre les jonctions N/P/N des cellules situées sur des lignes de bits voisines est augmentée grâce à la polarisation inverse de la source. Le transfert d’électrons est alors quasiment impossible et les courants de fuite peuvent être réduits de plusieurs ordres de grandeurs.
La cellule mémoire peut comporter un transistor de sélection dont la source est connectée sur le drain du transistor à grille flottante, dont la grille est connectée sur ladite ligne de mots et dont le drain est connecté à ladite entrée de l’amplificateur de lecture par l’intermédiaire d’un transistor auxiliaire configuré pour sélectionner ladite ligne de bits, les substrats du transistor de sélection et du transistor à grille flottante étant reliés à la masse.
Ainsi, la tension appliquée aux branches dont les fuites sont originaires est toujours positive, et un « effet substrat » apparaît. L’effet substrat entraîne une réduction des fuites par augmentation de la barrière de potentiel entre source et drain d’un transistor et entre deux lignes de bits proches.
Selon un mode de réalisation, et dans le cas de la lecture d’une cellule effacée, on empêche la tension présente à ladite entrée de l’amplificateur de lecture de descendre en-dessous de ladite tension de précharge.
Il est en effet avantageux de maintenir positive la tension à l’entrée de l’amplificateur de lecture afin de réduire, voire supprimer, les fuites de courant, en particulier dans le cas d’une lecture d’une cellule effacée, ayant tendance à faire chuter la tension de la ligne de bits.
Le potentiel du drain d’une cellule effacée est le plus bas potentiel appliqué à une diffusion N dans le plan mémoire. S’il est strictement positif, alors toutes les diffusions N dans le plan mémoire sont à un potentiel strictement positif et les fuites de courant sont par conséquent fortement réduites par effet de substrat.
Selon un mode de réalisation la tension de précharge est égale à une tension de seuil d’un transistor MOS, la tension de source étant alors supérieure à ladite tension de seuil d’un transistor MOS.
Selon un autre aspect de l’invention, il est proposé un dispositif de mémoire de type mémoire morte électriquement programmable et effaçable, comprenant un plan mémoire de cellules mémoire, des moyens de lecture comportant un amplificateur de lecture dont une entrée est configurée pour être préchargée à une tension de précharge, et des moyens de commande configurés pour sélectionner une ligne de mots et une ligne de bits auxquelles appartient une cellule, de façon à lire le contenu de ladite cellule à travers ledit amplificateur de lecture dont ladite entrée est connectée à la ligne de bits sélectionnée.
Selon une caractéristique générale de cet autre aspect, lesdits moyens de commande sont configurés pour appliquer à la source du transistor à grille flottante de la cellule une tension de source supérieure à ladite tension de précharge, une cellule programmée étant alors traversée par un courant de lecture circulant de la cellule vers ladite entrée de l’amplificateur de lecture.
La cellule peut comporter un transistor de sélection dont la source est connectée sur le drain du transistor à grille flottante, dont la grille est connectée sur ladite ligne de mots et dont le drain est connecté à ladite entrée de l’amplificateur de lecture par l’intermédiaire d’un transistor auxiliaire configuré pour sélectionner ladite ligne de bits, les substrats du transistor de sélection et du transistor à grille flottante étant reliés à la masse. L’amplificateur de lecture est avantageusement configuré pour tirer un courant du drain du transistor de sélection vers la masse, ceci tendant à faire tendre vers 0 la tension de drain du transistor de sélection d’une cellule effacée. La précharge vise alors à empêcher cette tension de descendre en dessous d’une certaine valeur minimale afin d’assurer l’effet de substrat.
En d’autres termes, selon un mode de réalisation, ledit amplificateur de lecture est configuré pour empêcher la tension présente à ladite entrée de l’amplificateur de lecture de descendre en-dessous de ladite tension de précharge, dans le cas de la lecture d’une cellule effacée. L’amplificateur de lecture peut être configuré pour que la tension de précharge soit égale à une tension de seuil d’un transistor MOS.
Selon un mode de réalisation, l’amplificateur de lecture comprend une boucle contenant un premier transistor MOS monté en source commune dont le drain est connecté à l’entrée d’un deuxième transistor MOS monté en source suiveuse, dont la source est connectée à la grille du premier transistor MOS et à ladite entrée de l’amplificateur de lecture ; ladite boucle est ainsi configurée pour empêcher la tension présente à ladite entrée de l’amplificateur de lecture de descendre en-dessous de ladite tension de précharge, qui de surcroît est égale à la tension de seuil du premier transistor MOS.
La ligne de bits est connectée à la source du transistor monté en source suiveuse. L’amplificateur de lecture comporte également une source de courant imposant un courant vers la masse à l’ensemble boucle de précharge-ligne de bits.
Les différents aspects et modes de réalisations de l’invention permettent de lire des cellules mémoire en réduisant fortement les fuites de courant, rendant possible une diminution de la surface des cellules mémoires et ainsi une réalisation de plans mémoire plus compactes que les réalisations actuelles. D’autres avantages et caractéristiques de l’invention apparaîtrons à l’examen de la description détaillée de modes de réalisations, nullement limitatifs, et des dessins annexés sur lesquels : - La figure 1 précédemment décrite illustre un motif de la structure d’un plan mémoire d’une mémoire de type EEPROM. - Les figures 2 et 3 représentent différents modes de réalisations d’un dispositif selon l’invention.
La figure 2 illustre un dispositif DIS de mémoire de type EEPROM selon un mode de réalisation de l’invention. Les éléments non-indispensables à la description et la compréhension de l’invention n’ont volontairement pas été représentés.
Le dispositif DIS comprend un plan mémoire PM de cellules mémoire CEL, de structure similaire à la structure décrite par la figure 1, comprenant notamment des lignes de bits BL et des lignes de mots WL.
Des moyens de commande MCOM, comprenant des décodeurs lignes DECX et colonnes DECY, gèrent en particulier l’accès aux cellules mémoire CEL en sélectionnant les lignes de bits BL et de mots WL correspondantes.
Ainsi, une cellule sélectionnée est connecté via un nœud BUSR à des moyens de lecture MLEC, notamment à l’entrée d’un amplificateur de lecture AMPL dont la sortie délivre une valeur logique DAT correspondant à la valeur logique du bit stocké dans la cellule mémoire sélectionnée.
La figure 3 représente plus précisément un exemple des différents moyens de la figure 2, en particulier l’amplificateur de lecture AMPL.
Une cellule CEL d’un plan mémoire PM comportant un transistor de sélection MN5 et un transistor d’état à grille flottante MN6 est notamment représentée.
Une ligne de bit BL est connectée au drain du transistor de sélection MN5, une ligne de mots WL est connectée à la grille du transistor de sélection MN5, une ligne de contrôle CG est connecté à la grille de contrôle du transistor d’état MN6 et une ligne de source SL est connectée à la source du transistor d’état MN6.
Les substrats des transistors de sélection MN5 et d’état MN6 sont reliés à la masse.
Un transistor MN4 contrôlé sur sa grille par un signal COL relie la ligne de bits BL à un nœud d’entrée BUSR de l’amplificateur de lecture AMPL.
Le transistor MN4 est un élément des moyens de commande MCOM permettant de sélectionner une ligne de bit du plan mémoire, en fonction du signal COL émis par lesdits moyens de commande MCOM. L’amplificateur de lecture AMPL comprend ici un étage de sortie OUT et une boucle BCL connectée au nœud d’entrée BUSR de l’amplificateur de lecture AMPL.
La boucle BCL comporte notamment un premier transistor MOS de type N MN1 et un deuxième transistor MOS de type N MN2.
La source du transistor MN1 est reliée à la masse, le drain du transistor MN1 est relié à un générateur de courant Irefl via un nœud NI, et la grille du transistor MN1 est reliée au nœud d’entrée BUSR de l’amplificateur AMPL. Le courant Irefl est généré de manière à être entrant positif dans le drain du transistor MN1.
La grille du transistor MN2 est reliée au nœud NI, le drain du transistor MN2 est relié à une source de tension stable positive Vdd, et la source du transistor MN2 est reliée à une source de courant Iref3 et au nœud d’entrée BUSR. Le courant Iref3 est généré de manière à être sortant positif de la source du transistor MN2.
En d’autres termes, le transistor MN1 est monté en source commune et son drain est connecté à la grille du transistor MN2 monté en source suiveuse, la source du transistor MN2 étant rebouclée sur la grille du transistor MN1.
La ligne de bit est connectée, via le transistor MN4, à l’entrée de l’amplificateur de lecture.
Par ailleurs, un transistor MN3 contrôlé par un signal SB est connecté au nœud NI et à la masse. L’étage de sortie OUT comprend un transistor MOS de type N MN7 dont la grille est connectée au nœud NI. La source du transistor MN7 est reliée à la masse et son drain à un générateur de courant Iref2 via un nœud N2. Le courant Iref2 est généré de manière à être entrant positif sur le nœud N2. L’entrée de deux inverseurs Invl et Inv2 en série est connectée au nœud N2 et la sortie des inverseurs forme la sortie de l’amplificateur de lecture AMPL, délivrant le signal DAT.
Par ailleurs, un transistor de type P MPI, contrôlé par un signal RD est connecté à une source de tension positive stable Vdd et au nœud N2.
Les signaux SB et RD sont générés par les moyens de lecture MLEC.
Lors d’une phase d’attente, l’amplificateur de lecture est inactif, la tension du nœud d’entrée BUSR est flottante, les sources de courant sont éteintes.
Le signal RD est à « 0 », pour que l’entrée des inverseurs en série soit forcée à Vdd et ne soit donc pas flottante, le signal de sortie DAT valant alors « 1 ».
Le signal SB est à « 1 », pour que la boucle BCL soit « court-circuitée » afin que la tension du nœud d’entrée BUSR de l’amplificateur AMPL soit flottante, dans un but de limiter la consommation d’énergie.
La phase de lecture est précédée d’une phase de précharge, durant laquelle l’amplificateur de lecture est actif et précharge le nœud BUSR à une tension de précharge.
Lorsque la ligne de bits BL n’est pas sélectionnée, la source de courant Iref3 appliquée au nœud BUSR a tendance à faire baisser la tension du nœud BUSR en-dessous de la tension de seuil du transistor MN1.
Le transistor MN1 devient bloquant, la tension sur le nœud NI augmente par l’action de la source de courant Irefl connecté à une source de tension positive stable Vdd.
Le transistor MN7 devient alors passant mais la tension au nœud N2 est maintenue à Vdd par le transistor MPI passant.
Le montage en source suiveuse du transistor MN2 transmet une tension croissante sur le nœud BUSR jusqu’à atteindre la tension de seuil du transistor MN1, faisant alors baisser la tension du nœud NI. Par conséquent, la tension transmise sur le nœud BUSR par le montage en source suiveuse du transistor MN2 diminue de la même manière jusqu’à atteindre une situation stable.
Ce mécanisme de la boucle BLC se stabilise lorsque la tension au nœud BUSR est à la tension de seuil du transistor MN1.
La tension de précharge a donc la valeur de la tension de seuil du transistor MN1, par exemple sensiblement 800mV.
Les moyens de commande sélectionnent la ligne de bits BL en rendant passant le transistor MN4 via une tension positive COL, et la ligne de bits sélectionnée est elle-aussi préchargée à la tension de précharge.
Le signal RD est à « 0 » et DAT vaut toujours « 1 ».
Lors de la phase de lecture, les moyens de commande MCOM sélectionnent classiquement une cellule mémoire, en appliquant une tension positive à la ligne de mots WL et en maintenant le transistor MN4 à l’état passant.
Les lignes de source SL sont portées à une tension supérieure à la tension de précharge, par exemple sensiblement 1,4V et la grille de contrôle CG est portée à un potentiel de référence positif.
De manière avantageuse, le potentiel de référence appliqué à la grille de contrôle CG est tel qu’une cellule vierge, c’est-à-dire ne portant aucune charge dans la grille flottante du transistor d’état, délivrerait une tension sur la ligne de bits égale à la tension de précharge si on appliquait cette tension de référence à la grille de contrôle de son transistor d’état.
La tension de référence peut valoir par exemple 1,9V, mais peut aussi être égale à la tension appliquée sur la ligne de source SL.
Les sources de courant de l’amplificateur de lecture AMPL sont maintenues actives, et les signaux RD et SB valent respectivement « 1 » et « 0 ». La tension au nœud N2 est alors générée par la source de tension Vdd via la source de courant Iref2 et dépend de l’état passant ou bloquant du transistor MN7.
La source de courant Iref3 impose un courant vers la masse à l’ensemble boucle de précharge-ligne de bits. Il faut en effet tirer la ligne de bits BL vers la masse pour pouvoir tester l’état de conduction de la cellule mémoire.
Une cellule-mémoire à l’état effacé est bloquante.
Le mécanisme de la boucle BCL décrit précédemment va ramener la tension du nœud BUSR au niveau de la tension de précharge.
La tension du nœud NI va augmenter au cours de ce mécanisme et rendre le transistor MN7 passant, faisant chuter la tension du nœud N2. Le signal DAT passe alors à « 0 ».
Une cellule-mémoire à l’état programmé est passante et va transmettre la tension de la ligne de source SL à la ligne de bits BL et ainsi faire fortement augmenter la tension du nœud BUSR. Le transistor MN1 va être fortement passant, faire chuter la tension au nœud NI et rendre bloquant le transistor MN7.
La tension du nœud N2 augmente alors sous l’effet de la source de tension Vdd via la source de courant Iref2 et le signal DAT passe alors à « 1 ».
Dans ce mode de réalisation la lecture est réalisée par détection d’une variation de tension, mais il est notamment envisageable de détecter une variation de courant.
En phase de lecture, un courant de lecture circule de la cellule-mémoire vers le nœud d’entrée BUSR de l’amplificateur de lecture AMPL, et ce courant de lecture ne peut pas être supérieur au courant imposé par la source de courant Iref3.
Ainsi, la source de courant Iref3 peut être configurée pour générer un courant de faible intensité, par exemple de sensiblement ΙμΑ, permettant d’adapter l’invention à des systèmes à faible consommation d’énergie. D’autre part, la plage de tensions de la ligne de bit BL est limitée par la tension de seuil du transistor MN1 au minimum et par la tension appliquée à la ligne de source SL au maximum, permettant également une utilisation de l’invention dans des systèmes à faible consommation d’énergie.
Il apparaît que durant l’opération de lecture, aucune fuite de courant due à un potentiel de masse sur un drain ou une source d’un transistor des cellules mémoire ne peut interférer avec le courant de lecture de la ligne de bits.
Ce résultat avantageux provient notamment de l’introduction de l’effet substrat (c’est-à-dire que le niveau bas des électrodes des transistors est supérieur à la masse) dans tous les passages possibles des fuites de courant.
Il devient alors possible de réduire les longueurs des transistors d’état et de sélection des cellules mémoire, ainsi que l’espace entre deux lignes de bits voisines d’un plan mémoire, sans pour autant compromettre la fonctionnalité de la mémoire à cause de fuites excessives de courant. A titre d’exemple illustratif, la présente invention permet de diminuer les surfaces des cellules mémoire actuellement utilisées de près de 50%.
Par ailleurs, l'invention n'est pas limitée au mode de réalisation décrit précédemment mais en embrasse toutes les variantes. Par exemple l’étage de sortie pourrait comprendre un amplificateur différentiel, et la tension de précharge pourrait être formée et maintenue par tout autre moyen.

Claims (10)

  1. REVENDICATIONS
    1. Procédé de lecture d’une cellule mémoire (CEL) d’un plan mémoire (PM) d’une mémoire de type mémoire morte électriquement programmable et effaçable, comprenant une sélection de la ligne de mots (WL) et de la ligne de bits (BL) auxquelles la cellule mémoire (CEL) appartient, et une lecture du contenu de la cellule (CEL) à travers un amplificateur de lecture (AMPL) dont une entrée (BUSR) est connectée à la ligne de bits (BL) et préchargée à une tension de précharge, caractérisé en ce que lors de ladite lecture on applique sur la source du transistor à grille flottante (MN6) de la cellule (CEL) une tension de source supérieure à ladite tension de précharge, une cellule programmée étant alors traversée par un courant de lecture circulant de la cellule (CEL) vers ladite entrée de l’amplificateur de lecture (AMPL).
  2. 2. Procédé selon la revendication 1, dans lequel la cellule (CEL) comporte un transistor de sélection (MN5) dont la source est connectée sur le drain du transistor à grille flottante (MN6), dont la grille est connectée sur ladite ligne de mots (WL) et dont le drain est connecté à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL) par l’intermédiaire d’un transistor auxiliaire (MN4) configuré pour sélectionner ladite ligne de bits, et les substrats du transistor de sélection (MN5) et du transistor à grille flottante (MN6) sont reliés à la masse.
  3. 3. Procédé selon l’une quelconque des revendications précédentes, dans lequel, dans le cas de la lecture d’une cellule effacée, on empêche la tension présente à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL) de descendre en-dessous de ladite tension de précharge.
  4. 4. Procédé selon la revendication 3, dans lequel la tension de précharge est égale à une tension de seuil d’un transistor MOS, ladite tension de source étant supérieure à ladite tension de seuil d’un transistor MOS.
  5. 5. Dispositif (DIS) de mémoire de type mémoire morte électriquement programmable et effaçable, comprenant un plan mémoire (PM) de cellules mémoire (CEL), des moyens de lecture (MLEC) comportant un amplificateur de lecture (AMPL) dont une entrée (BUSR) est configurée pour être préchargée à une tension de précharge, et des moyens de commande (MCOM) configurés pour sélectionner une ligne de mots (WL) et une ligne de bits (BL) auxquelles appartient une cellule (CEL), de façon à lire le contenu de ladite cellule (CEL) à travers ledit amplificateur de lecture (AMPL) dont ladite entrée (BUSR) est connectée à la ligne de bits sélectionnée (BL), caractérisé en ce que lesdits moyens de commandes (MCOM) sont configurés pour appliquer à la source du transistor à grille flottante (MN6) de la cellule (CEL) une tension de source supérieure à ladite tension de précharge, une cellule programmée étant alors traversée par un courant de lecture circulant de la cellule (CEL) vers ladite entrée (BUSR) de l’amplificateur de lecture (AMPL).
  6. 6. Dispositif selon la revendication 5, dans lequel la cellule mémoire (CEL) comporte un transistor de sélection (MN5) dont la source est connectée sur le drain du transistor à grille flottante (MN6), dont la grille est connectée sur ladite ligne de mots (WL) et dont le drain est connecté à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL) par l’intermédiaire d’un transistor auxiliaire (MN4) configuré pour sélectionner ladite ligne de bits, les substrats du transistor de sélection (MN5) et du transistor à grille flottante (MN6) étant reliés à la masse.
  7. 7. Dispositif selon l’une quelconque des revendications 5 ou 6, dans lequel ledit amplificateur de lecture (AMPL) est configuré pour empêcher la tension présente à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL) de descendre en-dessous de ladite tension de précharge, dans le cas de la lecture d’une cellule effacée.
  8. 8. Dispositif selon la revendication 7, dans lequel l’amplificateur de lecture (AMPL) est configuré pour que la tension de précharge soit égale à une tension de seuil d’un transistor MOS.
  9. 9. Dispositif selon la revendication 8, dans lequel ledit amplificateur de lecture (AMPL) comprend une boucle (BCL) contenant un montage en source commune d’un premier transistor MOS (MN1) monté en source commune, dont le drain (NI) est connectée à l’entrée d’un deuxième transistor MOS (MN2) montée en source suiveuse, dont la source est rebouclée sur la grille du premier transistor MOS (MN1) et connectée à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL), ladite boucle (BCL) empêchant la tension présente à ladite entrée (BUSR) de l’amplificateur de lecture (AMPL) de descendre en-dessous de ladite tension de précharge, qui de surcroît est égale à la tension de seuil du premier transistor MOS (MN1).
  10. 10. Dispositif selon la revendication 9, dans lequel l’amplificateur de lecture comporte une source de courant (Iref3) configurée pour imposer un courant vers la masse à l’ensemble boucle-ligne de bits.
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