EP1624460B1 - Mémoire comprenant un point mémoire de type SRAM, procédé de lecture et procédé d'écriture associés. - Google Patents

Mémoire comprenant un point mémoire de type SRAM, procédé de lecture et procédé d'écriture associés. Download PDF

Info

Publication number
EP1624460B1
EP1624460B1 EP05366006A EP05366006A EP1624460B1 EP 1624460 B1 EP1624460 B1 EP 1624460B1 EP 05366006 A EP05366006 A EP 05366006A EP 05366006 A EP05366006 A EP 05366006A EP 1624460 B1 EP1624460 B1 EP 1624460B1
Authority
EP
European Patent Office
Prior art keywords
potential
line
vdd
memory
blread
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
EP05366006A
Other languages
German (de)
English (en)
Other versions
EP1624460A2 (fr
EP1624460A3 (fr
Inventor
Franck c/o Novagraaf technologies Genevaux
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1624460A2 publication Critical patent/EP1624460A2/fr
Publication of EP1624460A3 publication Critical patent/EP1624460A3/fr
Application granted granted Critical
Publication of EP1624460B1 publication Critical patent/EP1624460B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Definitions

  • a known memory point is represented on the figure 1 . It also comprises a second access transistor TB having a drain connected to the second node B, a gate of which is connected to the word line WL and a source of which is connected to a second bit line BLF.
  • the amplifier SA is a potential differential amplifier, symmetrical; it comprises two differential inputs connected respectively to the first bit line and the second bit line.
  • a potential VDD is applied to the word line WL associated with the point to be programmed, and according to the data item 0 or 1 to be programmed in the memory point, a zero potential is applied (connection to mass) or VDD potential on the first bit line BLT, and on the second line BLF is applied an inverse potential potential potential applied on the line BLT.
  • VDD is applied to the lines WL0, BLF and the line BLT is connected to ground. After programming a 0, point A is at zero potential and point B is at potential VDD.
  • IREAD / (N * IOFF) must be greater than 5 in order to correctly read a point in the row of N memory points. Since the current IOFF can not be limited (it is inherent to the access transistors), it is necessary to limit the number N of points associated with the same sense amplifier SA in order to guarantee a correct reading of the contents of the memory points. It is therefore necessary either to limit the total number of memory points of an SRAM memory (which obviously limits its capacity), or to add reading amplifiers, which leads to an increase in size (in terms of surface area and occupied silicon volume) of the memory. As an indication, for some memories, N is limited to 128.
  • An object of the invention is to propose an associated SRAM memory, in which the influence of the leakage currents is neutralized, so that they no longer disturb the reading of a memory point.
  • the use of a reference transistor, similarly connected to the access transistor used for reading the memory point makes it possible, during the reading of the memory point, to subtract in the amplifier of the contribution made by the possible leakage of current in the access transistors of the other points of the same row. It follows that the possible current leaks no longer disturb the reading of a memory point, as will be seen better later in examples.
  • the blocking potential used is either a ground potential (zero potential) or the supply potential VDD, depending on the type of transistor chosen, N or P, to produce the reference transistor.
  • the memory according to the invention is completed by a second access transistor (TB), a drain of which is connected to the second node (B), a gate of which is connected to the word line (WL ) and whose source is connected to a write line (BL) to which a write potential is applied which is complementary to the potential applied on the bit line.
  • the second access transistor can facilitate the programming of the memory point because, as in a known memory, it is not necessary in this case to have an active potential greater than the supply potential, as will be seen better by the following.
  • the sense amplifier used is a differential amplifier in current or voltage; it can also be asymmetrical.
  • the selection potential here has a value chosen so as to turn on an access transistor; according to the embodiment of the access transistor, type N or type P transistor for example, the selection potential may be equal to VDD, GND, or any other suitable potential.
  • the value of the potential applied on the bit line and on the reference line is indifferent. It is sufficient if this potential is sufficient to make a reading of the considered point and that the potential is the same on the bit line and on the reference line: this characteristic is necessary to measure the contribution made by the possible leakage currents during reading, said contribution being then removed by differentiation in the sense amplifier.
  • a memory point ( figure 3 ), compared to a known memory point ( figure 1 ), the access transistor TB, connected to the node B of the memory point, has been replaced by a reference transistor TC, a drain of which is connected to the node A, whose gate is connected to ground and whose source is connected. to a reference line BLREF, said line being brought to a reference potential VREF.
  • VREF VDD.
  • the transistors TC and TA are of the same size.
  • N + 1 memory points P0, P1, ..., PN made according to the diagram of the figure 3 , associated with a sense amplifier SA ', quite similar to what is done for a known memory.
  • all the access transistors TA0, TA1,..., TAN have their drain connected to the bit line BLREAD, and all have their gate connected to a different word line, respectively WL0, WL1, ..., WLN.
  • the bit line BLREAD and the reference line BLREF are respectively connected to the positive input and to the negative input of the differential amplifier SA '.
  • the amplifier SA ' is in the example of the figure 4 a differential current amplifier capable of comparing currents flowing on lines connected to its inputs. One could also use a voltage differential amplifier.
  • the transistors TC0, TC1,..., TCN of the memory points all have their gate connected to the ground (and therefore are always blocked) and their source is connected to the line BLREF.
  • Transistors TC0, TC1,..., TCN are preferably chosen to be identical to transistors TA0, TA1,..., TAN, respectively.
  • BLREAD line is discharged by the sum of the currents flowing in the transistors TA0, TA1, ..., TAN, that is to say by the current IREAD + N * IOFF.
  • the transistor TC0 sees meanwhile different potentials at the ends of its channel (on one side the potential 0 at the point A0, on the other side the potential VDD on the line BLREF); as TC0 is blocked (its gate is connected to the ground GND), the current IOFF circulates in TC0.
  • Each of the N transistors TC1, ..., TCN also sees different potentials at the ends of its channel (on one side the potential 0 at the point A1, ..., respectively AN, on the other side the potential VDD on the reference line, as the transistors TC1, ..., TCN are off (their gate is connected to the ground), only a current IOFF flows in each transistor TC1, ..., TCN Finally, the line BLREF is discharged by the sum of the currents flowing in the transistors TC0, TC1,..., TCN, that is to say by the current (N + 1) * IOFF.
  • the current IREAD flows in TA0 (because A0 is at potential 0, BLREAD is at potential VDD and TA0 is conducting).
  • Each of the N transistors TA1, ..., TAN sees it has the same VDD potential at the ends of its channel (on one side at the point A1, ..., respectively AN, the potential VDD corresponding to a logical 1, on the other side the potential VDD on the line BLREAD), consequently no current flows in the transistors TA1, ..., TAN.
  • the current IOFF flows in TC0 (since A0 is at potential 0, BLREF is at potential VDD and TC0 is conducting), and no current flows in transistors TC1, ..., TCN (because points A1, ..., AN are at the same VDD potential as the BLREF line). Finally, the line BLREF is discharged by the sum of the currents flowing in the transistors TC0, TC1, ..., TCN, that is to say by the current IOFF.
  • the table below summarizes the four extreme examples described above.
  • the first column indicates the potential at point A0, which corresponds to the data to be read;
  • the second column indicates the potential at points P1 to PN;
  • the third column and the fourth column indicate the discharge currents of the bit line and the reference line;
  • the fifth column indicates the current produced by the amplifier SA ', which corresponds to the data read by the amplifier SA'.
  • the current read .DELTA.I is independent of N, unlike the case of the known SRAM: the current .DELTA.I is well independent of the number of memory points present in the row, or more precisely the number N of transistors TA which, during a reading of a point of the row, see different potentials at the ends of their channel and which leak when they are blocked.
  • the read current is independent of the number of points is due to the fact that the current leaks in some transistors TA are compensated by current leaks of the same amount in the corresponding transistors CT. Reading a point is always possible and the number of points associated with an amplifier in the same row is no longer limited.
  • VDD + VT on the grid of TAi it will be possible to reach VDD-VT at point Ai at best. It is therefore necessary to apply VDD + VT on the grid of TAi to obtain VDD at point Ai at the end of programming.
  • a similar reasoning must be held in the case where the access transistor TAi used is of type P and where it is desired to store a 0 in a memory point previously containing a logical 1. If we applies GND on the gate of a transistor P and GND on its source, we can at best reach VT on its drain. You have to apply -VT on its grid to reach GND (0) on its drain.
  • VDD + VT (or -VT as appropriate) on the grid of Tai is certainly an effective solution, but it has the disadvantage of requiring the presence of a potential boost circuit (or potential-reducing, as the case may be) , for example of the charge pump type, in order to raise the supply voltage VDD to VDD + VT (or to lower GND to -VT).
  • a potential boost circuit or potential-reducing, as the case may be
  • an access transistor TB (shown in dotted lines on the figure 3 ), whose drain is connected to the node B of the memory point, the source of which is connected to a programming line BLF (on which a potential complementary to the potential applied on the line BLREAD is applied) and whose gate is connected to the same word line as the transistor TA to allow the selection of the point.
  • a differential current amplifier has been used. It is also possible to use a differential voltage amplifier, which compares during a reading the potential difference between the line BLREAD and the line BLREF. Such an amplifier produces in this case at the output a voltage ⁇ V which can take two values, 0 or VS, VS being a voltage independent of the number N of memory points in a row.
  • the amplifier used is an asymmetric amplifier. Indeed, by the construction of a memory according to the invention, during a reading, the current flowing in the line BLREAD is always greater than the current flowing in the line BLREF and the potential on the line BLREAD is always lower than potential on BLREF line, regardless of the value 0 or 1 stored in the read point.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

  • Dans le domaine des mémoires de type SRAM, l'invention concerne plus particulièrement une mémoire comportant une rangée comprenant un ensemble de points mémoire, chaque point mémoire comprenant un premier inverseur IA et un deuxième inverseur IB connectés tête-bêche entre un premier noeud A et un deuxième noeud B, et un premier transistor d'accès TA dont un drain est connecté au premier noeud A, dont une grille est connectée à une ligne de mot WL et dont une source est connectée à une ligne de bit BLT.
  • Un point mémoire connu est représenté sur la figure 1. Il comprend également un deuxième transistor d'accès TB dont un drain est connecté au deuxième noeud B, dont une grille est connectée à la ligne de mot WL et dont une source est connectée à une deuxième ligne de bit BLF.
  • Sur la figure 2 sont représentés N+1 points mémoire P0, P1, ..., PN tels que décrits ci-dessus, associés pour former une rangée d'une mémoire SRAM connue, ladite rangée comprenant également un amplificateur différentiel de lecture SA. Tous les points P0, P1, ..., PN sont connectés aux mêmes lignes de bit BLF et BLT. Par contre, chaque point est connecté à une ligne de mot différente WL0, WL1, ..., WLN. L'amplificateur SA est un amplificateur différentiel en potentiel, symétrique ; il comprend deux entrées différentielles connectées respectivement à la première ligne de bit et à la deuxième ligne de bit.
  • Pour programmer un point mémoire de la rangée de points, on applique un potentiel VDD sur la ligne de mot WL associée au point à programmer, et selon la donnée 0 ou 1 à programmer dans le point mémoire, on applique un potentiel nul (connexion à la masse) ou le potentiel VDD sur la première ligne de bit BLT, et on applique sur la deuxième ligne BLF un potentiel inverse du potentiel appliqué sur la ligne BLT. Dans un exemple, pour programmer un 0 logique dans le point P0, on applique VDD sur les lignes WL0, BLF et on connecte la ligne BLT à la masse. Après programmation d'un 0, le point A est au potentiel nul et le point B est au potentiel VDD.
  • Pour lire le contenu d'un point mémoire, par exemple le point P0 sur la figure 2, on précharge tout d'abord les deux lignes de bits BLF et BLT à un potentiel d'alimentation VDD. Puis, on applique le potentiel VDD sur la ligne de mot WL0 correspondant (WL0 = 1 logique) pour sélectionner le point P0 (les autres lignes de mots sont connectés à la masse : WL1 = ... = WLN = 0) et on rend flottantes les deux lignes de bit BLF et BLT. Comme la ligne WL0 est au potentiel VDD, les transistors d'accès TA0, TB0 du point mémoire P0 sont passants. De plus, comme le noeud A0 du point P0 est à 0 et la ligne BLT est au potentiel VDD, les deux côtés du canal du transistor TA0 sont à des potentiels différents, de sorte qu'un courant IREAD circule dans ce canal. Ce courant IREAD va décharger la ligne BLT et ramener ainsi progressivement son potentiel à 0. Par contre, comme le noeud B0 du point P0 et la ligne BLF sont au même potentiel VDD, les deux côtés du canal du transistor TB0 sont au même potentiel et aucun courant ne circule dans ce canal. La ligne BLF reste au potentiel VDD. Au bout d'un certain temps, l'amplificateur SA détecte en principe une différence de potentiel entre les lignes BLT, BLF, et produit en conséquence une donnée correspondant à la donnée mémorisée dans le point mémoire, c'est-à-dire :
    • un 0 logique si le potentiel sur la ligne BLF est supérieur au potentiel sur la ligne BLT (c'est le cas du point P0 figure 1),
    • un 1 sinon.
  • La lecture n'est ainsi possible que si une différence de potentiel d'amplitude suffisante apparaît entre les lignes BLT et BLF. Or, à cause de fuites inhérentes aux transistors d'accès TA, TB des points mémoire de la rangée, il est possible que cette différence de potentiel ne soit jamais suffisante, de sorte qu'il n'est pas possible de lire correctement un point.
  • En effet, même correctement bloqué par un potentiel approprié appliqué sur sa grille, un transistor présente des fuites lorsqu'une différence de potentiel apparaît entre son drain et sa source. Dans l'exemple de la figure 2, on suppose que dans les points P1, ..., PN sont mémorisés des 1 logiques : les noeuds A1, ..., AN sont ainsi à 1 et les noeuds B1, ..., BN sont à 0. Le point P0 étant sélectionné (WL0 = 1, les transistors TB1, TBN sont bloqués (WL1 = 0, WLN = 0) ; malgré cela, des courants de fuite IOFF1, ..., IOFFN s'établissent entre le drain et la source des transistors TB1, ..., TBN. Ces courants IOFF sont liés à la différence de potentiel entre la ligne BLF et les points TB1, ..., TBN, et aux fuites inhérentes aux transistors TB1, TBN. Ils sont identiques si les transistors TB1, TBN sont identiques. Ils vont ensemble décharger progressivement le potentiel de la ligne BLF. Dans l'hypothèse la plus défavorable, si tous les points P1, ..., PN mémorisent un 1 logique, alors un courant égal à N*IOFF décharge le potentiel de la ligne BLF. On comprend aisément que si le courant N*IOFF est voisin du courant IREAD, les deux lignes BLT et BLF vont se de décharger simultanément et selon une pente voisine de sorte que la différence de potentiel entre ces deux lignes ne sera jamais assez importante pour permettre une lecture correcte du contenu du point mémoire P0.
  • On constate dans la pratique qu'on doit avoir IREAD /(N*IOFF) supérieur à 5 pour pouvoir lire correctement un point de la rangée de N points mémoire. Comme le courant IOFF ne peut être limité (il est inhérent aux transistors d'accès), il est nécessaire de limiter le nombre N de points associés à un même amplificateur de lecture SA pour pouvoir garantir une lecture correcte du contenu des points mémoire. Il est en conséquence nécessaire soit de limiter le nombre total de points mémoire d'une mémoire SRAM (ce qui limite évidemment sa capacité), soit d'ajouter des amplificateurs de lecture, ce qui entraîne une augmentation de la taille (en terme de surface et de volume de silicium occupé) de la mémoire. A titre indicatif, pour certaines mémoires, N est limité à 128.
  • Le document de l'art antérieur US 4 956 815 décrit un point mémoire SRAM comprenant un transistor de référence.
  • L'invention a pour but de proposer une mémoire SRAM associée, dans laquelle l'influence des courants de fuite est neutralisée, de sorte qu'ils ne viennent plus perturber la lecture d'un point mémoire.
  • Cet objectif est atteint avec une mémoire selon la revendication 1.
  • Comme on le verra mieux par la suite, l'utilisation d'un transistor de référence, connecté de manière similaire au transistor d'accès utilisé pour la lecture du point mémoire permet, lors de la lecture du point mémoire, de soustraire dans l'amplificateur de lecture la contribution apportée par les éventuels fuites de courant dans les transistors d'accès des autres points d'une même rangée. Il s'ensuit que les éventuelles fuites de courant ne perturbent plus la lecture d'un point mémoire, comme on le verra mieux par la suite dans des exemples.
  • Le potentiel de blocage utilisé est soit un potentiel de masse (potentiel nul), soit le potentiel d'alimentation VDD, selon le type de transistor choisi, N ou P, pour réaliser le transistor de référence.
  • Selon un mode de réalisation, la mémoire selon l'invention est complété par un moyen pour appliquer sur la ligne de mot (WL) un potentiel actif qui est :
    • soit (VDD+VT) supérieur à un potentiel d'alimentation (VDD), si le premier transistor d'accès est d'un premier type (type N),
    • soit (- VT) inférieur à un potentiel de masse (GND), si le premier transistor d'accès est d'un deuxième type (type P).
  • Ceci permet de garantir une programmation correcte du point mémoire, quelle que doit la valeur 0 ou 1 à mémoriser, comme on le verra mieux par la suite.
  • Selon un autre mode de réalisation, la mémoire selon l'invention est complétée par un deuxième transistor d'accès (TB), dont un drain est connecté au deuxième noeud (B), dont une grille est connectée à la ligne de mot (WL) et dont une source est connectée à une ligne d'écriture (BL) sur laquelle est appliqué un potentiel d'écriture qui est complémentaire du potentiel appliqué sur la ligne de bit. Le deuxième transistor d'accès peut faciliter la programmation du point mémoire car, comme dans une mémoire connue, il n'est pas nécessaire dans ce cas de disposer d'un potentiel actif supérieur au potentiel d'alimentation, comme on le verra mieux par la suite.
  • L'amplificateur de lecture utilisé est un amplificateur différentiel en courant ou en tension ; il peut être également dissymétrique.
  • Pour lire un point mémoire d'une mémoire selon l'invention, on précharge la ligne de bits (BLREAD) et la ligne de référence (BLREF) en leur appliquant un potentiel de lecture (VDD) puis :
    • on sélectionne un point à lire (Pi) en appliquant un potentiel de sélection (VDD ou GND) sur une ligne de mot (WLi) associée au dit point à lire (Pi),
    • on rend flottantes la ligne de bit (BLREAD) et la ligne de référence (BLREF), puis :
      • ➢ on détecte une différence entre le courant circulant dans la ligne de lecture et le courant circulant dans la ligne de référence, ou
      • ➢ on détecte une différence de potentiel entre le potentiel présent sur la ligne de lecture et le
      • potentiel présent sur la ligne de référence.
  • Le potentiel de sélection a ici une valeur choisie de sorte à rendre passant un transistor d'accès ; selon le mode de réalisation du transistor d'accès, transistor de type N ou de type P par exemple, le potentiel de sélection pourra être égal à VDD, GND, ou tout autre potentiel approprié. De même, la valeur du potentiel appliqué sur la ligne de bit et sur la ligne de référence est indifférente. Il suffit que ce potentiel soit suffisant pour réaliser une lecture du point considéré et que le potentiel soit le même sur la ligne de bit et sur la ligne de référence : cette caractéristique est nécessaire pour mesurer la contribution apportée par les éventuels courants de fuite lors de la lecture, la dite contribution étant ensuite supprimée par différenciation dans l'amplificateur de lecture.
  • Pour écrire une donnée dans un point mémoire d'une mémoire telle que décrite ci-dessus :
    • on sélectionne un point à écrire (Pi) en appliquant un potentiel actif sur une ligne de mot (WLi) associée au dit point à écrire,
    • on applique sur la ligne de bit (BLREAD) associée au point à écrire un potentiel de masse ou un potentiel d'alimentation (VDD), selon la donnée à écrire.
  • Si le point mémoire ne possède pas de deuxième transistor d'accès, le potentiel actif est, selon le type du premier transistor d'accès :
    • soit supérieur au potentiel d'alimentation (VDD), et de préférence supérieur à une somme du potentiel d'alimentation (VDD) et d'un potentiel de seuil (VT) du premier transistor d'accès (TAi),
    • soit inférieur au potentiel de masse (GND), et de préférence l'opposé (-VT) du potentiel de seuil.
  • L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, d'un exemple de réalisation d'une mémoire selon l'invention. La description est à lire en relation aux dessins annexés dans lesquels :
    • la figure 1, déjà décrite, est un schéma d'un point mémoire SRAM connu,
    • la figure 2, déjà décrite, est un schéma d'une rangée de points d'une mémoire SRAM connue,
    • la figure 3 est un point mémoire et
    • la figure 4 est une rangée de points d'une mémoire selon l'invention.
  • Sur toutes les figures, des objets ayant la même référence sont identiques. Le chiffre qui termine une référence indique le rang de l'objet en cause. Par exemple, P1 est le point mémoire de rang 1, A1 est le noeud A du point mémoire P1, etc.
  • Dans un point mémoire (figure 3), par rapport à un point mémoire connu (figure 1), on a remplacé le transistor d'accès TB, connecté au noeud B du point mémoire, par un transistor de référence TC, dont un drain est connecté au noeud A, dont la grille est connectée à la masse et dont la source est connectée à une ligne de référence BLREF, la dite ligne étant portée à un potentiel de référence VREF. Dans l'exemple de la figure 3, VREF = VDD. Si le transistor d'accès TA est de type P, on choisira plutôt VREF = GND. De préférence, les transistors TC et TA sont de même taille.
  • Dans une mémoire selon l'invention (figure 4), pour former une rangée, on connecte N+1 points mémoire P0, P1, ..., PN réalisés selon le schéma de la figure 3, associés avec un amplificateur de lecture SA', de manière assez similaire à ce qui se fait pour une mémoire connue. Ainsi, tous les transistors d'accès TA0, TA1, ..., TAN ont leur drain connecté à la ligne de bit BLREAD, et tous ont leur grille connectée à une ligne de mot différente, respectivement WL0, WL1, ..., WLN. La ligne de bit BLREAD et la ligne de référence BLREF sont connectées respectivement à l'entrée positive et à l'entrée négative de l'amplificateur différentiel SA'. L'amplificateur SA' est dans l'exemple de la figure 4 un amplificateur différentiel en courant, apte à comparer des courants circulant sur des lignes connectées à ses entrées. On pourrait également utiliser un amplificateur différentiel en tension.
  • Par ailleurs, selon l'invention, les transistors TC0, TC1, ..., TCN des points mémoire ont tous leur grille connectée à la masse (donc sont toujours bloqués) et leur source est connectée à la ligne BLREF. Les transistors TC0, TC1, ..., TCN sont choisis de préférence identiques respectivement aux transistors TA0, TA1, ..., TAN.
  • Le fonctionnement d'une mémoire selon l'invention va maintenant être décrit dans le cadre de quelques exemples.
  • Dans un premier exemple, on suppose que un 0 est programmé dans le point P0 (donc le noeud A0 de P0 est à 0 et le noeud B0 de P0 est à 1) et un 0 est programmé également dans chacun des autres points P1, ..., PN de la rangée de points. Pour lire le point P0, on précharge tout d'abord la ligne BLREAD et la ligne BLREF en leur appliquant un potentiel de lecture VDD, puis :
    • on sélectionne le point P0 à lire en appliquant un potentiel de sélection (ici VDD car TA0 est de type N), sur la ligne de mot WL0 associée au point P0 pour rendre passant le transistor TA0, et on applique WL1 = ... = WLN = 0 pour bloquer les transistors d'accès des points P1, ..., PN,
    • on rend flottantes la ligne BLREAD et la ligne BLREF puis, selon l'amplificateur SA' utilisé :
      • ➢ on détecte une différence entre le courant circulant dans la ligne BLREAD et le courant circulant dans la ligne BLREF, ou
      • ➢ on détecte une différence de potentiel entre le potentiel présent sur la ligne BLREAD et le
      • potentiel présent sur la ligne BLREF.
  • Le transistor TA0 voit des potentiels différents aux extrémités de son canal (d'un côté le potentiel 0 au point A0, de l'autre côté le potentiel VDD sur la ligne BLREAD) ; comme TA0 est passant (WL0 = 1), le courant IREAD circule dans TA0. Chacun des N transistors TA1, ..., TAN voit également des potentiels différents aux extrémités de son canal (d'un côté le potentiel 0 au point A1, ..., respectivement AN, de l'autre côté le potentiel VDD sur la ligne BLREAD ; par contre, comme les transistors TA1, ..., TAN sont bloqués (WL1 = ... = WLN = 0), seul un courant IOFF circule dans chaque transistor TA1, ..., TAN. Au final, la ligne BLREAD est déchargée par la somme des courants circulant dans les transistors TA0, TA1, ..., TAN, c'est à dire par le courant IREAD + N*IOFF.
  • Le transistor TC0 voit quant à lui des potentiels différents aux extrémités de son canal (d'un côté le potentiel 0 au point A0, de l'autre côté le potentiel VDD sur la ligne BLREF) ; comme TC0 est bloqué (sa grille est connectée à la masse GND), le courant IOFF circule dans TC0. Chacun des N transistors TC1, ..., TCN voit également des potentiels différents aux extrémités de son canal (d'un côté le potentiel 0 au point A1, ..., respectivement AN, de l'autre côté le potentiel VDD sur la ligne de référence ; comme les transistors TC1, ..., TCN sont bloqués (leur grille est connectée à la masse), seul un courant IOFF circule dans chaque transistor TC1, ..., TCN. Au final, la ligne BLREF est déchargée par la somme des courants circulant dans les transistors TC0, TC1, ..., TCN, c'est à dire par le courant (N+1)*IOFF.
  • L'amplificateur de lecture SA' voit ainsi :
    • sur son entrée positive, un courant de décharge de la ligne de bit égal à IREAD + N*IOFF,
    • sur son entrée de référence, un courant de décharge de la ligne de référence égal à (N+1)*IOFF
      et produit en conséquence un courant ΔI égal à la différence, soit ΔI = IREAD - IOFF.
  • Dans un deuxième exemple, on suppose que un 0 est programmé dans le point P0 et un 1 est programmé dans chacun des autres points P1 à PN. Pour lire le point P0, on précharge à VDD la ligne BLREAD et la ligne BLREF, puis :
    • on applique WL0 = VDD pour sélectionner le point P0 en et on applique WL1 = ... = WLN = 0 pour bloquer les transistors d'accès des points P1, ..., PN,
    • on rend flottantes la ligne BLREAD et la ligne BLREF puis, selon l'amplificateur SA' utilisé, on détecte une différence de courant ou de tension entre les lignes BLREAD et BLREF.
  • Le courant IREAD circule dans TA0 (car A0 est au potentiel 0, BLREAD est au potentiel VDD et TA0 est passant). Chacun des N transistors TA1, ..., TAN voit quant à lui un même potentiel VDD aux extrémités de son canal (d'un côté au point A1, ..., respectivement AN, le potentiel VDD correspondant à un 1 logique, de l'autre côté le potentiel VDD sur la ligne BLREAD), en conséquence aucun courant ne circule dans les transistors TA1, ..., TAN. Au final, la ligne BLREAD est déchargée par la somme des courants circulant dans les transistors TA0, TA1, ..., TAN, c'est-à-dire par le courant IREAD + N*0 = IREAD.
  • Le courant IOFF circule dans TC0 (car A0 est au potentiel 0, BLREF est au potentiel VDD et TC0 est passant), et aucun courant ne circule dans les transistors TC1, ..., TCN (car les points A1, ..., AN sont au même potentiel VDD que la ligne BLREF). Au final, la ligne BLREF est déchargée par la somme des courants circulant dans les transistors TC0, TC1, ..., TCN, c'est-à-dire par le courant IOFF.
  • L'amplificateur de lecture SA' voit ainsi :
    • sur son entrée positive, un courant de décharge de la ligne de bit égal à IREAD,
    • sur son entrée de référence, un courant de décharge de la ligne de référence égal à IOFF
      et produit en conséquence un courant ΔI égal à la différence, soit ΔI = IREAD - IOFF.
  • Dans un troisième exemple, on suppose que un 1 est programmé dans le point P0 et qu'un 1 est programmé dans chacun des autres points P1 à PN. Pour lire le point P0, on précharge à VDD la ligne BLREAD et la ligne BLREF, puis :
    • on applique WL0 = VDD, WL1 = ... = WLN = 0,
    • on rend flottantes la ligne BLREAD et la ligne BLREF puis, selon l'amplificateur SA' utilisé, on détecte une différence de courant ou de tension entre les lignes BLREAD et BLREF.
  • Aucun courant ne circule dans TA0, car A0 est au potentiel VDD, BLREAD est au potentiel VDD et TA0 est passant. Aucun courant ne circule non plus dans TA1, ..., TAN, car les points A1, ..., AN sont au potentiel VDD et la ligne BLREAD également. Au final, la ligne BLREAD est déchargée par un courant égal à 0. De même, aucun courant ne circule dans TC0, car A0 est au potentiel VDD et BLREAD également. Aucun courant ne circule non plus dans TC1, ..., TCN, car les points A1, ..., AN sont au potentiel VDD et la ligne BLREF également. Au final, la ligne BLREF est déchargée par un courant égal à 0. L'amplificateur SA' voit ainsi des courants nuls sur ses deux entrées et produit en conséquence un courant ΔI égal à 0.
  • Dans un quatrième exemple, on suppose que un 1 est programmé dans le point P0 et qu'un 0 est programmé dans chacun des autres points P1, ..., PN. Pour lire P0, on précharge à VDD la ligne BLREAD et la ligne BLREF, puis :
    • on applique WL0 = VDD, WL1 = ... = WLN = 0,
    • on rend flottantes la ligne BLREAD et la ligne BLREF puis, selon l'amplificateur SA' utilisé, on détecte une différence de courant ou de tension entre les lignes BLREAD et BLREF.
  • Aucun courant ne circule dans TA0, car A0 est au potentiel VDD, BLREAD est au potentiel VDD et TA0 est passant. Par contre, un courant IOFF circule dans chacun des N transistors TA1, ...TAN car les points A1, ..., AN sont au potentiel 0 et la ligne BLREAD au potentiel VDD. Au final, la ligne BLREAD est déchargée par un courant égal à 0 + N*IOFF. De même, aucun courant ne circule dans TC0, car A0 est au potentiel VDD et BLREAD également. Par contre un courant IOFF circule dans chacun des transistors TC1, ..., TCN car les points A1, ..., AN sont au potentiel 0 et la ligne BLREF est à au potentiel VDD. Au final, la ligne BLREF est déchargée par un courant égal à 0 + N*IOFF.
  • L'amplificateur voit ainsi :
    • sur son entrée positive, un courant de décharge de la ligne BLREAD égal à (N)*IOFF,
    • sur son entrée de référence, un courant de décharge de la ligne BLREF égal à (N)*IOFF
      et produit en conséquence un courant ΔI égal à la différence, soit ΔI = 0.
  • Le tableau ci-dessous résume les quatre exemples extrêmes décrits ci-dessus. La première colonne indique le potentiel au point A0, qui correspond à la donnée à lire ; la deuxième colonne indique le potentiel aux points P1 à PN ; la troisième colonne et la quatrième colonne indiquent les courants de décharge de la ligne de bit et de la ligne de référence ; et la cinquième colonne indique le courant produit par l'amplificateur SA', qui correspond à la donnée lue par l'amplificateur SA'.
    A0 Ai, pour i ≠ 0 BLREAD BLREF ΔI
    VDD VDD 0 + 0 0 + 0
    VDD 0 0 + N*IOFF 0 + N*IOFF 0
    0 VDD IREAD + 0 IOFF IREAD - IOFF
    0 0 IREAD + N*IOFF IOFF + N*IOFF IREAD - IOFF
  • On voit clairement dans la 5ème colonne que le courant lu ΔI est indépendant de N, contrairement aux cas des mémoires SRAM connues : le courant ΔI est ainsi indépendant du nombre de points mémoire présents dans la rangée, ou plus précisément du nombre N de transistors TA qui, lors d'une lecture d'un point de la rangée, voient des potentiels différents aux extrémités de leur canal et qui fuient lorsqu'ils sont bloqués.
  • Le fait que dans une mémoire selon l'invention, le courant de lecture soit indépendant du nombre de points est du au fait que les fuites de courant dans certains transistors TA sont compensées par des fuites de courant de même quantité dans les transistors TC correspondants. La lecture d'un point est donc toujours réalisable et le nombre de points associés à un amplificateur dans une même rangée n'est plus limité.
  • Pour programmer un point mémoire, il suffit d'appliquer le potentiel souhaité sur la ligne BLREAD (0 ou VDD selon la valeur à programmer au point Ai) et d'appliquer sur la ligne de mot WLi souhaitée un potentiel supérieur ou égal à VDD + VT, VT étant un seuil de saturation du transistor TAi. Ce potentiel élevé VDD + VT est nécessaire pour rendre passant le transistor N de l'inverseur IA, en particulier dans le cas où on souhaite mémoriser la valeur 1 dans un point mémoire contenant précédemment la valeur 0. En effet, un transistor de type N, ici le transistor TAi, est passant uniquement si on a une différence de potentiel entre son drain (le point Ai) et sa grille supérieure à une tension VT de seuil de conduction du transistor. Dit autrement, pour programmer le point Pi, si on applique VDD sur la grille du transistor TAi, on pourra au mieux atteindre VDD - VT au point Ai. Il faut donc appliquer VDD + VT sur la grille de TAi pour obtenir VDD au point Ai en fin de programmation. Un raisonnement similaire doit être tenu dans le cas où le transistor d'accès TAi utilisé est de type P et où on souhaite mémoriser un 0 dans un point mémoire contenant précédemment un 1 logique. Si on applique GND sur la grille d'un transistor P et GND sur sa source, on pourra au mieux atteindre VT sur son drain. Il faut appliquer -VT sur sa grille pour atteindre GND (0) sur son drain.
  • Appliquer VDD+VT (ou -VT selon le cas) sur la grille de Tai est certes une solution efficace, mais elle présente l'inconvénient de nécessiter la présence d'un circuit élévateur de potentiel (ou abaisseur de potentiel, selon le cas), par exemple du type pompe de charge, afin d'élever le potentiel d'alimentation VDD à VDD+VT (ou d'abaisser GND à -VT). Ceci augmente de 5 à 10% la taille de la mémoire, et surtout, ceci augmente fortement la complexité du circuit du fait de la complexité de la mise au point d'une pompe de charge.
  • Pour faciliter la programmation d'un point mémoire, il est également possible, comme par le passé, d'ajouter un transistor d'accès TB (représenté en pointillés sur la figure 3), dont un drain est connecté au noeud B du point mémoire, dont la source est connectée à une ligne de programmation BLF (sur laquelle on applique un potentiel complémentaire du potentiel appliqué sur la ligne BLREAD) et dont la grille est connectée à la même ligne de mot que le transistor TA pour permettre la sélection du point.
  • Dans l'exemple de la figure 4, un amplificateur différentiel en courant a été utilisé. Il est également possible d'utiliser un amplificateur différentiel en tension, qui compare lors d'une lecture la différence de potentiel entre la ligne BLREAD et la ligne BLREF. Un tel amplificateur produit dans ce cas en sortie une tension ΔV qui peut prendre deux valeurs, 0 ou VS, VS étant une tension indépendante du nombre N de points mémoire dans une rangée.
  • Egalement, dans l'invention, l'amplificateur utilisé est un amplificateur dissymétrique. En effet, de par la construction d'une mémoire selon l'invention, lors d'une lecture, le courant circulant dans la ligne BLREAD est toujours supérieur au courant circulant dans la ligne BLREF et le potentiel sur la ligne BLREAD est toujours inférieur au potentiel sur ligne BLREF, quelle que soit la valeur 0 ou 1 mémorisée dans le point lu.

Claims (10)

  1. Mémoire comportant une rangée comprenant
    • un ensemble de points mémoire, chaque point mémoire comprenant un premier inverseur (IA) et un deuxième, inverser (IB) connectées tête-bêche entre un premier noeud (A) et un deuxième noeud (B), et un premier transistor d'accès (TA) dont un drain est connecté au premier noeud (A), le premier transistor d'accès (TA) de chaque point mémoire ayant une grille connectée à une ligne de mot (WL0, WL1, WLN) associée au dit point mémoire, et une source connectée à une unique ligne de bit (BLREAD), et
    • un amplificateur de lecture (SA'), la ligne de bit étant connectée à une première entrée de l'amplificateur,
    chaque point mémoire comprenant également un transistor de référence (TC) dont un drain est connecté au premier noeud (A), un même potentiel de blocage étant appliqué sur la grille du transistor de référence (TC) de chaque point mémoire pour bloquer le transistor de référence (TC), caractérisée en ce qu'une source du transistor de référence (TC) est connectée à une unique ligne de référence (BLREF), la ligne de référence (BLREF) étant connectée à une deuxième entrée de l'amplificateur de lecture.
  2. Mémoire selon la revendication 1, dans laquelle chaque point mémoire comporte également un deuxième transistor d'accès (TB), dont un drain est connecté au deuxième noeud (B), dont une grille est connectée à la ligne de mot (WL) respective et dont une source est connectée à une ligne d'écriture (BLF) sur laquelle est appliqué un potentiel d'écriture qui est complémentaire du potentiel appliqué sur la ligne de bit (BLREAD).
  3. Mémoire selon la revendication 1, comprenant également un moyen pour appliquer sur l'une des lignes de mot (WL) choisie un potentiel actif qui est :
    • soit (VDD+VT) supérieur à un potentiel d'alimentation (VDD), si le premier transistor d'accès est d'un premier type (type N),
    • soit (- VT) inférieur à un potentiel de masse (GND), si le premier transistor d'accès est d'un deuxième type (type P).
  4. Mémoire selon la revendication 1, dans laquelle l'amplificateur de lecture (SA') est un amplificateur différentiel en courant ou en tension.
  5. Mémoire selon la revendication précédente, dans laquelle l'amplificateur de lecture (SA') est un amplificateur dissymétrique.
  6. Procédé de lecture d'un point mémoire d'une mémoire selon la revendication 3, procédé au cours duquel on précharge la ligne de bit (BLREAD) et la ligne de référence (BLREF) en leur appliquant un potentiel de lecture (VDD), puis :
    • on sélectionne un point à lire (Pi) en appliquant un potentiel de sélection (VDD ou GND) sur une ligne de mot (WLi) associée au dit point à lire (Pi),
    • on rend flottantes la ligne de bit (BLREAD) et la ligne de référence (BLREF) puis :
    ➢ on détecte une différence entre le courant circulant dans la ligne de lecture et le courant circulant dans la ligne de référence, ou
    ➢ on détecte une différence de potentiel entre le potentiel présent sur la ligne de lecture et le potentiel présent sur la ligne de référence.
  7. Procédé d'écriture d'une donnée dans un point mémoire d'une mémoire selon l'une des revendications 1 à 5, procédé au cours duquel :
    • on sélectionne un point à écrire (Pi) en appliquant un potentiel actif sur une ligne de mot (WLi) associée au dit point à écrire (Pi)
    • on applique sur la ligne de bit (BLREAD) associée au point à écrire un potentiel de masse ou un potentiel d'alimentation (VDD), selon la donnée à écrire.
  8. Procédé selon la revendication précédente lorsqu'elle est combinée à la revendication 3, dans lequel le potentiel actif est supérieur au potentiel d'alimentation (VDD) ou inférieur au potentiel de masse (GND), selon le type du premier transistor d'accès (TAi).
  9. Procédé selon la revendication précédente, dans lequel le potentiel actif est, selon le type du premier transistor d'accès (TAi) .
    • soit supérieur à une somme du potentiel d'alimentation (VDD) et d'un potentiel de seuil (VT) du premier transistor d'accès (TAi),
    • soit l'opposé (-VT) du potentiel de seuil.
  10. Procédé selon la revendication 7 lorsqu'elle est combinée avec la revendication 2, au cours duquel on applique simultanément sur la grille du premier transistor d'accès et du deuxième transistor d'accès du point mémoire à écrire un potentiel actif égal au potentiel d'alimentation (VDD) ou au potentiel de masse, selon le type du premier transistor d'accès.
EP05366006A 2004-08-04 2005-07-28 Mémoire comprenant un point mémoire de type SRAM, procédé de lecture et procédé d'écriture associés. Expired - Fee Related EP1624460B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0408605A FR2874117A1 (fr) 2004-08-04 2004-08-04 Point memoire de type sram, memoire comprenant un tel point memoire, procede de lecture et procede d'ecriture associes

Publications (3)

Publication Number Publication Date
EP1624460A2 EP1624460A2 (fr) 2006-02-08
EP1624460A3 EP1624460A3 (fr) 2006-07-26
EP1624460B1 true EP1624460B1 (fr) 2009-06-03

Family

ID=34947739

Family Applications (1)

Application Number Title Priority Date Filing Date
EP05366006A Expired - Fee Related EP1624460B1 (fr) 2004-08-04 2005-07-28 Mémoire comprenant un point mémoire de type SRAM, procédé de lecture et procédé d'écriture associés.

Country Status (4)

Country Link
US (1) US7280387B2 (fr)
EP (1) EP1624460B1 (fr)
DE (1) DE602005014712D1 (fr)
FR (1) FR2874117A1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070160494A1 (en) * 2006-01-06 2007-07-12 Sands Daniel L Autoclave system using rfid tags on a case and/or instruments
TWI514379B (zh) * 2014-07-14 2015-12-21 Winbond Electronics Corp 降低漏電流的記憶體裝置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956815A (en) * 1988-09-30 1990-09-11 Texas Instruments Incorporated Memory cell with increased stability
US6198656B1 (en) * 1999-12-23 2001-03-06 Intel Corporation Asymmetric memory cell for single-ended sensing
US6262911B1 (en) * 2000-06-22 2001-07-17 International Business Machines Corporation Method to statically balance SOI parasitic effects, and eight device SRAM cells using same
US6707708B1 (en) * 2002-09-10 2004-03-16 Intel Corporation Static random access memory with symmetric leakage-compensated bit line
DE10255102B3 (de) * 2002-11-26 2004-04-29 Infineon Technologies Ag SRAM-Speicherzelle mit Mitteln zur Erzielung eines vom Speicherzustand unabhängigen Leckstroms

Also Published As

Publication number Publication date
EP1624460A2 (fr) 2006-02-08
US20060291273A1 (en) 2006-12-28
US7280387B2 (en) 2007-10-09
EP1624460A3 (fr) 2006-07-26
DE602005014712D1 (de) 2009-07-16
FR2874117A1 (fr) 2006-02-10

Similar Documents

Publication Publication Date Title
EP1833090B1 (fr) Cellules mémoire en technologie CMOS double-grille dotée de transistors à deux grilles independantes
EP2245632B1 (fr) Cellule mémoire sram à transistors double grille dotee de moyens pour ameliorer la marge en ecriture
FR2799874A1 (fr) Dispositif de memoire a semiconducteur
FR2640797A1 (fr) Dispositif de memoire electriquement effacable programmable a semi-conducteur et procede pour l'effacement et la programmation de celui-ci
FR2974666A1 (fr) Amplificateur de detection differentiel sans transistor de precharge dedie
EP3092646B1 (fr) Procédé et circuit pour programmer des cellules de mémoire non volatile d'une matrice mémoire volatile/non volatile
FR2774209A1 (fr) Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
FR2974667A1 (fr) Amplificateur de detection differentiel sans transistor de commutation
EP3010022B1 (fr) Cellule memoire a transistors de lecture de type tfet et mosfet
FR2957449A1 (fr) Micro-amplificateur de lecture pour memoire
EP3217407B1 (fr) Cellule memoire sram comprenant un n-tfet et un p-tfet
FR2974656A1 (fr) Amplificateur de detection differentiel sans transistor a grille de passage dedie
FR2753829A1 (fr) Circuit de lecture pour memoire non volatile fonctionnant avec une basse tension d'alimentation
FR3074604A1 (fr) Memoire sram a effacement rapide
EP2040264B1 (fr) Mémoire SRAM à cellule de référence de polarisation
FR2775382A1 (fr) Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant
EP1624460B1 (fr) Mémoire comprenant un point mémoire de type SRAM, procédé de lecture et procédé d'écriture associés.
FR3044460A1 (fr) Amplificateur de lecture pour memoire, en particulier une memoire eeprom
EP2977988B1 (fr) Mémoire non volatile à résistance programmable
FR2824176A1 (fr) Procede et dispositif de lecture de cellules de memoire dynamique
EP3598450B1 (fr) Memoire sram a courants de fuite reduits
FR2801410A1 (fr) Dispositif de memoire vive dynamique, et procede de lecture correspondant
FR2810150A1 (fr) Dispositif de memoire vive dynamique et procede de commande d'un acces en lecture d'une telle memoire
EP1168359A1 (fr) Procédé de commande d'un accès en lecture d'une mémoire vive dynamique et mémoire correspondante.
EP0996064B1 (fr) Cellule mémoire à programmation unique

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A2

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK YU

PUAL Search report despatched

Free format text: ORIGINAL CODE: 0009013

AK Designated contracting states

Kind code of ref document: A3

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK YU

17P Request for examination filed

Effective date: 20070116

17Q First examination report despatched

Effective date: 20070219

AKX Designation fees paid

Designated state(s): DE FR GB IT

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

RTI1 Title (correction)

Free format text: MEMORY COMPRISING A SRAM-TYPE MEMORY ELEMENT, ASSOCIATED READING METHOD AND WRITING METHOD

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB IT

REG Reference to a national code

Ref country code: GB

Ref legal event code: FG4D

Free format text: NOT ENGLISH

REF Corresponds to:

Ref document number: 602005014712

Country of ref document: DE

Date of ref document: 20090716

Kind code of ref document: P

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed

Effective date: 20100304

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20100202

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF FAILURE TO SUBMIT A TRANSLATION OF THE DESCRIPTION OR TO PAY THE FEE WITHIN THE PRESCRIBED TIME-LIMIT

Effective date: 20090603

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20110810

Year of fee payment: 7

Ref country code: GB

Payment date: 20110701

Year of fee payment: 7

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20120728

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

Effective date: 20130329

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20120731

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20120728