FR2903524A1

FR2903524A1 - Dispositif de memoire avec commande programmable de l'activation des amplificateurs de lecture.

Info

Publication number: FR2903524A1
Application number: FR0606122A
Authority: FR
Inventors: Francois Jacquet; Franck Genevaux
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2006-07-05
Filing date: 2006-07-05
Publication date: 2008-01-11
Anticipated expiration: 2026-07-05
Also published as: FR2903524B1; US20080008020A1; US7623400B2

Abstract

L'invention concerne un dispositif de mémoire comprenant un plan mémoire (MEM) constitué de cellules mémoires situées à l'intersection de lignes (WLi) et de colonnes (COLj), et un chemin de référence (CHdum) destiné à délivrer un signal d'activation (Act) des amplificateurs de lecture (SA) disposés au pied des colonnes du plan mémoire, ledit chemin comprenant des cellules mémoires de référence (CELDi) connectées entre deux lignes de bit de référence (DBL0, DBL1), des moyens de sélection (DWL) d'au moins une cellule de référence (CELD1,..., CLDn), destinée à décharger au moins une des lignes de bit de référence et des moyens de commande (MC) connectés aux deux lignes de bit de référence pour générer ledit signal d'activation, caractérisé en ce que ledit dispositif comprend des moyens de programmation (Decode) du nombre de cellules sélectionnées pour décharger au moins ladite ligne de bit de référence, pour ajuster temporellement la délivrance dudit signal d'activation.

Description

DISPOSITIF DE MEMOIRE AVEC COMMANDE PROGRAMMABLE DE L'ACTIVATION DES

AMPLIFICATEURS DE LECTURE La présente invention concerne le domaine des mémoires en circuit intégré et, plus particulièrement, la commande de la délivrance d'un signal d'activation des amplificateurs de lecture disposés au pied des colonnes de la mémoire. L'invention s'applique notamment, mais non exclusivement, aux mémoires vives statiques, dites mémoire SRAM (Static Random Access Memory). La figure 1 illustre schématiquement un plan mémoire MEM du type précité, qui comporte de façon classique des lignes de mot WLi et des colonnes COLj comportant chacune deux lignes de bit BLO et BL1. Les cellules mémoires d'un tel plan mémoire, non représentées à la figure 1 à des fins de simplification, sont connectées de façon différentielle entre deux lignes de bit BLO et BL1 de chaque colonne du plan mémoire et peuvent être activées par une ligne de mot WLi. Par ailleurs, des amplificateurs de lecture SA sont disposés au pied des colonnes du plan mémoire et sont classiquement activés par un signal d'activation délivré par des moyens de commande MC. Une cellule mémoire du plan mémoire est représentée sur la figure 2. Elle comprend un premier inverseur InvA et un deuxième inverseur InvB connectés tête-bêche entre un premier nœud A et un deuxième nœud B. Chaque inverseur InvA et InvB est constitué d'un transistor nMos, respectivement NO et N1, et d'un 2903524 2 transistor pMos, respectivement PO et Pi. Un premier transistor d'accès TA est prévu, dont un drain est connecté au nœud A, dont une grille est connectée à une ligne de mot WL du plan mémoire et dont une source est 5 connectée à une première ligne de bit BLO. Un deuxième transistor d'accès TB est également prévu dont un drain est connecté au nœud B, dont une grille est connectée à la ligne de mot WL et dont une source est connectée à la deuxième ligne de bit BL1 de la colonne de la 10 cellule mémoire. Pour programmer une cellule mémoire d'une colonne de cellules mémoire de la mémoire, on applique un potentiel Vdd sur la ligne de mot WL associée à la cellule à programmer et, selon la donnée 0 ou 1 à 15 programmer dans la cellule sélectionnée, on applique un potentiel nul (connexion à la masse) ou le potentiel Vdd sur la première ligne de bit BLO, et on applique sur la deuxième ligne de bit BL1 un potentiel inverse du potentiel appliqué sur la ligne BLO. Par exemple, 20 pour programmer un 0 logique dans la cellule mémoire de la figure 2, on applique VDD sur la ligne WL, ainsi que sur la ligne BL1 et on connecte la ligne BLO à la masse. Lors d'une opération de lecture de cette cellule 25 mémoire, les deux lignes BLO et BL1 sont préchargées à un potentiel d'alimentation Vdd, et la ligne de mot WL correspondant est soumise au potentiel Vdd pour sélectionner la cellule mémoire en lecture (les autres lignes de mot étant connectées à la masse). La ligne de mot WL étant au potentiel haut, les transistors d'accès TA et TB de la cellule sont passants. Selon l'exemple, 2903524 3 le noeud A étant à 0 et la ligne BLO étant préchargée à Vdd, un courant circule à travers le canal du transistor d'accès TA, qui va décharger la ligne BLO et ramener progressivement son potentiel à O. Par contre, 5 le noeud B de la cellule mémoire et la ligne de bit BL1 étant au même potentiel, la ligne BL1 est supposée rester à son état haut de précharge, soit au potentiel Vdd (en réalité, cette autre ligne de bits peut quand même être tirée à la masse en raison des courants de 10 fuite parasites des autres cellules mémoire connectées sur cette autre ligne de bit, mais le traitement de ce comportement parasite ne fait pas l'objet de la présente invention). L'amplificateur SA, disposé au pied de la colonne 15 mémoire, ayant ses deux entrées différentielles connectées respectivement à la première ligne de bit BLO et à la deuxième ligne de bit BL1, va alors détecter au bout d'un certain temps une différence de potentiel entre les lignes BLO et BL1 due à la décharge 20 progressive de la ligne BLO, et produire en conséquence une donnée correspondant à la donnée mémorisée dans la cellule mémoire, à savoir un 0 logique selon l'exemple. En raison de caractéristiques intrinsèques aux transistors constituant un amplificateur de lecture SA, 25 il est essentiel que l'amplificateur de lecture SA de la mémoire soit activé à un moment bien précis de l'opération de lecture pour que les signaux appliqués aux entrées permettent à l'amplificateur de détecter correctement la différence de potentiel attendue entre 30 les deux lignes de bit BLO et BL1 et ainsi obtenir la bonne valeur de lecture. Plus précisément, il est 2903524 4 nécessaire d'activer l'amplificateur différentiel SA situé au pied de la colonne lorsque le potentiel de la ligne de bit se déchargeant lors de la lecture est suffisamment descendue pour que la différence de 5 potentiel entre les deux lignes de bit soit supérieure à la tension de décalage d'entrée ( offset ) de l'amplificateur (cette tension de décalage, correspondant au seuil a partir duquel l'amplificateur de lecture est capable d'amplifier la donnée provenant 10 du point mémoire lu sans erreur, est due au variation des paramètres de fabrication). A cet effet, la mémoire est habituellement équipée d'un chemin de référence ( dummy path selon la terminologie anglo-saxonne), référencé CHdum sur la 15 figure 1, destiné à autoajuster temporellement la délivrance par les moyens de commande MC du signal d'activation des amplificateurs de lecture disposés respectivement au pied des colonnes du plan mémoire. Ce chemin de référence comporte une colonne de 20 référence, formée de deux lignes de bit de référence DBLO et DBL1. Des cellules mémoires de référence CELDi sont connectées sur cette colonne de référence, dont au moins l'une d'entre elles, référencée CLD1, est activée par une ligne de mot de référence DWL ( dummy word 25 fine selon la terminologie anglo-saxonne). La cellule mémoire de référence CELD1 activée par la ligne de mot de référence DWL est programmée de façon à décharger (tirer vers la masse) au moins l'une des lignes de bit de référence DBLO et DBL1. La ligne 30 de bit de référence qui est destinée à être déchargée lors de l'activation de la cellule de référence CELD1, 2903524 5 est alors utilisée, de façon connue en soit, pour générer le signal d'activation Act des amplificateurs de lecture du plan mémoire à travers les moyens de commande MC. En tant qu'exemple de réalisation, la 5 ligne de bit de référence (ou les deux connectées ensemble, lorsqu'on utilise la décharge des deux lignes de bit de référence pour la génération du signal d'activation) est connectée en entrée d'un inverseur (non représenté), prévu au sein des moyens de commande 10 MC pour délivrer le signal d'activation Act. En pratique, plusieurs cellules mémoires de référence, CELD1 à CELDn, sont en fait susceptibles d'être activées par la ligne de mot DWL, de manière à produire une décharge de la (ou des) ligne(s) de bit de 15 référence, qui soit plus rapide que la décharge d'une ligne de bit standard BLT d'une colonne du plan mémoire. La figure 3 illustre un exemple d'une cellule mémoire de référence CELDn, configurée pour décharger 20 les deux lignes de bits de référence DBLO et DBLl du chemin de référence lorsqu'elle est activée par DWL, aux fins de génération du signal d'activation des amplificateurs de lecture du plan mémoire. La cellule mémoire de référence comprend quatre transistors de 25 mémorisation N4/P4 et N5/P5, chaque paire de transistors en série, respectivement N4/P4 et N5/P5, formant un premier et un deuxième inverseur, et deux transistors d'accès N2 et N3. Le premier transistor d'accès N2 a son drain connecté à la sortie de 30 l'inverseur N4/P4, sa grille connectée à la ligne de mot de référence DWL et sa source connectée à la ligne 2903524 6 de bit de référence DBL1. Le deuxième transistor d'accès N3 a son drain connecté à la sortie de l'inverseur N5/P5, sa grille connectée à la ligne de mot de référence DWL et sa source connectée à la ligne 5 de bit de référence DBL1. Selon l'exemple de la figure 3, chaque cellule mémoire de référence, activée par la ligne de mot de référence DWL, est donc configurée de façon à tirer vers la masse, c'est-à-dire décharger, les deux lignes 10 de bit de référence DBLO et DBL1, ces deux dernière étant alors connectées ensemble en entrée de l'inverseur des moyens de commande MC prévu pour générer le signal d'activation. Pour ce faire, les entrées respectives de chaque 15 inverseur N4/P4 et N5/P5 de la cellule mémoire de référence sont connectées à Vdd (niveaux logique haut). Ainsi, les deux noeuds internes de la cellule, constitués par les sorties respectives de chacun des inverseurs, voient leur valeur fixée en dur. La grille 20 des transistors d'accès N2 et N3 étant connectées à la ligne de mot de référence DWL, lorsque cette dernière est activée, les lignes de bit de référence DBLO et DBL1 se déchargent respectivement à travers les transistors N3 et N5 et N2 et N4, qui sont alors 25 passants. Dans une variante, il est possible de n'utiliser qu'un seul côté de la cellule mémoire de référence, de sorte à utiliser la décharge d'une seule ligne de bit de référence pour générer le signal d'activation Act.

30 La figure 4 illustre une telle cellule mémoire de référence, qui, lorsqu'elle est activée par la ligne de 2903524 7 mot DWL, est configurée de façon à tirer vers la masse la ligne de bit de référence DBL1. Pour ce faire, les deux inverseurs N4/P4 et N5/P5 sont connectés tête-bêche, et l'entrée de l'inverseur N4/P4, rebouclée sur 5 la sortie de l'inverseur N5/P5, est connectée à Vdd. Les deux noeuds internes de la cellule, constitués par les sorties respectives de chacun des inverseurs, voient ainsi leur valeur fixée en dur. La grille du transistor d'accès N2 étant connectée à la ligne de mot 10 de référence DWL, lorsque celle-ci est activée, la ligne de bit de référence DBL1 se décharge à travers les transistors N2 et N4, tous deux étant alors passants. L'autre côté de la cellule mémoire n'est pas utilisée, la grille du transistor d'accès N3 étant 15 alors connectée à la masse Gnd. Par ailleurs, dans l'état de l'art, un circuit de retard est généralement prévu dans le chemin de référence et plus précisément intégré à la circuiterie de commande MC, pour pouvoir ajuster temporellement la 20 délivrance du signal d'activation des amplificateurs de lecture SA du plan mémoire, et ainsi obtenir un fonctionnement correcte de la mémoire dans toutes les situations. Typiquement, on utilise un circuit RC pour générer le retard ou une porte logique constituée d'une 25 pluralité d'inverseurs en série permettant de retarder la délivrance du signal d'activation. Cependant, une telle commande de l'activation des amplificateurs de lecture de la mémoire limite les possibilités d'intégration de cette dernière. En effet, 30 elle impose d'une part, comme précédemment expliqué, de fixer en dur la valeur des noeuds internes des cellules 2903524 mémoire de référence activées par la ligne de mot de référence, ce qui est contraignant au niveau des règles de design pour la fabrication de la mémoire et, d'autre part, de prévoir une circuiterie spécifique dans le 5 chemin de référence, en l'occurrence le circuit de retard, pour pouvoir ajuster temporellement au mieux la délivrance du signal d'activation des amplificateurs de lecture du plan mémoire. De plus, le délai ainsi généré par le circuit de retard n'étant pas lié au temps de 10 décharge de la ligne de bit, il a l'inconvénient de ne pas évoluer de la même manière que la décharge de la ligne de bit face aux variations des procédés de fabrication. La présente invention vise à remédier aux 15 inconvénients précités. L'invention propose donc un dispositif de mémoire comprenant un plan mémoire constitué de cellules mémoires situées à l'intersection de lignes et de colonnes du plan mémoire, et un chemin de référence 20 destiné à délivrer un signal d'activation des amplificateurs de lecture disposés au pied des colonnes du plan mémoire, ledit chemin de référence comprenant des cellules mémoires de référence respectivement connectées entre deux lignes de bit de référence, des 25 moyens de sélection d'au moins une cellule parmi lesdites cellules mémoires de référence, destinée à décharger au moins une des lignes de bit de référence et des moyens de commande connectés aux deux lignes de bit de référence pour générer ledit signal 30 d'activation, caractérisé en ce que ledit dispositif comprend des moyens de programmation du nombre de 2903524 9 cellules mémoires de référence sélectionnées pour décharger au moins ladite ligne de bit de référence, de manière à ajuster temporellement la délivrance dudit signal d'activation.

5 Avantageusement, les moyens de programmation comprennent au moins un signal binaire destiné à être appliqué aux cellules mémoire de référence sélectionnées, permettant d'activer au moins une cellule parmi lesdites cellules mémoire de référence 10 sélectionnées. Avantageusement, les cellules mémoires de référence destinées à décharger au moins une des lignes de bit de référence sont connectées par groupe d'un nombre prédéterminé de cellules le long du chemin de 15 référence, des signaux binaires de programmation étant associé respectivement à chaque groupe de cellules, permettant chacun d'activer l'ensemble des cellules du groupe correspondant. Selon un premier mode de réalisation de 20 l'invention, une cellule mémoire de référence programmée en sélection permet de décharger une seule ligne de bit de référence. Selon un second mode de réalisation de l'invention, une cellule mémoire de référence 25 programmée en sélection permet de décharger les deux lignes de bit de référence simultanément. Selon le second mode de réalisation, une cellule mémoire de référence programmée en sélection comprend un premier inverseur et un deuxième inverseur, un 30 premier transistor d'accès dont un drain est connecté en sortie du premier inverseur, dont une grille est 2903524 10 connectée aux moyens de programmation et dont une source est connectée à l'une des lignes de bit de référence, et un deuxième transistor d'accès, dont un drain est connecté en sortie du deuxième inverseur, 5 dont une grille est connectée aux moyens de programmation et dont une source est connectée à l'autre des lignes de bit de référence, l'entrée de chacun des deux inverseurs de la cellule mémoire étant connectée aux moyens de sélection.

10 De préférence, chaque inverseur comprend un transistor NMOS et un transistor PMOS connectés en série entre un potentiel d'alimentation et un potentiel de masse, les deux grilles de chacun desdits transistors recevant l'entrée de l'inverseur.

15 Selon une variante du second mode de réalisation, une cellule mémoire de référence programmée en sélection comprend un premier transistor de mémorisation, dont une source est connectée à un potentiel de masse, dont une grille est connectée aux 20 moyens de sélection et dont un drain est connecté à un drain d'un premier transistor d'accès dont une grille est connectée aux moyens de programmation et dont une source est connectée à l'une des lignes de bit de référence, et un deuxième transistor de mémorisation 25 dont une source est connectée à un potentiel de masse, dont une grille est connectée aux moyens de sélection et dont un drain est connecté à un drain d'un deuxième transistor d'accès, dont une grille est connectée aux moyens de programmation et dont une source est 30 connectée à l'autre des lignes de bit de référence.

2903524 11 De préférence,les moyens de sélection comprennent une ligne de mot de référence du chemin de référence. Selon un mode de réalisation, les moyens de commande pour délivrer le signal d'activation des 5 amplificateurs de lecture du plan mémoire comprennent un inverseur dont l'entrée est commandée par le courant de décharge de la ou des lignes de bit de référence connectées ensemble destinées à être déchargées. L'invention concerne encore un procédé de commande 10 de la délivrance d'un signal d'activation des amplificateurs de lecture disposés au pied des colonnes d'un plan mémoire d'une mémoire, cette dernière comprenant un chemin de référence comprenant des cellules mémoires de référence respectivement 15 connectées entre deux lignes de bit de référence, ledit procédé comprenant une étape consistant à sélectionner au moins une cellule de référence parmi lesdites cellules mémoires de référence, destinée à décharger au moins une des deux lignes de bit de référence utilisée 20 pour la génération dudit signal d'activation, et une étape consistant à programmer l'activation d'un nombre donné de cellules parmi ladite au moins une cellule mémoire de référence sélectionnée servant à décharger au moins ladite ligne de bit de référence, ledit nombre 25 programmé permettant d'ajuster temporellement la délivrance dudit signal d'activation. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre 30 d'exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles : 2903524 12 - la figure 1 illustre schématiquement un dispositif connue de mémoire de type SRAM équipé d'un chemin de référence pour la délivrance d'un signal d'activation à destination des amplificateurs de 5 lecture de la mémoire ; - la figure 2 illustre une architecture connue d'une cellule mémoire standard du plan mémoire selon la figure 1 ; - la figure 3 illustre un exemple de configuration 10 selon l'état de l'art, d'une cellule mémoire de référence du chemin de référence activée par la ligne de mot de référence ; - la figure 4 illustre une variante de réalisation de la cellule de la figure 3 ; 15 - la figure 5 illustre une cellule mémoire de référence, sélectionnée par la ligne de mot de référence pour la décharge des deux lignes de bit de référence, et modifiée selon les principes de la présente invention ; 20 - la figure 6 illustre une cellule selon la figure 5, simplifiée selon une variante de réalisation, et - la figure 7 illustre un mode de réalisation de l'invention pour la programmation des cellules mémoires de référence sélectionnées pour la décharge de la ou 25 des lignes de bit de référence. On a vu que la génération du signal d'activation des amplificateurs de lecture disposés au pied des colonnes du plan mémoire repose sur le courant de décharge des lignes de bit de référence (ou d'une seule 30 ligne de bit de référence dans une variante), qui 2903524 13 commande le basculement de l'inverseur des moyens de commande prévu pour délivrer le signal d'activation. Ainsi, selon que le seuil de basculement de l'inverseur est atteint plus ou moins rapidement, le 5 signal d'activation des amplificateurs de lecture va être délivré plus ou moins rapidement en sortie de l'inverseur. Or, le temps de décharge des lignes de bit de référence utilisées pour commander le basculement de l'inverseur est proportionnel au nombre de cellules 10 mémoires de référence sélectionnées dans le chemin de référence pour décharger les lignes de bit de référence. Aussi, le principe de l'invention consiste à pouvoir programmer le nombre de cellules mémoires de 15 référence sélectionnées par la ligne de mot de référence qui vont être effectivement utilisées pour décharger les lignes de bit de référence. L'invention cherche ainsi à pouvoir réaliser un retard programmable pour la délivrance du signal d'activation en jouant 20 uniquement sur le nombre de cellules mémoires de référence utilisées pour décharger les lignes de bit de référence. Pour ce faire, la figure 5 illustre une cellule mémoire de référence selon un exemple de réalisation de 25 l'invention, modifiée pour permettre de programmer son activation lorsqu'elle est sélectionnée par la ligne de mot de référence, pour décharger les deux lignes de bit de référence DBLO et DBLl. Le principe de l'invention est donc illustrée à la 30 figure 5 sur la base d'une cellule mémoire de référence configurée pour décharger les deux lignes de bit de 2903524 14 référence simultanément, lesquelles sont alors connectées ensemble en entrée de l'inverseur des moyens de commande prévu pour délivrer le signal d'activation des amplificateurs de lecture.

5 IL convient de noter qu'un mode de réalisation où un seul côté de la cellule mémoire de référence serait utilisé pour décharger une seule ligne de bit de référence, au lieu des deux, pour la génération du signal d'activation (sur la base du mode de réalisation 10 de la figure 4) pourrait mêmement être envisagé sans pour autant sortir du cadre de l'invention. Ainsi, en référence à la figure 5, la cellule mémoire de référence comprend quatre transistors de mémorisation formant un premier inverseur et un 15 deuxième inverseur, constitués chacun d'un transistor NMOS, respectivement N4 et N5, et d'un transistor PMOS, respectivement P4 et P5, connectés en série entre le potentiel d'alimentation Vdd et le potentiel de masse. L'entrée respective de chacun des deux inverseurs de la 20 cellule mémoire est connectée à la ligne de mot de référence DWL. La cellule comprend également les deux transistors d'accès N2 et N3. Chaque transistor d'accès N2 et N3 a son drain connecté en sortie d'un des deux inverseurs, respectivement N4/P4 et N5/P5, et sa source 25 connectée à l'une des lignes de bit de référence, respectivement DBLl et DBLO. Selon l'invention, les transistors d'accès N2 et N3 de la cellule mémoire sont commandés par des moyens de programmation Decode de la cellule mémoire, 30 permettant de programmer l'activation de la cellule concernée. Chacun des deux transistors d'accès de la 2903524 15 cellule reçoit donc sur sa grille le signal binaire de programmation Decode. Ainsi configurée, si on applique le potentiel d'alimentation Vdd sur la ligne DWL pour sélectionner 5 la cellule et que le signal Decode appliqué à la cellule mémoire est programmé de manière à activer les transistors d'accès N2 et N3 de la cellule (Decode = 1 logique), les transistors N3 et N5, respectivement N2 et N4, deviennent passants et un courant va décharger 10 les deux lignes de bit de référence DBLO et DBL1, qui ont été préalablement préchargées, et tirer progressivement leur potentiel vers la masse. Les deux lignes de bit de référence sont connectées ensemble de sorte que leur courant de décharge va commander 15 l'entrée de l'inverseur (par exemple) des moyens de commande prévu pour délivrer le signal d'activation des amplificateurs de lecture. Ainsi, en appliquant le potentiel Vdd sur la ligne de mot de référence DWL, on sélectionne l'ensemble des 20 cellules mémoires de référence CELD1 à CELDn connectées à la ligne de mot de référence et destinées à décharger les deux lignes de bit de référence DBLO et DBL1 et, grâce au signal de programmation Decode appliqué respectivement à chacune de ces cellules, on programme 25 l'activation d'un nombre prédéterminé de cellules devant être effectivement utilisées parmi l'ensemble des ces cellules mémoires de référence connectées à la ligne de mot de référence, pour la décharge des lignes de bit de référence. En ajustant de cette manière le 30 nombre de cellules mémoires de référence CELD1 à CELDn programmée en sélection, le temps de décharge des 2903524 16 lignes de bit de référence peut être programmé, revenant ainsi à ajuster temporellement la délivrance du signal d'activation des amplificateurs de lecture du plan mémoire.

5 La configuration illustrée dans l'exemple de la figure 5, avec le signal Decode commandant les grilles des transistors d'accès de la cellule, est préférée à une configuration alternative envisageable consistant à appliquer le signal DWL sur la grille des transistors 10 d'accès N2 et N3 et le signal Decode en entrée des inverseurs de la cellule. En effet, cette dernière configuration peut poser un problème de partage de charges. Plus précisément, si une cellule mémoire de 15 référence non programmée (Decode=O) est sélectionnée (DWL=l), son noeud interne va se décharger en même temps que la ligne de bit de référence. A l'accès suivant, le nœud interne de cette cellule étant déchargé, dès l'activation de la ligne de mot de référence DWL, une 20 partie des charges de la ligne de bit de référence va passer sur le noeud interne. La décharge de la ligne de bit de référence va alors en partie être due à ce phénomène parasite de partage de charges entre la ligne de bit de référence et cette cellule de référence non 25 programmée, et non pas seulement à la lecture des cellules mémoire de référence. Ce problème peut être gênant si le nombre de cellules mémoire de référence non programmées est important. La figure 6 illustre une variante de réalisation 30 de la cellule mémoire de la figure 5, où les transistors PMOS, respectivement P4 et P5, ont été 2903524 17 supprimés. La structure de la cellule est ainsi simplifiée Selon cet exemple de réalisation, la cellule mémoire de référence programmée en sélection comprend 5 un premier transistor de mémorisation N4, dont une source est connectée à la masse, dont une grille est connectée à la ligne de mot de référence DWL et dont un drain est connecté au drain du premier transistor d'accès N2 de la cellule, lequel transistor d'accès a 10 sa grille connectée aux moyens de programmation Decode et sa source connectée à la ligne de bit de référence DBL1. Un deuxième transistor de mémorisation N5 de la cellule a sa source connectée à la masse, sa grille connectée à la ligne de mot de référence DWL et son 15 drain connecté au drain du deuxième transistor d'accès N3 de la cellule, lequel a sa grille connectée aux moyens de programmation Decode et sa source connectée à l'autre ligne de bit de référence DBLO. La figure 7 illustre un exemple de réalisation 20 pour la mise en oeuvre de la programmation de l'activation, telle qu'illustré figure 5, d'un nombre donné de cellules mémoires de référence parmi l'ensemble des cellules sélectionnées pour la décharge de la ou des lignes de bit de référence.

25 Selon cet exemple de réalisation, seize cellules mémoires de référence, destinées à décharger la ou les lignes de bit de référence DBL, sont disposées en cinq groupes d'un nombre prédéterminé de cellules, respectivement GO, Gl, G2, G3 et G4, le long de la 30 colonne de référence, l'ensemble des cellules mémoires de référence de chaque groupe partageant la même ligne 2903524 18 de mot de référence DWL permettant de sélectionner les cellules destinées à décharger la ou les lignes de bit de référence. Le groupe GO comprend une cellule mémoire de 5 référence, le groupe Gi comprend deux cellules mémoires de référence, le groupe G2 comprend quatre cellules mémoire de référence, le groupe G3 comprend huit cellules mémoire de référence et le groupe G4 comprend une cellule mémoire de référence.

10 Avantageusement, chaque groupe de cellules mémoires de référence dispose de son propre signal de programmation du type Decode, respectivement DCO, DCl, DC2, DC3, la cellule de référence du dernier groupe G4 recevant en fait en tant que signal de programmation le 15 signal Vdd, de sorte à avoir toujours au moins une cellule de référence (celle du groupe G4) programmée en sélection et donc active pour décharger la ou les lignes de bit de référence DBL. Ainsi, chaque cellule d'un groupe donné reçoit le signal de programmation 20 associé à ce groupe. De cette manière, en fonction de la valeur des signaux binaires deprogrammation DCO à DC3 appliqués respectivement à chaque groupe de cellules, il est possible de programmer l'activation simultanée de une à 25 seize cellules mémoires de référence sélectionnées pour décharger la ou les lignes de bit de référence DBL. Par exemple, si on applique le potentiel de sélection vdd sur la ligne de mot de référence DWL et que le signal de programmation DCO est activée (DCO = 1 30 logique) tandis que tous les autres signaux de programmation associés aux autres groupes sont 2903524 19 inactivés (DC1 = DC2 = DC3 = 0 logique), on aura deux cellules mémoires de référence qui seront effectivement utilisées pour décharger la ou les lignes de bit de référence DBL. Selon un autre exemple, si le signal de 5 programmation DC1 est activé (DC1 = 1 logique) et que tous les autres signaux de programmation sont inactivés (DCO = DC2 = DC3 = 0 logique), on aura dans ce cas trois cellules mémoires de référence effectivement utilisées pour décharger la ou les lignes de bit de 10 référence DBL, etc. Grâce aux moyens de programmation prévu par l'invention permettant de programmer le nombre de cellules mémoires de référence qui vont être utilisées pour décharger la ou les lignes de bit de référence, il 15 devient alors possible d'ajuster temporellement, sans circuiterie spécifique dédiée à cet effet au niveau des moyens de commande, la délivrance du signal d'activation des amplificateurs de lecture. Cet ajustement temporel de la délivrance du signal 20 d'activation des amplificateurs de lecture repose sur une simple programmation de signaux binaires destinés à activer un nombre donné de cellules mémoires de référence sélectionnées par la ligne de mot de référence, qui vont être alors utilisées pour décharger 25 la ou les lignes de bit de référence. De plus, le délai généré évolue en fonction des variations des paramètres process de la même manière que la décharge d'une ligne de bit classique.

Claims

REVENDICATIONS

1. Dispositif de mémoire comprenant un plan mémoire (MEM) constitué de cellules mémoires situées à l'intersection de lignes (WLi) et de colonnes (COLj) du plan mémoire, et un chemin de référence (CHdum) destiné à délivrer un signal d'activation (Act) des amplificateurs de lecture (SA) disposés au pied des colonnes du plan mémoire, ledit chemin de référence comprenant des cellules mémoires de référence (CELDi) respectivement connectées entre deux lignes de bit de référence (DBLO, DBLl), des moyens de sélection (DWL) d'au moins une cellule (CELD1,...,CLDn) parmi lesdites cellules mémoires de référence, destinée à décharger au moins une des lignes de bit de référence et des moyens de commande (MC) connectés aux deux lignes de bit de référence pour générer ledit signal d'activation, caractérisé en ce que ledit dispositif comprend des moyens de programmation (Decode) du nombre de cellules mémoires de référence sélectionnées pour décharger au moins ladite ligne de bit de référence, de manière à ajuster temporellement la délivrance dudit signal d'activation.

2. Dispositif selon la revendication 1, caractérisé en ce que les moyens de programmation (Decode) comprennent au moins un signal binaire destiné à être appliqué aux cellules mémoire de référence sélectionnées, permettant d'activer au moins une 2903524 21 cellule parmi lesdites cellules mémoire de référence sélectionnées.

3. Dispositif selon la revendication 2, 5 caractérisé en ce que les cellules mémoires de référence destinées à décharger au moins une des lignes de bit de référence sont connectées par groupe (GO,..., G3) d'un nombre prédéterminé de cellules le long du chemin de référence, des signaux binaires de 10 programmation (DCO, DCl, DC2, DC3) étant associé respectivement à chaque groupe de cellules, permettant chacun d'activer l'ensemble des cellules du groupe correspondant. 15

4. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'une cellule mémoire de référence programmée en sélection permet de décharger une seule ligne de bit de référence (DBL1). 20

5. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce qu'une cellule mémoire de référence programmée en sélection permet de décharger les deux lignes de bit de référence (DBLO, DBLl) 25 simultanément.

6. Dispositif selon la revendication 5, caractérisé en ce qu'une cellule mémoire de référence programmée en sélection comprend un premier inverseur (N4/P4) et un deuxième inverseur (N5/P5), un premier transistor d'accès (N2) dont un drain est connecté en 2903524 22 sortie du premier inverseur, dont une grille est connectée aux moyens de programmation (Decode) et dont une source est connectée à l'une des lignes de bit de référence (DBLl), et un deuxième transistor d'accès 5 (N3), dont un drain est connecté en sortie du deuxième inverseur, dont une grille est connectée aux moyens de programmation (Decode) et dont une source est connectée à l'autre des lignes de bit de référence (DBLO), l'entrée de chacun des deux inverseurs de la cellule 10 mémoire étant connectée aux moyens de sélection (DWL).

7. Dispositif selon la revendication 6, caractérisé en ce que chaque inverseur comprend un transistor NMOS (N4, N5) et un transistor PMOS (P4, P5) 15 connectés en série entre un potentiel d'alimentation (Vdd) et un potentiel de masse, les deux grilles de chacun desdits transistors recevant l'entrée de l'inverseur. 20

8. dispositif selon la revendication 5, caractérisé en ce qu'une cellule mémoire de référence programmée en sélection comprend un premier transistor de mémorisation (N4), dont une source est connectée à un potentiel de masse, dont une grille est connectée 25 aux moyens de sélection (DWL) et dont un drain est connecté à un drain d'un premier transistor d'accès (N2) dont une grille est connectée aux moyens de programmation (Decode) et dont une source est connectée à l'une des lignes de bit de référence (DBLl), et un 30 deuxième transistor de mémorisation (N5) dont une source est connectée à un potentiel de masse, dont une 2903524 23 grille est connectée aux moyens de sélection (DWL) et dont un drain est connecté à un drain d'un deuxième transistor d'accès (N3), dont une grille est connectée aux moyens de programmation (Decode) et dont une source 5 est connectée à l'autre des lignes de bit de référence (DBLO).

9. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les 10 moyens de sélection (DWL) comprennent une ligne de mot de référence du chemin de référence.

10. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les 15 moyens de commande (MC) pour délivrer le signal d'activation (Act) des amplificateurs de lecture du plan mémoire comprennent un inverseur dont l'entrée est commandée par le courant de décharge de la ou des lignes de bit de référence connectées ensemble 20 destinées à être déchargées.

11. Procédé de commande de la délivrance d'un signal d'activation (Act) des amplificateurs de lecture disposés au pied des colonnes d'un plan mémoire d'une 25 mémoire (MEM), cette dernière comprenant un chemin de référence (CHdum) comprenant des cellules mémoires de référence (CELDi) respectivement connectées entre deux lignes de bit de référence (DBLO, DBL1), ledit procédé comprenant une étape consistant à sélectionner au moins 30 une cellule de référence (CELD1,...,CELDn) parmi lesdites cellules mémoires de référence, destinée à décharger au 2903524 24 moins une des deux lignes de bit de référence utilisée pour la génération dudit signal d'activation, et une étape consistant à programmer l'activation d'un nombre donné de cellules parmi ladite au moins une cellule 5 mémoire de référence sélectionnée servant à décharger au moins ladite ligne de bit de référence, ledit nombre programmé permettant d'ajuster temporellement la délivrance dudit signal d'activation.