FR3021455A1 - Procede d'aplanissement d'evidements remplis de cuivre - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 59
- 239000010949 copper Substances 0.000 claims abstract description 59
- 229910052802 copper Inorganic materials 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 49
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 238000005498 polishing Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000009499 grossing Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 14
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 14
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 13
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- 229910052750 molybdenum Inorganic materials 0.000 claims description 12
- 239000011733 molybdenum Substances 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 235000012431 wafers Nutrition 0.000 claims description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 239000011651 chromium Substances 0.000 claims description 7
- 229910052707 ruthenium Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- 239000010941 cobalt Substances 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 208000020401 Depressive disease Diseases 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000033458 reproduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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Abstract
L'invention concerne un procédé d'aplanissement d'une structure comportant un substrat (20) présentant une surface supérieure munie d'évidements et revêtue d'une couche barrière (26) continue surmontée d'une couche de cuivre continue remplissant au moins les évidements, le procédé comprenant les étapes successives suivantes : a) polissage mécano-chimique du cuivre, ce polissage étant sélectif par rapport à la couche barrière (26) de sorte que du cuivre reste dans les évidements (22) en retrait par rapport à la surface supérieure du substrat ; b) dépôt sur la surface exposée de la structure d'un matériau (34) recouvrant au moins le cuivre au niveau des évidements ; et c) polissage mécano-chimique aplanissant de la structure jusqu'à mettre à nu le substrat (20), le cuivre restant enfoui sous le matériau (34).
Description
B13295 - 14-GR4-0016 - DD15221CV 1 PROCEDE D'APLANISSEMENT D'EV1DEMENTS REMPLIS DE CUIVRE Domaine La présente demande concerne un procédé d'aplanissement d'une structure comprenant une face munie d'évidements remplis de cuivre.
Exposé de l'art antérieur Dans diverses applications, on souhaite réaliser une structure aplanie comprenant des évidements remplis de cuivre. Dans un exemple d'application, on prévoit d'assembler face à face deux puces ou tranches de circuits intégrés ayant chacune une telle face aplanie de sorte que les puces ou tranches puissent être liées par collage direct cuivre-cuivre. Par collage direct, on entend tout collage réalisé sans apport de matière adhésive. Ces collages peuvent être réalisés à température ambiante ou non, et être assistés ou non d'une compression extérieure. Si aucune thermocompression n'est utilisée, les contraintes en termes de planéité des faces à assembler sont importantes afin d'obtenir un collage satisfaisant. Une structure comprenant une face munie d'évidements remplis de cuivre affleurant au niveau de cette face est généra-20 lement réalisée en gravant les évidements, en remplissant les évidements de cuivre, et en aplanissant la surface de cette B13295 - 14-GR4-0016 - DD15221CV 2 structure de sorte que le cuivre affleure au niveau de cette face. Les figures lA à 1D sont des reproductions des figures lA à 1D de la demande de brevet FR2947481 qui décrit des étapes 5 successives d'un tel procédé d'aplanissement, dans le cas d'évidements ayant des largeurs de l'ordre de 10 pin. La figure lA représente une structure 2 avant aplanissement. La structure comprend une tranche de silicium 6 recouvert d'une couche d'oxyde de silicium 8 dans lequel des 10 évidements 11 ont été gravés. Une couche barrière de diffusion 9 en nitrure de titane a ensuite été déposée sur la couche d'oxyde de silicium 8 et une couche de cuivre 12 a été formée sur la couche barrière de sorte que le cuivre 12 remplisse les évidements 11. A cette étape, la surface supérieure du cuivre 15 comprend des marches 13. La figure 1B représente la structure de la figure lA après une première étape de polissage conduisant à une surface supérieure plane du cuivre 12. Pour cela, un polissage mécano-chimique avec un produit aplanissant est effectué. 20 La figure 1C représente la structure de la figure 1B après une deuxième étape de polissage pour retirer le cuivre reposant sur la surface supérieure de la couche barrière 9 et pour laisser en place des plots 10 en cuivre dans les évidements 11. Cette deuxième étape de polissage a été effectuée par un 25 polissage mécano-chimique avec un produit attaquant le cuivre sélectivement par rapport à la couche barrière 9. La figure 1D représente la structure de la figure 1C après le retrait, par un polissage mécano-chimique, de la couche barrière 9 disposée de part et d'autre des plots 10. 30 Il s'avère que le procédé décrit en relation avec les figures lA à 1D ne permet pas d'obtenir les résultats souhaités quand les dimensions des évidements et/ou des espaces entre ces évidements deviennent inférieures à 5 um, et plus particulièrement quand ces dimensions deviennent inférieures à 1 um.
B13295 - 14-GR4-0016 - DD15221CV 3 Résumé Ainsi, un mode de réalisation prévoit un procédé d'aplanissement d'une structure comportant un substrat présentant une surface supérieure munie d'évidements et revêtue d'une couche barrière continue surmontée d'une couche de cuivre continue remplissant au moins les évidements, le procédé comprenant les étapes successives suivantes : a) polissage mécano-chimique du cuivre, ce polissage étant sélectif par rapport à la couche barrière de sorte 10 que du cuivre reste dans les évidements en retrait par rapport à la surface supérieure du substrat ; b) dépôt sur la surface exposée de la structure d'un matériau recouvrant au moins le cuivre au niveau des évidements ; et 15 c) polissage mécano-chimique aplanissant de la structure jusqu'à mettre à nu le substrat, le cuivre restant enfoui sous ledit matériau. Selon un mode de réalisation, le procédé comprend en outre l'étape suivante : 20 d) polissage mécano-chimique aplanissant dudit matériau et du substrat, ce polissage mettant à nu le cuivre. Selon un mode de réalisation, le ou les matériaux de la couche barrière sont choisis dans le groupe comprenant le titane, le tantale, le nitrure de titane et le nitrure de 25 tantale, le chrome, le ruthénium, le cobalt et le molybdène. Selon un mode de réalisation, ledit matériau est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le nitrure de tantale, le chrome, le ruthénium, le molybdène, et le tungstène. 30 Selon un mode de réalisation, ledit matériau est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le nitrure de tantale, le molybdène, le chrome, le ruthénium, le tungstène, ou un diélectrique tel que de l'oxyde ou du nitrure de silicium avec des composés carbonés 35 et ou poreux.
B13295 - 14-GR4-0016 - DD15221CV 4 Selon un mode de réalisation, le substrat est une couche isolante. Selon un mode de réalisation, la couche isolante est une couche d'oxyde de silicium.
Un mode de réalisation prévoit une puce ou tranche semiconductrice dont une face comporte une couche munie d'évidements revêtus d'une couche barrière et remplis de cuivre, dont la surface supérieure est en retrait par rapport à la surface supérieure du substrat, le cuivre étant revêtu d'un matériau. Selon un mode de réalisation, le ou les matériaux de la couche barrière sont choisis dans le groupe comprenant le titane, le tantale, le nitrure de titane et le nitrure de tantale, le cobalt et le molybdène.
Selon un mode de réalisation, ledit matériau est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le nitrure de tantale, le molybdène, le tungstène. Un mode de réalisation prévoit une assemblage face à 20 face de deux puces ou tranches telles que ci-dessus comportant des zones dudit matériau de même topologie en regard les unes des autres. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 25 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures lA à 1D, décrites précédemment, sont des reproductions des figures lA à 1D de la demande de brevet 30 FR2947481 ; la figure 2 est une vue en coupe schématique représentant une structure obtenue après la mise en oeuvre du procédé d'aplanissement décrit en relation avec les figures lA à 1D ; les figures 3A et 3B sont des vues en en coupe schéma- 35 tiques représentant, à échelle nanométrique, une structure avant B13295 - 14-GR4-0016 - DD15221CV et après l'application du procédé d'aplanissement décrit en relation avec les figures lA à 1D ; les figures 4A à 4C sont des vues en coupe schéma- tiques illustrant un mode de réalisation d'un procédé 5 d'aplanissement ; la figure 4D est une vue en coupe schématique illustrant une étape supplémentaire du procédé décrit en relation avec les figures 4A à 4C ; et la figure 5 représente deux structures telles que celles de la figure 4C, accolées. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 2 est une vue en coupe schématique représen- tant une structure du type de celle de la figure 1C après que l'étape de polissage mécano-chimique décrite en relation avec la figure 1D a été effectuée. Dans cette structure les dimensions des évidements et des espaces entre les évidements sont infé- rieures à 5 pin. On constate qu'il apparaît des creux périphériques 15, en bordure du cuivre des plots 10. Ces creux ont une profondeur pouvant être comprise entre 1 et 50 nm et une largeur pouvant être comprise entre 1 nm et plusieurs gm. Les figures 3A et 3B représentent un exemple d'une structure comprenant, dans un substrat 20, des évidements 22 remplis de cuivre 24 avec interposition d'une couche barrière 26, respectivement avant et après l'application du procédé d'aplanissement décrit en relation avec les figures lA à 1D. Dans ces figures et dans les figures suivantes, on appelle "substrat" le matériau dans lequel sont formés les évidements. Ce substrat 20 peut être une couche isolante, par exemple une couche d'oxyde de silicium déposée sur un support ou un empilement sous-jacent. La couche barrière 26 est, par exemple, une couche de tantale revêtue de nitrure de tantale d'une épaisseur pouvant être comprise entre 1 et 100 nm, de préférence entre 10 B13295 - 14-GR4-0016 - DD15221CV 6 et 20 nm, par exemple égale à 15 nm. La structure représentée comprend deux régions : - une région 28 dense en évidements 22, à droite sur les figures, dans laquelle des évidements 22 forment un réseau d'évidements, les évidements du réseau étant espacés les uns des autres de moins de 5 pin, et - une région 30 peu dense en évidements 22, à gauche sur les figures, dans laquelle un évidement 22 d'une largeur non critique de 10 nm à 1 mm est espacé d'au moins 5 fun des évidements voisins. En figure 3A, le cuivre 24 a été déposé sur l'ensemble de la structure et forme une couche dont le fond des parties basses, en regard des évidements 22, est situé au-dessus de la surface supérieure de la couche barrière 26.
En figure 3B, une ligne 32 en traits pointillés illustre le niveau de la surface supérieure de la structure dans le cas d'un aplanissement idéal. En pratique, comme le montre cette figure, la surface supérieure de la structure après aplanissement par polissage mécano-chimique présente, à l'échelle nanométrique, de nombreux défauts, ces défauts pouvant être : - des creux périphériques 15 en bordure du cuivre 24 remplissant les évidements 22, et - une érosion générale de la face supérieure de la structure, cette érosion étant plus importante dans la région 28 dense en évidements que dans la région 30 peu dense en évidements. On constate que l'érosion de la surface supérieure de la structure augmente quand les dimensions des évidements et des espaces entre ces évidements diminuent. A titre d'exemple, 30 l'écart entre la ligne 32 et la surface supérieure de la région 28 d'évidements denses peut être supérieur à 10 nm. Par exemple, pour des évidements d'une largeur de 3 gm, l'écart est d'environ 15 nm dans le cas où l'espace entre les évidements est de 3 gm, et d'environ 50 nm dans le cas où l'espace entre les évidements 35 est de 1 gm.
B13295 - 14-GR4-0016 - DD15221CV 7 De tels défauts à la surface de la structure posent des problèmes technologiques sérieux, par exemple dans le cas d'un assemblage de deux puces par collage direct cuivre-cuivre. Il serait donc souhaitable de disposer d'un procédé 5 d'aplanissement d'une structure du type de celle de la figure lA ou 3A, tel que les défauts susmentionnés (creux périphériques et érosion de la face supérieure) soient supprimés. Les figures 4A à 4C illustrent un mode de réalisation d'étapes successives d'aplanissement d'une structure du type de 10 celle de la figure 3A. La figure 4A représente la structure de la figure 3A après réalisation des étapes d'aplanissement décrites en relation avec les figures 1B et 1C, c'est-à-dire après un polissage mécano-chimique aplanissant et attaquant le cuivre 24 sélective- 15 ment par rapport à la couche barrière 26. Dans ce mode de réalisation, le polissage mécano-chimique est effectué de sorte que le cuivre 24 remplissant les évidements 22 soit en retrait par rapport au niveau de la surface inférieure de portions supérieures 26A de la couche barrière 26. L'écart entre la 20 surface inférieure des portions 26A et la surface supérieure du cuivre 24 est au minimum de quelques dixièmes de nanomètres, par exemple 1 nm. Il peut aller jusqu'à 5 à 100 nm, selon le profil final recherché, comme on le verra ci-après. Comme on le verra ultérieurement, cet écart va permettre de protéger le cuivre 24 25 pendant l'étape de retrait des portions supérieures 26A de la couche barrière 26. Optionnellement, une étape de gravure sèche sélective du cuivre peut être réalisée à ce stade pour accroître légèrement cet écart. A l'étape illustrée en figure 4B, un matériau 34 a été 30 déposé. Ainsi, au niveau de chaque évidement 22, la face supé- rieure du cuivre 24 est revêtue d'une portion 34A de ce matériau 34. L'épaisseur minimum du matériau 34 est choisie de sorte qu'il protège le cuivre 24 sur toutes les zones. Ainsi, les portions 34A atteignent un niveau supérieur à celui de la 35 surface supérieure des portions 26A de la couche barrière.
B13295 - 14-GR4-0016 - DD15221CV 8 L'épaisseur du matériau 34 peut être comprise entre 1 et 100 nm, par exemple 15 nm. Le matériau 34 est choisi de telle sorte qu'il puisse être poli en même temps que le matériau formant la couche barrière 26 et que, compte tenu de l'écart entre la surface inférieure des portions 26A et la surface supérieure du cuivre 24, il reste au moins partiellement présent sur toute la surface de cuivre pendant l'étape ultérieure de retrait des portions supérieures 26A de la couche barrière 26. Il protège ainsi le cuivre pendant toute cette étape. A titre d'exemple, pour une couche barrière 26 en tantale revêtu de nitrure de tantale, le matériau 34 peut être du titane, du nitrure de titane, du tantale, du nitrure de tantale, du molybdène, de l'oxyde ou du nitrure de silicium. A l'étape illustrée en figure 4C, la surface supé- rieure de la structure a été aplanie par polissage mécano-chimique jusqu'à mettre à nu le substrat 20 tout en maintenant un résidu du matériau 34 sur toute la surface de cuivre. Ainsi les portions 26A de la couche barrière 26 ont été retirées alors que le cuivre était protégé par le matériau 34. La surface supérieure de chaque portion 34A revêtant le sommet du cuivre 24 des évidements 22 affleure au niveau de la surface mise à nu du substrat 20. A titre d'exemple, après cette étape, l'épaisseur des portions 34A est comprise entre 1 et 100 nm, par exemple 10 nm.
On pourra selon une première variante de réalisation s'arrêter à l'étape décrite en relation avec la figure 4C en laissant en place les portions 34A. Comme l'illustre la figure 5, cette première variante permet un collage entre les matériaux 34 de deux puces ou tranches 50 et 60 de même type. Dans ce cas, on aura choisi le matériau 34 pour qu'il soit électriquement conducteur et qu'il présente un effet de barrière de diffusion vis-à-vis du cuivre. Ainsi, en cas de désalignement entre les deux puces ou tranches 50 et 60, comme cela est représenté, il n'y aura pas de B13295 - 14-GR4-0016 - DD15221CV 9 diffusion du cuivre d'un plot 24 dans le diélectrique du substrat situé en face. Dans une deuxième variante de réalisation, le procédé décrit en relation avec les figures 4A à 4C est suivi d'une 5 étape supplémentaire de polissage mécano-chimique avec un produit chimique aplanissant pour éliminer les portions 34A. La figure 4D représente la structure de la figure 4C après que cette étape supplémentaire de polissage mécano-chimique a été réalisée, le polissage ayant été arrêté sur la 10 surface supérieure du cuivre 24 remplissant les évidements 22 (ou sous cette surface) de sorte que la surface mise à nu du cuivre 24 affleure finalement au niveau de la surface supérieure du substrat 20. Ainsi, par rapport au cas de la structure de la figure 4C, il n'y a pas de portions 34A du matériau 34 au sommet 15 du cuivre 24 remplissant les évidements 22. Dans cette deuxième variante, le matériau 34, qui est finalement éliminé peut, comme cela a été indiqué ci-dessus être un diélectrique. La structure des figures 4C et 4D a une surface supérieure dépourvue de creux périphériques 15 en bordure du 20 matériau 34 ou du cuivre 24 engendrés par le polissage mécano-chimique quelles que soient les dimensions des évidements et des intervalles entre évidements. En outre, dans ces structures, la surface supérieure de la région dense en évidements 28 est au même niveau que la surface supérieure de la région peu dense en 25 évidements 30. La mise en oeuvre du procédé d'aplanissement décrit en relation avec les figures 4A à 4C, ou de sa variante décrite en relation avec les figures 4A à 4D, permet l'obtention de structures dont la surface supérieure est plane, les différences de 30 niveau entre différentes régions de cette surface ne dépassant pas 5 nm, voire 2 nm. De telles structures pourront, par exemple, être assemblées l'une sur l'autre par collage direct du matériau 34 ou du cuivre 24 affleurant au niveau de la face de l'une des structures avec le matériau 34 ou le cuivre 24 35 affleurant au niveau de la face de l'autre structure.
B13295 - 14-GR4-0016 - DD15221CV 10 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que la structure décrite en relation avec les figures 3A, 3B, et 4A à 4D comprenne deux régions 28 et 5 30 munies d'évidements de dimensions différentes et en nombres différents, le nombre, les dimensions, la disposition et la topologie des évidements pourront être choisis par l'homme de l'art. Par exemple, on pourra réaliser des évidements traversant le substrat 20. La topologie des évidements pourra être adaptée 10 pour former, par exemple des plots, des vias ou des lignes métalliques de connexion. L'homme de l'art pourra choisir, pour les diverses couches décrites en relation avec les figures 4A à 4D, d'autres matériaux que ceux indiqués à titre d'exemple. En particulier, 15 le matériau de la couche barrière 26 indiqué comme étant du tantale revêtu de nitrure de tantale pourra être remplacé par d'autres matériaux choisis dans le groupe comprenant le titane revêtu de nitrure de titane, le tungstène, le chrome, le ruthénium, le molybdène et le cobalt. De plus, dans le cas de la 20 deuxième variante, le matériau de la couche 34 pourra être un diélectrique par exemple de l'oxyde ou du nitrure de silicium avec des composés carbonés et/ou poreux. Par ailleurs cette couche 34 pourra être composée de plusieurs couches des matériaux précités. En outre, bien que l'on ait décrit des 25 évidements dans un substrat 20 en oxyde de silicium, d'autres matériaux diélectriques pourront être utilisés, en particulier le nitrure de silicium, l'oxyde de silicium avec des composés carbonés poreux ou non poreux, le verre, des polymères et autres composés organiques.
30 Bien que l'on ait décrit un mode de réalisation d'étapes successives d'un procédé d'aplanissement, le nombre et/ou l'ordre de ces étapes pourront être modifiés. Par exemple, pour obtenir la structure de la figure 4D, les étapes décrites en relation avec les figures 4C et 4D seront de préférence 35 réalisées lors d'un seul et même polissage mécano-chimique B13295 - 14-GR4-0016 - DD15221CV 11 aplanissant s'arrêtant sur la surface supérieure du cuivre 24 remplissant les évidements 22. L'homme de l'art saura mettre en oeuvre les procédés de polissage mécano-chimique décrits ici de façon connue. Il 5 pourra par exemple utiliser des équipements industriels FREX300S de Ebara ou Reflexion Low K de Applied Materials. Le polissage du cuivre sera par exemple effectué sur un tissu IC1000 de Dow Chemical et le produit dit Cu DCM-C74 de Fujimi. Le polissage de la barrière sera par exemple effectué avec le produit Cabot 10 B7001 sur un tissu Cabot D200.
Claims (11)
- REVENDICATIONS1. Procédé d'aplanissement d'une structure comportant un substrat (20) présentant une surface supérieure munie d'évidements (22) et revêtue d'une couche barrière (26) continue surmontée d'une couche de cuivre (24) continue remplissant au moins les évidements, le procédé comprenant les étapes successives suivantes : a) polissage mécano-chimique du cuivre (24), ce polissage étant sélectif par rapport à la couche barrière (26) de sorte que du cuivre reste dans les évidements (22) en retrait 10 par rapport à la surface supérieure du substrat (20) ; b) dépôt sur la surface exposée de la structure d'un matériau (34) recouvrant au moins le cuivre au niveau des évidements ; et c) polissage mécano-chimique aplanissant de la struc15 ture jusqu'à mettre à nu le substrat (20), le cuivre restant enfoui sous ledit matériau (34).
- 2. Procédé selon la revendication 1, comprenant en outre l'étape suivante : d) polissage mécano-chimique aplanissant dudit 20 matériau (34) et du substrat (20), ce polissage mettant à nu le cuivre (24).
- 3. Procédé selon la revendication 1 ou 2, dans lequel le ou les matériaux de la couche barrière (26) sont choisis dans le groupe comprenant le titane, le tantale, le nitrure de titane 25 et le nitrure de tantale, le chrome, le ruthénium, le cobalt et le molybdène.
- 4. Procédé selon la revendication 1 ou 3, dans lequel ledit matériau (34) est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le nitrure de tantale, 30 le chrome, le ruthénium, le molybdène, et le tungstène.
- 5. Procédé selon la revendication 2, dans lequel ledit matériau (34) est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le nitrure de tantale, le molybdène, le chrome, le ruthénium, le tungstène, ou unB13295 - 14-GR4-0016 - DD15221CV 13 diélectrique tel que de l'oxyde ou du nitrure de silicium avec des composés carbonés et ou poreux.
- 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le substrat (20) est une couche isolante.
- 7. Procédé selon la revendication 6, dans lequel ladite couche isolante est une couche d'oxyde de silicium.
- 8. Puce ou tranche semiconductrice dont une face comporte une couche (20) munie d'évidements (22) revêtus d'une couche barrière (26) et remplis de cuivre (24), dont la surface supérieure est en retrait par rapport à la surface supérieure du substrat (20), le cuivre étant revêtu d'un matériau (34).
- 9. Puce ou tranche selon la revendication 8, dans laquelle le ou les matériaux de la couche barrière (26) sont choisis dans le groupe comprenant le titane, le tantale, le nitrure de titane et le nitrure de tantale, le cobalt et le molybdène.
- 10. Puce ou tranche selon la revendication 8 ou 9, dans laquelle ledit matériau (34) est choisi dans le groupe comprenant le titane, le nitrure de titane, le tantale, le 20 nitrure de tantale, le molybdène, le tungstène.
- 11. Assemblage face à face de deux puces ou tranches (50, 60) selon l'une quelconque des revendications 8 à 10 comportant des zones dudit matériau (34) de même topologie en regard les unes des autres.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1454578A FR3021455B1 (fr) | 2014-05-21 | 2014-05-21 | Procede d'aplanissement d'evidements remplis de cuivre |
US14/706,579 US9620385B2 (en) | 2014-05-21 | 2015-05-07 | Method of planarizing recesses filled with copper |
US15/447,410 US9865545B2 (en) | 2014-05-21 | 2017-03-02 | Plurality of substrates bonded by direct bonding of copper recesses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1454578A FR3021455B1 (fr) | 2014-05-21 | 2014-05-21 | Procede d'aplanissement d'evidements remplis de cuivre |
Publications (2)
Publication Number | Publication Date |
---|---|
FR3021455A1 true FR3021455A1 (fr) | 2015-11-27 |
FR3021455B1 FR3021455B1 (fr) | 2017-10-13 |
Family
ID=51225767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1454578A Active FR3021455B1 (fr) | 2014-05-21 | 2014-05-21 | Procede d'aplanissement d'evidements remplis de cuivre |
Country Status (2)
Country | Link |
---|---|
US (2) | US9620385B2 (fr) |
FR (1) | FR3021455B1 (fr) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3021455B1 (fr) * | 2014-05-21 | 2017-10-13 | St Microelectronics Crolles 2 Sas | Procede d'aplanissement d'evidements remplis de cuivre |
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US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
TWI822659B (zh) | 2016-10-27 | 2023-11-21 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
US10515913B2 (en) | 2017-03-17 | 2019-12-24 | Invensas Bonding Technologies, Inc. | Multi-metal contact structure |
US10446441B2 (en) | 2017-06-05 | 2019-10-15 | Invensas Corporation | Flat metal features for microelectronics applications |
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GB2584372B (en) * | 2018-02-22 | 2022-04-13 | Massachusetts Inst Technology | Method of reducing semiconductor substrate surface unevenness |
US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
US10790262B2 (en) | 2018-04-11 | 2020-09-29 | Invensas Bonding Technologies, Inc. | Low temperature bonded structures |
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KR20210024893A (ko) | 2019-08-26 | 2021-03-08 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
WO2021236361A1 (fr) | 2020-05-19 | 2021-11-25 | Invensas Bonding Technologies, Inc. | Structure latéralement non confinée |
US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
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CN102915962A (zh) * | 2012-11-12 | 2013-02-06 | 上海华力微电子有限公司 | 铜金属覆盖层的制备方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8119500B2 (en) * | 2007-04-25 | 2012-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer bonding |
US9425155B2 (en) * | 2014-02-25 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer bonding process and structure |
FR3021455B1 (fr) * | 2014-05-21 | 2017-10-13 | St Microelectronics Crolles 2 Sas | Procede d'aplanissement d'evidements remplis de cuivre |
-
2014
- 2014-05-21 FR FR1454578A patent/FR3021455B1/fr active Active
-
2015
- 2015-05-07 US US14/706,579 patent/US9620385B2/en active Active
-
2017
- 2017-03-02 US US15/447,410 patent/US9865545B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US9620385B2 (en) | 2017-04-11 |
FR3021455B1 (fr) | 2017-10-13 |
US20170179035A1 (en) | 2017-06-22 |
US9865545B2 (en) | 2018-01-09 |
US20150340269A1 (en) | 2015-11-26 |
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