FR2963478A1 - Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. - Google Patents
Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. Download PDFInfo
- Publication number
- FR2963478A1 FR2963478A1 FR1056159A FR1056159A FR2963478A1 FR 2963478 A1 FR2963478 A1 FR 2963478A1 FR 1056159 A FR1056159 A FR 1056159A FR 1056159 A FR1056159 A FR 1056159A FR 2963478 A1 FR2963478 A1 FR 2963478A1
- Authority
- FR
- France
- Prior art keywords
- front face
- wafer
- passive component
- electrical connection
- plates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000003990 capacitor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 13
- 238000005538 encapsulation Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims description 6
- 235000012431 wafers Nutrition 0.000 description 44
- 239000010410 layer Substances 0.000 description 20
- 239000004020 conductor Substances 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
- H05K2203/1469—Circuit made after mounting or encapsulation of the components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Procédé de fabrication d'un dispositif semi-conducteur, et dispositif semi-conducteur, dans lesquels une plaquette (2), présentant une face frontale, comprend au moins une puce de circuits intégrés (6) présentant une face avant de connexion électrique, au moins un composant passif (7) présentant une face avant et comprenant des plaques conductrices séparées par des plaques diélectriques, formant des condensateurs, et un bloc d'encapsulation (5) dans lequel la puce de circuits intégrés et le composant passif sont noyés, une face avant du bloc d'encapsulation, la face avant de la puce de circuits intégrés et la face avant du composant passif formant la face frontale de la plaquette ; et des moyens de connexion électrique (26, 28, 30) relient au moins certaines desdites plaques conductrices et la puce de circuits intégrés, ces moyens de connexion électrique étant formés sur la face frontale de la plaquette et/ou sur la face arrière de la plaquette, au travers du bloc d'encapsulation et sur la face frontale de la plaquette.
Description
GRB 10-2007FR 1 Dispositif semi-conducteur comprenant un composant passif de condensateurs et procédé pour sa fabrication.
La présente invention concerne le domaine des dispositifs semi-conducteurs. I1 est connu de réaliser des plaquettes reconstituées comprenant, dans des emplacements, des puces de circuits intégrés noyées dans une matière d'encapsulation et de scier ces plaquettes de façon à former des dispositifs semi-conducteurs individualisés. Néanmoins, il n'est pas possible aujourd'hui d'intégrer dans les plaquettes, dans le voisinage des puces, des condensateurs tels que ceux couramment utilisés, notamment à cause de leurs formes et de leurs moyens de connexion électrique. I1 est proposé un procédé de fabrication d'un dispositif semi-conducteur. Ce procédé comprend : placer, sur au moins un emplacement d'une surface de réception d'un support, une face avant de connexion électrique d'au moins une puce de circuits intégrés et une face avant d'au moins un composant passif comprenant des plaques conductrices séparées par des plaques diélectriques formant des condensateurs ; et former sur ladite surface de réception une couche d'une matière d'encapsulation de façon à obtenir, dans ledit emplacement, une plaquette comprenant un bloc d'encapsulation dans lequel la puce et le composant passif sont noyés et présentant une face frontale la face avant de la puce et la face avant du composant passif ; puis relier sélectivement au moins certaines desdites plaques conductrices à la puce, de telle sorte qu'au moins certains des condensateurs soient reliés à la puce. I1 est ainsi possible de pré-fabriquer un composant passif de structure simple, de l'intégrer dans le bloc d'encapsulation, puis de constituer un ou plusieurs condensateurs, selon le besoin, lors de la réalisation des connexions électriques à la puce.
Le procédé peut comprendre : former au moins une piste avant de connexion électrique sur la face frontale de la plaquette.
Le procédé peut comprendre : former au moins une piste arrière de connexion électrique sur la face arrière de la plaquette, un via de connexion électrique au travers de la plaquette et une piste avant de connexion électrique sur la face frontale de la plaquette, la piste arrière et la piste avant étant reliées par le via de connexion électrique. Le procédé peut comprendre : placer le composant passif de telle sorte que lesdites plaques s'étendent perpendiculairement à ladite surface de réception, puis relier sélectivement au moins certains des champs desdites plaques conductrices à la puce. Le procédé peut comprendre : placer le composant passif de telle sorte que lesdites plaques s'étendent parallèlement à ladite surface de réception. Le procédé peut comprendre : placer un composant passif présentant une plaque diélectrique sur la surface de réception, puis former au moins une plaque conductrice additionnelle sur la face avant de cette plaque diélectrique pour former un condensateur comprenant cette plaque conductrice et la plaque conductrice adjacente du composant passif, séparées par cette première plaque diélectrique.
I1 est également proposé un dispositif semi-conducteur, qui comprend une plaquette présentant une face frontale et comprenant au moins une puce de circuits intégrés présentant une face avant de connexion électrique, au moins un composant passif présentant une face avant et comprenant des plaques conductrices séparées par des plaques diélectriques, formant des condensateurs, et un bloc d'encapsulation dans lequel la puce de circuits intégrés et le composant passif sont noyés, une face avant du bloc d'encapsulation, la face avant de la puce de circuits intégrés et la face avant du composant passif formant la face frontale de la plaquette ; et des moyens de connexion électrique reliant au moins certaines desdites plaques conductrices et la puce de circuits intégrés, ces moyens de connexion électrique étant formés sur la face frontale de la plaquette et/ou sur la face arrière de la plaquette, au travers du bloc d'encapsulation et sur la face frontale de la plaquette.
Le composant passif peut comprendre des plaques qui s'étendent perpendiculairement à la face frontale de la plaquette, les moyens de connexion électrique étant reliés aux champs des plaques conductrices.
Lesdites plaques peuvent s'étendre sur l'épaisseur de la plaquette. Le composant passif peut comprendre des plaques qui s'étendent parallèlement à la face frontale de la plaquette. Le composant passif peut comprendre une plaque diélectrique adjacente à la face frontale de la plaquette, au moins une plaque conductrice étant formée sur la face avant de cette plaque diélectrique, par exemple en même temps qu'au moins une piste de connexion à la puce. Des dispositifs semi-conducteurs vont maintenant être décrits à titre d'exemples non limitatifs, illustrés par le dessin sur lequel : - la figure 1 représente une coupe un dispositif semi- conducteur ; - la figure 2 représente une vue frontale du dispositif semi-conducteur de la figure 1, sans couche superficielle ; - la figure 3 représente une vue en perspective d'un composant passif du dispositif semi-conducteur de la figure 1 ; - la figure 4 représente le dispositif semi-conducteur de la figure 1, selon une étape de fabrication ; - la figure 5 représente le dispositif semi-conducteur de la figure 1, selon une autre étape de fabrication ; - la figure 6 représente le dispositif semi-conducteur de la figure 1, selon une autre étape de fabrication ; - la figure 7 représente le dispositif semi-conducteur de la figure 1, selon une autre étape de fabrication ; - la figure 8 représente une coupe un autre dispositif semi- conducteur ; - la figure 9 représente une vue frontale du dispositif semi-conducteur de la figure 8, sans couche superficielle ; - la figure 10 représente une vue en perspective d'un composant passif du dispositif semi-conducteur de la figure 8 ; - la figure 11 représente le dispositif semi-conducteur de la figure 8, selon une étape de fabrication ; - la figure 12 représente le dispositif semi-conducteur de la figure 8, selon une autre étape de fabrication ; - la figure 13 représente le dispositif semi-conducteur de la figure 8, selon une autre étape de fabrication ; - et la figure 14 représente le dispositif semi-conducteur de la figure 8, selon une autre étape de fabrication. Un dispositif semi-conducteur 1 illustré sur les figures 1 à 3 comprend une plaquette 2 qui présente une face frontale 3 et une face arrière 4, parallèles. La plaquette 2 comprend un bloc d'une matière d'encapsulation diélectrique 5 dans lequel sont noyés une puce de circuits intégrés préfabriquée 6 et un composant passif préfabriqué 7, placés de telle sorte qu'une face avant 8 de la puce 6, dans laquelle sont formés les circuits intégrés et qui présente des plots de connexion électrique, une face avant 9 du composant passif 7 et une face avant 10 du bloc d'encapsulation 5 soient dans un même plan constituant la face frontale 3 de la plaquette 2, le composant passif 7 étant placé latéralement et à distance de la puce 6. Ainsi, la face avant 8 de la puce 6 et la face avant 9 du composant passif 7 ne sont pas couvertes par le bloc d'encapsulation 5.
Le composant passif 7 comprend une pluralité de plaques superposées, disposées parallèlement à la face frontale 3 de la plaquette 2. Selon l'exemple représenté, le composant passif 7 comprend successivement, dans le sens de l'épaisseur de la plaquette 2, une plaque diélectrique 11 présentant la face 9 précitée, une plaque conductrice 12, une plaque diélectrique 13 et une plaque conductrice 14, les plaques conductrices 12 et 14 étant par exemple métalliques. La plaque 12 recouvre complètement la plaque 11, la plaque 13 ne recouvre pas complètement la plaque 12 et la plaque 14 recouvre complètement la plaque 13, la plaque conductrice 14 étant, dans l'exemple représenté, à distance de la face arrière 4 de la plaquette 2. Sur la face frontale 3 de la plaquette 2, sont formées deux plaques avant conductrices 15 et 16, qui sont reliées à des plots de connexion électrique de la face avant 8 de la puce 6 par des pistes avant de connexion électrique 17 et 18, les plaques conductrices 15 et 16 étant localisées sur la face frontale 9 de la plaque diélectrique 11 et étant distantes l'une de l'autre. Les plaques avant conductrices 15 et 16 présentent la même épaisseur que les pistes avant de connexion électrique 17 et 18. En arrière des plaques 12 et 14 et entre ces plaques 12 et 14 et la face arrière 4 de la plaquette 2, sont aménagés des trous 19 et 20 dans le bloc d'encapsulation 5, qui sont remplis d'une matière conductrice de façon à former des vias de connexion électrique 21 et 22. Selon une variante, le composant passif 7 pourrait présenter la même épaisseur que la plaquette 2. Dans ce cas, le via de connexion électrique 22 pourrait être supprimé. Latéralement à la puce 6 et au composant passif 7 et entre la face frontale 3 et la face arrière 4 de la plaquette 2, des trous traversants 23 et 24 sont aménagés dans le bloc d'encapsulation 5 et sont remplis d'une matière conductrice de façon à former des vias de connexion électrique 25 et 26. Sur la face frontale 3 de la plaquette 2, sont formées des pistes avant de connexion électrique 27 et 28 reliant respectivement les vias 25 et 26 à des plots de connexion électrique de la face avant 8 de la puce 6 et, sur la face arrière 4 de la plaquette 2, sont formées des pistes arrière de connexion électriques 29 et 30 reliant respectivement les vias 21 et 22 et les vias 25 et 26.
Ainsi, le composant passif 7 définit trois condensateurs reliés à la puce 6 , à savoir un premier condensateur C l comprenant la plaque conductrice 12 et la plaque conductrice 15 séparées par la plaque diélectrique 11, un second condensateur C2 comprenant la plaque conductrice 12 et la plaque conductrice 16 séparées par la plaque diélectrique 11, et un troisième condensateur C3 comprenant les plaques conductrices 12 et 14 séparées par la plaque diélectrique 13. Sur la face frontale 3 de la plaquette 2 et recouvrant les plaques conductrices 15 et 16 et les pistes de connexion électrique 17, 18, 27 et 28, est aménagée une couche diélectrique 31, intégrant un réseau de connexion électrique 32 permettant de relier sélectivement des plots de connexion électrique de la face avant 8 de la puce 6 et des billes extérieures de connexion électrique 33 placées sur une face frontale de la couche 31.
Sur la face arrière 4 de la plaquette 2 et recouvrant les pistes de connexion électrique 29 et 30, est aménagée une couche diélectrique de protection 34. Le dispositif semi-conducteur 1 peut être réalisé de la manière suivante, en mettant en oeuvre de façon adaptée les moyens utilisés dans le domaine de la microélectronique. Comme illustré sur la figure 4, on dispose, respectivement sur des emplacements adjacents 35, par exemple carrés, d'une surface de réception 36 d'un support 37, des puces 6 et des composants passifs 7, en plaçant leurs faces avant 8 et 9 contre la surface de réception 36, la surface de réception 36 étant par exemple auto-collante. Comme illustré sur la figure 5, on forme une couche d'encapsulation 38 sur la surface de réception 36 du support 37, noyant les puces 6 et les composants passifs 7 et on procède à un dressage ou désépaississement de cette couche 38, par exemple jusqu'à la face arrière des puces 6 de façon à obtenir une grande plaquette reconstituée 39 formant, respectivement dans les emplacements 35, des blocs encapsulation 5 portant des puces 6 et des composants passifs 7. Puis, comme illustré sur la figure 6, on réalise, respectivement dans les emplacements 35, les trous 19, 20, 23 et 24 dans la couche d'encapsulation 38 et on remplit ces trous d'une matière conductrice de façon à former les vias 21, 22, 25 et 26 dans respectivement les blocs encapsulation 5. Puis, comme partiellement illustré sur la figure 7, on réalise sur la face frontale 3 de la plaquette 2, la couche 31, en y intégrant respectivement dans les emplacements 35 et sur le même niveau de métallisation, les plaques conductrices 15 et 16, les pistes avant de connexion électrique 17, 18, 27 et 28 et le réseau de connexion électrique 32. Une couche intermédiaire diélectrique pourrait être formée directement sur la face frontale de la plaquette 2, les plaques conductrices 15 et 16, les pistes avant de connexion électrique 17, 18, 27 et 28 et le réseau de connexion électrique 32 étant alors réalisés sur cette couche intermédiaire diélectrique et traversant cette dernière aux endroits souhaités de connexion électrique. Par ailleurs, le réseau de connexion électrique 32 pourrait néanmoins présenter plusieurs niveaux métalliques. Puis, on réalise sur la face arrière 4 de la plaquette 2, la couche 34, en y intégrant respectivement dans les emplacements 35 et sur le même niveau de métallisation, les pistes arrière de connexion électrique 29 et 30. Puis, on place les billes de connexion électrique 33 sur la couche avant 31. Enfin, on singularise, le long des bords des emplacements 35, la grande plaquette 39 finalement obtenue, par exemple par sciage, de façon à obtenir une pluralité de dispositifs semi-conducteur 1. I1 résulte de ce qui précède que c'est lorsque l'on réalise les plaques avant conductrices 15 et 16, en même temps que les pistes avant de connexion électrique 17 et 18, que l'on détermine les valeurs des capacités des condensateurs C l et C2, notamment en choisissant les surfaces de ces plaques 15 et 16. Bien entendu, on pourrait choisir de réaliser un ou plusieurs condensateurs en formant une ou plusieurs plaques conductrices sur la face frontale 3, en même temps qu'une ou plusieurs pistes de connexion électrique à la puce 6. De plus, disposant d'un composant passif préfabriqué, comprenant plusieurs condensateurs, on pourrait ne connecter que certains des condensateurs, en fonction de la puce 6 utilisée et des besoins liés au fonctionnement et aux applications de cette dernière.
Un autre dispositif semi-conducteur 50 illustré sur les figures 8 à 10 comprend une plaquette 51 qui présente une face frontale 52 et une face arrière 53, parallèles. La plaquette 51 comprend un bloc d'une matière d'encapsulation 54 dans lequel sont noyés une puce de circuits intégrés préfabriquée 55 et un composant passif préfabriqué 56 placés de telle sorte qu'une face avant de connexion électrique 57 de la puce 55, une face avant 58 du composant passif 56 et une face avant 59 du bloc d'encapsulation 5 soient dans un même plan constitué par la face frontale 52 de la plaquette 51, le composant passif 56 étant placé latéralement et à distance de la puce 55. Le composant passif 56 comprend une pluralité de plaques superposées, disposées perpendiculairement à la face frontale 52 de la plaquette 51. Selon l'exemple représenté, le composant passif 56 comprend quatre plaques conductrices parallèles 60, 61, 62 et 63, par exemple métalliques, séparées par trois plaques diélectriques 64, 65 et 66, de façon à former trois condensateurs CIO, C l l et C12. Les plaques conductrices 60-63 et les plaques diélectriques 64-66 sont placées de façon à présenter des champs avant qui constituent la face 58 du composant passif 56, dans le plan de la face frontale 57 de la plaquette 51, et des champs arrière opposés qui sont dans le plan de la face arrière 53 de la plaquette 51, les plaques conductrices 60-63 et les plaques diélectriques 64-66 présentant en conséquence, entre ces champs opposés, une largeur correspondant à l'épaisseur de la plaquette 51. A titre d'exemple, les condensateurs C10-C12 peuvent être reliés à la puce 55 de la manière suivante. Par exemple, des pistes avant de connexion électrique 67, 68 et 69 peuvent être formées sur la face frontale 52 de la plaquette 51 pour relier les champs avant des plaques conductrices 60, 61 et 62 à des plots avant de la puce 55, en s'étendant sur ces champs avant et sur ces plots, de telle sorte que les condensateurs C I O et C l l sont reliés à la puce 55 respectivement par les pistes avant 67 et 68 et par les pistes avant 68 et 69.
En outre, le bloc d'encapsulation 54 peut présenter un trou traversant 70 rempli d'une matière constituant un via de connexion électrique 71, une piste avant de connexion électrique 72 peut être formée sur la face frontale 52 de la plaquette 51 pour relier le via 71 et un plot avant de la puce 55, en s'étendant sur ce via et ce plot, et une piste arrière de connexion électrique 73 peut être formée sur la face arrière 53 de la plaquette 51 pour relier le via 71 et le champ arrière de la plaque conductrice 63, en s'étendant sur ce via et ce champ, de telle sorte que le condensateur C12 est relié à la puce 55 par le via 71, la piste avant de connexion électrique 72 et la piste arrière de connexion électrique 73. Sur la face frontale 52 de la plaquette 51 et recouvrant la face avant du composant passif 56 et les pistes avant de connexion électrique 67-69 et 72, est aménagée une couche diélectrique 74, intégrant un réseau de connexion électrique 75 permettant de relier sélectivement des plots de connexion électrique de la face avant 57 de la puce 55 et des billes extérieures de connexion électrique 76 placées sur une face frontale de la couche 74. Sur la face arrière 53 de la plaquette 51 et recouvrant la face arrière du composant passif 56 et la piste arrière de connexion électrique 73 est aménagée une couche diélectrique de protection 77. Le dispositif semi-conducteur 50 peut être réalisé de la manière suivante. Comme illustré sur la figure 11, on dispose, respectivement sur des emplacements adjacents 78, par exemple carrés, d'une surface de réception 79 d'un support 80, des puces 55 et des composants passifs 56, en plaçant leurs faces avant 57 et 58 contre la surface de réception 79, la surface de réception 79 étant par exemple auto-collante. Comme illustré sur la figure 12, on forme une couche d'encapsulation 81 sur la surface de réception 79 du support 80, noyant les puces 55 et les composants passifs 56 et on procède à un dressage ou désépaississement de cette couche 81, jusqu'à découvrir les faces arrière des composants passifs 56 de façon à obtenir une grande plaquette reconstituée 82 formant, respectivement dans les emplacements 78, des blocs encapsulation 54 portant des puces 55 et des composants passifs 56. Puis, comme illustré sur la figure 13, on réalise, respectivement dans les emplacements 78, un trou 70 dans la couche d'encapsulation 81 et on remplit ce trou 70 d'une matière conductrice de façon à former les via 71 dans respectivement les blocs encapsulation 54. Puis, comme illustré partiellement sur la figure 14 et de façon équivalente à ce qui a été décrit précédemment à propos du dispositif 1 en référence à la figure 7, on réalise, respectivement dans les emplacements 78, d'une part les pistes avant de connexion électrique 67, 68, 69 et 72 et le réseau 75, dans la couche diélectrique avant 74 et d'autre part la piste arrière de connexion électrique 73 dans la couche diélectrique arrière 77.
Puis, on met en place, sur chaque emplacement 78, les billes 76. Enfin, on singularise, le long des bords des emplacements 78, la grande plaquette 82 finalement obtenue, par exemple par sciage, de façon à obtenir une pluralité de dispositifs semi-conducteur 50.
Dans les deux exemples qui viennent d'être décrits, disposant d'un composant passif préfabriqué comprenant plusieurs condensateurs, on pourrait ne connecter que certains des condensateurs, en fonction de la puce 55 utilisée et des besoins liés au fonctionnement et aux applications de cette dernière.
Selon une variante de réalisation, un dispositif semi-conducteur pourrait comprendre un composant passif dont certains des condensateurs seraient reliés en série ou en parallèle, de façon à créer un condensateur résultant, relié à la puce. Selon une variante de réalisation, un dispositif semi-conducteur pourrait comprendre un composant passif dont au moins l'un des condensateurs serait relié directement à l'une des billes de connexion électrique extérieure. Selon une variante de réalisation, un dispositif semi-conducteur pourrait comprendre un composant passif dont au moins l'un des condensateurs serait relié directement à un autre dispositif semi-conducteur par exemple empilé sur sa face arrière. La présente invention ne se limite pas aux exemples ci-dessus décrits. Bien d'autres variantes de réalisation sont possibles, sans 5 sortir du cadre défini par les revendications annexées.
Claims (11)
- REVENDICATIONS1. Procédé de fabrication d'un dispositif semi-conducteur, comprenant : placer, sur au moins un emplacement (35, 78) d'une surface de réception d'un support, une face avant de connexion électrique (8, 57) d'au moins une puce de circuits intégrés (6, 55) et une face avant (9, 58) d'au moins un composant passif (7, 56) comprenant des plaques conductrices (12, 15 ; 60, 61) séparées par des plaques diélectriques (11, 64) formant des condensateurs ; et former sur ladite surface de réception une couche d'une matière d'encapsulation (38, 81) de façon à obtenir, dans ledit emplacement, une plaquette (2, 51)) comprenant un bloc d'encapsulation (5, 54) dans lequel la puce et le composant passif sont noyés et présentant une face frontale (3, 52) comprenant la face avant de la puce et la face avant du composant passif ; puis relier sélectivement au moins certaines desdites plaques conductrices à la puce, de telle sorte qu'au moins certaines des condensateurs soient reliés à la puce.
- 2. Procédé selon la revendication 1, comprenant : former au moins une piste avant de connexion électrique (17, 67) sur la face frontale (3, 52) de la plaquette.
- 3. Procédé selon l'une des revendications 1 et 2, comprenant : former au moins une piste arrière de connexion électrique (30, 73) sur la face arrière (4, 53) de la plaquette, un via de connexion électrique (26, 71) au travers de la plaquette et une piste avant de connexion électrique (28) sur la face frontale (3, 52) de la plaquette, la piste arrière et la piste avant étant reliées par le via de connexion électrique.
- 4. Procédé selon l'une quelconque des revendications précédentes, comprenant : placer le composant passif de telle sorte que lesdites plaques (60, 64) s'étendent perpendiculairement à ladite surface de réception, puis relier sélectivement au moins certains des champs desdites plaques conductrices à la puce.
- 5. Procédé selon l'une quelconque des revendications précédentes, comprenant : placer le composant passif de telle sorte quelesdites plaques (11, 12) s'étendent parallèlement à ladite surface de réception.
- 6. Procédé selon la revendication 5, comprenant : placer un composant passif présentant une plaque diélectrique (11) sur la surface de réception, puis former au moins une plaque conductrice additionnelle (15) sur la face avant de cette plaque diélectrique pour former un condensateur comprenant cette plaque conductrice (15) et la plaque conductrice adjacente (12) du composant passif, séparées par cette première plaque diélectrique (11).
- 7. Dispositif semi-conducteur, comprenant : une plaquette (2, 51) présentant une face frontale et comprenant au moins une puce de circuits intégrés (6, 55) présentant une face avant de connexion électrique, au moins un composant passif (7, 56) présentant une face avant et comprenant des plaques conductrices séparées par des plaques diélectriques, formant des condensateurs, et un bloc d'encapsulation (5, 54) dans lequel la puce de circuits intégrés et le composant passif sont noyés, une face avant du bloc d'encapsulation, la face avant de la puce de circuits intégrés et la face avant du composant passif formant la face frontale de la plaquette ; et des moyens de connexion électrique (17, 26, 28, 30, 28, 71, 72, 73) reliant au moins certaines desdites plaques conductrices et la puce de circuits intégrés, ces moyens de connexion électrique étant formés sur la face frontale de la plaquette et/ou sur la face arrière de la plaquette, au travers du bloc d'encapsulation et sur la face frontale de la plaquette.
- 8. Dispositif selon la revendication 7, dans lequel le composant passif (56) comprend des plaques qui s'étendent perpendiculairement à la face frontale de la plaquette, les moyens de connexion électrique étant reliés aux champs des plaques conductrices.
- 9. Dispositif selon la revendication 8, dans lequel lesdites plaques s'étendent sur l'épaisseur de la plaquette (51).
- 10. Dispositif selon la revendication 7, dans lequel le composant passif (7) comprend des plaques qui s'étendent parallèlement à la face frontale de la plaquette (2).
- 11. Dispositif selon la revendication 10, dans lequel le composant passif comprend une plaque diélectrique (11) adjacente à la face frontale (3) de la plaquette (2), au moins une plaque conductrice (15) étant formée sur la face avant de cette plaque diélectrique (11).
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1056159A FR2963478B1 (fr) | 2010-07-27 | 2010-07-27 | Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. |
US13/179,640 US9029928B2 (en) | 2010-07-27 | 2011-07-11 | Semiconductor device comprising a passive component of capacitors and process for fabrication |
CN201110212024.XA CN102347282B (zh) | 2010-07-27 | 2011-07-27 | 包括无源组件电容器的半导体器件及制造方法 |
US14/221,921 US20140206154A1 (en) | 2010-07-27 | 2014-03-21 | Semiconductor device comprising a passive component of capacitors and process for fabrication |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1056159A FR2963478B1 (fr) | 2010-07-27 | 2010-07-27 | Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2963478A1 true FR2963478A1 (fr) | 2012-02-03 |
FR2963478B1 FR2963478B1 (fr) | 2013-06-28 |
Family
ID=43303944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1056159A Expired - Fee Related FR2963478B1 (fr) | 2010-07-27 | 2010-07-27 | Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. |
Country Status (3)
Country | Link |
---|---|
US (2) | US9029928B2 (fr) |
CN (1) | CN102347282B (fr) |
FR (1) | FR2963478B1 (fr) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2833232C (fr) | 2011-04-15 | 2018-05-22 | University Of Massachusetts | Systeme de drainage et fermeture de cavite chirurgicale |
US20130201316A1 (en) * | 2012-01-09 | 2013-08-08 | May Patents Ltd. | System and method for server based control |
CN102856285B (zh) * | 2012-05-09 | 2014-10-29 | 江苏长电科技股份有限公司 | 单芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法 |
CN102856287B (zh) * | 2012-05-09 | 2015-04-29 | 江苏长电科技股份有限公司 | 多芯片正装先封装后蚀刻基岛露出封装结构及其制造方法 |
CN102856267B (zh) * | 2012-05-09 | 2015-06-03 | 江苏长电科技股份有限公司 | 多芯片倒装先封装后蚀刻基岛埋入封装结构及其制造方法 |
CN102856284B (zh) * | 2012-05-09 | 2014-10-29 | 江苏长电科技股份有限公司 | 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法 |
US20140174812A1 (en) * | 2012-12-21 | 2014-06-26 | Raul Enriquez Shibayama | Method and Apparatus for Far End Crosstalk Reduction in Single Ended Signaling |
US20140278929A1 (en) * | 2013-03-15 | 2014-09-18 | Yahoo! Inc. | System and method identifying opportunities for advertising entities based on user goal achievement |
CN103972217B (zh) * | 2014-04-26 | 2016-08-24 | 华进半导体封装先导技术研发中心有限公司 | 集成无源电容扇出型晶圆级封装结构及制作方法 |
US9860076B2 (en) * | 2014-05-07 | 2018-01-02 | Vivint, Inc. | Home automation via voice control |
JP6517629B2 (ja) * | 2015-08-20 | 2019-05-22 | 株式会社東芝 | 平面型アンテナ装置 |
CN107068650A (zh) * | 2016-11-25 | 2017-08-18 | 深圳天德钰电子有限公司 | 电容器、电容器的制造方法及半导体集成电路 |
MY202342A (en) * | 2017-06-08 | 2024-04-24 | Intel Corp | Over-molded ic package with in-mold capacitor |
CN111509971B (zh) * | 2019-01-30 | 2022-05-24 | 台达电子工业股份有限公司 | 集成电路、封装结构以及制造方法 |
CN110416192A (zh) * | 2019-07-12 | 2019-11-05 | 南通沃特光电科技有限公司 | 一种具有电容组件的集成电路封装结构及其封装方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050117272A1 (en) * | 2003-11-28 | 2005-06-02 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
US20050269128A1 (en) * | 2004-06-08 | 2005-12-08 | Ryosuke Usui | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
US20060158804A1 (en) * | 2003-09-09 | 2006-07-20 | Sanyo Electric Co., Ltd. | Semiconductor module including circuit component and dielectric film, manufacturing method thereof, and application thereof |
KR100616384B1 (ko) * | 2001-06-26 | 2006-08-28 | 인텔 코오퍼레이션 | 수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조방법 |
US20080273313A1 (en) * | 2007-03-29 | 2008-11-06 | Advanced Semiconductor Engineering, Inc. | Carrier with embedded component and method for fabricating the same |
US20090140394A1 (en) * | 2007-11-29 | 2009-06-04 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Through Hole Vias in Die Extension Region Around Periphery of Die |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3423821A (en) | 1965-03-18 | 1969-01-28 | Hitachi Ltd | Method of producing thin film integrated circuits |
US5027253A (en) | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US6239980B1 (en) * | 1998-08-31 | 2001-05-29 | General Electric Company | Multimodule interconnect structure and process |
KR20070101408A (ko) * | 1999-09-02 | 2007-10-16 | 이비덴 가부시키가이샤 | 프린트배선판 및 프린트배선판의 제조방법 |
US6801422B2 (en) * | 1999-12-28 | 2004-10-05 | Intel Corporation | High performance capacitor |
JP3492348B2 (ja) * | 2001-12-26 | 2004-02-03 | 新光電気工業株式会社 | 半導体装置用パッケージの製造方法 |
JP4523299B2 (ja) * | 2003-10-31 | 2010-08-11 | 学校法人早稲田大学 | 薄膜コンデンサの製造方法 |
US7056800B2 (en) | 2003-12-15 | 2006-06-06 | Motorola, Inc. | Printed circuit embedded capacitors |
US7100277B2 (en) | 2004-07-01 | 2006-09-05 | E. I. Du Pont De Nemours And Company | Methods of forming printed circuit boards having embedded thick film capacitors |
US7449381B2 (en) * | 2005-07-05 | 2008-11-11 | Endicott Interconect Technologies, Inc. | Method of making a capacitive substrate for use as part of a larger circuitized substrate, method of making said circuitized substrate and method of making an information handling system including said circuitized substrate |
KR100674842B1 (ko) * | 2005-03-07 | 2007-01-26 | 삼성전기주식회사 | 기판 내장용 적층형 칩 커패시터를 구비하는 인쇄회로 기판 |
JP5358804B2 (ja) * | 2005-03-09 | 2013-12-04 | 大学共同利用機関法人自然科学研究機構 | レジン担持白金クラスター触媒 |
US7138068B2 (en) | 2005-03-21 | 2006-11-21 | Motorola, Inc. | Printed circuit patterned embedded capacitance layer |
US20060220167A1 (en) * | 2005-03-31 | 2006-10-05 | Intel Corporation | IC package with prefabricated film capacitor |
US7292429B2 (en) * | 2006-01-18 | 2007-11-06 | Kemet Electronics Corporation | Low inductance capacitor |
US7897877B2 (en) | 2006-05-23 | 2011-03-01 | Endicott Interconnect Technologies, Inc. | Capacitive substrate |
KR100869832B1 (ko) * | 2007-09-18 | 2008-11-21 | 삼성전기주식회사 | 반도체칩 패키지 및 이를 이용한 인쇄회로기판 |
US7709876B2 (en) * | 2008-02-11 | 2010-05-04 | International Business Machines Corporation | Gap capacitors for monitoring stress in solder balls in flip chip technology |
JP2009194096A (ja) * | 2008-02-13 | 2009-08-27 | Murata Mfg Co Ltd | 部品内蔵基板、及びそれを用いた部品パッケージ |
US7648911B2 (en) * | 2008-05-27 | 2010-01-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias |
US7855439B2 (en) | 2008-08-28 | 2010-12-21 | Fairchild Semiconductor Corporation | Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same |
US8900921B2 (en) * | 2008-12-11 | 2014-12-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV |
US8212342B2 (en) * | 2009-12-10 | 2012-07-03 | Stats Chippac Ltd. | Integrated circuit package system with removable backing element having plated terminal leads and method of manufacture thereof |
-
2010
- 2010-07-27 FR FR1056159A patent/FR2963478B1/fr not_active Expired - Fee Related
-
2011
- 2011-07-11 US US13/179,640 patent/US9029928B2/en active Active
- 2011-07-27 CN CN201110212024.XA patent/CN102347282B/zh active Active
-
2014
- 2014-03-21 US US14/221,921 patent/US20140206154A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100616384B1 (ko) * | 2001-06-26 | 2006-08-28 | 인텔 코오퍼레이션 | 수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조방법 |
US20060158804A1 (en) * | 2003-09-09 | 2006-07-20 | Sanyo Electric Co., Ltd. | Semiconductor module including circuit component and dielectric film, manufacturing method thereof, and application thereof |
US20050117272A1 (en) * | 2003-11-28 | 2005-06-02 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
US20050269128A1 (en) * | 2004-06-08 | 2005-12-08 | Ryosuke Usui | Semiconductor module with high process accuracy, manufacturing method thereof, and semiconductor device therewith |
US20080273313A1 (en) * | 2007-03-29 | 2008-11-06 | Advanced Semiconductor Engineering, Inc. | Carrier with embedded component and method for fabricating the same |
US20090140394A1 (en) * | 2007-11-29 | 2009-06-04 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Through Hole Vias in Die Extension Region Around Periphery of Die |
Also Published As
Publication number | Publication date |
---|---|
CN102347282A (zh) | 2012-02-08 |
US9029928B2 (en) | 2015-05-12 |
CN102347282B (zh) | 2016-07-06 |
FR2963478B1 (fr) | 2013-06-28 |
US20140206154A1 (en) | 2014-07-24 |
US20120025348A1 (en) | 2012-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2963478A1 (fr) | Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication. | |
EP1715520B1 (fr) | Dispositif de protection d'un circuit électronique | |
EP2192612B1 (fr) | Procédé pour empiler et interconnecter des circuits intégrés | |
FR2893764A1 (fr) | Boitier semi-conducteur empilable et procede pour sa fabrication | |
FR2938976A1 (fr) | Dispositif semi-conducteur a composants empiles | |
EP0584349B1 (fr) | Procede d'interconnexion en trois dimensions de boitiers de composants electroniques, et dispositif obtenu par ce procede | |
FR2940588A1 (fr) | Ensemble multicomposant blinde a montage en surface | |
FR2700416A1 (fr) | Dispositif à semiconducteurs comportant un élément semiconducteur sur un élément de montage. | |
FR2621173A1 (fr) | Boitier pour circuit integre de haute densite | |
EP3089211B1 (fr) | Procede d'encapsulation d'un circuit electronique | |
EP0593330B1 (fr) | Procédé d'interconnexion 3D de boítiers de composants électroniques, et composant 3D en résultant | |
EP1312116A1 (fr) | Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions | |
FR3059155A1 (fr) | Circuit integre forme d'un empilement de deux puces connectees en serie | |
FR3040534A1 (fr) | Dispositif electronique muni d'une couche conductrice et procede de fabrication | |
WO2018091852A1 (fr) | Circuit intégré forme de deux puces connectées en série | |
EP4092730A2 (fr) | Fabrication de puces électroniques | |
FR2817399A1 (fr) | Puce electronique multifonctions | |
FR3051974A1 (fr) | Dispositif electronique a puces electroniques empilees | |
FR2977076A1 (fr) | Dispositif semi-conducteur a elements de connexion electrique encapsules et son procede de fabrication | |
FR2963849A1 (fr) | Procede de fabrication d'un circuit electrique et circuit obtenu | |
FR3097683A1 (fr) | Connexion de plusieurs circuits d'une puce électronique | |
FR3100379A1 (fr) | Dispositif électronique comprenant des composants électroniques optiques et procédé de fabrication | |
FR2961345A1 (fr) | Circuit integre passif | |
FR2489592A1 (fr) | Micro-boitier ceramique d'encapsulation de circuit electronique | |
FR2818804A1 (fr) | Procede de realisation d'un module multi-composants enterres et module obtenu par ce procede |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20140331 |