FR2924859A1 - Procede de fabrication d'une cellule memoire eeprom - Google Patents

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Abstract

L'invention concerne un procédé de fabrication d'une cellule d'une mémoire non volatile effaçable et programmable électriquement comprenant un transistor MOS (MEM) à double grille. Le procédé comprend les étapes consistant à prévoir un substrat semiconducteur recouvert d'une couche isolante comprenant une portion amincie et ayant une première face commune avec le substrat et une seconde face opposée à la première face ; et à incorporer de l'azote au niveau de la seconde face d'où il résulte que la concentration maximale d'azote est plus proche de la seconde face que de la première face.

Description

B8364 - 07-RO-126 1 PROCÉDÉ DE FABRICATION D'UNE CELLULE MÉMOIRE EEPROM
Domaine de l'invention La présente invention concerne les procédés de fabrication de cellules d'une mémoire non volatile effaçable et programmable électriquement ou cellules mémoire EEPROM et les cellules mémoire obtenues par de tels procédés. Exposé de l'art antérieur Une cellule mémoire EEPROM comprend généralement un élément de sélection et un élément de mémorisation. A titre d'exemple, l'élément de sélection correspond à un transistor MOS classique à simple grille et l'élément de mémorisation correspond à un transistor MOS à double grille comportant une grille flottante recouverte d'une grille de commande. L'isolant de la grille flottante comprend une portion amincie au niveau du drain du transistor à double grille qui forme une fenêtre tunnel (Tunnel Window). La fenêtre tunnel est suffisamment mince pour permettre le passage, par effet tunnel, de porteurs entre la grille flot-tante et le canal sous-jacent. Le fonctionnement d'une telle cellule mémoire est le suivant. Une opération d'effacement de la cellule mémoire est réalisée en rendant passant le transistor de sélection, en mettant à 0 volt le drain et la source du transistor à double grille, et en mettant la grille de commande du transistor à B8364 - 07-RO-126
2 double grille à un potentiel donné. Ceci entraîne le passage de charges (des électrons) du drain vers la grille flottante du transistor à double grille par la fenêtre tunnel et l'accumulation de charges dans la grille flottante. Une opération d'écriture dans la cellule mémoire est réalisée en rendant passant le transistor de sélection, en appliquant une tension d'écriture entre le drain et la source du transistor à double grille et en maintenant la grille de commande du transistor à double grille à 0 volt. Ceci entraîne l'évacuation des charges stockées dans la grille flottante par la fenêtre tunnel. Une opération de lecture est réalisée en rendant passant le transistor de sélection, en appliquant une tension de lecture, inférieure à la tension d'écriture, entre le drain et la source du transistor à double grille, et en mettant la grille de commande du transistor à double grille à un potentiel donné. L'intensité du courant traversant le transistor à double grille est représentative de la présence ou de l'absence de charges dans la grille flottante. Un inconvénient d'une cellule mémoire EEPROM classique est que l'on observe une fuite des charges stockées dans la grille flottante de l'élément de mémorisation qui tendent à s'échapper par la fenêtre tunnel. En effet, l'épaisseur de l'isolant de la grille flottante au niveau de la fenêtre tunnel est généralement inférieure à une dizaine de nanomètres et les charges sont stockées dans la grille flottante principalement à proxi- mité de la fenêtre tunnel de sorte que des charges stockées dans la grille flottante peuvent traverser la fenêtre tunnel par simple agitation thermique. La demande de brevet français 05/52849 déposée au nom de la Demanderesse décrit un procédé de fabrication d'une cellule EEPROM permettant d'améliorer la rétention des charges dans la grille flottante de l'élément de mémorisation. Pour ce faire, la grille flottante comprend une région dopée de type N, au niveau d'une portion épaisse de l'isolant de la grille flottante, entourée de régions dopées de type P. Les charges injectées dans la grille flottante tendent à être stockées dans la région de B8364 -07-RO-126
3 type N qui est éloignée de la fenêtre tunnel. On réduit ainsi les risques de fuite, les charges étant stockées au niveau d'une portion épaisse d'oxyde. Toutefois, la formation des régions dopées de type N et P présente certains inconvénients. En effet, les régions dopées de type P sont généralement réalisées par une étape d'implantation d'éléments dopants de type P, tels que le bore, dans la grille flottante qui est préalablement dopée de type N. On observe lors d'étapes de recuits ultérieurs, la diffusion d'élé- ments dopants de la grille flottante dans le substrat. Ceci tend à modifier les profils de concentration de dopants dans le substrat, ce qui n'est pas souhaitable. Résumé de l'invention Un aspect de la présente invention vise un procédé de fabrication d'une cellule mémoire EEPROM permettant d'améliorer la rétention de charges dans la grille flottante de la cellule mémoire et ne présentant pas les inconvénients décrits précédemment. Un autre aspect de la présente invention vise une cellule 20 mémoire qui permet une meilleure rétention des charges dans la grille flottante. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'une cellule d'une mémoire non volatile effaçable et programmable électriquement comprenant 25 un transistor MOS à double grille. Le procédé comprend les étapes suivantes : (a) prévoir un substrat semiconducteur recouvert d'une couche isolante comprenant une portion amincie et ayant une première face commune avec le substrat et une seconde face opposée 30 à la première face ; et (b) incorporer de l'azote au niveau de la seconde face d'où il résulte que la concentration maximale d'azote est plus proche de la seconde face que de la première face. Selon un mode de réalisation, le procédé comprend, en 35 outre, les étapes suivantes : B8364 - 07-RO-126
4 (c) former, sur la couche isolante, une couche semi-conductrice comprenant au moins une première région dopée d'un premier type de dopants ; (d) former dans la couche semiconductrice, par implan- tation, au moins une seconde région dopée d'un second type de dopants, la première ou la seconde région recouvrant la portion isolante amincie ; et (e) former les grilles du transistor MOS comprenant au moins partiellement les première et seconde régions.
Selon un mode de réalisation, la portion amincie a une épaisseur inférieure à 10 nm et la couche isolante a une épaisseur, en dehors de la portion amincie, supérieure à 10 nm. Selon un mode de réalisation, à l'étape (c), l'incorporation d'azote est obtenue en disposant ladite couche isolante dans un plasma d'azote. Selon un mode de réalisation, à l'étape (c), la couche semiconductrice est dopée en totalité avec le premier type de dopant au fur et à mesure qu'elle est formée. Selon un mode de réalisation, la première région est 20 une région dopée de type N et la seconde région est une région dopée de type P. Il est également prévu une cellule d'une mémoire non volatile effaçable et programmable électriquement formée au niveau d'un substrat semiconducteur. La cellule comprend un transistor 25 MOS à double grille, dans lequel une grille est séparée du substrat par une couche isolante. La couche isolante comporte une portion amincie et a une première face commune avec le substrat et une seconde face opposée à la première face. La couche isolante comprend de l'azote, la concentration maximale 30 d'azote étant plus proche de la seconde face que de la première face. Selon un mode de réalisation, la grille comprend une première région dopée d'un premier type de dopants et une seconde région dopée d'un second type de dopants recouvrant la 35 portion amincie.
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Selon un mode de réalisation, la portion amincie a une épaisseur inférieure à 10 nm et la couche isolante a une épaisseur, en dehors de la portion amincie, supérieure à 10 nm. Il est également prévu un système électronique compre- 5 nant une mémoire non volatile effaçable et programmable électriquement comprenant des cellules telles que définies précédemment, et un circuit intégré distinct de la mémoire et relié à la mémoire. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1K représentent les structures obtenues après des étapes successives d'un exemple de procédé de fabrication d'une cellule mémoire EEPROM selon l'invention ; les figures 2 et 3 représentent des courbes d'évolution de la concentration d'azote dans l'isolant de la grille flottante de l'élément de mémorisation d'une cellule mémoire EEPROM pour deux exemples de procédé de fabrication de la cellule ; et la figure 4 représente de façon schématique un circuit électronique comprenant une mémoire EEPROM selon l'invention. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Pour empêcher la diffusion d'éléments dopants de type P dans le substrat de la cellule EEPROM lors de l'étape de formation, par implantation, de régions dopées de type P dans la grille flottante de l'élément de mémorisation de la cellule EEPROM, la Demanderesse a tout d'abord essayé d'utiliser un procédé analogue à ce qui est mis en oeuvre dans les filières CMOS. En effet, lors de la fabrication de transistors MOS à B8364 - 07-RO-126
6 canal P classiques, la grille du transistor est généralement dopée par implantation d'éléments dopants de types P. Pour empêcher la diffusion des éléments dopants de la grille du transistor dans le substrat sous-jacent, on utilise comme isolant de grille un oxyde nitruré qui est obtenu en faisant croître une couche d'oxyde de silicium sous un flux d'azote (sous forme d'oxyde d'azote NO ou de dioxyde d'azote NO2). L'isolant de la grille flottante de l'élément de mémorisation de la cellule EEPROM est généralement obtenu en formant tout d'abord une couche "épaisse" d'oxyde, en réalisant une ouverture dans la couche "épaisse" et en formant, dans l'ouverture, une portion amincie d'oxyde qui correspond à la fenêtre tunnel. En appliquant un procédé de nitruration analogue à ce qui est prévu dans les filières CMOS lors de la réalisation de la portion amincie de l'isolant de la grille flottante, la Demanderesse a mis en évidence un mauvais fonctionnement de la cellule mémoire EEPROM ainsi obtenue. En effet, il est apparu un phénomène de piégeage de charges positives sous l'isolant de la grille flottante, en particulier au niveau des portions épaisses de cet isolant. Par de nombreux essais, la Demanderesse a mis en évidence que le piégeage des charges positives provient d'une accumulation d'azote qui se produit sensiblement sur la totalité de l'interface entre l'isolant de la grille flottante et le substrat sous-jacent, que ce soit au niveau de la fenêtre tunnel ou des portions épaisses d'oxyde. La présence d'azote sous la totalité de l'isolant de la grille flottante provient du procédé de formation de la portion amincie. En effet, celle-ci est réalisée en faisant croître une couche mince d'oxyde, sous atmosphère azotée, dans l'ouverture prévue dans la couche épaisse d'oxyde. Toutefois, si l'oxyde nitruré tend à croître préférentiellement dans l'ouverture, il croît également sur la totalité de la couche d'oxyde épais. Aux étapes de recuits ultérieures, l'azote tend à migrer à l'interface entre l'isolant de la grille flottante et le substrat sous-jacent sur la totalité de l'isolant de la grille flottante.
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7 La Demanderesse a élaboré un procédé permettant d'empêcher l'accumulation d'azote au niveau de l'interface entre l'isolant de la grille flottante et le substrat sous-jacent. Les figures 1A à 1K sont des sections d'une cellule mémoire EEPROM à des étapes successives d'un exemple de procédé de fabrication de la cellule mémoire. La figure 1A représente la structure obtenue après les étapes suivantes : formation sur un substrat semiconducteur 10, par exemple un substrat de silicium monocristallin dopé de type P, d'une couche isolante 12, par exemple une couche d'oxyde de silicium ayant une épaisseur supérieure à 10 nm, par exemple de l'ordre de 20 nm ; dépôt d'un film de masquage 14, par exemple une résine 15 photosensible, sur la couche isolante 12 ; et formation d'ouvertures 16, 17 dans le film 14, par exemple, par un procédé de photolithogravure mettant en oeuvre un premier masque (non représenté) pour insoler le film 14. Les ouvertures 16, 17 sont formées respectivement à l'aplomb des 20 portions du substrat 10 où l'on souhaite former les régions de drain et de source du transistor à double grille. La figure 1B représente la structure obtenue après avoir réalisé une étape d'implantation conduisant à la formation de régions dopées 18, 20, par exemple de type N, dans le 25 substrat 10 dans le prolongement des ouvertures 16, 17. La figure 1C représente la structure obtenue après avoir retiré le film 14 et avoir réalisé un recuit d'activation. Le recuit entraîne une diffusion d'éléments dopants des régions 18 et 20 d'où il résulte une expansion des régions 18 et 20. 30 La figure 1D représente la structure obtenue après avoir déposé un film de masquage 22, par exemple une résine photosensible, sur la couche isolante 12 et après avoir réalisé une ouverture 24 dans le film 22 à l'aplomb de la portion de la couche isolante 12 où l'on souhaite former la fenêtre tunnel du 35 transistor à double grille. La gravure du film 22 peut être B8364 - 07-RO-126
8 réalisée par un procédé de photolithogravure mettant en oeuvre un second masque (non représenté) pour insoler le film 22. La figure 1E représente la structure obtenue après avoir gravé la couche isolante 12 pour y former une ouverture 26 dans le prolongement de l'ouverture 24. La figure 1F représente la structure obtenue après avoir retiré le film 22 et après avoir formé une portion isolante amincie 28, par exemple de l'oxyde de silicium ayant une épaisseur inférieure à 10 nm, par exemple de l'ordre de 5 à 7 nm, au niveau de l'ouverture 26, la portion isolante amincie 28 formant la fenêtre tunnel du transistor à double grille. La région 18 s'étend sous la totalité de la fenêtre tunnel 28. A cette étape, l'épaisseur de la couche 12 peut augmenter de quelques nanomètres.
La figure 1G représente la structure obtenue après avoir réalisée une étape d'incorporation d'azote qui aboutit à l'augmentation de la concentration d'azote au niveau de la surface libre 29 de la couche 12 et de la portion amincie 28. A titre d'exemple, l'incorporation d'azote peut être réalisée en plaçant la structure de la figure 1F dans la chambre d'un réacteur à plasma par induction, par exemple le réacteur haute densité commercialisé par la société Applied Material sous la dénomination DPS. Le réacteur comprend un générateur radiofréquence (par exemple à 13,6 MHz) qui permet de former un plasma, à partir d'azote (N2) introduit dans la chambre, via un couplage inductif. On obtient alors dans la chambre du réacteur la formation d'ions N2+ et de radicaux azote. L'élément azote diffuse jusqu'à la surface libre 29 de la couche d'oxyde de silicium 12 et de la portion amincie 28 où il est adsorbé et chimiquement incorporé à la couche 12 et à la portion amincie 28. Le procédé se déroule à des températures inférieures à une centaine de degrés. Pour permettre l'incorporation de l'azote à la surface supérieure 29 de la couche d'oxyde 12 et de la portion amincie 28, le substrat 10 est polarisé par un générateur radiofréquence qui fournit une suite d'impulsions. A titre d'exemple, la B8364 - 07-RO-126
9 fréquence des impulsions peut être de l'ordre de 10 à 50 kHz, pour une puissance effective (correspondant au rapport entre la puissance du générateur fournissant les impulsions et le rapport cyclique) de l'ordre de 70 à 1000 W. L'incorporation d'azote est suivie d'une étape de recuit non oxydant. La figure 1H représente la structure obtenue après avoir déposé sur la couche d'oxyde nitruré 12, et la portion amincie nitrurée 28, une couche de silicium polycristallin 30, ayant par exemple une épaisseur d'environ 100 nm, dopée de type N. La couche 30 est par exemple obtenue par un procédé de dopage in situ, c'est-à-dire que les dopants de type N sont incorporés dans la couche 30 au cours de sa formation. La figure 1I représente la structure obtenue après avoir réalisé une implantation de dopants de type P dans la couche 30 qui aboutit à la formation de régions dopées de type P 31 qui s'étendent sur toute l'épaisseur de la couche 30. Au moins l'une des régions 31 s'étend sur la totalité de la fenêtre tunnel 28. A titre d'exemple, l'étape d'implantation peut être réalisée en utilisant le masque qui a déjà été utilisé à l'étape 1A pour délimiter les ouvertures 16, 17 dans le film de masquage 14. La présence d'oxyde nitruré au niveau de la surface libre 29 permet d'empêcher la migration des éléments dopants de type P dans le substrat 10 lors de recuits ultérieurs. La figure 1J représente la structure obtenue après avoir réalisé les étapes suivantes : dépôt sur la couche 30, d'une couche isolante 32, correspondant, par exemple, à une couche d'oxyde de silicium ayant une épaisseur d'environ 16 nm ; dépôt sur la couche 32 d'une seconde couche de sili-30 cium polycristallin 34, ayant, par exemple, une épaisseur d'environ 200 nm ; et dépôt d'un film de masquage 36, par exemple une résine photosensible, sur la couche 34 ; et gravure d'ouvertures 38 dans le film 36 qui suivent 35 les contours du transistor de sélection et du transistor à B8364 - 07-RO-126
10 double grille de la cellule mémoire EEPROM. La gravure du film 36 peut être réalisée par un procédé de photolithogravure mettant en oeuvre un troisième masque (non représenté) pour insoler le film 36.
La figure 1K représente la structure obtenue après avoir gravé de façon anisotrope l'empilement des couches 30, 32, 34 dans le prolongement des ouvertures 38 du film 36 et après avoir réalisé une étape d'implantation de dopants de type N. L'étape de gravure permet de délimiter, pour chaque cellule mémoire, le transistor à double grille MEM et le transistor de sélection SEL. Le transistor à double grille MEM comprend une portion 40 de la couche de silicium polycristallin 30 qui forme la grille flottante, une portion 42 de la couche isolante 32 qui forme l'isolant de la grille de commande et une portion 44 de la couche de silicium polycristallin 34 qui forme la grille de commande. Le transistor de sélection SEL comprend une portion 46 de la couche 30, une portion 48 de la couche 32 et une portion 50 de la couche 34. Il peut être souhaitable que le fonctionnement du transistor SEL soit similaire à celui d'un transistor MOS classique à grille unique. Pour ce faire, on peut prévoir une ouverture dans la portion isolante 48 de façon que les portions 46 et 50 soient court-circuitées. L'étape d'implantation entraîne la formation dans le substrat 10 de régions fortement dopées de type N 52, 54, 56 dans le prolongement des ouvertures 38. La région 54 forme, avec la région 18, la région de drain D MEM du transistor à double grille MEM. En outre, la région 54 forme la source du transistor de sélection SEL. La région 52 forme le drain du transistor SEL. La région 56 forme avec la région 52 la source S MEM du transistor MEM.
L'étape de gravure des couches 30, 32, 34 permet de délimiter une région 58 dopée de type N dans la grille flottante 40 s'étendant sur toute la largeur du transistor MEM et interposée entre les deux régions dopées de type P 31. La région 58 sert de réservoir de stockage de charges au cours du fonctionnement de la cellule EEPROM.
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11 L'exemple de procédé de fabrication décrit précédemment en relation avec les figures 1A à 1K présente l'avantage de peu modifier les étapes d'un procédé classique de fabrication d'une cellule mémoire EEPROM étant donné que seules les étapes d'incorporation d'azote et de formation des régions dopées N et P dans la grille flottante de l'élément de mémorisation de la cellule EEPROM sont ajoutées. Les figures 2 et 3 représentent des exemples de courbes d'évolution 60, 62 de la concentration C de l'élément azote dans la portion isolante amincie 28 en fonction de la profondeur d mesurée à partir de la surface supérieure 29 de la portion amincie 28. La ligne verticale 64 en pointillés représente l'interface entre la portion isolante amincie 28 (à gauche de la ligne 64) et le substrat 10 de silicium monocristallin sous- jacent (à droite de la ligne 64). La portion amincie 28 a, par exemple, une épaisseur d'environ 5 nm. L'axe des ordonnées correspond alors à la surface 29 de la portion isolante amincie 28, c'est-à-dire à l'interface entre la portion isolante amincie 28 et la grille 40 sus-jacente. La courbe 60 est obtenue par essai pour un procédé de nitruration de la portion amincie 28 analogue à un procédé utilisé dans une filière CMOS et dans lequel on fait croître la portion isolante amincie 28 sous atmosphère d'azote. La courbe comprend un pic 66 à proximité de l'interface entre la portion isolante amincie 28 et le substrat sous-jacent 10. La courbe 62 est obtenue par essai pour l'exemple de procédé décrit précédemment en relation avec les figures 1A à 1K. La courbe 62 comprend un pic 68 à proximité de la surface 29 de la portion isolante amincie 28. Le présent exemple de procédé permet donc de déplacer le pic d'azote du côté de la surface 29 de la portion d'oxyde amincie 28. L'absence de concentration importante d'azote au niveau de l'interface entre la couche d'oxyde 12 et le substrat 10 sous- jacent permet de supprimer les risques d'accumulation de charges lors du fonctionnement de la cellule mémoire. Le fait que la concentration maximale d'azote se trouve au niveau de l'inter- B8364 - 07-RO-126
12 face entre la couche d'oxyde 12 et la grille 40 permet de distinguer une cellule mémoire obtenue par le procédé selon l'invention d'une cellule mémoire, obtenue par un procédé analogue à un procédé classique de filière CMOS, pour laquelle la concentration maximale d'azote se trouve au niveau de l'inter-face entre la couche d'oxyde 12 (et de la portion amincie 28) et le substrat 10. C'est le fait de réaliser l'étape d'incorporation d'azote après l'étape de formation de la couche isolante 12 et de la portion amincie 28 qui permet la mise en oeuvre d'un procédé d'incorporation d'azote conduisant à obtenir une concentration d'azote maximale au niveau de l'interface entre la couche isolante 12 (et de la portion amincie 28) et la grille 40. La figure 4 représente, de façon schématique, un circuit électronique 70 comprenant une mémoire EEPROM 72 (MEM), constituée de cellules mémoire obtenues par le procédé décrit précédemment en relation avec les figures 1A à 1K. Le circuit électronique 70 comprend, en outre, un autre circuit intégré 74 (IC), par exemple un circuit d'interface, relié à la mémoire 72 par une liaison 76, par exemple pour l'écriture de données dans la mémoire 72 ou la lecture de données stockées dans la mémoire 72. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, la présente invention a été décrite pour une cellule mémoire comprenant un transistor à double grille et un transistor de sélection. Toute- fois, la présente invention peut s'appliquer à d'autres struc- tures de cellule mémoire, par exemple des cellules mémoire pour lesquelles les transistors de sélection sont disposés en commun entre plusieurs cellules mémoire. En outre, dans l'exemple de réalisation décrit précédemment, le transistor MOS de sélection est réalisé simultanément au transistor MOS à double grille et comporte lui-même une structure à double grille éventuellement court-circuitée. Toutefois, il est clair que le transistor MOS de sélection peut comprendre une grille unique. De plus, bien B8364 -07-RO-126
13 que les exemples de réalisation décrits précédemment concernent des transistors à canal N, il est clair que la présente invention s'applique également à des transistors à canal P, les tensions appliquées aux transistors étant à modifier en consé- quence.

Claims (10)

REVENDICATIONS
1. Procédé de fabrication d'une cellule d'une mémoire non volatile effaçable et programmable électriquement comprenant un transistor MOS (MEM) à double grille, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes : (a) prévoir un substrat semiconducteur (10) recouvert d'une couche isolante (12) comprenant une portion amincie (28) et ayant une première face commune avec le substrat et une seconde face (29) opposée à la première face ; et (b) incorporer de l'azote au niveau de la seconde face 10 d'où il résulte que la concentration maximale d'azote est plus proche de la seconde face que de la première face.
2. Procédé selon la revendication 1, comprenant, en outre, les étapes suivantes : (c) former, sur la couche isolante (12), une couche 15 semiconductrice (30) comprenant au moins une première région (58) dopée d'un premier type de dopants ; (d) former dans la couche semiconductrice, par implantation, au moins une seconde région (31) dopée d'un second type de dopants, la première ou la seconde région recouvrant la portion 20 isolante amincie ; et (e) former les grilles du transistor MOS (MEM) comprenant au moins partiellement les première et seconde régions.
3. Procédé selon la revendication 1 ou 2, dans lequel la portion amincie (28) a une épaisseur inférieure à 10 nm et 25 dans lequel la couche isolante (12) a une épaisseur, en dehors de la portion amincie, supérieure à 10 nm.
4. Procédé selon l'une quelconque des revendications précédentes, dans lequel, à l'étape (c), l'incorporation d'azote est obtenue en disposant ladite couche isolante (12) dans un 30 plasma d'azote.
5. Procédé selon la revendication 2, dans lequel, à l'étape (c), la couche semiconductrice (30) est dopée en totalité avec le premier type de dopant au fur et à mesure qu'elle est formée.B8364 - 07-RO-126 15
6. Procédé selon la revendication 2, dans lequel la première région (58) est une région dopée de type N et la seconde région (31) est une région dopée de type P.
7. Cellule d'une mémoire non volatile effaçable et programmable électriquement formée au niveau d'un substrat semi-conducteur (10), la cellule comprenant un transistor MOS (MEM) à double grille, dans lequel une grille (40) est séparée du substrat par une couche isolante (12), la couche isolante comportant une portion amincie (28) et ayant une première face commune avec le substrat et une seconde face (29) opposée à la première face, la couche isolante comprenant de l'azote, la concentration maximale d'azote étant plus proche de la seconde face que de la première face.
8. Cellule selon la revendication 7, dans lequel la grille comprend une première région (58) dopée d'un premier type de dopants et une seconde région (31) dopée d'un second type de dopants recouvrant la portion amincie (28).
9. Cellule selon la revendication 7 ou 8, dans lequel la portion amincie (28) a une épaisseur inférieure à 10 nm et dans lequel la couche isolante (12) a une épaisseur, en dehors de la portion amincie, supérieure à 10 nm.
10. Système électronique (70) comprenant une mémoire (72) non volatile effaçable et programmable électriquement comprenant des cellules selon la revendication 7, et un circuit 25 intégré (74) distinct de la mémoire et relié à la mémoire.
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