FR2464536A1 - Memoire semi-conductrice a grille flottante, programmable electriquement, et son procede de fabrication - Google Patents

Abstract

L'INVENTION CONCERNE UNE MEMOIRE SEMI-CONDUCTRICE A GRILLE FLOTTANTE, PROGRAMMABLE ELECTRIQUEMENT, ET SON PROCEDE DE FABRICATION. CHAQUE CELLULE DE LA MEMOIRE CONSISTE EN UN TRANSISTOR MOS 10 PROGRAMMABLE ELECTRIQUEMENT PAR UNE GRILLE FLOTTANTE 13 POSITIONNEE AU-DESSOUS D'UNE GRILLE DE COMMANDE 14 INTERCONNECTEE PAR DES LIGNES 15 D'ADRESSE DE RANGEES. LES CELLULES PEUVENT ETRE PROGRAMMEES ELECTRIQUEMENT PAR APPLICATION DE TENSION DETERMINEE A LA SOURCE, AU DRAIN, A LA GRILLE DE COMMANDE ET AU SUBSTRAT DE CHAQUE CELLULE. LE PROCEDE SIMPLIFIE DE FABRICATION DE CETTE MEMOIRE ELIMINE DES OPERATIONS DE PHOTOGRAVURE ET D'IMPLANTATION TOUT EN AMELIORANT LES CARACTERISTIQUES DE FONCTIONNEMENT. L'INVENTION S'APPLIQUE NOTAMMENT A DES MEMOIRES DE PROGRAMME DE CALCULATEURS.

Description

La présente invention se rapporte aux mémoires à semi-conducteurs et

concerne, plus particulièrement, une

mémoire permanente MOS (métal-oxyde-semi-conducteur) pro-

grammable électriquement.

Les mémoires à semi-conducteurs qui sont rémanentes

sont d'une grande utilité en ce que les informations mé-

moriseées ne sont pas perdues lorsque l'alimentation est

coupée. Les mémoires permanentes MOS permettent de mémori-

ser des informations qui sont fixées de façon permanente à la fabrication par un masque de niveau de grille ou un masque de rainure comme cela est décrit dans le brevet des Etats-Unis d'Amérique nO 3 541 543. Un grand nombre

de calculateurs et de microprocesseurs comportent des mé-

moires permanentes de ce genre pour mémoriser un programme constitué par un grand nombre de mots d'instruction. Il

est cependant préférable que les mémoires permanentes puis-

sent être programmées après leur fabrication plut6t que

pendant, de manière qu'elles puissent être toutes réali-

sées identiquement, qu'aucun masque unique ne soit néces-

saire et qu'une mémoire programmée de façon spécifique

puisse être produite en quelques minutes plutôt que d'im-

poser un cycle de plusieurs semaines. Différentes mé-

moires permanentes programmables électriquement ont déjà été développées, comme cela est décrit dans le brevet des

Etats-Unis d'Amérique no 3 984 822 ainsi que dans les de-

mandes de brevets des Etats-Unis d'Amérique no 754 144, n 754 207 et no 754 145 déposées le 27 décembre 1976 et les demandes de brevets des EtatsUnis d'Amérique no 1095

et no I 097 déposées le 5 janvier 1979 au nom de la De-

manderesse; ces mémoires sont des mémoires permanentes MOS au polysilicium à deux niveaux comportant des grilles flottantes qui sont chargées par injection d'électrons

provenant du canal. D'autres composants de ce genre uti-

lisent un emmagasinage de charge à une surface de sépa-

ration nitrure-oxyde. Des mémoires permanentes modifiables

électriquement ont aussi été développées, comme le décri-

vent les brevets des Etats-Unis d'Amérique no 3 881 180, no 3 882 469 et la demande de brevet no 644 982 déposée t464536 le 29 décembre 1975 au nom de M. W. Gosney; les mémoires selon cette dernière demande de brevet sont des cellules à grillesflottantesà double injection (trous et électrons)

de sorte que les grilles peuvent être chargées ou déchar-

gées. Des mémoires qui sont programmables par des liaisons fusibles ou des ruptures diélectriques sont décrites dans les demandes de brevets des Etats-Unis d'Amérique jn 990 550 déposée le 27 avril 1978 et n" 626 déposée le 2 janvier 1979 au nom de la Demanderesse. Mais, bien que

des produits satisfaisants utilisant ces concepts se trou-

vent dans le commerce, les cellules antérieures présentent certaines caractéristiques indésirables telles que la

grande dimension des cellules, des opérations incompati-

bles avec les techniques courantes, des tensions élevées nécessaires pour la programmation,de faibles rendements en

fabrication, une vitesse réduite, ainsi que d'autres fac-

teurs. L'invention a donc pour objet essentiel de proposer

une cellule de mémoire à semi-conducteur programmable é-

lectriquement, du type à grille flottante. Un autre objet

de l'invention est de proposer une cellule programmable é-

lectriquement dont les dimensions sont réduites lorsqu'elle est réalisée en un circuit intégré à semi-conducteur. Un

autre objet encore de l'invention est de proposer un pro-

cédé amélioré et simplifié pour réaliser des cellules de mémoire modifiables électriquement selon la technologie des grilles de silicium à canal N.

Selon un mode de réalisation-de l'invention, une mé-

moire permanente ou une matrice de mémoire permanente MOS

au polysilicium, à double niveau et à canal N est program-

mable électriquement par des grilles flottantes position-

nées sous des grilles de commande formées par des lignes

d'adresse de rangées.Les cellules peuvent être program-

mées électriquement en appliquant des tensions détermi-

nées à la source, au drain, à la grille de commande et au substrat; la grille flottante est chargée à travers l'isolant entre elle et le canal. Un procédé simplifié de fabrication de cette mémoire élimine des opérations de photogravure et d'implantation tout en permettant d'obtenir des caractéristiques améliorées, sous la forme d'un gain

plus élevé et d'un plus faible effet de corps.

D'autres caractéristiques et avantages de l'invention

apparaîtront amu cours de la description qui va suivre.

Aux dessins annexés, donnés uniquement à titre d'exem-

ples nullement limitatifs: La fig. 1 est un schéma électrique d'une matrice de cellules de mémoire selon l'invention, La fig. 2 est une coupe à grande échelle de l'une des cellules de mémoire de la matrice de la fig. 1,

La fig. 3 est une vue en plan d'une partie d'une pas-

tille de circuit intégré à semi-conducteur contenant une matrice des cellules des fig. 1 et 2, Les fig. 4a et 4b sont des coupes verticales de la matrice de la fig. 3, respectivement suivant les lignes a-a et b-b de cette figure, Les fig. 5 et 6 sont des coupes suivant les lignes -5 et 66 de la fig. 3 montrant une cellule selon l'inven- tion à différentes phases de sa fabrication, et

la Fig. 7 est une vue en coupe à grande échelle d'une va-

riante de réalisation de la cellule de mémoire suivant l'in-

-vention; la Fig. 8 est une vue en coupe à grande échelle d'une

autre variante de réalisation de la cellule de mémoire sui-

vant l'invention; et

la Fig. 9 est un schéma électrique équivalent de la cel-

lule de mémoire suivant l'invention.

La fig. 1 représente donc une matrice de cellules de mémoire selon l'invention. Chaque cellule comporte un transistor 10 à grille flottante comprenant une source 11,

un drain 12, une grille flottante 13 et une grille de com-

mande 14. Toutes les grilles 14 d'une rangée de cellules sont connectées à une ligne 15 d'adresse de rangée et toutes les lignes 15 d'adresse de rangée sont connectées à un décodeur de rangée 16. Toutes les sources 11 d'une

colonne de cellules sont connectées en commun à une li-

gne 17 de colonne de sources qui est une ligne métallique connectée par aun contact 17' métal-rainure aux sources N+. Tous les drains 12 sont connectés 'à une ligne Vss 18 par des contacts 18'. Les lignes 17 de colonne de sources et les lignes Vss 18 sont connectées à un décodeur de colonne 19. Dans uan mode d'écriture ou de programmation,

le décodeur de colonne 19 et les circuits associés appli-

quent une tension élevée Vp (environ +25 volts) ou une tension basse (masse ou Vss) à chacune des lignes 17 et 18 de colonne de sources et de drainsdans chaque colonne, en réponse à une adresse de colonne et une donnée d'entrée

"0" ou "1". Dans des opérations d'écriture ou de program-

mation, le décodeur de rangée 16 applique une tension éle-

vée Vp à l'une des lignes de rangée et une tension basse Vss à chacune des autres lignes 15 en réponse à une adresse

de rangée.

La coupe de la fig. 2 montre à très grande échelle la structure de l'une des cellules selon l'invention. La cellule est formée dans un substrat semi-conducteur 20 qui est du silicium du type P dans le cas des transistors MOS à canal N, à grille de silicium, qui seront décrits. Le transistor 10 de la cellule comporte une région de canal

21 au-dessous de la grille flottante 13 et entre des ré-

gions implantées 22 et 22' qui sont connectées à la source 11 et au drain 12. La grille flottante 13 faite de silicium polycristallin dopé d'arsenic ou de phosphore, à un premier niveau, est isolée de la région de canal 21 sous-jacente par une couche 23 d'oxyde de grille produite par croissance thermique, d'une épaisseur de l'ordre de 600 à 800 È. La grille de commande 14 forme la ligne de

rangée 15 et elle est constituée par une bande de sili-

cium polycristallin dopé N+, au second niveau. La grille de commande 14 peut se prolonger au-delà des bords de la

grille flottante 13, de chaque c8té, simplement pour fa-

ciliter l'alignement; dans un-autre mode de réalisation, -les bords colncident La grille de commande 14 est isolée de la grille flottante par une couche d'oxyde thermique

24. Dans des cellules antérieures de ce type, le transis-

tor 10 était formé dans une région de "réservoir P+" qui

consistait en une région implantée avec une oncentration en bore supé-

rieure à celle du substrat 20, et permettantà la grille flottante d'être chargée à une tension de grille de commande plus basse que si la région P+ n'était pas utilisée. Selon l'invention, la région d'implantation de bore 25 ou 25' du type P+ de chaque oSté de la grille flottante remplit

la mume fonction que le réservoir P+; oes régions sont formées en utili-

sant la grille flottante 13 come nmasque, de sorte qu'un masque séparé pour le réservoir est inutile. La petite largeur de la région 25 et de la région 25' assure quel'inplantation P+ ne change pas la tension seuil

autant que dans des nomposants ourants utilisant un réservoir P+.

La mémoire décrite ci-dessus peut fonctionner dans

deux modes différents, l'un pour l'écriture ou la program-

mation dans lequel des tensions élevées (20 à 25 volts) sont utilisées, et un autre pour la lecture ou le rappel dans lequel des tensions courantes de fonctionnement à canal N sont utilisées, de l'ordre de +5 volts et Vss ou

la masse. Si l'on considère l'un des transistors de cel-

lule 10, si la source 11 est à Vss, le drain 12 à la ten-

sion élevée Vp (25 volts), la grille de commande 14 à la tension élevée Vp établie par le décodeur de rangée 26

et le substrat 20 à VS, des charges négatives s'accumu-

lent sur la grille flottante 13 sous l'effet de l'injec-

tion d'électrons à travers la couche d'oxyde 23. Cela programme le composant pour mémoriser un "1" car la grille 13 chargée sépare la région de canal 21 de la grille 14 de sorte que le canal ne peut pas être inversé jusqu'à ce que la grille 14 reçoive une tension positive d'environ +8 à +10 volts. Dans le mode de programmation, les rangées

de cellules de la matrice qui ne sont pas adressées re-

çoivent la tension basse Vss sur les grilles 14; autre-

ment dit, les lignes 15 d'adresse de rangéessont à Vss, sauf la rangée adressée qui est à Vp ou +25 volts. Tous

les transistors des rangées autres que celle qui est a-

dressée sont insensibles aux variations car leur grille de commande est à tension basse. En cours de programmation,

la ligne des sources 14 et la ligne des drains 18 des co-

lonnes non adressées sont maintenues à Vss, c'est-à-dire que les lignes 17 et 18 sont toutes deux forcées à ce niveau par le décodeur 19, sauf la colonne qui contient

la cellule à adresser pour la programmer. En ce qui con-

cerne la colonne adressée, la ligne des sources 17 est à Vss tandis que la ligne des drains 16 est à Vp pour écrire

un "1" ou à Vss pour écrire un "o0".

Pour des opérations de lecture, la ligne d'adresse 15

correspondant à la cellule sélectionnée reçoit une ten-

sion de +5 volts du décodeur de rangée 16, tandis que les

autres lignes d'adresse de rangéesreçoivent la tension Vss.

En général, toutes les lignes de sortie sont préchargées à +5 volts, avant un cycle de lecture. Toutes les lignes de

sources 17 sont à Yss. Ia ligne de sortie 18 correspon-

dant à la cellule sélectionnée 10 se décharge condition-

nellement suivant que la cellule a été programmée avec un "1" ou un "0". on

La fig. 3 représente une partie d'une matrice de cel-

lules selon l'invention. Les fig. 4a et 4b sont des coupes de la matrice de la fig- 3, similaires à celle de la fig. 2 et montrant des détails de réalisation. Les dimensions de la partie représentée sur la fig. 3 ne sont que de l'ordre

de 0,025 A 0,050 mm; la matrice peut contenir par exem-

ple 16 384 cellules ou une autre puissance de deux. Les transistors 10 des cellgles représentées sont formés dans des rainures verticales 26 allongées et parallèles qui sont entourées par une couche épaisse 28 d'oxyde de champ sur la face supérieure de la pastille 20. Des régions 30 diffusées dans le type N+ dans les rainures forment des

interconnexions avec les sources et les drains des tran-

sistors. Des bandes allongées et parallèles de silicium polycristallin forment les lignes d'adresse 15 et les

grilles de commande 14 des transistors. Les grilles flot-

tantes 13 sont encastrées au-dessous des bandes 15. Des bandes métalliques, verticales et parallèles, forment les lignes 17 et 18 de sources et de drains et ces lignes sont en contact avec les sources dans des régions de contact 17' et avec les drains dans des régions de contact 18' dans lesquelles le métal constituant la couche supérieure descend jusqu'en contact avec les régions diffusées dans le type N+ des rainures. Chaque région de contact de drain est partagée avec une cellule voisine de sorte qu'il ne faut qu'en moyenne la moitié d'une surface de contact de

drain par cellule. Ies lignes mntalliques 17 et 18 sont isolées des li-

gnes 15 de polysilicium du second niveau par une couche épaisse d'oxyde 33. Il suffit d'une ligne de source 17 et d'un contact de source 17' pour

un bloc complet de cellules.

La tension Vp nécessaire pour la programmation peut varier, selon diverses variables de traitement, mais elle se situe dans la plage de 20 à 30 volts. Avec un contr8le de traitement approprié, et éventuellement au détriment du rendement, la tension peutit être plus basse, de l'ordre de lo 15 volts. Une autre variable est la variation de tension

seuil Vtx du transistor 10 entre un "1" et un "10" program-

més. Dans un exemple, la variation de tension seuil est de

l'ordre de 8 volts.

Si l'on suppose que, dans la matrice de la fig. 3, le bit 10a doit être programmé, les sources communes sont maintenues à Vss par les lignes 17 et le contact 17'. Les drains des transistors 10a et 10b (et tous les transistors de cette colonne) sont maintenue à Vp par une ligne 18 tandis que tous les autres drains, par exemple ceux des transistors 10o et 10d, sont maintenus à Vss par les autres lignes 18. La ligne 15 passant sur les transistors 10a et e est maintenue à Vp et toutes les autres lignes 15 de polysilioium au second niveau, par exemple celles des transistors 10b et 10d, sont maintenues à Vss. Dans ces conditions, la grille flottante 13 du transistor 10a est chargée car sa source est à Vss, son drain à Vp et sa grille à Vp. Les autres transistors ne sont pas affectés: la grille du transistor 10c est à Vp et sa source et son drain à Vss; la grille du transistor 10b est à Vss, son drain à Vp et sa source à Vss; la source du transistor

d est à Vss, son drain à Vss et sa grille Vss. Le subs-

trat est toujours à Vss.

La matrice peut être effacée par de la lumière ultra-

violette. Même si les lignes métalliques 18 couvrent la plus grande partie de la surface des grilles flottantes 13, une partie de cette surface est exposée sur les côtés de sorte que la lumière ultraviolette peut pénétrer la couche d'oxyde et le polysilicium du second niveau pour

décharger les grilles flottantes.

Un procédé de fabrication de cette mémoire sera main-

tenant décrit en regard des fig. 5 et 6. Il faut noter que les coupes a à e de la fig. 5 correspondent à la coupe de

la fig. 2 du composant terminé, c'est-à-dire suivant la li-

gne 5-5 de la fig. 3, tandis que les coupes a àAe de la fig. 6 correspondent à la coupe de la Zig. 4b, c'est-à-dire

suivant la ligne 6-6 de la fig. 3.

Il seagit essentiellement d'un procédé au polysilicium à double niveau, à auto-alignement, avec grille au silicium et canal N pour réaliser des composants en circuit intégré

MOS. La matière première est une tranche de silicium mono-

cristallin du type P, par exemple d'un diamètre de 100 mm et d'une épaisseur de 0,5 mm, coupée suivant le plan (100),

dopé dans le type P avec du bore pour arriver à une résis-

tivité de l'ordre de 12 à 15 ohms-cm. Les figures ne re-

présentent qu'une très petite partie de la tranche 20,

choisie comme une coupe d'un échantillon représentatif.

Tout d'abord, après un nettoyage approprié, la tranche est

oxydée en l'exposant à l'oxygène dans un four à une tempé-

rature élevée de l'ordre de 100000, afin de produire une o couche d'oxyde 41 d'une épaisseur de l'ordre de 1 000 A. Ensuite, une couche 42 de nitrure de silicium Si3N4 d'une 3 4 épaisseur d'environ 1 000 A est formée par exposition à une atmosphère de dichlorosilane et d'ammoniac dans un réacteur. Un revêtement photosensible 43 est appliqué sur toute la surface supérieure, et il est exposé à la lumière ultraviolette à travers un masque qui définit la forme voulue, puis il est développé. Cela laisse des surfaces 44 dans lesquelles le nitrure peut être éliminé; ce sont les surfaces dans lesquelles de l'oxyde de champ 28 doit être formé. La tranche est soumise à une attaque au plasma qui élimine la partie de la couche de nitrure 42 qui n'est pas recouverte par la couche photosensible 43 exposée, mais sans éliminer la couche d'oxyde 41 et sans réagir avec la

couche photosensible 43.

La tranche est ensuite soumise à une opération d'im-

plantation d'ions au cours de laquelle des atomes de bore

sont implantés dans les régions 44 du silicium non recou-

couvertes par la couche photosensible 43 qui masque l'im-

plantation. Le bore est une impureté qui produit une con-

ductibilité du type P de sorte qu'une région 45 plus forte-

ment dopée dans le type P+ est produite à la surface. La couche d'oxyde 41 est laissée en place pendant l'implan- tation car elle empêche les atomes de bore implantés de

diffuser à travers la surface pendant le traitement ther-

mique qui suit. L'implantation de bore se fait avec un do-

sage de l'ordre de 4 x 1012/cm2, sous 100 keV. La couche

photosensible 43 est éliminée après l'implantation.

Il apparaît que les régions 45 ne se présentent pas

sous la même forme dans le composant terminé car cette par-

tie de la tranche est consommée pendant l'opération d'oxy-

dation. Les régions implantées 45 produisent finalement

les régions d'arrêt 34 à canal P+.

De la manière décrite dans le brevet des Etats-Unis d'Amérique nO 4 055 444, l'opération suivante consiste à soumettre la tranche à un traitement thermique ou à une

opération de recuit pendant laquelle la tranche est main-

tenue à une température d'environ 100000 pendant environ 2 heures dans une atmosphère inerte, de préférence dans

l'azote. Cette opération modifie sérieusement la concentra-

tion en bore, ce qui a des effets souhaitables en plus de la réduction des dommages dans la masse de la structure cristalline, causés par l'implantation. Les régions 45 du

type P+ pénètrent plus profondément dans la surface du si-

licium après l'opération de recuit.

L'opération suivante consiste à former de l'oxyde de

champ, ce qui se fait en soumettant les tranches à la va-

peur ou à une atmosphère oxydante, à environ 90000 pen-

dant 10 heures environ. Comme le montre la fig. 6 en b, cela provoque la croissance d'une région ou d'une couche épaisse 28 d'oxyde de champ et cette région s'étend dans la surface du silicium, car ce dernier est consommé pendant son oxydation. La couche de nitrure 42 masque l'oxydation au-dessous d'elle. L'épaisseur de la couche 28 est de o

l'ordre de 8 000 à 10 000 A, dont la moitié se trouve au-

dessus de la surface initiale et la moitié au-dessous. La

région 45 dopée.au bore P+ telle qu'elle a été préalable-

ment implantée et modifiée par l'opération de recuit est

partiellement consommée mais elle diffuse également davan-

tage dans le silicium en avant du front d'oxydation.,Ain-

si, les régions 34 du type P+ sont plus profondes et d'une concentration plus uniforme et acceptable à la surface, comparativement à ce qu'elle serait sans l'opération de

recuit. En outre, les régions 34 ne présentent pas les ca-

ractéristiques de dommages à la structure cristalline des

composants implantés.

La couche de nitrure 42 et la couche d'oxyde 41 sous-

jacente sont éliminées par gravure, à l'opération suivante,

et une autre mince couche 23 d'oxyde de silicium d'envi-

o

ron 800 A est formée par croissance sur les régions expo-

sées du silicium.

A ce moment, bien que cela n'apparaisse pas sur les

figures, des opérations d'implantation d'ions peuvent ê-

tre exécutées pour créer les paramètres voulus de seuil

ou de fonctionnement des transistors des circuits péri-

phériques, par exemple des décodeurs, des tampons de sor-

tie, des registres et des tampons d'entrée, des généra-

teurs d'horloge, etc. Tout d'abord, du bore peut être im-

planté sous 50 keV avec un dosage d'environ 2,5 x 1011 a-

tomes/cm2 dans le but de régler la tension seuil des tran-

sistors en mode enrichi à mince couche d'oxyde, afin

qu'aucune tension de polarisation de substrat ne soit né-

cessaire. Ensuite, une couche photosensible peut Gtre ap-

pliquée et mise en forme pour exposer les régions de ca-

nal des transistors de charge en mode appauvri des cir-

cuits périphériques. Ces régions sont alors soumises à

une implantation de phosphore sous 150 keV avec un do-

sage d'environ 1 x 1012/cm2. Cette implantation de phos-

phore est choisie de manière à obtenir un compromis entre la grande vitesse et la faible consommation des composants

des circuits périphériques.

Des fenêtres pour les contacts entre le polysilicium du premier niveau et le substrat (dont aucune n'apparatt sur les figures) sont formées et gravées en utilisant la couche photosensible, ce qui élimine la couche d'oxyde de grille 23 dans des régions déterminées. Ensuite, une couche de silicium polycristallin est déposée sur toute la tranche dans un réacteur, selon les techniques habituelles, par exemple par décomposition de silane dans l'hydrogène à environ 93000, jusqu'à une épaisseur d'environ un demi à

un micron, produisant le polysilicium qui formera finale-

ment les grilles flottantes 13. La couche de polysilicium est soumise à un dépôt et une diffusion de phosphore pour la rendre très conductrice. Cette diffusion ne pénètre pas le substrat 20, sauf dans les régions de contact entre le

polysilicium et le silicium (non représentées).

La couche de polysilicium et l'oxyde de grille sous-

jacent, ou mince couche d'oxyde 23 sont ensuite formés.

Cela se fait par l'application d'une couche photosensible, exposition à la lumière ultraviolette à travers un masque préparé à cet effet, développement,puis gravure, le reste de la couche photosensible masquant certaines régions du polysilicium. La structure résultante est celle représentée en e sur la fig. 5, une partie de la couche restante de polysilicium constituant ce qui sera la grille flottante

13 de l'un des transistors 10.

La tranche est ensuite soumise à une implantation d'arsenic de protection, à environ 1013 à 1014 par cm2, ce

qui crée les régions implantées N 22, légèrement dopées.

Une implantation de bore est ensuite effectuée à environ x 1012 à 5 x 1013 par cm2, pour créer les régions 25 et ' du type P. Si cela est nécessaire, une opération de masquage photosensible couvre les régions dans lesquelles

les implantations ne sont pas souhaitées. Ces deux implan-

tations sont alignées avec la grille 13 de polysilicium du premier niveau et la couche d'oxyde sous-jacente 23, Le bore diffuse beaucoup plus vite que l'arsenic dans une

opération suivante de diffusion à haute température. L'im-

portance de la diffusion est choisie de manière que les régions 25 et 25' dopées de bore contiennent un dopage de

bore suffisamment élevé pour faciliter l'injection d'é-

lectrons à chaud dans l'oxyde, mais la région dopée de bore est suffisamment étroite pour être traversée par la tension de polarisation inverse appliquée à la jonction N+ P.

La couche 24 de bioxyde de silicium est ensuite for-

nmée par croissance sur le polysilicium du premier niveau,

produisant ainsi un revêtement sur toutes les surfaces ex-

posées du polysilicium comme le montre la fig. 5 en d, y compris les dessus et les c8tés. La couche 24 est formée

à environ 110000 dans l'oxygène, pendant environ 55 minu-

tes et dans l'azote pendant 30 minutes, aboutissant ainsi o à une épaisseur de l'ordre de 1200 A en consommant une

partie du polysilicium. Si des contacts entre le polysi-

licium du second niveau et le silicium sont nécessaires dans les circuits périphériques, des régions de contact sont ouvertes à ce moment; aucune de ces régions n'est

utilisée dans la matrice des cellules.

Le polysilicium du second niveau est ensuite déposé sur la toute surface supérieure de la tranche, recouvrant la couche d'oxyde 24. La seconde couche de polysilicium

est formée en utilisant une couche photosensible pour dé-

finir les grilles de commande 14 et les bandes 15 d'adresse de rangée, puis la couche d'oxyde 24 est éliminée dans toutes les régions, sauf sous les bandes 15. Une opération de dépôt et de diffusion produit ensuite les régions 11 et 12 de sourceset de drainsfortement dopées dans le type N+, ainsi que les régions 30 dans les rainures 26 et les

* régions N+ sous les surfaces de contact 17' et 18'. La pro-

o fondeur de diffusion est de l'ordre de 8000 à 10000 A. Les régions diffusées N+ fonctionnent comme des conducteurs

qui connectent ensemble les différentes régions et rem-

plissent également les fonctions des régions de sources ou de drains. Cette diffusion dope aussi fortement toutes les régions exposées du polysilicium, comme les grilles de

commande 14 et les lignes 15.

Comme cela apparaît en e sur les fig. 5 et 6, la fa-

brication du composant se poursuit par le dépôt d'une cou-

che 33 d'oxyde dopé de phosphore. Plutôt que par oxyda-

tion, cela se fait par une réaction à basse température

selon les techniques courantes de dépôt de vapeur chimique.

o Une couche 33 d'environ 6 000 A est formée, couvrant toute

la tranche. Une opération de photogravure ouvre des fe-

nêtres dans la couche d'oxyde 33 dans les régions 171 et 18' o des contacts doivent être établis entre le métal

et la rainure ou entre le métal et une couche de polysi-

licium (n'apparaissant pas dans les présents modes de réa-

lisation). Une opération de "densification" peut être uti-

lisée, dans laquelle la tranche est chauffée à 100000 C afin d'éliminer les trous ou les pores minuscules dans l'oxyde et pour régulariser les gradins aux positions des contacts.

Une couche d'aluminium est ensuite déposée sur toute la

tranche et elle est formée en utilisant un masque de pho-

togravare pour former les interconnexions métalliques 17, 18, etc. La fig. 7 représente un autre mode de réalisation de l'invention dans lequel la région P+ 25' est supprimée sur le c8té de la source, o elle n'est pas nécessaire. Cela complique légèrement le procédé car une autre opération de

photogravure est nécessaire, mais permet d'obtenir un com-

posant amélioré, de gain plus élevé.

Le procédé de réalisation du composant de la fig. 7 est identique à celui décrit ci-dessus en regard de la

fig. 5, à l'exception près qu'une opération de photogra-

vure est appliquée après l'implantation d'arsenic et avant l'implantation de bore pour limiter cette dernière au

c8té du drain seul.

La fig. 8 montre un autre mode de réalisation dans lequel les premier et second niveaux de polysilicum sont

gravés en même temps, de sorte qu'ils sont auto-alignés.

Cela permet d'obtenir un composant optimisé à gain élevé.

Le procédé de réalisation est le même que pour le compo-

sant des fig. 2 et 3, à l'exception près que la grille flottante est définie par deux opérations de gravure. La

gravure du polysilicium au premier niveau définit la lar-

geur de la grille flottante et la gravure du polysilicium au second niveau définit en même temps la longueur de la grille flottante, de sorte que la grille de commande et

2464536'

la grille flottante sont alignées automatiquement. En ou-

tre, une région profonde du type N dopée de phosphore est ajoutée sur le c8té du drain. Cela peut se faire par une

implantation de phosphore utilisant le même masque que.

pour l'implantation de bore sur le cBté du drain, puis par une diffusion. Le phosphore diffuse beaucoup plus vite que

l'arsenic, de sorte que cette région est plus profonde.

La fig. 9 est un schéma d'un circuit équivalent à la structure d'une cellule de mémoire permanente programmable électriquement. Les capacités Ose et Cdc sont des capacités

parasites entre la source ou le drain et la grille de com-

mande 14; elles ne remplissent aucune fonction utile et peuvent donc être réduites au minimum, de sorte que le

chevauchement de la grille de commande se prolongeant au-

delà de la grille flottante sur les régions de sources et de drains est éliminé sur la fig. 8, comparativement aux fig. 7 et 2. La capacité Ofs est la capacité de couplage entre la grille flottante et la source; elle a pour effet d'abaisser la tension de la grille flottante, de sorte

qu'elle doit être aussi réduite au minimum, ce qui est ob-

tenu par une région 50 peu profonde, implantée d'arsenic sur le c6té de la source. Une région 51 de phosphore, plus profonde, sur le côté du drain augmente les capacités Ocf et Cfd entre la grille flottante, la grille de commande et le drain. La tension qui peut être couplée avec la grille flottante est d'autant plus élevée que ces deux capacités

sont plus grandes. La capacité Of entre la grille flot-

tante et le canal doit $tre aussi petite que possible.

Bien entendu, diverses modifications peuvent être apportées aux modes de réalisation décrits et illustrés à titre d'exemples nullement limitatifs sans sortir du cadre

ni de l'esprit de l'invention.

Claims (10)

REVENDICATIONS

1 - Cellule de mémoire semi-conductrice, rémanente,

programmable électriquement, à grille flottante, compre-

nant un transistor (10O)à métal-oxyde-semi-conducteur formé

dans une face d'un substrat semi-conducteur (20) d'un ty-

pe de conductibilité, et comprenant une source (11) et un drain (12) du type opposé de conductibilité, une région de canal (21) entre ladite source et ledit drain, une grille flottante (13) et une grille de commande (14) recouvrant la région de canal, cellule caractérisée en ce qu'elle

comporte une région (25) dudit premier type de conductibi-

lité, dopée plus fortement que ledit substrat, contre le-

dit drain, et occupant une partie de la région de canal,

mais non sa totalité.

2 - Cellule selon la revendication 1, caractérisée en ce que la grille de commande (14) et la grille flottante (13) sont.en silicium polycristallin, ladite région (25)

étant alignée automatiquement avec ladite grille flottante.

3 - Cellule selon la revendication 1,caractérisééen

ce qu'elle comporte une seconde région (25') dadit pre-

mier typede conductibilité, dopée plus fortement que le-

dit substrat, incluse dans ladite région de canal (21), contre ladite source et occupant une partie de la région

de canal mais non sa totalité.

4 - Cellule selon la revendication 1, caractérisée en

ce que ledit drain (12) est plus profond et davantage re-

couvert par la grille flottante (13) que la source (11).

- Cellule selon la revendication 1, caractérisée en ce que la grille de commande (14) et la grille flottante

(13) sont alignées automatiquement entre elles pour rédui-

re au minimum la capacité entre la grille de commande et

la source ou le drain.

6 - Procédé de fabrication d'un composant semi-con-

ducteur selon lequel des première et seconde couches con-

ductrices (13, 14) sont formées et mises en forme sur une face d'un substrat semi-conducteur (20) d'un premier type de conductibilité, avec un revêtement isolant (24)

au-dessous des couches et entre les couches, et.une impu-

reté déterminant le type opposé de conductibilité étant introduite dans le substrat en auto-alignement avec les première et seconde couches, procédé caractérisé en ce qu'il consiste en outre à introduire une impureté déterminant ledit premier type de conductibilité dans ledit substrat, en auto-alignement avec l'une des couches (13, 14) pour former une région (25) plus fortement dopée que le substrat et pénétrant partiellement au-dessous de la première couche, mais non complètement, à partir d'un côté

de la première couche vers l'autre.

7 - Procédé selon la revendication 6, caractérisé en ce que les première et seconde couches conductrices (13,

14) sont en silicium polycristallin, le composant semi-

conducteur étant une mémoire programmable électriquement.

8 - Procédé selon la revendication 7, caractérisé en

ce que le revêtement isolant (24) est de l'oxyde de sili-

cium, le substrat semi-conducteur (20) étant du silicium du type P. 9 Procédé selon la revendication 8, caractérisé en ce que l'introduction d'une impureté est effectuée sur un

côté de ladite première couche, mais non sur l'autre c8té.

- Procédé selon la revendication 9, caractérisé en

ce que les première et seconde couches (13, 14) sont auto-

alignées.

11 - Matrice de mémoire semi-conductrice, rémanente,

programmable électriquement et à grilles flottantes, carac-

térisé en ce qu'elle comporte plusieurs transistors (10) à métal-oxydesemi-conducteur formés dans une face d'un substrat semi-conducteur (20) et comprenant chacun une

source (11), un drain (12), un canal (21), une grille flot-

tante (13) et une grille de commande (14), chaque transis-

tor comportant une région (25) dans le substrat semi-

conducteur, contre le drain, dopée plus fortement que le substrat, ladite région ne se prolongeant pas sur toute la longueur du canal, les transistors étant disposés en une matrice de rangées et de colonnes, ladite matrice de mémoire comportant également un dispositif de connexion des grilles de commande de tous les transistors de chaque

rangée pour former des lignes de rangées (15), un disposi-

tif de connexion des sources de plusieurs desdits tran-

sistors pour former des premières lignes de colonnes (17), un dispositif de connexion des drains de tous les compo- sants de chaque colonne pour former des secondes lignes de

colonnes (18), plusieurs secondes lignes de colonnes exis-

tant pour chaque première ligne, de colonne, ladite matri-

ce de mémoire comportant en outre un dispositif (16) des-

tiné à sélectionner l'une des lignes de rangées et à lui appliquer une tension élevée tout en appliquant une tension

basse aux autres lignes de rangées, un dispositif (19) des-

tiné à sélectionner l'une des secondes lignes de colonnes et à lui appliquer une tension élevée tout en appliquant une tension basse à toutes les autres secondes lignes de colonnes, et un dispositif destiné à appliquer une tension

basse à toutes les premières lignes de colonnes.

12 - Matrice de mémoire selon la revendication 11,

caractérisée en ce que les transistors sont à canal N, la-

dite région (25) étant du type de conductibilité P et les grilles flottantes (13) et les grilles de commande (14)

étant en silicium polycristallin.

13 - Matrice de mémoire selon la revendication 12, caractérisé en ce qu'elle comporte un dispositif (16, 19) destiné à lire des données dans la matrice par application d'une tension inférieure à ladite tension élevée à l'une sélectionnée des lignes de rangées, mise à la masse des premières lignes de colonnes et détection de l'impédance entre l'une sélectionnée des secondes lignes de colonnes

et la masse.