FR2911431A1 - Procede de fabrication de structures soi a couche isolante d'epaisseur controlee - Google Patents
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Abstract
L'invention concerne une structure de type SOI ou SeOI et son procédé de fabrication, la structure comprenant une couche mince (4) sur un substrat (6) avec en outre une couche isolante (2) entre la couche mince (4) et le substrat (6). La couche isolante (2) comprend au moins une couche de diélectrique en matériau de type high k ayant une capacité sensiblement équivalente à la capacité d'une couche de dioxyde de silicium (SiO2) d'épaisseur inférieure ou égale à 30 nm.
Description
Domaine technique et art antérieur
La présente invention concerne les plaques, également dénommées "wafers", qui se présentent sous la forme d'une tranche mince présentant en surface une couche en matériau semi-conducteur (ex. silicium (Si), 10 silicium contraint (sSi), silicium-germanium (SiGe), ou matériaux III-V) appelée "couche utile" et qui constitue un support à partir duquel peuvent être réalisés des composants ou circuits en grande quantité, en particulier des transistors MOS ("Metal Oxide Semiconducteur"). Les besoins croissants en matière de densité d'intégration et de 15 rapidité de transfert des signaux électriques nécessitent de réaliser des composants ou des circuits toujours plus petits. Cependant, la miniaturisation des composants peut entraîner la dégradation de certaines de leurs caractéristiques électriques. Ainsi, dans le cas d'un transistor MOS de très petites dimensions notamment en ce qui concerne la réduction de 20 la longueur de grille, la différence de potentiel entre la source et le drain entraîne la formation d'un champ électrostatique entre ces deux éléments qui gène le déplacement des porteurs au sein du transistor (la longueur du canal de conduction approche les largeurs de déplétion de la source et du drain entraînant une forte diminution de la tension de seuil et du courant 25 de saturation). Ces effets parasites importants sont appelés effets de canaux courts (ou SCE pour "Short Channel Effect"). Une solution pour pallier ces inconvénients consiste à réaliser les transistors sur des structures de type silicium sur isolant ou SOI ("Silicon On Insulator"), ou plus généralement de type SeOI (semi-conducteur sur 30 isolant), plutôt que sur des substrats en silicium massif afin de freiner, voire piéger, les champs électrostatiques parasites. En effet, de façon bien connue, les structures SOI ont une couche active superficielle séparée électriquement de la partie massive du substrat par une couche isolante enterrée, également appelée "BOX" ("Buried Oxide Layer") dans le cas 1 d'une couche d'oxyde enterrée. La couche isolante est typiquement réalisée en oxyde telle que du SiO2. En freinant les champs électriques, la couche isolante permet de réduire le couplage entre la source et le drain favorisant ainsi le couplage entre la grille et le canal du transistor. La figure 1 montre un transistor CMOS réalisé à partir d'une structure de type SOI comprenant une couche active en silicium 120 dans et sur laquelle sont formée la source, le drain et la grille du transistor, une couche isolante enterrée 122 (SiO2) et un substrat en silicium 121. Toutefois, comme mentionné précédemment, à chaque nouvelle génération de composants, la longueur de grille est réduite et la capacité des structures SOI à isoler électriquement les différentes structures du transistor et à réduire les pertes de courant dans le substrat doit être améliorée en renforçant encore le couplage entre la grille et le canal du transistor. Dans une structure de type SOI, le couplage peut être renforcé en réduisant l'épaisseur de la couche isolante. Cela a conduit au développement de structures SOI dites "UTBOX" (Ultra Thin Buried Oxyde), c'est-à-dire des structures SOI présentant une couche isolante enterrée ultra fine pouvant atteindre seulement quelques nanomètres d'épaisseur.
Or, lorsque l'épaisseur de la couche isolante enterrée est fortement réduite dans la structure SOI, le champ électrostatique peut passer dans la partie massive de la structure au-dessous de la couche isolante (dans le substrats 21 de la figure 1). Une solution pour éviter ces fuites de courant en raison de l'utilisation d'une couche isolante trop fine consiste à doper la partie massive de la structure en format par implantation ionique un plan de masse au-dessous de la couche isolante pour piéger les champs électrostatiques et améliorer le couplage. Dans ce cas, plus l'épaisseur de la couche isolante est fine, plus l'étape d'implantation de dopage est facilitée (voir le document T. Skotniki et al "A new analog/digital CAD model for sub-half micron MOSFETs", IEDM, 1994, pp 165-168). Par conséquent, les solutions actuelles préconisées pour réduire les effets de canaux courts et autres effets parasites dus aux fuites de courant, tendent toutes vers une réduction de l'épaisseur de la couche isolante enterrée dans une structure SOI.
Cependant, la réalisation de structures SOI ou SeOI avec des couches isolantes de plus en plus fines pose des problèmes. En effet, une des techniques connues pour fabriquer des plaques ou "wafer" SOI est la technologie Smart CutTM. Un exemple de mise en oeuvre de la technologie Smart CutTM appliqué à la réalisation de plaques de SOI est notamment décrit dans le document US 5 374 564 ou dans l'article de A.J. Auberton-Hervé et al. intitulé "Why can Smart-Cut Change the future of microelectronics ?", Int. Journal of High Speed Electronics and Systems, Vol.10, Nol, 2000, p.131-146. D'une manière générale, la technologie Smart CutTM consiste à implanter des espèces atomiques sous une face d'un substrat de semi-conducteur (ex. Si ou SiGe), dans une zone d'implantation, à coller, par adhésion moléculaire, la face du substrat soumis à l'implantation avec un substrat support ou receveur, et à réaliser un clivage du substrat donneur au niveau de la zone d'implantation pour transférer, sur le substrat receveur, la partie du substrat située entre la surface soumise à l'implantation et la zone d'implantation et correspondant à la couche active dans et sur laquelle les transistors sont réalisés. Une couche isolante enterrée, par exemple en SiO2, est préalablement formée sur le substrat donneur ou le substrat receveur de manière à être disposée dans la structure SOI résultante entre la partie du substrat donneur transférée et le substrat receveur. La couche isolante se trouve, par conséquent, au niveau de l'interface de collage entre le substrat donneur et le substrat receveur. Une réduction trop importante de l'épaisseur de la couche isolante enterrée dégrade la qualité du collage avant le détachement de la couche à transférer et entraîne l'apparition de défauts (cloques, zones non transférées (ZNT), etc.) dans la structure finale. En effet, il est connu que, lors d'un transfert, plus l'énergie de collage entre le substrat donneur et le substrat receveur est forte, moins il y aura de défauts dans la structure résultante. Par ailleurs, avec une couche isolante enterrée très fine, les espèces diffusantes (des gaz par exemple) ne sont pas piégées dans l'épaisseur de la couche d'oxyde et peuvent être à l'origine de nombreux défauts au sein de la structure.
Par ailleurs, trois étapes peuvent être globalement distinguées dans le collage par adhésion moléculaire, à savoir: la formation de forces de Van Der Walls, la diffusion de l'eau liée à la consolidation de l'interface, et la formation de liaisons covalentes. Le fait de diminuer l'épaisseur de la couche diélectrique rend plus difficile la diffusion de l'eau au niveau de l'interface et donc la consolidation de l'interface. Enfin, une réduction de l'épaisseur de la couche isolante entraîne la réduction de la fenêtre du procédé, c'est-à-dire implique l'application de gammes plus restreintes pour les paramètres mis en oeuvre lors du procédé, ce qui entraîne une diminution du rendement de fabrication. Aussi, dans le cas des structures de type SOI fabriquées selon la technologie Smart CutTM, la diminution d'épaisseur de la couche isolante enterrée pour réduire notamment les effets de canaux courts est limitée à une épaisseur minimale pour permettre un collage de bonne qualité et limiter la diffusion des espèces entre le substrat receveur et le substrat donneur.
Résumé de l'invention Pour pallier les inconvénients précités, la présente nvention propose une solution qui permet de réaliser des structures de type SOI ou SeOI par la technologie Smart CutTM avec une couche isolante enterrée d'une épaisseur suffisante pour garantir un bon collage entre un substrat donneur et un substrat receveur et pour absorber les molécules d'eau, et ce tout en réduisant les effets parasites comme les effets de canaux courts. A cet effet, l'invention concerne un procédé de fabrication d'une structure de type SOI ou SeOI par transfert d'une couche d'un substrat donneur sur un substrat receveur comprenant: a) une étape de formation d'une couche isolante enterrée sur le substrat donneur et/ou sur le substrat receveur, b) une étape d'implantation ionique d'au moins une espèce dans le substrat donneur destinée à former une couche de mic.roc.avités ou platelets, c) une étape de collage de la face du substrat donneur avec une face du substrat receveur par adhésion moléculaire, d) une étape de détachement de la couche en contact avec le substrat receveur par clivage au niveau de la couche de microcavités ou 5 platelets formée dans le substrat donneur, procédé dans lequel, lors l'étape a), la couche isolante est: réalisée par formation d'au moins une couche de diélectrique en matériau de type high k sur le substrat donneur ou sur le substrat receveur, la couche de diélectrique en matériau de type high k ayant une capacité sensiblement 10 équivalente à la capacité d'une couche de dioxyde de silicium (SiO2) d'épaisseur inférieure ou égale à 30 nm. Ainsi, l'utilisation d'un matériau pour la couche isolante possédant une constante diélectrique plus élevée que le matériau habituellement utilisé pour les couches isolantes dans les structures de type SOI ou SeOI, 15 à savoir en général du dioxyde de silicium, permet de renforcer le couplage entre la grille et le canal du transistor sans avoir à réduire trop fortement l'épaisseur de la couche isolante. En effet, la formule théorique de la capacité C s'écrit:
20 C = kE S avec k: constante diélectrique (correspondant à la permittivité relative cr), c0: permittivité du vide, S: surface de la couche isolante et e: épaisseur couche isolante. On constate que, en augmentant la permittivité par l'utilisation d'un matériau à constante diélectrique k plus élevée, on accroit la capacité de 25 la couche isolante. Par conséquent, si l'on utilise dans la couche isolante un matériau de type high k présentant un constante diélectrique k supérieure à celle du SiO2 (qui est de 3,9) tout en conservant une capacité sensiblement équivalente à la capacité d'une couche SiO2 d'épaisseur inférieure ou égaie à 30 nm, il est clair que, pour une surface S de couche 30 isolante constante, l'épaisseur de la couche de type high k doit être supérieure à celle de la couche de SiO2. Ainsi, en augmentant la permittivité de la couche isolante, il est possible de conserver une épaisseur suffisante de couche isolante pour assurer un bon collage et minimiser l'apparition de défauts dans la couche transférée tout en minimisant les effets de canaux courts. La couche de diélectrique de type high k présente de préférence une constante diélectrique k au moins supérieure à 5 Le matériau de la couche de diélectrique de type high k est choisi au moins parmi: AIN, Si3N4 , AI203 (matériaux ayant des valeurs de k comprises entre 5 et 10), ZrO2, T102, HfO2, ZrSiO4, Y203, La203, Gd203, Ta205, SmiO3 (matériaux ayant des valeurs de k comprises entre 10 et 50), BaTiO3r SrTiO3, BaTiO3i (Ba,Sr)TiO3 (matériaux ayant des valeurs de k supérieures à 50). Selon un aspect de l'invention, la couche isolante enterrée présente une épaisseur minimale d'au moins 10 nm environ.
Selon un aspect de l'invention, la couche de diélectrique en matériau de type high k est réalisée par dépôt ou par épitaxie. Selon un autre aspect de l'invention, le substrat donneur est en matériau semi-conducteur. Il peut être notamment un substrat de silicium, ou de germanium, ou de silicium-germanium, ou de nitrure de gallium, ou d'arséniure de gallium, ou de carbure de silicium. Il peut également s'agir de matériaux ferromagnétiques, piézoélectriques et/ou pyroélectriques (par exemple AI203, LiTaO3). L'invention concerne également une structure de type SOI ou SeOI comprenant une couche mince, la structure comprenant en outre une 25 couche isolante entre la couche mince et le substrat, caractérisée en ce que la couche isolante comprend au moins une couche de diélectrique en matériau de type high k ayant une capacité sensiblement équivalente à la capacité d'une couche de dioxyde de silicium d'épaisseur inférieure ou égale à :30 nm. 30 Ainsi, avec une couche isolante possédant une constante diélectrique plus élevée, on obtient une structure de type SOI ou SeOI dans laquelle le couplage entre la grille et le canai du transistor est renforcé tout en ayant une épaisseur de couche isolante suffisante pour assurer une bonne liaison par collage entre la couche en matériau serniconducteur et le substrat. La couche de diélectrique de type high k présente de préférence une constante diélectrique k au moins supérieure à 5. Elle peut être notamment réalisée en un matériau choisi au moins parmi AIN, Si3N.4 Al203r ZrO2, Ti02r HfO2, ZrSiO4, Y203, La203, Gd203r Ta2O5, SiTiO;, BaTIO3, SrTiO3i BaTiO3, (Ba,Sr)TiO3. La couche isolante présente une épaisseur d'au moins 10 nm environ.
La couche mince peut être en matériau semi-conducteur ou en matériau ferromagnétique et/ou piézoélectrique et/ou pyroélectrique.
Brève description des figures Les caractéristiques et avantages de la présente invention ressortiront mieux de la description suivante, faite à titre indicatif et non limitatif, en regard des dessins annexés sur lesquels : - la figure 1 montre un transistor CMOS réalisé dans une 20 structure de type SOI, - les figures 2A à 2E sont des vues schématiques en coupe montrant le transfert d'une couche de Si conformément à un mode de mise en oeuvre de l'invention, la figure 3 est un organigramme des étapes mises en oeuvre 25 dans les figures 2A à 2E.
Exposé détaillé de modes de réalisation de l'invention
30 La présente invention s'applique à tout procédé de réalisation de structure de type SOI ("Silicon On Insulator") ou SeOI ("Semiccnductor On Insulator) mettant en oeuvre au moins la formation d'une couche isolante sur un substrat donneur et/ou sur un substrat receveur, l'implantation ionique du substrat donneur pour délimiter par un plan de fragilisation une couche à transférer, le collage du substrat donneur implanté sur un substrat receveur et le détachement de la couche à transférer du substrat donneur comme dans la technologie Smart CutTM Le principe de l'invention consiste à former une couche isolante d'une permittivité plus grande que celle présentée par les couches fines d'isolant habituellement rencontrées dans les structures de type SOI et en particulier les couches de SiO2. En effet, la demanderesse a constaté qu'en utilisant une couche isolante de grande permittivité dans ce type de structure, il est possible d'avoir, à capacité équivalente, une couche isolante enterrée d'une épaisseur suffisante pour faciliter et garantir un bon collage entre le substrat donneur de la couche à transférer et le substrat receveur tout en réduisant les effets parasites dus aux fuites de courant, comme les effets de canaux courts notamment. Un bon collage est obtenu lorsque la couche isolante est suffisamment épaisse pour absorber les molécules d'eau dans son épaisseur. On décrit, en référence aux figures 2A à 2E et 3, un procédé de transfert d'une couche conformément à un mode de réalisation de l'invention. Dans ce mode de réalisation, le substrat de départ ou substrat 20 donneur 1 est constitué d'une plaque (ou "wafer") de silicium monocristallin (figure 2A). La première étape (étape Si) consiste à former une couche isolante d'une permittivité accrue par rapport aux couches d'oxyde (par exemple SiO2) habituellement utilisées pour former la couche d'oxyde enterrée 25 dans une structure de type SOI. A cet effet et conformément à l'invention,, on choisit pour former la couche isolante un matériau diélectrique de type "high k", c'est-à-dire un matériau dont la constante de diélectrique k est supérieure à 5. Parmi les matériaux diélectriques de type high k qui peuvent être utilisés pour réaliser la couche isolante selon l'invention, il y a 30 notamment les matériaux suivants: AIN, Si3N4 , AI203, ZrO2, 1102, Hf02, ZrSiO4, Y203, La203r Gd203, Ta205i S1TiO3r BaTiO3, SrTiO3v E3aTiO3, (E3a,Sr)TiO3. Tout autre type de matériau diélectrique présentant une constante diélectrique k supérieure à 5 peut convenir pour la formai:ion de la couche isolante selon l'invention.
Conformément à l'invention, la couche isolante est réalisée par formation d'au moins une couche de diélectrique en matériau de type high k ayant une capacité sensiblement équivalente à la capacité d'une couche de SiO2 d'épaisseur inférieure ou égale à 30 nm. A titre d'exemple, une couche de Si3N4 ayant une constante diélectrique k de 7,5 doit présenter une épaisseur d'environ 60 nm pour conférer à la couche isolante (de même surface) une capacité équivalente à celle obtenue avec une couche de SiO2 d'une épaisseur de 30 nm environ. Selon un autre exemple, une couche de AI203 ayant une constante diélectrique k de 11,5 doit présenter une épaisseur d'environ 60 nm pour conférer à la couche isolante (de même surface) une capacité équivalente à celle obtenue avec une couche de SiO2 d'une épaisseur de 20 nm environ. Dans l'exemple décrit dans la figure 1A, une couche isolante 2 en matériau de type high k 1102 est formée sur le substrat donneur 1.
Toutefois, la couche isolante 2 peut être formée de tout autre type de matériau de type high k mentionné précédemment. En outre, la couche isolante peut être formée également sur le substrat receveur ou encore à la fois sur le substrat donneur et sur le substrat receveur. Par ailleurs, en outre de la couche de matériau de type high k, la couche isolante 2 peut comprendre des couches supplémentaires de matériaux différents telles que des couches d'interface/accrochage. Dans ce cas, il faut tenir compte de la ou des couches supplémentaires dans le calcul de l'épaisseur finale de la couche isolante et de la valeur de la constante diélectrique de cette dernière.
Pour assurer un collage de bonne qualité, la couche isolante 2 est formée avec une épaisseur suffisante pour assurer un bon collage entre les substrats donneur et receveur, à savoir une épaisseur d'au moins 10 nm. La couche isolante 2 peut être formée par dépôt ou par épitaxie. De façon connue, la technique utilisée pour former la couche isolante dépendra du matériau diélectrique de type high k à former et de celui du substrat sur lequel le matériau doit être formé. Une fois la couche isolante 2 formée, on réalise l'étape d'implantation en vue du détachement de la couche du substrat donneur 1 (étape S2, figure 2B). Conformément à la technologie Smart CutTM bien connue, une implantation ou co-implantation 10, par exemple d'hélium et/ou hydrogène (exemple: implantation d'ions H{ avec une énergie d'implantation comprise entre 20 et 250 keV et une dose d'implantation comprise environ entre 3.1016 et 6.1016 atomes/cm2), est réalisée dans le substrat pour former une zone de fragilisation 3 délimitant, d'une part, une couche ou film mince 4 dans la région supérieure du substrat 1 et, d'autre part, une portion 5 dans la région inférieure du substrat correspondant au reste du substrat 1.
Le substrat donneur 1 est ensuite collé par adhésion moléculaire, sur un substrat receveur 6, par exemple une plaque de silicium (étape S4, figure 2C). Le principe du collage par adhésion moléculaire est bien connu en soi et ne sera pas décrit plus en détail. Pour rappel, le collage par adhésion moléculaire est basé sur la mise en contact intime de deux surfaces, c'est-à-dire sans utilisation d'un matériau spécifique (colle, cire, métal à basse température de fusion, etc.), les forces attractives entre les deux surfaces étant assez élevées pour provoquer l'adhérence moléculaire (collage induit par l'ensemble des forces attractives (forces de Van Der Waals) d'interaction électronique entre atomes ou molécules des deux surfaces à coller). Pour avoir des surfaces de collage suffisamment lisses et débarrassées de particules et contaminants, un nettoyage des surfaces 7 et 8 respectivement du substrat receveur et du substrat donneur est réalisé avant leur mise en contact intime (étape S3).
Une étape d'activation des surfaces de collage (traitement plasma, polissage mécano-chimique, etc.) peut être aussi réalisée avant la mise en contact intime pour obtenir une bonne énergie de collage. Après la mise en contact intime des deux substrats, un traitement thermique de renforcement de l'interface de collage est réalisé (étape S5).
Ce traitement peut être réalisé dans une atmosphère inerte (Ar ou N2) éventuellement légèrement oxydante. Après l'étape de collage, on procède au détachement de la couche 4 du substrat :1 par application d'un traitement thermique ou recuit provoquant une contrainte de détachement aboutissant au clivage du substrat au niveau de la zone de fragilisation 3 (étape S6, figure 2D). La contrainte de détachement peut consister en l'application d'un traitement thermique et/ou d'une contrainte mécanique de détachement comme par exemple l'insertion d'une lame au niveau de la couche de concentration des ions implantés et/ou application d'efforts de traction et/ou encore l'application d'ultrasons ou de micro-ondes de puissance et de fréquence adaptées. Une étape de finition, par exemple par polissage mécano-chimique, est ensuite réalisée pour éliminer la zone perturbée et pour réduire le niveau de rugosité de la surface fracturée 9 de la couche 4 transférée (étape S7, figure 2E). La zone perturbée peut être également éliminée par une attaque (gravure) chimique sélective éventuellement suivie d'un polissage pour améliorer la rugosité de surface. Un traitement thermique sous hydrogène et/ou argon peut éventuellement être réalisé seul ou en combinaison avec le polissage. Comme représenté sur la figure 2E, la structure obtenue est une structure de type SOI ou SeOI comprenant une couche mince 4 sur un substrat 6, la structure comprenant en outre une couche isolante 2 de grande permittivité qui est disposée entre la couche 4 en matériau semi-conducteur et le substrat 6 et qui comprend au moins une couche de diélectrique en matériau de type high k ayant une capacité sensiblement équivalente à la capacité d'une couche de dioxyde de silicium d'épaisseur inférieure ou égale à 30 nm comme décrit précédemment.
Selon une variante de mise en oeuvre, la couche isolante de grande permittivité peut être formée non pas sur le substrat donneur mais sur le substrat receveur, une couche de protection (de type SiO2, Si3N4 ou autre) étant alors formée sur le substrat donneur avant l'étape d'implantation, les deux substrats étant ensuite collées l'un à l'autre après élimination optionnelle de la couche de protection sur le substrat donneur. Les autres étapes du procédé restent inchangées.
Claims (16)
1. Procédé de fabrication d'une structure de type SOI ou SeOI par transfert d'une couche (4) d'un substrat donneur (1) sur un substrat 5 receveur (6) comprenant: a) une étape de formation d'une couche isolante enterrée (2) sur le substrat donneur et/ou sur le substrat receveur, b) une étape d'implantation ionique d'au moins une espèce dans le substrat donneur (1) destinée à former une couche de microcavités ou 10 platelets, c) une étape de collage de la face (7) du substrat donneur (1) avec une face (8) du substrat receveur (6) par adhésion moléculaire, d) une étape de détachement de la couche (4) en contact avec le substrat receveur (6) par clivage au niveau de la couche de microcavités 15 ou platelets formée dans le substrat donneur (1), caractérisé en ce que, dans l'étape a), la couche isolante est réalisée par formation d'au moins une couche de diélectrique en matériau de type high k sur le substrat donneur ou sur le substrat receveur, la couche de diélectrique en matériau de type high k ayant une capacité 20 sensiblement équivalente à la capacité d'une couche de dioxyde de silicium (SiO2) d'épaisseur inférieure ou égale à 30 nm.
2. Procédé selon la revendication 1, caractérisé en ce que la couche de diélectrique de type high k présente une constante diélectrique k au 25 moins supérieure à 5.
3. Procédé selon la revendication 2, caractérisé en ce que le matériau de la couche de diélectrique de type high k est choisi au moins parmi AIN, Si3N4 , Al203i Zr02, 1102, Hf02i ZrSiO4, Y203, La203, Gd203, 30 Ta205, STiO3i BaTiO3, SrTiO3, BaTiO3, (Ba,Sr)TiO3.
4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la couche isolante enterrée présente une épaisseur d'au moins 10 nm environ.
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de diélectrique en matériau de type high k est réalisée par dépôt ou par épitaxie.
6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que, lorsque la couche isolante comprenant la couche de diélectrique en matériau de type high k est réalisée sur le substrat receveur, une couche de protection est formée sur le substrat donneur avant l'étape b) d'implantation.
7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat donneur (1) est en matériau semi-conducteur.
8. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat donneur (1) est en matériau ferromagnétique et/ou piézoélectrique et/ou pyroélectrique. 20
9. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce qu'il comprend, avant l'étape c), une étape d'adivation des surfaces de collage du substrat donneur et du substrat receveur.
10. Procédé selon l'une quelconque des revendications 1 à 9, 25 caractérisé en ce que, après l'étape c), un traitement thermique de renforcement de l'interface de collage est réalisé.
11. Structure de type SOI ou SeO1 comprenant une couche mince (4) sur un substrat (6), la structure comprenant en outre une couche 30 isolante (2) entre la couche mince (4) et le substrat (6), caractérisée en ce que la couche isolante (2) comprend au moins une couche de diélectrique en matériau de type high k ayant une capacité sensiblement équivalente à la capacité d'une couche de dioxyde de silicium (SiO2) d'épaisseur inférieure ou égale à 30 nm.15 14
12. Structure selon la revendication 11, caractérisée en c:e que la couche de diélectrique de type high k présente une constante diélectrique k au moins supérieure à 5.
13. Structure selon la revendication 12, caractérisée en ce que le matériau de la couche de diélectrique de type high k est choisi au moins parmi AIN, Si3N4 , AI203, ZrO2, TiO2, HfO2, ZrSiO4, Y203, La203, Gd203, Ta205, SiTiO3, BaTiO3, SrTiO3, BaTiO3, (Ba,Sr)TiO3.
14. Structure selon l'une quelconque des revendications 11 à 1:3, caractérisée en ce que la couche isolante (2) présente une épaisseur d'au moins 10 nm environ. 15
15. Structure selon l'une quelconque des revendications :L1 à 14, caractérisée en ce que la couche mince (4) est en matériau semi-conducteur.
16. Structure selon l'une quelconque des revendications 1.1 à 14, 20 caractérisée en ce que la couche mince (4) est en matériau ferromagnétique et/ou piézoélectrique et/ou pyroélectrique. 10
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Owner name: SOITEC, FR Effective date: 20120907 |
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