FR2833783A1 - Composant d'un circuit integre, pae exemple une cellule de memorisation, protege contre les aleas logiques, et procede de realisation associe - Google Patents
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Abstract
L'invention concerne un circuit intégré comprenant un composant, caractérisé en ce que le composant comprend un premier condensateur (C1) et un deuxième condensateur (C2) connectés en série entre un premier noeud et un deuxième noeud du composant. Application aux circuits logiques, aux circuits bistables ou aux circuits de mémorisation, par exemple des mémoires de type SRAM, des bascules de type Flip-Flop, etc.
Description
commutateurs sont alternativement actifs et passifs.
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Composant d'un circuit intagré, par exemple une cellule de mémorisation, protégé contre les aléas logiques, et procédé de réclisation associé L' invention concerne un composant d'un circuit intogré protégé contre les aléas logiques et un procédé de réalisation associé. Le composant peut être notamment une cellule de mémorisation, par exemple une cellule de s mémoire multipoints, une bascule latch, RS ou Flip-Flop ou une cellule SRAM. Le composant peut également être un circuit de logique, par exemple un circuit de logique
combinatoire ou de logique dynamique.
L' invention est particulièrement intéressante pour la réalisation de composants électroniques dont les composants sont dessinés avec des dimensions inférieures
à 0,25m.
La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits de plus en plus performants et de plus en plus petits. En contrepartie, ces circuits sont de plus en plus sensibles à leur environnement extérieur qui peut entraîner des
aléas logiques.
Un aléa logique est un changement d'état logique ponctuel ou un état logique transitoire (pic de tension et/ou de courant) en un point d'un circuit intégré. Les
aléas logiques peuvent avoir des origines différentes.
Les conséquences d'un aléa logique peuvent être diverses, et d' importance variable. Dans une mémoire par exemple, un aléa logique entraîne le changement de contenu d'une cellule mémoire, qui devra être reprogrammée pour
retrouver sa valeur initiale.
Un aléa logique est par exemple induit par l 'impact d'une particule énergétique en un point du circuit. Un tel aléa est connu sous l'expression anglo-saxone "Single
Event UpSet" (ou SEU).
Ce type d'aléa était précédemment rencontré dans le cadre des applications spatiales o le rayonnement ionisant est un paramètre important pour le fonctionnement des circuits intégrés. Dans le cadre des applications civiles ou terrestres, l' influence des
rayonnements ionisants était, jusqu'à présent, négligée.
Ce n'est plus le cas pour les circuits intogrés dont les composants ont des dimensions inférieures à 0,25m car ces circuits sont de plus en plus sensibles au fur et à
mesure que leurs dimensions décroissent.
Un aléa logique peut également être induit par un couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de
"glitchs" ou de "Single Event Transient" (ou SET).
L'impact d'une particule énergétique ou le couplage capacitif de deux couches entraîne un apport de charge au niveau du circuit qui se traduit en général par un pic de tension ou de courant, sur un signal digital ou analogique, en un point d'un circuit (point d' impact dans le cas d'un SEU, point de couplage dans le cas d'un glitch, etc.). La variation de courant ou de tension est en général de très courte durée, typiquement de l'ordre de quelques picosecondes à quelques centaines de picosecondes. 2s La variation de courant ou de tension peut n'avoir aucune incidence sur le circuit. Elle peut cependant entraîner un aléa logique si la charge apportée est
supérieure à la charge critique du circuit.
La charge critique d'un circuit est la charge minimale qui doit être apportée pour voir apparaître un aléa logique, c'est-à-dire un changement d'état logique en un point du circuit. La charge critique d'un circuit est d'autant plus petite que la technologie utilisée pour le réaliser est petite. Les circuits réalisés dans les 3s technologies les plus fines (0, 25m, 0,13m) sont ainsi
particulièrement sensibles aux aléas.
Un circuit bistable est généralement composé
(figure 1) de deux inverseurs 110, 120 connectés tête-
bêche. Une entrée du premier inverseur 110 et une sortie du deuxième inverseur 120 constituent un premier point s d'entrée A du circuit bistable. Une sortie de l'inverseur et une entrée de l'inverseur 120 constituent un
deuxième point d'entrce B du circuit bistable.
L'inverseur 110 comprend de manière connue un transistor de type P 112 et un transistor de type N 114 connectés en série; une première tension d'alimentation VDD est appliquée sur la source du transistor de type P et une deuxième tension d'alimentation (le plus souvent une masse GND du circuit) est appliquée sur la source du transistor de type N. les drains des deux transistors sont connectés ensemble à une sortie de l'inverseur 110 et les grilles des deux transistors sont connectées ensemble à une entrée de l' inverseur 110. L' inverseur 120 est réalisé de manière identique avec deux transistors
122, 124.
Un tel circuit bistable est par exemple utilisé pour la réalisation d'une cellule de mémorisation pour une mémoire de type S RAM (encore appelée cellule à six transistors). Une telle cellule comprend un circuit bistable (inverseurs 110, 120) et deux transistors d'accès 130, 140 (représentés en pointillés sur la figure 1) dont les drains sont connectés respectivement aux entrées / sorties A, B du circuit bistable. Les grilles des transistors 130, 140 sont connectés à une ligne de mot commune (figure 1). La source du transistor 130 est connectée à une ligne de bit BIT-A et la source du
transistor 140 est connectée à une ligne de bit BIT-B.
Les figures 2, 3 sont respectivement une vue en perspective et une vue de dessus d'une implémentation 3s connue d'une cellule de mémorisation à six transistors, qui est réalisée de la manière suivante, sur un substrat de type P comprenant un caisson de type N. On réalise tout d'abord sur un premier niveau une zone de diffusion 210 formant le canal drain / source du transistor P 112, une zone de diffusion 212 formant le canal du transistor P 122, une zone de diffusion 214 formant le canal du transistor N 124 et le canal du transistor d'accès N 130, et une zone de diffusion 216 formant le canal du transistor N 114 et le canal du
transistor d'accès N 140.
On réalise ensuite sur un deuxième niveau des zones en polysilicium: une zone 220 formant la grille commune des transistors 112, 114, une zone 222 formant la grille commune des transistors 122, 124, et deux zones 224, 226 formant respectivement les grilles des transistors
d'accès 130, 140.
Des contacts (représentés sous forme de barreaux verticaux sur les figures 2, 3) et un premier niveau de métal M1 sont ensuite réalisés pour connecter les différentes zones de manière appropriée. Une zone de métal M1 230 est ainsi connectée d'une part à la zone de polysilicium 220 par le contact 260 et d'autre part aux zones de diffusion 212, 214 par les contacts 256, 250. De la même façon, une zone de métal M1 232 est connectée à la zone de polysilicium 222 par le contact 272 et aux
zones de diffusion 210, 216 par les contacts 268, 260.
Les zones de métal 230, 232 forment en pratique les entrées / sorties A, B du circuit bistable. D'autres zones de métal M1 sont ajoutées, d'une part pour connecter les grilles et les sources des transistors d'accès 130, 140 (zones M1 234, 238, 236, 240 et contacts associés 255, 263, 254, 262) ou pour alimenter les sources des transistors 112, 114, 122, 124 (zones M1 244,
246, 248, 242 et contacts associés).
Tout composant d'un circuit intégré réalisé dans les technologies les plus fines est sensible aux aléas logiques. C'est le cas d'un circuit bistable ou de tout composant comprenant au moins un circuit bistable: bascule de type latch, de type RS ou de type Flip-Flop, cellule mémoire de type SRAM, cellule mémoire multipoints, etc. C' est également le cas de tout ctrcuit
de logique dynamique ou de logique combinatoire.
Une solution pour protéger un circuit contre les
aléas consiste à augmenter sa charge critique.
Le document "A Novel 0,20mm Full CMOS SRAM CELL USING Stacked Cross Couple with Enhanced Soft Error Immunity", Electron Devices Meeting, 19998. IEDM '98
Technical Digest., International, pages 205-209, 6-9Dec.
1998 (ci-après D1) montre par exemple qu'il est possible de protéger une cellule SRAM en ajoutant un condensateur entre les deux entrces / sorties A, B. de la cellule. Le condensateur ajouté a l'avantage d' augmenter la charge critique de la cellule mémoire qui devient ainsi moins
sensible aux aléas.
Selon D1, le condensateur ajouté est connecté entre les deux entrées sorties A, B de la cellule mémoire (figure 3 de D1). Plus précisément, la zone de contact du transistor P et du transistor N de chaque inverseur 110,
constitue une électrode du condensateur ajouté.
Selon D1, par rapport au process de fabrication d'une cellule mémoire non protégée, trois étapes de process supplémentaires sont nocessaires pour réaliser le 2s condensateur (figures 6a à 6d de D1): dépôt d'une couche de TiN pour former une première électrode du condensateur, dépôt d'une couche de SiN pour former l'isolant du condensateur, puis dépôt d'une couche de TiN pour former la deuxième électrode du condensateur. On obtient ainsi un couplage transversal empilé (de
l'anglais "stacked cross couple").
Un inconvénient de la cellule de mémorisation de D1 est sa dissymétrie, qui favorise un état logique de la
3s cellule plutôt qu'un autre.
Un autre inconvénient encore de la cellule de D1 est que sa charge critique est fixce lors de sa conception, en dimensionnant le condensateur. Elle ne peut pas être modifiée, selon les conditions d'utilisation de la cellule, en fonction par exemple du
milieu dans lequel la cellule est utilisoe.
Appliquée à tout autre composant intégré (bascules, circuits de logique, etc.), la solution de Dl présente
les mêmes avantages et les mêmes inconvénients.
Un objet de l' invention est de proposer une nouvelle solution pour protéger un composant d'un circuit intégré contre les aléas logiques en augmentant sa charge critique qui ne présente pas les inconvénients de la
solution proposoe par D1.
Un autre objet de l' invention est de proposer un composant protégé contre les aléas logiques et dont la taille (en terme de surface de silicium occupé et de volume global du circuit) est identique à celle d'un
composant correspondant non protagé.
Un autre objet de l 'invention est de proposer un composant dont la charge critique peut être ajustée en
fonction de l'utilisation qui est faite du circuit.
Ainsi, l' invention concerne un composant dans un circuit intagré, caractérisé en ce qu'il comprend un premier condensateur et un deuxième condensateur connectés en série entre un premier n_ud et un deuxième n_ud du composant. L' invention concerne également un
circuit intagré comprenant un tel composant.
En utilisant deux condensateurs associés en série,
on assure ainsi une symétrie du composant.
Le circuit selon l' invention est amélioré par l'ajout d'une borne de commande connectée au point commun
du premier condensateur et du deuxième condensateur.
La charge critique du composant est dans ce cas fixée en fonction de la capacité des condensateurs, des potentiels appliqués sur le premier n_ud et le deuxième n_ud du potentiel fixé sur la borne de commande. Il est alors possible de fixer le potentiel au point commun des deux condensateurs depuis l'extérieur, ce qui permet de moduler la charge critique du composant en fonction du milieu dans lequel il est utilisé (applications
s spatiales, terrestres, etc.).
Le composant peut être un circuit de logique dynamique, un circuit de logique combinatoire ou une machine d'état. Dans ce cas, le premier est par exemple un n_ud sensible du composant à protoger contre les aléas, et le deuxième n_ud est par exemple une borne d'entrce du composant, connoctée par ailleurs à une source de tension d'alimentation ou à une masse du composant. Le composant peut aussi être une cellule de mémorisation, par exemple de type cellule de mémoire multipoint, de type bascule latch, RS ou Flip-Flop, ou de type cellule SRAM. Dans ce cas, le composant comprend de préférence un circuit bistable comprenant un premier inverseur et un deuxième inverseur connectés tête-bêche entre une entrée et une sortie du circuit bistable. Le premier n_ud et le deuxième neud sont alors préférentiellement l'entrée et la sortie du circuit bistable, deux n_uds particulièrement sensibles aux aléas. Si le composant est de type cellule SRAM, il comprend, outre un circuit bistable, un premier transistor d'accès et un deuxième transistor d'accès, un canal du premier transistor d'accès étant connecté à l'entrée du circuit bistable et un canal du deuxième transistor d'accès étant connecté à la sortie du circuit bistable, une grille du premier transistor d'accès et une grille du deuxième transistor d'accès étant connoctées ensemble à une ligne de bits associée à la cellule de mémorisation. 3s Selon un mode de réalisation d'un circuit intégré selon l 'invention, le circuit intégré comprend un substrat sur lequel sont réalisés plusieurs zones actives constituant au moins un composant et comprenant un premier niveau d'interconnexion métallique réalisant au
moins une connexion entre aux moins deux zones actives.
Le circuit intégré comprend également un premier condensateur dont un corps d'une électrode externe s'étend entre le substrat et le premier niveau d'interconnexion métallique selon un axe sensiblement perpendiculaire au substrat, l'électrode externe réalisant également une connexion entre au moins deux
zones actives du circuit intégré.
La hauteur du premier condensateur est inférieure à une distance entre le substrat et le premier niveau
d'interconnexion métallique.
L'électrode externe comprend de préférence un corps ayant sensiblement la forme d'un tube creux fermé par un fond. Le dit fond réalise la connexion entre au moins deux zones actives du circuit. Selon une variante, le corps de l'électrode externe a une section en forme de "L". Selon une autre variante, le corps de l'électrode
externe a une section de forme rectangulaire.
Une face interne de l'électrode externe est recouverte d'une couche isolante formant un diélectrique
du premier condensateur.
La couche isolante est recouverte d'une couche métallique formant une électrode interne du premier condensateur, l'électrode interne et l'électrode externe
étant sensiblement concentriques.
De préférence, le deuxième condensateur est réalisé de manière sensiblement identique au premier condensateur. On obtient ainsi un composant parfaitement
symétrique et on simplifie le process de fabrication.
L' invention concerne également un procédé de réalisation d'un circuit intégré, au cours duquel on réal ise plus ieurs zones act ives appropriées pour réal i ser
une cellule mémoire de type SRAM.
Selon l'invention, on réalise ensuite les étapes suivantes: E1: dépôt d'une couche métallique, pour former une électrode externe d'un premier condensateur et réaliser s une interconnexion entre plusieurs zones actives, E2: dépôt d'une couche isolante sur une paroi interne de l'électrode externe, E3: dépôt d'une couche métallique sur la couche isolante, pour réaliser une électrode interne du premier
condensateur.
On réalise ensuite de préférence l'étape E4 suivante: E4: réalisation d'un barreau de connexion et d'une couche d'interconnexion associée, pour connecter une zone
active non encore connectée.
L' invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la
description qui suit d'exemples de réalisation de
composants ou de circuits intégrés, selon l' invention. La
description est à lire en référence aux dessins annexés
dans lesquels: - la figure 1, déjà décrite, est un schéma électronique d'un circuit bistable, 2s - les figures 2, 3, déjà décrites, sont une vue en perspective et une vue de dessus d'une implémentation d'une cellule de mémorisation connue comprenant un circuit bistable selon la figure 1, - la figure 4 est un schéma électronique d'un circuit bistable selon l'invention, les figures 5, 6 sont respectivement une vue en perspective et une vue de dessus d'un exemple d'implémentation d'une cellule de mémorisation sélon l' invention, et 3s - les figures 7, 8 sont respectivement une vue en perspective et une vue de dessus d'un autre exemple d'implémentation d'une cellule de mémorisation selon
l' invention.
Un premier exemple de mise en _uvre de l' invention s (non représenté) est la réalisation d'un circuit de logique combinatoire ou de logique dynamique protégé contre les aléas. Par rapport à un circuit équivalent existant, on ajoute deux condensateurs connectés en série entre deux n_uds sensibles du circuit, ou bien entre un n_ud sensible et une borne d' entrce d' alimentation, ou bien encore entre un n_ud sensible et une masse du circuit. Un deuxième exemple de circuit protogé selon l' invention est un circuit bistable, qui comprend (figure 4), de même qu'un circuit bistable connu (figure 1), deux inverseurs 410, 420 connectés tête bsche entre une entrée
A et une sortie B du circuit bistable.
Un circuit bistable selon l' invention se distingue d'un circuit bistable connu par l'ajout de deux condensateurs C1, C2 connoctés en série entre l'entrée A et l'entrée B du circuit bistable. Bien sûr, les points A, B du circuit bistable sont symétriques et forment en
pratique des entrces / sorties du circuit.
2s Les inverseurs 410, 420 sont réalisés de la même manière que les inverseurs 110, 120 de la figure 1; Ils comprennent notamment chacun un transistor de type P et un transistor de type N connectés en série. Une première tension d'alimentation VDD est appliquée sur la source du transistor de type P et une deuxième tension d'alimentation (le plus souvent une masse GND du circuit) est appliquée sur la source du transistor de type N. Les drains des deux transistors sont connoctés ensemble à une sortie de l'inverseur et les grilles des deux transistors
sont connectées ensemble à une entrée de l'inverseur.
Les condensateurs sont de préférence, mais non limitativement, choisis identiques pour assurer une symétrie du circuit: la réalisation du circuit est ainsi facilitée et, d'un point de vue électrique, le comportement du circuit est le même quel que soit son état logique, en fonctionnement normal et / ou en
s présence d'aléas logiques.
Le point commun des deux condensateurs peut être laissé floUtant, de sorte que le potentiel en ce point est fixé en fonction des potentiels à l'entrée A et à la sortie B. La charge critique du circuit bistable est dans ce cas fixée lors de la réalisation du circuit, elle dépend notamment de la capacité du condensateur et des potentiels prévus aux points A, B. Une borne d'entrée 450 (représentée en pointillés sur la figure 4) peut également être connectée au point commun des deux condensateurs C1, C2. La charge critique du circuit bistable est dans ce cas fixce en fonction de la capacité des condensateurs, des potentiels appliqués aux points A, B. et du potentiel fixé sur la borne
d'entrée 450.
Un troisième exemple de circuit selon l 'invention est une cellule de mémorisation. Elle est obtenue aisément à partir du circuit bistable de la figure 4, par l'ajout de deux transistors d'accès 430, 440 (en pointillés sur la figure 4). Les grilles des transistors 430, 440 sont connectées à une ligne de mot MOT associée à la cellule, le drain du transistor 430 est connacté à l'entrée A et le drain du transistor 440 est connecté à la sortie B. Les autres connexions des transistors 430,
440 sont classiques et ne sont pas représentées.
Les figures 5, 6 sont respectivement une vue en perspective et une vue de dessus d'une implémentation possible d'une cellule de mémorisation à six transistors selon l' invention, qui est obtenue de la manière suivante sur un substrat de type P comprenant un caisson de type N. On réalise tout d'abord, de même que pour une cellule connue, sur un premier niveau, une zone de diffusion 510 formant le canal drain / source du transistor P de l'inverseur 410, une zone de diffusion s 512 formant le canal du transistor P de l'inverseur 420, une zone de diffusion 214 formant le canal du transistor N de l'inverseur 420 et le canal du transistor d'accès N 430, et une zone de diffusion 516 formant le canal du transistor N de l'inverseur 410 et le canal du transistor
d'accès N 440.
On réalise ensuite sur un deuxième niveau des zones en polysilicium: une zone 520 formant la grille commune des transistors P. N de l'inverseur 410, une zone 522 formant la grille commune des transistors P. N de IS l'inverseur 420, et deux zones 524, 526 formant les
grilles des transistors d'accès 430, 440.
Des contacts 568, 566, 572 sont ensuite réalisés en prévision de la connexion de la zone de diffusion 510, de la zone de diffusion 516, et de la zone de polysilicium 522 à une électrode externe 580 de C1: les drains communs des transistors P. N de l'inverseur 410, les grilles communes des transistors P. N de l'inverseur 420 et le drain du transistor 440 seront ainsi connoctés
ensemble à l'électrode externe 580 du condensateur C1.
2s Des contacts 556, 550, 560 sont réalisés de manière similaire en prévision de la connexion de la zone de diffusion 512, de la zone de diffusion 514, et de la zone de polysilicium 520 à une électrode externe 581 de C2: les drains communs des transistors P. N de l'inverseur 420,t les grilles communes des transistors P. N de l'inverseur 410 et le drain du transistor 430 seront ainsi connectés ensemble à l'électrode externe 581 du
condensateur C2.
On réalise ensuite les condensateurs C1, C2 selon
3s l' invention.
Pour cela, on réalise tout d'abord les électrodes externes 580, 581 des condensateurs C1, C2: elles ont la forme d'un tube creux dont la section est sensiblement en forme de "L" (dans l'exemple des figures 5 et 6), et dont une extrémité est fermée par un fond 586, 587 d'électrode. Chaque électrode a une hauteur H s'étendant s dans une direction sensiblement perpendiculaire au plan du substrat sur lequel est réalisée la cellule. Les
électrodes sont réalisées par exemple en polysilicium.
Les électrodes externes 580, 581 sont ensuite recouvertes sur leur paroi interne par une couche fine 582, 583 d'oxyde isolant (par exemple de l'Oxyde-Nitrure ou de l'Oxyde de Tantale (Ta 205))). Les électrodes internes sont ensuite réalisoes par un dépôt de polysilicium sur la paroi interne des couches isolantes 582, 583. Un contact (non représenté sur les figures 5, 6) est ensuite réalisé entre les électrodes internes des condensateurs C1, C2, formant ainsi le point commun des
deux condensateurs.
Des contacts et un premier niveau de métal M1 sont ensuite réalisés pour connecter et alimenter de manière appropriée les zones non encore connectées, notamment: zone de métal M1 536 et contact 554 associé pour connecter la source du transistor 430, zone de métal M1 544 et contact 570 associé pour connocter la source du transistor P de l'inverseur 410, zone de métal M1 548 et contact 564 associé pour connecter la source du transistor N de l'inverseur 410, zone de métal M1 542 et contact 552 associé pour connecter la source du transistor N de l'inverseur 420, zone de métal M1 546 et contact 558 associé pour connecter la source du transistor P de l'inverseur 420, zone de métal M1 540 et contact 562 associé pour connecter la source du transistor 440, zone de métal M1 534 et contact 574 associé pour connecter la grille du transistor d'accès 430, et zone de métal M1 538 et contact 576 associé pour
connecter la grille du transistor d'accès 440.
Une ligne de mot 590 est finalement réalisée sur un niveau de métal M2, est connectée aux zones 534, 538 de métal Ml par des contacts 588, 589. Les grilles des transistors d'accès 430, 440 sont ainsi connectés à la ligne de bit 590. Par souci de clarté, la ligne de mot 590 n'est pas représentée sur la figure 5 mais seulement
S sur la figure 6.
Comme il apparaît clairement sur l 'ensemble des figures, il est possible de réaliser une cellule selon l' invention de même taille (en terme de volume global de la cellule et/ou de surface occupée sur le substrat) que celle d'une cellule équivalente connue. Il suffit pour
cela de réaliser des condensateurs de hauteur adéquate.
La hauteur des condensateurs est choisie en pratique en fonction de la technologie utilisée pour réaliser la cellule, des tensions d'alimentation à appliquer sur la cellule, de la hauteur globale souhaitée pour la cellule et de contraintes liées à des impératifs d' isolation
électrique entre les différents éléments de la cellule.
Par exemple, une certaine distance doit être respectée entre les grilles des transistors et le fond des électrodes externes des condensateurs Cl, C2. De la même facon, une certaine distance doit être respectée entre les électrodes externes des condensateurs et les éléments de contact qui les entourent, ou bien entre les
2s électrodes et le niveau de métal M1.
Les figures 7, 8 montrent une variant de la cellule de mémoire des figures 7, 8. Les éléments des figures 5,
6, 7, 8 ayant les mêmes références sont identiques.
Par rapport à la cellule selon les figures 5, 6, la cellule de la figure 7, 8 diffère sur les points suivants: l. la forme des condensateurs Cl, C2 est similaire mais leur section est ici de forme sensiblement 3s rectangulaire. Plus généralement, la forme des sections peut être choisie de sorte à occuper un espace maximum à l'intérieur de la cellule (pour réaliser des condensateurs ayant une capacité la plus importante possible) tout en conservant des distances de sécurité électrique suffisantes entre les différents éléments
(notamment les contacts) de la cellule.
2. les contacts 568 et 572 ont été remplacés par un unique contact, pour connecter ensemble la zone de diffusion 510 et la zone de polysilicium 522 à l'électrode externe 580 de C1. Ceci découle du choix fait
pour la section des condensateurs.
3. les zones de métal M1 534, 538 et la ligne de mot 590 au niveau de métal M1 sont remplacées par une unique zone de métal M1 591: la ligne de mot et les connexions des grilles des transistors d'accès à cette ligne de mot sont ainsi réalisées sur un seul niveau de
connexion métallique.
Pour une cellule de mémorisation selon l'invention, il est ainsi possible de réduire la hauteur globale de la cellule par rapport à celle d'une cellule équivalente connue. En effet, comme il apparaît clairement sur la figure 5, l'espace libre au niveau de métal M1 est suffisant pour réaliser la ligne de mot 590 au niveau de métal M1. Le cas échéant, les zones de contact 534, 538 et la ligne de mot 590 seront réalisées sous la forme d'une seule et même pièce métallique, ce qui réduit la hauteur et le volume global de la cellule. Au contraire, ceci ntest pas possible dans une cellule selon l'art antérieur: la ligne de mot est connoctée sur un niveau de métal M2, puis à un niveau de métal M3 au dessus du
niveau de métal M1 par manque de place.
Dans les modes de réalisation décrits figures 5 à 8, la cellule a été réalisée de manière symétrique: ceci permet de garantir une symétrie électrique complète de la cellule. Enfin, du fait de la présence des condensateurs complètement intégrés dans une cellule selon l'invention, cette dernière a une charge critique qui est augmentée par rapport à celle d'une cellule connue.
La taille globale de la cellule, en terme de surface de silicium et de volume occupés, n'est quant à
elle pas augmentée.
D'une manière générale, dans un circuit selon l' invention, la présence de condensateurs augmente la charge critique d'un composant et le protège ainsi des aléas logiques. Par ailleurs la présence de deux condensateurs au lieu d'un seul permet d'obtenir une symétrie électrique du composant résultant (comprenant le composant à protéger et les condensateurs) qu'il n'est pas possible d'obtenir avec un seul condensateur. En effet, l' influence électrique et/ou électrostatique de deux condensateurs peut être plus facilement répartie sur l 'ensemble du composant auquel sont connectés les deux condensateurs. D'un point de vue réalisation pratique, les condensateurs peuvent ainsi par exemple être dessinés tout autour du composant ou bien de part et d'autre du composant, ou bien s'étaler sur toute la surface du composant, ou bien dans un volume laissé libre à
1'intérieur du composant (exemple: cellule SRAM).
Dans les exemples de mise en oeuvre de l' invention, les condensateurs ont été réalisés à l'identique, éventuellement symétriques 1'un de 1'autre par rapport à
un axe de symétrie du composant qu'ils protégent.
Dans la pratique, la forme des condensateurs est indifférente, et les deux condensateurs peuvent être différents l'un de l'autre. La forme, la taille et la position de l'un et de l'autre des condensateurs par rapport au composant à protoger sont ainsi choisies en fonction notamment de: - la forme et la taille du composant à protéger, - l'environnement du composant (prise en compte des autres composants tout autour) - l'influence électrique et électrostatique des condensateurs sur le composant lui-même et sur son environnement, - le fait que le composant résultant, comprenant le s composant à protéger et les deux condensateurs, doit être le plus symétrique possible, du point de vue électrique,
en fonctionnement normal.
Claims (18)
1. Circuit intégré comprenant un composant, caractérisé en ce que le composant comprend un premier condensateur (C1) et un deuxième condensateur (C2) connectés en série entre un premier n_ud et un deuxième n_ud du composant.
2. Circuit intégré selon la revendication 1, caractérisé en ce que le composant comprend également une borne de commande (450) connectée au point commun du premier condensateur (C1) et du deuxième condensateur (C2).
3. Circuit intogré selon l'une des revendications 1
ou 2, caractérisé en ce que le composant est un circuit de logique dynamique, un circuit de logique combinatoire
ou une machine d'état.
4. Circuit intégré selon l'une des revendications 1
ou 2, caractérisé en ce que le composant comprend un circuit bistable comprenant un premier inverseur (410) et un deuxième inverseur (420) connectés tête-bêche entre une entrée (A) et une sortie (B) du circuit bistable, le premier n_ud et le deuxième n_ud étant l'entrée (A) et la
sortie (B).
5. Circuit intégré selon la revendication 4, caractérisé en ce que le composant est une cellule de mémorisation.
6. Circuit intogré selon la revendication 5, caractérisé en ce que le composant est une cellule de mémorisation de type cellule de mémoire multipoint ou de
type bascule laCch, RS ou Flip-Flop.
2833783 '
3s
7. Circuit intégré selon la revendication 5, caractérisé en ce que le composant est une cellule de mémorisation de type SRAM et en ce que le composant comprend également un premier transistor d'accès (130) et un deuxième transistor d'accès (140), un canal du premier transistor d'accès étant connocté à l'entrée (A) du circuit bistable et un canal du deuxième transistor d'accès étant connocté à la sortie (B) du circuit bistable, une grille du premier transistor d'accès et une grille du deuxième transistor d'accès étant connectées ensemble à une ligne de bits (590) associée à la cellule
de mémorisation.
8. Circuit intégré comprenant un substrat sur lequel sont réalisés plusieurs zones actives constituant au moins un composant électronique et comprenant un premier niveau dinteraonnexion métallique (M1) réalisant au moins une connexion entre au moins deux zones actives, le circuit intégré étant caractérisé en ce qu'il comprend également un premier condensateur (C1) dont un corps d'une électrode externe (580) s'étend entre le substrat et le premier niveau dinterconnexion métallique (M1) selon un axe sensiblement perpendiculaire au substrat, l'électrode externe (580) réalisant également une
connexion entre au moins deux zones actives du circuit.
9. Circuit selon la revendication 8, caractérisé en ce que une hauteur du premier condensateur est inférieure à une distance entre le substrat (502) et le premier
niveau d'interconnexion métallique (M1).
10. Circuit selon lune des revendications 8 ou 9,
caractérisé en ce que le corps de l'électrode externe (580) a sensiblement la forme d'un tube creux fermé par i 2833783 ' un fond (586), le dit fond réalisant la connexion entre
au moins deux zones actives du circuit.
11. Circuit selon l'une des revendications 8 à 10,
caractérisé en ce que le corps de l'électrode externe
(580) a une section en forme de ''L".
12. Circuit selon l'une des revendications 8 à 10,
caractérisé en ce que le corps de l'électrode externe
(580) a une section de forme rectangulaire.
13. Circuit selon l'une des revendications à 10,
caractérisé en ce que une face interne de l'électrode externe est recouverte d'une couche isolante formant un
diélectrique du premier condensateur (C1).
8s
14. Circuit selon la revendication 13! caractérisé en ce que la couche isolante est recouverte d'une couche métallique formant une électrode interne du premier condensateur (C1), l'électrode interne et l'électrode
externe étant sensiblement concentriques.
15. Circuit selon l'une des revendications 8 à 14,
caractérisé en ce que le deuxième condensateur est réalisé de manière sensiblement identique au premier condensateur. 9s
16. Circuit selon l'une des revendications 8 à 15,
caractérisé en ce que le composant constitué des zones actives du substrat est un circuit bistable, en ce que le fond de l'électrode externe du premier condensateur (C1) forme un premier n_ud d'entrée du circuit bistable, auquel sont connectées plusieurs zones actives du substrat, et en ce que un fond dune électrode externe du deuxième condensateur (C2) forme un deuxième n_ud
d'entrée du circuit bistable.
i 2833783 '
17. Procédé de réalisation d'un circuit intégré, au cours duquel on réalise plusieurs zones actives appropriées pour réaliser une cellule mémoire de type SRAM, le procédé étant caractérisé en ce que on réalise ensuite les étapes suivantes: E1: dépôt d'une couche métallique, pour former une électrode externe d'un premier condensateur (C1) et réaliser une interconnexion entre plusieurs zones actives, E2: dépôt d'une couche isolante sur une paroi interne de l'électrode externe, E3: dépôt d'une couche métallique sur la couche isolante, pour réaliser une électrode interne du premier
condensateur (C1).
18. Procédé selon la revendication 17, caractérisé en ce qu'on réalise également l'étape E4 suivante: E4: réalisation d'un barreau de connexion et d'une couche d'interaonnexion associce, pour connecter une zone
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| KR101037501B1 (ko) * | 2008-10-30 | 2011-05-26 | 주식회사 하이닉스반도체 | 고집적 반도체 기억 장치 |
| US10332570B1 (en) * | 2017-12-12 | 2019-06-25 | Advanced Micro Devices, Inc. | Capacitive lines and multi-voltage negative bitline write assist driver |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170057A (ja) * | 1985-01-24 | 1986-07-31 | Seiko Epson Corp | 縦型キヤパシタ− |
| JPH05343615A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5536674A (en) * | 1992-12-11 | 1996-07-16 | Motorola, Inc. | Process for forming a static-random-access memory cell |
| EP0838852A2 (fr) * | 1996-10-25 | 1998-04-29 | Texas Instruments Incorporated | Circuit intégré comportant une structure capacitive et son procédé de fabrication |
| WO2001075973A2 (fr) * | 2000-04-04 | 2001-10-11 | Koninklijke Philips Electronics N.V. | Structure combinee de transistor-condensateur dans cmos submicronique profond pour amplificateurs de puissance |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011354A (ja) | 1983-07-01 | 1985-01-21 | 住友ベークライト株式会社 | 複合積層板 |
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH04149519A (ja) | 1990-10-15 | 1992-05-22 | Canon Inc | 光学変調素子および該素子を用いた表示装置 |
| JP2983373B2 (ja) * | 1992-02-25 | 1999-11-29 | シャープ株式会社 | スタティック型メモリセル |
| JP2000293989A (ja) * | 1999-04-07 | 2000-10-20 | Nec Corp | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
| IT1308465B1 (it) * | 1999-04-30 | 2001-12-17 | St Microelectronics Srl | Struttura di cella di memoriadi tipo impilato, in particolare cellaferroelettrica |
-
2001
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-
2002
- 2002-12-13 US US10/318,955 patent/US7109541B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170057A (ja) * | 1985-01-24 | 1986-07-31 | Seiko Epson Corp | 縦型キヤパシタ− |
| JPH05343615A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5536674A (en) * | 1992-12-11 | 1996-07-16 | Motorola, Inc. | Process for forming a static-random-access memory cell |
| EP0838852A2 (fr) * | 1996-10-25 | 1998-04-29 | Texas Instruments Incorporated | Circuit intégré comportant une structure capacitive et son procédé de fabrication |
| WO2001075973A2 (fr) * | 2000-04-04 | 2001-10-11 | Koninklijke Philips Electronics N.V. | Structure combinee de transistor-condensateur dans cmos submicronique profond pour amplificateurs de puissance |
Non-Patent Citations (2)
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|---|
| PATENT ABSTRACTS OF JAPAN vol. 010, no. 376 (E - 464) 13 December 1986 (1986-12-13) * |
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