FR2692720A1 - Dispositif d'EPROM à couche unique de silicium polycristallin à effacement rapide. - Google Patents
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Abstract
L'invention concerne un dispositif de mémoire programmable et effaçable électriquement (10) à grille flottante (18b) formé sur un substrat semi-conducteur (12) d'un premier type de conductivité. Il comprend: une première région (16) et une deuxième région (17) d'un deuxième type de conductivité; une région de canal (20) entre ces deux régions; un diélectrique (19) de grille disposé au-dessus de la dite région de canal (20); une grille (18b) disposée au-dessus dudit diélectrique (19) de grille; et un premier condensateur (15) comprenant un puits dopé (21) dudit deuxième type de conductivité et une plaque (18a) couplée de manière capacitive à celui-ci, ladite plaque (18a) étant couplée électriquement (18c) à ladite grille (18b); ledit dispositif de mémoire (10) étant programmé par un procédé comprenant une application d'un potentiel audit puits (21) et d'un deuxième potentiel à ladite deuxième région (17), et ledit dispositif (10) étant effacé par un procédé comprenant l'application d'un troisième potentiel à ladite première région (16). Elle comprend aussi des variantes de modes d'effacement et spécifie des programmations de réseaux de tels dispositifs.
Description
La présente invention concerne le domaine des dispositifs semi-
conducteurs à oxyde métalliques, ou MOS, programmables électriquement et effaçables électriquement. De nombreuses mémoires mortes employant des cellules de mémoire à grille flottante sont bien connues et sont commercialisées Typiquement, ces
mémoires sont fabriquées par la technologie MOS.
Chaque cellule inclut une grille flottante en silicium polycristallin, ou polysilicium, qui est complètement entourée par un isolant électrique, par exemple du dioxyde de silicium Divers mécanismes sont utilisés pour transporter une charge sur la grille flottante et pour enlever la charge de cette grille Dans une classe de mémoires, les mémoires mortes programmables électriquement ou EPROM, une charge est transportée au moyen d'une injection d'électrons chauds en canal ou d'une injection d'avalanche et elle est enlevée en exposant la mémoire à un rayonnement ultraviolet Une autre classe de mémoires, celle des mémoires mortes programmables et effaçables électriquement, ou EEPROM peuvent également être effacées électriquement Les mémoires mortes programmables et effaçables électriquement utilisent, entre la grille flottante et le substrat, un oxyde mince à travers lequel une charge est transportée en tunnel vers une grille flottante ou à partir de celui-ci Dans les deux types de dispositifs, une deuxième grille en polysilicium est généralement employée La grille de commande est couplée électriquement à un potentiel d'alimentation et elle est généralement utilisée pendant les
opérations de lecture et d'écriture.
Il est souhaitable d'implanter des cellules de
mémoire comme celles qui sont décrites ci-dessus sur-
des technologies de fabrication de logiques afin que des fonctions de logique et des éléments de mémoire puissent être incorporés sur une micro-plaquette unique, afin de former des dispositifs logiques programmables électriquement, ou EPLD L'utilisation de cellules du type mémoires mortes programmables électriquement sur des technologies de logique, améliore la performance des dispositifs logiques en leur permettant d'être configurés spécialement par l'utilisateur Un problème des technologies des EPROM et des EEPROM décrites ci-dessus est qu'il faut habituellement deux couches de polysilicium, l'une pour la grille flottante et l'autre pour la grille de commande En revanche, un double traitement de polysilicium n'est pas nécessaire par ailleurs pour fabriquer des circuits logiques MOS ou CMOS Par conséquent, l'implantation d'une EPROM à deux couches de polysilicium sur des technologies actuelles de fabrication de logiques augmente considérablement la complexité du traitement, en augmentant les coûts et
en réduisant les rendements.
Depuis peu, une EPROM à couche de polysilicium unique a été proposée par R Kazerounian et G Eitan, dans le document "A Single Poly-EPROM for Custom CMOS Logic Applications", c'est-à-dire: Une EPROM à couche unique de polysilicium pour des applications logiques CMOS spécialement adaptées, IEEE/CICC 1986 Dans ce document, il est décrit une cellule de mémoire
utilisant une grille flottante unique en polysilicium.
La cellule inclut un transistor à canal N à grille flottante et une grille de commande la "grille de commande" est un puits N qui est couplé de manière capacitive à la grille flottante L'EPROM à couche unique de polysilicium est programmée par une injection d'électrons chauds de canal dans la grille flottante et elle est effacée par une exposition à la
lumière ultraviolette.
Alors que l'élément de mémoire ci-dessus est compatible avec une technologie CMOS à couche unique de polysilicium, il est de plus souhaitable de produire une cellule de mémoire compatible CMOS qui soit effaçable électriquement aussi bien que programmable électriquement Il est en outre souhaitable que les cellules de mémoire puissent empêcher les mécanismes "d'effacement excessif" qui se produisent dans les dispositifs du type par évaporation rapide ou "flash" Finalement, la cellule de mémoire doit pouvoir empêcher des problèmes de "perturbation de programme" et "d'effacement en courant continu" qui se produisent dans les
dispositifs du type flash.
Selon un premier aspect, la présente invention réalise un dispositif de mémoire programmable électriquement et effaçable électriquement à grille flottante formé sur un substrat semi-conducteur d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région d'un deuxième type de conductivité; une deuxième région dudit deuxième type de conductivité; une région de canal entre ladite première et ladite deuxième régions; un diélectrique de grille disposé au-dessus de la dite région de canal; une grille disposée au-dessus dudit diélectrique de grille; et un premier condensateur, ledit premier condensateur comprenant un puits dopé dudit deuxième type de conductivité et une plaque couplée de manière capacitive audit puits dopé, ladite plaque étant couplée électriquement à ladite grille; ledit dispositif de mémoire étant programmé par un procédé comprenant une application d'un potentiel audit puits et d'un deuxième potentiel à ladite deuxième région, et ledit dispositif étant effacé par un procédé comprenant l'application d'un troisième potentiel à
ladite première région.
De façon avantageuse, ledit premier type de conductivité est p et ledit deuxième type de
conductivité est n.
De préférence, ledit puits comprend alors une première région de diffusion, ladite première région de diffusion étant fortement dopée à l'aide d'un dopant dudit deuxième type de conductivité, et une deuxième région de diffusion, ladite deuxième région de diffusion étant fortement dopée à l'aide d'un dopant dudit premier type de conductivité, un contact électrique étant effectué vers ledit puits à travers ladite première et ladite deuxième
régions de diffusion.
Que l'on se trouve ou non dans le cas de la modalité préférée, ladite grille et ladite plaque peuvent comprendre une couche unique continue de polysilicium. Selon un deuxième aspect, la présente invention réalise un dispositif de mémoire programmable électriquement et effaçable électriquement à grille flottante formé sur un substrat semi-conducteur d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région d'un deuxième type de conductivité; une deuxième région dudit deuxième type de conductivité; une région de canal entre ladite première et ladite deuxième régions; un diélectrique de grille disposé au-dessus de la dite région de canal; une grille disposée au-dessus dudit diélectrique de grille; et un premier condensateur, ledit premier condensateur comprenant un puits dopé dudit deuxième type de conductivité et une première plaque couplée de manière capacitive audit puits dopé, ladite première plaque étant couplée électriquement à ladite grille; et un deuxième condensateur, ledit deuxième condensateur comprenant un deuxième puits dopé dudit deuxième type de conductivité et une deuxième plaque couplée de manière capacitive audit deuxième puits dopé, ladite deuxième plaque étant couplée
électriquement à ladite grille.
On peut prévoir que ledit premier type de conductivité est p et ledit deuxième type de
conductivité est n.
De préférence, ledit premier puits comprend alors une première et une deuxième régions de diffusion et ledit deuxième puits comprend une troisième et une quatrième régions de diffusion, ladite première et ladite troisième régions de diffusion étant dudit deuxième type de conductivité et ladite deuxième et ladite quatrième régions de diffusion étant dudit premier type de conductivité, un contact électrique étant effectué vers ledit premier puits à travers ladite première et ladite deuxième régions de diffusion, et un contact électrique étant effectué vers ledit deuxième puits à travers ladite troisième et ladite quatrième régions
de diffusion.
Que l'on se trouve ou non dans le cas de la modalité préférée exposée ci-dessus, il est avantageux que le dispositif soit programmé par un procédé comprenant une application d'un premier potentiel audit premier puits et d'un deuxième potentiel à ladite deuxième région, et ledit dispositif soit effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits.
Que l'on se trouve ou non dans le cas de la modalité préférée exposée cidessus, et/ou dans celui de la modalité avantageuse, ladite grille, ladite première plaque et ladite deuxième plaque peuvent comprendre un élément continu
unique de polysilicium.
ladite grille, ladite première plaque et ladite deuxième plaque comprennent un élément unique continu
de polysilicium.
Dans chacun de ces trois cas, au moins une partie de ladite deuxième plaque peut être fortement dopée de
type n.
Dans le cas de la solution préférée, si ladite grille, ladite première plaque et ladite deuxième plaque comprennent un élément unique continu de polysilicium, et si au moins une partie de ladite deuxième plaque est fortement dopée de type n, ladite troisième et ladite quatrième régions de diffusion sont situées l'une près de l'autre et au moins une partie de ladite troisième et de ladite quatrième régions sont situées près de ladite
deuxième plaque.
Selon un troisième aspect, la présente invention réalise un dispositif de mémoire programmable électriquement et effaçable électriquement à grille flottante formé sur un substrat semi-conducteur d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région d'un deuxième type de conductivité; une deuxième région dudit deuxième type de conductivité; une première région de canal entre ladite première et ladite deuxième régions; un diélectrique de grille disposé au-dessus de la dite première région de canal; une première grille disposée au-dessus dudit diélectrique de grille; et un premier condensateur, ledit premier condensateur comprenant un puits dopé dudit deuxième type de conductivité et une première plaque couplée de manière capacitive audit puits dopé, ladite première plaque étant couplée électriquement à ladite première grille; et un deuxième condensateur, ledit deuxième condensateur comprenant un deuxième puits dopé dudit deuxième type de conductivité et une deuxième plaque couplée de manière capacitive audit deuxième puits dopé, ladite deuxième plaque étant couplée électriquement à ladite première grille; et un transistor de choix comprenant une deuxième grille disposée sur un deuxième oxyde de grille, une troisième région dudit deuxième type de conductivité, et une deuxième région de canal disposée au-dessous dudit troisième oxyde de grille et entre ladite
troisième région et ladite première région.
On peut prévoir que ledit premier type de conductivité est p et ledit
deuxième type de conductivité est n.
De préférence, ledit premier puits comprend alors une première et une deuxième régions de diffusion et ledit deuxième puits comprend une troisième et une quatrième régions de diffusion, ladite première et ladite troisième régions de diffusion étant dudit deuxième type de conductivité et ladite deuxième et ladite quatrième régions de diffusion étant dudit premier type de conductivité, un contact électrique étant effectué vers ledit premier puits à travers ladite première et ladite deuxième régions de diffusion, et un contact électrique étant effectué vers ledit deuxième puits à travers ladite troisième et ladite quatrième régions
de diffusion.
Que l'on se trouve ou non dans le cas de la modalité préférée exposée cidessus, il est avantageux que le dispositif soit programmé par un procédé comprenant une application d'un premier potentiel audit premier puits et d'un deuxième potentiel à ladite deuxième région, et ledit dispositif soit effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits.
Que l'on se trouve ou non dans le cas de la modalité préférée exposée cidessus, et/ou dans celui de la modalité avantageuse, ladite grille, ladite première plaque et ladite deuxième plaque peuvent comprendre un élément continu
unique de polysilicium.
ladite grille, ladite première plaque et ladite deuxième plaque comprennent un élément unique continu
de polysilicium.
Dans chacun de ces trois cas, au moins une partie de ladite deuxième plaque peut être fortement dopée de
type n.
Dans le cas de la solution préférée, si ladite grille, ladite première plaque et ladite deuxième plaque comprennent un élément unique continu de polysilicium, et si au moins une partie de ladite deuxième plaque est fortement dopée de type n, ladite troisième et ladite quatrième régions de diffusion sont situées l'une près de l'autre et au moins une partie de ladite troisième et de ladite quatrième régions sont situées près de ladite
deuxième plaque.
Selon un quatrième aspect, la présente invention réalise un réseau de dispositifs programmables électriquement et effaçables électriquement à grilles flottantes trouvés sur un substrat semi- conducteur, caractérisé en ce que chacun desdits dispositifs comprend: une première région d'un deuxième type de conductivité; une deuxième région dudit deuxième type de conductivité; une première région de canal entre ladite première et ladite deuxième régions; un diélectrique de grille disposé au-dessus de la dite première région de canal; une première grille disposée au-dessus dudit diélectrique de grille; et un premier condensateur, ledit premier condensateur comprenant un puits dopé dudit deuxième type de conductivité et une première plaque couplée de manière capacitive audit puits dopé, ladite première plaque étant couplée électriquement à ladite première grille; et un deuxième condensateur, ledit deuxième condensateur comprenant un deuxième puits dopé dudit deuxième type de conductivité et une deuxième plaque couplée de manière capacitive audit deuxième puits dopé, ladite deuxième plaque étant couplée électriquement à ladite première grille; et un transistor de choix comprenant une deuxième grille disposée sur un deuxième oxyde de grille, une troisième région dudit deuxième type de conductivité, et une deuxième région de canal disposée au-dessous dudit troisième oxyde de grille et entre ladite
troisième région et ladite première région.
De façon avantageuse, ledit premier type de conductivité est p et ledit deuxième type de conductivité est n, le dispositif est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits et d'un deuxième potentiel à ladite deuxième région dudit dispositif en cours de programmation, et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel audit deuxième puits dudit dispositif en cours d'effacement. De préférence, ledit réseau est disposé selon une série de colonnes et de lignes desdits dispositifs, ladite première région et ladite deuxième région étant partagées par chacun des dispositifs de chacune desdites colonnes; ladite deuxième grille et ledit premier puits sont couplés électriquement en parallèle à chacun desdits dispositifs de chacune desdites lignes, ledit procédé de programmation dudit dispositif comprend en outre l'application d'un quatrième potentiel à ladite deuxième grille de la même ligne que ledit dispositif en cours de programmation tandis qu'un potentiel d'approximativement O volt est appliqué à ladite deuxième grille de toutes les
autres lignes.
Ledit procédé de programmation peut comprendre en outre: ll une mise à la masse de la première région de la même colonne que ledit dispositif en cours de programmation en permettant à ladite première région de flotter dans toutes les autres colonnes et, une application d'un cinquième potentiel à ladite deuxième région dans toutes les colonnes autres que la
colonne dudit dispositif en cours de programmation.
Les buts, avantages et particularités ci-dessus de la présente invention ainsi que d'autres,
ressortiront mieux dans la description qui suit de
quatre modes de réalisation préférés, pris en liaison avec les dessins annexés dans lesquels: La Figure 1 est une vue en coupe transversale en trois dimensions d'un premier mode de réalisation de la cellule à couche unique de polysilicium programmable électriquement et effaçable
électriquement selon la présente invention.
La Figure 2 représente un deuxième mode de réalisation de la présente invention et inclut aussi
un condensateur spécialisé pour l'effacement.
La Figure 3 représente un troisième mode de réalisation de la présente invention dans lequel la plaque du condensateur d'effacement comprend une partie dopée de type N et une partie dopée de type p. La Figure 4 représente un quatrième mode de réalisation de la présente invention incluant en outre
un transistor de choix.
La Figure 5 représente un diagramme d'une partie
d'un réseau des cellules de mémoire de la Figure 4.
On va maintenant décrire une cellule de mémoire morte électriquement programmable et électriquement effaçable à couche unique de polysilicium Dans la
description qui suit, de nombreux détails spécifiques
sont exposés, par exemple un type de dopant, des niveaux de dopants, des tensions, etc afin d'assurer une compréhension intime de la présente invention Il est cependant évident pour l'homme de l'art que ces détails spécifiques ne sont pas nécessairement
employés pour mettre en oeuvre la présente invention.
Dans d'autres cas, des étapes et des procédés de traitements bien connus ne sont pas décrits en détail afin d'éviter d'obscurcir de façon inutile la présente invention. La Figure 1 représente un mode de réalisation actuellement préféré de la cellule de mémoire 10 selon la présente invention, au cours de sa fabrication La cellule de mémoire 10 est fabriquée sur un substrat en silicium 12 de type p selon un mode de réalisation actuellement préféré Alors qu'un mode de réalisation également préféré est décrit en liaison avec un substrat en silicium 12 de type p, l'homme de l'art comprendra que la cellule de mémoire 10 pourrait être fabriquée sur un substrat de type N en utilisant, pour les régions et les puits de diffusion, des types de
dopants opposés à ceux qui sont décrits ci-dessous.
Cependant, il faudrait des tensions très élevées pour former une cellule de ce type sur un substrat de type n De plus, pour les modes de réalisation spécifiquement décrits ci-dessus, des niveaux de tension spécifiques sont donnés pour la programmation, la lecture et l'effacement selon des modes de réalisation ci-dessous L'homme de l'art comprendra cependant que d'autres modes de réalisation situés à l'intérieur du cadre de la revendication peuvent, afin d'exercer ces fonctions, exiger des niveaux de tension différents en fonction des dimensions exactes, des niveaux de dopage et des caractéristiques des
performances souhaitées.
La cellule de mémoire 10 comprend un transistor 14 et un condensateur 15 de grille de commande Le transistor 14 et le condensateur 15 partagent l'élément en silicium 18 qui sert de grille flottante du transistor 14 et de plaque du condensateur 15 Dans un mode de réalisation actuellement préféré, l'élément en polysilicium 18 est un élément unique continu, en silicium fortement dopé, comprenant la partie 18 a qui sert de plaque du condensateur 15, la partie 18 b qui sert de grille flottante du transistor 14 et la partie
18 c qui relie électriquement les parties 18 a et 18 b.
Alors que l'élément en polysilicium 18 est un élément unique continu en polysilicium, il sera aussi désigné dans ce qui suit, comme la grille flottante 18 b et la plaque de condensateur 18 a selon le contexte De plus, dans une variante de mode de réalisation, on pourrait utiliser au lieu de l'élément unique 18 en polysilicium, une grille flottante séparée correspondant à une partie 18 b et une plaque séparée correspondant à la partie 18 a couplées par un type quelconque de liaison conductrice Cette variante exigerait généralement un traitement additionnel De plus, le diélectrique entourant une telle liaison doit être d'une intégrité élevée pour empêcher toute charge
de fuir par la liaison.
Dans un mode de réalisation actuellement préféré, le transistor 14 est un transistor NMOS à enrichissement à canal court qui comprend une source 16, un drain 17, une grille flottante 18 b, un oxyde de grille 19 et une région de canal 20 Dans un mode de réalisation actuellement préféré, la source 16 et le drain 17 sont des régions de diffusion du type n fortement dopées à l'aide d'un dopant de type n approprié, par exemple le phosphore ou l'arsenic à un
niveau situé dans la plage d'environ 1020 atomes/cm 3.
Dans le mode de réalisation actuellement préféré, de plus, un traitement classique de drain légèrement dopé, ou LDD, est utilisé en réalisant des régions légèrement dopées sur les deux côtés du canal 20 Les régions à drain légèrement dopé limitent en fait la performance d'effacement et la majeure partie des traitements de mémoire sont prévus pour éviter de
fabriquer des régions à drain légèrement dopé.
Cependant, dans un mode de réalisation actuellement préféré o une cellule de mémoire est implantée sur des technologies de fabrication de logiques, les régions à drain légèrement dopé sont exigées par le processus de fabrication de logiques La largeur du canal 20 entre la source 16 et le drain 17 est située dans la plage d'environ 1,3 micron La longueur du canal 20 est dans la plage d'environ 0,4 micron De plus, dans un mode de réalisation actuellement préféré, l'épaisseur de l'oxyde de grille 19 est dans
la plage d'environ 5 à 15 nanomètres, ou 50 à 150 .
L'oxyde de grille est formé par oxydation thermique.
En variante, il est possible d'utiliser un diélectrique nitruré Une partie 18 b de l'élément polysilicium 18 qui forme la grille flottante du transistor 14 est du type N fortement dopé dont la concentration est dans la plage d'environ 1020 atomes/cm 3 La partie 18 b de l'élément en polysilicium 18 est dopée en même temps que les régions 16, 17 et 22. Le condensateur 15 de la cellule de mémoire 10 est un condensateur à inversion PMOS dans un mode de réalisation actuellement préféré Le condensateur 15 comprend un puits 21, des régions de diffusion 22 et 23 et un oxyde mince 25 Comme décrit ci-dessus, et comme on peut le voir à la Figure 1, le transistor 14
partage la grille flottante avec le condensateur 15.
La partie Iga de l'élément en polysilicium 18 qui recouvre le puits 21 sert de plaque de condensateur La plaque 18 a de l'élément en polysilicium 18 est fortement dopée de type p à une concentration dans la plage de 1020 atomes/cm 3 L'interface entre les parties de type N et de type p de l'élément en polysilicium 18 peut généralement être situé à un emplacement quelconque le long de la partie marquée 18 c qui relie la grille 18 b et la plaque 18 a, en prenant soin
d'empêcher un contre-dopage, par exemple du drain 17.
Aux Figures 1 à 4, les parties des éléments en polysilicium représentés sont ombrées quant aux parties qui sont dopées de type p, et sont hachurées quant aux parties qui sont dopées de type p Tout l'élément en polysilicium aux Figures 1 à 4 pourrait à volonté être dopé soit entièrement en type p soit entièrement en type n En général, le type N est préféré puisqu'il constitue une meilleure source d'électrons pour l'effet de tunnel Le dopage s'effectue dans un mode de réalisation actuellement préféré comme représenté aux Figures 1 à 4 en raison
de considérations de traitement.
La plaque 18 a qui recouvre le puits 21 est couplée de manière capacitive au puits 21 En raison de ce couplage capacitif, le puits 21 peut fonctionner comme grille de commande de la cellule de mémoire 10 comme décrit ci-dessous Dans un mode de réalisation actuellement préféré, le puits 21 est un puits dopé n au moyen du dopant de type N approprié, à un niveau situé dans la plage d'environ 1017 atomes/cm 3 La région 22 fortement dopée est dopée au moyen d'un dopant de type N à un niveau situé dans la plage d'environ 1020 atomes/cm 3 La région 22 est dopée en même temps que d'autres régions de type n+, par exemple les régions
16 et 17, ainsi que la grille 18 b Comme décrit ci-
dessous, la région 22 sert de région de contact pour réaliser un contact électrique au condensateur 15 La région 23 sert de source de porteurs de minorité pour empêcher le puits 21 de passer en déplétion profonde pendant la programmation Dans un mode de réalisation actuellement préféré, la région 23 est fortement dopée au moyen d'un dopant de type p à une concentration dans la plage de 1020 atomes cm 3 La région 23 est dopée en même temps que la plaque 18 a L'épaisseur de l'oxyde mince 25 est dans la plage d'environ 5 à 15 nanomètres ou 50 à 150 A Finalement, l'oxyde épais 26 est l'oxyde d'isolation de champ qui isole électriquement le condensateur 15, le transistor 14, les régions de diffusion 22 et 23 situées à l'intérieur de la mémoire 10 et qui isole la cellule de mémoire 10 vis-à-vis d'autres cellules ou dispositifs Dans un mode de réalisation actuellement préféré, l'épaisseur de la couche 26 d'oxyde épais est dans la plage d'environ 300 nanomètres, c'est-à-dire 300 De plus, dans un mode de réalisation actuellement préféré, la surface d'un condensateur 15
est dans la plage d'environ 5 L 2.
La structure de la Figure 1 est fabriquée en utilisant des procédés bien connus dans l'art Après l'étape de traitement représentée à la Figure 1, une autre couche diélectrique est formée au-dessus de la structure de la Figure 1 Des ouvertures de contacts à travers la couche diélectrique et à travers toute autre couche d'oxyde ou toute autre couche isolante, par exemple la grille d'oxyde 14, vers les différentes régions de contact, sont ensuite effectuées et elles sont suivies par une ou plusieurs couches de métallisation, et finalement une couche de passivation d'une manière bien connue dans l'art De plus, des régions de contact, par exemple une source 16, un drain 17, des régions 22 et 24 ainsi que tous les éléments en polysilicium 18, sont siliciés pour assurer la conductivité De plus, de toutes les structures similaires sur d'autres éléments des substrats non représentés à la Figure 1, ainsi que dans les modes de réalisation représentés aux Figures 2 à 4 sont siliciés, comme le comprend l'homme de l'art Dans la cellule de mémoire 10, un contact électrique est effectué à la source 16, au drain 17 et aux régions 22 et 23 Un contact électrique avec ces régions est représenté schématiquement par des lignes de contact 30, 31, et 32 qui viennent en contact avec la source 16, le drain 17 et les régions 22 et 23 de la Figure 1 respectivement Aucun contact n'est effectué à l'élément en polysilicium 18 En d'autres termes, l'élément en polysilicium est complètement
entouré par une couche isolante.
Dans la cellule de mémoire 10, le puis 21 exerce les mêmes fonctions que la grille de commande du dispositif de l'art antérieur Dans un dispositif de l'art antérieur, la grille de commande est formée
d'une deuxième couche de polysilicium disposée au- dessus de la grille flottante et électriquement isolée de celle-ci Comme
décrit précédemment, la deuxième couche en polysilicium, n'est pas compatible avec une technologie de traitement de logique La cellule de mémoire 10 de la Figure 1 est complètement compatible avec une technologie normalisée de fabrication de
logiques MOS.
La cellule de mémoire 10 est programmée par une
injection d'électrons chauds dans la grille flottante.
Pour programmer la cellule 10 dans un mode de réalisation actuellement préféré, une tension d'approximativement 7 volts est appliquée au drain 17 par le contact 31 et une tension d'approximativement 7 volts est appliquée au puits 21 de type N par le contact 32 alors que la source et le substrat sont mis à la masse Dans ces conditions, des électrons chauds dont l'énergie est suffisante pour pénétrer l'oxyde de grille 19 sont engendrés dans le canal 20 Ces électrons chauds sont attirés vers la grille flottante 18 b en raison du champ électrique créé par le condensateur 15 La tension qui en résulte sur la grille flottante 18 (VFG) est
VFG = GCR * VCG
o VCG est la tension placée sur le puits 21 de type N et GCR est le rapport de couplage de grille et est donné par la formule
GCR CCAP
CGRILLE + CCAP + CPAR
o C Cp est égale à la capacité du condensateur , CGRILLE est égale à la capacité entre la grille flottante 18 b et le canal 20 et Cp R est la somme de toutes les capacités parasites, par exemple, la capacité entre la partie 18 c de l'élément en polysilicium 18 et, par exemple, le substrat à travers
la couche d'oxyde 26.
Comme mentionné précédemment, la région 23 constitue une source de porteurs de minorité, qui empêche le puits 21 de passer en déplétion profonde pendant la programmation Si ceci devait se produire, la capacité du condensateur et donc le rapport de couplage de grille seraient dégradés La programmation de la cellule de mémoire 10 est fonction d'une longueur effective de canal 20, du rapport de couplage de grille et des tensions appliquées Le temps de programmation dépend fortement de la tension appliquée au drain 17, alors que la tension finale de programme, VFG dépend fortement de la tension appliquée au puits 21. Afin d'effacer la cellule de mémoire 10, le puits 21 est mis à la masse et un potentiel d'approximativement 7 à 10 V est appliqué à la source 16 tandis que le drain 17 flotte Dans ces conditions, un champ électrique d'une amplitude suffisante est développé pour amener des électrons à se déplacer en tunnel depuis la grille flottante 18 vers la source 16 à travers l'oxyde de grille 19: effet de tunnel de Fowler-Nordheim Comme mentionné précédemment, l'effet de tunnel dans cette cellule, se produit par une diffusion légèrement dopée, ou LDD de la source 17, qui n'est pas représentée à la Figure 1 Les tensions appropriées, à utiliser dans ce mode de réalisation de la présente invention et dans d'autres, dépendent de l'épaisseur de l'oxyde à travers lesquels les électrons doivent se déplacer en tunnel, des caractéristiques des performances souhaitées et
d'autres facteurs.
Afin de lire la cellule de mémoire 10, un potentiel de "lecture" c'est-à-dire un potentiel compris entre la tension de seuil d'une cellule non programmée et la tension d'une cellule programmée, est placé sur la grille de commande Des circuits capteurs détectent ensuite si un courant s'écoule entre la source 16 et le drain 17 S'il existe un courant entre la source 16 et le drain 17, la cellule est considérée comme non programmée Si aucun courant appréciable ne
passe, la cellule est considérée comme programmée.
La Figure 2 représente un deuxième mode de réalisation préféré de la présente invention La cellule de mémoire 40 comprend un transistor 44, un condensateur à grille de commande 45 et un condensateur d'effacement 43 Le transistor 44 et le condensateur 45 sont semblables en structure et en fonctions, au transistor 14 et au condensateur 15, de la cellule de mémoire 10 Comme dans la cellule de mémoire 10, l'élément en polysilicium 18 de la cellule de mémoire 40 est partagé par le transistor 44 et le condensateur 45 De plus, un élément en polysilicium 48 comprend un segment additionnel représenté comme
segment 48 c, qui forme une plaque du condensateur 43.
La structure et la performance de la cellule de mémoire 40, en ce qui concerne le condensateur 44 et le condensateur 45, sont semblables à la structure et à la performance de la cellule 10, sauf pour
l'effacement comme décrit ci-dessous.
Dans la cellule de mémoire 40 de la Figure 2, le condensateur 43 exerce la fonction d'effacement Le condensateur 43 comprend un puits 71, des régions de diffusion 72 et 73, un oxyde épais 75 et une partie 48 c de l'élément en polysilicium 48 Dans un mode de réalisation actuellement préféré, le puits 71 est un puits dopé N à un niveau situé dans la plage d'approximativement 1017 atomes/cm 3 La région 72 de type N est fortement dopée à une concentration dans la plage d'approximativement 1020 atomes/cm 3 La région 73 est une région de type p fortement dopée à une
concentration dans la plage d'environ 1020 atomes/cm 3.
L'oxyde épais 75 est un oxyde thermique que l'on fait croître à une épaisseur dans la plage d'environ 5 à 15 nanomètres, c'est-à-dire 50 à 150 De plus, dans un mode de réalisation actuellement préféré, la surface
du condensateur 43 est dans la plage d'environ 1,0 L 2.
L'oxyde épais 56 isole électriquement le condensateur 43 d'autres parties de la cellule de mémoire 40 ainsi que d'autres cellules du réseau ou d'autres dispositifs De façon optionnelle, l'oxyde épais 56 peut séparer les régions 72 et 73 comme représenté à la Figure 2 Cependant, les régions 72 et 73 peuvent à volonté être placées ensemble, sans partie d'oxyde 56 entre elles La région 73 est utilisée comme source de porteurs de minorité pour empêcher le puits 71 de
passer en déplétion profonde pendant l'effacement.
Dans un mode de réalisation actuellement préféré, la partie 48 c de l'élément en polysilicium 48 qui recouvre le puits 21 est fortement dopée au moyen d'un dopant de type p à une concentration dans la plage d'approximativement 1020 atomes/cm 3 Ici aussi, afin de réduire le traitement, la partie 48 c de l'élément en polysilicium 48 est dopée en même temps que la région 73 Comme pour la cellule de mémoire 10, la partie 48 b de l'élément en polysilicium 48 est fortement dopée à l'aide d'un dopant de type N et une partie 48 a est fortement dopée au moyen de dopant de type p. Dans le mode de réalisation représenté à la Figure 2, le condensateur 43 est un condensateur à effet de tunnel PNOS et c'est un condensateur
d'effacement spécialisé pour la cellule de mémoire 40.
La cellule de mémoire 40 est effacée en appliquant un potentiel dans la plage d'environ 7 à 10 volts au puits 71 Le potentiel est appliqué aux régions 72 et
73 comme représenté schématiquement par le contact 63.
Pendant l'effacement, le puits 51, la source 46 et le drain 47 sont mis à la masse Puisque la surface du condensateur 43 est relativement petite, son rapport de couplage est faible Ceci amène la majeure partie de la tension appliquée au puits 71 à tomber entre les faces de l'oxyde 75 plutôt que de l'oxyde 49 (comme ceci se produit avec le condensateur 45 lorsqu'une tension est appliquée au puits 51) Cet oxyde 75 à haute tension amène des électrons à passer en tunnel de la plaque 48 c vers le puits 71 pendant l'effacement Ce condensateur spécialisé d'effacement 43 de la cellule de mémoire 40 offre une performance d'effacement améliorée par rapport à celle de la mémoire 10 de la Figure 1 En premier lieu, le courant d'effet de tunnel est amélioré pour une tension d'effacement appliquée donnée, puisque la chute de tension entre les faces de l'oxyde de tunnel (oxyde ) n'est pas limitée par la diffusion légèrement dopée comme c'est le cas dans la cellule de mémoire 10 o la diffusion légèrement dopée provoque une déplétion lorsque une tension d'effacement est appliquée à la source 16, ce qui réduit la tension entre les faces de l'oxyde 19 de la cellule 10 A la cellule 10, un traitement additionnel serait nécessaire pour former des dispositifs sans diffusion légèrement dopée dans le réseau afin de remédier à la t 22 limitation que la diffusion légèrement dopée applique à la performance d'effacement De plus, le fait que le noeud de haute tension d'effacement est maintenant un puits N au lieu d'une source de diffusion MOS permet l'application d'une tension d'effacement plus élevée sans risque de rupture En d'autres termes, la tension de rupture de puits 71 de la Figure 2, qui est approximativement de 20 volts, est plus élevée que celle de la source 16 de la Figure 1, qui est approximativement de 7 à 8 volts La raison en est le fait que la source 16 est beaucoup plus fortement
dopée que le puits 71.
La Figure 3 représente un troisième mode de réalisation préféré de la présente invention La cellule de mémoire 80 de la Figure 3 comprend un transistor 84, un condensateur 85 de grille de commande, un condensateur d'effacement 83 et elle est essentiellement la même que la cellule de mémoire 40 de la Figure 2 sauf que la partie du segment de polysilicium qui recouvre le condensateur d'effacement 83 comprend à la fois une partie fortement dopée de type N et une partie fortement dopée de type En se référant à la Figure 3, la partie représentée comme 88 d est fortement dopée de type p, à une concentration dans la plage - d'approximativement 1020 atomes/cm 3 La partie représentée comme 88 c est fortement dopée de type N à une concentration dans la plage de 1020 atomes/cm 3 Comme représenté à la Figure 3, la région de contact n+ 112 et la région 113 p+ sont disposées près l'une de l'autre dans un mode de réalisation actuellement préféré Comme représenté, un contact électrique est effectué au puits 111 par le contact 103, qui est en contact avec les deux régions 112 et 113 Le condensateur d'effacement 83 est un "condensateur hybride" en ce qu'il existe à la fois des parties de type N et de type p de la plaque En variante, le condensateur 83 pourrait être un "condensateur simple" dont la plaque est d'un type de dopant unique comme représenté pour le condensateur 43 de la Figure 2 Comme pour les modes de réalisation précédents, toutes les régions de diffusion n+ et tous les segments de polysilicium n+, c'est-à-dire les régions 86, 87, 92 et 112 et les segments de polysilicium 88 b et 88 c, sont dopés en même temps dans une étape de traitement et toutes les régions de diffusion p+ et les segments de polysilicium n+ sont dopés en même temps dans une autre étape de traitement La cellule de mémoire 80 à la Figure 3 possède une performance d'effacement améliorée par rapport à la cellule de mémoire 40 de la Figure 2 puisque le segment 88 c n+ est, pour l'effacement, une meilleur source d'électrons à effet de tunnel que le segment 48 c p+ de la cellule de mémoire 40 En variante, tout l'élément en polysilicium 88 pourrait être dopé n+ dans une étape de traitement séparée afin de réaliser une source d'électrons pour l'effet de tunnel Cependant, cette approche ne serait pas compatible avec le "traitement complémentaire de polysilicium" décrit ci-dessus dans lequel des segments de polysilicium sont dopés du même type que la source adjacente, le drain, et des régions de diffusion similaires, et elle exigerait par conséquent
un traitement additionnel.
La Figure 4 représente un quatrième mode de réalisation préféré de la présente invention La cellule de mémoire 120 de la Figure 4 est semblable à la cellule de mémoire 80 de la Figure 3, sauf que la cellule de mémoire 120 comprend encore un transistor de choix 160, en plus d'un transistor 124, d'un condensateur 125 de grille de commande et d'un condensateur d'effacement 123 La région 163 sert de source du transistor 124 et de drain du transistor Elle sera appelée la source 163 ou le drain 163 selon le contexte Le transistor 124 inclut la source 163 et le drain 127 Le transistor de choix 160 inclut la grille de choix 161, l'oxyde 162 de grille de choix, la source 126 et le drain 163 La grille de choix 161 comprend un polysilicium de type N fortement
dopé dans un mode de réalisation actuellement préféré.
Le transistor de choix 160 permet une performance améliorée de programmation ainsi qu'une protection
contre des mécanismes d'effacement excessif.
Afin de programmer la cellule de mémoire 120, les deux puits 131 et 151 sont amenés à un potentiel dans la plage d'approximativement 7 V par les contacts 142 et 143 respectivement Comme pour la cellule de mémoire 80 de la Figure 3, le condensateur d'effacement 123 peut être soit un condensateur simple soit un condensateur hybride comme représenté Le drain 127 est polarisé à un niveau élevé à un potentiel dans la plage d'approximativement 7 V et la source 126 est mise à la masse Le transistor de choix est mis en fonction en appliquant un potentiel dans la plage approximativement 3,3 volts à la grille de choix 161 par le contact 144 en permettant ainsi au courant de traverser le transistor 124 Dans ces conditions, la rupture d'avalanche dans le canal 130 se produit, et les électrons chauds engendrés pénètrent dans l'oxyde de grille 129 et sont attirés vers la grille flottante 128 b La cellule de mémoire est effacée sensiblement de la même manière que la
cellule de mémoire 80 de la Figure 3.
Pour lire la cellule de mémoire 120, un potentiel est appliqué entre la source 126 et le drain 127 La grille de commande (c'est-à-dire le condensateur 125) est mise en fonction en appliquant un potentiel de lecture dans la plage d'approximativement 3,3 V au puits 131 par le contact 142 Le transistor 160 est mis en fonction en appliquant un potentiel dans la plage d'approximativement 3,3 V à la grille de choix 161 Lorsque la cellule de mémoire 120 n'est pas programmée, c'est-à- dire lorsqu'aucune charge n'est présente sur la grille flottante 128 b, le transistor 124 est en fonction puisque le potentiel de lecture est plus grand que la tension de seuil d'une cellule non programmée, et ce transistor conduit un courant qui peut être détecté Lorsque la cellule de mémoire 120 est programmée, le transistor 124 est hors fonction puisque le potentiel de lecture est inférieur à la tension de seuil d'une cellule programmée, et ce
transistor ne conduit aucun courant appréciable.
Ainsi, la tension de seuil plus élevée représente une cellule programmée et la tension de seuil plus basse représente une cellule non programmée Des circuits capteurs appropriés peuvent détecter s'il passe un courant et, donc, si la cellule est programmée ou non programmée. Afin d'illustrer le problème d'effacement excessif, on se réfère de nouveau à la cellule de mémoire 80 de la Figure 3 Une cellule peut être effacée de façon excessive ce qui provoque une passage de courant à travers le transistor 84 dans les deux cas: si un potentiel est appliqué à la grille de commande ou s'il ne l'est pas, c'est-à-dire si la tension de seuil est inférieure ou égale à zéro Dans un dispositif de type flash, o plusieurs cellules
d'une colonne partagent la même ligne de bits, c'est-
à-dire que le drain 87 est commun à toutes les cellules de la colonne, toutes les cellules de la même colonne agissant comme une cellule effacée de façon excessive sont inutilisables La raison en est qu'aucune différence de tension de seuil, entre un état programmé et un état non-programmé de la cellule fonctionnelle, ne peut être détectée si l'on tente de lire une cellule qui est par ailleurs fonctionnelle sur la même ligne de bit en appliquant un potentiel au drain commun 87 et à la grille de commande de la cellule fonctionnelle et en mettant à la masse la source commune 86, puisque la cellule qui est effacée de façon excessive amène le courant à passer dans la ligne commune de bits, en amenant le circuit capteur à interpréter toutes les cellules comme étant dans
l'état binaire effacé.
En revenant à la Figure 4, on peut voir que le transistor de choix 160 agit comme tampon vis-à-vis de la cellule de mémoire 120 par rapport à une cellule effacée de façon excessive partageant la même ligne de bits Comme décrit ci-dessus, aucun courant ne passe à moins qu'une tension d'approximativement 3 à 4 volts ne soit appliquée à la grille de choix 161 Ainsi, aucun courant ne traverse une cellule effacée de façon excessive qui n'est pas choisie par une mise en fonction son transistor de choix 160, et une autre cellule fonctionnant dans la même colonne peut être lue en mettant en fonction pendant la lecture le
transistor de choix de la cellule en fonctionnement.
Le problème des perturbations de programme dans lequel une cellule programmée, qui est la cellule non choisie, est effacée pendant la programmation d'une autre cellule, qui est la cellule choisie, située sur la même ligne de bit, peut virtuellement être éliminée dans la cellule de mémoire 120 en polarisant la grille de commande de la cellule programmée, c'est-à-dire non choisie, pendant la programmation de la cellule choisie En se référant à nouveau à la Figure 3, supposons que la cellule 80 est une cellule déjà programmée sur la même ligne de bits que la cellule à programmer Puisqu'une cellule sur la même ligne de bit est en cours de programmation, le drain 87 est polarisé à niveau élevé Par conséquent, dans la cellule programmée de la Figure 3, il existe un potentiel élevé entre le drain 87 et la grille flottante 88 b, comme dans la situation au cours de l'effacement à partir de la source 86, et ceci amène des électrons à passer en tunnel depuis la grille flottante 88 b vers le drain 87 en effaçant la cellule
non choisie.
Dans la cellule de mémoire 120 de la Figure 4, ce problème est éliminé en polarisant la grille de commande 125 de toutes les cellules non choisies qui sont situées sur la même ligne de bits que la cellule choisie en cours de programmation Lorsque la grille de commande 125 est polarisée à niveau élevé, approximativement au niveau de tension de drain pendant la programmation ou à un niveau un peu plus élevé, la différence de tension entre la grille flottante 128 b et le drain 127 est fortement réduite, ce qui empêche un effacement de la cellule non choisie On notera que ceci ne peut pas être effectué avec la cellule de mémoire 80 de la Figure 3 parce qu'une polarisation élevée sur les grilles de commande de toutes les cellules de la même ligne de bits que la cellule en cours de programmation, tout en protégeant vis-à- vis d'un effacement les cellules programmées non choisies, mettrait en fonction l'une quelconque des
cellules non choisies qui ne seraient pas programmées.
Ceci programmerait dès lors les cellules précédemment non programmées et provoquerait une augmentation indésirable de la consommation de puissance A la cellule 120 de la Figure 4, en revanche, la grille de commande de toutes les cellules non choisies peut être polarisée à un niveau élevé pour empêcher l'effacement des cellules programmées non choisies parce que la présence de la grille de choix, qui est en fonction pour la cellule choisie et hors fonction pour toutes les autres, empêche le courant de passer dans des cellules non choisies non programmées et empêche donc
une programmation des cellules non choisies.
Finalement, le problème de l'effacement/de la programmation en courant continu peut être réduit ou éliminé dans la cellule de mémoire 120 au moyen de conditions appropriées de polarisation La Figure 5
illustre quatre cellules de mémoire 120 d'un réseau.
Les cellules notées A et B à la Figure 5 sont dans une colonne, les cellules notées C et D sont dans une colonne adjacente Les cellules A et C sont l'une et l'autre dans une même ligne, et les cellules B et D sont dans une même ligne Si la cellule A est en cours de programmation, la grille de choix 161 a et la grille de commande 125 a de cette ligne sont en fonction, comme représenté par les tensions approximatives La source est mise à la masse au moyen d'un transistor a à la périphérie comme représenté Comme décrit précédemment, d'autres grilles de commande, par exemple la grille de commande 125 b est en fonction pour empêcher une perturbation de programme dans d'autres cellules de la même colonne que la cellule A. Les grilles de choix de ces cellules, par exemple 161 b, sont en fonction pour empêcher une programmation involontaire de cellules non programmées comme décrit
précédemment.
Dans la colonne adjacente, qui contient les cellules C et D, le problème de l'effacement/de la
programmation en courant continu peut être illustré.
Puisque la cellule C est dans la même ligne que la cellule A qui est en cours de programmation, son transistor de choix 161 a et sa grille de commande 125 a sont tous deux en fonction Par conséquent le drain 127 b ne peut pas être à 7 volts, par exemple, tandis que la source 126 b est mise à la masse, car un courant passerait alors à travers la cellule C en programmant la cellule C Cependant, si tant la source que le drain sont mis à la masse, la source, le drain et le canal de la cellule C sont à OV alors que la grille de commande est à 8 V Si une cellule C était programmée, cette différence de tension tirerait des électrons depuis sa grille flottante jusqu'à la grille de commande 125 a, en effaçant donc partiellement ou totalement la cellule C, ce que l'on appelle un effacement en courant continu Si la cellule C n'était pas programmée, la différence de tension entre la grille de commande et le canal de la cellule C tirerait des électrons depuis le canal vers la grille flottante en programmant ainsi la cellule C: ce que
l'on appelle une programmation en courant continu.
Selon la présente invention, ce problème est résolu en utilisant le transistor 170 b de la périphérie Lorsque le transistor 170 b est hors fonction, comme représenté, la source 126 b flotte, par exemple, à 7 V comme représenté Ceci empêche le passage d'un courant quelconque entre la source 126 b et le drain 127 b à travers la cellule C De plus, puisque la source 126 b et le drain 127 b sont à 7 V, la différence de tension entre la source, le drain et le canal de la cellule C et la grille de commande 125 a est éliminée, ce qui empêche un effacement en courant continu ou une
programmation en courant continu.
Ainsi, il est décrit une cellule de mémoire effaçable électriquement et programmable électriquement à couche unique de polysilicium Des modes de réalisation utilisant un condensateur spécialisé d'effacement et un transistor de choix sont également décrits Les cellules de mémoire selon la présente invention sont totalement compatibles avec une technologie de fabrication de dispositifs logiques.
Claims (20)
1 Dispositif de mémoire programmable électriquement et effaçable électriquement ( 10) à
grille flottante ( 18 b) formé sur un substrat semi-
conducteur ( 12) d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région ( 16) d'un deuxième type de conductivité; une deuxième région ( 17) dudit deuxième type de conductivité; une région de canal ( 20) entre ladite première ( 16) et ladite deuxième ( 17) régions; un diélectrique ( 19) de grille disposé au-dessus de la dite région de canal ( 20); une grille ( 18 b)disposée au-dessus dudit diélectrique ( 19) de grille; et un premier condensateur ( 15), ledit premier condensateur comprenant un puits dopé ( 21) dudit deuxième type de conductivité et une plaque ( 18 a) couplée de manière capacitive audit puits dopé ( 21), ladite plaque ( 18 a) étant couplée électriquement ( 18 c) à ladite grille ( 18 b); ledit dispositif de mémoire ( 10) étant programmé par un procédé comprenant une application d'un potentiel audit puits ( 21) et d'un deuxième potentiel à ladite deuxième région ( 17), et ledit dispositif ( 10) étant effacé par un procédé comprenant l'application d'un troisième potentiel à
ladite première région ( 16).
2 Dispositif de mémoire ( 10) selon la revendication 1 caractérisé en ce que ledit premier type de conductivité est p et ledit
deuxième type de conductivité est n.
3 Dispositif de mémoire ( 10) selon la revendication 2, caractérisé en ce que ledit puits ( 21) comprend une première région ( 22) de diffusion, ladite première région ( 22) de diffusion étant fortement dopée à l'aide d'un dopant dudit deuxième type de conductivité, et une deuxième région ( 23) de diffusion, ladite deuxième région ( 23) de diffusion étant fortement dopée à l'aide d'un dopant dudit premier type de conductivité, un contact électrique ( 32) étant effectué vers ledit puits ( 21) à travers ladite première ( 22) et
ladite deuxième ( 23) régions de diffusion.
4 Dispositif de mémoire ( 10) selon la revendication 2 caractérisé en ce que ladite grille ( 18 b) et ladite plaque ( 18 a) comprennent une couche unique continue de polysilicium
( 18).
Dispositif de mémoire selon la revendication 3 caractérisé en ce que ladite grille ( 18 b) et ladite plaque ( 18 a) comprennent une couche unique continue de polysilicium
( 18).
6 Dispositif de mémoire programmable électriquement et effaçable électriquement ( 40, 80) à grille flottante ( 48 b, 88 b) formé sur un substrat semi-conducteur ( 42, 82) d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région ( 46, 86) d'un deuxième type de conductivité; une deuxième région ( 47, 87) dudit deuxième type de conductivité; une région de canal entre ladite première ( 46, 86) et ladite deuxième ( 47, 87) régions;
un diélectrique ( 49, 89) de grille disposé au-
dessus de la dite région de canal; une grille ( 48 b, 88 b) disposée au-dessus dudit diélectrique ( 49, 89) de grille; et un premier condensateur ( 45, 85), ledit premier condensateur ( 45, 85) comprenant un puits ( 51, 91) dopé dudit deuxième type de conductivité et une première plaque ( 48 a,88 a) couplée de manière capacitive audit puits dopé ( 51, 91), ladite première plaque ( 48 a, 88 a) étant couplée électriquement à ladite grille ( 48 b, 88 b); et un deuxième condensateur ( 43, 83), ledit deuxième condensateur ( 43, 83) comprenant un deuxième puits dopé ( 71, 111) dudit deuxième type de conductivité et une deuxième plaque ( 48 c, 88 c-88 d) couplée de manière capacitive audit deuxième puits dopé ( 71, 111), ladite deuxième plaque ( 48 c, 88 c-88 d) étant couplée
électriquement à ladite grille ( 48 b, 88 b).
7 Dispositif de mémoire ( 40, 80) selon la revendication 6 caractérisé en ce que ledit premier type de conductivité est p et ledit
deuxième type de conductivité est n.
8 Dispositif de mémoire ( 40, 80) selon la revendication 7 caractérisé en ce que ledit premier puits ( 51, 91) comprend une première ( 52, 92) et une deuxième ( 53, 93) régions de diffusion et ledit deuxième puits ( 71, 111) comprend une troisième ( 72, 112) et une quatrième ( 73, 113) régions de diffusion, ladite première ( 52, 92) et ladite troisième ( 72, 112) régions de diffusion étant dudit deuxième type de conductivité et ladite deuxième ( 53, 93) et ladite quatrième ( 73, 113) régions de diffusion étant dudit premier type de conductivité, un contact électrique ( 62, 102) étant effectué vers ledit premier puits ( 51, 91) à travers ladite première ( 52, 92) et ladite deuxième ( 53, 93) régions de diffusion, et un contact électrique ( 63, 103) étant effectué vers ledit deuxième puits ( 71, 111) à travers ladite troisième ( 72, 112) et ladite quatrième ( 73,
113) régions de diffusion.
9 Dispositif de mémoire ( 40) selon la revendication 7 caractérisé en ce que le dispositif ( 40, 80) est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits ( 51, 91) et d'un deuxième potentiel à ladite deuxième région ( 47, 87), et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits ( 71, 111).
Dispositif de mémoire ( 40) selon la revendication 8 caractérisé en ce que le dispositif ( 40, 80) est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits ( 51, 91) et d'un deuxième potentiel à ladite deuxième région ( 47, 87), et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits ( 71, 111).
11 Dispositif de mémoire selon la revendication 7 caractérisé en ce que ladite grille ( 48 b, 88 b), ladite première plaque ( 48 a, 88 a) et ladite deuxième plaque ( 48 c, 88 c-88 d) comprennent un élément continu unique de polysilicium
( 48, 88).
12 Dispositif de mémoire selon la revendication 8 caractérisé en ce que ladite grille ( 48 b, 88 b), ladite première plaque ( 48 a, 88 a) et ladite deuxième plaque ( 48 c, 88 c-88 d) comprennent un élément continu unique de polysilicium
( 48, 88).
13 Dispositif de mémoire selon la revendication caractérisé en ce que ladite grille ( 48 b, 88 b), ladite première plaque ( 48 a, 88 a) et ladite deuxième plaque ( 48 c, 88 c-88 d) comprennent un élément continu unique de polysilicium
( 48, 88).
14 Dispositif de mémoire selon la revendication il caractérisé en ce que au moins une partie ( 88 c) de ladite deuxième plaque ( 88 c-88 d) est fortement dopée de type n Dispositif de mémoire selon la revendication 12 caractérisé en ce que au moins une partie ( 88 c) de ladite deuxième plaque ( 88 c-88 d) est fortement dopée de type n 16 Dispositif de mémoire selon la revendication 13 caractérisé en ce que au moins une partie ( 88 c) de ladite deuxième plaque ( 88 c-88 d) est fortement dopée de type n 17 Dispositif de mémoire selon la revendication 14 caractérisé en ce que ladite troisième ( 72) et ladite quatrième ( 73) régions de diffusion sont situées l'une près de l'autre et au moins une partie de ladite troisième ( 72) et de ladite quatrième ( 73) régions sont situées près de
ladite deuxième plaque ( 48 c, 88 c-88 d).
18 Dispositif de mémoire programmable électriquement et effaçable électriquement ( 120) à
grille flottante ( 128 b) formé sur un substrat semi-
conducteur ( 122) d'un premier type de conductivité caractérisé en ce qu'il comprend: une première région ( 126) d'un deuxième type de conductivité; une deuxième région ( 127) dudit deuxième type de conductivité; une première région de canal ( 130) entre ladite première ( 126) et ladite deuxième ( 127) régions; un diélectrique de grille disposé au-dessus de la dite première région de canal ( 130); une première grille ( 128 b) disposée au-dessus dudit diélectrique de grille; et un premier condensateur ( 125), ledit premier condensateur ( 125) comprenant un puits dopé ( 131) dudit deuxième type de conductivité et une première plaque ( 128 a) couplée de manière capacitive audit puits dopé ( 131), ladite première plaque ( 128 a) étant couplée électriquement à ladite première grille ( 128 b); et un deuxième condensateur ( 123), ledit deuxième condensateur ( 123) comprenant un deuxième puits dopé ( 151) dudit deuxième type de conductivité et une deuxième plaque ( 128 c) couplée de manière capacitive audit deuxième puits dopé ( 151), ladite deuxième plaque ( 128 c) étant couplée électriquement à ladite première grille ( 128 b); et un transistor de choix ( 160) comprenant une deuxième grille ( 161) disposée sur un deuxième oxyde ( 162) de grille, une troisième région ( 163) dudit deuxième type de conductivité, et une deuxième région de canal disposée au-dessous dudit troisième oxyde de grille et entre ladite troisième région ( 163) et ladite première région ( 126) 19 Dispositif de mémoire selon la revendication 18 caractérisé en ce que ledit premier type de conductivité est p et ledit
deuxième type de conductivité est n.
20 Dispositif de mémoire selon la revendication 19 caractérisé en ce que ledit premier puits ( 131) comprend une première ( 132) et une deuxième ( 133) régions de diffusion et ledit deuxième puits ( 151) comprend une troisième ( 152) et une quatrième ( 153) régions de diffusion, ladite première ( 132) et ladite troisième ( 152) régions de diffusion étant dudit deuxième type de conductivité et ladite deuxième ( 133) et ladite quatrième ( 153) régions de diffusion étant dudit premier type de conductivité, un contact électrique ( 142) étant effectué vers ledit premier puits ( 131) à travers ladite première ( 132) et ladite deuxième ( 133) régions de diffusion, et un contact électrique ( 143) étant effectué vers ledit deuxième puits ( 151) à travers ladite troisième
( 152) et ladite quatrième ( 153) régions de diffusion.
21 Dispositif de mémoire selon la revendication 19 caractérisé en ce que le dispositif est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits ( 131) et d'un deuxième potentiel à ladite deuxième région ( 127), et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits ( 151).
22 Dispositif de mémoire selon la revendication caractérisé en ce que ledit dispositif est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits ( 131) et d'un deuxième potentiel à ladite deuxième région ( 127), et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel
audit deuxième puits ( 151).
23 Dispositif de mémoire selon la revendication 19 caractérisé en ce que ladite grille ( 128 B), ladite première plaque ( 128 a) et ladite deuxième plaque ( 128 c) comprennent un
élément continu unique de polysilicium ( 128).
24 Dispositif de mémoire selon la revendication caractérisé en ce que ladite grille ( 128 B), ladite première plaque ( 128 a) et ladite deuxième plaque ( 128 c) comprennent un
élément continu unique de polysilicium ( 128).
Dispositif de mémoire selon la revendication 22 caractérisé en ce que ladite grille ( 128 B), ladite première plaque ( 128 a) et ladite deuxième plaque ( 128 c) comprennent un
élément continu unique de polysilicium ( 128).
26 Dispositif de mémoire selon 23 caractérisé en ce que au moins une partie de ladite ( 128 c) est fortement dopée de type n 27 Dispositif de mémoire selon 24 caractérisé en ce que au moins une partie de ladite ( 128 c) est fortement dopée de type n 28 Dispositif de mémoire selon caractérisé en ce que au moins une partie de ladite ( 128 c) est fortement dopée de type n 29 Dispositif de mémoire selon 26 caractérisé en ce que la revendication deuxième plaque la revendication deuxième plaque la revendication deuxième plaque la revendication ladite troisième ( 152) et ladite quatrième ( 153) régions de diffusion sont situées l'une près de l'autre et au moins une partie de ( 152) et de ladite quatrième ( 153) régions sont situées près de ladite
deuxième plaque ( 128 c).
Réseau (A, B, C, D) de dispositifs programmables électriquement et effaçables électriquement ( 120) à grilles flottantes ( 128 b) trouvés sur un substrat semi-conducteur ( 122), caractérisé en ce que chacun desdits dispositifs ( 120) comprend: une première région ( 126) d'un deuxième type de conductivité; une deuxième région ( 127) dudit deuxième type de conductivité; une première région de canal ( 130) entre ladite première ( 126) et ladite deuxième ( 127) régions; un diélectrique de grille disposé au-dessus de la dite première région de canal ( 130); une première grille ( 128 b) disposée au-dessus dudit diélectrique de grille; et un premier condensateur ( 125), ledit premier condensateur ( 125) comprenant un puits dopé ( 131) dudit deuxième type de conductivité et une première plaque ( 128 a) couplée de manière capacitive audit puits dopé ( 131), ladite première plaque ( 128 a) étant couplée électriquement à ladite première grille ( 128 b); et un deuxième condensateur ( 123), ledit deuxième condensateur ( 123) comprenant un deuxième puits dopé ( 151) dudit deuxième type de conductivité et une deuxième plaque ( 128 c) couplée de manière capacitive audit deuxième puits dopé ( 151), ladite deuxième plaque ( 128 c) étant couplée électriquement à ladite première grille ( 128 b); et un transistor de choix ( 160) comprenant une deuxième grille ( 161) disposée sur un deuxième oxyde ( 162) de grille, une troisième région ( 163) dudit deuxième type de conductivité, et une deuxième région de canal disposée au-dessous dudit troisième oxyde de grille et entre ladite troisième région ( 163) et ladite première région ( 126) 31 Réseau (A, B, C, D) selon la revendication 30 caractérisé en ce que ledit premier type de conductivité est p et ledit deuxième type de conductivité est n le dispositif est programmé par un procédé comprenant une application d'un premier potentiel audit premier puits ( 131) et d'un deuxième potentiel à ladite deuxième région ( 127) dudit dispositif en cours de programmation, et ledit dispositif est effacé par un procédé comprenant une application d'un troisième potentiel audit deuxième puits ( 151) dudit dispositif en cours d'effacement. 32 Réseau (A, B, C, D) selon la revendication 31 caractérisé en ce que ledit réseau (A, B, C, D) est disposé selon une série de colonnes (A, B; C, D) et de lignes (A, C; B, D) desdits dispositifs, ladite première région ( 126) et ladite deuxième région ( 127) étant partagées par chacun des dispositifs ( 120) de chacune desdites colonnes; ladite deuxième grille ( 161) et ledit premier puits ( 151) sont couplés électriquement en parallèle à chacun desdits dispositifs ( 120) de chacune desdites lignes, ledit procédé de programmation dudit dispositif comprend en outre l'application d'un quatrième potentiel à ladite deuxième grille ( 161) de la même ligne que ledit dispositif en cours de programmation tandis qu'un potentiel d'approximativement O volt est appliqué à ladite deuxième grille ( 161) de toutes les
autres lignes.
33 Réseau selon la revendication 32 caractérisé en ce que ledit procédé de programmation comprend en outre: une mise à la masse de la première région ( 126) de la même colonne que ledit dispositif ( 120) en cours de programmation en permettant à ladite première région ( 126) de flotter dans toutes les autres colonnes et, une application d'un cinquième potentiel à ladite deuxième région ( 127) dans toutes les colonnes autres que la colonne dudit dispositif ( 120) en cours de programmation.
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Also Published As
| Publication number | Publication date |
|---|---|
| ITMI931232A0 (it) | 1993-06-10 |
| HK178096A (en) | 1996-10-04 |
| GB2268330B (en) | 1996-05-08 |
| GB2268330A (en) | 1994-01-05 |
| ITMI931232A1 (it) | 1994-12-10 |
| GB9309814D0 (en) | 1993-06-23 |
| FR2692720B1 (fr) | 1995-07-13 |
| US5301150A (en) | 1994-04-05 |
| SG42988A1 (en) | 1997-10-17 |
| IT1264572B1 (it) | 1996-10-04 |
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