FR2556133A1 - LEAKAGE CURRENT COMPENSATION STRUCTURE AND METHOD FOR INTEGRATED CIRCUITS - Google Patents

Abstract

STRUCTURE ET PROCEDE DE COMPENSATION DE COURANT DE FUITE POUR CIRCUIT INTEGRE ISOLE PAR UNE JONCTION PN. IL EST PREVU UN TRANSISTOR A COLLECTEURS MULTIPLES Q, DONT UN DES COLLECTEURS EST RELIE A UNE PREMIERE REGION DE CUVETTE ISOLEE PAR UNE JONCTION PN AINSI QU'UN SECOND COLLECTEUR COUPLE A UNE SECONDE REGION DE CUVETTE ISOLEE PAR UNE JONCTION PN, CE QUI PERMET D'ANNULER EFFICACEMENT LA FUITE DU SUBSTRAT DE LA SECONDE REGION DE CUVETTE QUI POURRAIT COMPORTER UN OU PLUSIEURS SEMI-CONDUCTEURS ACTIFS Q, Q. APPLICATION AUX CIRCUITS INTEGRES EN GENERAL, NOTAMMENT AUX MIROIRS DE COURANT.LEAKAGE CURRENT COMPENSATION STRUCTURE AND METHOD FOR AN INTEGRATED CIRCUIT ISOLATED BY A PN JUNCTION. A MULTIPLE COLLECTOR TRANSISTOR Q IS PROVIDED FOR, ONE OF THE COLLECTORS OF WHICH IS CONNECTED TO A FIRST TANK REGION ISOLATED BY A PN JUNCTION AS WELL AS A SECOND COLLECTOR COUPLED TO A SECOND TANK REGION ISOLATED BY A PN JUNCTION, WHICH ALLOWS '' EFFECTIVELY CANCEL THE LEAK OF SUBSTRATE FROM THE SECOND BOWL REGION WHICH COULD INCLUDE ONE OR MORE ACTIVE SEMICONDUCTORS Q, Q. APPLICATION TO INTEGRATED CIRCUITS IN GENERAL, ESPECIALLY TO CURRENT MIRRORS.

Description

La présente invention a trait en général à la compensation du courant deThe present invention generally relates to the current compensation of

fuite dans des circuits intégrés, et plus particulièrement à  leakage in integrated circuits, and more particularly to

un procédé et une structure permettant la compensation du courant de fui-  a method and structure for compensating for the leakage current

te de plusieurs dispositifs semiconducteurs isolés séparément dans un cir-  several semiconductor devices separately isolated in a cir-

cuit intégré par une jonction PN.baked integrated by a PN junction.

La plupart des circuits intégrés bipolaires monolithiques actuel-  Most of today's bipolar monolithic integrated circuits

lement fabriqués utilisent une isolation par jonction PN pour isoler ou séparer électriquement différents dispositifs semiconducteurs utilisés pour réaliser chaque circuit intégré. Par exemple, une zone commune du substrat est soumise à une polarisation inverse par rapport aux zones ou cuvettes (ou"tubs") du semiconducteur dans lesquelles les dispositifs ou composants semiconducteurs sont fabriqués. Les dispositifs semiconducteurs peuvent comprendre des transistors verticaux bipolaires, des transistors latéraux bipolaires, des diodes, ainsi que des transistors à effet de  Manufactured by using PN junction isolation to isolate or electrically separate different semiconductor devices used to make each integrated circuit. For example, a common area of the substrate is subjected to reverse bias with respect to semiconductor areas or cuvettes in which the semiconductor devices or components are fabricated. The semiconductor devices may include bipolar vertical transistors, bipolar side transistors, diodes, and solid state transistors.

champ à jonction (JFET).junction field (JFET).

Toutefois, l'un des problèmes qui se posent dans la fabrication  However, one of the problems that arise in manufacturing

de circuits intégrés est qu'un courant de fuite pénètre dans chaque cuvet-  of integrated circuits is that a leakage current enters each cuvet-

te à travers la jonction PN d'isolation à polarisation inverse. A la tem-  through the PN junction of reverse bias insulation. At the

pérature ambiante, cette fuite est relativement faible et n'influe guère de façon défavorable sur le fonctionnement du circuit. Toutefois, à de hautes températures ou en présence d'un rayonnement optique ou nucléaire,  at ambient temperature, this leakage is relatively low and has little adverse effect on the operation of the circuit. However, at high temperatures or in the presence of optical or nuclear radiation,

la fuite peut devenir suffisante pour compromettre partiellement ou tota-  the leakage may become sufficient to compromise partially or totally

lement le fonctionnement du circuit. Même si un circuit intégré peut fonc-  the operation of the circuit. Even though an integrated circuit may

tionner correctement à la température ambiante, il peut tomber en panne à une température élevée par suite d'un accroissement du courant de fuite entre la cuvette et le substrat. Ainsi, du fait que les circuits intégrés doivent d'ordinaire pouvoir fonctionner sur une gamme assez étendue de  If it is not at room temperature, it can fail at an elevated temperature due to an increase in the leakage current between the cuvette and the substrate. Thus, because integrated circuits usually have to be able to operate over a fairly wide range of

températures, y compris la température ambiante, il est impératif de pou-  temperatures, including the ambient temperature, it is imperative to

voir contrôler ou compenser tout accroissement indésirable du courant de  see control or compensate for any unwanted increase in the current of

fuite qui serait dû à la présence d'une température supérieure ou à d'au-  leakage that would be due to the presence of a higher temperature or to

tres facteurs. Le courant de fuite du substrat est sensible à des facteurs tels que la superficie et la tension de la cuvette, en plus des facteurs température et rayonnement. Ce problème se pose de façon particulièrement intense dans le cas de circuits fonctionnant à de très faibles niveaux de  very many factors. The substrate leakage current is sensitive to factors such as the area and voltage of the bowl, in addition to the temperature and radiation factors. This problem is particularly acute in the case of circuits operating at very low levels of

tension, par exemple des amplificateurs opérationnels à haute impédance.  voltage, for example high impedance operational amplifiers.

Dans le passé, on a utilisé des dipositifs complémentaires pour compenser les effets dûs à la fuite parasite dans des circuits intégrés bipolaires isolés par une jonction PN. En général, les moyens techniques de compensation prévus exigeaient la présence d'au moins un dispositif -2 complémentaire pour chaque dispositif à compenser. Il en résultait un accroissement non seulement de la complexité du circuit intégré mais aussi  In the past, additional devices have been used to compensate for the effects of parasitic leakage in bipolar insulated circuits isolated by a PN junction. In general, the technical compensation means provided required the presence of at least one complementary device -2 for each device to compensate. The result was not only an increase in the complexity of the integrated circuit but also

de la place occupée par ces dispositifs complémentaires. Ainsi, il exis-  the place occupied by these complementary devices. Thus, it exists

tait une demande pour un moyen technique de compensation du courant de fuite qui soit capable non seulement de réduire la complexité et la surface occupée par les circuits, mais aussi d'assurer la compensation de plusieurs dispositifs dans un même circuit intégré, surtout lorsque ces multiples dispositifs utilisent des circuits à faible tension. Etant donné, par exemple, qu'il existe une fuite parasite vers le substrat sousjacent  was a demand for a technical means of compensation of the leakage current which is able not only to reduce the complexity and the area occupied by the circuits, but also to ensure the compensation of several devices in the same integrated circuit, especially when these multiples devices use low voltage circuits. Given, for example, that there is parasitic leakage to the underlying substrate

du semiconducteur, en provenance soit du collecteur d'un transistor ver-  semiconductor, from either the collector of a green transistor

tical NPN, soit de la base d'un transistor latéral PNP, il fallait trou-  tical NPN, either from the base of a PNP side transistor, it was necessary to

ver une technique de compensation du courant de fuite pour ces dispositifs surtout lorsque le collecteur du transistor vertical NPN ou la base du  a leakage current compensation technique for these devices, especially when the NPN vertical transistor collector or the base of the

transistor latéral PNP fonctionne à des niveaux relativement bas de cou-  PNP side transistor operates at relatively low levels of

rant, ce qui se traduit ordinairement par une détérioration de ces dispo-  which usually results in a deterioration of these provisions.

sitifs du point de vue du rendement, par suite de la fuite dans le subs-  from the point of view of yield, as a result of the leakage into the

trat. Conformément à un mode particulier de réalisation de l'invention, celle-ci a pour but de prévoir une structure et un procédé perfectionnés  trat. According to a particular embodiment of the invention, the purpose of this invention is to provide an improved structure and method

pour compenser le courant de fuite du substrat dans un circuit intégré.  to compensate for the leakage current of the substrate in an integrated circuit.

Un autre but de l'invention consiste à prévoir une compensation  Another object of the invention is to provide compensation

de courant de fuite dans plusieurs dispositifs semiconducteurs isolés en-  leakage current in several isolated semiconductor devices.

tre eux et cela grftce à un dispositif unique de compensation.  be them and this thanks to a unique compensation device.

L'invention a par ailleurs pour but de prévoir une compensation du courant de fuite pour des dispositifs à isolation réciproque comportant  Another object of the invention is to provide a leakage current compensation for inter-isolation devices comprising

des zones disparates de cuvettes, et cela en utilisant un dispositif uni-  disparate areas of cuvettes, using a single device

que de compensation.than compensation.

En outre, la présente invention a pour but de prévoir une compen-  In addition, the present invention aims to provide a compensation

sation du courant de fuite du substrat pour plusieurs dispositifs de ty-  of the substrate leakage current for a number of

pes différents en utilisant un dispositif uniquede compensation.  different using a single compensation device.

Enfin, l'invention a pour but de prévoir une compensation de cou-  Finally, the purpose of the invention is to provide a compensation of

rant de fuite de substrat pour un dispositif à circuit intégré en utili-  substrate leakage agent for an integrated circuit device using

sant un dispositif de compensation de plus petites dimensions.  a compensation device of smaller dimensions.

Conformément à un mode particulier de réalisation de la présente invention, il est prévu un procédé de compensation du courant de fuite entre la cuvette et le substrat dans un circuit intégré isolé par une jonction PN, dont au moins une région de la cuvette se trouve en contact  According to a particular embodiment of the present invention, there is provided a method of compensating the leakage current between the bowl and the substrate in an integrated circuit isolated by a PN junction, at least one region of the bowl is in contact

avec une région de substrat, ce procédé comprenant les phases qui consis-  with a substrate region, this process comprising the phases which consist of

tent à prévoir un dispositif à transistor à plusieurs collecteurs qui re-  to provide a multi-collector transistor device which

2556 1332556 133

-3- lient un des collecteurs du transistor multi-collecteur à la région de cuvette à compenser, et à relier électriquement un autre collecteur du  Connect one of the collectors of the multi-collector transistor to the bowl region to be compensated, and electrically connect another collector of the

transistor multi-collecteur à la base de ce transistor multi-collecteur.  multi-collector transistor at the base of this multi-collector transistor.

La compensation du courant de fuite du substrat est assurée par le tran-  The compensation of the leakage current of the substrate is ensured by the tran-

sistor à collecteurs multiples qui comporte des collecteurs pouvant avoir des dimensions différentes, l'un de ces collecteurs étant couplé à  multi-collector sistor having collectors of different sizes, one of these collectors being coupled to

la base du transistor à collecteurs multiples, tandis qu'un autre des-  the base of the multi-collector transistor, while another

dits collecteurs est couplé à la région ou au dispositif de la cuvette que l'on doit compenser. Le transistor à collecteur multiples peut être installé dans une cuvette plus petite que la cuvette du dispositif à compenser.  said manifolds is coupled to the region or device of the bowl that must be compensated. The multi-collector transistor may be installed in a bowl smaller than the bowl of the device to be compensated.

Conformément à un autre mode possible de réalisation de l'inven-  In accordance with another possible embodiment of the invention

tion, il est prévu une structure de circuit intégré isolée par une jonc-  an integrated circuit structure isolated by a junction

tion PN, laquelle comprend des première et seconde régions de cuvette isolées par une jonction PN en contact avec une région du substrat, un transistor ayant au moins un premier collecteur et un second collecteur, ainsi qu'une base située dans ladite première région de la cuvette; un moyen pour coupler électriquement le premier collecteur à la base du  PN, which comprises first and second bowl regions insulated by a PN junction in contact with a region of the substrate, a transistor having at least a first collector and a second collector, and a base located in said first region of the bowl; means for electrically coupling the first collector to the base of the

transistor, et un autre moyen pour coupler électriquement le second col-  transistor, and other means for electrically coupling the second

lecteur à la seconde région de la cuvette afin de permettre la compensa-  drive to the second region of the bowl to allow for compensation

tion de la fuite entre le substrat et la cuvette dans ladite seconde ré-  leakage between the substrate and the bowl in said second recess

gion de la cuvette. La compensation du courant de fuite du substrat est assurée par le transistor à collecteurs multiples ayant des collecteurs de différentes dimensions ainsi qu'un collecteur couplé à la base du transistor à collecteurs multiples et d'autres collecteurs couplés aux  bowl. The compensation of the leakage current of the substrate is provided by the multi-collector transistor having collectors of different dimensions as well as a collector coupled to the base of the multi-collector transistor and other collectors coupled to the collectors.

régions multiples de la cuvette ou du dispositif à compenser. La super-  multiple regions of the bowl or device to compensate. The super-

ficie de cuvette du dispositif de compensation à collecteurs multiples est de préférence inférieure à la superficie totale des dispositifs à compenser. Les dispositifs compensés peuvent également fonctionner à  The cup size of the multiple collector compensation device is preferably less than the total area of the devices to be compensated. Compensated devices can also work at

différents niveaux de tension.different voltage levels.

Ces différents buts, caractéristiques et avantages de l'invention  These different purposes, features and advantages of the invention

ressortiront clairement au cours de la description plus détaillée qui  will become clear in the more detailed description

suit de modes préférés de réalisation de l'invention, cette description  following of preferred embodiments of the invention, this description

se rapportant au dessin annexé, sur lequel: La FIGURE 1 est une représentation schématique d'un agencement  Referring to the accompanying drawing, in which: FIGURE 1 is a schematic representation of an arrangement

de circuit de compensation de courant de fuite de substrat pour un mi-  of a substrate leakage current compensation circuit for a half

roir de courant; La FIGURE 2 est une représentation schématique d'une disposition de compensation de courant de fuite pour une variante de dispositifs à -4 - circuit intégré qui utilise un transistor unique à collecteurs multiples, et La FIGURE 3 montre un dispositif de compensation à collecteurs m multiples pour un amplificateur opérationnel comportant des dispositifs à différents miveaux de tension de collecteur. Si l'on se réfère tout d'abord à la Figure 1 du dessin, on y voit  current; FIGURE 2 is a schematic representation of a leakage current compensation arrangement for an alternative IC device which utilizes a single multi-collector transistor, and FIGURE 3 shows a multiple m collector compensation device. for an operational amplifier having devices at different levels of collector voltage. If we first refer to Figure 1 of the drawing, we see

le schéma d'un miroir de courant de construction classique, lequel com-  the schema of a conventional building current mirror, which

prend des transistors bipolaires PNP désignés en Q1' Q2 et Q3. Le courant d'entrée I1 établit une tension à travers la jonction base-émetteur du  takes bipolar transistors PNP designated Q1 'Q2 and Q3. The input current I1 establishes a voltage across the base-emitter junction of the

transistor Q2. Lorsque les transistors Q1 et Q2 sont accordés, le cou-  transistor Q2. When the transistors Q1 and Q2 are tuned, the

rant de collecteur sortant du transistor Q1 doit être identique au cou-  collector output from transistor Q1 must be identical to the

rant de collecteur sortant du transistor Q2' c'est-à-dire I0 = I1. Le  collector reactor leaving transistor Q2 ', i.e. I0 = I1. The

transistor Q3 sert de tampon à la ligne de base Q1 - Q2 branchée élec-  transistor Q3 serves as a buffer at the baseline Q1 - Q2 connected electrically

triquement, de telle sorte que les erreurs de courant de base ne s'a-  in such a way that basic current errors do not occur.

joutent pas au courant d'entrée I1. Dans une application à faible courant donnée à titre d'exemple, I1 peut avoir une valeur de 500 nA. En supposant un béta Q1 - Q de 50, ce seront 10 nA qui sortiront des bases de chacun des transistors Q1 et Q2' Ce courant sera fourni par le transistor Q3  do not add to the input current I1. In an exemplary low current application, I1 may have a value of 500 nA. Assuming a beta Q1 - Q of 50, it will be 10 nA that will come out of the bases of each of the transistors Q1 and Q2 'This current will be provided by the transistor Q3

afin de conserver l'accord entre I0 et I1, ce qui permet le fonctionne-  to maintain the agreement between I0 and I1, which allows the

ment correct du miroir de courant. Les transistors Q1 et Q2 peuvent tre installés dans une cuvette commune T12 disposée dans un circuit intégré qui possède une fuite IS12 vers le substrat, à polarisation inverse, qui est en contact physique avec la cuvette commune T12 (ce substrat n'étant pas représenté ou désigné spécifiquement, par exemple, sous la cuvette T12). A mesure que la température de la zone T12 de la cuvette augmente, le courant de fuite IS12 augmente également. A une certaine température, le courant de fuite IS12 dépasse le courant nominal de polarisation 2OnA de la base des transistors Q1 et Q2.Au-dessus de cette température, le transistor Q3 sera bloqué et le transistor Q2 sera saturé, ce qui a pour  correctness of the current mirror. The transistors Q1 and Q2 may be installed in a common dish T12 disposed in an integrated circuit which has an IS12 leak towards the substrate, with a reverse bias, which is in physical contact with the common dish T12 (this substrate not being shown or designated specifically, for example, under the bowl T12). As the temperature of the bowl area T12 increases, the leakage current IS12 also increases. At a certain temperature, the leakage current IS12 exceeds the nominal polarization current 2OnA of the base of transistors Q1 and Q2. Above this temperature, transistor Q3 will be off and transistor Q2 will be saturated, which has the effect of

conséquence que IO0 dépasse I1 et l'effet de miroir est supprimé.  As a result, IO0 exceeds I1 and the mirror effect is suppressed.

On expliquera maintenant comment le transistor PNP Q4 compense le courant de fuite IS12 du substrat. Le transistor Q4 est un transistor latéral PNP à deux collecteurs fabriqué dans sa propre cuvette T4 isolée par une jonction PN, laquelle est également en contact avec une région  It will now be explained how the PNP transistor Q4 compensates the IS12 leakage current of the substrate. The transistor Q4 is a two-collector PNP side transistor manufactured in its own trough T4 isolated by a PN junction, which is also in contact with a region

de substrat (non représentée en particulier, mais que l'on peut considé-  substrate (not shown in particular, but that can be considered

rer comme étant la région qui se trouve, par exemple sous la cuvette T4).  rer as being the region which is, for example under the bowl T4).

Si cette cuvette T4 a la même superficie que la cuvette T12, c'est la  If this bowl T4 has the same area as the bowl T12, this is the

m8me quantité de courant de fuite que celle circulant à partir de la ré-  same amount of leakage current as that flowing from the

gion de base combinée des transistors Q1 et Q2 qui circulera à partir de 5 - la région de base du transistor Q4, c'est-à-dire IS4 (qui est le courant  combined base gion of transistors Q1 and Q2 which will flow from 5 - the base region of transistor Q4, i.e. IS4 (which is the current

de fuite du substrat qui circule à partir de la région de base du transis-  leakage of the substrate flowing from the base region of the transistor

tor Q4) = Os12 Si le béta du transistor Q4 est élevé, l'un de ses col-  tor Q4) = Os12 If the beta of transistor Q4 is high, one of its col-

lecteurs sera relié à sa base, et par conséquent la presque totalité du courant de fuite du substrat IS4 circulera à partir de ce collecteur. Le second collecteur du transistor Q4 est utilisé pour réfléchir le courant IS4 vers la région commune de base des transistors Q1 et Q2, au cas ou  readers will be connected to its base, and therefore almost all the leakage current of the IS4 substrate will flow from this collector. The second collector of the transistor Q4 is used to reflect the current IS4 towards the common base region of the transistors Q1 and Q2, in case

les deux collecteurs du transistor Q4 auraient les mêmes dimensions. At-  the two collectors of transistor Q4 would have the same dimensions. at-

tendu que le courant,dans tout collecteur d'un dispositif à collecteurs multiplesest déterminé par sa dimension relative (ou rapport fractionné), la compensation pourrait être assurée, à titre d'alternative, en réalisant  Given that the current in any collector of a multiple collector device is determined by its relative size (or fractional ratio), the compensation could be provided, as an alternative, by realizing

la cuvette T4 (et par conséquent le courant de fuite IS4) dans une di-  the bowl T4 (and consequently the leakage current IS4) in a di-

mension égale à la moitié de celle de la cuvette T12 et en donnant au second collecteur du transistor Q4 deux fois la dimension du collecteur branché sur la base du transistor Q4. Ainsi, d'une manière générale, la surface occupée par le dispositif de compensation (soit le transistor  mension equal to half of that of the bowl T12 and giving the second collector of the transistor Q4 twice the size of the collector connected to the base of the transistor Q4. Thus, in general, the area occupied by the compensation device (the transistor

Q4) pourrait être inférieure à celle du ou des dispositifs à compenser.  Q4) could be less than that of the device or devices to be compensated.

Une source V+ de tension positive est branchée en commun sur chacune des régions émettrices des transistors Q1' Q2 et Q4, tandis qu'une source de  A positive voltage source V + is connected jointly to each of the emitter regions of the transistors Q1 'Q2 and Q4, while a source of

tension négative est reliée au collecteur du transistor Q3.  negative voltage is connected to the collector of transistor Q3.

Si l'on se réfère maintenant à la Figure 2, on voit que pour plu-  Referring now to Figure 2, it can be seen that for several

sieurs dispositifs Q2 à Q4 de types différents on doit compenser la fui-  If the devices Q2 to Q4 of different types have to be compensated for

te du substrat. Dans cette variante de réalisation, Q2 par exemple peut  the substrate. In this variant embodiment, Q2 for example can

8tre un transistor vertical bipolaire NPN, Q3 un transistor latéral bi-  8a bipolar NPN vertical transistor, Q3 a bi-lateral transistor

polaire PNP, et Q4 un transistor à effet de champ par jonction à canal P. Ces dispositifs sont réalisés dans des cuvettes distinctes T2 à T4 qui peuvent en général avoir des surfaces différentes et par conséquent des  PNP polar, and Q4 a p-channel junction field effect transistor. These devices are made in separate trays T2 to T4 which can generally have different surfaces and therefore

courants de fuite de substrat également différents. T5 désigne une cuvet-  substrate leakage currents also different. T5 denotes a bowl

te pouvant contenir un élément de type différent, par exemple une résis-  may contain an element of a different type, for example a resistor

tance dont la fuite du substrat serait critique. Sur cette Figure 2, Q1 est un transistor latéral PNP à collecteurs multiples, le nombre de ceuxci étant supérieur d'une unité à celui des cuvettes à compenser. La fuite de substrat de la cuvette T1 est appliquée au transistor A1 grâce à une connexion reliant la base du transistor Q1 au collecteur 1. Le  which leakage of the substrate would be critical. In this FIG. 2, Q1 is a PNP lateral transistor with multiple collectors, the number of these being greater by one unit than that of the cuvettes to be compensated. The substrate leakage of the bowl T1 is applied to the transistor A1 through a connection connecting the base of the transistor Q1 to the collector 1. The

courant qui circule dans chacun des autres collecteurs 2 à 5 du transis-  current flowing in each of the other collectors 2 to 5 of the transistor

tor Q1 se situe dans le rapport fractionnaire du collecteur intéressé et  tor Q1 is in the fractional ratio of the collector concerned and

le rapport du collecteur 1. Les rapports respectifs sont choisis de fa-  the ratio of the collector 1. The respective ratios are chosen

çon qu'ils soient identiques au rapport entre la superficie de la cuvette à compenser et la superficie de la cuvette T1. Ainsi, la surface de la - 6 - cuvette T1 peut être inférieure à la somme des surfaces des cuvettes T2 à T5, et elle est potentiellement inférieure à l'une quelconque de ces  they are identical to the ratio between the area of the bowl to be compensated and the area of the bowl T1. Thus, the area of the bowl T1 may be less than the sum of the areas of the cuvettes T2 to T5, and it is potentially less than any of these areas.

surfaces. La limite inférieure pour la surface de la cuvette T1 est dé-  surfaces. The lower limit for the surface of the T1 bowl is de-

terminée par les tolérances et par la nécessité de prévoir une cuvette suffisamment grande pour recevoir la forme requise du transistor Q1 avec  terminated by the tolerances and the need to provide a bowl large enough to receive the required form of transistor Q1 with

les contacts ou conducteurs de connexion du collecteur désiré. Par con-  the contacts or connecting conductors of the desired collector. By con-

séquent, le conducteur respectif de connexion qui assure le couplage ou  the respective connection conductor which provides the coupling or

contact électrique entre le collecteur du transistor Q1 et la ou les re-  electrical contact between the collector of the transistor Q1 and the recess (s)

gions désirées de la ou des cuvettes T2, etc., sert à assurer ou à per-  desired compartments of the T2 bowl (s), etc., serves to ensure or

mettre la présence de chaque dispositif couplé dans la ou les régions désirées de la cuvette dont on doit compenser les courants de fuite du substrat. Cependant, un autre mode possible de réalisation de la présente  putting the presence of each device coupled in the desired region or regions of the bowl, the substrate leakage currents must be compensated for. However, another possible embodiment of the present

invention fait l'objet de la Figure 3 qui est une représentation schéma-  invention is the subject of Figure 3 which is a diagrammatic representation of

tique d'une partie d'un amplificateur opérationnel congu pour une éven-  part of an operational amplifier designed for an eventual

tuelle incorporation à un circuit intégré. Dans ce circuit, les transis-  incorporation into an integrated circuit. In this circuit, the transistors

tors PNP Q1, Q2 et Q4 fonctionnent à un niveau de tension et les transis-  PNP Q1, Q2 and Q4 operate at a voltage level and the transistors

tors Q5, Q6 et Q8 fonctionnent à un niveau de tension différent. Le tran-  Q5, Q6 and Q8 work at a different voltage level. The tran-

sistor Q40 à collecteurs multiples possède un premier collecteur relié à sa base, ainsi que deux collecteurs supplémentaires dont l'un est relié aux bases communes des transistors Q1, Q2 et Q4, tandis que le second  Multiple collector Q40 has a first collector connected to its base, as well as two additional collectors, one of which is connected to the common bases of transistors Q1, Q2 and Q4, while the second collector

est relié aux bases communes des transistors Q5, Q6 et Q8 afin de com-  is connected to the common bases of transistors Q5, Q6 and Q8 in order to com-

penser le courant de fuite du substrat. En prévoyant un collecteur dis-  think the leakage current of the substrate. By providing a separate collector

tinct pour chaque niveau de tension de travail, on parvient à compenser de nombreux niveaux de tension (ainsi que le dispositif relié ou couplé à chaque niveau de tension). Les niveaux fractionnaires des collecteurs sont déterminés par les rapports de cuvettes indiqués plus haut; en plus, il peut être avantageux de régler les rapports entre les surfaces des cuvettes afin de compenser la variation lente du courant de fuite du substrat selon le niveau de la tension de travail. Une résistance R1  For each level of working voltage, it is possible to compensate for many voltage levels (as well as the device connected or coupled to each voltage level). The fractional levels of the collectors are determined by the bowl ratios indicated above; in addition, it may be advantageous to adjust the ratios between the surfaces of the cuvettes to compensate for the slow variation of the substrate leakage current according to the level of the working voltage. R1 resistance

est branchée entre une source de tension V+ et le collecteur d'un tran-  is connected between a voltage source V + and the collector of a tran-

sistor NPN Q9 dont l'émetteur est relié à l'émetteur du transistor NPN Q10' Le collecteur de ce transistor Q10 est relié à la résistance R2 qui, comme la résistance R1, est reliée à la source de tension V+. Une source  NPN Q9 sistor whose emitter is connected to the emitter of the NPN transistor Q10 'The collector of this transistor Q10 is connected to the resistor R2 which, like the resistor R1, is connected to the voltage source V +. A source

de courant d'une intensité de 240 pA est reliée à l'émetteur des tran-  current of 240 pA is connected to the transmitter of the trans-

sistors Q9 et Q10 ainsi qu'à une source de tension d'alimentation V-.  sistors Q9 and Q10 as well as to a supply voltage source V-.

L'entrée du circuit (Figure 3) est reliée d'une part à la base du tran-  The input of the circuit (Figure 3) is connected on the one hand to the base of the tran-

sistor Q10 et au collecteur du transistor Q8' et d'autre part à la base du transistor Q9 et au collecteur du transistor Q5. Un transistor PNP -7-  sistor Q10 and the collector of transistor Q8 'and secondly at the base of transistor Q9 and the collector of transistor Q5. PNP transistor -7-

Q3 est relié par son émetteur à la connexion commune des bases des tran-  Q3 is connected by its transmitter to the common connection of the bases of the tran-

sistors Q1' Q4 et Q2' sa base étant reliée au collecteur du transistor Q2 ainsi qu'à l'émetteur du transistor Q6' tandis que son collecteur est relié au collecteur d'un transistor PNP Q7' L'émetteur du transistor Q7 est relié à la connexion commune des bases des transistors Q5 Q8 et Q6' tandis que la base du transistor Q7 est reliée au collecteur du transistor  sistors Q1 'Q4 and Q2' its base being connected to the collector of transistor Q2 and to the emitter of transistor Q6 'while its collector is connected to the collector of a PNP transistor Q7' The emitter of transistor Q7 is connected at the common connection of the bases of the transistors Q5 Q8 and Q6 'while the base of the transistor Q7 is connected to the collector of the transistor

Q6 ainsi qu'au collecteur d'un transistor NPN Q11' Le collecteur du tran-  Q6 and the collector of an NPN transistor Q11 'The collector of the

sistor Q7 est également relié à la source de tension d'alimentation V-.  Q7 sistor is also connected to the source of supply voltage V-.

La base du transistor Qil est reliée à la source de courant de 240 pA  The base of the Qil transistor is connected to the 240 pA power source

tandis que l'émetteur de ce transistor Q11 est relié à la base d'un tran-  while the emitter of this transistor Q11 is connected to the base of a tran-

sistor NPN Q12' Le collecteur du transistor Q12 est relié à la source d'alimentation de tension V+, tandis que l'émetteur du transistor Q12 est relié à une source de courant de 120 pA qui est également reliée à  The transistor Q12 collector is connected to the voltage supply source V +, while the emitter of the transistor Q12 is connected to a current source of 120 pA which is also connected to

la source de tension d'alimentation V-.  the supply voltage source V-.

Bien que l'invention ait été partiellement représentée et dé-  Although the invention has been partially represented and de-

crite en se rapportant à des modes particuliers et préférés de réalisation, il est évident pour tout spécialiste dans l'art que les modifications et changements indiqués, peuvent être complétés par d'autres qui diffèrent tant par la forme que par le détail, sans s'écarter des principes de base  When referring to particular and preferred embodiments, it is obvious to any skilled person in the art that the modifications and changes indicated may be supplemented by others which differ in form and detail, 'rule out basic principles

de l'invention.of the invention.

REV E N D I CA T I ON SREV E N D I CA T I ON S

1. Une structure de circuit intégré isolé par une jonction PN, comprenant des première et seconde régions de cuvettes isolées par des jonctions PN, en contact avec une région de substrat, caractérisée par le fait qu'elle comprend: a) un transistor (Q4) ayant au moins un premier collecteur et un second collecteur, ainsi qu'une base, située dans ladite première région de cuvette (T4),'  An integrated circuit structure isolated by a PN junction, comprising first and second bowl regions insulated by PN junctions, in contact with a substrate region, characterized in that it comprises: a) a transistor (Q4) ) having at least a first manifold and a second manifold, and a base, located in said first bowl region (T4),

b) un moyen (1) pour relier électriquement le premier col-  b) means (1) for electrically connecting the first

lecteur à ladite base dudit transistor, et c) un autre moyen (2) pour relier électriquement le second collecteur à la seconde région de cuvette et permettre la compensation de la fuite entre le substrat et la cuvette dans ladite seconde région  a reader at said base of said transistor; and c) other means (2) for electrically connecting the second collector to the second trough region and for compensating for leakage between the substrate and the trough in said second region

de cuvette (T12).of bowl (T12).

Claims (8)

2. La structure de circuit intégré selon la Revendication 1,2. The integrated circuit structure according to Claim 1, caractérisée par le fait que la surface de ladite seconde région de cu-  characterized in that the surface of said second region of cu- vette (T12) est plus grande que la surface de ladite première région de  vette (T12) is larger than the area of said first region of cuvette (T4).bowl (T4). 3. La structure de circuit intégré selon l'une ou l'autre des  3. The integrated circuit structure according to one or the other Revendications 1 et 2, caractérisée par le fait qu'elle comprend au  Claims 1 and 2, characterized by the fact that it comprises moins un troisic-c collecteur pour ledit transistor ainsi qu'une troi-  at least one three-c collector for said transistor as well as a third sième région de cuvett- (T3> isolée par une jonction PN, ainsi qu'un - 3 moyen électrique (3) pour relier ledit troisième collecteur à ladite troisième région de cuvette (T3) afin de permettre de compenser la fuite entre le substrat et la cuvette dans cette troisime région de cuvette (T3) . 4. La structure de circuit intégré selon la Revendication 3, caractérisée par le fait que la surface de ladite première région de  sth region (T3) isolated by a PN junction, and an electrical means (3) for connecting said third collector to said third trough region (T3) to compensate for leakage between the substrate and the bowl in this third bowl region (T3) 4. The integrated circuit structure according to Claim 3, characterized in that the surface of said first region of cuvette (T1) est inférieure à la somme des surfaces des seconde et troi-  cup (T1) is less than the sum of the surfaces of the second and third sième régions de cuvette (T2, T3, T4, T5).  second bowl regions (T2, T3, T4, T5). 5. La structure de circuit intégré selon la Revendication 1, ca-  5. The integrated circuit structure according to Claim 1, ractérisée par le fait que le rapport fractionnaire de collecteurs entre ledit premier collecteur et ledit second collecteur est sensiblement le mLne que le rapport de surface entre la première région de cuvette et la  characterized in that the fractional ratio of collectors between said first collector and said second collector is substantially the same as the surface ratio between the first trough region and the seconde région de cuvette.second bowl area. 6. La structure de circuit intégré selon la Revendication 3, ca-  6. The integrated circuit structure according to Claim 3, ractérisée en outre par le fait qu'elle comporte un premier moyen conduc-  characterized in that it comprises a first conductive means teur pour relier électriquement la seconde région de cuvette à un premier -9-  to electrically connect the second bowl region to a first -9- niveau de tension, ainsi qu'un second moyen conducteur pour relier élec-  level of voltage, and a second conductive means for connecting electrical triquement la troisième région de cuvette à un second niveau de tension  triply the third bowl region to a second voltage level qui diffère dudit premier niveau de tension.  which differs from said first voltage level. 7. Une structure de circuit intégré isolée par une jonction PN selon la Revendication 1, caractérisée par le fait que ladite structure de circuit intégré isolée par une jonction PN comprend un amplificateur opérationnel. 8. Procédé pour compenser le courant de fuite entre la cuvette et le substrat dans un circuit intégré isolé par une jonction PN suivant  An integrated circuit structure isolated by a PN junction according to Claim 1, characterized in that said integrated circuit structure isolated by a PN junction comprises an operational amplifier. 8. Method for compensating the leakage current between the cuvette and the substrate in an integrated circuit isolated by a following PN junction l'une quelconque des Revendications 1 à 7, caractérisé par le fait qu'il  any one of Claims 1 to 7, characterized by the fact that comprend les phases qui consistent à: a) relier électriquement un collecteur dudit transistor à collecteurs multiples à la région de cuvette à compenser, et b) relier électriquement un autre collecteur dudit transistor  comprises the steps of: a) electrically connecting a collector of said multi-collector transistor to the cuvette region to be compensated, and b) electrically connecting another collector of said transistor à collecteurs multiples à la base de ce transistor.  with multiple collectors at the base of this transistor. 9. Procédé selon la Revendication 8, caractérisé par le fait qu'il comprend en outre les phases qui consistent à: a) réaliser un transistor à collecteurs multiples comprenant une base et au moins un premier collecteur et un second collecteur dans ladite seconde région de cuvette,  A method according to Claim 8, characterized in that it further comprises the steps of: a) providing a multi-collector transistor comprising a base and at least a first collector and a second collector in said second region of bowl, b) relier électriquement ledit premier collecteur dudit tran-  b) electrically connecting said first collector of said tran- sistor à la base de ce transistor, et  sistor at the base of this transistor, and c) relier électriquement ledit second collecteur dudit tran-  c) electrically connecting said second collector of said tran- sistor à ladite première région de cuvette pour permettre la compensation de la fuite entre le substrat et la cuvette dans ladite première région  sistor to said first bowl region to allow compensation of the leakage between the substrate and the bowl in said first region de cuvette.Bowl. 10. Procédé selon la Revendication 8, caractérisé par le fait que  Process according to Claim 8, characterized in that l'on prévoit plus de deux collecteurs pour ledit transistor afin de per-  more than two collectors are provided for said transistor in order to mettre de réaliser une connexion électrique à partir de ce transistor pour compenser chacune des multiples régions de cuvette dans ladite structure  making an electrical connection from this transistor to compensate for each of the multiple bowl regions in said structure de circuit intégré.integrated circuit. 11. Procédé selon la Revendication 9, caractérisé en outre par le fait que l'on fait en sorte que le rapport fractionnaire de collecteurs entre lesdits premier et second collecteurs soit sensiblement le même que  The method of claim 9, further characterized by causing the fractional ratio of collectors between said first and second collectors to be substantially the same as le rapport entre les surfaces desdites première et seconde régions de cu-  the ratio between the surfaces of said first and second regions of cu- vette.vette.