FR2552256A1 - Amplifier-selector circuit for a static RAM memory - Google Patents

Abstract

Monolithically integrated amplifier-selector circuit for a static RAM memory, produced by means of resistive load enhancement field-effect transistors and comprising two transistors T1 and T2 whose drains are each connected respectively, on the one hand to the BIT lines, BL0 and BL1, of one column of the memory, and on the other to the gate of the other transistor, and whose sources are connected to the drain of a third transistor T3 controlled by an internal clock 0t and common source-connected to earth. This circuit is notable in that it furthermore comprises two transistors T4 and T5 whose drains are brought to the supply voltage VDD, and whose sources are connected respectively to the BIT line BL0 and to the BIT line BL1, the gate of T4 receiving the signal output by an inverter whose input is the signal carried by the line BL1 and the gate of T5 receiving the signal output by an inverter whose input is the signal carried by the line BL0. Application: integrated static RAM memories.

Description

CIRCUIT AMPLIFICATEUR-SELECTEUR POUR MEMOIRE RAM STATIQUE
L'invention concerne un circuit amplificateur-sélecteur (en anglais : SENSE AMPLIFIER) pour mémoire RAM statique intégrée monolithiquement, réalisé à l'aide de transistors à effet de champ à charge résistive.AMPLIFIER-SELECTOR CIRCUIT FOR STATIC RAM MEMORY
The invention relates to an amplifier-selector circuit (in English: SENSE AMPLIFIER) for monolithically integrated static RAM memory, produced using resistive load field effect transistors.

Cette invention trouve son application dans la réalisation de mémoires-caches (en anglais : CACHE MEMORY) ultrarapides pour les gros ordinateurs utilisés dans les domaines de l'astronomie et de la météorologie, ainsi que pour les processeurs d'appareils de simulation de vol permettant la visualisation d'images digitalisées à haute résolution. This invention finds its application in the production of high-speed cache memories (in English: CACHE MEMORY) for large computers used in the fields of astronomy and meteorology, as well as for processors of flight simulation devices allowing viewing high resolution digital images.

Les circuits mémoires sont presque toujours organisés sous la forme d'un réseau de cellules qui présente la structure d'une matrice. Chaque cellule correspondant à un chiffre binaire (en anglais BIT : Binard digiT) est située au croisement de deux lignes, une ligne horizontale ou rangée, une ligne verticale ou colonne. Ces lignes correspondant aux adresses de la mémoire. Ainsi chaque cellule de la mémoire a une adresse unique et peut être sélectionnée en activant simultanément la rangée et la colonne appropriée. Memory circuits are almost always organized in the form of a network of cells which has the structure of a matrix. Each cell corresponding to a binary digit (in English BIT: Binard digiT) is located at the intersection of two lines, a horizontal line or row, a vertical line or column. These lines correspond to the addresses of the memory. Thus each memory cell has a unique address and can be selected by simultaneously activating the appropriate row and column.

Cette sélection est faite par l'intermédiaire de circuits décodeurs sur les entrées desquels sont appliquées les adresses de la mémoire codées en binaire, et dont les sorties, ou lignes de MOT (en anglais : WDRD LINE) WL commandent l'accès des cellules mémoires. This selection is made by means of decoder circuits on the inputs of which the addresses of the memory coded in binary are applied, and whose outputs, or lines of MOT (in English: WDRD LINE) WL control the access of the memory cells .

Après sélection de la cellule mémoire, une donnée peut en être extraite (lue), ou peut lui être transmise (écrite) par deux lignes, BLo et BL1 dites lignes de BIT (en anglais BIT
LINE) et communes à toutes les cellules d'une même colonne de la mémoire.After selection of the memory cell, a data can be extracted (read), or can be transmitted (written) to it by two lines, BLo and BL1 called BIT lines (in English BIT
LINE) and common to all cells in the same memory column.

Lors d'une opération de lecture, l'une des deux lignes de BIT qui était auparavant chargée, c 'est-à-dire au niveau "1", se décharge. Afin d'accentuer cette décharge jusqu'au niveau ''zéro'l, sans changer la valeur du signal porté par la ligne qui n'est pas concernée, et qui doit rester chargée, on place habituellement en bout de ces lignes, un circuit amplificateur-sélecteur (en anglais : SENSE AMPLIFIER) servant en meme temps de détecteur de niveaux logiques et d'amplificateur de décharge. During a read operation, one of the two lines of BIT which was previously loaded, that is to say at level "1", discharges. In order to accentuate this discharge up to the level `` zero'l, without changing the value of the signal carried by the line which is not concerned, and which must remain charged, one usually places at the end of these lines, a circuit amplifier-selector (in English: SENSE AMPLIFIER) serving at the same time as logic level detector and discharge amplifier.

A cet effet, la présente invention concerne, d'une façon plus précise, un circuit amplificateur-sélecteur (SENSE AMPLIFIER) pour mémoire RAM statique, monolithiquement intégrée, réalisée au moyen de transistors à effet de champ à charge résistive, ce circuit étant composé de deux transistors, T1 et T2, dont les drains sont reliés, chacun respectivement, d'une part aux lignes de
BIT, BLo et BL1 d'une colonne de la mémoire, et d'autre part, à la grille de l'autre transistor, et dont les sources sont connec tées au drain d'un troisième transistor T3 commande' par une hor loge interne #t et monté en source commune à la masse. To this end, the present invention relates, more precisely, to an amplifier-selector circuit (SENSE AMPLIFIER) for static RAM memory, monolithically integrated, produced by means of resistive load field effect transistors, this circuit being composed two transistors, T1 and T2, the drains of which are connected, respectively, on the one hand to the lines of
BIT, BLo and BL1 of a memory column, and on the other hand, to the gate of the other transistor, and whose sources are connected to the drain of a third transistor T3 controlled by an internal clock #t and mounted as a common ground source.

Un tel circuit est connu de l'art antérieur par la publication de Satoshi Konishi et alii (Toshiba Corporation,
Kawasaki, Japan) dans ISSCC 82 (Friday, February 12, 1982) intitulée "A 64 Kbits CMOS RAM).Such a circuit is known from the prior art by the publication of Satoshi Konishi et alii (Toshiba Corporation,
Kawasaki, Japan) in ISSCC 82 (Friday, February 12, 1982) entitled "A 64 Kbits CMOS RAM).

Cette publication décrit un amplificateur-sélecteur (SENSE AMPLIFIER) réalisé en technologie CMOS à l'aide de transistor à effet de champ en silicium à charge résistive, illustré par la figure 2 page 259 de ce document. Ce circuit comprend trois transistors de type NAOS. Les drains des deux premiers transistors sont reliés d'une part à l'une des lignes de BIT d'une colonne d'une mémoire RAM statique, et d'autre part à la grille de l'autre de ces deux transistors. Les sources de ces derniers sont reliées au drain du troisième transistor commandé par une horloge interne (LATCH CONTROL SIGNAL LINE) et monté en source commune à la masse. This publication describes an amplifier-selector (SENSE AMPLIFIER) produced in CMOS technology using a resistive load silicon field effect transistor, illustrated by FIG. 2 on page 259 of this document. This circuit includes three NAOS type transistors. The drains of the first two transistors are connected on the one hand to one of the lines of BIT of a column of a static RAM memory, and on the other hand to the grid of the other of these two transistors. The sources of the latter are connected to the drain of the third transistor controlled by an internal clock (LATCH CONTROL SIGNAL LINE) and mounted as a source common to ground.

La commande d'horloge interne (LATCH CONTROL) présente un changement de niveau au moment où une information à détecter apparaît sur l'une des lignes de BIT. Les deux lignes de BIT ayant été préalablement chargées par un circuit de décharge, l'appari- tion de la commande entraîne une diminution de la charge sur la ligne concernée. Le transistor sur lequel l'horloge est appliquée, devient conducteur, alors que le transistor dont le drain est relié à ladite ligne est conducteur du fait que sa grille est reliée à l'autre ligne qui est au niveau haut. Donc la ligne concernée se décharge lentement par le moyen de ces deux transistors. The internal clock control (LATCH CONTROL) shows a level change when information to be detected appears on one of the BIT lines. The two BIT lines having been previously charged by a discharge circuit, the appearance of the command results in a reduction in the load on the line concerned. The transistor on which the clock is applied, becomes conductive, while the transistor whose drain is connected to said line is conductive because its gate is connected to the other line which is at the high level. So the line concerned discharges slowly by means of these two transistors.

On rappelle que les mémoires dites RAM (de l'anglais
Random Access Memory : mémoire à accès aléatoire) statiques se dif férencient des autres types de mémoire, d'une part par le fait que les données peuvent y être à volonté lues ou inscrites, et d'autre part, par le fait que les données sont retenues en mémoire tant que l'alimentation est maintenue. Du fait que la mémoire n'a pas besoin d'être rafraîchie, il n'est pas nécessaire d'utiliser des signaux d'horloge externes, ce qui est un gros avantage, en comparaison avec les mémoires dynamiques où l'obligation d'utiliser une ou des horloges implique le strict respect des temps et des signaux d'en chaînement. Remember that the so-called RAM memories (from English
Random Access Memory: static differs from other types of memory, on the one hand by the fact that the data can be read or written to it at will, and on the other hand, by the fact that the data are retained in memory as long as the power is maintained. Since the memory does not need to be refreshed, it is not necessary to use external clock signals, which is a big advantage, in comparison with dynamic memories where the obligation to using one or more clocks implies strict compliance with times and chain signals.

L'utilisation d'une horloge, dans un circuit tel que présenté dans le document cité, n'est pas en contradiction avec le fait que la mémoire est statique, puisqu'il s'agit d'une horloge interne. Mais par contre, cette commande doit présenter ici un temps de montée très long. En effet, si le temps de montée de cette horloge est court, alors le transistor commandé par la ligne sur laquelle apparaît l'information est encore trop passant lorsque le transistor commandé par l'horloge devient à son tour passant du fait que le signal d'horloge passe au niveau haut. Dans ces conditions, la seconde ligne se décharge presque simultanément à la première, ce qui n'est évidemment pas voulu, car dans ce cas, l'information portée par la seconde ligne de BIT se trouve perdue. The use of a clock, in a circuit as presented in the cited document, is not in contradiction with the fact that the memory is static, since it is an internal clock. However, this command must have a very long rise time here. In fact, if the rise time of this clock is short, then the transistor controlled by the line on which the information appears is still too conducting when the transistor controlled by the clock in turn turns on because the signal d clock goes high. Under these conditions, the second line discharges almost simultaneously with the first, which is obviously not wanted, because in this case, the information carried by the second line of BIT is lost.

Or, le temps d'accès en mémoire étant défini comme le temps écoulé entre le moment où l'adresse est appliquée sur la ligne de MOT et celui où l'information est enregistrée sur la ligne de BIT, est précisément proportionnel au temps de montée du signal d'horloge interne, qui est lui-même exponentiellement inverse de la différence des tensions appliquée initialement sur les deux lignes de BIT. However, the access time in memory being defined as the time elapsed between the moment when the address is applied on the MOT line and that when the information is recorded on the BIT line, is precisely proportional to the rise time of the internal clock signal, which is itself exponentially inverse of the difference in voltages initially applied to the two lines of BIT.

Dans un circuit tel que celui qui est décrit dans le document cité, le temps d'accès sera donc particulièrement long, de l'ordre de 70 ns, ce qui est incompatible avec la réalisation de mémoires ultrarapides comme envisagé selon la présente invention. In a circuit such as that described in the cited document, the access time will therefore be particularly long, of the order of 70 ns, which is incompatible with the production of ultra-rapid memories as envisaged according to the present invention.

D'autre part, le signal d'horloge interne (LATCH
CONTROL) nécessaire au fonctionnement correct du circuit décrit dans le document cité, présente une forme, due au temps de montée lent, telle qu'il est difficile à générer.On the other hand, the internal clock signal (LATCH
CONTROL) necessary for the correct functioning of the circuit described in the cited document, has a shape, due to the slow rise time, which is difficult to generate.

La présente invention permet de remédier à cet incon vénient en proposant un circuit amplificateur-sélecteur, tel que défini dans le préambule, remarquable en ce qu'il comprend en outre deux transistors T4 et T5 dont les drains sont portés à la tension d'alimentation VDD et dont les sources sont reliées respectivement à la ligne de BIT BLo et à la ligne de BIT ELI, la grille Tl recevant le signal issu d'un inverseur dont l'entre est le signal porté par la ligne BL1, et la grille de T5 re cevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BLo.  The present invention makes it possible to remedy this inconvenience by proposing an amplifier-selector circuit, as defined in the preamble, remarkable in that it also comprises two transistors T4 and T5, the drains of which are brought to the supply voltage. VDD and the sources of which are respectively connected to the line of BIT BLo and to the line of BIT ELI, the gate Tl receiving the signal from an inverter whose input is the signal carried by the line BL1, and the gate of T5 receiving the signal from an inverter whose input is the signal carried by the line BLo.

Selon une réalisation préférentielle de l'invention, l'ensemble des transistors composant la mémoire et le circuit dé tecteur de seuil sont en arséniure de gallium, réalisés en logique
DCFL.According to a preferred embodiment of the invention, all of the transistors making up the memory and the threshold detector circuit are made of gallium arsenide, produced in logic
DCFL.

Dans ces conditions, le temps de montée de l'horloge interne est très court permettant un temps d'accès en mémoire particulièrement réduit, et ceci sans risque de perdre les informations sur les lignes de BIT. D'autre part, pour la réalisation de rn#noires-caches, destinées à l'application envisagée, la mise au point de mémoires RAM statiques ultrarapides de faible consommation et monolithiquement intégrées, est impérative. C'est pourquoi une technologie comprenant des transistors à effet de champ en arséniure de gallium est extrêmement favorable à la réalisation de tels circuits, du fait de la mobilité électronique particulièrement élevée dans ce matériau, permettant d'obtenir des temps de transit très courts dans les transistors.De plus, entre les différentes technologies actuellement réalisables à l'aide de transistors en arséniure de gallium, la technologie dite DCFL (Direct Coupled
Field-effect Logic) est celle qui présente à la fois la plus faible consommation et la plus forte densité d'intégration alliées à une très grande vitesse. La porte logique élémentaire, ou inverseur, réalisée à l'aide de cette technologie, est composée d'un transistor à effet de champ à enrichissement (tension de pincement
VT > 0) associé à une charge, et présente un signal de sortie compatible avec l'entrée de la-porte logique suivante.Under these conditions, the rise time of the internal clock is very short allowing a particularly reduced memory access time, and this without risk of losing the information on the lines of BIT. On the other hand, for the realization of rn # black-caches, intended for the envisaged application, the development of ultra-fast static RAM memories of low consumption and monolithically integrated, is imperative. This is why a technology comprising field effect transistors in gallium arsenide is extremely favorable for the realization of such circuits, due to the particularly high electronic mobility in this material, making it possible to obtain very short transit times in transistors. In addition, between the various technologies currently achievable using gallium arsenide transistors, the so-called DCFL (Direct Coupled) technology.
Field-effect Logic) is the one that has both the lowest consumption and the highest integration density combined at a very high speed. The elementary logic gate, or inverter, produced using this technology, is composed of an enriched field effect transistor (pinch voltage
VT> 0) associated with a load, and has an output signal compatible with the input of the next logical door.

La description suivante, en se référant aux figures ci-après annexées fera mieux comprendre comment l'invention est réalisée. The following description, with reference to the appended figures below, will make it easier to understand how the invention is implemented.

La figure 1 représente le circuit d'une cellule mémoire, ainsi que le circuit amplificateur-sélecteur selon l'invention. FIG. 1 represents the circuit of a memory cell, as well as the amplifier-selector circuit according to the invention.

La figure 2 représente le diagramme de propagation du signal d'horloge interne ft et des signaux portés par les lignes de BIT BL, et BL, en fonction du temps. FIG. 2 represents the propagation diagram of the internal clock signal ft and of the signals carried by the lines of BIT BL, and BL, as a function of time.

Comme il est représenté symboliquement sur la figure 1, les transistors utilisés pour une des réalisations du circuit selon l'invention sont du type à effet de champ à enrichissement et à charge résistive monolithiquement intégré sur le même substrat que la mémoire. As shown symbolically in FIG. 1, the transistors used for one of the embodiments of the circuit according to the invention are of the enriched field effect type and with resistive load monolithically integrated on the same substrate as the memory.

Tel que représenté sur la figure 1, le "point mémoire" ou cellule mémoire, localisé dans la partie Po de cette figure, est constituée de deux transistors T1 et T2 montés en bistable et alimentés à travers les résistances R1 et R2 respectivement, par la tension d'alimentation VDD. Il comprend en outre deux transistors d'accès T3 et T4, commandés par le signal d'adresse porté par la ligne de MOT WL, dont les sources sont reliées respectivement au noeud V1 de contact entre le drain du transistor Ta et R1, et au noeud V2 de contact entre le drain du transistor T et et dont les drains sont aux 2 et Ruz et dont les drains sont relies respectivement lignes de BIT BLo et BL1. As shown in Figure 1, the "memory point" or memory cell, located in the part Po of this figure, consists of two transistors T1 and T2 mounted as a bistable and supplied through the resistors R1 and R2 respectively, by the supply voltage VDD. It further comprises two access transistors T3 and T4, controlled by the address signal carried by the MOT line WL, the sources of which are connected respectively to the node V1 of contact between the drain of the transistor Ta and R1, and to the node V2 of contact between the drain of transistor T and and whose drains are at 2 and Ruz and whose drains are connected respectively lines of BIT BLo and BL1.

Le circuit amplificateur-sélecteur est constitué de deux parties P1 et P2, représentées sur cette même figure 1. La partie P1 est identique au détecteur de seuil selon l'art antérieur et comprend donc trois transistors T1, T2 et T3. Les drains de T1 et T2 sont reliés d'une part, respectivement aux lignes de BIT BLo et BL1 de la colonne de mémoire constituée d'une pluralité de cellules P0, et d'autre part, à la grille de l'autre de ces deux transistors. Leurs sources sont connectées au drain de
T3 monté en source commune à la masse et commandé par l'horloge interne
La partie P2 du détecteur de seuil selon l'invention comprend deux transistors T4 et T5 dont les drains sont portés à l'alimentation VDD du point memoire.Les sources de T4 et
T5 sont reliées respectivement aux lignes de BIT BLo et BL
Les inverseurs, formés du transistor T6 chargé par la résistance
R6, et du transistor T7 chargé par la résistance R7, fournissent les signaux complémentaires des signaux portés par les lignes BLo et BL1 respectivement, ces signaux complémentaires étant destinés à commander les transistors T4 et T5.The amplifier-selector circuit consists of two parts P1 and P2, shown in this same figure 1. The part P1 is identical to the threshold detector according to the prior art and therefore comprises three transistors T1, T2 and T3. The drains of T1 and T2 are connected on the one hand, respectively to the lines of BIT BLo and BL1 of the memory column made up of a plurality of cells P0, and on the other hand, to the grid on the other of these two transistors. Their sources are connected to the drain of
T3 mounted as a common source to ground and controlled by the internal clock
The part P2 of the threshold detector according to the invention comprises two transistors T4 and T5, the drains of which are brought to the supply VDD of the memory point. The sources of T4 and
T5 are connected respectively to the lines of BIT BLo and BL
The inverters, formed by the transistor T6 charged by the resistor
R6, and of the transistor T7 charged by the resistor R7, supply the signals complementary to the signals carried by the lines BLo and BL1 respectively, these complementary signals being intended to control the transistors T4 and T5.

La figure 2 représente d'une part la variation du signal d'horloge ft en fonction du temps, et d'autre part, les variations, également en fonction du temps des signaux portés par les lignes BLo en trait plein et BL1 en pointillé. FIG. 2 represents on the one hand the variation of the clock signal ft as a function of time, and on the other hand, the variations, also as a function of time, of the signals carried by the lines BLo in solid lines and BL1 in dotted lines.

Alors que selon l'art antérieur, il est impératif que le temps de montée du signal d'horloge soit long, au contraire selon la présente invention ce temps de montée, représenté sur la figure par le segment situé entre les temps t0 et t2, est très court, et la pente du diagramme de ft est très abrupte. Whereas according to the prior art, it is imperative that the rise time of the clock signal be long, on the contrary according to the present invention this rise time, represented in the figure by the segment located between times t0 and t2, is very short, and the slope of the ft diagram is very steep.

Avant toute opération de lecture, les capacités fictives
C0 et C1 associées aux lignes BLo et BL1 sont chargées au moyen d'un circuit de précharge conventionnel non représenté-sur la figure 1. Les signaux portés par les lignes BLo et BL1 sont donc à un niveau haut.Before any read operation, the fictitious capacities
C0 and C1 associated with the lines BLo and BL1 are charged by means of a conventional precharge circuit not shown in FIG. 1. The signals carried by the lines BLo and BL1 are therefore at a high level.

Au temps t0, l'information de lecture apparaît sur la ligne BLO, et simultanément le signal d'horloge est déclenché. At time t0, the reading information appears on the line BLO, and simultaneously the clock signal is triggered.

Dans ces conditions, le signal #t commence à monter de O à 1, tandis que la ligne BLo commence à se décharger. Comme le temps de montée de #t est très court, la ligne BL2 commence également à se décharger, par l'intermédiaire de la partie P1 du circuit détecteur de seuil comme il a été dit précédemment, mais avec un petit retard par rapport à la décharge de la ligne BLo.  Under these conditions, the signal #t begins to rise from O to 1, while the line BLo begins to discharge. As the rise time of #t is very short, the line BL2 also begins to discharge, via the part P1 of the threshold detector circuit as mentioned above, but with a small delay compared to the BLo line discharge.

De ce fait, au temps tl, la ligne BLo est légèrement plus déchargée que la ligne BL1, ce qui peut également être exprimé en disant que le potentiel sur la ligne BL1 est légèrement supérieur au potentiel sur BLo.  Therefore, at time t1, the line BLo is slightly more discharged than the line BL1, which can also be expressed by saying that the potential on the line BL1 is slightly higher than the potential on BLo.

Donc, quelle que soit au départ la ligne sur laquelle arrive l'information de lecture, au temps tl, l'une des deux lignes BLo ou BL1 a toujours un potentiel supérieur au potentiel de l'autre ligne. Cela se traduit par le fait que l'un des deux transistors T6 ou T7 est plus conducteur que l'autre, permettant la décharge de la capacité Co ou C1 correspondante. Therefore, whatever the line on which the read information arrives at the start, at time tl, one of the two lines BLo or BL1 always has a potential greater than the potential of the other line. This results in the fact that one of the two transistors T6 or T7 is more conductive than the other, allowing the discharge of the corresponding capacitor Co or C1.

Dans le cas où le potentiel sur BL1 est supérieur au potentiel sur BLO, alors le transistor T7 est assez conducteur et le signal issu de l'inverseur est faible. Le transistor T4 est par conséquent peu conducteur et la capacité C0 continue à se décharger. In the case where the potential on BL1 is greater than the potential on BLO, then the transistor T7 is fairly conductive and the signal from the inverter is weak. The transistor T4 is therefore not very conductive and the capacitor C0 continues to discharge.

Pendant ce temps, le transistor T6 étant relativement peu conducteur la tension issue de l'inverseur est au contraire élevée et le transistor T5 est très passant. During this time, the transistor T6 being relatively not very conductive, the voltage coming from the inverter is on the contrary high and the transistor T5 is very conducting.

C'est ce phénomène qui va permettre de recharger la ligne BL1. Le signal sur la ligne BL1 va donc remonter au niveau haut à partir du temps t1 et atteindre ce niveau au temps t'3. Pendant cette opération la ligne BLo a continué à se décharger pour atteindre le niveau bas au temps t3. It is this phenomenon which will allow the BL1 line to be recharged. The signal on line BL1 will therefore rise to the high level from time t1 and reach this level at time t'3. During this operation the line BLo continued to discharge to reach the low level at time t3.

La partie P1 de l'amplificateur-sélecteur a donc pour fonction d'accentuer la décharge de la ligne sur laquelle apparaît l'information de lecture, alors que la seconde partie P2 de ce circuit a pour fonction de régérer le niveau haut sur la ligne non concernée par l'information. La contre-réaction positive est faite par les transistors T6 et T7 qui sont destinés à bien polariser les transistors T4 et T5.  The part P1 of the amplifier-selector therefore has the function of accentuating the discharge of the line on which the reading information appears, while the second part P2 of this circuit has the function of regulating the high level on the line not affected by the information. The positive feedback is made by the transistors T6 and T7 which are intended to properly bias the transistors T4 and T5.

Selon une réalisation préférentielle de l'invention, les différents éléments du circuit, outre les caractéristiques citées précédemment, présentent la propriété d'être réalisés en technologi#e DCFL, à l'aide de transistors MESFET en arséniure de gallium, et de résistances formées par implantation de matériaux dopants dans le substrat d'arséniure de gallium.  According to a preferred embodiment of the invention, the various elements of the circuit, in addition to the characteristics mentioned above, have the property of being produced in DCFL technology, using MESFET transistors in gallium arsenide, and of resistors formed by implantation of doping materials in the gallium arsenide substrate.

Dans un tel circuit, l'emploi de résistances de charge au lieu de transistors, qui pourraient évidemment remplir cette fonction, fournit des circuits plus faciles à réaliser sur le plan technologique permettant une amélioration du rendement de fabrication de ces circuits. In such a circuit, the use of load resistors instead of transistors, which could obviously fulfill this function, provides circuits that are easier to produce on the technological level allowing an improvement in the manufacturing yield of these circuits.

Enfin, en utilisant des éléments présentant les caractéristiques suivantes
Résistances R1 = R2 = 20 ;
R6 = R7 = 10 kn. Finally, using elements having the following characteristics
Resistors R1 = R2 = 20;
R6 = R7 = 10 kn.

Longueur de grille des transistors L = 0,9 pm.Gate length of the transistors L = 0.9 pm.

Largeur des transistors des points mémoire pour et & 18 pin pour E et~F Q= 10 pm
Tension de pincement VT = 0,1 V
Tension d'alimentation VDD = 1,2 V
Largeur des transistors T1 et T2 = 40 pm
du transistor T3 Q = 30 vm
des transistors T4 et T5 = 20 um
des transistors T6 et T7 Q= 10 um
Dans ces conditions, avec un temps de montée de l'horloge interne At Ilt = t2 - t0 = 0,1 ns, le temps d'accès en lecture tL = t3 - t0 # 1 ns peut être obtenu, ce qui est particulièrement court devant les temps d'accès en lecture obtenu à l'aide des circuits de l'art antérieur.Width of the memory point transistors for and & 18 pin for E and ~ FQ = 10 pm
Pinch voltage VT = 0.1 V
Supply voltage VDD = 1.2 V
Width of transistors T1 and T2 = 40 pm
of transistor T3 Q = 30 vm
transistors T4 and T5 = 20 µm
transistors T6 and T7 Q = 10 µm
Under these conditions, with a rise time of the internal clock At Ilt = t2 - t0 = 0.1 ns, the access time for reading tL = t3 - t0 # 1 ns can be obtained, which is particularly short before the read access times obtained using circuits of the prior art.

Il est manifeste que, d'une part, l'application de l'invention aux mémoires-caches réalisées à l'aide de transistors à effet de champ intégrés sur un substrat d'arséniure de gallium, n'est pas limitative, et que d'autre part, de nombreuses variantes sont possibles, en particulier sur la taille, les caractéristiques et les tensions d'alimentation des transistors, sans sortir du cadre de la présente invention tel que défini par les revendications ci-après annexées.  It is obvious that, on the one hand, the application of the invention to cache memories produced using field effect transistors integrated on a gallium arsenide substrate, is not limiting, and that on the other hand, many variants are possible, in particular on the size, the characteristics and the supply voltages of the transistors, without departing from the scope of the present invention as defined by the claims below appended.

Claims (2)

REVENDICATIONS 1. Circuit amplificateur-sélecteur pour mémoire RAM statique monolithiquement intégrée, réalisé au moyen de transistors à effet de champ à enrichissement à charge résistive et comprenant deux transistors T1 et T2, dont les drains sont reliés, chacun respectivement, d'une part aux lignes de BIT, BLo et BL1, d'une colonne de la mémoire, et d'autre part à la grille de l'autre transistor, et dont les sources sont connectées au drain d'un troisième transistor T3 commandé par une horloge interne ft et monté en source commune à la masse, caractérisé en ce qu'il comprend en outre deux transistors T4 et T5 dont les drains sont portés à la tension d'alimentation VDD, et dont les sources sont reliées respectivement à la ligne de BIT BLo et à la ligne de BIT BL1, la grille de T4 recevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BL1 et la grille de1. Amplifier-selector circuit for monolithically integrated static RAM memory, produced by means of enriched field effect transistors with resistive load and comprising two transistors T1 and T2, the drains of which are connected, respectively, on the one hand to the lines of BIT, BLo and BL1, of a column of the memory, and on the other hand to the gate of the other transistor, and whose sources are connected to the drain of a third transistor T3 controlled by an internal clock ft and mounted as a common source to ground, characterized in that it further comprises two transistors T4 and T5, the drains of which are brought to the supply voltage VDD, and the sources of which are connected respectively to the line of BIT BLo and to the line of BIT BL1, the grid of T4 receiving the signal from an inverter whose input is the signal carried by the line BL1 and the grid of T5 recevant le signal issu d'un inverseur dont l'entrée est le signal porté par la ligne BLo. T5 receiving the signal from an inverter whose input is the signal carried by the line BLo. 2. Circuit selon la revendication 1, caractérisé en ce qu'il est associé à une mémoire réalisée en logique DCFL, à l'aide de transistors en arséniure de gallium, et qu'il est réalisé à l'aide de ces mêmes transistors. 2. Circuit according to claim 1, characterized in that it is associated with a memory produced in DCFL logic, using transistors made of gallium arsenide, and that it is produced using these same transistors.