FR2475340A1 - PARITY CONTROL CIRCUIT FOR USE IN A MULTI-BIT CELL PULSE MODULATING RECORDING AND REPRODUCING APPARATUS - Google Patents
PARITY CONTROL CIRCUIT FOR USE IN A MULTI-BIT CELL PULSE MODULATING RECORDING AND REPRODUCING APPARATUS Download PDFInfo
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Abstract
L'INVENTION CONCERNE UN PROCEDE ET UN APPAREIL POUR DETECTER DES ERREURS DANS LA PRECISION DES MOTS DE DONNEES A BITS MULTIPLES QUI SONT TRANSMIS OU ENREGISTRES ET REPRODUITS EN UTILISANT DES TETES D'ENREGISTREMENT ET DE LECTURE 96, 106, EN CIRCULANT DANS DES CANAUX DE TRANSMISSION 48, 70, 74; 146, 148, 150, 154, 156. L'INVENTION MET EN OEUVRE L'EXAMEN D'AU MOINS TROIS BITS SIGNIFICATIFS DANS AU MOINS TROIS MOTS SUCCESSIFS, LA PRODUCTION DE BITS DE PARITE ET LA COMBINAISON DE L'UN DE CES DERNIERS AVEC CHACUNDES MOTS DE DONNEES POUR LA TRANSMISSION OU L'ENREGISTREMENT ET L'EXAMEN ULTERIEUR DES MOTS DE DONNEES DES BITS DE PARITE A LA RECEPTION AVEC PRODUCTION D'UN SIGNAL D'ERREUR EVENTUEL. APPLICATION NOTAMMENT AUX APPAREILS D'ENREGISTREMENT ET DE REPRODUCTION DE SIGNAUX DE TELEVISION.The invention relates to a method and an apparatus for detecting errors in the accuracy of multiple-bit data words which are transmitted or recorded and reproduced using the recording and reading heads 96, 106, flowing through channels of TRANSMISSION 48, 70, 74; 146, 148, 150, 154, 156. THE INVENTION INVOLVES THE EXAMINATION OF AT LEAST THREE SIGNIFICANT BITS IN AT LEAST THREE SUCCESSIVE WORDS, THE PRODUCTION OF PARITY BITS AND THE COMBINATION OF ONE OF THE LATEST WITH EACH DATA WORDS FOR THE TRANSMISSION OR RECORDING AND FOLLOWING EXAMINATION OF THE DATA WORDS OF THE PARITY BITS ON RECEPTION WITH THE PRODUCTION OF A POSSIBLE ERROR SIGNAL. APPLICATION ESPECIALLY TO RECORDING AND REPRODUCTION OF TELEVISION SIGNALS.
Description
CAS 3CASE 3
La présente invention concerne d'une manière généra- The present invention generally relates to
le un procédé et un appareil permettant de détecter des a method and apparatus for detecting
erreurs dans la transmission de mots de données à bits multi- errors in the transmission of multi-bit data words
ples dans un canal de transmission de données comme par exem- in a data channel such as, for example,
ple lors de l'enregistrement et de la reproduction des mots ple when recording and reproducing words
de données au moyen d'un appareil d'enregistrement et de re- using a recording and recording device.
production magnétique.magnetic production.
Bien qu'étant applicable à de nombreux types de trans- Although it is applicable to many types of trans-
mission de données, l'appareil de détection d'erreurs confor- data mission, the error detection apparatus in accordance
me à la présente invention est d'une utilité particulière dans l'enregistrement et la reproduction magnétique et c'est me to the present invention is of particular utility in magnetic recording and reproduction and this is
dans un tel contexte que se trouve décrite la présente inven- in such a context that the present invention is described
tion. L'appareil d'enregistrement et de reproduction à bande vidéo, qui, habituellement, est très largement utilisé dans la télédiffusion de qualité commerciale est connu sous le nom d'appareil d'enregistrement ou magnétoscope à quatre tion. The video tape recording and reproducing apparatus, which is usually very widely used in commercial-quality television broadcasting, is known as a four-channel recording or video recorder.
têtes ou à pistes transversales, qui possède des pistes enre- head or transverse tracks, which has
gistrées disposées essentiellement transversalement par rapport à la direction longitudinale de la bande. Ceci est are arranged substantially transversely to the longitudinal direction of the web. this is
obtenu au moyen d'une roue pivotante portant, de façon typi- obtained by means of a swivel wheel bearing, typically
que, quatre têtes de transducteurs disposées de façon équidis- that four transducer heads arranged equidistantly
tante sur le pourtour de la roue et qui enregistrent l'infor- around the wheel and record the information
mation vidéo sur la bande et reproduisent cette information au cours de l'opération de lecture ou de reproduction. De video on the tape and reproduce this information during the playback or playback operation. Of
tels appareils d'enregistrement possédant la qualité commer- such recording apparatus having the commercial quality
ciale utilisent des signaux à modulation de fréquence d'enre- they use frequency modulation signals to record
gistrementetde reproduction qui présentent des caractéristiques indésirables dont l'existence persiste en dépit de la très grande attention, quileur est apportée, par les hommes de reproduction and recording which have undesirable characteristics, the existence of which persists despite the very great attention
science et les ingénieurs hautement spécialisés. L'altéra- science and highly specialized engineers. The altéra-
tion du signal vidéo résultant après l'enregistrement et la reproduction est l'une des caractéristiques indésirables les the resulting video signal after recording and reproduction is one of the
plus significatives et peut être due à de nombreuses causes. more significant and may be due to many causes.
On constate que cette altération se présente sous la forme d'un moirage, d'un effet de bande de différents types dû au dépassement de tolérances mécaniques des bruits parasites,à des phénomènes transitoires produits par la commutation des têtes et par des erreurs de base de temps résultant de variations de la dimension de la bande par suite de l'humidité It can be seen that this alteration is in the form of a moiré, a band effect of different types due to the exceeding of mechanical tolerances of parasitic noises, to transient phenomena produced by the switching of the heads and by basic errors. of time resulting from variations in tape size due to moisture
et de la température et d'une instabilité induite par asservis- and temperature and instability induced by
sement et autres. Le signal à modulation de fréquence est éga- and others. The frequency modulated signal is also
lement tout à fait sensible à des irrégularités de la surface du support d'enregistrement, telles que des rayures ou des éra- flures, qui peuvent être présentes sur la bande magnétique et sont susceptibles de perturber le signal qui est obtenu lors It is quite sensitive to irregularities in the surface of the recording medium, such as scratches or scratches, which may be present on the magnetic tape and may disturb the signal obtained during the recording.
de la reproduction. De tels enregistreurs sont également sen- of reproduction. Such recorders are also sen-
sibles à ce qu'on appelle des sauts de cycle et sont l'objet so-called cycle hops and are the subject
d'une altération pendant les productions multiples d'un enre- alteration during multiple productions of a record
gistrement comme cela pourrait se produire lors d'un processus registration as it might happen during a process
d'édition ou lors de la reproduction de copies supplémentai- publication or when reproducing additional copies
res d'un enregistrement sur bande vidéo. Alors que le signal vidéo reproduit peut être envoyé à un correcteur numérique de base de temps afin que ce dernier effectue la correction des erreurs de base de temps, le signal, qui est obtenu en étant extrait de la bande et qui doit subir une correction de base de temps, contient néanmoins des bruits parasites, un moirage, des phénomènes transitoires dus à la commutation des têtes et des défauts de dimension de la bande ainsi que des res of a video tape recording. While the reproduced video signal can be sent to a time code digital corrector so that the latter corrects the time base errors, the signal, which is obtained by being extracted from the tape and which has to undergo a correction of time base, nonetheless contains spurious noises, moire, transients due to head switching and tape size
erreurs induites par servocommande, qui peuvent tous pertur- servo-controlled errors, which can all
ber l'échantillonnage du signal analogique à modulation de fréquence dans le but d'effectuer une compensation de la base b the sampling of the analogue frequency modulation signal in order to perform a base compensation
de temps, et par conséquent provoque des variations indésira- of time, and consequently causes undesirable variations
bles de la phase de la sous-porteuse, ce qui perturbe la couleur résultante et la synchronisation des signaux, qui est subcarrier phase, which disturbs the resulting color and signal timing, which is
obtenue ultérieurement.obtained later.
L'appareil selon la présente invention n'utilise pas l'enregistrement à modulation de fréquence, mais enregistre et reproduit un signal vidéo numérique qui est modulé par impulsions codées, moyennant l'utilisation d'une technique The apparatus according to the present invention does not use frequency modulation recording, but records and reproduces a digital video signal which is pulse code modulated, using a technique
de codage qui sera décrite ultérieurement. L'appareil d'enre- coding that will be described later. The recording apparatus
gistrement et de reproduction numérique présente de nombreu- digital reproduction and reproduction is
ses caractéristiques nettement améliorées de fonctionnement its significantly improved features of operation
par rapport aux appareils d'enregistrement et de reproduc- compared to recording and reproduc-
tion à modulation de fréquence, comme cela sera décrit ci- frequency modulation, as will be described below.
après. Les caractéristiques intéressantes de l'appareil dé- after. The interesting features of the device de-
crit conforme à la présente invention incluent la suppression effective de l'effet de bande et le moirage de toute nature crit in accordance with the present invention include the effective suppression of tape effect and moiré of any kind
dus à toutes les causes possibles, la réduction des parasi- due to all possible causes, the reduction of parasitic
tes de chroma et de luminance à une valeur inférieure à -54 dB, la possibilité d'élargir les tolérances mécaniques pour les réglages de quadrature, d'un facteur d'environ 100, la présence d'une erreur inhérente de base de temps non chroma and luminance values to less than -54 dB, the possibility of extending mechanical tolerances for quadrature adjustments, by a factor of about 100, the presence of an inherent time base error not
supérieure à environ 1/2 nanoseconde. De plus l'appa- greater than about 1/2 nanosecond. In addition,
reil permet d'obtenir à tout moment un cadrage de couleur parfait et n'introduit pratiquement aucune altération lors de la régénération du signal reproduit, ce qui signifie que reil makes it possible to obtain at any moment a perfect color framing and introduces hardly any alteration during the regeneration of the reproduced signal, which means that
l'on peut effectuer un nombre quasiment illimité de produc- an almost unlimited number of produc-
tions de l'enregistrement de la bande vidéo. En outre, étant donné que la décision concernant la réalisation du choix des passages à zéro pour l'échantillonnage numérique du signal vidéo analogique est précisément déterminée par rapport à la position de l'impulsion de synchronisation horizontale avant l'enregistrement, l'appareil est complètement protégé vis-à-vis des sauts de cycles, qui sont un problème dans les recording of the videotape. In addition, since the decision on how to make the choice of zero crossings for digital sampling of the analog video signal is precisely determined with respect to the position of the horizontal synchronization pulse before recording, the apparatus is fully protected against cycle jumps, which are a problem in
enregistreurs à bande vidéo actuels dans lequel la déci- video tape recorders in which the decision to
sion doit être prise à chaque début de reproduction. De même des irrégularités de la bande, telles que des rayures ou des éraflures et la rugosité de surface, qui provoquent des must be taken at the beginning of each reproduction. Also irregularities of the strip, such as scratches or scratches and surface roughness, which cause
défauts ou manques dans l'enregistrement à modulation de fré- defects or lacks in frequency-modulated recording
quence, ont des conséquences nettement moins importantes sur le fonctionnement du système présentement décrit, ce qui consequently, have far less significant consequences for the functioning of the system described above, which
signifie que l'on peut utiliser une bande vidéo moins coû- means that you can use a video tape that is less expensive
teuse pour produire un enregistrement d'une qualité nettement améliorée par rapport à un enregistrement à modulation de fréquence. L'objectif général de la présente invention consiste à fournir un procédé et un appareil perfectionnés permettant de détecter les erreurs dans la précision des mots de données to produce a recording of significantly improved quality over a frequency modulation recording. The general object of the present invention is to provide an improved method and apparatus for detecting errors in the accuracy of data words.
à bits multiples, qui sont envoyés dans un canal de transmis- multi-bit, which are sent in a transmission channel.
sion, ledit appareil étant efficace, relativement simple à said apparatus being effective, relatively simple to
mettre en oeuvre et ne nécessitant pas un accroissement im- to implement and not requiring an im-
portant du volume des données qui sont transmises. carrying the volume of data that is transmitted.
Un autre objet de la présente invention est de four- Another object of the present invention is to provide
nir un procédé et un appareil efficaces permettant de détec- an effective method and apparatus for detecting
ter des erreurs dans la précision des mots de données à bits.multiples de telle manière que les chiffres les plus significatifs soient protégés, au moyen de la détection d'erreurs dans ces derniers de sorte à réaliser de ce fait une économie sur la quantité des informations de parité, qui doivent être incluses dans les mots de données en vue errors in the accuracy of the multi-bit data words in such a way that the most significant digits are protected, by means of error detection in the latter so as to thereby save money on the quantity of data. parity information, which must be included in the data words in order
de les protéger.to protect them.
Un autre objet de la présente invention est égale- Another object of the present invention is also
ment de fournir un procédé et un appareil de contrôle de parité, présentant les avantages mentionnés ci-dessus et au moyen desquels un seul bit de parité peut être utilisé to provide a method and apparatus for parity control, having the advantages mentioned above and by means of which a single parity bit can be used
en vue de fournir une information précise concernant la pré- to provide accurate information concerning the pre-
cision d'un bit significatif particulier pour un certain a particular significant bit for a certain
nombre de mots de données individuels. number of individual data words.
Un autre objet de la présente invention est, de façon plus détaillée, de fournir un procédé et un appareil de contrôle de parité, selon lesquels trois mots séparés de données à bits multiples sont chacun munis d'un bit de Another object of the present invention is, in more detail, to provide a method and apparatus for parity checking, wherein three separate words of multi-bit data are each provided with a bit of
parité, et selon lesquels chaque bit de parité est représen- parity, and according to which each parity bit is represented
tatif du contenu d'un bit particulier plus significatif dans tative of the content of a particular bit more significant in
chacun des échantillons successifs, ce qui présente l'avan- each of the successive samples, which presents the advantage
tage de pouvoir prévoir le bit de parité en des emplacements, décalés les uns par rapport aux autres, pour les trois mots to be able to predict the parity bit in locations, shifted with respect to each other, for the three words
successifs, en particulier lorsque les mots sont ultérieure- successively, especially when the words are later
ment mis en série en vue de leur transmission par l'intermé- placed in series for transmission through the
diaire d'un canal de transmission d'information. of an information channel.
D'autres objets et avantages de la présente inven- Other objects and advantages of the present invention
tion ressortiront de la description donnée ci-après en réfé- will be apparent from the description given below in
rence aux dessins annexés sur lesquels: la figure 1 représente un schémabloc de l'appareil d'enregistrement et de reproduction numérique conforme à la présente invention; la figure 2 est une vue en bout d'une roue pivotante FIG. 1 is a schemablock of the digital recording and reproducing apparatus according to the present invention; FIG. 2 is an end view of a swivel wheel
portant plusieurs têtes de transducteurs, qui peut être in- carrying several transducer heads, which may be
corporée à l'appareil selon la présente invention; body to the apparatus according to the present invention;
la figure 3 est une vue en plan simplifiée d'un élé- FIG. 3 is a simplified plan view of a
ment de bande magnétique, illustrant de façon générale de for- magnetic tape, illustrating in a general way that
mat d'enregistrement à quatre têtes ou sur quatre pistes, in- four-headed or four-track recording
cluant les pistes enregistrées transversalement et portant lining the tracks recorded transversely and carrying
les données de signaux de télévision et les pistes de repéra- television signal data and tracking
ge, de commande et audio enregistrées longitudinalement; les figures 4a et 4b sont des chronogrammes illustrant la relation des séquences de cadencement qui interviennent au ge, command and audio recorded longitudinally; FIGS. 4a and 4b are timing diagrams illustrating the relationship of the timing sequences involved in
cours du fonctionnement des parties de l'appareil selon l'in- during the operation of the parts of the apparatus according to
vention, lors d'une opération d'enregistrement; vention, during a registration operation;
les figures 5a et 5b sont des chronogrammes illus- FIGS. 5a and 5b are illustrative chronograms
trant la relation des séquences de cadencement qui intervien- the relationship of the timing sequences that intervene
nent pendant le fonctionnement des parties de l'appareil se- during the operation of the parts of the appliance se-
lon la présente invention, au cours d'une opération de reproduction; la figure 6 illustre la relation d'une ligne unique the present invention, during a reproduction operation; Figure 6 illustrates the relationship of a single line
du signal de télévision couleurs avec l'impulsion de synchro- of the color television signal with the sync pulse
nisation horizontale et l'intervalle de la salve de référence contenu dans l'intervalle de suppression horizontale, ainsi horizontal position and the reference burst interval contained in the horizontal blanking interval,
que le cadencement relatif de l'information numérique de syn- that the relative timing of the digital information of syn-
chronisation qui est introduite dans une partie de l'interval le de suppression horizontale pour chaque ligne; chronization that is introduced in part of the horizontal suppression interval for each line;
la figure 7 représente un schéma électrique du mon- FIG. 7 represents an electrical diagram of the
tage permettant de commander les mémoires à accès direct ou sélectif au cours d'une opération d'enregistrement; stage for controlling the direct access or selective access memories during a recording operation;
la figure 8 est un schéma électrique du montage per- FIG. 8 is a circuit diagram of the mounting
mettant de commander les mémoires à accès direct ou sélectif lors d'une opération de reproduction; placing control direct or selective access memories during a reproduction operation;
la figure 9 est un schéma électrique d'un circuit lo- FIG. 9 is a circuit diagram of a circuit
gique générateur de signaux d'horloge, qui est utilisé pour la commande du fonctionnement des mémoires à accès direct lors d'une opération d'enregistrement ou d'une opération de reproduction; la figure 10 est un schéma électrique d'un montage supplémentaire utilisé pour la commande des mémoires à accès direct au cours d'une opération de reproduction a clock generator, which is used for controlling the operation of the random access memories during a recording operation or a reproduction operation; FIG. 10 is a circuit diagram of an additional assembly used for the control of the direct access memories during a reproduction operation.
la figure 11 est un achéma-bloc fonctionnel du monta- FIG. 11 is a functional block diagram of the
ge utilisé pour régler la position de phase de l'échangeur du signal analogique de télévision couleurs, de sorte que les échantillons sont prélevés en des emplacements appropriés par rapport à la phase de la sousporteuse couleurs du signal composite de télévision couleurs ge used to adjust the phase position of the color television analog signal exchanger, so that the samples are taken at appropriate locations with respect to the color subcarrier phase of the composite color television signal
la figure 12 est un schéma-bloc fonctionnel d'un mon- FIG. 12 is a functional block diagram of a
tage permettant d'insérer la séquence de synchronisation nu- to insert the digital synchronization sequence
mérique qui est adjointe pendant l'intervalle de suppression horizontale, comme cela est représenté sur la figure 6, which is added during the horizontal blanking interval, as shown in Figure 6,
lignes (2), (3) et (4); -lines (2), (3) and (4); -
la figure 13 est un schéma électrique de l'une des FIG. 13 is an electrical diagram of one of the
mémoires à accès direct, dont certaines parties ont été sup- direct access memories, some of which have been sup-
primées pour réduire le volume des dessins les figures 14a et 14b représentent, ensemble, un 14a and 14b together represent a
schéma électrique du convertisseur 24 en 8 bits, du conver- electrical diagram of the converter 24 in 8 bits, of the conver-
tisseur parallèle-série et du codeur; parallel-serial weaver and encoder;
la figure 15 est un schéma électrique de l'un des cir- FIG. 15 is an electrical diagram of one of the cir-
cuits préamplificateurs de l'appareil selon l'invention; les figures 16a et 16b représentent, ensemble, un cooked preamplifiers of the apparatus according to the invention; Figures 16a and 16b together represent a
schéma électrique de l'un des circuits correcteurs de distor- circuit diagram of one of the distortion correcting circuits
sions, qui est utilisé en vue de corriger les perturbations entre symboles du signal de reproduction sortie de bande; sions, which is used to correct interference between symbols of the tape output reproduction signal;
les figures 16c(1) et.(2) sont des graphiques illus- Figures 16c (1) and (2) are illustrative graphs
trant respectivement la forme d'onde et l'intensité d'enre- respectively the waveform and the intensity of the recording.
gistrement d'une partie d'un flux de données; les figures 17a et 17b représentent, ensemble, un schéma électrique d'un circuit décodeur, d'un circuit de traitement de manques de signal, d'un circuit d'acquisition record a portion of a data stream; FIGS. 17a and 17b together represent an electrical diagram of a decoder circuit, a signal loss processing circuit, an acquisition circuit
de signaux d'horloge sortis de bande et d'un circuit de con- of clock signals issued from the tape and a con-
version série-parallèle; les figures 18a et 18b représentent, ensemble, un schéma électrique d'un convertisseur 8-en-24 bits, d'un serial-parallel version; FIGS. 18a and 18b together represent an electrical diagram of an 8-in-24-bit converter, a
2475340,2475340,
commutateur 2-en-1, de décodeurs de nombres d'idendification, 2-in-1 switch, identification number decoders,
d'un circuit de traitement de manques de signal et d'un cir- of a circuit for processing signal failures and a circuit
cuit de contrôle de parité; les figures 19a et 19b représentent, ensemble, un schéma électrique d'une forme de montage spécifique pouvant être utilisé pour faire fonctionner le schéma-bloc de la figure 11; cooked parity check; Figs. 19a and 19b together represent an electrical schematic of a specific mounting form that can be used to operate the block diagram of Fig. 11;
les figures 20a, 20b, 20c, 20d, 20e, 20f et 20g re- Figures 20a, 20b, 20c, 20d, 20e, 20f and 20g show
présentent les schémas électriques du montage pouvant être utilisé pour faire fonctionner le schéma-blod de la figure 12; present the electrical schematics of the assembly that can be used to operate the blot scheme of Figure 12;
la figure 21 est un schéma électrique d'un commuta- FIG. 21 is an electrical diagram of a switching
teur 2-en-1; la figure 22 est un schéma illustrant un seul cycle 2-in-1; Fig. 22 is a diagram illustrating a single cycle
de la sous-porteuse couleurs et la relation de phase correc- of the color subcarrier and the correct phase relationship
te lorsque l'échantillonnage est effectué de façon correcte, ainsi qu'un seul cycle de sous-porteuse, représenté par une when sampling is correctly performed, as well as a single subcarrier cycle, represented by a
ligne formée de tirets et associée au cas o l'échantillonna- dashed line and associated with the case where the sampling
ge est effectué en des positions de phase incorrectes; ge is performed at incorrect phase positions;
la figure 23 est un schéma-bloc d'une partie du com- Figure 23 is a block diagram of a portion of the
pensateur de défauts ou manques de signal, qui peut être utilisé dans l'appareil selon l'invention; la figure 24 représente un groupe de diagrammes illustrant la relation des séquences de synchronisation ou cadencement intervenant lors du fonctionnement d'une forme de réalisation du compensateur de défauts; les figures 25a et 25b représentent, ensemble, un schéma électrique d'une partie du circuit de commande prévu pour la mémoire du compensateur de défauts, représenté sur les figures 26a et 26b; les figures 26a et 26b représentent, ensemble, un schéma électrique de la mémoire du compensateur de défauts les figures 27a et 27b représentent, ensemble, le circuit de commutation qui peut être utilisé pour faire fonctionner le compensateur de défauts représenté sur la figure 23; thinker of faults or lack of signal, which can be used in the apparatus according to the invention; Fig. 24 shows a group of diagrams illustrating the relationship of synchronization or timing sequences involved in the operation of an embodiment of the defect compensator; Figs. 25a and 25b together represent an electrical schematic of a portion of the control circuit provided for the memory of the fault compensator, shown in Figs. 26a and 26b; Figs. 26a and 26b together represent an electrical schematic of the memory of the fault compensator; Figs. 27a and 27b together represent the switching circuit that may be used to operate the fault compensator shown in Fig. 23;
la figure 28 est un schéma-bloc illustrant le systè- Figure 28 is a block diagram illustrating the system
me de servocommande de l'appareil d'enregistrement et de me of servo control of the recording device and
reproduction selon la présente invention. reproduction according to the present invention.
- En se-référant maintenant aux dessins et en particu- - Referring now to the drawings and in particular
lier au schéma-bloc fonctionnel de la figure 1, qui illustre d'une manière générale l'appareil d'enregistrement et de reproduction ici décrit, on voit que l'on y a représenté un certain nombre de blocs qui sont interconnectés par des link to the functional block diagram of Figure 1, which generally illustrates the recording and reproducing apparatus described here, we see that there is shown a number of blocks which are interconnected by
lignes épaissies en trait plein, qui ont pour objet d'indi- lines thickened in solid lines, which are intended to indicate
quer la voie de circulation des signaux au cours d'une opéra- signal flow during an operation.
tion d'enregistrement, ainsi que par des lignes épaissies-, registration, as well as thickened lines,
hachurées transversalement et qui montrent la voie de trans- transversely hatched and which show the way of trans-
mission des signaux au cours d'une opération de reproduc- signal during a reproduction operation.
tion. Les lignes formées de traits relativement minces trans- tion. Lines formed of relatively thin lines trans-
mettent les signaux de commande, les signaux d'horloge et d'autres signaux, qui ne définissent pas de façon spécifique le trajet de circulation des signaux vidéo. On comprendra que l'épaisseur des lignes n'est pas destinée à indiquer le nombre des conducteurs ou lignes parallèles séparées, qui provide control signals, clock signals and other signals which do not specifically define the video signal flow path. It will be understood that the thickness of the lines is not intended to indicate the number of separate conductors or parallel lines, which
existent, et, comme cela sera explicité complètement ci- exist, and, as will be fully explained below,
après, la voie de transmission des signaux peut être consti- afterwards, the signal transmission path may be
tuée par un simple conducteur de transmission des données en série ou bien par des lignes de transmission de huit bits de killed by a single serial data transmission driver or by eight-bit transmission lines of
données en parallèle ou de 24 bits de données en parallèle. data in parallel or 24-bit data in parallel.
L'appareil va être décrit d'une manière générale en liaison avec le schéma-bloc de la figure 1, tout d'abord en ce qui concerne le processus d'enregistrement et, ensuite, en ce qui concerne un processus de reproduction, bien que certains blocs soient utilisés pendant les deux processus et peuvent être décrits en référence aux deux processus, lorsqu'on en The apparatus will be described generally in connection with the block diagram of FIG. 1, first with regard to the recording process and then with respect to a reproduction process, although that some blocks are used during both processes and can be described with reference to both processes, when
fait mention pour la première fois.- mentioned for the first time.-
Le signal de télévision couleurs analogique composi- The analog color television signal
te d'entrée est envoyé par l'intermédiaire de la ligne 30 à un circuit 32 de traitement d'entrée qui assume différentes fonctions en ce qui concerne le signal, comme par exemple le verrouillage de la composante continue, le filtrage, l'élimination des signaux de synchronisation horizontale du signal composite et analogues, et le signal traité est ensuite appliqué par l'intermédiaire de la ligne 34 à un convertisseur analogique/numérique 36. On ne décrira pas le circuit de traitement d'entrée 32 de façon détaillée, dans la mesure o ce circuit est connu comme faisant partie du correcteur numérique de base de temps, modèle No. TBC-800, The input signal is sent via line 30 to an input processing circuit 32 which assumes different functions with respect to the signal, such as, for example, the locking of the DC component, the filtering, the elimination horizontal synchronization signals of the composite signal and the like, and the processed signal is then applied via line 34 to an analog-to-digital converter 36. The input processing circuit 32 will not be described in detail, insofar as this circuit is known as part of the digital timebase, model No. TBC-800,
fabriqué par la Société dite "Ampex Corporation". Les sché- manufactured by the so-called Ampex Corporation. The sketches
mas électriques spécifiques du circuit de traitement d'entrée sont représentés sur les schémas No. 1374104 et No. 1374156 qui sont reproduits respectivement sur les pages 3-5/6 et 3-21/22 du catalogue No. 7896382-02 du correcteur numérique Specific electrical masters of the input processing circuit are shown in diagrams No. 1374104 and No. 1374156 which are respectively reproduced on pages 3-5 / 6 and 3-21 / 22 of the digital corrector catalog No. 7896382-02.
de base de temps TBC-800, publié en octobre 1975. TBC-800 timebase, published in October 1975.
Le signal analogique de télévision couleurs, ver- The analogue television signal colors, ver-
rouillé et dont la composante de synchronisation horizontale rusted and whose horizontal synchronization component
a été supprimée et qui est délivré par le circuit de traite- has been removed and which is delivered by the
ment d'entrée 32, est appliqué par l'intermédiaire de la ligne 34 au convertisseur analogique/numérique 36 qui agit de manière à transformer le signal en un format de signal codé binaire à huit bits, qui est envoyé par l'intermédiaire de 8 lignes parallèles 38 à un additionneur de séquence de synchronisation numérique 40. Le convertisseur analogique/ 32 is applied via line 34 to the analog / digital converter 36 which acts to transform the signal into an eight-bit binary coded signal format, which is sent via 8 parallel lines 38 to a digital synchronization sequence adder 40. The analog converter /
numérique échantillonne le signal de télévision cou- The digital sample samples the television signal
leurs analogique à une cadence qui est de préférence égale au triple de la fréquence de la composante de sous-porteuse du signal de télévision couleurs composite, bien que their analog rate at a rate which is preferably three times the frequency of the subcarrier component of the composite color television signal, although
l'échantillonnage du signal puisse être effectué à une caden- the signal can be sampled at a time
ce supérieure égale à quatre fois la fréquence de la sous- this upper equal to four times the frequency of the sub-
porteuse. Concernant les systèmes présentant le format de signal de télévision NTSC, la fréquence de la sous-porteuse est égale à environ 3, 58 MHz, tandis que pour les systèmes présentant un format de signal de télévision couleurs PAL carrier. For systems with the NTSC television signal format, the subcarrier frequency is approximately 3.58 MHz, while for systems with a PAL color television signal format
et SECAM, la fréquence de la sous-porteuse est égale à envi- and SECAM, the subcarrier frequency is equal to
ron 4,45 MHz. Par conséquent la fréquence d'échantillonnage pour les systèmes NTSC est égale de préférence au triple de la fréquence de la sous-porteuse à 3,58 MHz c'est-à-dire est égale à environ 10,7 MHz, tandis que les systèmes PAL et CECAM utiliseraient une fréquence d'échantillonnage d'environ 4.45 MHz. Therefore, the sampling frequency for NTSC systems is preferably three times the subcarrier frequency at 3.58 MHz, i.e., about 10.7 MHz, while PAL and CECAM would use a sampling frequency of approximately
13,3 MHz.13.3 MHz.
Le signal d'horloge, utilisé pour commander l'échan- The clock signal used to control the
tillonnage, qui est effectué par le convertisseur analogique/ sampling, which is done by the analog converter /
numérique 36, est produit par un générateur de signaux d'hor- 36, is produced by a signal generator of hor-
loge/mémoire de salves de référence 42, qui peut réaliser le déphasage du signal d'horloge d'échantillonnage de manière que les échantillons soient toujours prélevés du signal de télévision couleurs analogique en des positions précises en ce qui concerne la phase de la composante de la salve de reference burst box / memory 42, which can phase out the sampling clock signal so that the samples are always taken from the analog color television signal at precise positions with respect to the phase of the component of the salvo of
référence et, plus spécifiquement, dans la position de passa- reference and, more specifically, in the position of
ge à zéro vers des valeurs positives ou position de phase 0' par rapport au niveau de suppression et dans les positions de phase 1200 et 240 . A ce sujet il faut comprendre que les positions de phase à 0 , 1200, 2400 se rapportent à la Zero to positive values or 0 'phase position with respect to the suppression level and in the 1200 and 240 phase positions. In this regard it should be understood that the phase positions at 0, 1200, 2400 relate to the
salve de référence de cycles de la sous-porteuse apparais- reference burst of cycles of the sub-carrier appear-
sant au cours de l'intervalle de suppression horizontale et que, bien que naturellement l'échantillonnage se poursuive au cours de l'intervalle des informations vidéo du signal de télévision couleurs, la référence aux positions 00, 120 , 240' n'est pertinente que pendant la présence de la salve during the horizontal blanking interval and, although of course the sampling continues during the interval of the video information of the color television signal, the reference to the positions 00, 120, 240 'is irrelevant that during the presence of the salvo
de référence. En commandant de façon précise l'échantillon- reference. By precisely ordering the sample-
nage de manière qu'il coïncide avec ces positions de phase, swim so that it coincides with these phase positions,
on peut obtenir différents avantages au cours de fonctionne- you can get different benefits in the course of
ments ultérieurs de l'appareil, incluant l'avantage impor- of the apparatus, including the significant advantage
tant selon lequel l'appareil n'a pas besoin, au cours de la reproduction, de mesurer les variations de phase de la sous-porteuse, comme cela est le cas dans des correcteurs de base de temps d'appareils d'enregistrement à modulation de fréquence. Un signal stable de sous-porteuse de référence that the apparatus does not need, during playback, to measure the phase variations of the subcarrier, as is the case in time-base correctors of modulating recording apparatus frequency. A stable reference subcarrier signal
(tiré par exemple de la référence de la station de radio- (eg from the reference of the radio station
diffusion) est envoyé au générateur de signaux d'horloge par l'intermédiaire de la ligne 44, et le générateur de signaux d'horloge/mémoire de salves de référence 42 est raccordé au convertisseur analogique/numérique 36 par l'intermédiaire de lignes 46. Comme cela sera décrit de façon détaillée, la partie mémoire de salves de référence du circuit 42 coagit broadcast) is sent to the clock generator via line 44, and the clock / reference burst memory signal generator 42 is connected to the analog-to-digital converter 36 via lines 46. As will be described in detail, the reference burst memory portion of circuit 42 coagulates
avec une mémoire de salves de référence associée au conver- with reference burst memory associated with the conversion
tisseur analogique/numérique de manière à déphaser le signal d'horloge, comme cela est requis, de telle manière que le digital / analog weaver so as to phase out the clock signal, as required, so that the
signal analogique de télévision couleurs est toujours échan- analog TV color signal is always exchanging
tillonné dans les mêmes positions de phase. Ceci est réalisé in the same phase positions. This is realized
au moyen d'un examen des échantillons de la salve de réfé- by means of an examination of the samples of the reference salvo.
rence, tirés du signal vidéo d'entrée toutes les deux lignes horizontales, en tant que résultat de l'échantillonnage par from the input video signal every two horizontal lines, as a result of the sampling by
le signal d'horloge tiré d'échantillons de salve de réfé- the clock signal from salvage samples referred to
rence mémorisés antérieurement, jusqu'à ce que soit déterminé que la phase d'échantillonnage de la salve de référence, arrivante a changé, à la suite de quoi la mémoire de salves previously determined, until it is determined that the sampling phase of the incoming reference burst has changed, after which the burst
de référence, d'o est dérivé le signal d'horloge d'échan- reference, from which is derived the sample clock signal
tillonnage, est mise à jour ou est rafraîchie de manière à fournir un nouveau "standard" en vue de produire le signal d'horloge d'échantillonnage. Après qu'un réglage de phase is updated or refreshed to provide a new "standard" for producing the sampling clock signal. After a phase adjustment
ait été réalisé, la mémoire de salves de référence du conver- has been realized, the reference burst memory of the conver-
tisseur analogique/numérique 36 n'est pas rafraîchie jusqu'à ce que le circuit 42 détecte que la position de phase du signal analogique de télévision couleurs arrivant a changé suffisamment pour nécessiter qu'une nouvelle information The digital / analog weaver 36 is not refreshed until the circuit 42 detects that the phase position of the incoming color television analog signal has changed sufficiently to require new information.
de salve de référence soit mémorisée dans la mémoire de sal- reference burst is stored in the memory of
ves de référence du convertisseur analogique/numérique 36, en vue de remettre en phase l'échantillonnage. Comme cela sera décrit'de façon détaillée ci-après, le générateur de Reference numerals of the analog / digital converter 36, in order to re-phase the sampling. As will be described in detail below, the generator of
signaux d'horloge/la mémoire de salves de référence du con- clock signals / reference burst memory of the con-
vertisseur analogique/numérique 36 agit de manière extrême- Analog / Digital Flasher 36 works extremely well
ment rapide et peut totalement remettre en phase l'échan- quickly and can completely recast the sample.
tillonnage en un intervalle de temps inférieur à la durée d'une seule ligne de télévision, après que la décision de rafraîchissement ait été prise. S'il apparaît dans le signal d'entrée une "variation parasite brusque", à la suite de quoi le signal possède une position de phase radicalement différente par rapport au signal qui était présent avant cette variation brusque, la décision de remettre en phase l'échantillonnage sera prise dans un intervalle de temps de quelques lignes et la mémoire de salves de référence du convertisseur analogique/numérique 36 sera remise en phase in a time interval less than the duration of a single television line, after the refreshment decision has been taken. If there appears in the input signal a "sudden spurious variation", after which the signal has a radically different phase position with respect to the signal that was present before this sudden change, the decision to re-phase sampling will be taken in a time interval of a few lines and the reference burst memory of the analog / digital converter 36 will be re-phased
lors de la ligne suivante de télévision. during the next television line.
Les échantillons numériques, qui sont prélevés par le convertisseur analogique/numérique 36,sont envoyés sous la forme.d'un mot numérique à huit bits en parallèle dans The digital samples, which are taken by the analog / digital converter 36, are sent as an eight-bit digital word in parallel in
huit lignes à l'additionneur de séquence de synchronisa- eight lines to the synchronization sequence adder
rion numérique 40, qui introduit une synchronisation numéri- 40, which introduces digital synchronization
que et d'autres informations dans une partie de l'intervalle that and other information in part of the gap
de suppression horizontale en vue de fournir les informa- horizontal deletion in order to provide the information
tions nécessaires de synchronisation qui sont utilisées pen- synchronization requirements that are used during the
dant les opérations d'enregistrement et de reproduction. recording and reproduction operations.
Bien que les mots numériques soient envoyés par l'intermé- Although digital words are sent through
diaire de lignes 38 à l'additionneur de séquence 40, ils lines 38 to the sequence adder 40, they
peuvent être également envoyés dans des lignes 39, qui peu- may also be sent in lines 39, which may
vent être raccordées à un autre appareil tel que celui qui serait utilisé dans le processus d'édition par exemple. On notera qu'il n'existe aucune relation de phase précise entre l'impulsion de synchronisation horizontale et la phase de la sous-porteuse du signal de télévision couleurs analogique may be connected to another device such as that used in the editing process, for example. It will be noted that there is no precise phase relationship between the horizontal synchronization pulse and the sub-carrier phase of the analog color television signal.
composite dans les systèmes de signaux de télévision habi- composite in the usual television signal
tuellement utilisés. C'est pour cette raison que l'impulsion de synchronisation horizontale a été supprimée et sera par used. It is for this reason that the horizontal sync pulse has been removed and will be
conséquent reconstituée ultérieurement à la sortie. Cepen- consequently reconstituted later at the exit. How-
dant, lorsque les impulsions de synchronisation horizontale when the horizontal synchronization pulses
sont éliminées, il doit être prévu certains moyens de déter- are eliminated, certain means of deter-
mination de l'information-vidéo active sur une base ligne par ligne et l'additionneur de séquence de synchronisation the active video-information on a line-by-line basis and the synchronization sequence adder
numérique 40 effectue cette opération au moyen d'une inser- 40 performs this operation by means of a
tion de l'information dans le flux des données. L'adjonction information in the data flow. addition
de l'information de synchronisation numérique aux échantil- digital synchronization information to the samples
lons numériques de l'intervalle des données vidéo du signal de télévision forme un signal de télévision couleurs traité, numeric data of the video data interval of the television signal forms a processed color television signal,
qui est envoyé par l'intermédiaire des lignes 48 à des cir- which is sent via lines 48 to
cuiits 50 et 52 contenant chacun un convertisseur 8-en-24 bits ainsi qu'un commutateur 2-en-1 pour envoyer l'un ou 50 and 52 each containing an 8-in-24-bit converter and a 2-in-1 switch to send one or
l'autre des deux signaux d'entrée à la sortie de ce dernier. the other of the two input signals at the output of the latter.
Au cours.de l'enregistrement, les signaux présents dans la During the recording, the signals present in the
ligne 48 sont envoyés à la sortie et, au cours de la repro- line 48 are sent to the exit and, during the repro-
duction, les signaux apparaissant dans les voies 146 ou 148 de transmission des signaux de reproduction sont envoyés à the signals appearing in the channels 146 or 148 for transmission of the reproduction signals are sent to
la sortie. Le convertisseur 8-en-24 bits convertit simple- the exit. The 8-in-24-bit converter converts
ment trois mots successifs à huit bits en un mot à 24 bits en parallèle en vue du traitement de ce dernier par des three successive 8-bit words in parallel 24-bit word for the processing of the latter by
mémoires à accès direct, et peut être inutile si les mémoi- direct access memories, and may be useless if the
res particulières utilisées dans l'appareil sont suffisam- The particulars used in the apparatus are sufficiently
ment rapides pour traiter l'information à la cadence de huit bits. A ce sujet on notera que la conversion de trois mots quickly to process information at the rate of eight bits. On this subject we note that the conversion of three words
à 8 bits en un mot à 24 bits permet de réaliser un cadence- 8-bit in one word to 24 bits allows a cadence-
ment des données à une cadence égale à un tiers de la data at a rate equal to one-third of the
cadence d'horloge des données à 8 bits. Les données prove- clock rate of 8-bit data. The data from
* nant des circuits 50 et 52 sont envoyées respectivement par l'intermédiaire de lignes 54 et 56 à un groupe de mémoiresCircuits 50 and 52 are respectively sent via lines 54 and 56 to a group of memories.
à accès direct, comme cela est représenté. Sur le schéma- direct access, as shown. On the diagram
bloc on voit également le trajet suivi par les signaux lors block we also see the path followed by the signals when
de la reproduction depuis les commutateurs 50 et 52 jus- of reproduction from switches 50 and 52
qu'aux mémoires; on notera également que seul un groupe de as memories; It should also be noted that only a group of
lignes sont utilisées pour cette interconnexion, c'est-à- dire que la voie suivie par les signaux au cours de l'enre- lines are used for this interconnection, ie the path followed by the signals during the recording.
gistrement suit les mêmes conducteurs que le trajet suivi The recorder tracks the same drivers as the route taken
par les signaux lors de la reproduction. by the signals during reproduction.
Les lignes 54 partant du circuit 50 aboutissent aux mémoires à accès direct 60 et 62, qui sont identifiées respectivement par les dénominations RAM 1 et RAM 3, les The lines 54 starting from the circuit 50 lead to the random access memories 60 and 62, which are identified respectively by the names RAM 1 and RAM 3, the
lignes 56 aboutissent aux mémoires 64 et 66, qui sont iden- lines 56 and 64, which are identical
tifiées sous les dénominations respectives RAM 2 et RAM 4. under the respective names RAM 2 and RAM 4.
Etant donné que le fonctionnement des mémoires 60-66 sera décrit de façon détaillée en liaison avec les chronogrammes représentés sur les figures 4a, 4b, 5a et 5b, en fonction de l'enregistrement et de la lecture de données en rapport avec ces mémoires, on utilisera de façon prédominante les appellations CRAM 1" ou "RAM 4" afin de conserver la clarté Since the operation of the memories 60-66 will be described in detail in connection with the timing diagrams shown in Figures 4a, 4b, 5a and 5b, depending on the recording and reading of data related to these memories, CRAM 1 "or" RAM 4 "will be used predominantly in order to maintain clarity
des explications lorsque l'on parlera des chronogrammes. explanations when we talk about chronograms.
Les signaux de sortie des mémoires 60 et 62 sont envoyés par l'intermédiaire de lignes 70 à un convertisseur 24-en-8 bits 72 et, de manière similaire, les signaux de sortie des mémoires 64 et 66 sont envoyés par l'intermédiaire de lignes 74 à un convertisseur 24-en-8 bits 76. On notera que si les mémoires peuvent traiter des données à la cadence de mots The output signals of the memories 60 and 62 are sent via lines 70 to a 24-by-8 bit converter 72 and, similarly, the output signals of the memories 64 and 66 are sent via lines 74 to a 24-in-8-bit converter 76. It will be noted that if the memories can process data at the rate of words
à 8 bits, alors le convertisseur 24-en-8 bits serait natu- at 8 bits, then the 24-in-8-bit converter would be natural
rellement inutile. Les signaux de sortie des convertisseurs really useless. The output signals of converters
72 et 76 sont envoyés par l'intermédiaire de lignes respec- 72 and 76 are sent via the lines
tives 78 et 80 à des circuits 82 et 84 qui ajoutent un bit 78 and 80 to circuits 82 and 84 which add a bit
d'information de parité, convertissent l'information paral- parity information, convert the parallel information
lèle à 8 bits en des données séquentielles ou série et codent ces dernières en utilisant un système de modulation par impulsions codées, qui permet de mettre des données sous une forme codée avantageuse qui peut être caractérisée par un format non-retour à zéro à auto-cadencement et exempt de composante continue. Les données codées provenant du circuit 82 sont envoyées par l'intermédiaire d'une ligne 86 aux amplificateurs 88 et 90, dont les lignes de sortie 92 et 94 aboutissent respectivement aux têtes de transducteurs 96, 8-bit sequential or serial data and encode them using a pulse code modulation system, which allows data to be provided in an advantageous coded form that can be characterized by a non-return to zero format timing and free of DC component. The coded data from the circuit 82 is sent via line 86 to the amplifiers 88 and 90, the output lines 92 and 94 of which terminate respectively at the transducer heads 96,
qui sont désignées par les références 1, 3, 5 et 7 pour des- which are designated by references 1, 3, 5 and 7 for
raisons qui seront explicitées ultérieurement. La sortie du circuit de parité etdecodage 84 est raccordée à la ligne 96 qui aboutit de façon analogue, aux amplificateurs 98 et reasons that will be explained later. The output of the parity and decode circuit 84 is connected to the line 96 which terminates analogously to the amplifiers 98 and
dont les lignes de sortie respectives 102 et 104 aboutis- whose respective output lines 102 and 104
sent aux têtes de transducteurs 106, qui sont désignées par les références 2, 4, 6 et 8. Comme cela ressort à l'évidence du dessin, les têtes de transducteurs 96 enregistrent les données codées provenant d'un canal de transmission des to the transducer heads 106, which are designated 2, 4, 6 and 8. As is evident from the drawing, the transducer heads 96 record the coded data from a transmission channel of
signaux tandis que les têtes de transducteurs 106 enregis- signals while the transducer heads 106 recorded
trent les données codées provenant du second canal. trent the coded data from the second channel.
A ce sujet, on se référera à la figure 2 qui repré- In this regard, reference is made to FIG.
sente les têtes de transducteurs désignées par les référen- the transducer heads designated by the reference
ces 1 à 8, montées sur une roue 108 de telle manière que lesdites têtes sont réparties de façon équidistante sur le pourtour de la roue, dans un plan axial commun. Les signaux, these 1 to 8, mounted on a wheel 108 so that said heads are distributed equidistantly around the periphery of the wheel, in a common axial plane. Signals,
qui sont envoyés aux têtes des transducteurs, sont enregis- sent to the heads of the transducers, are recorded
trés sur la bande magnétique lorsque le courant d'enregis- on the magnetic tape when the current of recording
trement leur est envoyé et qu'elles sont en contact avec la bande. Dans le cas o l'on utilise 8 têtes plutôt que les quatre têtes habituelles pour les enregistreurs classiques à quatre têtes, deux têtes peuvent réaliser simultanément un enregistrement sur deux pistes séparées. Ainsi un ensemble de quatre têtes enregistrera les données provenant d'un canal, tandis que l'autre ensemble enregistre les données provenant du second canal. Un tel dispositif est décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 3.497.634 et ayant pour titre "Wide Band Instrumentation Rotary Head System Using Redundant Recording and Reproducing" (Système it is sent to them and they are in contact with the band. In the case of using 8 heads rather than the usual four heads for conventional four-head recorders, two heads can simultaneously record on two separate tracks. Thus a set of four heads will record the data from one channel, while the other set records the data from the second channel. Such a device is described in United States Patent No. 3,497,634 entitled "Wide Band Instrumentation Rotary Head System Using Redundant Recording and Reproducing".
rotatif à têtes d'appareil à large bande, utilisant un enre- rotary head with broadband device heads, using a
gistrement et une reproduction redondants". Comme ce titre l'indique, les huit têtes de ce brevet sont utilisées en vue de réaliser un enregistrement redondant, contrairement à l'objet de la présente invention à savoir l'enregistrement simultané des données transmises par deux canaux délivrant As this title suggests, the eight heads of this patent are used to perform a redundant recording, contrary to the object of the present invention namely the simultaneous recording of the data transmitted by two. delivery channels
des informations séparées.separate information.
Si l'on se réfère à nouveau à la figure 1, on va maintenant décrire le fonctionnement du schéma-bloc lors de la reproduction, en se basant sur ledit schéma-bloc, et étant entendu que le trajet de circulation des signaux de Referring again to FIG. 1, the operation of the block diagram during reproduction will now be described, based on said block diagram, and it being understood that the flow path of the signals of FIG.
reproduction est représenté par les lignes épaissies compor- reproduction is represented by the thickened lines
tant des hachures transversales. Les têtes de transducteurs 96 et 106 envoient les signaux aux préamplificateurs 109 qui both transverse hatches. The transducer heads 96 and 106 send the signals to the preamplifiers 109 which
amplifient les signaux reçus et les envoient aux deux coinmuta- amplify the received signals and send them to both
teurs 2-en-1 110 et 112 qui sélectionnent les signaux appro- 2-in-1 drivers 110 and 112 which select the appropriate signals
priés provenant des amplificateurs et les transmettent aux lignes respectives de sortie 114 et 116, qui aboutissent à des correcteurs respectifs de distorsions et à des circuits respectifs de traitement de défauts 118 et 120. Les entrées 124 et 126 des correcteurs de distorsions sont reliées à des commutateurs 128 et 130 qui sont aptes à commuter la sortie de l'un ou l'autre des correcteurs de distorsions amplifiers and transmit them to the respective output lines 114 and 116, which result in respective distortion correctors and respective fault processing circuits 118 and 120. The distortion correctors inputs 124 and 126 are connected to switches 128 and 130 which are capable of switching the output of one or other of the distortion correctors
118 ou 120 sur les lignes de sortie 132 ou 134 qui aboutis- 118 or 120 on the 132 or 134 exit lines that resulted
sent aux circuits 138 et 140 de décodage, de traitement des défauts, d'acquisition des signaux d'horloge et de mise sous to circuits 138 and 140 decoding, fault processing, acquisition of clock signals and setting
forme de caractères. Etant donné que deux canaux de trans- character form. Since two channels of trans-
mission d'informatiors sont reproduits et que, comme cela sera décrit ciaprès, chaque canal traite simultanément des lignes successives de l'information du signal de télévision traité, l'interversion des deux canaux de transmission de information are reproduced and that, as will be described hereinafter, each channel simultaneously processes successive lines of the information of the processed television signal, the inversion of the two transmission channels of
l'information au cours de la lecture aurait pour effet d'in- information during reading would have the effect of
verser la position verticale de couples voisins de lignes horizontales et produirait par conséquent une image vidéo légèrement tronquée ou mutilée. C'est pour cette raison que les commutateurs 128 et 130 peuvent raccorder la sortie de l'un ou l'autre des correcteurs de distorsions 118 ou 120 à l'un ou l'autre des circuits de décodage 138 ou 140. La position des commutateurs 128 et 130 est commandée par un the vertical position of adjacent pairs of horizontal lines and therefore produce a slightly truncated or mutilated video image. For this reason, the switches 128 and 130 may connect the output of either one of the distortion correctors 118 or 120 to either of the decoder circuits 138 or 140. switches 128 and 130 is controlled by a
signal de commande qui provient du montage logique de comman- control signal which comes from the logical control
de des mémoires de reproduction (figure 10) par l'intermé- reproduction memories (Figure 10) through
diaire de la ligne 142 et qui est déterminé par le signal d'identification de ligne détecté par le décodeur contenu line 142 and which is determined by the line identification signal detected by the content decoder
dans le circuit 52.in the circuit 52.
Une fois que les circuits respectifs 138 ou 140 ont décodé les données, ont effectué le contrôle de parité pour déterminer si des erreurs sont présentes dans les données, Once the respective circuits 138 or 140 have decoded the data, performed the parity check to determine if errors are present in the data,
ont récupéré les signaux d'horloge à partir des données elles- have recovered the clock signals from the data themselves.
mêmes en vue de leur utilisation lors de la reproduction, et same for their use in reproduction, and
ont transformé les données séquentielles en données en paral- transformed the sequential data into data
lèle, c'est-à-dire ont reconverti les données séquentielles ou série en des mots numériques à 8 bits en parallèle, les données sont envoyées dans les lignes 146 et 148 aux circuits et 52 respectivement, en vue de leur transmission aux mémoires 60-66, comme représenté. Les données sont ensuite lues hors des mémoires 60 et 62 en étant transmises dans la ligne 150 qui aboutit à un commutateur 2-en-1 152, et les ie, have converted the sequential or serial data into 8-bit digital words in parallel, the data is sent in lines 146 and 148 to the circuits and 52 respectively, for transmission to the memories 60 -66, as shown. The data is then read out of the memories 60 and 62 by being transmitted in line 150 which results in a 2-in-1 switch 152, and the
données provenant des mémoires 64-et 66 sont également en- data from memories 64- and 66 are also
voyées au commutateur 52 par l'intermédiaire de la ligne 154. Le commutateur 152 sélectionne les données provenant de l'une ou l'autre des lignes 150 et 154 et les transmet, dans la ligne 156, à un compensateur de défauts 160 qui est apte à introduire une information dans le flux des données afin de compenser des manques, des erreurs ou d'autres défauts to the switch 52 via line 154. The switch 152 selects the data from either of the lines 150 and 154 and transmits them, in the line 156, to a defect compensator 160 which is able to introduce information into the data flow to compensate for shortcomings, errors or other defects
qui ont été détectés dans les données au cours de la repro- detected in the data during the repro-
duction. Dans le cas ou le compensateur de défauts 160 con- duction. In the case where the defect compensator 160 con-
tient un circuit de retardement effectuant un retard de deux lignes, il introduit un mot de données qui est apparu au même emplacement relatif dans la ligne vidéo horizontale, mais deux lignes auparavant et par conséquent quatre positions de ligne horizontale: antérieurement dans le canevas vidéo, et qui est relativement représentatif de l'information qui a été perdue dans le flux de données. A ce sujet l'image de télévision NTSC à 525 lignes possède approximativement 570 échantillons à huit bits dans la partie des données vidéo de chaque ligne et, étant donné que la seconde ligne précédente possède une information qui a la même phase de sous-porteuse holds a delay circuit delaying two lines, it introduces a data word that appeared at the same relative location in the horizontal video line, but two lines before and therefore four horizontal line positions: previously in the video pattern, and which is relatively representative of the information that has been lost in the data stream. In this regard, the 525-line NTSC television image has approximately 570 eight-bit samples in the video data portion of each line, and since the second previous line has information that has the same subcarrier phase
et qui, dans la plupart des cas, possède un contenu relative- and which, in most cases, has relative content-
ment proche de l'information vidéo présente dans la ligne remplacée, l'insertion de ce mot numérique dans le flux des données pour l'information défectueuse n'introduit pas, dans la plupart des cas, des perturbations notables dans the insertion of this digital word into the data flow for the defective information does not introduce, in most cases, significant disturbances
l'information vidéo. Cependant, afin d'obtenir une compensa- video information. However, in order to obtain compensation
tion plus précise, le compensateur de défauts 1;,0 est agence more precise, the compensation of defects 1, 0 is agency
de manière à fournir un retard de 262 lignes (pour un appa- to provide a delay of 262 lines (for a
reil du système NTSC) et à introduire le mot de données qui NTSC system) and to introduce the data word which
est apparu dans la trame précédente. Ceci aboutit à une com- appeared in the previous frame. This results in a com-
pensation plus précise des données défectueuses, étant donné que les données introduites sont décalées d'une position de more accurate thinking of the defective data, since the inputted data is shifted from a position of
ligne, dans le canevas de télévision à 525 lignes, par rap- line, in the 525-line television scheme,
port aux données défectueuses et que, comme l'information introduite est apparue un-soixantième de seconde avant l'information défectueuse, l'information introduite semble defective data and that, as the information introduced appeared one-sixtieth of a second before the information was faulty, the information
presque identique lors de l'affichage, pour un observateur. almost identical when displaying, for an observer.
Pendant le fonctionnement de l'appareil, si les données provenant du commutateur 2-en-1 152 n'ont pas été détectées comme étant des données soit perduées, erronées ou During operation of the apparatus, if the data from the 2-in-1 switch 152 was not detected as being lost, erroneous or
sinon défectueuses, elles sont transmises par l'intermédiai- otherwise defective, they are transmitted through the medium of
re de la ligne 156 à un commutateur 162 qui possède un con- line 156 to a switch 162 which has a con-
tact mobile 164 placé dans la position inférieure 2, et les mobile touch 164 placed in the lower position 2, and the
données traversent ce commutateur 162 pour aboutir au conver- data passes through this switch 162 to result in the conversion of
tisseur numérique/analogique 170 par l'intermédiaire de la ligne 166. Dans le cas o les données sont déterminées comme étant défectueuses, le commutateur est commandé de manière à avoir son contact mobile dans la position 1, dans laquelle il reçoit les données provenant du compensateur de défauts digital / analog weaver 170 via line 166. In the case where the data is determined to be defective, the switch is controlled so as to have its moving contact in the position 1, in which it receives the data coming from the fault compensator
par l'intermédiaire de la ligne 168. Grâce à une commuta- through line 168. Through a switch
tion entre les positions 1 et 2, soit les données actuelles, soit les données de remplacement provenant du compensateur de défauts 160 sont envoyées au convertisseur numérique/ between the positions 1 and 2, the current data, or the replacement data from the fault compensator 160 are sent to the digital converter /
analogique 170.analogue 170.
Pour commander le fonctionnement du commutateur ainsi que le compensateur de défauts 160, il est prévu une ligne de commande 174. Les signaux présents dans la ligne 174 To control the operation of the switch as well as the fault compensator 160, there is provided a control line 174. The signals present in the line 174
placent de façon effective le commutateur 162 dans la posi- effectively place switch 162 in the position
tion 2 lorsque les données ont été déterminées comme étant when the data have been determined to be
des données perdues ou -bien défectueuses par suite de la dé- lost or defective data as a result of
tection d'un défaut ou d'un manque dans les fréquences radio- detection of a fault or a lack in the radio frequency
électriques ou bien d'une erreur de parité respectivement, comme cela sera décrit de façon détaillée ci-après. La ligne 174 aboutit également au compensateur de défauts 160, en vue du contrôle de certains aspects de son fonctionnement, et en particulier la mémorisation ou l'enregistrement de données dans ce compensateur. Etant donné que l'on désire substituer uniquement des données raisonnablement bonnes provenant du compensateur de défauts, on notera que la mémorisation de données mauvaises ou défectueuses dans le compensateur 160 electrical or a parity error respectively, as will be described in detail below. The line 174 also leads to the defect compensator 160, for the control of certain aspects of its operation, and in particular the storage or the recording of data in this compensator. Since it is desired to substitute only reasonably good data from the fault compensator, it will be appreciated that the storage of bad or defective data in the compensator 160
provoquerait l'envoi, à un instant ultérieur, de-données mau- would result in the sending, at a later time, of bad data.
vaises ou défectueuses par le commutateur 162. Pour cette raison les signaux, qui sont présents dans la ligne 174 et defective by the switch 162. For this reason the signals, which are present in line 174 and
qui actionnent le commutateur 162, empêchent également l'en- which actuate the switch 162, also prevent the
registrement de données perdues ou erronées dans le compen- recording of lost or erroneous data in the compensation
sateur 160.160.
Le compensateur de défauts fournissant un retard de deux lignes ne sera pas représenté, ni décrit en détail ici, étant donné qu'il peut comporter le circuit de retardement fournissant un retard de deux lignes, qui est contenu dans The two-line delay fault compensator will not be shown or described in detail here since it may include the delay circuit providing a two-line delay, which is contained in
le correcteur numérique de base de temps No. TBC-800, men- the digital time stamp number TBC-800, men-
tionné précédemment, dont la structure est représentée sur le schéma No. 1374060 à la page 3-91/92 du catalogue numéro 7896382-02, publié en octobre 1975. Ce schéma concerne un système NTSC et un schéma associé pour un circuit PAL-CECAM représentés dans le même catalogue, No. de schéma 1374064 à la page 3-97/98. On notera que le compensateur de défauts 160 fournissant un retard de 262 lignes est prévu pour un système NTSC et qu'un compensateur de défauts, qui mémorise essentiellement une trame complète d'informations pour un système PAL ou SECAM, nécessiterait un retard de 312 lignes previously shown, the structure of which is shown in Figure No. 1374060 on page 3-91 / 92 of catalog number 7896382-02, published in October 1975. This scheme relates to an NTSC system and an associated scheme for a PAL-CECAM circuit. shown in the same catalog, Drawing No. 1374064 on page 3-97 / 98. Note that the Fault Compensation 160 providing a 262-line delay is provided for an NTSC system and that a Fault Compensation, which essentially stores a complete frame of information for a PAL or SECAM system, would require a delay of 312 lines.
et un inverseur de phase de chroma de 1800. and a chroma phase inverter of 1800.
Après que le flux des données ait été soumis à la compensation de défauts, il est envoyé par l'intermédiaire After the data flow has been subjected to fault compensation, it is sent via
du commutateur 162 et de la ligne 166 au convertisseur numé- switch 162 and line 166 to the digital converter
rique/analogique 170 qui transforme les mots numériques à 170 that transforms digital words to
8 bits en un signal analogique en utilisant un circuit clas- 8 bits into an analog signal using a conventional circuit
sique tel que celui décrit dans le correcteur numérique de base de temps modèle No. TBC-800 déjà cité et fabriqué par la Société dite Ampex Corporation. Les données numériques présentes dans la ligne 166 peuvent être également envoyées This is the same as that described in the Model TBC-800 digital timebase already cited and manufactured by Ampex Corporation. The digital data present in line 166 can also be sent
à un convertisseur séparé 24-en-8 bits 173 de manière à four- to a separate 24-by-8 bit converter 173 so as to provide
nir un mot à 8 bits dans la ligne 175, qui peut être reliée par interface à un autre appareil à des fins d'édition. Le circuit schématique du convertisseur numérique/analogique est représenté sur le schéma No. 1374068 situé à la page An 8-bit word in line 175 can be interfaced to another device for editing purposes. The schematic circuit of the D / A converter is shown in Figure No. 1374068 on the page
3-105/106 du catalogue No. 7896392-02 publié en octobre 1975. 3-105 / 106 of catalog No. 7896392-02 published in October 1975.
Après que les données aient été converties en un signal analogique, elles sont envoyées par l'intermédiaire de la ligne 184 au circuit de traitement de sortie 186 qui After the data has been converted to an analog signal, it is sent via line 184 to the output processing circuit 186 which
donne au signal analogique le niveau correct en courant con- gives the analog signal the correct level of current
tinu, filtre ce signal, rend l'amplitude uniforme, réalise tinu, filters this signal, makes the amplitude uniform, realizes
une limitation du noir et introduit dans le signal les impul- a limitation of black and introduced into the signal the impulse
sions de synchronisation horizontale, de salve de référence horizontal synchronization, reference burst
de sous-porteuse, de synchronisation verticale et de correc- subcarrier, vertical synchronization and
tion de distorsions de telle manière que, comme cela est distortion in such a way that, as is
requis, un signal de télévision couleurs analogique composi- required, a composite analogue color television
te complet est présent à la sortie de la ligne 188. On n'a The complete set is present at the exit of line 188.
pas représenté ici le schéma spécifique du circuit de trai- not shown here the specific scheme of the processing circuit
tement de sortie 186, qui peut être rélisé par un circuit output device 186, which can be implemented by a circuit
classique représenté dans le circuit de sortie vidéo du cor- conventional circuit shown in the video output circuit of the
recteur numérique de base de temps modèle No. TBC-800 déjà cité. Les schémas de ce circuit sont représentés à la page 3-115/116, Np. de schéma 1374224 du catalogue No. 7896382-02 Model number TBC-800 digital time rector already mentioned. The diagrams of this circuit are shown on page 3-115 / 116, Np. drawing 1374224 of catalog No. 7896382-02
de la Société dite Ampex Corporation, publié en octobre 1975. Ampex Corporation, published in October 1975.
Le signal vidéo de référence provenant de la station est également envoyé par l'intermédiaire de la ligne 190 à un générateur de synchronisation 192 qui délivre un signal d'horloge de référence par l'intermédiaire de la ligne 194 à un générateur de signaux d'horloge/circuit de commutation 196, qui est utilisé pour envoyer dans les lignes désignées The reference video signal from the station is also sent via line 190 to a synchronization generator 192 which outputs a reference clock signal via line 194 to a signal generator. clock / switch circuit 196, which is used to send in the designated lines
d'une manière générale par la référence 198 différents si- in a general way by the reference 198 different
gnaux d'horloge, destinés à être utilisés par les circuits clocks, intended for use by circuits
de l'ensemble du schéma-bloc de la figure 1. De même un cir- of the entire block diagram of Figure 1. Similarly, a cir-
cuit de logique et de réaction d'asservissement 200 est raccordé de façon fonctionnelle aux circuits de servocommande logic and servo feedback 200 is operatively connected to the servo control circuits
prévus pour l'entraînement de la bande et de la roue porte- intended for driving the belt and wheel
têtes et reçoit les signaux de servocommande d'entraînement de la bande par exemple à partir des tachymètres associés de façon fonctionnelle au cabestan d'entraînement de la bande et à la roue porte-têtes pivotante, comme cela sera décrit heads and receives the drive servocontrol signals, for example from the tachometers operatively associated with the drive capstan of the band and the swivel head wheel, as will be described
ci-après. En outre les signaux de commande des modes d'enre- below. In addition, the control signals of the recording modes
gistrement et de lecture d'édition et de référence sont envoyés registration and reading edition and reference are sent
au circuit 200 qui envoie des signaux de commande au généra- circuit 200 which sends control signals to the general
teur de signaux d'horloge/commutateur 196 pour la commande du fonctionnement de l'appareil d'enregistrement et de timer / switch 196 for controlling the operation of the recording apparatus and
reproduction ici décrit.reproduction described here.
Alors que l'Qn a indiqué ci-dessus, en référence à While the Qn indicated above, with reference to
la figure 1, une description générale du fonctionnement de Figure 1, a general description of the operation of
l'appareil sous la forme des trajets de circulation des signaux pendant l'enregistrement et la reproduction, et une the apparatus in the form of signal paths during recording and reproduction, and a
description des opérations générales qui sont effectuées par description of the general operations that are performed by
le circuit représenté sur cette figure, on n'a pas décrit le cadencement relatif des opérations de reproduction et d'enregistrement, autrement que d'une manière très générale indiquant que le signal de télévision couleurs composite the circuit shown in this figure, the relative timing of the reproduction and recording operations has not been described, other than in a very general manner indicating that the composite color television signal
envoyé à l'entrée 30 au cours des opérations d'enregistre- sent at the entrance 30 during the registration operations
ment et le signal de télévision couleurs délivré à la sor- the color television signal delivered to the
tie de la ligne 188 au cours des opérations de reproduction sont censés être des données en temps réel, c'est-à-dire que le signal est continu et synchrone avec la référence de la station et possède le càdencement ou rythme de base sous la forme des impulsions de synchronisation horizontale et verticale, de la fréquence de la sous-porteuse et analogues. Cependant le traitement des signaux numériques, qui est enregistré sur la bande magnétique, est réalisé de of line 188 during the reproduction operations are supposed to be real-time data, ie the signal is continuous and synchronous with the station reference and has the basic timing or rhythm under the form horizontal and vertical sync pulses, subcarrier frequency and the like. However the processing of digital signals, which is recorded on the magnetic tape, is realized from
manière à dilater les données dans le temps de façon à ré- in order to dilate the data over time so as to re-
duire l'effet des imperfections de la bande sur le signal enregistré. En d'autres termes, le signal est enregistré the effect of tape imperfections on the recorded signal. In other words, the signal is recorded
sur la bande à une cadence d'horloge plus lente que la ca- on the tape at a slower clock rate than the camera.
dence d'horloge en temps réel, mais est enregistrée dans deux canaux plutôt que dans un seul canal, de telle manière clock in real time, but is recorded in two channels rather than in a single channel, in such a way
qu'aucune information n'est perdue.no information is lost.
En se référant à nouveau à la figure 1 et en consi- Referring again to Figure 1 and considering
dérant l'ensemble de l'appareil d'un point de vue global, on peut d'une manière générale décrire l'enregistrement et la deriving the whole apparatus from a total point of view, we can generally describe the recording and
reproduction comme se produisant en quatre phases opératoi- reproduction as occurring in four operational phases.
res séparées, c'est-à-dire que le signal de télévision cou- separate, that is to say that the television signal
leurs numérique traité est (1) inscrit dans les mémoires RAM 1 à RAM 4 à une cadence d'horloge en temps réel, (2) lu hors des mémoires à une cadence plus lente, mais dans deux canaux séparés, et enregistré, (3) reproduit-à partir de la bande dans les deux canaux et inscrit dans les mémoires à une vitesse plus lente, et (4) lu hors des mémoires à une vitesse en temps réel plus rapide et combiné dans un canal their processed digital is (1) written in the memories RAM 1 to RAM 4 at a real-time clock rate, (2) read out of the memories at a slower rate, but in two separate channels, and recorded, (3 ) reproduced-from the tape in both channels and written into the memories at a slower speed, and (4) read out of the memories at a faster real-time speed and combined into a channel
unique de manière à reproduire le signal de télévision cou- to reproduce the television signal
leurs à la vitesse ou cadence en temps réel. Dans ce qui pré- their at speed or cadence in real time. In what pre-
cède, on notera que les mémoires à accès direct ou tout au- yield, we note that the memories with direct access or any other
tre dispositif de mémoire, dans lesquelles on peut faire une inscription et une lecture, sont utilisées à la fois au cours des opérations d'enregistrement et de reproduction, et que les données inscrites en elles à une vitesse rapide sont memory and recording, are used both during the recording and reproduction operations, and that the data written in them at a fast speed are
lues à une vitesse plus lente lors de l'enregistrement, tan- read at a slower speed when recording, tan-
dis que les données sont inscrites en elles à une vitesse plus lente et en sont extraites par lecture à une vitesse say that the data is written in them at a slower speed and is extracted by reading at a speed
plus rapide lors de la reproduction. faster during reproduction.
En ce qui concerne l'opération d'enregistrement et en se référant à la figure 4a en liaison avec la figure 1, et en se rappelant que les données d'entrée dans la ligne 48 sont envoyées par l'intermédiaire des circuits 50 et 52 à chacune des quatre mémoires RAM 1 à RAM 4, les données sont inscrites de façon sélective dans les mémoires et sont lues hors de ces dernières selon une base ligne après ligne de télévision, chaque mémoire étant capable de mémoriser les With regard to the recording operation and with reference to Fig. 4a in connection with Fig. 1, and remembering that the input data in line 48 is sent via circuits 50 and 52 at each of the four memories RAM 1 to RAM 4, the data are selectively written in the memories and are read out of the memories on a line-by-line basis, each memory being able to memorize the
données pendant une ligne de télévision traitée.Par consé- data during a television line being processed.
quent le signal de télévision présent dans la ligne 48 peut être considéré comme étant constitué de groupes successifs de quatre lignes de données, qui sont inscrites de façon the television signal present in line 48 can be considered as consisting of successive groups of four lines of data, which are written in such a way that
sélective dans les mémoires selon une base ligne après ligne. selective in the memories according to a line by line basis.
En ce qui concerne l'ordre d'inscription des lignes de don- With regard to the order of inscription of the lines of
nées et en se référant à la figure 4a, la première ligne est inscrite dans la mémoire RAM 1 et cette opération est suivie par l'inscription des données de la ligne 2 dans la mémoire RAM 2, des données de la ligne 3 dans la mémoire RAM 3 et enfin des données de la ligne 4 dans la mémoire 4a, the first line is written in the RAM 1 and this operation is followed by the entry of the data of the line 2 in the RAM 2, data of the line 3 in the memory RAM 3 and finally data from line 4 in the memory
RAM 4. Il apparaît que les mémoires RAM 1 et 3 sont raccor- RAM 4. It appears that RAM memories 1 and 3 are connected to
dées ensemble de façon opérationnelle tout comme les mémoi- together, as well as the memo-
res RAM 2 et 4 sont raccordées entre elles de façon opéra- RAM 2 and 4 are connected to each other
tionnelle et que les données sont inscrites dans les mémoi- and the data are recorded in the memo-
res RAM à une vitesse en temps réel. Comme cela est égale- RAM res at a real time speed. As is also
ment représenté sur la figure 4a, les données des lignes 1 et 2 sont lues simultanément hors des mémoires RAM 1 et 2 à une vitesse plus lente ou dilatée dans le temps, comme cela est illustré par les traits plus longs représentés sur le As shown in FIG. 4a, the data of lines 1 and 2 are simultaneously read out of the RAMs 1 and 2 at a slower or expanded speed, as illustrated by the longer lines shown on FIG.
chronogramme de la figure 4a, la lecture de l'information pro- the timing diagram of Figure 4a, reading the information
venant des mémoires RAM 1 et 2 apparaissant pendant l'inscriD- coming from RAMs 1 and 2 appearing during the enrollment
tion des lignes 3 et 4 dans les mémoires RAM 3 et 4. De façon similaire la lecture des données de la ligne 3 et de la ligne 4 hors des mémoires RAM 3 et RAM 4 intervient pen- lines 3 and 4 in the RAM memories 3 and 4. Similarly, the reading of the data of the line 3 and the line 4 out of the RAM 3 and RAM 4 memories intervenes
dant que les données de la ligne i et de la ligne 2 interve- as the data from line i and line 2 intervene
nant ultérieurement sont inscrites dans la mémoire RAM 1 et later are entered in RAM 1 and
dans la mémoire RAM 2. Par conséquent on notera que l'inscrip- in RAM 2. Therefore, it should be noted that the
tion dans les mémoires pendant l'opération d'enregistrement s'effectue à une vitesse en temps réel et que la lecture des données hors de la mémoire s'effectue à une vitesse plus lente, dilatée dans le temps et qu'aucune des mémoires RAM in the memories during the recording operation is carried out at a real-time speed and that the reading of the data out of the memory takes place at a slower speed, dilated in time and that none of the RAM memories
ne peut subir des opérations de lecture et d'inscription si- can not be read and recorded if
multanées. En outre les données de la ligne 1 et de la ligne 2 sont envoyées aux canaux séparés et la lecture simultanée des données de la ligne 3 et de la ligne 4 hors des mémoires multanées. In addition the data of line 1 and line 2 are sent to the separate channels and the simultaneous reading of the data of line 3 and line 4 out of memories
RAM 3 et RAM 4 intervient également dans les canaux séparés. RAM 3 and RAM 4 also intervene in the separate channels.
L'inscription des données dans les mémoires est effectuée à une cadence d'horloge qui est tirée du signal vidéo lui-même The recording of the data in the memories is done at a clock rate which is taken from the video signal itself
et le signal d'horloge, qui est utilisé pour lire les don- and the clock signal, which is used to read the data.
nées hors des mémoires à une vitesse plus lente, est le si- born out of memory at a slower speed, is the
gnal de cadencement ou de rythme utilisé par le système situé à la suite des mémoires pour commander les opérations timing or timing chart used by the system following the memories to control the operations
de traitement des signaux et est produit par le circuit si- signal processing and is produced by the circuit
tué dans le codeur 82.killed in the encoder 82.
Au cours de la reproduction, on peut comprendre aisé- During reproduction, one can easily understand
ment le cadencement relatif des opérations de lecture et d'inscription dans les mémoires en se référant à la figure a en liaison avec le schémabloc de la figure 1, dans le- the relative timing of the read and write operations in the memories by referring to FIG. 1 in connection with the schemablock of FIG.
quel les données de la ligne 1 et de la ligne 2 sont inscri- which the data of line 1 and line 2 are entered
tes simultanément dans les mémoires RAM 1 et RAM 2 à une vitesse plus lente, dilatée dans le temps, cette inscription étant suivie par l'inscription simultanée des données de la ligne 3 et de la ligne 4 dans les mémoires RAM 3 et RAM 4 à Simultaneously in RAM 1 and RAM 2 at a slower speed, dilated in time, this inscription being followed by the simultaneous recording of the data of line 3 and line 4 in the memories RAM 3 and RAM 4 to
la même vitesse plus lente. Pendant que l'opération d'ins- the same speed slower. While the operation of
cription s'effectue dans les mémoires RAM 3 et RAM.4, les cription takes place in the RAM 3 and RAM 4 memories.
données de la ligne 1 et de la ligne 2 sont lues séquentiel- line 1 and line 2 are read sequentially.
lement à la vitesse en temps réel plus rapide, hors des mé- faster than real-time
moires respectives RAM 1 et RAM 2 et la lecture des données de la ligne 3 et de la ligne 4 intervient séquentiellement hors des mémoires RAM 3 et RAM 4 à la vitesse en temps réel plus rapide pendant l'inscription simultanée des données de respective memories RAM 1 and RAM 2 and the reading of the data of the line 3 and the line 4 intervenes sequentially out of the RAM 3 and RAM 4 memories at the speed in real time faster during the simultaneous registration of the data of
la ligne 1 et de la ligne 2 dans les-mémoires RAM 1 et RAM 2. line 1 and line 2 in the memories RAM 1 and RAM 2.
Par conséquent la sortie des mémoires RAM fournit la séquen- ce correcte des lignes de données à la vitesse en temps réel plus rapide, même si les données sont inscrites dans les mémoires à la vitesse plus lente, dilatée dans le temps et Therefore, the output of the RAMs provides the correct sequence of the data lines at the faster real-time speed, even if the data is written into the memories at the slower, expanded time rate and
si la lecture et l'inscription ne sont effectuées simultané- if the reading and the inscription are done simultaneously
ment dans aucune des mémoires. Le signal d'horloge, qui commande l'inscription des données dans les mémoires, est produit par le circuit décodeur et est tiré des données elles-mêmes. Le signal d'horloge permettant la lecture des données hors des mémoires est synchronisé sur la référence de la station et désigné sous le terme de signal d'horloge in none of the memoirs. The clock signal, which controls the recording of the data in the memories, is produced by the decoder circuit and is derived from the data itself. The clock signal allowing the reading of the data out of the memories is synchronized on the reference of the station and designated under the term of clock signal
de référence qui, naturellement, est en temps réel. reference that, of course, is in real time.
Après avoir fourni la description permettant la com- After having provided the description allowing the com-
préhension générale du cadencement pour les opérations d'ins- general control of timing for the operations of
cription et de lecture dans les mémoires à accès direct au cours de l'enregistrement et de la reproduction, on va maintenant décrire les données réelles, qui sont enregistrées sur la bande magnétique et sont reproduites à partir de description and playback in direct access memories during recording and reproduction, we will now describe the actual data, which are recorded on the magnetic tape and are reproduced from
cette dernière, avant de fournir la description détaillée the latter, before providing the detailed description
des chronogrammes des figures 4b et 5b. A ce sujet on se référera à la figure 6 qui représente les données du signal de télévision traité, qui seront enregistrées pour chaque chronograms of Figures 4b and 5b. In this regard, reference is made to FIG. 6 which represents the data of the processed television signal, which will be recorded for each
ligne horizontale de l'image de télévision et qui sont repré- horizontal line of the television image and which are
sentéespour un système NTSC, à l'opposé d'un système PAL ou SECAM. Par conséquent, en se référant à la figure 6(i), on for an NTSC system, as opposed to a PAL or SECAM system. Therefore, with reference to Figure 6 (i),
y voit représentée une ligne horizontale complète qui com- there is a complete horizontal line
porte 227,5 cycles de la sous-porteuse couleurs (SC), dont gate 227.5 cycles of the color subcarrier (SC), of which
la première partie représentée sur la gauche représente l'in- the first part shown on the left represents the
tervalle de suppression horizontale, suivi par la partie horizontal deletion, followed by the
vidéo active qui occupe environ 190 cycles de la sous-por- active video that occupies about 190 cycles of the sub-por-
teuse intervenant au cours de cette période de temps. Comme cela est parfaitement représenté, le signal de télévision intervening during this period of time. As is perfectly represented, the television signal
couleurs analogique composite comportel'impulsion de synchro- composite analog color with the sync pulse
nisation horizontale au début de chaque ligne de télévision, suivie par une salve de référence s'étendant sur environ neuf-à onze cycles du signal de fréquence de sous-porteuse, horizontally at the beginning of each television line, followed by a reference burst spanning approximately nine-eleven cycles of the subcarrier frequency signal,
avant qu'intervienne l'information vidéo active. Sur la figu- before the active video information comes in. In the figure
re 6(1) on a représenté les cycles de synchronisation hori- 6 (1) shows the horizontal synchronization cycles
zontale et de salve de référence au moyen d'une ligne formée de tirets dans l'intervalle de suppression horizontale, qui est représenté comme s'étendant sur un intervalle de temps zonal and burst reference by means of a dashed line in the horizontal blanking interval, which is represented as extending over a period of time
de 37 cycles de la sous-porteuse.37 cycles of the sub-carrier.
Comme cela a été mentionné précédemment, le signal de synchronisation horizontale et la salve de référence de sous-porteuse sont supprimés du signal de télévision couleurs composite par le circuit additionneur de synchronisation numérique 40, et l'appareil présentement décrit est apte à effectuer l'insertion de l'information.de synchronisation As mentioned previously, the horizontal synchronization signal and the subcarrier reference burst are removed from the composite color television signal by the digital synchronization adder circuit 40, and the apparatus described herein is capable of performing the inserting synchronization information
numérique pendant cet intervalle de temps. L'information re- during this time interval. The information
quise est inscrite dans l'intervalle de suppression horizon- which falls within the horizontal deletion interval
tale pendant une durée qui est nettement moins longue que la durée de l'intervalle de suppression horizontale complet, for a duration that is significantly shorter than the duration of the full horizontal blanking interval,
l'inscription des données retardée au début de chaque inter- delayed data entry at the beginning of each
valle de ligne horizontale pendant une durée égale à environ 25 cycles de la sous-porteuse devant être insérée dans les horizontal line for a period of about 25 cycles of the sub-carrier to be inserted into the
12 derniers cycles de sous-porteuse de l'intervalle de sup- Last 12 subcarrier cycles of the interval of sup-
pression horizontale. On notera que le retard est représenté horizontal pressure. It will be noted that the delay is represented
sur le dessin comme étant égal à 25 cycles de la sous-porteu- in the drawing as being equal to 25 cycles of the subcarrier
se couleurs. Cependant le signal, qui commande l'inscription des données dans la mémoire est en réalité retardé de 25,5 cycles et le signald'inscription est synchronisé de manière à effectuer une inscription pendant 12 cycles de la séquence de synchronisation, suivis par 190 cycles de l'information vidéo active pour chaque ligne, et ceci fournit au total 202 cycles constituant l'intervalle de ligne du signal de télévision traité, qui est toujours inscrit en mémoire. On ne tient pas compte des 25,8 cycles restants. On notera que colors. However, the signal which controls the recording of the data in the memory is actually delayed by 25.5 cycles and the registration signal is synchronized so as to register for 12 cycles of the synchronization sequence, followed by 190 cycles of the synchronization sequence. the active video information for each line, and this provides a total of 202 cycles constituting the line interval of the processed television signal, which is always stored in memory. The remaining 25.8 cycles are not taken into account. It will be noted that
la séquence de synchronisation numérique peut être détermi- the digital synchronization sequence can be determined
née comme étant légèrement supérieure ou inférieure à 12 cycles de la sous-porteuse et que, également, le nombre des cycles de sous-porteuse de l'intervalle du signal vidéo actif de chaque ligne de télévision peut être légèrement the subcarrier cycles of the active video signal interval of each television line may be slightly
supérieur à 190. Cependant le total de l'intervalle du si- greater than 190. However, the total of the interval
gnal vidéo actif, de la séquence de synchronisation et du retard doit être égal à 227,5 cycles pour chaque ligne horizontale de télévision. L'information de synchronisation insérée dans la ligne de télévision fournit nettement plus d'informations que ce qui était fourni par le signal de synchronisation horizontale et la salve de référence, comme cela ressortira à l'évidence. Par conséquent, comme cela est représenté sur la figure 6(1), l'inscription des données dans les mémoires à accès direct est retardée pendant un active video, synchronization sequence and delay must be equal to 227.5 cycles for each horizontal television line. The timing information inserted into the television line provides significantly more information than was provided by the horizontal sync signal and the reference burst, as will be evident. Therefore, as shown in Figure 6 (1), the data entry in the DAPs is delayed for a period of time.
intervalle de temps se situant au début de chaque ligne hori- time interval at the beginning of each horizontal line
zontale et correspondant à environ 25 cycles de la sous-por- zontal and corresponding to about 25 cycles of the subpor-
teuse, et au cours des 12 cycles terminaux de la période de sous-porteuse de l'intervalle de suppression horizontale, et la séquence de synchronisation horizontale est ajoutée during the 12 end cycles of the subcarrier period of the horizontal blanking interval, and the horizontal synchronization sequence is added.
au flux des données, cette dernière opération étant accom- the flow of data, the latter operation being
plie par le circuit additionneur de la séquence de synchroni- folded by the adder circuit of the synchronization sequence
sation numérique 40. La séquence de synchronisation numéri- 40. The digital synchronization sequence
que ainsi que l'intervalle des informations vidéo de la li- that as well as the range of video information from the
gne de télévision sont ensuite inscrits en mémoire en tant qu'informations de ligne de télévision traitées, l'intervalle des informations vidéo s'étendant pendant une durée égale à television are then stored in memory as processed television line information, the video information interval extending for a period of time equal to
cycles de la sous-porteuse.cycles of the subcarrier.
Etant donné que le signal de télévision couleurs analogique d'entrée était de préférence échantillonné à une cadence triple de la fréquence de la sous-porteuse, 570 échantillons numériques à huit bits sont présents pendant l'intervalle de temps du signal vidéo de chaque ligne de télévision. Ces données, en plus de la séquence des données de synchronisation, qui est ajoutée, apparaissent dans la ligne 48 en vue d'être inscrites dans l'une des mémoires RAM Since the input analog color television signal was preferably sampled at a rate of three times the subcarrier frequency, 570 eight-bit digital samples are present during the time interval of the video signal of each line of television. This data, in addition to the synchronization data sequence, which is added, appear in line 48 for inclusion in one of the RAM memories.
1 à RAM 4.1 to RAM 4.
On notera également que le retard de 25 cycles de la sous-porteuse concernant l'inscription de l'information du It should also be noted that the delay of 25 cycles of the subcarrier concerning the recording of the information of the
signal de télévision traité dans la mémoire fournit un inter- television signal processed in the memory provides an inter-
valle de temps pendant chaque intervalle de ligne, pendant lequel les données ne sont pas inscrites dans la mémoire, time range during each line interval, during which the data is not written into the memory,
ce qui signifie que cet intervalle de temps peut être ulté- which means that this time interval can be
rieurement utilisé pour effectuer une commutation des têtes de transducteurs et une correction de la base de temps. En d'autres termes, étant donné que le retard intervient avant used to switch the transducer heads and a time base correction. In other words, since the delay occurs before
* que l'inscription de l'information ait commencé pendant l'en-* that the registration of the information started during the
registrement et également pendant la reproduction, lorsque les données du signal de télévision traité sont à nouveau inscrites dans les mémoires, on aura nécessairement un retard proportionné qui sera utilisé avantageusement avant la lectu- re des données hors des mémoires, en vue de reconstituer la and during playback, when the data of the processed television signal is again written in the memories, there will necessarily be a proportionate delay which will be advantageously used before the reading of the data out of the memories, in order to reconstitute the
séquence ligne par ligne du signal de télévision. sequence line by line of the television signal.
L'information de synchronisation numérique qui est The digital synchronization information that is
introduite dans la dernière partie de l'intervalle de sup- introduced in the last part of the sup-
pression horizontale contient l'information de synchronisa- horizontal pressure contains the synchronization
tion, l'information de canevas et l'information d'identifica- information, pattern information and identifica-
tion de trame ainsi que l'information qui indique si la frame and the information that indicates whether the
ligne est une ligne paire ou impaire. line is an even or odd line.
Les systèmes de servocommande, qui commandent la rotation de la roue porte-têtes 108, qui porte les têtes des The servo control systems, which control the rotation of the head wheel 108, which carries the heads of the
transducteurs, ainsi que l!entraînement de la bande magnéti- transducers, as well as magnetic tape drive
que, sont d'une manière générale classiques et seront décrits ci-après en liaison avec le schéma-bloc de la figure 28. Au cours de l'enregistrement, les systèmes de servocommande de that are generally conventional and will be described hereinafter with reference to the block diagram of FIG. 28. During the recording, the servo control systems of FIG.
la roue porte-têtes et de l'entraînement de la bande utili- the head wheel and the tape drive used
sent un signal rapporté à l'intervalle de ligne horizontale et qui, dans l'appareil ici décrit, est un signal H/64 a signal related to the horizontal line interval and which, in the apparatus described here, is an H / 64 signal
obtenu à partir du signal d'entrée de télévision par le pro- obtained from the television input signal by the
cesseur d'entrée 32, et ce signal est utilisé pour commander la rotation de la roue porte-têtes 108, cependant que la rotation de cette roue portetêtes et l'entraînement du cabestan ou de la bande sont verrouillés réciproquement. Au cours de la reproduction, le signal d'identification est utilisé pour envoyer une information de synchronisation de ligne horizontale, et un signal associé de synchronisation verticale est utilisé pour fournir une information permettant input driver 32, and this signal is used to control the rotation of the head wheel 108, while the rotation of the carrier wheel and the drive of the capstan or the belt are interlocked. During reproduction, the identification signal is used to send horizontal line synchronization information, and an associated vertical synchronization signal is used to provide information enabling
de dériver un signal de synchronisation verticale et le cadra- to derive a vertical synchronization signal and the
ge couleurs. Dans l'appareil conçu pour le format de télévi- ge colors. In the device designed for the TV format
sion en couleurs NTSC, l'information ajoutée par le circuit additionneur de séquence 40 contient le numéro réel des intervalles de ligne pour chaque intervalle de ligne dans la séquence à quatre trames, c'est-à-dire que les intervalles In the NTSC color scheme, the information added by the sequence adder circuit 40 contains the actual number of line slots for each line interval in the four-frame sequence, i.e., the intervals.
de ligne sont numérotés de 1 à 1050. line are numbered from 1 to 1050.
Au cours de l'intervalle vertical suivant chaque quatrième trame de la séquence à quatre trames d'un signal de télévision en couleurs NTSC, le circuit 40 introduit une série de deux mots numériques uniques dans l'intervalle du During the vertical interval following each fourth frame of the four-field sequence of an NTSC color television signal, the circuit 40 introduces a series of two unique digital words in the range of
signal vidéo actif de l'intervalle de ligne 1050. C'est cet- active video signal of the 1050 line interval.
te série de mots qui est utilisée par les systèmes de servo- commande pour obtenir la synchronisation verticale en vue series of words that are used by servo systems to achieve vertical synchronization for
de réaliser un cadrage couleurs correct. to achieve a correct color framing.
En se référant à la figure 6(2), qui est une repré- Referring to Figure 6 (2), which is a representative
sentation à plus grande échelle de l'intervalle de suppres- on a larger scale of the interval of
sion horizontale, le retard d'inscription de 25 cycles de la sousporteuse est représenté à gauche et est suivi par horizontally, the 25-cycle registration delay of the subcarrier is shown on the left and is followed by
un intervalle de 12 cycles de la sous-porteuse, pendant le- an interval of 12 cycles of the subcarrier, during the
quel la séquence de synchronisation numérique est ajoutée. which digital synchronization sequence is added.
Il existe neuf cycles de la séquence d'horloge précédant un cycle d'identification No.-l ou cycle d'horloge "ID 1", qui est suivi par un cycle d'information de cadrage et, ensuite, There are nine cycles of the clock sequence preceding an identification cycle No. 1 or clock cycle "ID 1", which is followed by a frame information cycle and then
par un cycle d'identification No. 2 ou "ID 2". Les informa- by identification cycle No. 2 or "ID 2". The information
tions ID 1 et ID 2 fournissent plusieurs avantages au cours des opérations ultérieures de fonctionnement de l'appareil, ID 1 and ID 2 provide several advantages during subsequent operations of the device,
y compris l'avantage important de rendre l'appareil très lar- including the important advantage of making the device very
gement protégé contre des sauts de cycles, qui sont prédomi- protected against cycle jumps, which are predominant
nants dans les appareils- d'enregistrement à modulation de fréquence. Cet avantage est dû à la synchronisation de la in FM recording apparatus. This advantage is due to the synchronization of the
ligne horizontale sur la phase de la sous-porteuse, détermi- horizontal line on the sub-carrier phase, determine
née avant l'enregistrement et qui est contenue dans la sé- before the recording and which is contained in the se-
quence d'horloge à neuf cycles et dans les informations ID 1 et ID 2. Chacun des neuf cycles de la séquence d'horloge contient ce qui est représenté dans la partie gauche de la ligne représentée à plus grande échelle, figure 6(3), et comprend de façon spécifique les chiffres codés en binaire 0, 0 et 5. La représentation binaire d'un cycle de séquence d'horloge est également représentée dans la partie gauche de la figure 6(4) et comprend deux séries de huit bits de bas niveau pour les zéros ainsi que le chiffre 5 codé en binaire, contenant le bit 2 , le bit 22 de niveau haut et le bit 2' de niveau bas, ce qui représente le nombre binaire équivalent du chiffre en système décimal 5. Comme cela sera indiqué, un bit de parité est également ajouté aux données et, lorsque la séquence est mise en série, ce bit de parité a pour effet de faire apparaître la séquence sous la forme de 24 zéros successifs, suivie par la séquence "101". Ceci est utilisé dans le décodage lors de la reproduction, afin 9-cycle clock and ID 1 and ID 2 information. Each of the nine cycles of the clock sequence contains what is shown in the left-hand part of the line shown on a larger scale, Figure 6 (3) , and specifically includes the 0, 0 and 5 bit-coded digits. The binary representation of a clock sequence cycle is also shown in the left-hand portion of Fig. 6 (4) and comprises two sets of eight bits. low-level for zeros and the digit 5 encoded in binary, containing bit 2, high-level bit 22 and low-level bit 2 ', which represents the equivalent binary number of the digit in decimal system. this will be indicated, a parity bit is also added to the data and, when the sequence is put in series, this parity bit has the effect of causing the sequence to appear in the form of 24 consecutive zeros, followed by the sequence "101" . This is used in decoding during reproduction, so
d'identifier la synchronisation de mot, comme cela sera dé- to identify the word synchronization, as will be de-
crit ci-après. Le cycle qui est repéré par ID1 inclut trois échantillons d'un nombre particulier, comme par exemple la représentation numérique de deux dans le cas o la ligne du written below. The cycle that is identified by ID1 includes three samples of a particular number, such as the numerical representation of two in the case where the line of the
signal vidéo est une ligne de numéro impair, et la repré- video signal is an odd numbered line, and the
sentation numérique de vingt dans le cas o il s'agit d'une ligne paire. De façon analogue, le cycle repéré par ID 2 20 in the case of an even line. In a similar way, the cycle spotted by ID 2
peut contenir la représentation numérique de dix, par exem- may contain the numerical representation of ten, for example
ple, pour une ligne impaire et la représentation numérique de quarante pour une ligne paire. Par conséquent quatre chiffres séparés sont prévus dans les cycles ID 1 et ID 2, et ces chiffres identifient de façon effective si la ligne ple, for an odd line and the numerical representation of forty for an even line. Therefore, four separate digits are provided in the ID 1 and ID 2 cycles, and these numbers effectively identify whether the line
est une ligne paire ou impaire.is an even or odd line.
L'information de cadrage peut être prévue pendant le onzième cycle situé entre les informations ID 1 et ID 2, de telle manière que l'appareil peut instantanément avoir The registration information can be provided during the eleventh cycle located between the information ID 1 and ID 2, so that the device can instantly have
l'information indiquant la trame et l'image, dans lesquel- information indicating the frame and the image, in which
les la ligne est située. A ce sujet, le système NTSC con- the line is located. In this respect, the NTSC system
tient une séquence de quatre trames et l'information conte- holds a sequence of four frames and the information contained
nue dans la cellule de cadrage permet d'identifier s'il s'agit de la première ou de la seconde trame de la première ou de la-seconde image de l'ensemble de la séquence de nude in the framing cell identifies whether it is the first or the second frame of the first or second frame of the entire
quatre trames. En outre, étant donné qu'une séquence à qua- four frames. In addition, since a sequence of four
tre trames devrait nécessairement comprendre 1050 lignes frames should necessarily comprise 1050 lines
d'information de télévision, on peut prévoir la ligne parti- television information, it is possible to foresee the line
culière des quatre trames de lignes, c'est-à-dire que l'on peut prévoir le nombre 526 qui indiquerait que la première the four lines of lines, that is, the number 526 which would indicate that the first
ligne de la première trame de la seconde image est identi- line of the first frame of the second image is identi-
fiée. Lenombre de lignes ainsi que toute autre information est ajouté, comme cela est représenté dans la partie de droite de la figure 6(3) et comporte trois mots désignés par A, B et C. Le nombre 1050 nécessite 11 bits ou unités d'information binaire et, pour un système PAL possédant au total 2500 lignes dans une séquence de trame en couleurs, un total de 12 bits est nécessaire. Ces bits sont séparés de telle manière que les 6 premiers bits de poids les plus fied. The number of lines as well as any other information is added, as shown in the right-hand part of Figure 6 (3) and has three words designated A, B and C. The number 1050 requires 11 bits or units of information binary and, for a PAL system having a total of 2500 lines in a color frame sequence, a total of 12 bits is required. These bits are separated in such a way that the first 6 most significant bits
importants sont contenus dans le mot A et sont suivis par - are contained in the word A and are followed by -
les 6 bits de poids les plus faibles contenus dans le mot B. the 6 least significant bits contained in the word B.
Le mot C contient 3 bits de données, qui identifient une in- The word C contains 3 bits of data, which identify a
formation telle qu'un système NTSC, PAL et SECAM,qu'il s'a- such as an NTSC, PAL and SECAM system, which
gisse d'un système en couleurs ou monochrome, par exemple. Trois autres bits peuvent être utilisés pour identifier le nombre de trames dans l'ensemble de la séquence. Mais bien que le nombre exact de lignes fournisse également le a system in color or monochrome, for example. Three other bits can be used to identify the number of frames in the entire sequence. But although the exact number of lines also provides the
nombre de trames, un appareil moins sophistiqué ou un appa- number of frames, a less sophisticated device or an appa-
reil portable peut utiliser simplement le nombre de trames portable reel can simply use the number of frames
plutôt que le nombre réel de lignes. Le dernier bit de cha- rather than the actual number of lines. The last bit of
cun des mots A, B et C est à un niveau élevé, de sorte qu'un compteur de zéros consécutifs ne pourra pas détecter une synchronisation incorrecte de mots, comme cela sera décrit de façon détaillée ci-après. En prévoyant cette information, le cadrage couleurs exact et l'identification de lignes exacte sont disponibles suivant une base ligne par ligne, et cette information peut être avantageusement utilisée each of the words A, B and C is at a high level, so that a counter of consecutive zeros will not be able to detect an incorrect synchronization of words, as will be described in detail hereinafter. By providing this information, exact color registration and exact line identification are available on a line-by-line basis, and this information can be advantageously used
dans une opération d'édition. Par conséquent, pendant l'in- in an edit operation. Therefore, during the
tervalle de temps de 12 cycles de la sous-porteuse couleurs, une quantité nettement plus importante d'informations est time of 12 cycles of the subcarrier colors, a much larger amount of information is
prévue dans le signal de télévision enregistré, que la quan- provided in the recorded television signal, that the quantity
tité d'informations qui est présente dans l'ensemble de l'intervalle horizontal du signal de télévision couleurs information that is present throughout the horizontal interval of the color television signal
analogique.analog.
Comme cela a été précédemment mentionné, les données situées dans les mémoires en sont extraites par lecture pour être enregistrées dans les deux canaux constitués des lignes et 74, à une vitesse plus lente que la vitesse à laquelle les données sont inscrites dans les mémoires. Etant donné que la cadence d'échantillonnage du convertisseur analogique/ As previously mentioned, the data in the memories is read out to be recorded in the two channels consisting of the lines and 74, at a slower speed than the rate at which the data is written into the memories. Since the sampling rate of the analog converter /
numérique 36 est un multiple de la fréquence de sous-porteu- digital 36 is a multiple of the sub-carrier frequency
se, et est égal de préférence au triple de la fréquence de sous-porteuse (d'environ 10,7 MHz), les données présentes se, and is preferably triple the subcarrier frequency (about 10.7 MHz), the present data
dans les lignes 48 circulent à une cadence de 10,7 MHz. Ce- in lines 48 run at a rate of 10.7 MHz. This-
pendant, étant donné que les données sont converties de- during, since data is converted from
puis une forme de données en parallèle à 8 bits sous une then an 8-bit parallel data form under a
forte de données en parallèle à 24 bits, la cadence effecti- 24-bit data in parallel, the actual rate of
ve, à laquelle les données sont inscrites dans les mémoires au cours de l'enregistrement, s'effectuent à la fréquence de to which the data are recorded in the memories during the recording, are made at the frequency of
la sous-porteuse, qui possède une valeur d'environ 3,58 MHz. the subcarrier, which has a value of about 3.58 MHz.
La vitesse plus lente, à laquelle les données sont lues hors des mémoires dans les lignes 70 à 74, est d'environ 1,6 MHz. Cependant on va indiquer ci-après la fréquence pré- cise à laquelle cette opération est effectuée, en liaison avec la figure 6(1), qui montre l'intervalle du signal vidéo actif de la ligne horizontale ainsi que les 12 cycles de The slower speed at which data is read out of memory in lines 70 to 74 is about 1.6 MHz. However, the precise frequency with which this operation is carried out, in conjunction with FIG. 6 (1), which shows the active video signal interval of the horizontal line as well as the 12 cycles of the horizontal line, will be indicated below.
sous-porteuse de l'information de la séquence de synchroni- subcarrier of the information of the synchronization sequence
sation numérique. Les données associées à chaque cycle des digitalization. The data associated with each cycle of
12 cycles de la sous-porteuse de la séquence de synchronisa- 12 cycles of the subcarrier of the synchronization sequence
tion numérique et l'intervalle des données vidéo suivant number and the following video data interval
sont lues hors des mémoires sous la forme de 24 bits de don- are read out of the memories in the form of 24 bits of data.
nées en parallèle en utilisant 202 cycles de la cadence born in parallel using 202 cycles of cadence
d'horloge de 1,6 MHz, et de ce fait la seule ligne d'infor- 1.6 MHz clock, and thus the only line of information
mations de télévision traitée est lue horsdes mémoires et est enregistrée pendant un intervalle de temps correspondant à deux intervalles de ligne horizontale. Cette fréquence étant choisie, la fréquence à laquelle les données dans chaque canal doivent être enregistrées, est la suivante fréquence de ligne horizontale F = 2 x 202 cycles/ligne x The processed television stations are read out of memory and are recorded for a time interval corresponding to two horizontal line intervals. This frequency being chosen, the frequency at which the data in each channel must be recorded, is the following horizontal line frequency F = 2 x 202 cycles / line x
3 échantillons/cycle x 9 bits/échantillons. 3 samples / cycle x 9 bits / samples.
F = 7,86713185 kHz x 202 x 3 x 9 = 42,90733711 MHz. F = 7.86713185 kHz x 202 x 3 x 9 = 42.90733711 MHz.
Les 9 bits de chaque échantillon résultent de l'ad- The 9 bits of each sample result from the ad-
dition d'un bit de parité au- mot de donnée à 8 bits. Etant donné que le mot de donnée à 9 bits est présent sous une forme en parallèle, avant d'être mis sous forme séquentielle par les circuits de mise en série et de codage 82 et 84, la fréquence des données sera égale à environ 42, 90733711 MHz, Editing an 8 bit bit parity bit. Since the 9-bit data word is present in parallel form, before being sequentially processed by the serialization and coding circuits 82 and 84, the data frequency will be about 42, 90733711 MHz,
divisée par 9, c'est-à-dire sera d'environ 4,767481901 MHz. divided by 9, that is to say will be about 4.767481901 MHz.
Cependant les données enregistrées lues hors des mémoires However the recorded data read out of the memories
pendant la reproduction se présentent à une cadence corres- during breeding occur at a similar pace
pondant à 27 bits de données en parallèle (ce qui est obtenu par l'addition de 3 bits de parité au mot de 24 bits lu hors spanning 27 bits of data in parallel (which is obtained by adding 3 parity bits to the 24-bit word read out
des mémoires) et non à 9 bits, et par conséquent la fréquen- memories) and not at 9 bits, and therefore the frequency
ce, à laquelle les données sont lues hors des mémoires, sera égale à 4, 7674481901 MHz divisé par 3, ce qui fournit 1,589160634 MHz, valeur à laquelle on se référera ci-après en indiquant 1,6 MHz. Les calculs précédents des fréquences sont valables pour un système NTSC et non pour un système PAL ou SECAM, qui impliquerait nécessairement l'emploi de fréquences différentes, qui peuvent être calculées de this, at which the data are read out of the memories, will be equal to 4, 7674481901 MHz divided by 3, which provides 1.589160634 MHz, value which will be referred to below indicating 1.6 MHz. The previous calculations of frequencies are valid for an NTSC system and not for a PAL or SECAM system, which would necessarily involve the use of different frequencies, which can be calculated from
façon similaire, mais qui ne sont pas indiquées ici. Il ap- similar way, but not shown here. He ap-
paraitra à l'évidence que si les données sont lues hors des mémoires pour l'enregistrement en utilisant la cadence will be obvious that if the data is read out of the memories for recording using the cadence
d'horloge de 1,6 MHz, la même fréquence d'horloge sera uti- 1.6 MHz clock, the same clock frequency will be used
lisée au cours de la reproduction pour inscrire les données dans les mémoires et on utilisera, de façon analogue, la fréquence de sousporteuse de 3,58 MHz pour lire les données during playback to write the data into the memories and the 3.58 MHz subcarrier frequency will be used analogously to read the data
hors des mémoires en vue de les envoyer au commutateur 152. out of memory for sending to switch 152.
Compte tenu de la description donnée ci-dessus des Given the description given above of the
fréquences d'horloge qui sont utilisées au cours de l'ins- clock frequencies that are used in the course of the
cription et de la lecture de données dans et hors des mé- writing and reading data in and out of
moires, ainsi que de la séquence de fonctionnement pour moire, as well as the sequence of operation for
l'inscription et la lecture des données dans et hors des mé- the recording and reading of data in and out of
moires pendant les opérations d'enregistrement et de repro- during the registration and repro-
duction de l'appareil conforme à l'invention en référence duction of the apparatus according to the invention with reference
aux figures 4a et 5a, et compte tenu de l'information numé- in Figures 4a and 5a, and taking into account the numerical information
rique et de la relation de cadencement de l'information numérique en rapport avec le signal de télévision traité décrit en référence à la figure 6, on va décrire ci-après de and the timing relation of the digital information in relation to the processed television signal described with reference to FIG. 6, a description will be made hereinafter of
façon plus détaillée le fonctionnement spécifique des mémoi- in more detail the specific operation of the memo-
res à accès sélectif ou direct, en liaison avec les figures selective access or direct access, in conjunction with the figures
4b et 5b.4b and 5b.
En considérant tout d'abord le processus d'enregis- Considering first the process of recording
trement et en se référant à la figure 4b(3), on voit repré- and with reference to Figure 4b (3), we see
sentée sur cette dernière une série de quatre lignes succes- on the latter a series of four succes-
sives de télévision pour lesquelles l'intervalle de suppres- television stations for which the interval of
sion horizontale est représenté comme ayant un niveau bas et l'intervalle d'information vidéo active est représenté horizontal region is represented as having a low level and the active video information interval is shown
comme ayant un niveau haut. Les lignes 4b(1) et 4b(2) repré- as having a high level. Lines 4b (1) and 4b (2) represent
sentent respectivement la fréquence de synchronisation hori- respectively, the horizontal synchronization frequency
zontale divisée par 4 et par 2, (P/4 et H/2). Comme cela a zontal divided by 4 and 2, (P / 4 and H / 2). As this has
été précédemment mentionné en rapport avec la description de previously mentioned in connection with the description of
la figure 6, la partie initiale de l'intervalle de suppres- Figure 6, the initial part of the interval of
sion horizontale est effectivement négligée par suite du retard de l'inscription de l'information numérique dans les mémoires, ce retard étant égal à environ 25 cycles de la sous-porteuse. La figure 4b(4) représente les impulsions de This horizontal delay is effectively neglected due to the delay of the digital information being stored in the memories, this delay being equal to about 25 cycles of the sub-carrier. Figure 4b (4) shows the pulses of
remise à l'état initial, qui apparaissent en vue de provo- reset, which appear in order to provoke
quer la remise à l'état initial d'un compteur qui commande l'inscription des données dans les mémoires. Les figures 4b(5), 4b(10), 4b(7) et 4b(12) représentent respectivement to reset a counter which controls the entry of data in the memories. Figures 4b (5), 4b (10), 4b (7) and 4b (12) respectively represent
le cadencement de l'inscription des données dans les mémoi- the timing of the recording of data in the memo-
res RAM 1-4 pendant la séquence temporelle qui a été décrite en rapport avec la figure 4a. Par conséquent les signaux de commande de validation d'inscription envoyés aux mémoires respectives autorisent l'inscription lorsqu'ils sont au niveau bas et la lecture lorsqu'ils sont au niveau haut. De RAM 1-4 during the time sequence which has been described with reference to FIG. 4a. Therefore, the registration enable control signals sent to the respective memories allow registration when they are low and reading when they are high. Of
façon similaire, les lignes de sélection de mémoire contrô- similar way, the memory selection lines control-
lent si les sorties des quatre mémoires RAM 1-RAM 4 doivent être envoyées aux lignes de sortie, en tenant compte du fait que les mémoires sont raccordées par couples. Effectivement les données provenant d'une mémoire sont transmises à la ligne de sortie lorsque la ligne de sélection de mémoire, qui lui correspond, est au niveau haut. Les figures 4b(6), slow if the outputs of the four RAM memories 1-RAM 4 are to be sent to the output lines, taking into account that the memories are connected in pairs. Indeed the data from a memory is transmitted to the output line when the memory selection line, which corresponds to it, is high. Figures 4b (6),
4b(11), 4b(8) et 4b(13) représentent respectivement le caden- 4b (11), 4b (8) and 4b (13) respectively represent the cadence
cement pour les lignes de sélection des mémoires RAM 1-RAM 4. for the selection lines of RAM memories 1-RAM 4.
Pour la lecture des données à partir des mémoires, la figure 4b(9) représente les impulsions de remise à l'état initial apparaissant toutes les deux lignes avec l'impulsion de remise à l'état initial de gauche, qui remet à l'état initial les mémoires RAM 3Vet RAM 4, et l'impulsion de For reading data from the memories, Fig. 4b (9) shows the reset pulses appearing every two lines with the left reset pulse, which returns to the reset state. initial state RAM 3Vet RAM 4, and the pulse of
remise à l'état initial apparaissant ultérieurement et re- resetting and appearing at a later date and
mettant à l'état initial les mémoires RAM 1 et RAM 2, de telle manière que les données pour chaque ligne peuvent être lues à la cadence d'horloge de 1,6 MHz. A ce sujet il faut rappeler que la lecture des mémoires RAM 1 et RAM 2 s'effectue simultanément dans deux canaux séparés, comme resetting the RAM 1 and RAM 2 memories, so that the data for each line can be read at the 1.6 MHz clock rate. In this regard, it should be remembered that the RAM 1 and RAM 2 are read simultaneously in two separate channels, such as
c'est le cas pour les mémoires RAM 3 et RAM 4. Les impul- this is the case for the RAM 3 and RAM 4 memories.
sions de remise à l'état initial pour la lecture des mémoi- reset settings for reading mem-
res sont retardées de manière à apparaître pendant l'inter- are delayed so as to appear during the inter-
valle de suppression horizontale négligé, afin que l'on soit certain que toutes les données sont inscrites -dans les mémoires respectives pendant l'opération d'inscription. Les lignes formées de tirets représentées sur les figures 4b(6), horizontal deletion valley neglected, so that one is certain that all the data are written-in the respective memories during the operation of inscription. The dashed lines shown in Figs. 4b (6),
4b(8), 4b(11) et 4b(13) sont destinées à illustrer la séquen- 4b (8), 4b (11) and 4b (13) are intended to illustrate the sequence
ce de cadencement pendant le fonctionnement de l'appareil dans le mode EE, qui est un mode d'essai, au cours duquel les données sont transmises par l'intermédiaire des mémoi- res depuis l'entrée 30 à la sortie 188, sans enregistrement, During the operation of the apparatus in the EE mode, which is a test mode, the data is transmitted via the memories from the input 30 to the output 188 without recording. ,
ni reproduction des données. Le signal de télévision d'en- nor reproduction of the data. The television signal from
trée est transmis par l'intermédiaire d'une mémoire directe- is transmitted through a direct memory-
ment à la sortie en utilisant une cadence d'horloge en temps réel à 3,58 MHz et l'intervalle de temps requis pour lire les données hors des mémoires correspond à l'intervalle de at the output using a 3.58 MHz real-time clock rate and the time interval required to read the data out of the memories corresponds to the
temps requis pour l'inscription des données dans ces mémoi- the time required for the recording of data in these memo-
res. En ce qui concerne le fonctionnement des mémoires à res. With regard to the operation of
accès sélectif ou direct RAM 1 à RAM 4 au cours des opéra- selective or direct access RAM 1 to RAM 4 during operations
tions de reproduction, comme cela a été largement décrit en rapport avec la figure 5a, le fonctionnement plus détaillé reproduction, as has been widely described in connection with Figure 5a, the more detailed
est représenté sur les chronogrammes de la figure 5b, qui in- is shown in the timing diagrams of Figure 5b, which shows
cluent l'équivalent de quatre lignes d'informations vidéo successives sur la figure 5b(3), un signal de fréquence H/4 sur la ligne 5b(i) ainsi qu'une impulsion de remise à l'état initial de tachymètre sur la ligne 5b(2), qui apparaît à chaque rotation de la roue porte-tête 108 portant les huit the equivalent of four lines of successive video information in FIG. 5b (3), an H / 4 frequency signal on line 5b (i), and a tachometer reset pulse on FIG. line 5b (2), which appears at each rotation of the head wheel 108 carrying the eight
têtes du transducteur. Etant donné que chaque tête de trans- transducer heads. Since each head of trans-
ducteur inscrit un ensemble de huit lignes de l'information du signal de télévision traité à chaque passage sur la bande vidéo et qu'il existe huit têtes sur la roue porte-têtes, comme cela est représenté sur la figure 2, l'impulsion de remise à l'état initial du tachymètre apparaît toutes les the conductor inscribes a set of eight lines of the processed television signal information at each passage on the video tape and that there are eight heads on the head wheel, as shown in FIG. resetting of the tachometer appears every
64 lignes. Une impulsion de remise à l'état initial de lec- 64 lines. A reset pulse of read
ture intervient au cours de la dernière partie de l'inter- during the last part of the inter-
valle de ligne horizontale, comme cela est visible lorsque horizontal line, as is visible when
l'on compare les lignes des figures 5b(4) et 5b(3), l'impul- the lines of Figures 5b (4) and 5b (3), the impulse
sion de remise à l'état initial de lecture étant cadencée de resetting of the reading state being
manière à être en correspondance avec le retard qui inter- to be in correspondence with the delay
vient lors de l'inscription de l'information hors des mémoi- comes when the information is written out of the memory.
res au cours des opérations d'enregistrement; cette impul- during the registration process; this impulse
sion de remise à l'état initial apparaît de manière à ne lire que les informations ID 1, ID 2 et l'information de resetting is displayed so that only ID 1, ID 2 information, and
cadrage qui est présente dans la séquence de synchronisa- framing that is present in the synchronization sequence
tion numérique qui a été ajoutée au cours de la dernière par- numbering that was added during the last part of
tie de l'intervalle de ligne horizontale et de l'intervalle suivant des données vidéo. Comme cela a été décrit en rapport avec le schéma-bloc de la figure 1, les signaux de sortie des mémoires RAM 1 et RAM 3 apparaissent dans la ligne-150, of the horizontal line interval and the next interval of video data. As has been described in connection with the block diagram of FIG. 1, the output signals of the RAM 1 and RAM 3 memories appear in the line 150,
tandis que les signaux de sortie des mémoires PAM2-'etRAIM3appa- while the output signals of memories PAM2-'andRAIM3appa-
raissentdans la ligne 154, ces deux lignes étant raccordées au commutateur 2-en-1 152 qui commute alternativement les données depuis lesdites deux lignes dans la ligne 156 qui est raccordée au compensateur de défauts 160 ou 162, en in line 154, these two lines being connected to the 2-in-1 switch 152 which alternately switches data from said two lines in the line 156 which is connected to the fault compensator 160 or 162,
fonction du compensateur qui est utilisé. Le signal fournis- compensator function that is used. The signal provided
sant la commutation du commutateur 2-en-1 152 provient du the switching of the 2-in-1 switch 152 comes from the
générateur de signal d'horloge/commutateur 196 et le chrono- clock / switch generator 196 and the chrono-
gramme pour la commande du commutateur 2-en-1 est représenté sur la figure 5b(5), ledit commutateur commutant au début de l'impulsion de remise à l'état initial de lecture de manière gram for controlling the 2-in-1 switch is shown in Fig. 5b (5), said switch commuting at the beginning of the read reset pulse so
à recevoir une ligne complète des données du signal de télé- receive a complete line of data from the tele-
vision traité à partir de la ligne 150 ou de la ligne 154, et commute en alternance entre les deux lignes. Les figures b(8), 5b(9), 5b(14) et 5b(15) représentent des impulsions qui sont utilisées par le circuit logique 200 de commande vision processed from line 150 or line 154, and switches alternately between the two lines. Figures b (8), 5b (9), 5b (14) and 5b (15) represent pulses that are used by the control logic circuit 200
des mémoires en vue de remettre à l'état initial des mémoi- memories for the purpose of resetting
res pour l'inscription des données dans ces dernières. Comme cela est représenté dans la partie médiane des figures 5b(14) et 5b(15), la première remise à l'état initial intervient au bout de neuf cycles de la cadence d'horloge de 1,6 MHz et la for the inclusion of data in the latter. As shown in the middle portion of Figures 5b (14) and 5b (15), the first reset occurs after nine cycles of the 1.6 MHz clock rate and the
seconde impulsion apparaît au bout de il cycles de la caden- second pulse appears at the end of it cycles of
ce d'horloge. Ces impulsions sont utilisées par le circuit logique de cadencement et de commande des mémoires contenues dans le circuit logique et de réaction d'asservissement 200 this clock. These pulses are used by the logic circuit for timing and control of the memories contained in the logic and feedback control circuit 200.
et par le générateur de signaux d'horloge/circuit de commuta- and by the clock signal generator / switching circuit
tion 196 afin d'empêcher l'interruption, dans les mémoires, to prevent interruption, in the Memorials,
des neuf cycles de la séquence d'horloge incluse dans l'in- of the nine cycles of the clock sequence included in the
formation de synchronisation numérique qui est introduite dans le signal de télévision traité au cours de l'opération d'enregistrement, comme cela a été décrit en référence à la figure 6(2). Les neuf cycles de la séquence d'horloge sont ajoutés à la séquence de synchronisation numérique de manière à autoriser la détection du signal de synchronisation formé du mot "101" et pour permettre la récupération de la cadence d'horloge mise en phase correcte, à partir des données au cours des opérations de reproduction, ce qui se produit dans les circuits décodeurs 138 et 140 situés en amont des en- trées des mémoires 60-66. Etant donné que ceci intervient en amont des mémoires, il est inutile d'inscrire la séquence des signaux d'horloge dans la mémoire au cours des opérations digital synchronization formation which is introduced into the processed television signal during the recording operation, as has been described with reference to Fig. 6 (2). The nine cycles of the clock sequence are added to the digital synchronization sequence so as to allow the detection of the synchronization signal formed by the word "101" and to allow the recovery of the clocked clock rate to from the data during the reproduction operations, which occurs in the decoder circuits 138 and 140 located upstream of the inputs of the memories 60-66. Since this occurs upstream of the memories, it is unnecessary to write the sequence of clock signals in the memory during operations.
de reproduction et par conséquent ceci n'est pas effectué. reproduction and therefore this is not done.
Cependant le cadencement des impulsions d'inscription de However the timing of the inscription impulses of
commande dans les mémoires déclenche effectivement l'inscrip- command in the memories effectively triggers the
tion de la donnée ID 1, des données d'information de cadrage et de la donnée ID 2 dans la. mémoire. en des emplacements prédéterminés d'adresses de la mémoire. Ensuite, moyennant ID 1 data, framing information data and data ID 2 in the. memory. at predetermined locations of memory addresses. Then, by means of
l'utilisation des impulsions de remise à l'état initial qui. the use of reset pulses which.
synchronisées par rapport à une référence de station, il synchronized against a station reference it
se produit une lecture des mémoires au niveau des emplace- a reading of the memories occurs at the level of
ments d'adresses prédéterminés et les données récupérées predetermined addresses and the data retrieved
sont cadencées de façon correcte dans le temps. are clocked correctly in time.
Les figures 5b(6), 5b(12), 5b(10) et 5b(16) sont les organigrammes concernant la sélection des mémoires RAM 1 à 4 respectivement, alors que les figures 5b(7), 5b(13), b(11) et 5b(17) représentent les signaux de validation FIGS. 5b (6), 5b (12), 5b (10) and 5b (16) are the flow charts relating to the selection of RAM memories 1 to 4 respectively, whereas FIGS. 5b (7), 5b (13), b (11) and 5b (17) represent the validation signals
d'instructions qui permettent la mise en oeuvre des opéra- instructions which allow the implementation of the opera-
tions de lecture et d'inscription en ce qui concerne les mé- reading and registration in relation to the
moires RAM 1 à 4 respectivement. Les durées des opérations de lecture et d'inscription représentées sur la figure 5b sont analogues, mais inversées dans le temps par rapport aux organigrammes correspondants décrits précédemment en rapport RAMs 1 to 4 respectively. The durations of the reading and writing operations shown in FIG. 5b are analogous, but reversed in time with respect to the corresponding flowcharts described previously in relation to
avec la figure 4b, étant entendu que lors de la reproduc- with Figure 4b, it being understood that when reproducing
tion, l'inscription des données intervient à une cadence tion, data entry occurs at a rate
plus lente de 1,6 MHz, tandis que la lecture desdites don- slower than 1.6 MHz, while the reading of
nées intervient à la cadence plus rapide de 3,58 MHz, con- at a faster rate of 3.58 MHz,
traitement au cas de l'enregistrement lors duquel l'inscrip- treatment in the case of registration where the registration
tion était effectuée à la cadence de 3,58 MHz et la lecture was performed at the rate of 3.58 MHz and the reading
à la cadence de 1,6 MHz.at the rate of 1.6 MHz.
Conformément à une caractéristique importante de In accordance with an important characteristic of
l'appareil conforme à l'invention et en se référant briève- the apparatus according to the invention and by referring briefly to
ment au schéma-bloc de la figure 1, on voit que l'échan- the block diagram of Figure 1, we see that the exchange
tillonnage du signal de télévision couleurs analogique par le convertisseur analogique/numérique 36 est effectué à une cadence de trois échantillons par cycle de sous-porteuse, ce qui représente pour le système NTSC une cadence d'environ 10,7 MHz et est commandé par un signal d'horloge reçu par l'intermédiaire de la ligne 46. En se référant à la figure 22, qui représente un cycle unique de la sous-porteuse, le signal de télévision est échantillonné en des positions de phase par rapport au point de passage par zéro de la phase au point de phase 1200 et au pointde phase 240 de la durée de la salve de référence; et le cadencement de l'échantillonnage est commandé de manière à obtenir des échantillons sur l'ensemble du signal de télévision à partir de positions qui sont définies de façon précise par rapport à la phase de la salve de référence contenue dans le signal qui doit être enregistrée. Ainsi, l'enregistrement et la The analog-to-digital converter 36 of the analog color television signal is taken at a rate of three samples per subcarrier cycle, which represents a rate of about 10.7 MHz for the NTSC system and is controlled by a controller. clock signal received via line 46. Referring to Fig. 22, which shows a single cycle of the subcarrier, the television signal is sampled at phase positions with respect to the waypoint. by zero of phase at phase point 1200 and at point of phase 240 of the duration of the reference burst; and the timing of the sampling is controlled to obtain samples over the entire television signal from positions which are precisely defined with respect to the phase of the reference burst contained in the signal to be recorded. Thus, registration and
reproduction ultérieurs peuvent être effectués.-de telle ma- subsequent reproduction may be carried out.-of such
nière qu'aucun déphasage de la sous-porteuse ne compliquera that no phase shift in the subcarrier will complicate
le fonctionnement de l'appareil en vue d'obtenir une récupé- operation of the apparatus for the purpose of obtaining
ration fiable de l'information du signal de télévision en couleurs. A ce sujet et comme mentionné précédemment, la phase de la sous-porteuse couleurs n'est pas synchronisée par rapport à l'impulsion de synchronisation horizontale dans un signal vidéo composite NTSC. Le circuit générateur reliable delivery of the information of the color television signal. In this respect and as mentioned above, the phase of the color subcarrier is not synchronized with respect to the horizontal sync pulse in an NTSC composite video signal. The generator circuit
de signaux d'horloge et de mémorisation de salves de référen- clock signals and reference bursts.
ce 42 coagit avec le convertisseur analogue/numérique 36 de this 42 coacts with the analog / digital converter 36 of
manière à fournir un échantillonnage précis qui est en syn- to provide accurate sampling that is in sync with
chronisme par rapport à la sous-porteuse de telle manière que des échantillons sont prélevés précisément au point de passage par zéro de la phase et aux points de phase à 1200 et à 240 par rapport à-la salve de référence. Le signal d'horloge, qui commande l'instant de l'échantillonnage du signal de télévision couleurs analogique, est réglé du point de vue de la phase de manière que l'échantillonnage chronism with respect to the subcarrier such that samples are taken precisely at the zero crossing point of the phase and at the phase points at 1200 and 240 relative to the reference burst. The clock signal, which controls the instant of sampling of the analog color television signal, is phase-adjusted so that the sampling
intervienne toujours auxdits points de phase mentionnés. always intervene at said mentioned phase points.
Comme cela sera décrit ci-après, dans le cas c il apparaît une "variation parasite brusque", lors de laquelle la ligne As will be described below, in case c there appears a "sudden parasitic variation", in which the line
d'entrée 30 est commutée d'une source de signaux de télévi- input 30 is switched from a television signal source.
sion couleurs sur une autre source non synchronisée qui color source on another unsynchronized source that
délivre un signal possédant une phase radicalement différen- delivers a signal with a radically different phase
te de la sous-porteuse, le circuit 42 peut très rapidement recaler en phase d'échantillonnage de telle manière que les échantillons soient pris de façon précise aux points de phase 00, 1200 et 2400, comme cela est souhaité. Afin de réaliser le réglage de phase du cadencement de l'échantillonnage de manière à maintenir le cadencement In the case of the subcarrier, the circuit 42 can very quickly re-set in the sampling phase so that the samples are accurately taken at the phase points 00, 1200 and 2400, as desired. In order to achieve the phase adjustment of the sampling timing so as to maintain the timing
désiré de l'échantillonnage par rapport à la salve de réfé- desired sampling in relation to the reference salvo.
rence, on se référera au schéma-bloc représenté sur la figu- Reference is made to the block diagram shown in the figure
re 11, qui représente très largement le fonctionnement du générateur de signaux d'horloge/circuit de mémorisation de salves de référence 42, en liaison avec le convertisseur re 11, which very largely represents the operation of the clock signal generator / reference burst storage circuit 42, in connection with the converter
analogique/numérique 36. Une fois que le convertisseur ana- analog / digital 36. Once the analogue converter
logique/numérique 36 a échantilloné l'information du signal de télévision et que les échantillons obtenus ont été codés en mots numériques à 8 bits, les échantillons numériques sont envoyés à la ligne 220 qui est raccordée à une porte 222 de commande des données de salves de référence, qui est commandée par une ligne 224 de commande de porte de telle logic / digital 36 sampled the television signal information and that the samples obtained were coded in 8-bit digital words, the digital samples are sent to the line 220 which is connected to a burst data control gate 222 reference, which is controlled by a gate control line 224 of such
manière que les échantillons des cycles de la salve de réfé- that the samples of the cycles of the reference salvo
rence sont transmis à la ligne 226 en vue de leur applica- are transmitted on line 226 for the purpose of applying them
tion soit à une première mémoire de salves de référence 228, soit à une seconde mémoire de salves de référence 230. La première mémoire de salves de référence 228 peut recevoir et mémoriser les échantillons représentatifs de cinq cycles either to a first reference burst memory 228, or to a second reference burst memory 230. The first reference burst memory 228 can receive and store representative samples of five cycles
de la salve de référence et utilise ces données pour pro- of the reference burst and uses this data for
duite un signal d'horloge à 3,58 MHz, qui est synchronisé en phase sur la salve de référence et qui, par conséquent, est a 3.58 MHz clock signal, which is synchronized in phase with the reference burst and which, therefore, is
également réglé en phase pour le traitement du signal d'en- also set in phase for the signal processing of
trée en vue de l'enregistrement. Les données de salve de référence sont introduites dans la première mémoire de salves de référence 228, moyennant l'utilisation d'un signal d'horloge de référence envoyé par l'intermédiaire de la ligne 44 à partir de la référence de la station ou analogues, et les seules exigences relatives à ce signal d'horloge sont qu'il doit s'agir d'un signal d'horloge stable du point de vue de la phase et essentiellement stable du point de vue de la fréquence par rapport à la sous-porteuse couleurs du signal de télévision d'entrée. Le signal de sortie de la mémoire de salves de référence 228 apparaît dans la ligne 234 qui est raccordée à un déphaseur 236 qui commande le for registration. The reference burst data is entered into the first reference burst memory 228, by use of a reference clock signal sent through line 44 from the station reference or the like. , and the only requirements with respect to this clock signal are that it must be a phase-stable clock signal that is essentially frequency-stable with respect to the clock. - Carrier colors of the input television signal. The output signal of the reference burst memory 228 appears in line 234 which is connected to a phase shifter 236 which controls the
déphasage des signaux d'horloge produits qui, pour l'appa- phase shift of the clock signals produced which, for the
reil conforme à la présente invention, sont délivrés à des cadences de 3, 58 MHz et 10,7 MHz. Ces signaux d'horloge apparaissent dans les lignes 238 et 239 et sont utilisés according to the present invention, are delivered at rates of 3.58 MHz and 10.7 MHz. These clock signals appear in lines 238 and 239 and are used
pour commander l'échantillonnage du signal d'entrée et l'in- to control the sampling of the input signal and the
troduction cadencée des données résultantes dans les mémoi- timed production of the resulting data in the memo-
res à accès direct RAM 1 à RAM 4 au cours du processus d'en- direct access RAM 1 to RAM 4 during the process of
registrement.tration.
La seconde mémoire de salves de référence 230 peut The second burst memory reference 230 can
également recevoir et mémoriser les échantillons représen- receive and store the samples
tatifs de quelques cycles de la salve de référence du signal, moyennant l'utilisation du signal d'horloge dérivé présent dans la ligne 238, de manière à produire et mémoriser les échantillons de salves de référence. Le signal provenant de la seconde mémoire de salves de référence 230 est appliqué, This is done by using a derivative clock signal present in line 238 to generate and store reference bursts of samples. The signal from the second reference burst memory 230 is applied,
par l'intermédiaire d'une ligne 240, à un détecteur de pas- via line 240 to a pulse detector
sage par zéro et à un correcteur d'erreurs 242, qui examine les échantillons de la salve de référence et détermine si l'échantillon pour la phase zéro apparaît réellement au by Zero and to an error corrector 242, which examines the samples of the reference burst and determines whether the sample for the zero phase actually appears at
niveau du point de passage par zéro de la salve de référen- level of the zero point of the reference salvo.
* ce et si les autres échantillons prélevés au cours du cycle de la salve de référence sont, de façon analogue, prélevés correctement. S'il existe une erreur dans la position des points d'échantillonnage, il apparaît dans la ligne 244 un* This and if the other samples taken during the course of the reference burst are, similarly, taken correctly. If there is an error in the position of the sampling points, it appears in line 244 a
signal qui est envoyé au déphaseur 236 ainsi qu'à un détec- signal sent to the phase-shifter 236 as well as to a detector
teur de limite 246. Le détecteur de limite 246 détermine la valeur de l'erreur qui est présente aux points réels limit detector 246. The limit detector 246 determines the value of the error that is present at the real points
d'échantillonnage par rapport aux points désirés d'échan- sampling point in relation to the desired points of
tillonnage et, si l'erreur tombe hors d'une limite pré- and if the error falls outside a pre-
déterminée, envoie une commande dans la ligne 248 afin que determined, sends an order in line 248 so that
la première mémoire de salves de référence 228 se rafraî- the first reference salvo memory 228 gets refreshed
chisse elle-même, c'est-à-dire qu'elle mémorise un nouvel ensemble d'échantillons provenant de la salve de référence itself, that is, it stores a new set of samples from the reference burst
d'arrivée dans la ligne 226. Le nouvel ensemble d'échan- line 226. The new exchange set
tillons de cycles de la salve de référence est obtenu à par- cycles of the reference salvo is obtained from
tir du convertisseur analogique/numérique 36 par échantil- firing of the analog / digital converter 36 by sampling
lonnage de la salve de référence arrivante à des instants déterminés par le signal d'horloge de référence. Aux instants ne se situant pas dans la période de rafraîchissement de la première mémoire de salves de référence 238, le convertisseur analogique/numérique 36 est cadencé par le signal d'horloge dérivé de 10,7 MHz arrivant dans la ligne 239. La sortie du calibration of the incoming reference burst at times determined by the reference clock signal. At times not falling within the refresh period of the first reference burst memory 238, the analog-to-digital converter 36 is clocked by the 10.7 MHz derivative clock signal arriving in line 239. The output of FIG.
correcteur d'erreurs 242 délivre également un signal au dé- error corrector 242 also provides a signal to the
phaseur 236 en vue de remettre en phase les signaux d'horloge dans la ligne 234 de telle manière que les signaux d'horloge d'enregistrement obtenus, présents dans les lignes 238 et phaser 236 to re-phase the clock signals in line 234 such that the obtained recording clock signals present in lines 238 and
239, sont correctement mis en phase, et par conséquent corri- 239, are correctly phased, and therefore cor-
ge des dérives faibles ou mineures des points de phase weak or minor drift of phase points
d'échantillonnage, qui peuvent intervenir. sampling, which may be involved.
On notera que le circuit représenté sur le schéma- It will be noted that the circuit shown in the diagram
bloc de la figure 11 convient particulièrement pour être utilisé avec un signal d'information de télévision couleurs possédant des cycles de salve de référence, qui agissent à la manière d'une composante de synchronisation de la base de temps du signal d'information. Cependant le circuit de la figure 11 peut être utilisé pour fournir un signal d'horloge The block of FIG. 11 is particularly suitable for use with a color television information signal having reference burst cycles, which act in the manner of a timing component of the information signal timebase. However, the circuit of FIG. 11 can be used to provide a clock signal
réglable du point de vue de la phase, en vue de l'échantil- adjustable from the point of view of the phase, with a view to the
lonnage d'autres types de signaux d'information, pourvu que other types of information signals, provided that
ces derniers possèdent des intervalles d'apparition pério- these have periodic intervals of occurrence
dique d'une composante de synchronisation de la base de temps. On notera également que si le circuit de réglage de phase était utilisé dans un appareil dans lequel des dérives faibles ou mineures du point de vue de la phase ne sont pas a synchronization component of the time base. It will also be noted that if the phase control circuit was used in an apparatus in which weak or minor drifts from the point of view of the phase are not
particulièrement critiques, sa caractéristique de fonctionne- particularly critical, its characteristic of
ment, selon laquelle le décalage ou déphasage est effectué par le déphaseur 236, peut ne pas être requise et dans un tel cas, seul un rafraîchissement de la première mémoire de that the offset or phase shift is performed by the phase shifter 236, may not be required and in such a case, only a refresh of the first
salves de référence a besoin d'être effectué lorsque le dé- bursts of reference needs to be done when the
phasage ou l'erreur de phase dépasse une limite prédéterminée. phasing or the phase error exceeds a predetermined limit.
D'autre part si le circuit de réglage de phase est utilisé On the other hand if the phase control circuit is used
dans un appareil qui fait l'objet seulement rarement de va- in a device that is only seldom
riations rapides ou importantes de la phase, le déphaseur 236 peut être, si on le désire, utilisé pour effectuer les corrections des dérives ou déphasages lents ou mineurs, et le circuit ne contiendrait pas le détecteur de limite 246 The phase shifter 236 may be, if desired, used to effect correction of the drifts or phase shifts, slow or slow, and the circuit would not contain the limit detector 246.
pour le rafraîchissement de la mémoire de salves de référen- for refreshing the memory of reference bursts
ce 228.this 228.
Les signaux de correction d'erreurs dans la ligne 244 ont pour objet de, et sont transmis pour, commander le déphaseur 236 de manière à corriger des erreurs lentes et modérées de l'échantillonnage du signal par rapport aux points précis désirés d'échantillonnage, et le déphaseur 236 ne peut pas agir de manière à effectuer les corrections pour The error correction signals in line 244 are for, and are transmitted to, control the phase shifter 236 so as to correct slow and moderate errors in the sampling of the signal with respect to the desired precise sampling points, and the phase shifter 236 can not act in such a way as to make the corrections for
des erreurs rapides importantes qui sont en dehors de la limi- important fast errors that are outside the limi-
te prédéterminée qui est détectée par le détecteur de limite 246. Des variations importantes de la phase de la salve de référence dues par exemple à une variation parasite brusque sont corrigées par la mise en oeuvre du fonctionnement du détecteur de limite 246 qui délivre une commande dans la predetermined change which is detected by the limit detector 246. Significant variations of the phase of the reference burst due for example to a sudden spurious variation are corrected by the operation of the limit detector 246 which delivers a command in the
ligne 248 afin que la première mémoire de salves de référen- line 248 so that the first reference burst memory
ce,228 reçoive une nouvelle série d'échantillons de référen- 228 receives a new series of reference samples.
ce pour la production des signaux d'horloge d'enregistrement, this for the production of the recording clock signals,
qui apparaissent dans les lignes 234 et 239. which appear in lines 234 and 239.
Un aspect important du circuit de déphasage repré- An important aspect of the dephasing circuit
senté sur la' figure 11 est l'interaction des deux mémoires de salves de référence 228 et 230 et l'aptitude du circuit 11 is the interaction of the two reference burst memories 228 and 230 and the circuit capacitance
à corriger rapidement des erreurs susceptibles de se présen- to quickly correct errors that may occur
ter. A ce sujet, le fonctionnement de la première mémoire de salves de référence 228 est tel qu'il reçoit cinq cycles de salves de référence et mémorise cette information, d'une b. In this regard, the operation of the first reference burst memory 228 is such that it receives five cycles of reference bursts and stores this information, of a
façon indéfinie, en utilisant le signal d'horloge de réfé- indefinitely, using the reference clock signal.
rence stable arrivant dans la ligne 44 afin d'inscrire les échantillons de salves de référence dans la mémoire de salves de référence. Le signal d'horloge à 3,58 MHz, qui A stable station arrives in line 44 to write the reference burst samples into the reference burst memory. The 3.58 MHz clock signal, which
est produit à partir des échantillons de salves de référen- is produced from reference salvage samples.
ce mémorisés dans la mémoire de salves de référence 228 est this memorized in the reference burst memory 228 is
utilisé par le convertisseur analogique/numérique pour échan- used by the analog / digital converter for
tillonner le signal d'entrée de télévision et la première to tune the TV input signal and the first
mémoire de salves de référence 228 n'est pas rafraîchie tou- reference burst memory 228 is not refreshed any-
tes les lignes, ni même toutes les deux lignes, mais est maintenue indéfiniment jusqu'à ce que la phase de la salve de référence dans la ligne 226 soit déterminée comme étant en dehors des limites prédéterminées. Le fonctionnement du circuit est tel que les cycles de la salve de référence ne sont pas inscrits simultanément dans les deux mémoires de salves 228 et 230. Si la première mémoire de salves de référence 228 reçoit une commande en vue de la mémorisation des échantillons de la salve de référence, la mémoire de the lines, or even every other line, but is held indefinitely until the phase of the reference burst in line 226 is determined to be outside the predetermined limits. The operation of the circuit is such that the cycles of the reference burst are not written simultaneously in the two burst memories 228 and 230. If the first reference burst memory 228 receives a command for storing the samples of the salve reference, the memory of
salves de référence 230 sera empêchée d'effectuer la mémori- bursts of reference 230 will be prevented from performing the
sation des échantillons jusqu'à ce que la ligne horizontale successive suivante de la salve de référence arrive. Le signal d'horloge de référence est utilisé pour échantillonner sample until the next successive horizontal line of the reference burst arrives. The reference clock signal is used to sample
la salve de référence dans le convertisseur analogique/numé- the reference burst in the analog / digital converter
rique et mémorise les échantillons de salves de référence dans la première mémoire de salves de référence 228, et le signal d'horloge de sortie à 10,7 MHz, dérivé, dans la ligne 239 est utilisé pour échantillonner La salve de référence and stores the reference burst samples in the first reference burst memory 228, and the derived 10.7 MHz output clock in line 239 is used to sample the reference burst.
dans le convertisseur analogique/numérique 36 et pour mémori- in the analog / digital converter 36 and for
ser les échantillons de salve de référence dans la seconde mémoire de salves de référence 230. Si la phase de la salve de référence arrivante varie de la séquence ligne par ligne, d'une valeur se situant en dehors des limites prédéterminées, the reference burst samples are in the second reference burst memory 230. If the phase of the incoming reference burst varies from the line-by-line sequence by a value outside the predetermined limits,
la séquence consisterait à échantillonner la salve de réfé- the sequence would consist of sampling the salvo of
rence d'une ligne de télévision et à rafraîchir la première mémoire de salves de référence 228, en utilisant le signal d'horloge de référence à 10,7 MHz, à utiliser le signal television line and refreshing the first reference burst memory 228, using the 10.7 MHz reference clock signal, to use the
d'horloge dérivé à 10,7 MHz dans la ligne 239 pour échan- 10.7 MHz derived clock in line 239 for sampling
tillonner la salve de référence de la suivante ou seconde ligne de télévision et à mémoriser les échantillons de la to tune the reference burst of the next or second television line and to memorize the samples of the
salve de référence dans la seconde mémoire de salves de ré- salve of reference in the second memory of bursts of
férence 230. Si la phase de la salve de référence dans la 230. If the phase of the reference burst in the
seconde ligne se situait au-delà de la limite d'erreurs pré- second line was beyond the error limit pre-
déterminée fournie par la salve de référence de la première determined by the reference salvo of the first
ligne, une nouvelle commande provoquerait un nouveau rafral- line, a new command would provoke a new
chissement de la première mémoire de salves de référence 228 par ellemême dans la troisième ligne de télévision, en créant un signal d'horloge de phase différent dans la ligne reducing the first reference burst memory 228 by itself in the third television line, creating a different phase clock signal in the line
239, qui est utilisé pour échantillonner la salve de réfé- 239, which is used to sample the reference burst.
rence de la quatrième ligne de télévision et mémoriser les échantillons dans la seconde mémoire de salves de référence 230. Une fois que la phase de la salve de référence arrivant the fourth television line and store the samples in the second reference burst memory 230. Once the reference burst phase arrives
dans la ligne 226 est stabilisée et est relativement cons- in line 226 is stabilized and is relatively consistent
tante, de manière à ne pas tomber en dehors des limites d'erreur de phase prédéterminées, la première mémoire de salves de référence 228 ne devrait pas être rafraîchie et des corrections mineures de phase seraient effectuées par le circuit de correction d'erreurs 242, envoyant des signaux de so that it does not fall outside the predetermined phase error limits, the first reference burst memory 228 should not be refreshed and minor phase corrections would be made by the error correction circuit 242, sending signals from
correction d'erreurs dans la ligne 244 au déphaseur 236. error correction in line 244 to phase shifter 236.
Le circuit détaillé, qui peut être utilisé pour la mise en oeuvre du fonctionnement du schéma-bloc représenté sur la figure 11, est représenté sur les figures 19a et 19b The detailed circuit, which can be used to implement the operation of the block diagram shown in FIG. 11, is shown in FIGS. 19a and 19b.
qui constituent ensemble les schémas électriques de ce cir- which together constitute the electrical diagrams of this cir-
cuit. Cependant on notera que la porte de transfert des don- cooked. However, it should be noted that the data transfer gate
nées de salves de référence ainsi que le générateur de bursts of reference bursts as well as the generator of
signaux d'horloge de la première mémoire de salves de réfé- clock signals from the first reference burst memory.
rence 228 sur la figure 10 ne sont.pas représentés en détail, dans la mesure o il s'agit là d'un circuit identique à celui représenté sur les schémas du correcteur numérique de base de temps TBC-800 cité précédemment. Le générateur de signaux d'horloge est représenté sur le schéma No. 1374028, feuilles 1 et 2, contenu dans le catalogue No. 7896382-02, 228 in FIG. 10 are not shown in detail, since this is a circuit identical to that shown in the diagrams of the aforementioned TBC-800 digital time controller. The clock generator is shown in Drawing No. 1374028, Sheets 1 and 2, contained in Catalog No. 7896382-02,
publication de 1975, de ce correcteur de base de temps numé- 1975 publication of this numerical timebase
rique TBC-800 mentionné. Le déphaseur 236 est simplement ajouté en aval du filtre à 3,58 MHz et en amont du limiteur à 3,58 MHz de la bande, représentés sur la feuille 2 du TBC-800 mentioned. The phase-shifter 236 is simply added downstream of the 3.58 MHz filter and upstream of the 3.58 MHz limiter of the band, shown on the sheet 2 of FIG.
schéma No. 1374028 du document cité, et de la ligne horizon- Figure No. 1374028 of the cited document, and of the horizontal line
tale entre l'inductance L30 et la résistance R101. Etant donné que le reste du circuit de ce schéma fournit des ondes de forme carrée à 3,58 et 10,7 MHz, le déphasage qui est effectué par le déphaseur 236 règle simultanément la phase de ces deux signaux, qui sont utilisés pour la commande cadencée du convertisseur analogique/numérique 36 et pour les signaux d'horloge d'enregistrement en tous les points du circuit. En outre la première mémoire de salves de référence 228 n'est pas représentée ici, dans la mesure o elle est sensiblement identique à la mémoire de salves de référence de l'appareil TBC-800 cité plus haut et est représentée sur le schéma No. 1374044, feuilles 1 et 2 du catalogue No. 7896382-02, publication octobre 1975, déjà cité, dans lequel la feuille 2 des schémas représente l'entrée de mots à 8 tale between inductance L30 and resistor R101. Since the remainder of the circuit of this scheme provides square shaped waves at 3.58 and 10.7 MHz, the phase shift that is performed by the phase shifter 236 simultaneously adjusts the phase of these two signals, which are used for control. clocked the analog / digital converter 36 and for the recording clock signals at all points of the circuit. In addition, the first reference burst memory 228 is not shown here, since it is substantially identical to the reference burst memory of the aforementioned TBC-800 device and is shown in FIG. 1374044, sheets 1 and 2 of catalog No. 7896382-02, publication October 1975, already cited, in which sheet 2 of the diagrams represents the entry of words at 8
bits des mémoires à accès direct A36 et A37, qui peuvent mémo- bits of the random access memories A36 and A37, which can store
riser 15 échantillons comportant cinq cycles de la salve de référence, qui sont utilisés par le générateur de signaux d'horloge de cet appareil pour produire un signal d'horloge à 3,58 MHz qui est en synchronisme avec les échantillons 15 samples with five cycles of the reference burst, which are used by the clock generator of this apparatus to produce a 3.58 MHz clock signal which is in synchronism with the samples
mémorisés dans ces mémoires. Un signal *de commande de mé- stored in these memories. A control signal * for
moire de salves de référence est envoyé aux bornes d'entrée 81 et 82 et traverse une résistance et un inverseur dont la reference bursts is sent to the input terminals 81 and 82 and passes through a resistor and an inverter whose
sortie A41, broche 12, délivre, à la cadence H/2, c'est-à- output A41, pin 12, delivers, at the rate H / 2, that is,
dire toutes les deux secondes salves de référence, une com- say every two seconds bursts of reference, a com
mande de la mémoire de salve de référence qui est envoyée request the reference burst memory that is sent
dans la ligne d'entrée 254 représentée sur la figure 19a. in the input line 254 shown in Figure 19a.
Cette commande de la mémoire de salve de référence est dérivée de celle utilisée dans la première mémoire de salves This command of the reference burst memory is derived from that used in the first burst memory
de référence 228, par division de cette commande par deux. 228, by dividing this command by two.
La commande de la mémoire de salve de référence a pour The command of the reference burst memory has for
effet que la seconde mémoire de salves de référence 230 char- effect that the second burst memory reference 230 char-
ge des échantillons de salve de référence en utilisant le signal d'horloge d'enregistrement dérivé à 10,7 MHz reçu dans la ligne 239 à partir de la première mémoire de salves de référence 228, comme cela sera décrit de façon détaillée Reference salvo samples are generated using the 10.7 MHz derived registration clock signal received in line 239 from the first reference burst memory 228, as will be described in detail.
ci-après. Comme cela a été décrit en référence au schéma- below. As has been described with reference to the schema
bloc de la figure 11, dans le cas o la première mémoire de salves de référence 228 doit être rafraîchie, un signal de commande d'inhibition de nouvel échantillonnage dans la ligne 248 est supprimé de façon à permettre à la mémoire de salves de référence 228 de recevoir un signal de validation d'inscription et par conséquent, d'être chargée Ce signal de commande d'inhibition est envoyé à l'entrée d'effacement FIG. 11, in the case where the first reference burst memory 228 is to be refreshed, a new sampling inhibition control signal in line 248 is suppressed so as to allow the reference burst memory 228 to receive a registration enable signal and therefore to be loaded This inhibit control signal is sent to the erase input
d'une bascule bistable désignée par A45 à la partie inférieu- from a bistable flip-flop designated A45 to the lower part
re de la feuille 1 du schéma No. 1374044 du document déjà re of sheet 1 of drawing No. 1374044 of the document already
cité, en vue de permettre à la mémoire de salves de référen- cited, in order to allow the reference salvo memory to
ce, formée des mémoires à accès direct A36 et A37, de char- this, formed of the direct access memories A36 and A37, of char-
ger 15 nouveaux échantillons comportant cinq cycles de la 15 new samples with five cycles of the
salve de référence.salve reference.
En se référant à la figure 19a, les signaux d'horlo- Referring to Figure 19a, the clock signals
ge dérivés à 3,58 et 10,7 MHz de l'enregistrement, reçus de la part du circuit de déphasage par l'intermédiaire des lignes 238 et 239 (trois échantillons d'un cycle unique generated at 3.58 and 10.7 MHz from the recording, received from the phase shift circuit via lines 238 and 239 (three samples of a single cycle
d'une salve de référence provenant du convertisseur analo- a reference salvo from the analogue converter
gique/numérique 36 sous la forme de huit bits de données apparaissant dans la ligne 226) sont mémorisés dans les mémoires,à accès direct 230 constituant la seconde mémoire de salves de référence. Les bascules bistables désignées de façon globale par la référence 256 remettent en cadence le signal de commande de mémorisation de salve de référence dans la ligne 254 à l'aide du signal d'horloge dérivé à 3,58 MHz d'enregistrement, en vue d'identifier l'échantillon de passage au zéro et de fournir des retards de manière que les trois échantillons du cycle de la salve de référence, qui sont inscrits dans la mémoire, soient prélevés au centre de l'intervalle d'échantillonnage de la salve de référence plutôt qu'au départ et à la fin de cet intervalle. Au cours de l'inscription des-trois échantillons de la salve de Digital / digital 36 as eight data bits appearing in the line 226) are stored in the direct access memories 230 constituting the second reference burst memory. Bistable flip-flops generally designated 256 refer to the reference burst storage control signal in line 254 with the aid of the 3.58 MHz derived clock signal for recording. identify the zero crossing sample and provide delays so that the three samples of the reference burst cycle, which are recorded in the memory, are taken at the center of the sampling interval of the burst of rather than at the beginning and at the end of this interval. During the registration of the three samples of the salve of
référence dans les mémoires 230, le contrôleur 258 du généra- reference in the memoirs 230, the controller 258 of the general
teur d'adresses est commandé de façon cadencée par le signal address is clocked by the signal
d'horloge à 10,7 MHz resynchronosé et reçu par l'intermédiai- 10.7 MHz clock resynchronous and received through the
re de la ligne 239 de manière à délivrer des signaux d'adres- line 239 so as to provide signals of address-
ses d'inscription dans les lignes de sortie 260, qui sont raccordées aux entrées de lignes de transmission d'adresses des mémoires&230. En outre les bascules bistables 256 envoient un signal de déclenchement à la porte NON-ET 237, pendant un intervalle de temps égal à trois cycles d'horloge à 10 MHz de manière à provoquer l'envoi d'une commande de validation d'inscription possédant une durée comparable, aux mémoires 230. Les mémoires 230 sont aptes à répondre à ces signaux de manière à mémoriser trois échantillons successifs - de la salve de référence à la cadence de 10,7 MHz-. Une fois its registration in the output lines 260, which are connected to the address transmission line entries of the memories & 230. In addition, the flip-flops 256 send a trigger signal to the NAND gate 237 for a time interval equal to three 10 MHz clock cycles so as to cause the sending of a registration validation command. The memories 230 are able to respond to these signals so as to memorize three successive samples - from the reference burst at a rate of 10.7 MHz. Once
que les trois échantillons du cycle unique de salve de réfé- that the three samples of the single burst cycle refer to
rence ont été inscrits dans les mémoires, le contrôleur 258 du générateur d'adresses invalide la porte NON-ET 237 après l'écoulement de la durée de trois adresses d'inscription, the address generator controller 258 invalidates the NAND gate 237 after the lapse of the duration of three registration addresses,
ce qui a pour effet d'empêcher la poursuite de la mémorisa- which has the effect of preventing the continuation of memorization
tion des échantillons présents dans les lignes 226. samples present in lines 226.
Les échantillons présents sont ensuite lus hors de The present samples are then read out of
la mémoire à une cadence sensiblement plus lente, par l'in- memory at a considerably slower rate, by
termédiaire de la'ligne de sortie 264, pour être envoyés dans un convertisseur -numérique/analogique 266. En réponse, intermediate of the output line 264, to be sent to a digital-to-analog converter 266. In response,
le convertisseur envoie dans la ligne 268 une valeur analo- the converter sends in line 268 an analogous value
gique qui est envoyée à un commutateur de multiplexage 270 (figure 19b), qui applique les trois valeurs analogiques which is sent to a multiplexer switch 270 (Figure 19b), which applies the three analog values
intervenant successivement depuis la ligne 266 successive- intervening successively from line 266
ment dans les lignes 272, 274 et 276, conformément au si- lines 272, 274 and 276, in accordance with the
gnaux d'adresses introduits dans les lignes de transmission d'adresses 278, par un générateur 280 d'adresses de lecture de mémoire (figure 19a). Le générateur 280 d'adresses de lecture de mémoire fournit, en association avec un certain Addresses generated in the address transmission lines 278 by a memory read address generator 280 (FIG. 19a). The memory read address generator 280 provides, in association with a certain
nombre de multivibrateurs monostables constituant un généra- number of monostable multivibrators constituting a general
teur commandé de signaux d'horloge désigné par la référence 282, des signaux de synchronisation et d'adresses de lecture controlled clock signal transmitter designated by reference 282, synchronization signals and read addresses
de telle manière que chacun des trois échantillons succes- in such a way that each of the three samples
sifs mémorisés est lu hors des mémoires 230 pour être intro- stored memory is read out of memory 230 to be entered.
duit dans les lignes 264 et que les valeurs analogiques ré- lines 264 and that the analog values
sultantes fournies par le convertisseur 266 sont envoyées successivement dans les lignes respectives de sortie 272, sultants provided by the converter 266 are sent successively in the respective output lines 272,
274 et 276 (figure 19b) du commutateur de multiplexage 270. 274 and 276 (FIG. 19b) of the multiplexer switch 270.
L'envoi des valeurs analogiques dans la ligne 268 intervient The sending of the analog values in the line 268 intervenes
pendant un intervalle de temps égal à environ 2 microsecon- during a time interval of about 2 microseconds
des,.les valeurs successives analogiques de tension représen- successive analog values of voltage represent
tées par les trois échantillons successifs chargeant des condensateurs respectifs 284, 286 et 288 qui constituent des circuits d'échantillonnage et de maintien pour les valeurs analogiques des trois échantillons. La lecture des trois by the three successive samples loading respective capacitors 284, 286 and 288 which constitute sampling and holding circuits for the analog values of the three samples. Reading the three
échantillons mémorisés du cycle unique de salve de référen- stored samples of the single reference burst cycle
ce est déclenchée par le signal de déclenchement délivré par this is triggered by the trigger signal delivered by
les bascules bistables 256. Le signal de déclenchement ac- the bistable flip-flops 256. The trigger signal ac-
tionne un multivibrateur monostable 241 de manière à provo- a monostable multivibrator 241 so as to provoke
quer, par le registre à décalage constituant le générateur d'adresses 281, l'activation des lignes 278 et 279 en vue d'appliquer les signaux d'adresses de lecture aux mémoires quer, by the shift register constituting the address generator 281, the activation of the lines 278 and 279 to apply the read address signals to the memories
230 et au commutateur de multiplexage 270, respectivement. 230 and multiplexer switch 270, respectively.
Le générateur d'adresses 280 est effacé en réponse au signal de déclenchement en vue de supprimer le signal d'inhibition Address generator 280 is cleared in response to the trigger signal to suppress the muting signal
envoyé à la ligne 285, qui aboutit à la chaîne des multivi- sent to line 285, which leads to the chain of
brateurs monostables désignés d'une façon générale par la monostable builders generally designated by the
référence 282, et, par conséquent, autorise les multivibra- 282, and therefore allows multivibration
teurs monostables à produire des signaux d'horloge qui sont envoyés à l'entrée des signaux d'horloge Ci du générateur d'adresses 280. Ce dernier active les lignes 278 et 279 en décalant un signal à niveau logique haut (comme conséquence de son effacement) successivement à ses sorties QA-QD en monostables to produce clock signals that are sent to the input of the clock signals Ci of the address generator 280. The latter activates the lines 278 and 279 by shifting a high logic level signal (as a consequence of its erase) successively to its QA-QD outputs in
réponse aux signaux d'horloge délivrés par la chaîne des mul- response to the clock signals delivered by the chain of
tivibrateurs monostables. Le générateur 281 coopère avec le Monostable vibrators. The generator 281 cooperates with the
circuit de retardement dans le temps désigné par la référen- delay circuit in the time designated by the reference
ce générale 281 et avec le générateur d'adresses 258 de ma- nière à fournir la séquence correcte de signaux d'adresses this general 281 and with the address generator 258 to provide the correct sequence of address signals
de lecture aux mémoires 230. Le signal de déclenchement déli- 230. The triggering signal
vré par le multivibrateur monostable 256 est également envoyé à l'entrée de charge du générateur d'adresses 258 et place ce dernier dans un état dans lequel il ne répond pas au signal d'horloge à 10,7 MHz, et tous les signaux présents à ces entrées A-C sont transmis directement à ses sorties qui sont raccordées aux lignes de transmission d'adresses 260. Les lignes de transmission d'adresses 278 aboutissant by the monostable multivibrator 256 is also sent to the load input of the address generator 258 and places the latter in a state in which it does not respond to the clock signal at 10.7 MHz, and all the present signals these AC inputs are transmitted directly to its outputs which are connected to the address transmission lines 260. The address transmission lines 278 terminating
au commutateur de multiplexage 270 sont activées par le géné- multiplex switch 270 are enabled by the gen-
rateur d'adresses en vue d&envoyer les valeurs analogiques reçues successivement des échantillons à la ligne de sortie correcte 272-276. Le commutateur de multiplexage 270 est address to send the analog values successively received from the samples to the correct output line 272-276. The multiplexer switch 270 is
autorisé à transférer les valeurs analogiques par la trans- authorized to transfer analogue values by
mission d'un signal de commande d'échantillonnage par l'in- mission of a sampling control signal by the
termédiaire de la ligne 283 aboutissant à l'entrée d'inhibi- line 283 leading to the entry of
tion du commutateur 270.-Le signal d'échantillonnage est produit par les multivibrateurs monostables 282 de manière à se présenter au bout d'un intervalle de temps sélectionné The sampling signal is produced by the monostable multivibrators 282 so as to occur after a selected period of time.
après chaque activation de l'une des sorties QA-QD du regis- after each activation of one of the QA-QD outputs of the regis-
tre à décalage 280, de sorte que le convertisseur analogique/ numérique 266 a le temps nécessaire pour convertir chaque échantillon numérique en une valeur analogique pour son 280, so that the analog-to-digital converter 266 has the time necessary to convert each digital sample into an analog value for its
envoi au commutateur de multiplexage 270, avant que ce der- sending to the multiplexing switch 270, before this last
nier soit adressé. Le circuit 42 du générateur de signaux d'horloge et de la mémoire de salves de référence dispose d'un intervalle de temps égal à un intervalle de ligne deny or be addressed. The circuit 42 of the clock signal generator and the reference burst memory has a time interval equal to a line interval
horizontale pour détecter et corriger toute variation pou- to detect and correct any variation in
vant intervenir dans la position des points d'échantillon- intervene in the position of the sample points-
nage de la salve de référence. Par conséquent les multivi- swim from the reference salvo. Therefore the multivitals
vrateurs monostables 282 sont agencés de manière à délivrer les impulsions d'horloge au générateur d'adresses 281 et le signal de commande d'échantillonnage au commutateur de multiplexage 270 pendant un tel intervalle de ligne de monostable emitters 282 are arranged to output the clock pulses to the address generator 281 and the sample control signal to the multiplexer switch 270 during such a line interval of
télévision, de telle manière que la remise en phase des si- in such a way that the re-phasing of
gnaux d'horloge utilisés pour effectuer l'échantillonnage de l'intervalle suivant de ligne de télévision est réalisé avant Clock patterns used to perform the sampling of the next television line interval are performed before
leur arrivée au convertisseur analogique/numérique 36. L'ar- their arrival at the analogue / digital converter 36. The
rêt de la lecture des échantillons hors des mémoires 230 est obtenu par désactivation du générateur de signaux d'horloge 282 formé par les multivibrateurs monostables, au moyen de The end of the reading of the samples out of the memories 230 is obtained by deactivation of the clock signal generator 282 formed by the monostable multivibrators, by means of
l'activation de la sortie QD du générateur 280 forme de re- the activation of the QD output of the generator 280 forms a re-
gistres à décalage après que la séquence de l'adresse de lec- shift registers after the sequence of the read address
ture ait été fournie.ture has been provided.
La valeur de l'échantillon le plus positif apparaît dans la ligne de sortie 290 de l'amplificateur opérationnel 292, tandis que la valeur de l'échantillon le plus négatif The value of the most positive sample appears in the output line 290 of the operational amplifier 292, while the value of the most negative sample
apparaît dans la ligne de sortie 294 de l'amplificateur opé- appears in the output line 294 of the op-amp
rationnel 296 et que la valeur analogique de l'échantillon rational 296 and that the analog value of the sample
de passage au zéro apparaît dans la ligne 298, qui est re- zero crossing appears in line 298, which is
liée à la sortie de l'amplificateur opérationnel 300. La valeur la plus positive et la valeur la plus négative dans related to the output of the operational amplifier 300. The most positive value and the most negative value in
les lignes 290 et 294 sont soustraites l'une de l'autre grâ- lines 290 and 294 are subtracted from each other by
ce à un raccordement des lignes 290 et 294 par l'intermé- this to a connection of lines 290 and 294 through
diaire de résistances 302 et 304, la différence apparaissant dans la ligne 306 qui est reliée à l'entrée d'un comparateur 302 and 304, the difference appearing in the line 306 which is connected to the input of a comparator
308, dont l'autre entrée est reliée à la ligne 298. 308, whose other entrance is connected to line 298.
On comprendra aisément la manière dont le détecteur It will be easy to understand how the detector
de passage à zéro 242 détermine si les échantillons sont pré- levés au point ou position précis de passage à zéro de la Zeroing 242 determines whether the samples are taken at the precise point or position of zero crossing of the
phase et aux positions de phase de 1200 et 1400, en se réfé- phase and at the phase positions of 1200 and 1400, with reference to
rant à la figure 22 qui indique les instants d'échantillon- Figure 22, which shows the sample
nage aux points de phase 0 , 1200.et 240 , en rapport avec le cycle unique de la salve de référence représentée par la ligne en trait plein. Par suite de l'application de la valeur analogique des trois échantillons aux amplificateurs opérationnels 292, 296 et 300, la valeur de l'échantillon le plus positif, c'est-à-dire l'échantillon de phase à 120 , at the 0, 1200, and 240 phase points, in relation to the single cycle of the reference burst represented by the solid line. As a result of applying the analog value of the three samples to the operational amplifiers 292, 296 and 300, the value of the most positive sample, i.e., the phase sample at 120,
apparaîtra dans la ligne 290 et l'échantillon négatif appa- will appear in line 290 and the negative sample
raîtra dans la ligne 294 et, lorsqu'ils sont soustraits will appear in line 294 and, when subtracted
arithmétiquement l'un de l'autre, ces échantillons fournis- arithmetically one from the other, these samples
sent une valeur égale à zéro étant donné que l'amplitude Ll est égale à l'amplitude L2. Par conséquent la valeur présente dans-la ligne 306 seranulle lorsque les échantillons seront a value equal to zero since the amplitude L1 is equal to the amplitude L2. Therefore the value present in-line 306 seranulle when the samples will be
prélevés aux positions précises de phase de 1200 et de 140 . taken at the precise phase positions of 1200 and 140.
De façon analogue la valeur de passage à zéro apparaîtra dans la ligne 294 et le comparateur 308 comparera zéro à une valeur nulle et ne produira aucune tension de cor- Similarly the zero crossing value will appear in the line 294 and the comparator 308 will compare zero to a zero value and will not produce any voltage of zero.
rection d'erreur de composante continue. rectification of continuous component error.
Cependant dans le cas o l'échantillonnage n'est pas effectué aux emplacements précis désirés, comme cela est décrit, par exemple dans le cas de la représentation formée de tirets d'un cycle de salve de référence sur la However, in the case where the sampling is not performed at the precise locations desired, as described, for example in the case of the dashed representation of a reference burst cycle on the
figure 22, la différence entre L3 et L4 provoquera l'appari- Figure 22, the difference between L3 and L4 will cause the
tion d'une tension dans la ligne 306 reliée au comparateur 308 et l'échantillonau passage à zéro possédera également une valeur négative par rapport à zéro et qui sera envoyée tion of a voltage in the line 306 connected to the comparator 308 and the zero crossing sample will also have a negative value from zero which will be sent
à l'autre entrée du comparateur 308, et une tension résultan- at the other input of comparator 308, and a resultant voltage
te de correction d'erreur de composante continue sera pro- dc error correction will be pro-
duite dans la ligne 310. Par conséquent, en utilisant une ou plusieurs combinaisons de trois échantillons successifs, on peut obtenir une tension de correction d'erreur qui est utilisée pour remettre en phase le signal d'horloge à in the line 310. Therefore, by using one or more combinations of three successive samples, an error correction voltage can be obtained which is used to re-phase the clock signal to
3,58 MHz, qui est lui-même employé pour effectuer l'échan- 3.58 MHz, which is itself used to carry out the
tillonnage réel au moyen du convertisseur analogique/numé- real sampling using the analog / digital converter
rique 36 et pour commander d'autres composants du circuit au cours du processus d'enregistrement. La tension d'erreur produite par le comparateur 308 dans la ligne de sortie 310 est ensuite envoyée à un amplificateur opérationnel tampon 312 et fournit un signal de correction d'erreur dans la ligne 244 qui est raccordée à un multivibrateur monostable 316. Comme cela est représenté sur la figure 19b, la ligne 234 est issue d'une partie du générateur de signaux de cadence du correcteur de base de temps, modèle No. TBC-800 36 and to control other components of the circuit during the recording process. The error voltage produced by the comparator 308 in the output line 310 is then sent to a buffer operational amplifier 312 and provides an error correction signal in the line 244 which is connected to a monostable multivibrator 316. As this is shown in FIG. 19b, the line 234 is derived from a part of the clock pulse generator of the time base corrector, model No. TBC-800
du type mentionné précédemment et le signal présent dans la- of the type mentioned above and the signal present in the
ligne 234 est une tension analogique par une fréquence de line 234 is an analog voltage by a frequency of
3,58 MHz. Ce signal est envoyé à un comparateur 318 qui pro- 3.58 MHz. This signal is sent to a comparator 318 which pro-
duit un signal en forme d'onde carrée, qui est appliqué à un multivibrateur monostable 320 qui positionne le signal en onde carrée et l'envoie au multivibrateur monostable 316. La tension d'erreur dans la ligne 244 module la durée du signal de sortie du multivibrateur 316 dans la ligne 324 et règle de ce fait du point de vue de la phase le signal à 3,58 MHz. Ce signal à 3,58 MHz réglé du point de vue de la phase est envoyé à un autre multivibrateur monostable 326 qui produit un signal en onde carrée. Des composants ulté- rieurs du circuit désignés d'une manière générale par la référence 327, convertissent de façon effective le signal en onde carrée en un signal en forme d'onde sinusoïdale présent dans la ligne 328.et qui est à nouveau converti en un signal produces a square wave signal, which is applied to a monostable multivibrator 320 which sets the square wave signal and sends it to the monostable multivibrator 316. The error voltage in line 244 modulates the duration of the output signal of multivibrator 316 in line 324 and thereby phase-regulates the 3.58 MHz signal. This phase-adjusted 3.58 MHz signal is sent to another monostable multivibrator 326 which produces a square wave signal. Subsequent circuit components generally denoted by 327, effectively convert the square wave signal into a sinusoidal waveform present in line 328, which is again converted to a signal. signal
en onde carrée par un autre circuit présent dans le généra- square wave by another circuit present in the general
teur de signaux d'horloge du dispositif TBC-800, déjà men- TBC-800, which has already been
tionné, ce dernier signal apparaissant dans la ligne 328. This last signal appears in line 328.
On notera que le passage d'une onde carrée à une onde sinu- Note that the transition from a square wave to a sinus wave
soidale et l'inverse peut être aisément réalisé et la raison pour laquelle le signal de sortie provenant du multivibrateur 326 est converti en un signal en onde sinusoïdale, est que soidale and the converse can be easily realized and the reason why the output signal from multivibrator 326 is converted to a sine wave signal, is that
le générateur de signaux d'horloge utilise l'onde sinusolda- the clock generator uses the sine wave
le pour produire un signal à 10,7 MHz synchronisé, dans le générateur de signaux d'horloge de référence de l'appareil TBC-800 mentionné et que le déphasage, qui est effectué par le circuit 236, déphasera par conséquent simultanément aussi 1b to produce a synchronized 10.7MHz signal in the reference clock generator of the mentioned TBC-800 apparatus and that the phase shift, which is performed by the circuit 236, will consequently phase out simultaneously.
bien le signal à 3,58 MHz que le signal à 10,7 MHz. well the signal at 3.58 MHz as the signal at 10.7 MHz.
La tension d'erreur provenant de l'amplificateur 308 et apparaissant dans la ligne 310 est également envoyée au détecteur de limite 246, qui contrôle les niveaux de The error voltage from the amplifier 308 and appearing in the line 310 is also sent to the limit detector 246, which controls the levels of
tension et délivre dans la ligne 330 un signal qui est en- voltage and delivers in line 330 a signal which is
voyé à une bascule bistable 332 qui possède une ligne de sortie 248 aboutissant au circuit de l'appareil TBC-800, sent to a flip-flop 332 which has an output line 248 terminating in the circuit of the TBC-800,
déjà mentionné, qui commande le fonctionnement de la pre- already mentioned, which commands the operation of the first
mière mémoire de salves de référence 228. Lorsque la ligne 248 est au niveau bas, elle empêche l'application du signal de validation de l'inscription à l'élément de mémoire de 228. When the line 248 is low, it prevents the application of the registration validation signal to the memory element of
la mémoire de salves de référence, ce qui empêche le rafraî- reference burst memory, which prevents refreshing
chissement de ladite première mémoire de salves de référence 228. Ceci se produit lorsque la tension présente dans la ligne 310 se situe en-deçà d'une limite prédéterminée. Une nouvelle série d'échantillons est introduite dans la mémoire de salves de référence 228 lorsque la ligne 248 est au niveau haut par suite du fait que la tension présente dans la ligne This first occurs when the voltage in line 310 is below a predetermined limit. A new series of samples is introduced into the reference burst memory 228 when the line 248 is high due to the fact that the voltage in the line
310 se situe en dehors de la limite prédéterminée. 310 is outside the predetermined limit.
Comme cela a été décrit précédemment, la seconde mémoire de salves de référence 230 est commandée de manière As has been described previously, the second reference burst memory 230 is controlled so
à recevoir des échantillons de la salve de référence asso- to receive samples of the reference reference salvo
ciée à chaque second intervalle de ligne horizontale du si- at each second horizontal line interval of the
gnal de télévision couleurs d'entrée. Ceci simplifie le cir- TV color input. This simplifies the
cuit nécessaire pour la réalisation de la seconde mémoire de salves de référence. Cependant la seconde mémoire de salves de référence 230 pourrait être agencée de manière à necessary for the realization of the second reference burst memory. However, the second reference burst memory 230 could be arranged so as to
recevoir et traiter les échantillons de la salve de référen- receive and process samples from the reference salvo
ce associés à chaque intervalle de ligne horizontale du si- this associated with each horizontal line interval of the
gnal de télévision couleurs, en vue d'effectuer la correc- color television, in order to carry out the correction
tion de la phase des signaux d'horloge délivrés par les lignes 238 et 239 pour la réalisation de l'échantillonnage the phase of the clock signals delivered by lines 238 and 239 for carrying out the sampling
du signal de télévision couleurs.color television signal.
En ce qui concerne la séquence de synchronisation numérique, qui est combinée à l'intervalle des données vidéo par le circuit additionneur 40 pour former le signal de télévision traité, comme cela a été décrit très largement With regard to the digital synchronization sequence, which is combined with the video data interval by the adder circuit 40 to form the processed television signal, as has been widely described.
en liaison avec le schéma-bloc de la figure 1, et en se ré- in conjunction with the block diagram of Figure 1, and
férant aux chronogrammes de la figure 6, on va décrire le the chronograms of Figure 6, we will describe the
circuit, qui introduit la séquence de synchronisation numéri- circuit, which introduces the digital synchronization sequence
que, en liaison avec un schéma-bloc représenté sur la figure 12. that, in connection with a block diagram shown in Figure 12.
Les données numériques vidéo provenant du convertis- The digital video data from the converted
seur analogique/numérique 36 apparaissent sous la forme d'in- analog / digital 36 appear in the form of
formations numériques en parallèle dans huit lignes 38, qui parallel digital trainings in eight lines 38, which
sont raccordées pour former un ensemble d'entrées d'un commu- are connected to form a set of inputs of a
tateur 2-en-1 340 qui comporte un autre ensemble d'entrées 342 auxquels la séquence de synchronisation numérique est appliquée. Le commutateur 340 sélectionne l'un des ensembles 2-in-1 converter 340 which includes another set of inputs 342 to which the digital synchronization sequence is applied. The switch 340 selects one of the sets
des lignes d'entrées 38 ou 342 et transmet les données de- input lines 38 or 342 and transmits the data of
puis un ensemble ou l'autre ensemble de lignes aux lignes 48 qui aboutissent aux circuits 50 et 52. Le commutateur 340 est commandé par un signal présent dans la ligne 344, qui est commandé par un générateur de séquences de signaux d'horloge 346. Le circuit additionneur de séquence de synchronisation numérique 40 fournit un signal de synchronisation composite transmis dans la ligne 348 qui provient du circuit de then either set of lines at lines 48 which terminate at circuits 50 and 52. Switch 340 is controlled by a signal in line 344, which is controlled by a clock signal generator 346. The digital sync sequence adder circuit 40 provides a composite sync signal transmitted in line 348 which
traitement d'entrée 32, et le signal de synchronisation com- input processing 32, and the synchronization signal com-
* posite est séparé par un circuit séparateur de synchronisa-* posite is separated by a synchronization separator circuit
tion 350, qui délivre le signal de synchronisation vertical 350, which delivers the vertical synchronization signal
dans la ligne de sortie 352 et les signaux de synchronisa- in the output line 352 and the synchronization signals
tion horizontale dans la ligne 354. Ces deux signaux séparés sont envoyés à un circuit décodeur de trames/circuit logique 356 et les signaux de synchronisation horizontale H sont également envoyés à un compteur effectuant un comptage jusqu'à 1050/circuit logique 358 ainsi qu'à un circuit 360 de synchronisation de la phase de la sous-porteuse sur la These two separate signals are sent to a frame decoder circuit / logic circuit 356 and the horizontal sync signals H are also sent to a counter counting up to 1050 / logic circuit 358 as well as to a counter counting up to 1050 / logic circuit 358. to a 360 synchronization circuit of the phase of the subcarrier on the
synchronisation horizontale.horizontal synchronization.
Etant donné que la séquence à quatre trames du sys- Since the four-frame sequence of the system
tème NTSC comporte un ensemble de 1050 lignes horizontales, NTSC has a set of 1050 horizontal lines,
le signal de synchronisation horizontale appliqué au comp- the horizontal synchronization signal applied to the
teur de 1050 éléments/circuit logique, autorise ce dernier à délivrer dans les lignes 364, 366, 368 et 370, des signaux de sortie uniques qui correspondent à la première ligne de 1050 elements / logic circuit, allows the latter to output in lines 364, 366, 368 and 370, single output signals which correspond to the first line of
chaque trame et qui sont envoyés au circuit décodeur de tra- each frame and which are sent to the work decoder circuit.
me/circuit logique 356 de manière à autoriser ce dernier à me / logic circuit 356 so as to allow the latter to
délivrer des signaux dans une ligne 372 de sortie d'identifi- to deliver signals in an identification output line 372
cation d'image ainsi que dans une ligne 374 de sortie image cation as well as in an output line 374
d'identification de trame. Ces lignes aboutissent à une mé- frame identification. These lines lead to a
moire morte programmable (PROM)/générateur de signaux 376 ainsi que, en retour, au compteur effectuant un comptage jusqu'à 1050/circuit logique 358. La ligne 370 partant du compteur effectuant le comptage jusqu'à 1050/circuit logique 358 est également raccordée à la mémoire PROM/générateur de signaux 376 de manière à identifier le départ de chaque séquence NTSC à quatre trames. Un signal présent dans la ligne 375 est également envoyé à la porte ET 345 et agit de Programmable Dead Memory (PROM) / signal generator 376 and, in turn, the counter counting up to 1050 / logic circuit 358. The line 370 from the up counting counter to 1050 / logic circuit 358 is also connected to the PROM / signal generator 376 so as to identify the start of each four-frame NTSC sequence. A signal present in line 375 is also sent to AND gate 345 and acts as
telle manière qu'à cette porte est envoyé un signal de com- such that at this door is sent a signal of com
mande qui est retardé d'un retard égal à l'intervalle de which is delayed by a delay equal to the interval of
ligne horizontal et qui est actif pendant la durée de l'in- horizontal line and which is active for the duration of the in-
tervalle du signal vidéo actif, ce qui provoque l'applica- the active video signal, which causes the application
tion d'un mot numérique unique successivement envoyé dans le flux de données chaque 1050--ième ligne, c'est-à-dire toutes les quatre trames, en vue d'être utilisé par le circuit de servocommande associé 200. De même onze lignes 377 et 377, a single digital word successively sent into the data stream every 1050th line, i.e., all four frames, for use by the associated servo control circuit 200. Also eleven lines 377 and 377,
qui fournissent le numéro réel de ligne vidéo horizonta- which provide the actual horizontal video line number
le pour le compteur 358 effectuant un comptage jusqu'à 1050, aboutissent à la mémoire PROM/générateur de. signaux 376 en the for counter 358 counting up to 1050, result in the PROM / generator's memory. 376 signals in
vue de l'insertion de ce nombre dans la séquence de synchro- the insertion of this number into the sync sequence.
nisation. Le circuit de synchronisation 360 agit de manière à synchroniser la phase de la sous-porteuse sur le signal de nization. The synchronization circuit 360 acts to synchronize the phase of the subcarrier on the signal of
synchronisation horizontale et délivre une impulsion de remi- horizontal synchronization and delivers a reminder impulse
se à l'état initial dans la ligne 378, qui ramène à l'état initial un compteureffectuant un comptage jusqu'à 455/mémoire morte programmable (PROM) 380, dont la partie compteur possède un état de comptage terminal égal au nombre des cycles de sous-porteuse dans deux lignes vidéo, étant entendu qu'il is in the initial state in line 378, which returns to the initial state a counter performing a count up to 455 / programmable read only memory (PROM) 380, whose counter portion has a terminal count state equal to the number of cycles sub-carrier in two video lines, it being understood that
existé 227,5 cycles de la sous-porteuse à 3,57 MHz dans cha- existed 227.5 cycles of the 3.57 MHz subcarrier in each
que ligne vidéo pour un système NTSC. as video line for an NTSC system.
Le compteur/mémoire PROM 380 peut agit de manière à produire des signaux de cadencement de base pour la commande The PROM counter / memory 380 can act to produce basic timing signals for control
d'un compteur d'adresses 382 ainsi que du générateur de sé- address counter 382 as well as the
quence d'horloge pour l'insertion de la séquence de synchro- clock for the insertion of the sync sequence.
nisation numérique dans le signal de télévision couleurs nu- digitalisation in the color television signal
mérique pendant la partie appropriée de l'intervalle de li- during the appropriate part of the interval of
gne horizontale et, par conséquent, à former le signal de horizontally and, therefore, to form the signal of
télévision couleurs traité. Le circuit de mémoire.PROM/comp- color television treated. The memory circuit.
teur effectuant un comptage jusqu'à 455, 380, délivre égale- counting up to 455, 380, also delivers
ment dans la ligne 384,des signaux qui spécifient si une ligne est une ligne de télévision paire ou impaire, et la line 384, signals that specify whether a line is an even or odd television line, and
ligne 384 est raccordée au circuit décodeur de trame/cir- line 384 is connected to the frame decoder / cir-
cuit logique 356, dans la mémoire PROM/générateur de signaux logic cook 356, in the PROM memory / signal generator
376 et au circuit de synchronisation 360. Le compteur effec- 376 and the synchronization circuit 360. The counter
tuant un comptage jusqu'à 455/circuit de mémoire PROM 380 délivre également des signaux de séquence d'horloge dans la killing a count up to 455 / PROM memory circuit 380 also delivers clock sequence signals in the
ligne 385, des signaux de commande de mots de synchronisa- line 385, synchronization word control signals
tion dans la ligne 386 et un signal de fin de séquence dans la ligne 387, l'ensemble de ces signaux étant envoyés de in line 386 and an end-of-sequence signal in line 387, all of these signals being sent from
manière à commander le fonctionnement du générateur de sé- to control the operation of the generator of
quence d'horloge 346. En outre le compteur effectuant un -35 comptage jusqu'à 455/circuit de mémoire PROM 380 délivre dans la ligne 388, un créneau d'un cycle de sous-porteuse, qui est envoyé au circuit de synchronisation 360 en vue d'être utilisé pour la synchronisation de la phase de la In addition, the counting counter up to 455 / PROM memory circuit 380 provides in line 388 a slot of a subcarrier cycle, which is sent to the synchronization circuit 360. in order to be used for synchronization of the phase of the
sous-porteuse sur le signal de synchronisation horizontal. subcarrier on the horizontal synchronization signal.
Le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380 délivre également différents signaux de commande associés à 3,58 MHz, qui sont envoyés au circuit de commutation 196 en vue de transmettre le signal d'horloge à 3,58 MHz d'enregistrement aux mémoires RAM 1 à RAM 4, en utilisant le signal à 3,58 MHz d'enregistrement qui est The counting counter up to 455 / PROM memory circuit 380 also delivers different control signals associated with 3.58 MHz, which are sent to the switching circuit 196 for transmitting the clock signal at 3.58 MHz. recording at RAMs 1 to RAM 4, using the 3.58 MHz recording signal which is
obtenu du générateur de signaux d'horloge de déphasage/cir- obtained from the phase shift clock generator / cir-
cuit de mémoire de salves de référence 42, qui a été décrit fired burst memory 42, which has been described
précédemment en référence au schéma-bloc de la figure 11. previously with reference to the block diagram of FIG. 11.
Le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380 commande le générateur d'adresses 382 qui adresse, par l'intermédiaire des lignes 390, le générateur 376 de signaux de la mémoire PROM qui produit les séquences The counting counter up to 455 / PROM memory circuit 380 controls the address generator 382 which addresses, via lines 390, the signal generator 376 of the PROM which produces the sequences.
ID 1 et ID 2 au cours du dixième et du douzième cycles (dési- ID 1 and ID 2 during the tenth and twelfth cycles (
gnés par les Nos. 9 et 11 dans le circuit spécifique ici dé- by the Nos. 9 and 11 in the specific circuit here de-
crit) de la séquence de synchronisation numérique, ainsi que l'information de cadrage contenue dans le onzième cycle de cette séquence. En outre il produit le chiffre 5 codé en binaire, qui est utilisé dans la séquence d'horloge "005" crit) of the digital synchronization sequence, as well as the registration information contained in the eleventh cycle of this sequence. In addition it produces the digit 5 encoded in binary, which is used in the clock sequence "005"
contenu dans les neuf premiers cycles de la séquence de syn- contained in the first nine cycles of the sequence of syn-
chronisation, qui ont tous été décrits en référence à la chronization, all of which have been described with reference to the
figure 6. La production effective de la séquence 005 est réa- Figure 6. The actual production of the 005 sequence is
lisée par l'ensemble mémoire PROM/générateur de signaux 376 en association avec le générateur de séquence d'horloge 346, ce dernier produisant des zéros à des instants appropriés et le générateur de signaux de mémoire PROM 376 délivrant le chiffre 5 là o il doit être inséré. Comme cela ressortira read by the PROM / signal generator assembly 376 in association with the clock sequence generator 346, the latter generating zeros at appropriate times and the PROM 376 memory signal generator outputting the digit 5 where it should be. to be inserted. As will come out
de la description donnée ci-après de ce circuit, le circuit of the description given hereinafter of this circuit, the circuit
PROM/générateur de signaux 376 pourrait être utilisé pour PROM / 376 signal generator could be used to
produire l'ensemble de la séquence "005" si on le désirait. produce the entire sequence "005" if desired.
Le circuit spécifique, pouvant être utilisé pour la mise en oeuvre du fonctionnement du schéma-bloc représenté sur la figure 12, est représenté sur les figures 20a, 20b, c, 20d, 20e, 20f et 20g, dont chacun contient un circuit comportant un ou plusieurs blocs de la figure 12, qui sont interconnectés au moyen des lignes représentées entre les blocs. En outre les circuits schématiques représentés de façon spécifique dans le dessin particulier de la figure 20 sont identifiés à côté du schéma-bloc correspondant sur la figure 12. On va décrire maintenant d'une manière générale le fonctionnement du circuit en liaison avec les schémas spécifiques. En se référant tout d'abord à la figure 20a, on voit que le signal de synchronisation composite est envoyé dans la ligne d'entrée 348 et est utilisé pour déclencher un The specific circuit, which can be used for carrying out the operation of the block diagram shown in FIG. 12, is represented in FIGS. 20a, 20b, c, 20d, 20e, 20f and 20g, each of which contains a circuit comprising a or more blocks of Figure 12, which are interconnected by means of the lines shown between the blocks. In addition, the schematic circuits shown specifically in the particular drawing of FIG. 20 are identified next to the corresponding block diagram in FIG. 12. The operation of the circuit in connection with the specific diagrams will now be described generally. . Referring first to Figure 20a, it is seen that the composite sync signal is sent in the input line 348 and is used to trigger a
multivibrateur monostable 400 qui possède des sorties com- monostable multivibrator 400 which has outputs
plémentaires dans les lignes 354 qui fournissent les signaux in the lines 354 that provide the signals
de cadence horizontale et de synchronisation horizontale. horizontal cadence and horizontal synchronization.
Le signal de synchronisation composite est également envoyé The composite sync signal is also sent
au circuit d'intégration de synchronisation verticale dési- to the vertical synchronization integration circuit desi-
gné par la référence générale 402, qui est raccordé à un compteur de synchronisation verticale 404 possédant une ligne de sortie 352 produisant un signal de synchronisation verticale lors de la quatrième impulsion large du signal de 402, which is connected to a vertical sync meter 404 having an output line 352 producing a vertical sync signal at the fourth wide pulse of the dubbing signal.
synchronisation verticale.vertical synchronization.
En se référant à la figure 20b, on voit que les Referring to Figure 20b, we see that the
signaux de synchronisation verticale et de cadence horizon- vertical synchronization and horizontal
tale sont appliqués par l'intermédiaire des lignes 352 et are applied via lines 352 and
354 ainsi que l'information de ligne paire ou de ligne im- 354 and even line or line information
paire dans la ligne 384 aboutissant à un décodeur de trame vidéo 408 qui contient deux bascules bistables 410 possédant pair in line 384 resulting in a video frame decoder 408 which contains two flip-flops 410 having
des lignes de sortie raccordées à des portes logiques, dési- output lines connected to logic gates, designated
gnées d'une manière générale par la référence 412 et qui délivrent une information de commande identifiant les quatre trames d'une séquence SNTC, les signaux de sortie de ces generalized by reference 412 and which issue control information identifying the four frames of a SNTC sequence, the output signals of these
portes étant vrais pour une impulsion brève de 2 microsecon- doors being true for a brief pulse of 2 microseconds
des pendant les lignes présélectionnées de chacune des tra- during the pre-selected lines of each of the
mes. Ainsi les sorties des portes logiques 412 sont raccor- my. Thus the outputs of logic gates 412 are connected
dées à un autre ensemble de portes NON-ET 414 qui, en asso- to another set of NAND gates 414 which, in combination
ciation avec les lignes 364, 366, 368 et 370 arrivant du compteur réalisant un comptage jusqu'à 1050/circuit logique 358, assurent la commande et par conséquent garantissent que l'information est synchronisée. Les portes logiques 414 With the lines 364, 366, 368 and 370 coming from the counter counting up to 1050 / logic circuit 358, control is provided and thus ensure that the information is synchronized. The logic gates 414
effacent ou pré-positionnent, de façon sélective, les bascu- selectively erase or pre-position
les bistables 416 et 418 comportant des lignes de sortie respectives 372 et 374, qui fournissent l'information d'identification d'image et de trame pour la mémoire PROM/ le générateur de signaux 376. Le circuit de la figure 20b the bistables 416 and 418 having respective output lines 372 and 374, which provide the picture and frame identification information for the PROM / the signal generator 376. The circuit of Fig. 20b
fournit également dans les lignes 375 des nombres de charge- also provides in lines 375
ment de bits ainsi qu'un signal de charge vidéo, qui sont envoyés au compteur effectuant un comptage jusqu'à 1050/ bits and a video load signal, which are sent to the counter counting up to 1050 /
circuit logique 358.logic circuit 358.
En ce qui concerne le compteur effectuant un compta- ge jusqu'à 1050/circuit logique représenté sur la figure 20c, les lignes 372 et 374 de transmission de l'information d'image et de l'information de trame ainsi que la ligne 354 de transmission des signaux d'horloge de synchronisation With respect to the counting counter up to 1050 / logic circuit shown in Fig. 20c, lines 372 and 374 for transmitting image information and frame information as well as line 354 transmission of synchronization clock signals
horizontale sont raccordées, ainsi que les lignes 375 de char- are connected, as well as lines 375 of
gement de données vidéo et de chargement de bits, à un comp- video data and bit loading, to a
teur 422 effectuant un comptage jusqu'à 1050 qui comporte 422 counting up to 1050 which includes
des lignes de sortie sélectionnées 424 aboutissant au cir- selected output lines 424 leading to the cir-
cuit logique désigné par la référence générale 426. De même l'ensemble des 12 lignes du compteur, y compris les 6 lignes 377 de transmission des bits de poids les plus élevés et les logic cooker designated by the general reference 426. Similarly all the 12 lines of the counter, including the 6 lines 377 transmission of the highest bits of bits and the
6 lignes 379 de transmission de bits de poids les plus fai- 6 lines 379 of bit transmission of the lowest weight
bles sont raccordées à des commutateurs 4-en-1 associés au circuit représenté sur la figure 20f comme cela sera décrit ci-après. Le circuit logique 426 comporte quatre lignes 427 raccordées au circuit intégré des bascules bistables, et les signaux envoyés par l'intermédiaire des lignes 427 sont commandés de façon cadencée par les bascules bistables 428 4-in-1 switches associated with the circuit shown in Figure 20f will be connected as will be described hereinafter. The logic circuit 426 comprises four lines 427 connected to the integrated circuit of the flip-flops, and the signals sent via the lines 427 are clocked by the flip-flops 428.
et délivrent dans les lignes 364, 366, 368 et 370, les si- and issue in lines 364, 366, 368 and 370, the
gnaux qui identifient les lignes horizontales 788, 263, 526 et 1051 respectivement, qui sont les premières lignes de chaque trame dans une séquence NTSC à quatre trames. Les bascules bistables 428 réalisent simplement une remise en These signals identify the horizontal lines 788, 263, 526 and 1051 respectively, which are the first lines of each frame in a four-frame NTSC sequence. The flip-flops 428 simply perform a reset
cadence des signaux à partir du circuit logique 426 conformé- the rate of the signals from the logic circuit 426 according to
ment à la cadence horizontale appliquée dans la ligne 430 à partir d'un multivibrateur monostable 432, qui est déclenché par le signal de cadence H dans la ligne 354. Les signaux de sortie dans les lignes 364, 366, 368 et 370 sont maintenus vrais uniquement pendant la durée de l'apparition de ligne correspondante. La ligne 370 est également raccordée à un at the horizontal rate applied in line 430 from a monostable multivibrator 432, which is triggered by the cadence signal H in line 354. The output signals in lines 364, 366, 368 and 370 are held true only for the duration of the appearance of the corresponding line. Line 370 is also connected to a
multivibrateur monostable 436 qui possède une ligne de sor- monostable multivibrator 436 which has a line of
tie 438 aboutissant à une porte NON-ET 440, qui est validée 438 leading to a NAND gate 440, which is validated
par la ligne 375 de chargement de données vidéo qui provo- by line 375 of video data loading which provokes
que la remise à l'état initial ou la remise en charge du that the restoration or restoration of the
compteur lorsque ce dernier a atteint l'état de comptage ter- counter when the latter has reached the ter-
minal de 1050.minal of 1050.
En ce qui concerne le compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 38o comme représenté sur la figure 20d, une impulsion de remise à l'état initial pré- sente dans la ligne 378 est envoyée à un compteur 450 qui possède un état de comptage terminal égal à 455 et qui est remis à l'état initial par l'impulsion de remise à l'état initial qui est synchronisée sur la ligne impaire correcte With respect to the counter counting up to 455 / PROM memory circuit 38o as shown in Fig. 20d, a reset pulse present in line 378 is sent to a counter 450 which has a terminal count equal to 455 which is reset by the reset pulse which is synchronized on the correct odd line
telle que déterminée par le circuit de synchronisation 360. as determined by the synchronization circuit 360.
Le compteur 450 est commandé de façon cadencée par un signal d'horloge à 3,58 MHz d'enregistrement présent dans la ligne 238 et comporte des lignes de sortie 452 qui commandent une mémoire morte programmable (PROM) 454 comportant des lignes de sortie 456, 458, 460 et 462 dans lesquelles des signaux vrais sont transmis aux adresses correctes conformément au programme présent dans la mémoire aux adresses déterminées par les signaux provenant du compteur par l'intermédiaire des lignes 452. Les lignes de sortie de la mémoire PROM 454 sont commandées de façon cadencée par l'intermédiaire des bascules bistables 464 et délivrent des signaux dans les The counter 450 is clocked at a record 3.58 MHz clock in line 238 and has output lines 452 which control a programmable read only memory (PROM) 454 with output lines 456. , 458, 460 and 462 in which true signals are transmitted to the correct addresses according to the program present in the memory at the addresses determined by the signals from the counter via lines 452. The output lines of the PROM 454 are clocked through the flip-flops 464 and provide signals in the
lignes de sortie 466, 468, 386, 472, -385 et 388, qui abou- exit lines 466, 468, 386, 472, -385 and 388, which
tissent à différents emplacements du circuit, y compris le générateur de séquence d'horloge 346 ainsi que le circuit de mémoire PROM/générateur de signaux 376, le générateur d'adresses 382 et le circuit de synchronisation 360. De façon plus spécifique, la ligne 456 partant de la mémoire PROM 454 envoie une impulsion.de charge qui est transmise de façon cadencée par l'intermédiaire des bascules bistables weave at different circuit locations, including the clock sequence generator 346 as well as the PROM memory / signal generator circuit 376, the address generator 382 and the synchronization circuit 360. More specifically, the line 456 from the PROM 454 sends a load pulse which is transmitted clockwise via the flip-flops
464, la ligne de sortie Q 466 envoyant une commande de char- 464, the exit line Q 466 sending a command of
ge au compteur 450, tandis que la sortie Q 468 commande de façon cadencée une seconde bascule bistable de type D 476, qui envoie l'information d'identification de ligne paire ou impaire pour une ligne de télévision particulière dans les to the counter 450, while the Q output 468 clockically drives a second D-type flip-flop 476, which sends the even or odd line identification information for a particular television line into the
lignes de sortie 384 et 478. La ligne 478 est également rac- exit lines 384 and 478. Line 478 is also connected to
cordée en retour à une entrée d'adresses du compteur 450,- strung back to an address input of the counter 450, -
effectuant un comptage jusqu'à 455, et positionne le êomp- counting up to 455, and positions the
teur pour qu'il introduise alternativement les nombres 246 et 247 dans des lignes successives de télévision de telle to insert alternately the numbers 246 and 247 in successive television lines of such
manière qu'à la fin de deux lignes, on obtiendra 455 compta- at the end of two lines, we will obtain 455 accounts.
ges qui correspondent au nombre total de l'ensemble des cycles de la sousporteuse, qui apparaissent dans deux lignes de télévision. La ligne 458 arrivant de la mémoire PROM 454 est commandée de façon cadencée au moyen de la bascule bista- ble de type D 464 et délivre un signal de séquence d'horloge à la ligne 385. La ligne de sortie Q 472 est raccordée à un multivibrateur monostable 480 et à la bascule bistable de type D 482 et délivre dans la ligne 387 un signal de fin de séquence qui est envoyé au générateur de séquence d'horloge which correspond to the total number of all cycles of the subcarrier, which appear in two television lines. The line 458 arriving from the PROM 454 is clocked clockwise by means of the D-type flip-flop 464 and outputs a clock sequence signal to the line 385. The Q-output line 472 is connected to a digital clock. monostable multivibrator 480 and the D-type flip-flop 482 and delivers in line 387 an end-of-sequence signal which is sent to the clock sequence generator
346. La ligne 460 arrivant de la mémoire PROM 454 est comman- 346. Line 460 arriving from PROM 454 is
dée de façon cadencée par l'intermédiaire de la bascule bi- periodically via the bi-directional rocker
stable 464 et délivre à la ligne 386 un signal de commande de mots de synchronisation qui est envoyé au générateur de séquence d'horloge 346 ainsi qu'au générateur d'adresses 382, stable 464 and delivers on line 386 a synchronization word control signal which is sent to the clock sequence generator 346 as well as to the address generator 382,
qui commande le circuit de mémoire PROM/générateur de si- which controls the memory circuit PROM / generator of
gnaux 376. La ligne de sortie 462 arrivant de la mémoire PROM 454 est commandée de façon cadencée par l'intermédiaire d'une bascule bistable 464 et délivre dans la ligne 388 un 376. The output line 462 coming from the PROM 454 is clocked clockwise via a flip-flop 464 and delivers in line 388 a
_20 créneau d'un cycle de sous-porteuse, qui est envoyé au cir- _20 slot of a sub-carrier cycle, which is sent to the circuit
cuit de synchronisation 360.cooked synchronization 360.
En ce qui concerne le circuit de mémoire PROM/généra- With regard to the PROM / general memory circuit
teur de signaux 376 et en se référant à la figure 20f, on voit que l'information d'image et l'information de trame présentes respectivement dans la ligne 372 et dans la ligne 374 sont envoyées aux mémoires mortes programmables PROM 376 ainsi qu'à la ligne 384, qui identifie si une ligne de 376 and referring to FIG. 20f, it can be seen that the image information and the frame information present in line 372 and in line 374 respectively are sent to the PROM 376 programmable ROMs and at line 384, which identifies whether a line of
télévision est une ligne paire ou une ligne impaire, et cet- television is an even line or an odd line, and this
te information est envoyée à trois adresses de la mémoire PROM 376. Une autre information d'adresses est produite par un générateur d'adresses de séquence 480, qui est commandé de façon cadencée par le signal d'horloge à 3,58 MHz présent dans la ligne 238 et est effacé par le signal de commande de mots de synchronisation présent dans la ligne 386. Le générateur d'adresses 480 comporte les lignes de sortie 482 qui aboutissent à quatre entrées d'adresses de la mémoire PROM 376 et simultanément, un signal produit par le numéro de ligne 1050, qui est envoyé à la ligne 370 et est mis en this information is sent to three addresses of the PROM 376. Another address information is generated by a sequence address generator 480, which is clocked by the 3.58 MHz clock signal present in the line 238 and is cleared by the synchronization word control signal present in the line 386. The address generator 480 has the output lines 482 which result in four address inputs of the PROM 376 and simultaneously a signal produced by line number 1050, which is sent to line 370 and is
séquence par l'intermédiaire de deux multivibrateurs mono- sequence through two mono multivibrators
stables 483 et 484, est transmis dans la ligne 486 qui abou- 483 and 484, is transmitted in line 486 which
tit également à l'une des lignes de transmission d'adresses also to one of the address transmission lines
de la mémoire PROM 376. Le premier multivibrateur 483 retar- PROM 376. The first multivibrator 483 retar-
de le déclenchement du second multivibrateur 484 jusqu'à ce que l'intervalle de suppression horizontale-se soit terminé, puis le multivibrateur transmet un signal actif dans la ligne 486 pendant un intervalle de temps correspondant à l'intervalle des données vidéo. Ceci fournit le mot unique provenant du circuit 376 et devant être inséré dans le flux des données au cours du signal vidéo actif pendant une ligne de chacune des quatre trames, en vue de son utilisation par le système de servocommande en vue d'obtenir l'information from tripping the second multivibrator 484 until the horizontal blanking interval has ended, and then the multivibrator transmits an active signal in line 486 for a time interval corresponding to the interval of the video data. This provides the unique word from circuit 376 to be inserted into the data stream during the active video signal during one line of each of the four frames, for use by the servo system to obtain the signal. information
de synchronisation verticale. L'information de sortie prove- vertical synchronization. The output information
nant de la mémoire PROM 376 apparaît dans les lignes 488 qui sont commandées de façon cadencée par l'intermédiaire des bascules bistables de type D 490 et délivrent huit bits d'information dans les lignes 341 qui sont raccordées au PROM 486 appears in lines 488 which are clocked through D-type flip-flops 490 and provide eight bits of information in lines 341 which are connected to
commutateur 4-en-1 491.4-in-1 switch 491.
L'information, qui est envoyée par le circuit de mémoire PROM/le générateur de signaux 376, contient l'information ID 1 et l'information ID 2 aux emplacements des dixième et douzième cycles de la séquence à douze cycles, ainsi que l'information d'image et l'information de trame dans le onzième cycle. A ce sujet dans les lignes impaires de télévision, l'information ID lest le nombre décimal codé binaire 2 et l'information ID 2 est le nombre décimal codé binaire 10. De façon analogue pour les lignes paires de télévision, l'information ID 1 est. le nombre décimal codé binaire 1 et l'information ID 2 est le nombre décimal codé binaire 40. L'information de cadrage identifie l'image, que ce soit la première ou la seconde image de la séquence du système NTSC, ainsi que la première ou la seconde trame de The information, which is sent by the PROM memory circuit / signal generator 376, contains the information ID 1 and the information ID 2 at the locations of the tenth and twelfth cycles of the twelve-cycle sequence, as well as the image information and frame information in the eleventh cycle. On this subject in the odd television lines, the information ID is the binary coded decimal number 2 and the information ID 2 is the binary coded decimal number 10. Similarly for the paired television lines, the information ID 1 is. the binary coded decimal number 1 and the information ID 2 is the binary coded decimal number 40. The registration information identifies the image, whether it is the first or the second image of the NTSC system sequence, as well as the first one. or the second frame of
cette séquence. En utilisant à la fois l'information d'ima- this sequence. By using both the image information
ge et l'information de trame, on peut déterminer suivant ge and the frame information, we can determine
une base ligne après ligne la trame spécifique de la séquen- a line-by-line basis the specific frame of the sequence
ce à quatre trames. Comme cela a été mentionné précédemment, le numéro de ligne horizontale des lignes pour une séquence complète à quatre trames (ou pour une séquence complète à 8 trames pour le système PAL ou le système SECAM) est introduit de préférence dans le onzième cycle de la séquence de synchronisation numérique et ceci est effectué grâce au fonctionnement sélectif des commutateurs 4-en-1 491. A ce sujet les lignes 341 délivrent les données provenant de la mémoire PROM 376 et ces données sont transmises par l'inter- médiaire des commutateurs 491, hormis pendant le onzième cycle, lorsque l'information de cadrage est transmise. Ceci est réalisé grâce à une commande sélective des commutateurs 491 de manière qu'ils transmettent de façon séquentielle les données pour le mot A provenant des lignes 377, des this to four frames. As mentioned previously, the horizontal line number of the lines for a complete four-frame sequence (or for a complete 8-frame sequence for PAL or SECAM) is preferably introduced in the eleventh cycle of the sequence This is achieved by the selective operation of the 4-to-1 switches 491. In this regard the lines 341 output the data from the PROM 376 and these data are transmitted through the switches 491. except during the eleventh cycle, when the framing information is transmitted. This is achieved by selective control of the switches 491 so that they sequentially transmit the data for the word A from lines 377,
données pour le mot B provenant des lignes 379 et des don- nées pour le mot C provenant des lignes d'entrée restantes data for word B from lines 379 and data for word C from remaining input lines
381, produites par un circuit non représenté. 381, produced by a circuit not shown.
Pour commander la commutation du commutateur 491, le signal de séquence d'horloge présent dans la ligne 385 est utilisé pour déclencher un multivibrateur monostable 493 à la fin de la séquence d'horloge, c'est-àdire à la fin To control the switching of the switch 491, the clock sequence signal present in the line 385 is used to trigger a monostable multivibrator 493 at the end of the clock sequence, that is, at the end.
des 9 premiers cycles de la séquence de synchronisation re- the first 9 cycles of the synchronization sequence re-
présentée sur la figure 6(2). Le multivibrateur monostable 493 fournit un retard égal à un cycle de la séquence, à savoir de façon spécifique le cycle contenant l'information ID 1, puis déclenche un second multivibrateur monostable 497, qui délivre dans les lignes 499 une impulsion d'une durée d'un cycle, qui commande les bascules bistables 501 shown in Figure 6 (2). The monostable multivibrator 493 provides a delay equal to one cycle of the sequence, specifically the cycle containing the information ID 1, then triggers a second multivibrator monostable 497, which delivers in the lines 499 a pulse of a duration of a cycle, which controls the flip-flops 501
et 503 de manière à synchroniser les signaux de comman- and 503 so as to synchronize the control signals
de d'adresses dans les lignes 505 et 507 aboutissant aux number of addresses in lines 505 and 507 leading to
sélecteurs de données d'adresses 491, avec les données d'en- address data selectors 491, with the data of
trée. Les bascules bistables 501 et 503 possèdent des li- Tree. The flip-flops 501 and 503 have
gnes de sortie 505 et 507 aboutissant aux commutateurs 4-en- output lines 505 and 507 terminating at the switches 4-in
1 491 et produisent les adresses pour la sélection séquen- 1,491 and produce the addresses for sequential selection.
tielle des lignes 377, 379 et 381 au cours du onzième cycle, puis sélectionnent les lignes 341 pour le douzième cycle contenant l'information ID 2, et conservent cette adresse jusqu'à la fin de la séquence suivante d'horloge intervenant lors de la ligne horizontale suivante. Les bascules bistables sont commandées de façon cadencée par le signal d'horloge à ,7 MHz d'enregistrement circulant dans la ligne 239, de sorte que les trois mots A, B et C peuvent être introduits dans le cycle unique de la séquence, qui apparaît à la lines 347, 379 and 381 during the eleventh cycle, then select the lines 341 for the twelfth cycle containing the information ID 2, and keep this address until the end of the following clock sequence occurring during the next horizontal line. The flip-flops are clocked by the 7 MHz recording clock signal flowing in line 239, so that the three words A, B and C can be introduced into the single cycle of the sequence, which appears at the
séquence de 3,58 MHz.3.58 MHz sequence.
La mémoire PROM 376 délivre également le chiffre 5 codé en binaire qui est utilisé dans les neuf cycles de la séquence d'horloge précédemment décrite en référence à la figure 6. Une fois que les données ont été transmises de façon cadencée par l'intermédiaire des bascules bistables 490 en utilisant le signal d'horloge à 3,58 MHz envoyé par l'intermédiaire de la ligne 238, les données présentes dans les lignes 342 sont envoyées aux commutateurs 2-en-1 340, The PROM 376 also outputs the binary coded digit which is used in the nine cycles of the previously described clock sequence with reference to FIG. 6. Once the data has been transmitted clockwise via the 490 flip-flops using the 3.58 MHz clock signal sent through line 238, the data in lines 342 are sent to the 2-to-1 switches 340,
qui sont représentés sur la figure 20g. which are shown in Figure 20g.
Comme représenté sur cette figure, les commutateurs sélectionnent soit les lignes 342, soit les lignes 348 et transmettent les données provenant des lignes sélectionnées dans les lignes de sortie 492, et les données sont remises en cadence par l'intermédiaire de bascules bistables de type D 495 et apparaissent dans lés lignes 48 qui aboutissent aux commutateurs 50 et 52 représentés sur la figure 1. On notera que les bascules bistables 495 sont commandées de façon cadencée en utilisant le signal d'horloge à 10,7 MHz As shown in this figure, the switches select either the lines 342 or the lines 348 and transmit the data from the selected lines in the output lines 492, and the data is rescheduled via D-type flip-flops. 495 and appear in the lines 48 which lead to the switches 50 and 52 shown in FIG. 1. Note that the flip-flops 495 are controlled in a clocked manner using the 10.7 MHz clock signal
d'enregistrement, qui est envoyé dans la ligne 239 qui abou- registration, which is sent in line 239 which
tit à l'entrée des signaux d'horloge de la bascule bistable 495, tandis que les données provenant de la mémoire PROM 376 sont transmises en utilisant une cadence d'horloge de 3,58 MHz. Par conséquent si les données transmises par la mémoire PROM possèdent une durée égale à un cycle du signal d'horloge à 3,58 MHz, elles seront transmises de façon cadencée trois fois dans les lignes 48, en utilisant le signal d'horloge à 10,7 MHz. Ainsi l'information ID 1 et l'information ID 2 sont répétées trois fois. dans le flux des données présent dans la ligne 48. Cependant, en ce qui concerne la séquence d'horloge "005" décrite en référence à la figure 6, le nombre 5 est seulement transmis dans les lignes 492 par le commutateur 340 au cours du cycle final de l'intervalle d'horloge à 10,7 MHz ou, en d'autres termes, pendant le dernier tiers de cycle de l'intervalle d'horloge à 3,58 MHz. Ceci est réalisé en utilisant la ligne 496 pour autoriser uniquement la transmission du nombre 5 dans les the data from the PROM 376 is transmitted using a clock rate of 3.58 MHz. Therefore, if the data transmitted by the PROM has a duration equal to one cycle of the 3.58 MHz clock signal, it will be transmitted clockically three times in the lines 48, using the clock signal. , 7 MHz. Thus the information ID 1 and the information ID 2 are repeated three times. in the data stream present in line 48. However, with respect to the clock sequence "005" described with reference to FIG. 6, the number 5 is only transmitted in the lines 492 by the switch 340 during the final cycle of the clock interval at 10.7 MHz or, in other words, during the last third of the clock cycle at 3.58 MHz. This is done using line 496 to allow only the transmission of the number 5 in the
lignes 492 en utilisant cet intervalle de temps désiré. Lors- lines 492 using this desired time interval. Lors-
que la ligne 496 est au niveau haut, le commutateur 340 délivre des zéros dans toutes les lignes de sortie 492 et la bascule bistable de type D 494, qui est commandée par le générateur de séquence d'horloge 346, est tenue de délivrer ce niveau pendant les deux premiers tiers de chaque cycle de la sous-porteuse, au cours des neuf cycles o la séquence d'horloge "005" doit être produite. Le signal de fin de that line 496 is high, switch 340 provides zeros in all output lines 492 and D flip-flop 494, which is controlled by clock sequence generator 346, is required to deliver this level. during the first two thirds of each cycle of the sub-carrier, during the nine cycles where the clock sequence "005" is to be generated. The end signal
séquence présente dans la ligne 387 invalide la bascule bi- sequence in line 387 invalidates the two-way flip-flop
stable 494 à la fin des neuf cycles de la séquence d'horloge. stable 494 at the end of the nine cycles of the clock sequence.
Par ailleurs le commutateur 2-en-1 340 effectue une sélection entre les lignes 342 et 348 grâce à la commande de la ligne de sélection 498 qui, lorsqu'elle se trouve au niveau bas, sélectionne les lignes 348 et, lorsqu'elle se trouve au niveau haut, sélectionne les lignes 342. La ligne 498 est commandée par une bascule bistable 500 et est prépositionnée par le signal de séquence d'horloge présent dans la ligne 385 et est commandée de façon cadencée par la ligne 502 qui est raccordée à un multivibrateur monostable 504 déclenché par un signal de commande de mots de synchronisation présent On the other hand, the 2-in-1 switch 340 selects between the lines 342 and 348 by the control of the selection line 498 which, when it is at the low level, selects the lines 348 and, when is at the high level, selects the lines 342. The line 498 is controlled by a flip-flop 500 and is prepositioned by the clock sequence signal present in the line 385 and is clocked clockwise by the line 502 which is connected to a monostable multivibrator 504 triggered by a synchronization word control signal present
dans la ligne 386.in line 386.
Le circuit de la figure 20g assume également une autre fonction qui protège de façon efficace le circuit de détection de synchronisation de mots dans les décodeurs 138 et 140. A ce sujet la synchronisation de mots est détectée grâce à une détection de la séquence "005", qui comporte 24 zéros consécutifs suivis par les états logiques 101. Etant donné que cette séquence "005" est délivrée pendant la The circuit of FIG. 20g also assumes another function that effectively protects the word synchronization detecting circuit in the decoders 138 and 140. In this regard the word synchronization is detected by detecting the "005" sequence. , which has 24 consecutive zeros followed by the logic states 101. Since this sequence "005" is delivered during the
séquence de synchronisation, elle devrait être détectée uni- synchronization sequence, it should be detected uni-
quement pendant cet intervalle de temps et le circuit de la during this time interval and the circuit of the
figure 20g empêche l'apparition de cette séquence à un ins- Figure 20g prevents the appearance of this sequence at a
tant autre que pendant la séquence de synchronisation. Ceci est réalisé en forçant le bit de poids le plus faible des mots numériques à 8 bits à une valeur d'état logique 1 à tout moment o les mots contiennent tous les zéros logiques other than during the synchronization sequence. This is accomplished by forcing the least significant bit of the 8-bit digital words to a logical state value 1 at any time where the words contain all logical zeros.
pendant la partie vidéo active du flux de données, c'est-à- during the active video portion of the data stream, that is,
dire à tout moment autre que pendant la séquence de synchro- say at any time other than during the sync sequence.
nisation. Ceci est obtenu à l'aide d'une porte NON-ET 508 nization. This is achieved using a 508 NAND gate
aux entrées de laquelle sont raccordées les lignes de trans- whose inputs are connected to the transmission lines
mission de données 38 et délivrant un signal de sortie qui est envoyé à l'entrée D d'une bascule bistable 509 lorsque tous-les zéros sont présents dans les lignes 38. Une ligne 511 partant de la bascule bistable 500 invalide de façon effective la bascule bistable 509 pendant la séquence de synchronisation de telle manière qu'un 1 logique ne sera pas transmis pendant le temps pendant lequel les zéros consécu-. data mission 38 and delivering an output signal which is sent to the input D of a flip-flop 509 when all-zeros are present in the lines 38. A line 511 starting from the flip-flop 500 effectively invalidates the Bistable flip-flop 509 during the synchronization sequence such that a logical 1 will not be transmitted during the time during which the trailing zeros.
tifs doivent être présents. Cependant au cours de l'interval- must be present. However, during the interval
le de temps pendant lequel la partie vidéo active apparait, toutes les fois que tous les zéros logiques sont présents dans les lignes vidéo 38, la bascule bistable 509 délivrera dans la ligne 515 un signal de sortie qui prépositionne une bascule bistable 517 et la force à passer au niveau logique the time during which the active video portion appears, whenever all the logical zeros are present in the video lines 38, the flip-flop 509 will deliver in the line 515 an output signal which pre-positions a flip-flop 517 and forces it to go to the logical level
1, comme cela est désiré.1, as desired.
La partie restante du schéma-bloc représenté sur la figure 12, pour lequel le circuit spécifique n'a pas été The remaining part of the block diagram shown in FIG. 12, for which the specific circuit has not been
décrit, concerne le circuit de synchronisation 360 représen- described, relates to the synchronization circuit 360 representing
té sur la figure 20e et qui délivre le signal de remise à l'état initial au compteur effectuant un comptage jusqu'à 455/circuit de mémoire PROM 380, à l'instant approprié, en 20e, which delivers the reset signal to the counter counting up to 455 PROM memory circuit 380, at the appropriate time, in accordance with FIG.
garantissant que la phase de la sous-porteuse est synchroni- guaranteeing that the phase of the sub-carrier is synchronized
sée sur la synchronisation horizontale. En d'autres termes, le circuit représenté sur la figure 20e détermine que la phase de la sous-porteuse est synchronisée par rapport à la on horizontal synchronization. In other words, the circuit shown in FIG. 20e determines that the phase of the subcarrier is synchronized with respect to the
synchronisation horizontale en s'assurant que la synchroni- horizontal synchronization by ensuring that synchronization
sation horizontale est réglée en phase de manière à appa- horizontal position is adjusted in phase so as to
raître au milieu d'un cycle de la sous-porteuse. Le circuit établit essentiellement la relation paire ou impaire des lignes en prenant une décision concernant l'emplacement de in the middle of a subcarrier cycle. The circuit essentially establishes the even or odd relationship of the lines by making a decision regarding the location of
la synchronisation horizontale par rapport à la sous-por- horizontal synchronization with respect to the sub-por-
teuse et, ensuite, en conservant la relation de telle maniè- and then maintaining the relationship in such a way as to
re que les lignes désirées comme étant impaires sont toujours impaires et que les lignes paires sont toujours paires. Par re that the lines desired as odd are always odd and even lines are always even. By
conséquent le circuit définit si une ligne est paire ou im- therefore the circuit defines whether a line is even or im-
paire et maintient cette relation pendant l'ensemble de l'en- pair and maintains this relationship throughout the entire
registrement des données de sorte qu'il ne se pose aucun registration of data so that it does not arise
problème concernant cette relation au cours de la reproduc- problem concerning this relationship during the reproductive
tion ultérieure.later.
Pour cette prise de décision, en se référant à la For this decision making, referring to the
figure 20e, on voit que le signal de synchronisation horizon- figure 20e, we see that the horizon synchronization signal
tale provenant du séparateur de synchronisation 350 est envoyé tale from synchronization separator 350 is sent
par l'intermédiaire de la ligne 354 à un multivibrateur mono- via line 354 to a mono multivibrator
stable 510 de centrage qui peut déphaser en avant ou stable centering 510 which can phase shift forward or
en arrière la synchronisation horizontale, comme consé- horizontal synchronization, as
quence de la commande de la conduction d'un transistor 512 qui peut modifier la largeur des impulsions de sortie du multivibrateur monostable 510. Le signal de sortie de ce multivibrateur monostable 510 apparait dans la ligne 513, qui est raccordée à un autre multivibrateur monostable 514 qui transmet une impulsion relativement étroite dans la ligne 516 qui est raccordée à une porte NON-ET 518 d'une conduction control of a transistor 512 which can change the width of the output pulses of the monostable multivibrator 510. The output signal of this monostable multivibrator 510 appears in the line 513, which is connected to another monostable multivibrator 514 which transmits a relatively narrow pulse in line 516 which is connected to a NAND gate 518 of a
part directement et d'autre part également par l'intermé- directly and on the other hand also through
diaire d'une ligne 519 et d'un certain nombre de composants 520 qui fournissent un retard de propagation. Lorsque le of a line 519 and a number of components 520 which provide a propagation delay. When the
signal désignant qu'une ligne est paire ou impaire et appa- signal indicating that a line is even or odd and
raissant dans la ligne 384 est également envoyé à la porte NON-ET 518, cette dernière transmet dans la ligne 522 une impulsion extrêmement étroite de 20-30 nanosecondes, qui commande de façon cadencée une bascule bistable 524, dont l'entrée D est alimentée par un cycle de la sousporteuse par l'intermédiaire de la ligne 388. Le signal définissant le caractère pair ou impair et présent dans la.ligne 384 est synchronisé sur la sous-porteuse et est également envoyé par l'intermédiaire de l'inverseur 526 à une entrée d'une porte NON-ET 527, dont les autres entrées sont alimentées par la ligne 516 et par la ligne 519 à partir du circuit de retard in line 384 is also sent to the NAND gate 518, the latter transmits in the line 522 an extremely narrow pulse of 20-30 nanoseconds, which clockically controls a flip-flop 524, whose input D is fed by a cycle of the subcarrier via the line 388. The signal defining the odd or even character and present in the line 384 is synchronized to the subcarrier and is also sent via the inverter 526 to an input of a NAND gate 527, whose other inputs are fed by line 516 and line 519 from the delay circuit
de propagation 520, de sorte que la porte NON-ET 527 déli- 520, so that the NAND gate 527
vre également dans la ligne 528 une impulsion étroite de 20- also in line 528 a narrow impulse of 20-
nanosecondes, qui est inversée par l'inverseur 530 et est envoyée par l'intermédiaire de la ligne 532 à une entrée de cadence d'une seconde bascule bistable 534, dont l'entrée nanoseconds, which is inverted by the inverter 530 and is sent via the line 532 to a rate input of a second flip-flop 534, whose input
D est également alimentée par la ligne 388. Ainsi les bascu- D is also powered by line 388. Thus the
les bistables 524 et 534 sont commandées de façon.cadencée the bistables 524 and 534 are controlled accordingly.
par des signaux qui sont synchronisés sur la cadence horizon- by signals that are synchronized with the horizontal pace
tale H qui fournit les signaux de cadencement circulant dans tale H which provides the timing signals flowing in
les lignes 536 et 538 et qui sont introduits dans les bascu- lines 536 and 538 and which are introduced in the
les bistables du type D 540 et 542 en utilisant le signal synchronisé de sous-porteuse présent dans la ligne 384, et D-type bifolds 540 and 542 using the synchronized subcarrier signal present in line 384, and
fournissent quatre conditions possibles aux sorties des bas- provide four possible conditions for the outputs of
cules bistables 540 et 542, c'est-à-dire que l'un des signaux 540 and 542, that is, one of the signals
d'horloge ou les deux signaux d'horloge envoyés par l'inter- clock or the two clock signals sent by the
médiaire des lignes 532 et 522 peuvent être situés à l'inté- lines 532 and 522 may be located within
rieur ou à l'extérieur du créneau. Le circuit logique et les autres circuits, désignés par la référence générale 544, examinent ces conditions possibles et délivrent dans la ligne 546 un signal qui commande effectivement la conduction inside or outside the niche. The logic circuit and the other circuits, designated by the general reference 544, examine these possible conditions and deliver in line 546 a signal which effectively controls the conduction
du transistor 512 de manière à avancer ou à retarder la posi- of transistor 512 so as to advance or delay the
tion de synchronisation horizontale de manière à sélectionner nettement un cycle de la sous-porteuse au centre de laquelle la synchronisation horizontale doit être située. Le signal d'horloge à 3,58 MHz présent dans la ligne 238 commande de façon cadencée une bascule bistable 550 dont l'entrée D est alimentée par l'intermédiaire de la ligne 552 arrivant du multivibrateur monostable 514. La sortie 558 de la bascule bistable 550 est accouplée par l'intermédiaire d'un ensemble de composants 554, qui fournissent un retard de transmission, à une entrée d'une porte NON-ET 556, dont une seconde entrée est alimentée directement par la ligne 558. La porte NON-ET horizontal synchronization so as to clearly select a cycle of the sub-carrier at the center of which the horizontal synchronization is to be located. The 3.58 MHz clock signal present in the line 238 clockically controls a flip-flop 550 whose input D is fed via the line 552 arriving from the monostable multivibrator 514. The output 558 of the flip-flop Bistable 550 is coupled via a set of components 554, which provide a transmission delay, to an input of a NAND gate 556, a second input of which is fed directly by line 558. The gate NO -AND
556 délivre,' à partir du signal fourni par la bascule bista- 556 delivers, 'from the signal provided by the bistable flip-flop
ble 550, une impulsion étroite circulant dans la ligne 560 550, a narrow pulse flowing in line 560
et qui valide la porte NON-ET 562 de manière qu'elle produi- and which validates the NAND gate 562 so that it produces
se l'impulsion de remise à l'état initial qui est transmise dans la ligne 378 lorsque le signal présent dans la ligne 564 est activé par le circuit 544. Ainsi l'impulsion de remise à-l'état initial apparaît à un instant qui se situe précisément au milieu d'un cycle de la sous-porteuse et de the reset pulse which is transmitted in line 378 when the signal present in line 564 is activated by circuit 544. Thus the reset pulse appears at a time which is precisely in the middle of a cycle of the subcarrier and
ce fait ramène toujours à l'état initial le compteur effec- this fact always returns to the initial state the actual counter
tuant un comptage jusqu'à 455, à l'instant correct dans une killing a count up to 455, at the correct moment in a
ligne impaire.odd line.
Le signal de télévision traité, contenant la séquen- The processed television signal, containing the sequence
ce de synchronisation numérique, est envoyé aux huit lignes 48, qui aboutissent aux commutateurs 50 et 52, dont l'un est this digital synchronization, is sent to the eight lines 48, which lead to the switches 50 and 52, one of which is
représenté en détail sur les figures 18a et 18b qui consti- shown in detail in Figures 18a and 18b which constitute
tuent, ensemble, un circuit électrique schématique du commu- together, a schematic electrical circuit of the
tateur 52 et du circuit de décodage d'identification de ligne, qui est utilisé pour commander les commutateurs 128 52 and the line identification decoding circuit, which is used to control the switches 128.
et 130 par l'intermédiaire de la ligne 142, à partir du cir- and 130 through line 142, from the cir-
cuit logique 200. En se référant tout d'abord à la figure 18a, on voit que les huit lignes 48 contenant les données 200. Referring first to Figure 18a, we see that the eight lines 48 containing the data
devant être enregistrées sont raccordées à un ensemble d'en- to be recorded are connected to a set of
trées d'un commutateur 2-en-1 580, qui effectue une sélection a 580 2-in-1 switch, which makes a selection
entre les lignes 48 et les ensembles de lignes 148 véhicu- between lines 48 and 148 sets of lines
lant les données reproduites provenant du circuit 140 de dé- the data reproduced from circuit 140 of
codage, de traitement des défauts, d'acquisition des signaux d'horloge et de mise sous forme de caractères. Les lignes 148 possèdent des signaux de niveauKMECL, qui sont convertis encoding, fault processing, acquisition of clock signals and character formatting. Lines 148 have KMECL level signals, which are converted
en niveaux TTL par des circuits désignés d'une manière géné- in TTL levels by circuits designated in a general manner
rale par la référence 582, et toutes les entrées, hormis l'entrée prévue pour le bit de parité, sont raccordées aux 582, and all inputs, except the input for the parity bit, are connected to the
bornes autres des commutateurs 2-en-1 580. Pendant l'en- terminals other than 2-in-1 switches 580. During the
registrement, les lignes 48 sont sélectionnées et au cours de la reproduction, les lignes 148 sont sélectionnées. A ce sujet on notera que l'ensemble du circuit représenté sur les figures 18a et 18b est doublé et qu'un ensemble de lignes provenant des circuits décodeurs dans l'un des canaux est constitué de lignes 146, tandis que les lignes provenant du circuit décodeur de l'autre canal sont constituées par des lignes 148. La sélection de l'un ou l'autre des ensembles de lignes d'entrée aboutissant au commutateur 2-en-1 580 est commandée par une ligne 586 qui est commandée par un circuit recording, the lines 48 are selected and during the reproduction, the lines 148 are selected. In this regard, it should be noted that the entire circuit represented in FIGS. 18a and 18b is doubled and that a set of lines coming from the decoder circuits in one of the channels consists of lines 146, while the lines coming from the circuit The decoder of the other channel is constituted by lines 148. The selection of one or other of the sets of input lines leading to the 2-in-1 switch 580 is controlled by a line 586 which is controlled by a circuit
logique en réponse à la sélection d'une opération d'enregis- logic in response to the selection of a save operation
* trement ou de reproduction. Lorsque le niveau dans la ligne* Truly or reproduction. When the level in the line
586 est bas, les lignes 48 véhiculant le signal de télé- 586 is low, the lines 48 conveying the tele-
vision traité devant être enregistré sont sélectionnées et le signal est transmis par l'intermédiaire du commutateur 580 en vue d'être éventuellement envoyé aux mémoires RAM 2 et RAM 4. Lorsque le niveau est élevé ou haut, le signal de télévision traité reproduit est reçu du décodeur et est transmis par l'intermédiaire du commutateur 581 en vue The processed image to be recorded is selected and the signal is transmitted via switch 580 for eventual sending to RAM 2 and RAM 4. When the level is high or high, the reproduced processed television signal is received. decoder and is transmitted via switch 581 for
d'être éventuellement appliqué aux mémoires. to be eventually applied to the memories.
Les lignes de transmission des données 548 incluent également une ligne de transmission du bit de parité, qui The data transmission lines 548 also include a transmission line of the parity bit, which
n'est pas raccordéeau commutateur 2-en-1, mais est raccor- is not connected to the 2-in-1 switch, but is connected
dée au contraire directement à une entrée d'un registre à décalage 584. Le commutateur 2-en-1 580 possède également on the contrary directly to an input of a shift register 584. The 2-in-1 switch 580 also has
des entrées de signaux d'horloge qui comprennent les si- clock signal inputs which include the
gnaux d'horloge de reproduction à 1,6 MHz et à 4,8 MHz re- 1.6 MHz and 4.8 MHz reproduction clock
çus de la part du décodeur par l'intermédiaire des lignes 590 et 1328 et des lignes 1332 et 594 respectivement, et des signaux d'horloge d'enregistrement à 3,58 MHz et 10,7 MHz reçus de la part du circuit générateur de signaux d'horloge d'entrée (figure 11) par l'intermédiaire des lignes 238 et 592 et par l'intermédiaire des lignes 239 et 596 respective- ment. Comme cela a été décrit précédemment en référence au schéma-bloc de la figure 1, la cadence d'horloge des données en parallèle à 8 bits, qui sont reçues dans les lignes 48 par le commutateur 2-en-1 580 en vue de leur inscription dans from the decoder via lines 590 and 1328 and lines 1332 and 594 respectively, and 3.58 MHz and 10.7 MHz recording clock signals received from the generator circuit of input clock signals (FIG. 11) via lines 238 and 592 and through lines 239 and 596 respectively. As previously described with reference to the block diagram of FIG. 1, the clock rate of the 8-bit parallel data, which are received in the lines 48 by the 2-in-1 switch 580 for their inscription in
les mémoires à accès direct 60-66 pendant l'opération d'enre- the random access memories 60-66 during the recording operation
gistrement, est essentiellement la cadence d'échantillonnage de 10,7 MHz, tandis que les données en parallèle à 9 bits, qui sont reçues de la part des décodeurs par les lignes 146 ou 148 au cours de l'opération de reproduction, circulent à la cadence de 4,8 MHz. Les données reçues sont transmises aux mémoires 60-66 sous la forme de données en parallèle à 24 bits à une cadence de 3,58 MHz au cours des opérations d'enregistrement et à une cadence de 1,6 MHz au cours des opérations de reproduction. Les quatre signaux d'horloge This is essentially the sampling rate of 10.7 MHz, while the 9-bit parallel data, which are received from the decoders by the lines 146 or 148 during the reproduction operation, circulates at the same time. the rate of 4.8 MHz. The received data is transmitted to the memories 60-66 as 24-bit parallel data at a rate of 3.58 MHz during the recording operations and at a rate of 1.6 MHz during the reproduction operations. . The four clock signals
sont envoyés au commutateur 2-en-1 580 qui effectue une sé-. are sent to the 2-to-1 switch 580 which performs a se-.
lection entre les signaux d'horloge d'enregistrement à between the recording clock signals at
3,58 MHz et à 10,7 MHz ou les signaux d'horloge de reproduc- 3.58 MHz and 10.7 MHz or the reproduction clock signals
tion à 1,6 MHz et à 4,8 MHz. Ainsi l'un de ces ensembles de at 1.6 MHz and at 4.8 MHz. So one of these sets of
signaux d'horloge, à savoir les signaux d'horloge d'enregis- clock signals, namely the clock signals of recordings
trement-ou les signaux d'horloge de reproduction, apparais- the reproduction clock signals, appear-
sent dans les lignes 598 et 600 et sont utilisés pour comman- lines 598 and 600 and are used for
der le cadencement des composants du circuit représentés sur les figures 18a et 18b. De façon plus spécifique, le der the timing of the circuit components shown in Figs. 18a and 18b. More specifically, the
signal d'horloge présent dans la ligne 600 commande le re- clock signal present in line 600 commands the
gistre à décalage 584 et un ensemble de registres à décalage 584 shift register and a set of shift registers
602, comportant des lignes d'entrée 604 contenant les don- 602, having input lines 604 containing the data
nées provenant du commutateur 2-en-1 580. Chacun des regis- from the 2-in-1 switch 580. Each of the registers
tres à décalage 602 et 584 reçoit trois bits consécutifs de offset 602 and 584 receives three consecutive bits of
données et les transfère aux lignes de sortie 606 qui véhicu- data and transfers them to the output lines 606 which convey
lent 24 bits de données. Trois lignes de sortie 608 prove- slow 24 bits of data. Three 608 output lines
nant d'un circuit de contrôle de parité sont également ajou- of a parity check circuit are also added.
tées aux 24 bits d'information et les lignes 606 et 608 sont raccordées à un ensemble de bascules bistables de type D 610, qui remettent en cadence les données en utilisant le signal d'enregistrement à 3,58 MHz présent dans la ligne 612, qui est raccordée à la ligne 598 par l'intermédiaire d'un 24 bits of information and lines 606 and 608 are connected to a set of D-type flip-flops 610 which clock the data using the 3.58 MHz recording signal present in line 612, which is connected to line 598 via a
multivibrateur monostable 614 de mise en forme des impulsions. monostable multivibrator 614 pulse shaping.
Les sorties des bascules bistables 610 sont constituées par les lignes 56 qui forment les lignes d'entrée dans les mémoires RAM 2 et RAM 4. Il faut comprendre, comme cela a été mentionné précédemment, que, alors que le schéma-bloc de la figure 1 représente les circuits d'enregistrement et The outputs of the flip-flops 610 are constituted by the lines 56 which form the input lines in the RAM 2 and RAM 4 memories. It should be understood, as previously mentioned, that while the block diagram of FIG. 1 represents the recording circuits and
de reproduction sous la forme de circuits séparés, les con- of reproduction in the form of separate circuits, the con-
ducteurs réels sont identiques en raison de la présence du commutateur 2en-1 50. Les deux circuits d'enregistrement et real ductors are identical due to the presence of the 2en-1 50 switch. Both recording circuits and
de reproduction représentés sur le schéma-bloc ont été re- reproduced on the block diagram have been re-
présentés d'une manière permettant d'identifier nettement presented in a way that clearly identifies
le flux des données pendant les deux opérations. the flow of data during both operations.
La description ci-après des figures 18a et 18b com- The following description of Figures 18a and 18b com-
plète le fonctionnement du circuit, qui se produit lors d'une opération d'enregistrement mais, comme cela ressortira à the operation of the circuit, which occurs during a recording operation but, as will be apparent from
l'évidence du dessin, il est prévu un autre circuit qui en- the evidence of the drawing, another circuit is planned which
tre en fonctionnement lors de la reproduction et qu'on va maintenant décrire. Les lignes d'entrée 148 étant converties aux niveaux TTL, sont raccordées par l'intermédiaire de be in operation during the reproduction and will now be described. Input lines 148 being converted to TTL levels are connected via
cavaliers 615 aux commutateurs 2-en-1 et se dirigent égale- jumpers 615 to the 2-in-1 switches and are also moving
ment, vers le bas et vers la droite de la figure, en direc- downward and to the right of the figure,
tion de la figure 18b, o elles sont raccordées à une série de commutateurs 614, 616, 618 et 620, qui sont réglés de manière à décoder le nombre d'identification approprié de 18b, where they are connected to a series of switches 614, 616, 618 and 620, which are set to decode the appropriate identification number of
manière à alimenter de façon satisfaisante les portes NON- to satisfactorily feed the NAND gates.
ET 622, 624, 626 et 628, qui délivrent respectivement un si- ET 622, 624, 626 and 628, which respectively deliver a
gnal de sortie vrai lorsque les nombres ID respectifs 2, 20, 10 et 40 sont présents dans les données reproduites dans la output signal true when the respective ID numbers 2, 20, 10 and 40 are present in the data reproduced in the
ligne d'entrée 148. Les sorties des portes NON-ET sont rac- line of entry 148. The outputs of the NAND gates are connected
cordées à des commutateurs 630 et 632 et délivrent des signaux respectifs dans les lignes 634 et 636 lorsque les corded to switches 630 and 632 and deliver respective signals in lines 634 and 636 when the
nombres d'information ID 1 et ID 2 ont été décodés. Les si- numbers of information ID 1 and ID 2 have been decoded. The
gnaux présents dans les lignes 634 et 636 sont appliqués au circuit logique 200, qui va être décrit ci-après. Etant donné que le circuit des figures 18a et 18b sera doublé, les commutateurs 630 et 632 seront réglés dans une position pour l'un des circuits et dans l'autre position pour le The signals in lines 634 and 636 are applied to the logic circuit 200, which will be described hereinafter. Since the circuit of FIGS. 18a and 18b will be doubled, the switches 630 and 632 will be set in one position for one of the circuits and in the other position for the
second circuit. Etant donné que chacun des canaux de trans- second circuit. Since each of the transmission channels
mission des signaux contient uniquement des lignes vidéo signal mission contains only video lines
paires et l'autre canal contient uniquement des lignes im- pairs and the other channel contains only important lines
paires, les commutateurs 630 et 632 peuvent être réglés de façon appropriée de manière à décoder les nombres 2 et 10 pairs, switches 630 and 632 can be set appropriately to decode numbers 2 and 10
ou 20 et 40.or 20 and 40.
En ce qui concerne l'utilisation de la parité dans l'appareil en vue d'obtenir une indication sur le fait que les données ont été enregistrées et reproduites de façon précise, le circuit représenté sur les figures 18a et 18b réalise un contrôle de parité et délivre un signal d'erreur With regard to the use of parity in the apparatus to obtain an indication that the data has been accurately recorded and reproduced, the circuit shown in Figs. 18a and 18b performs a parity check and delivers an error signal
qui commande le compensateur de défauts de manière qu'il in- which controls the defect compensator in such a way that
troduise des données dans le flux des données à l'emplace- troduce data into the data stream at the location
ment o se trouve indiqué que les données sont manquantes ou incorrectes. Il faut rappeler que le bit de parité est ajouté dans le flux des données par le circuit codeur 82 It is indicated that the data is missing or incorrect. It should be remembered that the parity bit is added in the data stream by the encoder circuit 82
avant que les données soient enregistrées. Lors de la repro- before the data is saved. When reproducing
duction, le signal provenant du décodeur et d'un autre cir- duction, the signal from the decoder and another
cuit 140 contient des données de bit de parité, qui sont en- bake 140 contains parity bit data, which is
voyées au registre à décalage 584 et, pour trois mots suc- to the 584 shift register and, for three successive words,
cessifs à 8 bits, fournit le bit de parité de poids le plus 8 bits, provides the most significant bit of parity
important dans la ligne 640, le bit de parité le plus impor- important in line 640, the most important parity bit
tant en second dans la ligne 642 et les troisième et qua- second in line 642 and the third and fourth
trième bits de parité les plus importants dans la ligne 646, third largest parity bits in line 646,
lesdites lignes étant raccordées respectivement aux contrô- said lines being respectively connected to the controllers
leurs de parité 648, 650 et 652. Les lignes de sortie 606 provenant des registres à décalage 602 contiennent, comme cela a été mentionné précédemment, les bits de données pour trois échantillons successifs et les données de bits de The output lines 606 from the shift registers 602 contain, as previously mentioned, the data bits for three successive samples and the bit data of the same.
poids plus important provenant de trois échantillons succes- greater weight from three successive samples
- sifs du flux de données sont envoyés au contrôleur de parité 648. De manière analogue, les données de trois échantillons successifs du second bit de poids le plus important sont envoyées au contrôleur de parité 650 et les données de trois the data stream is sent to the parity controller 648. Similarly, the data of three successive samples of the second most significant bit are sent to the parity controller 650 and the data of three
échantillons successifs à la fois du troisième et du qua- successive samples of both the third and fourth
trième bits de poids le plus important sont envoyées au con- third most significant bits are sent to the con-
trôleur de parité 652.parity driver 652.
L'état logique du bit de parité est ajouté de façon sélective soit sous la forme d'un 1 logique, soit sous la forme d'un 0 logique de telle manière que, pour les trois échantillons successifs, y compris le bit de parité, on The logic state of the parity bit is selectively added either in the form of a logic 1 or in the form of a logic 0 so that for the three successive samples, including the parity bit, we
obtient un nombre pair deuns logiques (aucun zéro n'est con- obtains an even number of logical numbers (no zero is
déré comme étant pair) et les contrôleurs de parité 648, 650 et 652 traitent simplement les données qui leur sont envoyées et délivrent un signal vrai aux sorties 654, 656 et 658, si un nombre pair de un est reçu. Les signaux sont envoyés respectivement à des portes ET 660, 662 et 664. De même l'ensemble des trois lignes de sortie sont raccordées à une autre porte ET 666. Si toutes les sorties sont vraies, dere par peer) and the parity controllers 648, 650 and 652 simply process the data sent to them and output a true signal to the outputs 654, 656 and 658, if an even number of one is received. The signals are respectively sent to AND gates 660, 662 and 664. Similarly, all three output lines are connected to another AND gate 666. If all the outputs are true,
la porte ET 666 délivre dans la ligne 668 un signal de sor- the AND gate 666 delivers in line 668 an output signal
tie vrai à niveau élevé qui valide les autres portes ET 660, 662 et 664, outre le fait de fournir un signal vrai qui est transmis de façon cadencée par les bascules bistables 610 de manière à fournir un signal dans la ligne 670 qui aboutit au circuit logique désigné d'une manière générale a high level true which validates the other AND gates 660, 662 and 664, in addition to providing a true signal which is clocked by the flip-flops 610 so as to provide a signal in the line 670 which leads to the circuit generally designated logic
par la référence 672 et dont on va décrire ci-après le fonc- 672, the function of which will be described below.
tionnement. Même si l'un des contrôleurs de parité détecte une erreur de parité, l'ensemble des canaux de parité sont 20. contraints de fournir la même indication, en raison de la présence de la ligne 668 qui invalide les portes ET 660, tioning. Even if one of the parity controllers detects a parity error, all the parity channels are forced to provide the same indication, because of the presence of the line 668 which invalidates the AND gates 660,
662 et 664. Les sorties des portes ET 660, 662 et 664 in- 662 and 664. The outputs of the AND gates 660, 662 and 664 in-
cluent les lignes 608 qui sont commandées de façon cadencée 608 lines that are ordered in a clocked
par la bascule bistable 610 et délivrent des signaux desti- by the flip-flop 610 and deliver signals intended
nés à être utilisés par le compensateur de défauts pour spé- to be used by the defect compensator for
cifier qu'un ou plusieurs des quatre premiers bits de poids specify one or more of the first four bits of weight
les plus importants de trois échantillons successifs contien- the most important of three successive samples contains
nent une erreur de parité ou bien qu'un défaut des fréquen- a parity error or a lack of frequency.
ces radioélectriques est intervenu et que d'autres données these radio has intervened and that other data
doivent être par conséquent insérées. must therefore be inserted.
- Le signal d'erreur de parité présent dans la ligne 670 est envoyé au circuit 672 qui intègre de façon effective le signal d'erreur en déterminant s'il dépasse environ The parity error signal present in the line 670 is sent to the circuit 672 which effectively integrates the error signal by determining whether it exceeds
quatre groupes,rapprochés les uns des autres, de trois échan- four groups, closer together, of three samples
tillons. S'il en est ainsi, il déclenche un multivibrateur monostable 673 comportant une ligne de sortie 674 raccordée ples. If so, it triggers a monostable multivibrator 673 having a connected output line 674
à une porte OU 675, dont la sortie est raccordée par l'inter- to an OR gate 675, the output of which is connected through
médiaire d'une ligne 676 aux portes ET 660, 662 et 664 et qui invalide ces portes pendant un intervalle de temps supérieur à l'intervalle indiqué en réalité par les sorties du contrôleur de parité, c'est-à-dire pour 3 à 6 échantillons Via a line 676 at the AND gates 660, 662 and 664, which invalidates these gates for a time interval greater than the interval actually indicated by the outputs of the parity controller, i.e. 6 samples
supplémentaires. Ceci est destiné à fournir une sécurité con- additional. This is intended to provide security
tre l'éventualité qu'un bruit aléatoire puisse provoquer un contrôle de parité positif dans une série de cycles mauvais de données et, de ce fait, prolonge la durée des signaux the possibility that a random noise may cause a positive parity check in a series of bad data cycles and thereby extend the duration of the signals
d'erreur de parité dans les lignes 608. Si un bruit aléa- parity error in lines 608. If a random noise
toire, produit par une sortie de parité vraie, arrivait à circuler dans lés lignes 608, les mauvaises données vidéo, dont la parité est faussement indiquée comme étant bonne, provoquerait soit une surimpression, soit un trou noir dans l'image vidéo affichée. Bien qu'un bruit aléatoire ne puisse pas engendrer un nombre important d'indicationsde parité vraie, le circuit 672 empêche une telle apparition lors de If a true parity output was to flow through the lines 608, the bad video data whose parity is incorrectly indicated as good would cause either an overprint or a black hole in the displayed video image. Although a random noise can not generate a large number of true parity indications, the circuit 672 prevents such occurrence when
la présence d'une série d'erreurs de parité détectées. the presence of a series of detected parity errors.
Conformément à un autre aspect du circuit représenté According to another aspect of the circuit shown
sur les figures 18a et 18b, dans le cas o le circuit déco- in FIGS. 18a and 18b, in the case where the decoding circuit
deur 130 ou 140 détecte un défaut dans la fréquence radio- 130 or 140 detects a fault in the radio frequency
électrique, par exemple lorsque l'information n'est pas re- for example when the information is not
produite en raison d'une imperfection de la bande ou analo- produced because of an imperfection of the band or
gue, un signal indicatif de défaut est produit et est envoyé à la ligne 677, ledit signal étant converti au niveau TTL et étant envoyé au circuit 672 représenté sur la figure 18b. Le signal présent dans la ligne 677 est envoyé à la As a result, a fault indicative signal is generated and sent to line 677, said signal being converted at the TTL level and sent to the circuit 672 shown in FIG. 18b. The signal in line 677 is sent to the
porte 678 et le signal de sortie de cette dernière est en- gate 678 and the output signal of the latter is
voyé par l'intermédiaire de la ligne 679 à la porte 675 quiin- traveled via line 679 to gate 675 which
troduit un signal d'erreur de parité dans la ligne 676. Le signal présent dans la ligne 677 déclenche également un multivibrateur monostable 681 qui possède une ligne de sortie 681 qui est également raccordée à la porte OU 675. Le signal de sortie fourni par le multivibrateur 681 prolonge la durée du défaut et le signal d'erreur de parité introduit,au- delà generates a parity error signal in line 676. The signal present in line 677 also triggers a monostable multivibrator 681 which has an output line 681 which is also connected to the OR gate 675. The output signal provided by the multivibrator 681 extends the duration of the fault and the parity error signal introduced, beyond
de sa longueur réelle, c'est-à-dire pendant six ou neuf au- its actual length, that is to say for six or nine
tres échantillons par exemple, de manière à permettre aux horloges internes et aux dispositifs analogues de se remet- samples, for example, to allow internal clocks and similar devices to recover
tre en marche après que le défaut a cessé. Le signal présent dans la ligne 677 fournit également un signal de sortie de défaut composite dans la ligne 682 qui est raccordée au circuit logique 200 et empêche essentiellement que le circuit traite les signaux d'information ID 1 et ID 2 pour l'obtention de la synchronisation de mots. Le signal H/8 envoyé à la ligne 686 aboutit au circuit représenté d'une manière générale par la référence 688 et qui fournit un taux d'erreurs du nombre de parité et d'erreurs induites par suite de défauts. Etant donné que le signal H/8 fournit la cadence à laquelle intervient la commutation des têtes, pendant cet intervalle de temps les erreurs ne devraient pas être comptées étant donné qu'elles ne représentent pas une indication vraie du taux d'erreurs apparaissant dans Be on after the fault has stopped. The signal present in line 677 also provides a composite fault output signal in line 682 which is connected to logic circuit 200 and essentially prevents the circuit from processing ID 1 and ID 2 information signals to obtain the signal. synchronization of words. The H / 8 signal sent to line 686 terminates in the circuit generally represented by 688 and provides an error rate of parity number and errors induced by defects. Since the H / 8 signal provides the rate at which head switching occurs, during this time the errors should not be counted as they do not represent a true indication of the error rate occurring in
le signal vidéo actif.the active video signal.
La production du signal de défaut délivré dans la ligne 682 est empêchée au cours de l'intervalle de temps de la séquence de synchronisation, par le signal de créneau de séquence délivré dans la ligne 1270 (figure 18a) par le circuit de la figure 10. Le signal de créneau de séquence déclenche un multivibrateur monostable 601 de manière.,qu'il positionne la bascule bistable de type D suivante 603 afin qu'elle introduise dans ses lignes de sortie 605 et 607 des signaux d'inhibition qui sont transmis au circuit de manière à empêcher la production du signal de défaut. La condition d'inhibition subsiste dans les lignes 605 et 607 jusqu'à ce que le signal d'information composite ID soit délivré dans la ligne 1726 dans le circuit de la figure 10. Le signal d'information ID composite est retardé par des dispositifs de retardement de telle manière que l'état d'inhibition est supprimé des lignes 605 et 607 par remise à l'état initial de la bascule bistable de type D 603 juste avant le début de l'intervalle des données vidéo de la ligne de télévision The output of the fault signal delivered in line 682 is prevented during the time interval of the synchronization sequence by the sequence slot signal delivered in line 1270 (FIG. 18a) by the circuit of FIG. The sequence slot signal triggers a monostable multivibrator 601 so that it sets the next D-type flip-flop 603 to introduce into its output lines 605 and 607 muting signals which are transmitted to the output signal. circuit to prevent the generation of the fault signal. The inhibiting condition remains in lines 605 and 607 until the composite information signal ID is delivered in line 1726 in the circuit of FIG. 10. The composite ID information signal is delayed by devices so that the inhibit state is removed from the lines 605 and 607 by resetting the D-type flip-flop 603 just prior to the start of the video data interval of the television line.
traitée.treated.
Les 27 bitsde données présents dans les lignes pa- The 27 bits of data present in the pa-
rallèles 56 sont envoyés aux mémoires respectives RAM 2 et RAM 4 en vue de leur-inscription dans ces dernières. Chacune rallèles 56 are sent to the respective memories RAM 2 and RAM 4 for their-inscription in the latter. Each
des mémoires à accès direct RAM 1 à RAM 4 comporte un cir- RAM 1 to RAM 4 direct access memories have a cir-
cuit spécifique, dont des parties sont représentées en détail specific cooking, of which parts are represented in detail
sur la figure 13. Les parties de ce circuit, non représen- in Figure 13. Parts of this circuit, not shown in
tées sur la figure 13, sont simplement des parties redondan- shown in Figure 13, are simply redundant
tes de la conception générale de l'ensemble du circuit. Les lignes d'entrée 54 à 56 sont réparties en trois groupes de neuf lignes, dont chacun aboutit à un circuit intégré 800 de mémoire à accès direct à 256 bits et seules 6 de l'ensemble des 27 lignes sont représentées. Chaque ensemble des lignes the general design of the entire circuit. The input lines 54 to 56 are divided into three groups of nine lines, each of which results in a 256-bit 256-bit random access memory integrated circuit and only 6 of all 27 lines are represented. Each set of lines
54 ou 56 est raccordé à la borne d'entrée du circuit de mé- 54 or 56 is connected to the input terminal of the control circuit
mémoire 800, comme cela est représenté. De façon analogue 800 memory, as shown. Analogously
chacun des circuits de mémoire 800 comporte une ligne de sor- each of the memory circuits 800 has a line of output
tie 802 qui aboutit à une porte trois-états 804 comportant une ligne de sortie qui est une ligne 70, 74, 150 ou 154, 802 which results in a three-state gate 804 having an output line which is a line 70, 74, 150 or 154,
selon la mémoire RAM qui est identifiée. according to the RAM memory that is identified.
Cependant les lignes uniques de sortie provenant de However, the unique output lines from
chacun des circuits de mémoire 800 aboutit au commutateur 2- each of the memory circuits 800 leads to the switch 2-
en-i 152 ainsi qu'aux convertisseurs 24-en-8 72. Etant donné que les mémoires sont raccordées de manière à fonctionner par couples, c'est-àdire que les mémoires RAM 1 et RAM 3 ont leurs entrées et leurs sorties interconnectées, de même i-152 and 24-in-8 converters 72. Since the memories are connected to operate in pairs, that is, RAM 1 and RAM 3 have their inputs and outputs interconnected. likewise
que les mémoires RAM 2 et RA' 4, les portes NON-ET trois- RAMs 2 and RA '4, NAND gates three-
états 804 isolent effectivement les circuits de mémoire individuels 800 des lignes de sortie,lorsqu'elles ne sont pas validées de manière que seuls les signaux de sortie provenant states 804 effectively isolate the individual memory circuits 800 from the output lines, when they are not enabled so that only the output signals from
des circuits de mémoire individuels 800 pour l'une des mé- individual memory circuits 800 for one of the
moires à accès direct, comme par exemple RAM 1 ou RAM 3, direct access memory, such as RAM 1 or RAM 3,
seront transmis dans les lignes de sortie 70 ou 74. will be transmitted in output lines 70 or 74.
Les lignes de commande 806, qui contiennent des in- The 806 command lines, which contain
verseurs, comme cela est représenté, valident et invalident les portes NON-ET trois-états 804 aux instants appropriés comme représenté et décrit en référence aux organigrammes des figures 4b et 5b. Un signal de validation d'inscription dans la ligne 808 est envoyé à un multivibrateur monostable 810 qui peut être réglé de manière à positionner l'impulsion d'inscription par rapport aux données, et la ligne de sortie 812 est raccordée à l'entrée de validation d'inscription de chacun des circuits intégrés de mémoire. 800. Le niveau de la ligne 812 contrôle si une opération d'inscription ou une opération de lecture peut se produire en rapport avec la mémoire. En l'absence d'une impulsion d'inscription à niveau haut dans la ligne 818, les mémoires sont à même de lire les données mémorisées. Lorsque l'impulsion d'inscription As shown, the pourers validate and invalidate the three-state NAND gates 804 at the appropriate times as shown and described with reference to the flowcharts of Figures 4b and 5b. A registration enable signal in line 808 is sent to a monostable multivibrator 810 which can be set to set the write pulse relative to the data, and the output line 812 is connected to the input of registration validation of each of the integrated memory circuits. 800. The level of line 812 controls whether a registration operation or a read operation may occur in connection with the memory. In the absence of a high level registration pulse in line 818, the memories are able to read the stored data. When the inscription impulse
est introduite dans la ligne 812, les mémoires sont condi- is entered in line 812, the submissions are condi-
tionnées de manière à inscrire les données en mémoire pendant la durée de l'impulsion d'inscription. Le cadencement prévu pour le signal de validation de l'inscription est représenté pour chacune des mémoires à accès direct RAM 1 à RAM 4 sur to store the data in memory for the duration of the registration pulse. The timing provided for the registration validation signal is represented for each of the random access memories RAM 1 to RAM 4 on
les figures 4b et 5b.Figures 4b and 5b.
Chacun des circuits de mémoire 800 est adressé par l'intermédiaire de huit lignes de transmission d'adresse 814, qui sont commandées par un générateur d'adresses 816 Each of the memory circuits 800 is addressed via eight address transmission lines 814, which are controlled by an address generator 816.
de telle manière que, pour toute adresse produite par le géné- in such a way that for any address produced by the
rateur d'adresses 816, il se produira un accès à la même adresse pour l'ensemble des circuits intégrés individuels à mémoires à accès direct 800. Ainsi, pour les 27 bits de données qui sont introduits, un bit sera inscrit de façon appropriée dans ou lu hors de l'un des circuits de mémoire 800 pour chaque adresse qui est produite par le générateur 816, there will be access to the same address for all the individual direct access memory integrated circuits 800. Thus, for the 27 bits of data that are introduced, a bit will be appropriately written in or read out of one of memory circuits 800 for each address that is generated by the generator
de base 816. Alors que seulement deux des lignes de trans- 816. While only two of the trans-
mission d'adresses partant du générateur d'adresses 816 sont représentées comme étant réellement raccordées, sur le dessin, on comprendra que les six autres lignes sont, de Address mission from the address generator 816 is shown as actually connected, in the drawing it will be understood that the other six lines are
façon similaire, raccordées aux autres lignes de transmis- similar way, connected to the other transmission lines
sion d'adresses, qui sont représentées au voisinage des cir- addresses, which are represented in the vicinity of the
cuits de mémoires 800. Le générateur d'adresses 816 est commandé de façon cadencée par la ligne 818 de transmission The address generator 816 is clocked clockwise by the transmission line 818.
de signaux d'horloge provenant d'un multivibrateur mono- clock signals from a single-mode multivibrator
stable 820 qui est utilisé pour rythmer de façon correcte le cadencement en ce qui concerne les données présentes dans stable 820 which is used to correctly clock the timing with respect to the data present in
les lignes d'entrée 54 et 56.the input lines 54 and 56.
Un signal d'horloge envoyé dans la ligne 822 est utilisé pour déclencher le multivibrateur monostable 120 avec A clock signal sent in line 822 is used to trigger the monostable multivibrator 120 with
un signal d'horloge qui est déterminé par le mode de fonc- a clock signal which is determined by the operating mode
tionnement, c'est-à-dire qu'il se produit soit une inscrip- tion, that is to say, either a registration
tion ou une lecture pendant une opération d'enregistrement, soit une inscription ouune lecture pendant une opération de reproduction. Le signal d'horloge est soit un signal à 3,58 MHz, soit un signal d'horloge à 1,6 MHz, et ces deux signaux d'horloge à ces fréquences sont produits par l'une play or during a recording operation, either a recording or a playback during a playback operation. The clock signal is either a 3.58 MHz signal or a 1.6 MHz clock signal, and these two clock signals at these frequencies are produced by one
des deux sources.from both sources.
Au cours d'une opération d'enregistrement les don- During a registration operation the data
nées sont inscrites dans les mémoires 800 à une cadence de are entered in the 800 memories at a rate of
3,58 MHz, sous la commande des signaux d'horloge d'enregis- 3.58 MHz, under the control of the recorded clock signals
trement délivrés par le circuit générateur de signaux d'hor- delivered by the signal generator circuit of hor-
loge 42. Les données devant être enregistrées sont lues hors des mémoires à une cadence de 1,6 MHz, qui est déterminée 42. The data to be recorded is read out of memory at a rate of 1.6 MHz, which is determined
par un signal d'horloge fourni par le circuit codeur 82. by a clock signal supplied by the encoder circuit 82.
Pendant une opération de reproduction, les données sont inscrites en mémoire à la cadence inférieure de 1,6 MHz, During a reproduction operation, the data is written into memory at the lower 1.6 MHz rate,
qui est déterminée par un signal d'horloge et qui est four- which is determined by a clock signal and which is
nie par le circuit décodeur 138 ou 140. Les données repro- by the decoder circuit 138 or 140. The data reproduced
duites sont lues hors des mémoires à la cadence de 3,58 MHz, déterminée par un signal d'horloge tiré de et synchronisé sur une référence de station. Le signal d'horloge présent The readings are read out of the memories at the rate of 3.58 MHz, determined by a clock signal pulled from and synchronized to a station reference. The clock signal present
dans la ligne 822 est également transmis de manière à déclen- in line 822 is also transmitted in such a way as to
cher un multivibrateur monostable 824 en vue de rythmer de façon correcte des impulsions d'inscription par rapport aux données qui sont présentes dans la ligne d'entrée 54 ou 56. Le générateur d'adresses 816 est commandé pendant les opérations d'enregistrement et de reproduction par des signaux de remise à l'état initial introduits dans une ligne 830. Les signaux de remise à l'état initial ramènent à zéro le compteur 816 et de ce fait garantissent que les a monostable multivibrator 824 for correctly timing registration pulses with respect to the data that is present in the input line 54 or 56. The address generator 816 is controlled during the recording and processing operations. reproduction by reset signals introduced in a line 830. The reset signals reset the counter 816 to zero and thereby ensure that the
données sont inscrites à l'adresse zéro au début de la sé- data are entered at the address zero at the beginning of the
quence de synchronisation numérique. Le signal de remise à l'état initial présent dans la ligne 830 est délivré par le digital synchronization. The reset signal present in line 830 is issued by the
circuit. logique 200. Lors de la reproduction ou de la lectu- circuit. 200. When reproducing or reading
re, les signaux de commande d'information ID 1 et ID 2 appa- re, the information control signals ID 1 and ID 2 appear
raissent dans les lignes 832 et 834 et sont inversés et envoyés à une porte NON-ET 836, le signal circulant dans la ligne 834 étant à nouveau inversé et envoyé à une entrée d'adresses du générateur d'adresses 816 de manière à charger in lines 832 and 834 and are inverted and sent to a NAND gate 836, the signal flowing in the line 834 is again inverted and sent to an address input of the address generator 816 so as to load
ce dernier avec le numéro de charge correct pour l'inscrip- the latter with the correct charge number for the registration
tion des données dans les mémoires. Un signal de remise à l'état initial de lecture présent dans la ligne 838 est délivré par le circuit logique de commande 200 et produit data in the memories. A reset read signal present in line 838 is output from control logic 200 and produces
un signal de charge pour le chargement du générateur d'adres- a charging signal for charging the address generator
ses 816, en vue de déclencher le commencement de la lecture 816, in order to trigger the beginning of the reading
des données hors de la mémoire à l'instant correct. data out of memory at the correct time.
Au cours des opérations d'enregistrement, les données lues hors des mémoires à accès direct RAM 1 à RAM 4 sont During the recording operations, the data read out of the random access memories RAM 1 to RAM 4 are
transmises dans les lignes 70 et 74 qui aboutissent aux con- transmitted in lines 70 and 74 which lead to
vertisseurs respectifs 24-en-8 bits 72 et 76, dont l'un est représenté sur le schéma électrique de la figure 14a, le convertisseur 24-en-8 bits étant le circuit représenté à gauche de la ligne formée de tirets disposée approximati- vement verticalement sur le dessin. Les données présentes dans la ligne 70 ou la ligne 74 sont envoyées à un ensemble respective 24-by-8 bit turners 72 and 76, one of which is shown in the wiring diagram of FIG. 14a, the 24-in-8 bit converter being the circuit shown to the left of the dashed line arranged approximately vertically on the drawing. The data in line 70 or line 74 is sent to a set
de bascules bistables de type D, désignées de manière géné- type D flip-flops, generically designated
rale par la référence 850 et qui remettent en cadence les données en utilisant un signal d'horloge à 1,6 MHz transmis 850 and which clock the data using a transmitted 1.6 MHz clock signal
dans les lignes 852 et qui est produit par le circuit co- in lines 852 and which is produced by the co-
deur désigné globalement par la référence 900 sur les figu- broadly indicated by reference 900 in the figures
res 14a et 14b. Les données, qui sont transmises de façon cadencée par les bascules bistables 850, apparaissent dans res 14a and 14b. The data, which are transmitted in a clocked manner by the flip-flops 850, appear in
les lignes 854 qui aboutissent à un certain nombre de regis- lines 854 which lead to a number of
tres à décalage 856 du type parallèle-série, qui sont char- 856 of the parallel-series type, which are
gés par un signal d'horloge à 1,6 MHz arrivant dans la ligne by a clock signal at 1.6 MHz arriving in the line
858. Les données provenant des lignes d'entrée 854 sont déli- 858. Data from 854 entry lines are
vrées en étant cadencées de façon séquentielle, dans les lignes 860 à une cadence trois fois plus rapide déterminée par un signal d'horloge à 4,8 MHz produit par le circuit codeur 900 et introduit dans la ligne 862 accouplée à la borne de sortie des signaux d'horloge de chacun des registres à décalage 856. Ainsi les 24 bits de données transmis dans les lignes d'entrée 854 sont convertis en 8 bits de données, sequenced in the lines 860 at a rate three times faster determined by a 4.8 MHz clock signal produced by the encoder circuit 900 and introduced into the line 862 coupled to the output terminal of the clock signals from each of the shift registers 856. Thus the 24 data bits transmitted in the input lines 854 are converted into 8 data bits,
qui sont transférés à une cadence trois fois plus rapide. which are transferred at a rate three times faster.
Les données présentes dans les lignes 860 sont transmises The data in lines 860 are transmitted
par l'intermédiaire de cavaliers 861 et, ensuite, par l'in- through jumpers 861 and then through
termédiaire de portes 863 et sont envoyées à un autre regis- 863 and are sent to another register.
tre à décalage parallèle-série 864 qui possède une ligne de sortie 868 contenant les données NRZ mises sous forme séquentielle et arrivant par les lignes d'entrée 866. Les cavaliers peuvent être utilisés pour modifier l'ordre des bits de données de manière que les trois bits de poids les plus élevés ne soient pas voisins les uns aux autres et, A series-parallel shift key 864 has an output line 868 containing the NRZ data sequentially inputted via the input lines 866. The jumpers can be used to change the order of the data bits so that the the three highest bits of weight are not adjacent to one another and,
après leur conversion en données série, ne soient par consé- after their conversion to serial data, are not
quent pas voisins les uns des autres. Ceci accroîtrait la vulnérabilité du point de vue de la perte de l'ensemble des bits de poids les plus élevés par suite d'un défaut possédant une durée de 2 à 4 bits. Si l'ordre des données est modifié, il doit être, de façon analogue, modifié de façon inverse pour être ramené à son état initial au cours de la reproduction, grâce à l'utilisation des cavaliers 615 dans les circuits 50 et 52 (figure 18a) comme on le they are not neighbors of each other. This would increase the vulnerability from the point of view of the loss of the set of the highest bits of weight due to a fault having a duration of 2 to 4 bits. If the order of the data is changed, it must likewise be inversely modified to be restored to its initial state during reproduction, by virtue of the use of the jumpers 615 in the circuits 50 and 52 (FIG. 18a) as it is
comprendra. La cadence d'horloge des données dans les li- understand. The clock rate of the data in the
gnes d'entrée 866 est égale à 4,8 MHz-comme cela a été men- 866 is equal to 4.8 MHz-as was mentioned earlier.
tionné précédemment et oes données se composent de 8 bits de données transmis à cette cadence. Afin d'obtenir une previously and these data consist of 8 bits of data transmitted at this rate. In order to obtain a
sortie série ou séquentielle, les données sont transmises- serial or sequential output, the data is transmitted-
de façon cadencée dans la ligne 868 en utilisant un signal d'horloge qui est neuf fois plus rapide que le signal clockwise in line 868 using a clock signal that is nine times faster than the signal
d'horloge à 4,8 MHz, c'est-à-dire qu'il s'agit d'un signal- 4.8 MHz clock, that is to say that it is a signal-
à environ 43 MHz. La cadence d'horloge est neuf fois plutôt que huit fois supérieure, par suite de l'addition d'un bit at around 43 MHz. The clock rate is nine times rather than eight times higher, due to the addition of a bit
de parité à chaque mot à 8 bits transmis dans la ligne d'en- of parity to each 8-bit word transmitted in the line of
trée 870, ce bit de parité provenant du circuit générateur 870, this parity bit from the generator circuit
de parité, que l'on va décrire ci-après. of parity, which will be described below.
Le bit de poids le plus important et le second, le -troisième et le quatrième bits de poids le plus important pour trois mots de données consécutifs sont envoyés aux circuits générateurs de parité 872, 874 et 876, outre le fait qu'ils sont envoyés au registre à décalage 856. Par conséquent les trois lignes, faisant partie des lignes 854, The most significant bit and the second, third, and fourth most significant bit for three consecutive data words are sent to the parity generator circuits 872, 874, and 876, in addition to being sent. to shift register 856. Therefore the three lines, part of lines 854,
qui sont.raccordëes au générateur de parité 872, contien- which are connected to parity generator 872, contains
nent les bits de poids les plus importants de trois échantil- most significant bits of three samples.
lons successifs. De façon analogue, les trois lignes qui successive years. Similarly, the three lines that
aboutissent au générateur de parité 874, contiennent les se- lead to parity generator 874, contain the se-
conds bits de poids les plus importants pour trois échan- conds the most important bits of weight for three samples
tillons successifs, et les signaux, qui aboutissent au géné- successive signals, and signals, which lead to
rateur de parité 876, contiennent les troisième et quatrième bits de poids les plus importants pour trois échantillons successifs. Les générateurs de parité examinent les données présentes aux entrées et transmettent à niveau bas quand chacune des lignes de sortie 878 dans le cas ou un nombre parity controller 876, contain the third and fourth most important weight bits for three successive samples. The parity generators examine the data present at the inputs and transmit at low level when each of the output lines 878 in the case where a number
pair de uns logiques apparaît dans les données qui sont en- a pair of logic appears in the data that is
voyées au générateur correspondant de parité. Les trois li- sent to the corresponding parity generator. The three
gnes 876 sont remises en cadence par le signal d'horloge à 1,6 MHz présent dans la ligne 881, de manière à délivrer des données dans des lignes 882 qui sont raccordées à un 876 are reset by the clock signal at 1.6 MHz in line 881, so as to output data in lines 882 which are connected to a signal.
registre à décalage parallèle-série 884. Ce registre à déca- 884 series parallel shift register.
lage 884 est commandé de façon cadencée par le signal d'hor- lage 884 is controlled in a clocked manner by the hor-
loge à 4,8 MHz arrivant dans la ligne 886, de sorte que le bit de parité provenant de chacune des lignes 882 est trans- 4.8 MHz in line 886, so that the parity bit from each of the lines 882 is
mis en série à la ligne de sortie 870 qui aboutit au regis- serialized at the exit line 870 which leads to the regis-
tre à décalage parallèle-série 864. Le circuit générateur de parité, qui est représenté et décrit en détail, est d'un type de parité qui peut être utilisé de façon commode dans l'appareil suivant l'invention. Cependant on comprendra que les bits significatifs particuliers, qui sont examinés, The parity generator circuit, which is shown and described in detail, is of a type of parity which can be conveniently used in the apparatus according to the invention. However it will be understood that the particular significant bits, which are examined,
n'ont pas besoin d'être tirés de trois échantillons succes- do not need to be drawn from three successive samples
sifs, mais peuvent être tirés de trois échantillons indivi- but can be drawn from three individual samples
duels qui ne sont pas successifs. Cependant trois échantil- duels that are not successive. However, three samples
lons successifs sont plus commodes étant donné qu'ils sont simultanément présents lors de la présence en parallèle de successive classes are more convenient since they are simultaneously present in the parallel presence of
trois mots successifs de données à huit bits. three successive words of eight-bit data.
Les fréquences utilisées par le circuit, c'est-à- The frequencies used by the circuit, ie
dire la cadence d'horloge à 43 MHz, la cadence d'horloge à 4,8 MHz et la cadence d'horloge à 1,6 MHz, sont produites par un oscillateur à 86 MHz, désigné d'une manière générale the 43 MHz clock rate, the 4.8 MHz clock rate and the 1.6 MHz clock rate, are produced by an 86 MHz oscillator, generally designated
par la référence 890 et qui délivre la référence de cadence- by reference 890 and which delivers the cadence reference
ment de base pour le fonctionnement du codeur 900. L'oscil- the basic operation of encoder 900. The oscillator
lateur 890 délivre dans les lignes 892 un signal de sortieen- 890 provides an output signal in lines 892
voyé au circuit de commande de niveau et de mise en forme 894 en vue de produire le signal à 86 MHz dans la ligne 896 ainsi que dans la ligne 898, la ligne 896 de transmission du signal d'horloge à 86 MHz étant utilisée pour remettre en cadence les données mises sous forme série après qu'elles aient été codées par le codeur 900 sous un format qui sera décrit ultérieurement. Le signal à 86 MHz présent dans la ligne 898 est envoyé à un couple de diviseurs, réalisant une division par deux, 902 et 904, dont le dernier fournit un signal d'une fréquence voisine de 43 MHz et possédant des phases complémentaires dans les lignes 906 et 908. Les signaux à 43 MHz à phases complémentaires sont transmis par sent to the level control and shaping circuit 894 to produce the 86 MHz signal in line 896 as well as in line 898, the 896 line of transmission of the 86 MHz clock signal being used to reset in cadence the data put in serial form after they have been coded by the encoder 900 in a format to be described later. The 86 MHz signal present in line 898 is sent to a pair of dividers dividing by two, 902 and 904, the last of which provides a signal at a frequency of 43 MHz and having complementary phases in the lines. 906 and 908. 43 MHz signals with complementary phases are transmitted by
l'intermédiaire de circuits logiques 909 et 910 de rétrécis- through logic circuits 909 and 910 of narrowing
sement d'impulsions de manière à obtenir des impulsions très étroites possédant des phases opposées produites à une cadence d'horloge de 43 MHz dans les lignes 911 et 912 et qui sont utilisées par le codeur 900. La sortie du diviseur 900, réalisant une division par 2, est raccordée au premier des trois diviseurs successifs 914, réalisant une division par 3 et qui sont utilisés pour produire un signal d'horloge à 1,6 MHz dans la ligne 916, un signal d'horloge à 1,6 MHz à niveaux TTL dans la ligne 852 et un signal d'horloge à pulses so as to obtain very narrow pulses having opposite phases produced at a clock rate of 43 MHz in the lines 911 and 912 and which are used by the encoder 900. The output of the divider 900, realizing a division by 2, is connected to the first of the three successive divisors 914, dividing by 3 and which are used to produce a clock signal at 1.6 MHz in line 916, a clock signal at 1.6 MHz to TTL levels in line 852 and a clock signal to
4,8 MHz dans la ligne 862.4.8 MHz in line 862.
Les données de non retour à zéro (NRZ) mises sous forme série et transmises à une cadence de 43 MHz dans la ligne 868 sont envoyées au codeur 900 qui code les données selon un code "en carré" de Miller, qui est un code du type à auto-synchronisation et exempt de composantes de courant continu. Le code exempt de composantes de courant continu évite l'introduction de toute composante de courant continu possible dans les données codées, comme conséquence d'une prépondérance de l'état un logique pendant un intervalle de temps. Etant donné que-l'appareil d'enregistrement et de reproduction n'effectue pas de transmission en courant continu, la présence d'une composante de courant continu Serially serialized zero-return data (NRZ) transmitted at a rate of 43 MHz in line 868 is sent to encoder 900 which codes the data in a Miller "square" code, which is a code of self-synchronizing type and free of DC components. The code free of DC components avoids the introduction of any possible DC component into the encoded data as a consequence of a preponderance of the logical state during a time interval. Since the recording and reproducing apparatus does not perform DC transmission, the presence of a direct current component
dans les données codées devant être enregistrées peut intro- in the coded data to be recorded may introduce
duire des erreurs lors de la récupération des données au errors when retrieving data from
cours de la reproduction. A ce sujet on se référera au bre- course of reproduction. In this regard, reference is made to the
vet déposé aux Etats-Unis d'Amérique sous le No. 4.027.335 et ayant pour titre "codage sans composantes de courant continu pour système de transmission de données". Comme cela est ici décrit de façon très détaillée, le format codé peut is filed in the United States of America under No. 4,027,335 and entitled "DC componentless coding for a data transmission system". As this is described in great detail, the coded format may
être caractérisé comme étant un format à auto-synchronisa- be characterized as a self-synchronizing format
tion, qui assure la transmission de données binaires dans which ensures the transmission of binary data in
* un canal de transmission d'informations possédant une lar-* an information channel with a
geur de bande et un rapport signal/bruit limités et dans le- bandwidth and a limited signal-to-noise ratio and in the
quel les données sont transmises selon un format à auto- which data is transmitted in a self-report format.
synchronisation, c'est-à-dire en étant dénuées de composan- synchronization, that is to say, being devoid of
tes de courant continu. Dans les canaux de transmission d'informations à largeur de bande limitée qui n'effectuent pas de transmission en courant continu, les formes d'ondes dc currents. In the limited bandwidth information transmission channels which do not carry out DC transmission, the waveforms
binaires subissent des distorsions de la position de passa- binary data are distorted by the position of
ge au zéro, qui ne peuvent pas être totalement supprimées au moyen de réseaux de compensation à réponse linéaire, en particulier pour les cadences élevées de données, qui sont caractéristiques du présent appareil. Ces distorsions sont habituellement désignées sous le nom de "écarts de ligne Zero to zero, which can not be completely suppressed by means of linear response compensation networks, especially for the high data rates which are characteristic of the present apparatus. These distortions are usually referred to as "line breaks
de base" et ont pour conséquence de réduire le rapport effi- the effect of reducing the effective ratio
cace signal/bruit et de modifier les passages par zéro des signal / noise and change the zero crossings of
signaux et par conséquent d'altérer la fiabilité de récupé- signals and therefore alter the reliability of recovery
ration des bits du décodeur. Un format de transmission commun ou un code commun de transmission des données des canaux, qui est utilisé dans des systèmes d'enregistrement et de reproduction, est décrit dans le brevet déposé aux Etats-Unis d'Amérique sous le No. 3.108.261, au nom de bit ration of the decoder. A common transmission format or a common channel data transmission code, which is used in recording and reproducing systems, is described in US Patent No. 3,108,261. on behalf of
Miller. Dans le code de Miller, les 1 logiques sont repré- Miller. In Miller's code, the logical 1 are represented
sentés par des transitions du signal en un emplacement par- sent by transitions of the signal to a location
ticulier, c'est-à-dire de préférence au milieu d'une cellule particular, that is, preferably in the middle of a cell
de bit et les 0 logiques sont représentés par des transi- bit and the logical 0s are represented by transi-
tions de signal en un emplacement antérieur particulier, signals in a particular prior location,
c'est-à-dire à proximité du bord avant de la cellule de bit. that is, near the front edge of the bit cell.
Le format de Miller supprime toute transition apparaissant au début d'un intervalle d'un bit succédant à un intervalle possédant une transition en son centre. La dissymétrie de la forme d'onde produite conformément à ces règles peut introduire une composante continue dans le signal codé. Le code dit "en carré" de Miller, utilisé dans l'appareil conforme à l'invention, supprime efficacement le contenu en composante continue du format de Miller originel, et ce sans nécessiter une mémoire importante, ni une modification de la cadence d'horloge dans les opérations de codage et de décodage. Comme cela est décrit dans le brevet déposé aux The Miller format removes any transition appearing at the beginning of an interval of one bit succeeding an interval having a transition in its center. The asymmetry of the waveform produced according to these rules can introduce a DC component into the encoded signal. Miller's "square" code, used in the apparatus according to the invention, effectively removes the DC content of the original Miller format, without requiring significant memory or a change in the frame rate. clock in coding and decoding operations. As described in the patent filed in
Etats-Unis d'Amérique sous le No. 4.027.335, mentionné ci- United States of America under No. 4,027,335, mentioned above.
dessus, et concernant le format "en carré" de Miller, le above, and concerning Miller's "square" format, the
flux des données peut être considéré comme étant une conca- flow of data can be considered as a concen-
ténation ou un enchaînement de séquences de longueurs varia- tenation or a sequence of sequences of varying lengths
bles de trois types: (a) des séquences de la forme 1111--- three types: (a) sequences of the form 1111 ---
111 possédant un nombre quelconque de 1 logiques, mais aucun 0 logique; (b) des séquences de la forme 0111---1110 possédant n'importe quel nombre impair de 1 consécutifs ou d'absences de 1, aucun 0 n'apparaissant dans les première et dernière positions; et (c) des séquences de la forme 111 having any number of logical 1s, but no logical 0; (b) sequences of the form 0111 --- 1110 having any odd number of consecutive 1s or absences of 1, no 0 occurring in the first and last positions; and (c) sequences of the form
0111---111 possédant n'importe quel nombre impair de iconsécu- 0111 --- 111 having any odd number of
tifs-précédés par un 0. Les séquences du type (c) apparais- are preceded by a 0. Sequences of type (c) appear
sent uniquement si le premier bit de la séquence immédiate- only if the first bit of the immediate sequence
ment suivante est un 0. Les séquences des types (a) et (b) sont codées conformément aux règles de codage décrites dans le brevet déposé aux Etats-Unis d'Amérique sous le numéro 3.108.261 et cité précédemment. La séquence du type (c) est codée conformément aux règles de codage qui sont décrites dans ce brevet pour tous les bits, hormis pour le dernier 1 Next is a 0. The sequences of types (a) and (b) are encoded according to the encoding rules described in US Patent No. 3,108,261 and cited above. The sequence of type (c) is encoded according to the encoding rules which are described in this patent for all bits, except for the last 1
logique, et pour ce 1, la transition est simplement suppri- logic, and for this 1, the transition is simply removed.
mée. Par suite de cette suppression, le type de séquence (C) considérée àl'état isolé apparaît comme étant du même type que la séquence (b), c'est-à-dire que le 1 logique nted. As a result of this deletion, the type of sequence (C) considered in the isolated state appears to be of the same type as the sequence (b), that is to say that the logical 1
final ressemble à un 0 logique.final looks like a logical 0.
Par définition la séquence de type (c) est suivie immédiatement par un 0 logique au début.de la séquence immédiatement suivante. Aucune transition n'est autorisée By definition, the sequence of type (c) is immediately followed by logical 0 at the beginning of the immediately following sequence. No transition is allowed
pour séparer la séquence de type (c) du 0 suivant. Par con- to separate the type sequence (c) from the next 0. By con-
séquent le codage spatial est distinctif à des fins de déco- spatial coding is distinctive for the purposes of deco-
dage et le décodeur doit simplement identifier que, lors- the decoder must simply identify that, when
qu'un 1 logique normalement codé est suivi par des interval- that a normally coded logical 1 is followed by intervals
les de 2 bits sans transition, alors un 1 logique et un 0 logique doivent être fournis successivement au cours de ces intervalles. Toutes les autres séquences de transition sont the 2 bits without transition, then a logical 1 and logical 0 must be provided successively during these intervals. All other transition sequences are
décodées conformément au code de Miller décrit dans le bre- decoded according to the Miller code described in the
vet déposé aux Etats-Unis d'Amérique sous le No. 3.108.261. deposited in the United States of America under No. 3,108,261.
Ainsi la sortie dans la ligne 86 provenant du codeur 900 fournit les données codées mises sous forme séquentielle Thus the output in line 86 from encoder 900 provides the coded data formatted sequentially
dans le format "en carré" de Miller, et ces données sont en- in the square format of Miller, and these data are
voyées aux amplificateurs 88 et 90 par exemple et le signal amplifié est ensuite dirigé vers les têtes des transducteurs sent to the amplifiers 88 and 90 for example and the amplified signal is then directed to the heads of the transducers
en vue d'être enregistré sur la bande magnétique. to be recorded on the magnetic tape.
Au cours de la reproduction, la tête de transducteur 96 portée par la roue porte-tête 108 reproduit les signaux During reproduction, the transducer head 96 carried by the head wheel 108 reproduces the signals
enregistrés sur les pistes et les envoie aux préamplifica- recorded on the tracks and sends them to the preamps.
teurs 109 dont l'un est représenté en détail sur la figure 109, one of which is shown in detail in the figure
15. Les lignes d'entrée 950 sont raccordées à des transforma- 15. Input lines 950 are connected to transformers
teurs à champ tournant de conception classique et le signal obtenu est amplifié et apparaît dans les lignes de sortie 111 qui sont raccordées aux commutateurs 2-en-1 110 et 112, qui raccordent de façon sélective l'une des lignes 109 à la sortie 114 ou 116 aboutissant aux correcteurs de distorsions Conventionally designed rotating field motors and the signal obtained is amplified and appears in the output lines 111 which are connected to the 2-by-1 switches 110 and 112, which selectively connect one of the lines 109 to the output 114 or 116 leading to the correctors of distortions
118 ou 120.118 or 120.
En ce qui concerne le circuit spécifique qui peut être utilisé pour effectuer cette commutation et cette cor- rection de distorsions, on se référera aux figures 16a et With regard to the specific circuit that can be used to perform this switching and distortion correction, reference is made to FIGS.
16b qui constituent, ensemble, le circuit schématique élec- 16b which together constitute the schematic electrical circuit
trique pouvant être utilisé pour mettre en oeuvre ces opéra- which can be used to implement these operations.
tions. En se référant à la figure 16a, on voit que le signal de sortie des- préamplificateurs 109 apparaît dans les lignes 111, qui sont représentées comme aboutissant aux commutateurs à diodes 970 et 972, qui sont commandés respectivement par des signaux de commutation destêteslappliqués aux lignes 974 et 976. Les signaux provenant de l'un des préamplificateurs traversent le commutateur associé à l'instant correct et apparaissent dans la ligne 114 qui constitue l'entrée du correcteur de distorsions, qui est représenté sur le restant tions. Referring to FIG. 16a, it can be seen that the output signal of the preamplifiers 109 appears in the lines 111, which are shown as terminating at the diode switches 970 and 972, which are respectively controlled by switching signals applied to the lines 974 and 976. The signals from one of the preamplifiers pass through the associated switch at the correct instant and appear in the line 114 which is the distortion corrector input, which is shown on the remaining one.
des dessins des figures 16a et 16b. La ligne 114 est raccor- drawings of Figures 16a and 16b. Line 114 is connected
dée à un amplificateur désigné d'une manière générale par la référence 978 et qui est raccordé à un contrôleur 180 de réponse augmentant de 6 dB par octave et qui comporte un compensateur de basses fréquences 982 et un compensateur de hautes fréquences 984, qui tous deux compensent la réponse to an amplifier designated generally by reference 978 and which is connected to a response controller 180 increasing by 6 dB per octave and which includes a low frequency compensator 982 and a high frequency compensator 984, both of which compensate for the answer
en amplitude-fréquence non constante des têtes de reproduc- non-constant amplitude-frequency of the reproductive heads
tion. Comme cela est bien connu dans la technique, la tension de sortie d'un ensemble formé d'une tête de reproduction et d'un préamplificateur augmente aux basses fréquences à une cadence de 6 dB par octave, se stabilise à des fréquences du milieu de bande et décroît aux fréquences élevées. Par tion. As is well known in the art, the output voltage of a set consisting of a reproduction head and a preamplifier increases at low frequencies at a rate of 6 dB per octave, stabilizes at frequencies in the middle of the band and decreases at high frequencies. By
conséquent, si l'on veut obtenir une réponse globale en am- Therefore, if one wants to obtain a global response in am-
plitude plate pour le signal de lecture, il est nécessaire que le correcteur de distorsions accroisse l'amplitude à la fois aux basses et aux hautes fréquences. Pour réaliser cet flatness for the playback signal, it is necessary for the distortion corrector to increase the amplitude at both low and high frequencies. To achieve this
accroissement, le circuit 981 est raccordé à un amplifica- increase, the circuit 981 is connected to an ampli-
teur et étage d'attaque de ligne 990 qui à son tour est raccordé à un filtre passe-bas 992 possédant une fréquence limite légèrement supérieure à la moitié de la cadence des 990, which in turn is connected to a low-pass filter 992 having a limit frequency slightly greater than half the rate of
données, c'est-à-dire à 21,5 MHz dans l'appareil selon l'in- data, ie 21.5 MHz in the apparatus according to the
vention. L'amplificateur et l'étage d'attaque de ligne 990 vention. The amplifier and the 990 line driver
et le filtre 992 sont conçus de manière à minimiser les ef- filter 992 are designed to minimize the effects of
fets de tout bruit à haute fréquence présent dans le signal sorti de bande. Le filtre passe-bas 992 est raccordé à un compensateur de phase 994 qui pilote un second étage d'attaque de ligne 996 (figure 16b). L'étage d'attaque de any high-frequency noise present in the out-of-band signal. The low-pass filter 992 is connected to a phase compensator 994 which drives a second line driver 996 (FIG. 16b). The attack stage of
ligne 996 comporte une ligne de sortie 998 qui est raccor- line 996 has an output line 998 which is connected to
dée à un modulateur équilibré, désigné d'une manière généra- to a balanced modulator, generally referred to
le par la référence 1000, ainsi qu'à une ligne à retard 1002 qui est raccordée à un autre modulateur équilibré 1004 (figure 16b) ainsi qu'à une seconde ligne à retard 1006 qui by the reference 1000, as well as a delay line 1002 which is connected to another balanced modulator 1004 (FIG. 16b) as well as to a second delay line 1006 which
aboutit à un troisième modulateur équilibré 1008. Les sor- results in a third balanced modulator 1008. The
ties des modulateurs équilibrés 1000, 1004 et 1008 apparais- balanced modulators 1000, 1004 and 1008 appear
sent dans les lignes respectives 1010,-1012 et 1014 (figure 16b) qui sont raccordées à un point de sommation commun 1010, -1012 and 1014 (Figure 16b) which are connected to a common summing point
1016. Le point de sommation 1016 forme l'entrée d'un amplifi- 1016. The summation point 1016 forms the input of an amplifica-
cateur 1018 qui est raccordé par l'intermédiaire d'un trans- 1018 which is connected via a trans-
formateur 1020 à un limiteur 1022 qui délivre le signal de sortie compensé dans la ligne 1024. Un circuit désigné d'une manière globale par la référence 1026 détecte la présence trainer 1020 to a limiter 1022 which outputs the compensated output signal in line 1024. A circuit designated generally by reference 1026 detects the presence
d'un défaut de fréquence radioélectrique dans le signal récu- péré et transmet un défaut dans la ligne 1028. a radio frequency fault in the recovered signal and transmits a fault in line 1028.
Le circuit situé entre la sortie de l'étage d'atta- The circuit located between the exit of the landing stage
que de ligne 996 et la sortie 1024 du compensateur de dis- line 996 and the output 1024 of the dis-
torsions compense la perturbation entre symboles du flux de twists offsets the disruption between symbols of the flow of
données "en carré" de Miller qui apparaît pendant la repro- Miller's "square" data that appears during the repro-
duction. Les perturbations entre symboles peuvent être en gros décrites comme étant une distorsion de la position des passages à zéro du signal, qui interviennent dans le flux des données et qui sont distendues en raison de l'effet de transitions de signaux apparaissant antérieurement et ultérieurement. En d'autres termes le point de passage à zéro pour une transition considérée peut être avancé ou retardé du point de vue de la phase, à des degrés différents duction. The intersymbol disturbances can be roughly described as a distortion of the position of signal zero crossings, which occur in the data stream and are distorted due to the effect of signal transitions occurring earlier and later. In other words, the crossing point for a transition under consideration can be advanced or delayed from the point of view of the phase, to different degrees.
en fonction de ce qui apparaît immédiatement avant ou immé- depending on what appears immediately before or after
diatement après le point concerné de passage à zéro. Bien qu'à première vue il soit quelque peu inhabituel d'imaginer qu'une transition ultérieure puisse affecter une transition actuelle, il faut tenir compte du fait que les transitions résultent des signaux des têtes de transducteurs pour l'enregistrement sur et les reproductions à partir de la bande magnétique oud'unautre support d'enregistrement et que trois transitions successives constituent, en un sens, diatement after the relevant point of crossing to zero. Although at first glance it is somewhat unusual to imagine that a subsequent transition may affect a current transition, it must be taken into account that transitions result from signals from transducer heads for recording on and reproducing at from the magnetic tape or from another recording medium and that three successive transitions constitute, in a sense,
la transition passée, la transition présente et la transi- past transition, present transition and transition
tion future et que l'influence magnétique peut provenir de n'importe quelle transition voisine alors que les têtes de transducteurs sont en fonctionnement. En se référant à la figure 16c(1) on voit qu'on a représenté une onde 1030 de longueur relativement importante comportant trois cellules de données entre transitions qui est suivie par deux ondes and the magnetic influence can come from any neighboring transition while the transducer heads are in operation. Referring to FIG. 16c (1), it will be seen that a wave 1030 of relatively large length having three data cells between transitions is followed by two waves
successives 1032 et 1034 possédant des longueurs plus cour- series 1032 and 1034 with shorter lengths
tes et qui ne comportent qu'un intervalle de données entre les transitions. Comme cela est représenté sur la figure and have only a data interval between transitions. As shown in the figure
16c(2), il est bien connu que l'intensité de l'enregistre- 16c (2), it is well known that the intensity of the recording
ment pour les signaux représentés sur la figure 16c(1) est for the signals shown in Figure 16c (1) is
supérieure pour une longueur d'onde plus importante, c'est- higher for a longer wavelength, that is,
à-dire pour une basse fréquence, que pour des longueurs d'onde courtes. Par conséquent l'amplitude est supérieure pour la partie 1036 associée à la longueur d'onde 1030 la plus longue que pour l'une quelconque des parties 1038 et 1040 associées à la longueur d'onde la plus courte. Cette intensité de l'enregistrement provoquera par conséquent une ie for a low frequency, only for short wavelengths. Therefore the amplitude is greater for the portion 1036 associated with the longer wavelength 1030 than for any of the portions 1038 and 1040 associated with the shorter wavelength. This intensity of the recording will therefore
distorsion de la position du point de passage à zéro, à par- distortion of the position of the crossing point to zero,
tir de la transition de la longueur d'onde longue à la lon- firing of the transition from the long wavelength to the long
gueur d'onde courte, c'est-à-dire à partir du point de pas- short wave, that is to say from the point of
sage à zéro 1042 représenté sur la figure 16c(1), et la dis- zero-wise 1042 shown in FIG. 16c (1), and FIG.
torsion affectera la réponse en amplitude ainsi que la twisting will affect the amplitude response as well as the
réponse de phase, bien que la réponse de phase soit pertur- phase response, although the phase response is disruptive
bée de façon plus importante. La transition à longueur d'onde longue peut être retardée du point de vue de la phase comme cela est représenté par la ligne formée de tirets et posséder un point de passage à zéro situé à l'emplacement more importantly. The long wavelength transition can be phase retarded as shown by the dashed line and have a zero crossing point located at the location
1044 ou avancer du point de vue phase comme cela est repré- 1044 or advance from the phase point of view as shown
senté parla ligne formée de tirets et possédant un point felt by the line of dashes and dot
de passage à zéro situé à l'emplacement 1046. crossing at location 1046.
Le circuit situé entre la ligne de sortie 998 de l'étage d'attaque de ligne 996 et le point de sommation 1016 corrige les distorsions par addition algébrique des signaux de correction qui sont proportionnels au décalage en amplitude et en phase par rapport au signal qui est apparu The circuit located between the output line 998 of the line driver 996 and the summing point 1016 corrects the algebraic addition distortions of the correction signals which are proportional to the amplitude and phase shift with respect to the signal which appeared
auparavant et par rapport à un signal apparaissant ultérieu- previously and in relation to a signal appearing later
rement. Ceci est obtenu par (a) envoi du signal présent dans la ligne 998 à travers la première ligne à retard 1002 au modulateur équilibré 1004 qui délivre un signal de sortie surely. This is achieved by (a) sending the signal present in the line 998 through the first delay line 1002 to the balanced modulator 1004 which outputs an output signal
retardé à son arrivée au point de sommation 1016, d'un pre- delayed at the point of summation 1016, of a first
mier intervalle de temps prédéterminé correspondant à une valeur nominale égale à 1 1/2 cellule de données; (b) envoi first predetermined time interval corresponding to a nominal value equal to 1 1/2 data cells; (b) sending
du signal à travers une première ligne à retard 1002 et éga- signal through a first delay line 1002 and
lement à travers une seconde ligne à retard 1006 à un modula- through a second delay line 1006 to a modula-
teur équilibré 1008 qui délivre un signal de sortie dans la ligne 1014 aboutissant au point de sommation 1016, ledit signal de sortie étant retardé d'un intervalle de temps plus important et qui est, de façon nominale, égal à environ 3 cellules de données; et (c) envoi du signal directement au modulateur équilibré 1000 qui délivre un signal de sortie dans la ligne 1010 qui est raccordée au point de sommation 1016 avant d'être envoyé à l'une ou l'autre des sorties dans les lignes 1012 ou 1014. Un échantillon donné du signal qui est présent dans la ligne 998 à un instant donné, sera traité dans les modulateurs équilibrés et dans les lignes à balanced signal 1008 which outputs an output signal in line 1014 leading to summing point 1016, said output signal being delayed by a larger time interval and which is nominally equal to about 3 data cells; and (c) sending the signal directly to the balanced modulator 1000 which outputs an output signal in the line 1010 which is connected to the summing point 1016 before being sent to either of the outputs in the lines 1012 or 1014. A given sample of the signal that is present in line 998 at a given time will be processed in the balanced modulators and in the lines to be
retard et atteindra le point de sommation 1016 en trois ins- delay and reach the point of summation 1016 in three
tants successifs comme le feraient des échantillons arrivant immédiatement avant et après l'échantillon considéré. Par conséquent en transmettant les signaux par l'intermédiaire des lignes à retard et des modulateurs équilibrés, on obtient une modification de phase de l'échantillon instantané avec les échantillons immédiatement antérieur et ultérieur. Le signal prédominant du point de vue de l'amplitude est le signal provenant du modulateur équilibré 1004, et les signaux de sortie provenant des autres modulateurs équilibrés 1000 et 1008 sont proportionnellement d'une amplitude plus faible successive samples as samples arriving immediately before and after the sample Therefore, by transmitting the signals via the delay lines and balanced modulators, a phase change of the instantaneous sample is obtained with the immediately preceding and subsequent samples. The predominant signal from the point of view of the amplitude is the signal from the balanced modulator 1004, and the output signals from the other balanced modulators 1000 and 1008 are proportionately smaller in amplitude.
et sont ajoutés algébriquement au signal prédominant de ma- and are added algebraically to the predominant signal of
nière à corriger les erreurs dans la partie passant par zéro du signal prédominant. En se référant à nouveau à la figure 16c(1), en ajoutant un signal de composante qui est avancé du point de vue de la phase, comme représenté au point 1046, on peut effectuer une compensation du retard de phase du point de passage à zéro, représenté au point 1044, de manière to correct errors in the part passing through zero of the predominant signal. Referring again to FIG. 16c (1), by adding a phase-advanced component signal as shown at 1046, the phase delay of the waypoint can be compensated for. zero, represented in point 1044, so
que le point résultant de passage à zéro est décalé correcte- that the point resulting from crossing to zero is correctly shifted
ment vers la position repérée par le point 1040. towards the position indicated in 1040.
En ce qui concerne le fonctionnement des modulateurs Regarding the operation of modulators
équilibrés, en se référant spécifiquement au modulateur équi- balanced, with specific reference to the modulator equi-
libré 1004 représenté sur la figure 16a, on voit qu'il existe une source de courant constant représentée par le transistor 1050 qui délivre un courant dans la ligne 1052 qui aboutit aux émetteurs des transistors 1054 et 1056. Le courant total est divisé et se partage entre les deux voies et le courant qui s'écoule en direction du transistor 1056 est égal au courant total, moins le courant qui traverse le transistor 1004 shown in Figure 16a, we see that there is a constant current source represented by the transistor 1050 which delivers a current in the line 1052 which leads to the emitters of the transistors 1054 and 1056. The total current is divided and divided between the two channels and the current flowing in the direction of the transistor 1056 is equal to the total current minus the current flowing through the transistor
1054. La base du transistor 1054 est raccordée à une résis- 1054. The base of transistor 1054 is connected to a resistor
tance variable 1058 qui peut être réglée de manière à comman- variable rate 1058 which can be set to control
der la sortie du modulateur équilibré 1004. Le courant tra- der the output of balanced modulator 1004. The current
versant chacun des transistors 1054 et 1056 commande de façon effective le gain des transistors 1060a, 1060b, 1062a et 1062b. Etant donné que les collecteurs des transistors 1060a et 1062b sont interconnectés et sont en opposition de phase, si les courants traversant les transistors 1054 et 1056 sont égaux, les gains des transistors 1060a et 1062b seront égaux et le courant circulant dans la ligne 1064 sera nul, ce qui provoquera le passage du transistor 1066 à l'état non conducteur et provoquera la délivrance d'un signal de sortie nul dans la ligne 1012. Cependant, s'il n'y a pas pouring each of transistors 1054 and 1056 effectively controls the gain of transistors 1060a, 1060b, 1062a and 1062b. Since the collectors of the transistors 1060a and 1062b are interconnected and are in phase opposition, if the currents flowing through the transistors 1054 and 1056 are equal, the gains of the transistors 1060a and 1062b will be equal and the current flowing in the line 1064 will be zero. which will cause transistor 1066 to pass to the non-conductive state and cause a zero output signal to be delivered in line 1012. However, if there is no
égalité, il existe un courant dont la phase varie en fonc- equality, there is a current whose phase varies according to
tion de celui des transistors 1062a ou 1062b qui est conduc- that of transistors 1062a or 1062b which is conductive
teur. Le signal d'entrée arrivant de la ligne à retard 1002 est envoyé à la base des transistors 1060a et 1062a et est transmis à la sortie de la ligne 1012 et sera égal à un certain pourcentage de l'amplitude du signal d'entrée et sera également déphasé conformément au réglage préétabli de tor. The input signal from delay line 1002 is sent to the base of transistors 1060a and 1062a and is transmitted to the output of line 1012 and will be equal to a certain percentage of the amplitude of the input signal and will be also out of phase in accordance with the pre-established setting of
la résistance variable 1058.the variable resistance 1058.
Etant donné que les autres modulateurs équilibrés fonctionnent de façon sensiblement analogue, on peut voir que les signaux de sortie de ces modulateurs peuvent être Since the other balanced modulators operate substantially similarly, it can be seen that the output signals of these modulators can be
réglés en amplitude et qu'un certain pourcentage de l'ampli- amplitude and that a certain percentage of the ampli-
tude du signal d'entrée peut être ajouté en vue de compenser la perturbation entre symboles, qui est présente dans les données. L'amplitude du signal ajouté varie généralement entre environ 10 et entre environ 15 %, et peut avoisiner environ 30 %. Dans tous les cas, l'amplitude devrait être celle qui est nécessaire pour effectuer de façon adéquate la The study of the input signal can be added to compensate for intersymbol disturbance, which is present in the data. The amplitude of the added signal generally ranges from about 10 to about 15%, and may be about 30%. In all cases, the amplitude should be that which is necessary to adequately perform the
compensation. A ce sujet le modulateur équilibré 1000 compor- compensation. In this regard, the balanced modulator 1000 comprises
te un transistor correspondant au transistor 1054 situé dans le modulateur équilibré 1004 et commandé par la ligne 1070, et un transistor similaire du modulateur équilibré 1008 est commandé par une ligne 1072, les deux lignes 1070 et 1072 aboutissant à des sources de courant variable, qui peuvent a transistor corresponding to the transistor 1054 located in the balanced modulator 1004 and controlled by the line 1070, and a similar transistor of the balanced modulator 1008 is controlled by a line 1072, the two lines 1070 and 1072 leading to variable current sources, which can
être commandées par un opérateur pouvant régler le modula- be controlled by an operator who can adjust the modula-
teur équilibré de manière qu'il modifie la compensation de phase et d'amplitude d'une manière permettant de réduire au balanced in such a way that it modifies the phase and amplitude compensation in a way
minimum la perturbation entre symboles. minimum disturbance between symbols.
Les données compensées, encore codées selon le code en carré de Miller, sont envoyées dans les lignes 124 et The compensated data, again encoded according to Miller's square code, are sent in lines 124 and
126 qui sont raccordées à deux commutateurs 128 et 130 ap- 126 which are connected to two switches 128 and 130
tes à sélectionner les signaux de sortie de l'un ou l'autre des compensateurs et de les envoyer à l'un des circuits select the output signals from one of the compensators and send them to one of the
138 ou 140 de décodage, de traitement des défauts, d'acqui- 138 or 140 of decoding, fault processing, acqui-
sition de signaux d'horloge et de mise sous forme de carac- setting of clock signals and formatting of
tères, par l'intermédiaire des lignes 132 et 134. Les commu- through lines 132 and 134. The Communities
tateurs 128 et 130 peuvent inverser les signaux de sortie des compensateurs si cela est nécessaire dans le cas o les lignes consécutives;, qui sont décodées, sont inversées par rapport à un enregistrement qui produirait finalement un 128 and 130 may invert the output signals of the compensators if this is necessary in the case where the consecutive lines, which are decoded, are inverted with respect to a record which would ultimately produce a
affichage tronqué de l'image vidéo, comme cela a été mention- truncated display of the video image, as has been mentioned
né précédemment. Les commutateurs 128 et 130 sont commandés par un signal présent dans la ligne 142 et qui est produit born previously. The switches 128 and 130 are controlled by a signal present in the line 142 and which is produced
par le circuit logique 200.by the logic circuit 200.
Un circuit spécifique, qui peut être utilisé pour décoder les données codées en carré de Miller, récupérer A specific circuit, which can be used to decode Miller's square coded data, retrieve
des signaux d'horloge à partir des données à auto-synchro- clock signals from the self-sync data.
nisation, réaliser un traitement de défauts ainsi que mettre sous forme de caractères les données et les reconvertir en tion, perform a fault processing as well as characterize the data and reconvert them to
des données parallèles à 9 bits, est représenté sur les figu- 9-bit parallel data, is shown in FIGS.
res 17a et 17b qui, ensemble, constituent un schéma électri- 17a and 17b, which together form an electrical schema
que de ce circuit. Ainsi les données en carré de Miller sont than this circuit. So the square data of Miller are
introduites dans les lignes 132 (sous la forme MECL) et cir- introduced in lines 132 (in the form MECL) and cir-
culent sensiblement à une cadence de 43 Mbits, étant donné que les transitions peuvent apparaître à la fois au début et au centre des cellules de bit qui se présentent à une cadence de 43 Mbits. Bien que les données soient présentes Roughly at a rate of 43 Mbits, since transitions can appear both at the beginning and in the center of bit cells that occur at a rate of 43 Mbits. Although the data are present
à l'entrée sous la forme MECL, on notera que le circuit pour- at the entrance in the form MECL, it should be noted that the circuit
rait être modifié de manière à accepter les données en carré de Miller sous une forme, grâce à laquelle les transitions would be modified to accept Miller's square data in a form, through which the transitions
des signaux logiques sont des impulsions apparaissant au dé- logic signals are pulses that appear
but ou au centre des cellules de bit. Ainsi l'une des sorties complémentaires du dernier étage d'un limiteur à goal or in the center of the bit cells. Thus one of the complementary outputs of the last floor of a limiter to
trois étages 1100 est envoyé à une série de trois portes OU- three-story 1100 is sent to a series of three doors OU-
Exclusif (EXCL-OR) 1102, qui délivre une impulsion dans la ligne de sortie 1104 en chaque point de passage à zéro. Les impulsions produites sont envoyées à un filtre passe-bande 1106 à bande étroite et sont ultérieurement introduites dans un limiteur 1108 qui produit une onde carrée. La sortie du limiteur apparaît dans la ligne 1110 ainsi que dans une Exclusive (EXCL-OR) 1102, which delivers a pulse in the output line 1104 at each zero crossing point. The generated pulses are sent to a narrowband bandpass filter 1106 and are subsequently introduced into a limiter 1108 which produces a square wave. The limiter output appears in line 1110 as well as in a
ligne 1112 qui aboutit à un autre filtre 1114 qui est égale- line 1112 which leads to another filter 1114 which is also
ment un filtre passe-bande à bande étroite, et le signal de sortie du filtre 1114 est envoyé à un autre limiteur 1116, suivi d'un autre filtre passe-bande 1118 à bande étroite et à encore un autre limiteur 1120 de manière à produire l'onde carrée à 86 MHz dans la ligne 1122 qui est raccordée a narrow-band band-pass filter, and the output signal of the filter 1114 is sent to another limiter 1116, followed by another narrowband band-pass filter 1118 and yet another limiter 1120 so as to produce the 86 MHz square wave in line 1122 that is connected
à une mémoire-tampon 1124 possédant des sorties complémen- to a buffer 1124 having complementary outputs
taires. L'une des sorties complémentaires est raccordée à la mémoiretampon 1126 qui fournit dans la ligne 139 le signal d'horloge à 86 MHz, qui peut être utilisé par le décodeur tary. One of the complementary outputs is connected to the memory chip 1126 which provides in line 139 the 86 MHz clock signal, which can be used by the decoder
associé, comme indiqué précédemment en référence au schéma- associated, as indicated above, with reference to the schema
bloc de la figure 1. Les filtres passe-bande à bande étroite du circuit d'extraction de signal d'horloge possèdent une block of Figure 1. The narrowband bandpass filters of the clock extraction circuit have a
bande passante égale à environ 2 MHz. bandwidth equal to about 2 MHz.
Dans le cas d'un défaut de la fréquence radioélectri- In the case of a fault in the radio frequency
que intervenant dans l'un des canaux de transmission, le signal d'horloge à 86 MHz provenant de l'autre décodeur est alors utilisé pour commander de façon cédencée le circuit de manière à pouvoir conserver la synchronisation correcte des mots de données et de façon à pouvoir, de ce fait, récupérer immédiatement les données lorsque le défaut cesse. Etant one of the transmission channels, the 86 MHz clock signal from the other decoder is then used to control the circuit in a ceded manner so that the correct synchronization of the data words can be maintained and to be able, therefore, immediately recover the data when the fault ceases. Being
donné qu'il est extrêmement improbable que des défauts appa- given that it is extremely unlikely that any defects
raissent simultanément dans les deux canaux, la probabilité simultaneously in both channels, the probability
est grande que le signal d'horloge à 86 MHz puisse êtrerécu- is great that the 86 MHz clock signal can be
péré par l'un ou l'autre des décodeurs en vue d'être utilisé by one or the other of the decoders in order to be used
pour la commande cadencée du circuit. for the rhythmic control of the circuit.
La série des limiteurs et des filtres passe-bande à bande étroite fournissent successivement un signal d'horlo- ge à 86 MHz plus précis qui est utilisé pour commander de façon cadencée des données qui sont reçues dans les lignes 132. La sortie complémentaire du premier étage limiteur 1100 contient des données codées et est reliée par l'intermédiaire d'une ligne 1128 à une ligne à retard désignée d'une manière générale par la référence 1130 et qui est raccordée par la ligne 1132 à l'entrée D d'une bascule bistable 1134 qui est The series of narrow-band limiters and band-pass filters successively provide a more accurate 86 MHz clock signal which is used to clockly control data received in lines 132. The complementary output of the first limiter stage 1100 contains coded data and is connected via line 1128 to a delay line generally designated 1130 and which is connected via line 1132 to the D input of a flip flop 1134 which is
commandée d'une façon cadencée par la ligne 1110. Par consé- ordered on line 1110. As a result,
quent les données codées délivrées par la bascule bistable the coded data delivered by the flip-flop
1134 dans la ligne i136 sont remises en cadence au moyen d'un. 1134 in the line i136 are put back in rhythm by means of a.
signal d'horloge récupéré à partir des données elles-mêmes et par conséquent suppriment des erreurs qui peuvent être clock signal retrieved from the data itself and therefore remove errors that may be
présentes par suite de retards de propagation et de cadence- present as a result of delays in propagation and
ment qui existent dans les données délivrées à une cadence extrêmement élevée de 86 Mbits. La ligne 1136 contenant les données remises en cadence est également raccordée à une bascule bistable de type D 1138 qui est commandée de façon that exist in the data delivered at an extremely high rate of 86 Mbits. The line 1136 containing the clocked data is also connected to a flip-flop of type D 1138 which is controlled in such a way
cadencée par le signal d'horloge à 86 MHz régénéré et pré- clocked by the regenerated 86 MHz clock signal and
sent dans la ligne 1140 et qui est délivré par une mémoire- in line 1140 and which is issued by a memory-
tampon 1142 dont une entrée est alimentée par la mémoire- buffer 1142 whose input is fed by the memory
tampon 1124. La bascule bistable 1138 remet en cadence les buffer 1124. The flip-flop 1138 resets the
données une seconde fois et par conséquent supprime pratique- given a second time and therefore eliminates
ment toutes les erreurs qui pourraient être présentes par any errors that may be
suite de retards de propagation ou d'autres retards de caden- delays in propagation or other delays in
cement. Des données remises en cadence apparaissent dans la ligne 1144 et sont envoyées aux trois portes OU-Exclusif cement. Timed data appears in line 1144 and is sent to all three exclusive-OR gates
1146, 1148 et 1150, parmi lesquelles deux de ces portes dé- 1146, 1148 and 1150, among which two of these doors de-
livrent une impulsion étroite dans des lignes de sortie res- give a narrow impulse in
pectives 1152 et 1154 pour chaque transition qui apparaît 1152 and 1154 for each transition that appears
dans les données elles-mêmes.in the data itself.
L'autre sortie de la mémoire-tampon 1142 est raccor- The other output of buffer 1142 is connected to
dée à une mémoire-tampon 1160 dont une sortie commande de to a buffer memory 1160 including a command output of
façon cadencée une bascule bistable 1162 réalisant une divi- clockwise a bistable flip-flop 1162 realizing a dividing
sion par 2, tandis que l'autre ligne de sortie 1164 est raccordée à une mémoire-tampon 1166. La sortie de la bascule bistable 1162 réalisant une division par 2 fournit dans la 2, while the other output line 1164 is connected to a buffer 1166. The output of the flip-flop 1162 dividing by 2 provides in the
ligne 1170 un signal à 43 MHz qui traverse une mémoire-tam- line 1170 a 43 MHz signal passing through a buffer memory
pon 1172 et qui, à la suite de cette dernière, est filtré par un filtre 1174. Ce dernier fait partie d'un circuit régu- lateur qui fonctionne de manière à maintenir le signal d'horloge dans la même phase en résistant à toute variation pon 1172 and which, following the latter, is filtered by a filter 1174. The latter is part of a regulator circuit which operates so as to maintain the clock signal in the same phase while resisting any variation
ou modification de la phase du signal, due aux caractéristi- or modification of the signal phase due to the characteristics
ques de retardement du filtrage. La phase du signal d'horloge à 43 MHz ne devrait pas changer avant que plusieurs cycles d'un signal à phases différentes n'apparaissent. Le signal de sortie du filtre 1174 apparaît dans la ligne 1178, qui s'étend, en passant par une mémoire-tampon 1180, jusqu'à une delays in filtering. The phase of the 43 MHz clock signal should not change until several cycles of a different phase signal occur. The output signal of the filter 1174 appears in the line 1178, which extends, through a buffer 1180, to a
autre mémoire-tampon 1182 dont la ligne de sortie 1184 con- another buffer 1182 whose output line 1184 con-
tient le signal d'horloge à 43 MHz qui est utilisé pour commander de façon cadencée un registre à décalage comprenant les bascules bistables de type D 1186, 1188, 1190, 1192 et holds the 43 MHz clock signal which is used to clockly control a shift register comprising D-type flip-flops 1186, 1188, 1190, 1192 and
1194. Le signal de sortie complémentaire de la mémoire- 1194. The output signal complementary to the memory-
tampon 1182 est envoyé à la porte OU 1196 qui possède une buffer 1182 is sent to OR gate 1196 which has a
ligne de sortie 1198 utilisée pour commander de façon caden- output line 1198 used to control clockwise
cée le diviseur réalisant une division par 9 et désigné d'une manière globale par la référence 1200. Le diviseur the divisor dividing by 9 and designated globally by the reference 1200. The divider
1200 réalisant la division par 9 est formé par quatre bascu- 1200 realizing the division by 9 is formed by four bascu-
les bistables câblées de manière à délivrer un signal de sortie dans la ligne 1316 tous les neuf signaux d'horloge the bistables wired so as to output an output signal in line 1316 every nine clock signals
à 43 MHz reçus par l'intermédiaire de la ligne 1184. La des- 43 MHz received via line 1184. The
cription ci-dessus englobe d'une manière générale le circuit étendu de production de signaux d'horloge, qui est utilisé pour décoder les données codées "en carré" de Miller et ces signaux d'horloge sont utilisés pour commander de façon cadencée le circuit représenté sur le dessin, moyennant l'utilisation des signaux d'horloge qui sont tirés du flux The above description generally encompasses the clock generation extended circuit, which is used to decode Miller's square-coded data, and these clock signals are used to periodically control the circuit. shown in the drawing, by means of the use of clock signals which are derived from the stream
de données lui-même.of data itself.
Pour décoder les données codées "en carré" de Miller, To decode Miller coded "square" data,
en référence à la figure 17a, on rappelle que la porte ou- with reference to FIG. 17a, it will be recalled that the door
Exclusif 1146 délivre une impulsion pour toute transition des données, que cette dernière apparaisse au centre d'une Exclusive 1146 delivers an impulse for any data transition, as the data appears in the center of a
cellule de bit ou au début de cette dernière. Les impul- bit cell or at the beginning of the latter. The impulses
sions sont envoyées par l'intermédiaire de la ligne 1152 à are sent via line 1152 to
la porte 1204 qui comporte une autre ligne d'entrée 1206 ali- the door 1204 which comprises another input line 1206
mentée par la porte 1208 qui est commandée de façon cadencée by the door 1208 which is ordered in a clocked way
par l'intermédiaire de la ligne 1184. La porte 1204 fonc- through line 1184. Gate 1204 operates
tionne essentiellement à la manière d'un détecteur de 1 logi- essentially in the manner of a detector of 1 logi-
ques et délivre une impulsion de sortie à niveau haut vraie dans la ligne 1210 chaque fois qu-'un 1 logique est détecté, et la ligne 1210 positionne-de façon effective la bascule bistable 1186 dans le premier étage du registre à décalage avec un "1" logique. Les bascules bistables successives constituant le registre à décalage sont commandées de façon and provides a true high-level output pulse in line 1210 each time a logic 1 is detected, and line 1210 effectively positions the flip-flop 1186 in the first stage of the shift register with a logic ". 1 "logical. The successive flip-flops constituting the shift register are controlled in such a way
cadencée par le signal d'horloge à 43 MHz de manière à trans- clocked at 43 MHz so as to trans-
mettre l'état "1" logique. Conformément aux règles du code "en carré" de Miller utilisé pour décoder les données codées, put the state "1" logic. In accordance with Miller's "square" code rules used to decode encoded data,
certains "1" logiques sont supprimés dans le flux des don- some logical "1" are removed in the data flow.
nées de manière à éliminer la composante en courant continu de ce flux de données. Pour 'détecter la présence d'un tel "1" logique supprimé, la ligne de sortie 1154 arrivant de la porte OU-Exclusif 1150 délivre lors de chaque transition une to eliminate the DC component of this data stream. To detect the presence of such a deleted logical "1", the output line 1154 arriving from the exclusive-OR gate 1150 delivers at each transition a
impulsion de brève durée qui est transmise par la mémoire- brief pulse that is transmitted by the memory-
tampon 1214 et fournit une impulsion de remise à l'état ini- buffer 1214 and provides a reset pulse.
tial dans la ligne 1216 toutes les fois qu'une transition se présente. Un compteur à 8 bits constitué de trois bascules bistables 1218, 1220 et 1222 est à même de délivrer un signal de sortie dans la ligne 1224 lorsqu'il atteint un comptage égal à cinq ou plus, ledit compteur à 8 bits étant commandé de façon cadencée par un signal d'horloge à 86 MHz arrivant par l'intermédiaire de la ligne 1164, de la mémoire-tampon 1166 et de la ligne 1226. Le comptage de cinq intervalles de la cadence d'horloge à 86 MHz correspond à 2 1/2 cellules du signal à 43 Mbits, qui est détecté, et indique qu'un 1 logique a été supprimé pendant le processus de codage. Si tial in line 1216 whenever a transition occurs. An 8-bit counter consisting of three bistable flip-flops 1218, 1220 and 1222 is capable of delivering an output signal in line 1224 when it reaches a count of five or more, said 8-bit counter being controlled in a clocked manner. by an 86 MHz clock signal arriving via line 1164, buffer 1166 and line 1226. The count of five slots of the clock rate at 86 MHz corresponds to 2 1 / 2 cells of the 43 Mbits signal, which is detected, and indicates that a logical 1 was removed during the coding process. Yes
une transition intervient avant cinq comptages de la caden- a transition occurs before five counts of the cadenza
ce d'horloge à 86 MHz, le compteur sera ramené à zéro tou- the 86 MHz clock, the counter will be reduced to zero
tes les fois que la transition se sera produite. Lorsque le compteur délivre un signal de sortie dans la ligne 1224, ce signal est transmis par l'intermédiaire du circuit à portes 1228 de manière à produire une impulsion étroite dans la when the transition has occurred. When the counter delivers an output signal in the line 1224, this signal is transmitted through the gate circuit 1228 so as to produce a narrow pulse in the
ligne de sortie 1230, cette impulsion étant envoyée à l'en- output line 1230, this pulse being sent to the
trée de positionnement de la bascule bistable 1190 du registre à décalage et introduisant de ce fait un 1 logique positioning the flip-flop 1190 of the shift register and thereby introducing a logic 1
à l'instant correct o ce 1 a été supprimé au cours du pro- at the correct moment when it was deleted in the course of
cessus de codage. Le signal de sortie de la bascule bistable terminal 1194 du registre à décalage apparaît dans la ligne 1232, qui transmet les données de non retour à zéro décodées qui sont envoyées à un registre à décalage série-parallèle 1234. Ce registre à décalage produit les 8 bits en Parallèle de données dans les lignes 1236 qui sont raccordées à des bascules bistables respectives 1238 comportant des lignes de sortie 146 ou 148 aboutissant aux circuits 50 et 52. Les données présentes dans la ligne 1232 sont également envoyées à une bascule bistable de type D 1240 qui est commandée de façon cadencée par l'intermédiaire de la ligne 1242 qui travaille à la cadence des mots de synchronisation et est commandée de façon cadencée de manière à obtenir le bit de parité qui est introduit dans la ligne de sortie 1244. Le signal associé à la cadence des mots de synchronisation et présent dans la ligne 1242 circule à la cadence de 4,8 MHz et est également utilisé pour commander de façon cadencée la bascule bistable 1238 contenant les bits des données en parallèle. Outre le fait d'obtenir les signaux d'horloge à partir des données codées et de décoder les données codées "en carré" de Miller en données de non retour à zéro, le coding cessation. The output signal of the shift register flip-flop 1194 appears in the line 1232, which transmits the decoded zero-return data that is sent to a serial-parallel shift register 1234. This shift register produces the output signals. Parallel bits of data in lines 1236 which are connected to respective flip-flops 1238 having output lines 146 or 148 terminating at circuits 50 and 52. The data present in line 1232 is also sent to a D-type flip-flop. 1240 which is timedly controlled via line 1242 which operates at the timing of the synchronization words and is clocked clockwise to obtain the parity bit which is introduced into the output line 1244. The signal associated with the timing of the synchronization words and present in line 1242 travels at the rate of 4.8 MHz and is also used to clockwise controlling the flip-flop 1238 containing the data bits in parallel. In addition to obtaining the clock signals from the encoded data and decoding the Miller "square" coded data into zero return data, the
circuit des figures 17a et 17b fonctionne également de maniè- circuit of FIGS. 17a and 17b also operates in a manner
re à récupérer la synchronisation de mots, c'est-à-dire à identifier les 9 bits corrects des données mises en série et qui comprennent les 8 bits d'un échantillon unique, ainsi to recover the synchronization of words, ie to identify the correct 9 bits of the serialized data and which comprise the 8 bits of a single sample, as well as
que le bit de parité approprié, et la détection de la synchro- that the appropriate parity bit, and the detection of the synchro-
nisation de mots est réalisée au moyen d'une détection de la séquence de synchronisation numérique qui a été ajoutée par words is performed by detecting the digital synchronization sequence that has been added by
l'additionneur de séquence 40 au cours du processus d'enre- the sequence adder 40 during the registration process.
gistrement. De façon plus spécifique, lorsqu'elle est mise en tration. More specifically, when it is implemented
série et après que le bit de parité ait été ajouté, la séquen- series and after the parity bit has been added, the sequence
ce "005" apparaîtra sous la forme de 24 zéros consécutifs suivie par la séquence "10l". En se référant à nouveau à la this "005" will appear as 24 consecutive zeros followed by the sequence "10l". Referring again to the
porte OU-Exclusif 1150 représentée sur la figure 17a, sa li- Exclusive-OR gate 1150 shown in FIG. 17a, its
gne de sortie 1154 est également raccordée à une mémoire- output channel 1154 is also connected to a memory
tampon 1250 qui possède une ligne de sortie 1252 dans laquelle une impulsion apparait lors de chaque transition.du flux des données. Les signaux présents dans la ligne 1252 ramènent de façon effective à l'état initial un couple de bascules bistables 1254 et 1256 qui, en association avec quatre por-t tes et mémoires-tampons succesives 1258, 1260, 1262 et 1264 buffer 1250 which has an output line 1252 in which a pulse appears at each transition of the data stream. The signals present in the line 1252 effectively return to the initial state a pair of flip-flops 1254 and 1256 which, in association with four successive gate and buffer memories 1258, 1260, 1262 and 1264
détectent l'apparition de la séquence numérique "101". Cepen- detect the appearance of the digital sequence "101". How-
* dant la séquence "101" pourrait aisément apparaître en dif-* the sequence "101" could easily appear in different
férentes positions dans l'intervalle' des données vidéo actives du signal de télévision traité et c'est pour cette different positions in the interval 'active video data of the processed television signal and it is for this
raison qu'une ligne d'entrée 1270 possède un signal de cré- reason that an input line 1270 has a credit signal
neau de séquence qui est seulement vrai pendant l'intervalle sequence water that is only true during the interval
de temps durant lequel la séquence "005" apparaît, c'est-à- the time during which the "005" sequence appears, that is,
dire pendant un intervalle de temps d'environ 4 à 5 micro- say for a time interval of about 4 to 5 micro-
secondes au cours de chaque ligne horizontale, et ce signal seconds during each horizontal line, and this signal
présent dans la ligne 270 est envoyé à la porte 1272 possé- present in line 270 is sent to door 1272 possessed
dant une ligne de sortie 1274 raccordée à la porte OU 1276 at an output line 1274 connected to the OR gate 1276
qui à son tour est raccordée à la porte OU 1278 par l'inter- which in turn is connected to the OR gate 1278 through
médiaire de la ligne 1280. Le signal de créneau de séquence est produit par le circuit de la figure 10. Une ligne de 1280. The sequence slot signal is produced by the circuit of FIG.
sortie 1279 valide la porte 1264 uniquement pendant les cré- output 1279 validates the 1264 gate only during
neaux de séquences de sorte que le signal vrai présent dans les lignes de sortie 1286 et 1288 et arrivant de la porte sequences of sequences so that the true signal present in the 1286 and 1288 output lines and arriving from the gate
1264 ne peut apparaître que pour une détection de la sequen- 1264 can only appear for a sequence detection.
ce "101" pendant la présence du créneau de séquence. La this "101" during the presence of the sequence slot. The
ligne 1286 est utilisée pour commander le diviseur 1162 réa- line 1286 is used to control the 1162 divider
lisant une division par 2 (figure 17b) de sorte que ce divi- reading a division by 2 (Figure 17b) so that this division
seur est ramené à zéro à l'instant correct pour conserver la phase d'horloge à 43 MHz correcte et pour acquérir la synchronisation des bits. L'autre sortie de la porte NON-ET 1264, c'est-à-dire la ligne 1288, est raccordée à la porte NON-ET 1290 qui délivre un signal dans la ligne de sortie It is reset to zero at the correct time to maintain the correct 43 MHz clock phase and to acquire bit synchronization. The other output of the NAND gate 1264, i.e. line 1288, is connected to the NAND gate 1290 which delivers a signal in the output line.
1292 pourvu que l'autre ligne d'entrée 1294 ait été validée. 1292 provided that the other input line 1294 has been validated.
Etant donné que le détecteur de séquence "101" est piloté par un signal d'horloge circulant dans la ligne 1226 (par l'intermédiaire de la mémoiretampon 1166 et de la ligne Since the sequence detector "101" is driven by a clock signal flowing in the line 1226 (via the buffer memory 1166 and the line
1164) et qui est tiré du flux de données lui-même, ce dé- 1164) and which is derived from the data stream itself, this
tecteur est toujours correctement réglé en phase par rap- tector is always correctly adjusted in phase by
port au flux des données. Le détecteur détectera toujours une séquence "101" si elle est présente, pourvu qu'il soit validé et que ceci se produise pendant le créneau de séquence. La porte 1290 est validée uniquement àladétection de l'apparition de 20 zéros successifs dans le flux des bits de données, ce qui se produit légitimement au cours de la séquence "005" de synchronisation numérique et ceci se pro- duit avant la détection de la séquence "101", comme cela est prévisible. Pour détecter l'apparition de 20 zéros successifs, en se référant à la figure 17b, un compteur désigné d'une manière globale par la référence 1296 examine les données qui sont transmises en étant décalées dans le registre à décalage, en particulier les données apparaissant à la sortie de la bascule bistable 1192 qui agit de manière à ramener à zéro le compteur dans le cas o un 1 logique apparaît. Le compteur 1296 est commandé de façon cadencée par le signal d'horloge à 43 MHz circulant dans la ligne 1298 partant d'une mémoire-tampon 1300. Ce compteur délivre un signal de sortie dans la ligne 1302 lorsque 20 zéros consécutifs sont apparus et ce signal déclenche un multivibrateur monostable 1304 (figure 17a), qui délivre dans la ligne 1306 un signal qui est transmis par l'intermédiaire de la porte NON-ET 1308 dans le cas o la porte a été validée par un signal vrai port to the data flow. The detector will always detect a sequence "101" if present, provided it is enabled and this occurs during the sequence slot. Gate 1290 is enabled only upon detecting the occurrence of successive zeros in the data bit stream, which occurs legitimately during the digital sync sequence "005" and this occurs prior to detection of the sequence "101", as is predictable. To detect the appearance of successive zeros, referring to FIG. 17b, a counter designated globally by reference numeral 1296 examines the data that is transmitted by being shifted in the shift register, in particular the data that appears. at the output of the flip-flop 1192 which acts to reset the counter to zero in the case where a logical 1 appears. The counter 1296 is clocked by the 43 MHz clock signal flowing in the line 1298 from a buffer 1300. This counter outputs an output signal in the line 1302 when 20 consecutive zeros have appeared. signal triggers a monostable multivibrator 1304 (Fig. 17a), which delivers in line 1306 a signal which is transmitted through NAND gate 1308 in the case where the gate has been validated by a true signal
présent dans la ligne 1310 et qui apparait au cours de l'ap- present in line 1310 and which appears in the course of
parition du créaneau de séquence. Si la porte NON-ET est va- release of the sequence cranberry. If the NAND gate is
lidée, alors le signal de validation est transmis dans la ligne 1294 en vue de réaliser la validation de la porte 1290. Le signal vrai présent dans la ligne 1292 apparait par conséquent en réponse à la détection de la séquence "101" the idea, then the validation signal is transmitted in the line 1294 in order to carry out the validation of the gate 1290. The true signal present in the line 1292 therefore appears in response to the detection of the sequence "101"
au cours du créneau de séquence qui intervient pendant l'in- during the sequence slot that occurs during the
tervalle de suppression horizontale de chaque ligne de télé- horizontal removal of each line of tele-
vision traitée et fournit le signal de synchronisation de mots dans la ligne 1292 qui est raccordée à la porte OU 1314 (figure 17b), qui possède une ligne de sortie 1316 raccordée à la borne de remise à zéro du diviseur 1200 réalisant une processed vision and provides the word synchronization signal in the line 1292 which is connected to the OR gate 1314 (Fig. 17b), which has an output line 1316 connected to the reset terminal of the divider 1200 providing a
division par 9. Le signal de sortie du diviseur 1200 appa- division by 9. The output signal of the divider 1200 appears
raît dans la ligne 1318 qui est raccordée à la porte OU-ET 1320, ce qui a pour conséquence une remise automatique à line 1318 which is connected to the AND-gate 1320, which results in an automatic reset to
zéro tous les 9 comptages du signal d'horloge et, par consé- zero every 9 counts of the clock signal and, consequently,
quent, a pour effet de donner aux quatre bascules bistables the effect of giving the four flip-flops
constituant le compteur 1200 la caractéristique d'un comp- teur fournissant une division par 9. La ligne de sortie 1316 de la porte constituting the counter 1200 the characteristic of a counter providing division by 9. The output line 1316 of the door
1314 aboutit également à l'entrée des signaux d'horloge d'un multivibrateur monostable 1322 qui possède un signal de sortie 1324 commandant de façon cadencée un di- 1314 also results in the input of the clock signals of a monostable multivibrator 1322 which has an output signal 1324 controlling in a clockwise manner a
viseur effectuant une division par 3 et désigné par la réfé- viewfinder dividing by 3 and designated by the reference
rence générale 1326 et délivre un signal de sortie formé par un signal d'horloge de décodage à 1,6 MHz dans la ligne 1328. La ligne 1324 véhicule un signal qui est un signal d'horloge à 43 MHz divisé par 9, c'est-à-dire un signal à 4,8 MHz, qui traverse une mémoire-tampon 1330 et produit un 1326 and outputs an output signal formed by a 1.6 MHz decoding clock signal in line 1328. Line 1324 carries a signal which is a 43 MHz clock signal divided by 9, that is, a 4.8 MHz signal, which passes through a 1330 buffer and produces a
signal d'horloge de décodage à 4,8 MHz dans la ligne 1332. 4.8 MHz decoding clock signal in line 1332.
La ligne 1324 est également raccordée à la mémoire-tampon Line 1324 is also connected to the buffer
1334 possédant une ligne de sortie 1242 qui véhicule le si- 1334 having an exit line 1242 which conveys the
gnal d'horloge à 4,8 MHz qui commande de façon cadencée la bascule bistable 1238. Les lignes 1328 et 1332 contiennent les signaux d'horloge de décodage qui sont utilisés pour commander de façon cadencée les mémoires à accès direct RAM 1 à RAM 4, ainsi que les circuits 50 et 52 au cours de 4.8 MHz clock signal clockically controlling the flip-flop 1238. The lines 1328 and 1332 contain the decoding clock signals that are used for clocking RAM 1 RAM direct access memories 4 , as well as circuits 50 and 52 during
l'opération de reproduction, comme cela a été décrit précé- the reproduction operation, as described above
demment.ously.
Le signal de sortie du compteur réalisant une divi- The output signal of the counter realizing a division
sion par 9 est également envoyé par l'intermédiaire d'une 9 is also sent via a
ligne 1338 à un circuit de régulation désigné par la référen- line 1338 to a control circuit designated by the reference
ce générale 1340 et qui agit de manière à empêcher tout éche- 1340 and acting in such a way as to prevent any
lon subit dans la synchronisation de mots et est adapté de manière à fournir un signal à 4,8 MHz récurrent à sa sortie dans la ligne 1342 pour 30 à 40 cycles de synchronisation de -mots. Le signal présent dans la ligne 1342 est envoyé à une It is subjected to synchronization of words and is adapted to provide a recurrent 4.8 MHz signal at its output in line 1342 for 30 to 40 cycles of synchronization ofwords. The signal in line 1342 is sent to a
bascule bistable 1344 qui déclenche un multivibrateur mono- 1344 flip-flop that triggers a mono multivibrator
stable 1346 par l'intermédiaire de la ligne 1348. Le multi- stable 1346 via line 1348. The multi-
vibrateur monostable 1346 cadence simplement de façon correc- monostable vibrator 1346 cadence simply in a correct way
te le signal et possède une sortie aboutissant à la ligne 1350 qui est raccordée à un circuit différenciateur constitué par des lignes à retard 1352 et 1354 et une porte 1356 qui the signal and has an output terminating at line 1350 which is connected to a differentiator circuit consisting of delay lines 1352 and 1354 and a gate 1356 which
délivre une impulsion très étroite dans la ligne 1358. delivers a very narrow impulse in line 1358.
Cette impulsion actionne la porte 1360 au cours du créneau de séquence lorsque la ligne 1364 est active, ce qui fournit dans la ligne 1362 un signal qui active la porte OU-ET 1314 This pulse operates the gate 1360 during the sequence slot when the line 1364 is active, which provides in the line 1362 a signal which activates the AND gate 1314
pour. la remise à zéro du compteur fournissant une divi- for. resetting the counter providing a divide
sion par 9, dans le cas o la sortie du détecteur de séquen- 9, if the output of the sequencing detector
ce "101" dans la ligne 1292 n'est pas présente pour une rai- this "101" in line 1292 is not present for a reason
son quelconque comme par exemple un défaut ou analogues. Par conséquent le compteur réalisant une division par 9 sera correctement ramené à zéro soit par le détecteur de séquence "101" soit par le circuit de remise à l'état initial de any such as for example a defect or the like. Therefore the counter dividing by 9 will be correctly reset to zero either by the sequence detector "101" or by the reset circuit.
régulation qui vient juste d'être décrit, même si une impul- regulation which has just been described, even though an impulse
sion d'horloge présente dans la ligne 1198 est temporairement perdue. Une action importante du fonctionnement du circuit consiste à conserver le mot de synchronisation à une cadence relativement constante pendant plusieurs dizaines de cycles, The clock present in line 1198 is temporarily lost. An important action of the circuit operation is to keep the synchronization word at a relatively constant rate for several tens of cycles,
et ce sans qu'il varie sous l'effet d'une perte d'un compta- without changing as a result of the loss of an account
ge des signaux d'horloge ou par suite de la perte de quelques apparitions de la détection de la séquence "101" et analogues Conformément à un autre aspect du fonctionnement du circuit représenté sur les figures 17a et 17b, chacun des As a result of the loss of a few occurrences of the sequence detection "101" and the like In accordance with another aspect of the operation of the circuit shown in FIGS. 17a and 17b, each of the
décodeurs peut fournir le signal d'horloge à 86 MHz à l'au- decoders can provide the 86 MHz clock signal to the
tre décodeur, le décodeur représenté sur la figure 17b four- decoder, the decoder shown in FIG.
nissant le signal d'horloge à 86 MHz dans la ligne 139 et le présent décodeur représenté recevant de façon similaire le signal d'horloge à 86 MHz de la part de l'autre décodeur dans la ligne 141, comme représenté à la partie inférieure gauche de la figure 17a. Ceci est destiné à permettre la compensation d'un défaut pouvant apparaître dans le canal transmettant les fréquences radioélectriques et aboutissant à l'un des décodeurs et,.si un tel défaut apparaît, le signal d'horloge provenant de l'autre canal peut être utilisé pour conserver le cadencement du circuit de manière à maintenir le cadencement des mots de synchronisation. Ceci permet de conserver un signal d'horloge de telle manière que le signal d'horloge provenant du canal considéré puisse être récupéré denoting the 86 MHz clock signal in line 139 and the present decoder shown similarly receiving the 86 MHz clock signal from the other decoder in line 141, as shown in the lower left portion of Figure 17a. This is intended to allow the compensation of a fault which may appear in the radio frequency transmitting channel and result in one of the decoders and, if such a fault occurs, the clock signal from the other channel may be used to keep the timing of the circuit so as to maintain the timing of the synchronization words. This makes it possible to keep a clock signal in such a way that the clock signal coming from the channel in question can be recovered.
aisément lors de l'apparition du signal une fois que le dé- easily when the signal appears once the
faut a cessé. On notera que, bien que la détection de l'ap- must have stopped. It should be noted that although the detection of
parition d'un défaut dans les fréquences radioélectriques fournisse une indication de l'absence du signal d'horloge, the appearance of a fault in radio frequencies provides an indication of the absence of the clock signal,
des indications autres que la détection de la perte du si- indications other than the detection of the loss of
gnal à fréquence radioélectrique peuvent être utilisées de façon appropriée pour déclencher l'utilisation du signal radio frequency signal can be used appropriately to trigger the use of the signal
d'horloge provenant de l'autre canal. clock from the other channel.
Le défaut détecté des fréquences radioélectriques arrivant du correcteur de distorsions 118 est envoyé, dans la ligne 1028, à une mémoire-tampon 1370, dont la sortie est raccordée à un premier étage intégrateur, désigné par la référence générale 1372 et qui est remis en cadence par la bascule bistable 1374 qui est commandée de façon cadencée The detected fault of the radio frequencies arriving from the distortion corrector 118 is sent, in the line 1028, to a buffer memory 1370, the output of which is connected to a first integrating stage, designated by the general reference 1372 and which is reset by the bistable flip-flop 1374 which is controlled in a clocked manner
par l'intermédiaire de la ligne 1376 arrivant de la mémoire- via line 1376 arriving from memory-
tampon 172 fournissant le signal d'horloge de 86 MHz. Le signal de sortie de la bascule bistable 1374 apparaît dans la ligne 1378 aboutissant à une entrée d'une porte 139, dont l'autre entrée est alimentée par l'intermédiaire de la ligne 1380 qui arrive d'une porte OU 1382. Le signal d'entrée à la buffer 172 providing the 86 MHz clock signal. The output signal of the flip-flop 1374 appears in line 1378 resulting in an input of a gate 139, the other input of which is fed through line 1380 which arrives from an OR gate 1382. The signal from entrance to
porte 1382 est délivré par l'intermédiaire d'une mémoire- door 1382 is issued through a memory-
tampon 1384 et d'un multivibrateur monostable 1386 qui est déclenché par la ligne 1388 4ui contient un signal H/8, c' buffer 1384 and a monostable multivibrator 1386 which is triggered by line 1388 4ui contains a signal H / 8, c '
c'est-à-dire le signal-de commutation des têtes de transduc- that is, the switching signal of the transducer heads
teurs de sorte qu'une indication de défaut n'est pas pro- so that an indication of defect is not pro-
duite au cours de cet intervalle de temps. Ce signal empêche la commutation sur le signal d'horloge de l'autre canal during this time interval. This signal prevents switching on the clock signal of the other channel
au cours de la commutation des têtes, sous l'effet de l'ap- during the switching of the heads, under the effect of
parition d'un défaut. L'une ou l'autre des lignes d'entrée 1378 et 1381 valide la porte OU 1390 et envoie un signal appearance of a defect. One or the other of the input lines 1378 and 1381 validates the OR gate 1390 and sends a signal
dans la ligne de sortie 1392 qui aboutit à la bascule bista- in the exit line 1392 which leads to the bistable flip-flop
ble de sortie 1238, en vue de ramener à l'état initial cette bascule bistable, et fournit de ce fait dans la ligne de sortie 146 et pour la ligne 148, une indication de défaut qui est utilisée par le circuit 52 et éventuellement par le compensateur de défaut 160. L'autre signal de sortie de la porte NON-ET 1390 est envoyé par l'intermédiaire de la ligne 1394 à un second intégrateur désigné par la référence générale 1396 et qui-intègre les signaux de défauts et de 1238, in order to reset this flip-flop, and thereby provide in the output line 146 and for the line 148, a fault indication which is used by the circuit 52 and possibly by the Fault compensator 160. The other output signal of the NAND gate 1390 is sent via line 1394 to a second integrator designated by the general reference 1396 and which integrates the fault and
ce fait confirme effectivement la présence d'un défaut réel. this fact actually confirms the presence of a real defect.
Le signal intégré est à son tour envoyé à une bascule bista- The integrated signal is in turn sent to a bistable flip-flop
ble 1398 qui est raccordée à un circuit d'allongement 1400. 1398 which is connected to an extension circuit 1400.
Ce circuit d'allongement 1400 comporte une ligne de sortie 1402 qui est raccordée aux bornes de remise à l'état initial d'une bascule bistable 1414 qui comporte une ligne de sortie 1416 validant la porte 1418 de manière qu'elle transmette le signal à 86 MHz à partir de l'autre décodeur en vue de son This elongation circuit 1400 has an output line 1402 which is connected to the reset terminals of a flip-flop 1414 which has an output line 1416 enabling the gate 1418 to transmit the signal to 86 MHz from the other decoder in view of its
utilisation pour le cadencement du présent circuit décodeur. use for the timing of the present decoder circuit.
Le circuit d'allongement agit de manière à maintenir ou rete- The elongation circuit acts to maintain or restrain
nir l'indication de défaut pendant un intervalle de temps prédéterminé audelà de la durée du dépôt réel de manière à être certain que le signal à fréquences radioélectriques a été complètement récupéré et que le signal d'horloge à 86 MHz provenant du présent décodeur a été récupéré avant the fault indication for a predetermined time interval beyond the actual deposition time so as to be certain that the RF signal has been fully recovered and that the 86 MHz clock signal from the present decoder has been recovered before
d'être à nouveau utilisé.to be used again.
Ainsi, lorsque le signal de défaut apparaît, il So, when the fault signal appears, it
apparaît dans la ligne 1402 une impulsion retardée qui ramè- appears in line 1402 a delayed impulse which reduces
ne à l'état initial la bascule bistable 1414 et, après que le défaut ait cessé, une impulsion apparaît dans l'impulsion 1404,bien que cette impulsion soit allongée ou dilatée par le circuit d'allongement 1400,et est envoyée à la porte not in the initial state the flip-flop 1414 and, after the fault has ceased, a pulse appears in the pulse 1404, although this pulse is elongated or expanded by the extension circuit 1400, and is sent to the door
1406 qui délivre dans la ligne 1408 un signal de sortie ali- 1406 which delivers in line 1408 an exit signal
mentant l'entrée de la porte 1410, dont l'autre entrée est alimentée par l'intermédiaire de la ligne 1412. La ligne de sortie 1412 de la porte 1410 positionne la bascule bistable the input of the gate 1410, whose other input is fed through the line 1412. The output line 1412 of the gate 1410 positions the flip-flop
1414 et sa ligne de sortie 1416 invalide ensuite la porte NON- 1414 and its output line 1416 then invalidates the NAND gate
ET 1418 de telle manière que le signal d'horloge à 86 MHz présent dans l'autre ligne d'entrée 1420 ne peut plus être transmis de façon cadencée par cette porte. Cependant, avant le retour au fonctionnement du présent décodeur fournissant ET 1418 so that the 86 MHz clock signal present in the other input line 1420 can no longer be transmitted clockically by this gate. However, before the return to operation of the present decoder providing
le signal d'horloge que ce décodeur tire du flux des don- the clock signal that this decoder draws from the flow of data.
nées qu'il reçoit, il est nécessaire de confirmer qu'il s'agit d'un signal synchronisé du point de vue'des bits, c'est-à-dire que le signal d'horloge à 43 MHz utilisé pour it is necessary to confirm that it is a bit synchronized signal, ie that the 43 MHz clock signal used to
commander de façon cadencée le circuit est correctement syn- time control the circuit is correctly synonymous
chronisé en vue de décoder les un logiques au centre d'une cellule de données. Etant donné que le signal d'horloge à 43 MHz est obtenu par division par deux du signal d'horloge à 86 MHz, le diviseur 1162, qui effectue la division, est ramené à zéro à l'instant correct. Ceci est réalisé au moyen d'une porte 1419 dont les lignes d'entrée 1402 et 1416 sont validées pendant un intervalle de temps d'environ 6 à 12 mots apparaissant entre l'instant de la fin effective du défaut dans les fréquences radioélectriques et la fin du défaut allongé et la porte délivre dans la ligne 1421 un signal qui est envoyé à la porte 1278 délivrant un signal circulant dans la ligne 1279 et qui valide le détecteur de séquence"101". Lorsque ceci est réalisé, l'apparition de toute séquence "1" dans la partie vidéo activeou dans la séquence de synchronisation provoquera l'apparition, dans la ligne 1286, d'une impulsion de remise à l'état initial qui chronized in order to decode the logical ones in the center of a data cell. Since the 43 MHz clock signal is obtained by dividing the 86 MHz clock signal by two, divider 1162, which divides, is reset to zero at the correct time. This is achieved by means of a gate 1419 whose input lines 1402 and 1416 are enabled during a time interval of about 6 to 12 words occurring between the time of the actual end of the radio frequency defect and the time of the actual end of the radio frequency defect. end of the elongated fault and the door delivers in the line 1421 a signal which is sent to the gate 1278 delivering a signal flowing in the line 1279 and which validates the sequence detector "101". When this is done, the appearance of any sequence "1" in the active video part or in the synchronization sequence will cause the appearance in line 1286 of a reset pulse which
ramène à l'état initial la bascule bistable 1152 et synchro- resets the 1152 bistable flip-flop and
nise de façon correcte le signal d'horloge à 43 MHz. Le correctly set the 43 MHz clock signal. The
signal d'horloge à 43 MHz présent dans la ligne 1420 pro- 43 MHz clock signal in line 1420 pro-
vient d'un diviseur 1422 réalisant une division par 2 et qui est commandé de façon cadencée par le signal d'horloge comes from a divider 1422 dividing by 2 and which is controlled in a clocked manner by the clock signal
à 86 MHz présent dans la ligne 1424 arrivant d'une mémoire- at 86 MHz present in line 1424 arriving from a memory-
tampon 1426 dont l'entrée est alimentée par la ligne 149 véhiculant le signal d'horloge à 86 MHz provenant de l'autre décodeur. Lorsque la ligne 1416 valide la porte 1418, le signal d'horloge à 43 MHz apparaît dans une ligne de sortie buffer 1426 whose input is fed by line 149 carrying the 86 MHz clock signal from the other decoder. When line 1416 validates gate 1418, the 43 MHz clock signal appears in an output line
1430 qui aboutit à l'entrée des signaux d'horloge du divi- 1430 which results in the input of the clock signals of the divi-
seur 1200 réalisant une division par 9 et par conséquent il transmet le signal d'horloge à la place de celui qui a été délivré dans la ligne 1198, mais qui n'est pas présent par 1200, dividing by 9 and therefore transmitting the clock signal in place of the one delivered in line 1198, but not present by
suite du défaut apparu dans le canal dont les données circu- the defect appeared in the channel whose data circulate
lent. dans la ligne 132. Le diviseur 1422 réalisant une divi- slow. in line 132. The divisor 1422 realizes a division
sion par 2 est ramemé à zéro essentiellement par l'intermé- 2 is reduced to zero essentially through
diaire de la ligne 1432 qui est commandée de façon cadencée par le diviseur 1200 réalisant une division par 9 et qui transmet de façon effective le signal d'horloge provenant de l'autre décodeur pour le transmettre au décodeur considéré à l'instant correct par rapport au fonctionnement du diviseur line 1432 which is clocked clockwise by divider 1200 dividing by 9 and effectively transmitting the clock signal from the other decoder to transmit it to the decoder considered at the correct time relative to to the operation of the divider
Ainsi, grâce au fonctionnement décrit ci-dessus, chaque dé- Thus, thanks to the operation described above, each
codeur acquiert de façon effective la fréquence d'horloge à partir des données codées en carré de Miller au cours du encoder effectively acquires the clock rate from the Miller square-coded data during the
fonctionnement normal et reçoit et utilise également le si- normal operation and also receives and uses the
gnal d'horloge obtenu à partir de l'autre décodeur dans le cas de l'apparition d'un défaut dans le canal considéré, ce clock generated from the other decoder in the case of the occurrence of a fault in the channel considered, this
qui garantit que la synchronisation des mots de base est con- which guarantees that the synchronization of the basic words is
servée pendant la durée du défaut. served for the duration of the defect.
La commande du fonctionnement des mémoires à accès direct RAM 1 à RAM 4 représentées dans le schéma-bloc de la figure 1 est réalisée par le générateur de signaux d'horloge/ circuit de commutation 196 et par le circuit logique 200, dont le schéma détaillé est représenté sur les figures 7, 8, The control of the operation of the random access memories RAM 1 to RAM 4 represented in the block diagram of FIG. 1 is carried out by the clock signal generator / switching circuit 196 and by the logic circuit 200, whose detailed diagram is shown in Figures 7, 8,
9 et 10.9 and 10.
En se référant tout d'abord au circuit logique/géné- Referring first to the logical / general circuit
rateur de signaux d'horloge du circuit de commande de mémoi- of the clock circuit of the memory control circuit.
re tel que représenté sur la figure 9, cette partie du cir- as shown in FIG. 9, this part of the circuit
cuit est à même d'envoyer les signaux d'horloge appropriés cooked is able to send the appropriate clock signals
aux mémoires RAM 1 à RAM 4 en fonction du fait qu'il se pro- RAMs 1 to RAM 4 depending on whether it occurs
duit une opération d'enregistrement ou une opération de re- of a registration operation or an operation of registration
production. Ainsi, à partir de commutateurs extérieurs com- production. Thus, from external switches
mandés par un opérateur, quatre lignes d'entrée 1450, 1452, 1454 et 1456 peuvent être mises en oeuvre en vue de placer l'appareil dans l'un des quatre modes suivants, à savoir le mode de lecture, le mode d'enregistrement, un mode EE et un mode d'essai. Au cours du mode de fonctionnement EE, les données sont simplement inscrites dans les mémoires et, ensuite, sont lues hors de ces mémoires en utilisant le même Operated by an operator, four input lines 1450, 1452, 1454 and 1456 can be implemented to place the apparatus in one of the following four modes, namely the playback mode, the recording mode. , an EE mode and a test mode. During the EE operating mode, the data is simply written into the memories and then read out of these memories using the same
signal d'horloge, en ignorant les opérations réelles d'enre- clock signal, ignoring the actual operations of recording
gistrement et de reproduction, ce qui permet essentiellement d'effectuer un test de cette partie du circuit. Ces quatre recording and reproduction, which essentially allows a test of this part of the circuit. These four
lignes ainsi qu'une ligne de sélection d'essai 1458, qui sé- lines and a test selection line 1458, which
lectionnent l'un ou l'autre des couples des mémoires à accès direct interconnectées, c'est-à-dire l'ensemble des mémoires RAM 1 et RAM 3 ou l'autre ensemble, c'est-à-dire celui des mémoires RAM 2 et RAM 4, ainsi qu'un niveau pair ou impair à partir d'une mémoire morte programmable 1600 (figure 7) dans la ligne 1460, qui est utilisée au cours des modes d'essai, sont raccordées par l'intermédiaire de différents circuits logiques en vue de délivrer des signaux appropriés select one or the other pair of interconnected direct access memories, that is to say all the RAM 1 and RAM 3 or the other set, that is to say that of the memories RAM 2 and RAM 4, as well as an even or odd level from a programmable read only memory 1600 (FIG. 7) in line 1460, which is used during the test modes, are connected via different logic circuits in order to deliver appropriate signals
et les signaux d'horloge appropriés destinés à être utili- and the appropriate clock signals to be used
sés pour le contrôle des mémoires. Le niveau du signal déli- for the control of memories. The level of the signal
vré dans la ligne 1460 au cours des modes de fonctionnement normal d'enregistrement et de reproduction est choisi de manière à valider le circuit de commande de mémoire pour qu'il fonctionne comme cela est décrit en vue de délivrer in line 1460 during the normal operation modes of recording and reproduction is chosen so as to enable the memory control circuit to operate as described for delivery purposes.
des signaux de commande de mémoire nécessaires. memory control signals required.
- Le signal d'horloge 1,6 MHz provenant du décodeur 138 ou 140 est envoyé au circuit dans la ligne 1328 et ce signal d'horloge est utilisé pour inscrire les données dans la mémoire pendant un processus de reproduction. -Le signal d'horloge présent dans la ligne 1328 passe d'un niveau MECL à un niveau TTL sur la commande du convertisseur 1462 et est envoyé à des multivibrateurs monostables successifs 1464 et 1466 qui règlent la phase du signal d'horloge. Le multivibrateur monostable 1464 possède une ligne de sortie 1468 désignée sous le terme "signal d'horloge IDENT" qui aboutit au circuit de traitement d'identification du circuit The 1.6 MHz clock signal from the decoder 138 or 140 is sent to the circuit in the line 1328 and this clock signal is used to write the data into the memory during a reproduction process. The clock signal present in the line 1328 passes from a MECL level to a TTL level on the control of the converter 1462 and is sent to successive monostable multivibrators 1464 and 1466 which regulate the phase of the clock signal. The monostable multivibrator 1464 has an output line 1468 referred to as the "IDENT clock signal" which leads to the circuit identification processing circuit.
de commande de mémoire représenté sur la-figure 10. Le si-. memory control shown in FIG.
gnal de sortie du multivibrateur monostable 1466 est envoyé par l'intermédiaire de la ligne 1470 à la porte ET 1472 qui est validée par l'intermédiaire de la ligne 1474 qui est au niveau haut pendant une opération de reproduction ou de lecture. La ligne 1474 valide également la porte 1476 qui reçoit à son autre entrée le signal d'horloge de référence à 3,58 MHz, destiné à être utilisé lors de la lecture des The output signal of the monostable multivibrator 1466 is sent via line 1470 to AND gate 1472 which is enabled through line 1474 which is high during a read or write operation. The line 1474 also validates the gate 1476 which receives at its other input the reference clock signal at 3.58 MHz, intended to be used during the reading of the
données hors de la mémoire pendant le processus de reproduc- data out of memory during the reproduction process.
tion. De façon analogue, la porte ET 1478 est validée au cours d'un processus d'enregistrement par l'intermédiaire de la ligne 1480 et le signal d'horloge d'enregistrement à 3,58 MHz sera transmis par l'intermédiaire de la porte tion. Similarly, the AND gate 1478 is enabled during a registration process via line 1480 and the 3.58 MHz registration clock signal will be transmitted through the gate.
1478 en vue d'être utilisé lors de l'inscription des don- 1478 for use in the registration of data.
nées dans la mémoire au cours d'un processus d'enregistre- memory during a registration process.
ment. Le signal d'horloge à 1,6 MHz provenant du codeur is lying. The 1.6 MHz clock signal from the encoder
82 apparaît dans la ligne 916 et, de façon similaire.est con- 82 appears in line 916 and, similarly, is
verti du niveau MECL au niveau TTL au moyen d'un convertisseur 1482 et est remis en cadence au moyen de deux multivibrateurs mônostables 1484 et fournit dans la ligne 1486 le signal d'horloge à 1,6 MHz correctement mis en phase et qui est utilisé pour extraire par lecture les MECL level verti at the TTL level by means of a converter 1482 and is restarted by means of two biostable multivibrators 1484 and provides in line 1486 the correctly phased clock signal at 1.6 MHz which is used to extract by reading the
données hors de la mémoire au cours d'une opération d'enre- data out of memory during an operation of recording.
gistrement, hormis dans le cas d'un mode EE, dans lequel un signal d'horloge à 3,58 MHz présent dans la ligne 1488 est utilisé. Les portes 1490, 1492 et 1494 transmettent de façon effective de l'une oul'autre de ces fréquences d'horloge except in the case of an EE mode, in which a 3.58 MHz clock signal present in line 1488 is used. The gates 1490, 1492 and 1494 effectively transmit either of these clock frequencies
dans la ligne 1496 qui aboutit à la porte 1498 qui est vali- in line 1496 which ends at gate 1498 which is valid
dée au cours d'une opération d'enregistrement. Par consé- during a registration operation. As a result
quent les portes ET 1472 et 1498-sélectionnent de façon effective un signal d'horloge à 1,6 MHz provenant de l'une ou l'autre des deux sources et utilisent le signal d'horloge à 1,6 MHz provenant du décodeur pour l'inscription bs données sorties de bande dans les mémoires pendant la reproduction ou le signal d'horloge à 1,6 MHz du codeur pour la lec- ture des données hors des mémoires pendant une opération d'enregistrement. L'un de ces signaux d'horloge est envoyé dans la ligne 1500 qui est pilotée au moyen d'un circuit logique désigné par la référence générale 1502 et qui envoie les signaux d'horloge dans les lignes 822 aux mémoires. On notera que le circuit représenté sur la figure 9 est doublé et que pour l'un de ces circuits,la ligne 822 enverrait le signal d'horloge pour la mémoire RAM 1 et que son double enverrait le signal d'horloge pour la mémoire RAM 2. De façon analogue l'autre ligne 822 pour l'un des circuits enverrait le signal d'horloge pour la mémoire RAM 3, tandis que son the AND gates 1472 and 1498 effectively select a 1.6 MHz clock signal from either of the two sources and use the 1.6 MHz clock signal from the decoder for recording bs tape output data in the memories during reproduction or the encoder's 1.6 MHz clock signal for reading data out of the memories during a recording operation. One of these clock signals is sent in the line 1500 which is driven by means of a logic circuit designated by the general reference 1502 and which sends the clock signals in the lines 822 to the memories. Note that the circuit shown in Figure 9 is doubled and that for one of these circuits, the line 822 would send the clock signal for RAM 1 and that its double would send the clock signal for RAM 2. Similarly the other line 822 for one of the circuits would send the clock signal for the RAM memory 3, while its
double enverrait le signal d'horloge pour la mémoire RAM 4. double would send the clock signal for RAM 4.
D'autres désignations similaires 1/2 et 3/4 sur d'autres dessins symbolisent une utilisation similaire. Les portes Other similar designations 1/2 and 3/4 on other drawings symbolize a similar use. The doors
1476 et 1478 sélectionnent de façon effective soit le si- 1476 and 1478 effectively select either the
gnal d'horloge d'enregistrement à 3,58 MHz, soit le signal d'horloge de référence à 3,58 MHz en vue de l'envoyer à la ligne 1508, qui est commandée par le circuit logique de pilotage 1502 en vue d'envoyer ces signaux d'horloge à ces 3.58 MHz recording clock signal, which is the 3.58 MHz reference clock signal for sending to line 1508, which is controlled by the control logic circuit 1502 for send these clock signals to these
cadences dans les lignes 822, lorsque cela est nécessaire. rates in lines 822, when necessary.
A ce sujet le signal d'horloge de référence à 3,58 MHz de- In this respect, the reference clock signal at 3.58 MHz
vrait être utilisé pour lire les données hors des mémoires lors d'un processus de reproduction et le signald'horloge should be used to read data out of memory during a reproduction process and the clock signal
d'enregistrement à 3,58 MHz devrait être utilisé pour ins- 3.58 MHz recording should be used to
crire les données dans les mémoires lors d'une opération d'enregistrement. Le circuit logique de pilotage 1502 est également commandé par un circuit logique additionnel de commande désigné par la référence générale 1510, ainsi que par des inverseurs 1512. Les signaux d'entrée du circuit logique 1510 sont envoyés par l'intermédiaire des lignes 1474 et 1480 qui indiquent si l'appareil est dans un mode d'enregistrement ou dans un mode de reproduction, en même temps que des signaux de validation d'inscription dans les lignes 1514, 1516, 1518 et 1520. Les signaux de validation write the data into the memories during a recording operation. The control logic circuit 1502 is also controlled by an additional control logic circuit designated by the general reference 1510, as well as by inverters 1512. The input signals of the logic circuit 1510 are sent via the lines 1474 and 1480 which indicate whether the apparatus is in a recording mode or in a reproduction mode, together with write enable signals in lines 1514, 1516, 1518 and 1520. Validation signals
d'inscription présents dans les lignes 1514 et 1518 sont en- the inscriptions in lines 1514 and 1518 are
voyés par une mémoire morte 1600 (figure 7) qui est program- by a ROM 1600 (FIG. 7) which is programmed
mée de manière à envoyer les signaux appropriés de valida- to send the appropriate signals of validation
tion d'inscription au cours d'une opération d'enregistrement, et les signaux présents dans les lignes 1516 et 1520 sont fournis par une autre mémoire morte 1816 (figure 8) qui est programmée de manière à envoyer les signaux de validation during a registration operation, and the signals present in lines 1516 and 1520 are provided by another ROM 1816 (FIG. 8) which is programmed to send the validation signals
d'inscription au cours d'une opération de reproduction. Ain- registration during a reproduction operation. AIN-
si les circuits logiques de pilotage 1510 et 1502 ainsi que if the control logic circuits 1510 and 1502 as well as
les inverseurs 1512 sélectionnent les signaux d'horloge cor- the inverters 1512 select the clock signals cor-
rects à l'instant correct pour effectuer l'inscription et la lecture dans ou hors des mémoires à accès direct RAM 1 à rects at the correct time to perform the registration and reading in or out of RAM 1 direct access memories to
RAM 4 au cours des opérations d'enregistrement et de repro- RAM 4 during the registration and repro-
duction, de la manière qui a été décrite en référence aux chronogrammes représentés sur les figures 4b et 5b. Les lignes 1514 à 1520 de validation d'inscription sont également duction, in the manner that has been described with reference to the timing diagrams shown in Figures 4b and 5b. Registration Enrollment Lines 1514 through 1520 are also
raccordées à un commutateur 2-en-1 1522 qui reçoit des si- connected to a 2-in-1 1522 switch that receives signals from
gnaux d'entrée de sélection de mémoire présents dans Les lignes 1524; 1526, 1528 et 1530 et qui sont envoyés par les mêmes mémoires mortes (1600 et 1816) qui envoient les signaux de validation d'inscription. Les lignes 1524 et 1528 sont utilisées pour délivrer des signaux de sélection de mémoire memory selection input channels present in lines 1524; 1526, 1528 and 1530 and which are sent by the same memories (1600 and 1816) which send the registration validation signals. Lines 1524 and 1528 are used to output memory select signals
pendant une opération d'enregistrement, tandis que les li- during a registration operation, while the
gnes 1526 et 1530 transmettent les signaux de sélection de mémoire au cours d'une opération de reproduction. Un signal présent dans la ligne 1474 commande le commutateur 1522 et sélectionne de façon effective les lignes appropriées de validation d'inscription et de sélection de mémoire au cours 1526 and 1530 transmit the memory select signals during a reproduction operation. A signal present in line 1474 controls switch 1522 and effectively selects the appropriate registration enable and memory select lines during
d'une opération d'enregistrement et de reproduction et trans- registration and reproduction and trans-
met des signaux dans les lignes de sortie 806 et 808, qui puts signals in the 806 and 808 output lines, which
sont raccordées au circuit de mémoire représenté sur la figu- are connected to the memory circuit shown in FIG.
re 13. On notera que seule une mémoire a été représentée sur la figure 13 et que l'une des lignes de sélection de mémoire 13. It will be noted that only one memory has been shown in FIG. 13 and that one of the memory selection lines
RAM 806 ainsi que l'une des lignes 808 de validation d'ins- RAM 806 as well as one of the 808 validation lines for
cription, représentées sur la figure 13, sera raccordée à l'une ou l'autre des lignes 806a ou b du circuit représenté sur la figure 9, en fonction--de l'identité de la mémoire représentative représentée sur la figure 13, comme on le FIG. 13 will be connected to one or the other of the lines 806a or b of the circuit shown in FIG. 9, as a function of the identity of the representative memory shown in FIG. we
comprendra aisément.will understand easily.
D'autres signaux, qui sont produits par le circuit représenté sur la figure 9, sont envoyés dans les lignes 1534, 1536, 1538 et 1540, qui indiquentquelemode EE,le mode d'essai, le mode de lecture et le mode d'enregistrement sont en action et ces signaux sont envoyés à d'autres parties du circuit de commande de mémoire, en vue de leur commande, comme cela sera décrit ci-après. De façon analogue la ligne 1542 transmet un signal de commande de commutation de tête Other signals, which are produced by the circuit shown in Fig. 9, are sent in lines 1534, 1536, 1538 and 1540, which indicate which EE mode, the test mode, the playback mode and the recording mode are in action and these signals are sent to other parts of the memory control circuit, for their control, as will be described below. Similarly, line 1542 transmits a head switching control signal
qui est à un niveau haut pendant une opération de reproduc- which is at a high level during a breeding operation.
tion etde façon analogue, une ligne 1544 transmet un signal de courant d'enregistrement qui-est utilisée par une autre partie du circuit de commande de mémoire et qui possède un niveau haut pendant une opération d'enregistrement. La ligne 586 est utilisée pour commander les convertisseurs 8-en-24 bits 50 et 52 et est au niveau haut pendant une opération de reproduction et commande la sélection de l'un ou l'autre Similarly, a line 1544 transmits a recording current signal that is used by another portion of the memory control circuit and has a high level during a recording operation. Line 586 is used to control the 8-to-24 bit converters 50 and 52 and is high during a reproduction operation and controls the selection of one or the other
des signaux d'horloge à 1,6 MHz ou à 3,58 MHz pour la trans- 1.6 MHz or 3.58 MHz clock signals for the transmission of
mission cadencée des données à travers le convertisseur. De façon similaire la ligne de commande 1546 est utilisée pour brancher ou débrancher le codeur au moyen de la commande d'un relais qui branche la partie de l'oscillateur à 86 MHz du timed mission data through the converter. Similarly, the control line 1546 is used to connect or disconnect the encoder by means of the control of a relay which connects the oscillator part of the 86 MHz oscillator.
codeur pendant une opération d'enregistrement, et le débran- encoder during a recording operation, and the disconnection
che pendant l'opération de reproduction. Le circuit délivre également un signal dans la ligne 1550 en vue de la commande during the reproduction operation. The circuit also delivers a signal in line 1550 for the control
du fonctionnement du commutateur 2-en-1 152 en vue de sélec- the operation of the 2-in-1 switch 152 to select
tionner la sortie du couple correct de mémoires à accès direct au cours de la reproduction ainsi que pendant le mode EE. Etant donné que la commutation du commutateur 2-en-1 se produit à une cadence ligne après ligne, un signal H/2, qui est synchronisé sur les signaux d'horloge d'enregistrement, est envoyé dans la ligne 1552 à une bascule bistable de type D 1554 qui est commandée de façon cadencée par un signal d'horloge de cadence H présent dans la ligne 1556 et qui est synchronisé sur les signaux d'horloge d'enregistrement the output of the correct torque of direct access memories during playback as well as during the EE mode. Since switching of the 2-to-1 switch occurs at a line-to-line rate, an H / 2 signal, which is synchronized to the recording clock signals, is sent in line 1552 to a flip-flop. D-type 1554 which is clocked by a clock signal H present in line 1556 and which is synchronized with the recording clock signals
et est en harmonie du point de vue de la phase avec le si- and is in harmony from the point of view of the phase with the
gnal d'horloge d'enregistrement à 3,58 MHz. Le signal délivré recording clock at 3.58 MHz. The delivered signal
à la cadence H/2 et présent dans la ligne 1550 pour la com- at the H / 2 rate and present in line 1550 for the
mande du commutateur 2-en-1 est utilisé au cours de la repro- The 2-in-1 switch is used during playback.
duction et délivré par une bascule bistable de type D 1558, qui reçoit un signal H/2 qui lui est envoyé dans la ligne 1560 par le générateur d'adresses 1882 (figure 8), et est commandé de façon cadencée par l'intermédiaire de la ligne and delivered by a D-type flip-flop 1558, which receives an H / 2 signal sent to it in line 1560 by the address generator 1882 (FIG. 8), and is clocked clockwise through line
1562 arrivant du multivibrateur monostable 1780 (figure 8). 1562 arriving from the monostable multivibrator 1780 (Figure 8).
Pour réaliser la commande des mémoires au cours de l'opération d'enregistrement, le circuit représenté sur la To carry out the control of the memories during the recording operation, the circuit represented on the
figure 7 délivre les signaux corrects de validation d'ins- Figure 7 provides the correct signals for validation of
cription et de sélection de mémoire pour la commande des mé- description and selection of memory for the control of
moires conformément au chronogramme représenté sur la figu- according to the chronogram shown in the figure
re 4b et fournit également les signaux permettant la comman- 4b and also provides the signals for controlling
de du courant d'enregistrement pour les têtes de transduc- of the recording current for the transducer heads
teurs en vue de l'enregistrement des signaux sur la bande. to record signals on the tape.
Contrairement à la commutation des têtes, qui est effectuée Unlike switching heads, which is performed
lors du processus de reproduction, le courant d'enregistre- during the reproduction process, the recording current
ment est appliqué aux têtes de transducteurs et valide de façon effective ces dernières pour qu'elles enregistrent is applied to the transducer heads and effectively validates the transducer heads to record
les données sur la bande. Comme cela a été précédemment men- the data on the tape. As was previously mentioned
tionné, le courant d'enregistrement est appliqué séquentiel- tioned, the recording current is applied sequentially
lement aux huit têtes dans l'ordre numérique dans lequel eight heads in the numerical order in which
elles sont identifiées sur la figure 2. Chaque tête enre- they are identified in Figure 2. Each head is recorded
gistre huit lignes vidéo pour chaque passage en travers de la bande et deux têtes fonctionnent toujours simultanément à l'enregistrement. Etant donné que les têtes sont réparties stores eight video lines for each pass across the tape and two heads still operate simultaneously with the recording. Since the heads are divided
uniformément sur le pourtour de la roue porte-têtes, lors- uniformly around the perimeter of the head wheel, when
que la tête numéro 1 est à mi-chemin en travers de la bande, le courant d'enregistrement sera appliqué à la tête numéro that the number 1 head is halfway across the band, the recording current will be applied to the head number
2. Lorsque la roue porte-têtes continue à pivoter, le cou- 2. When the head wheel continues to rotate, the
rant d'enregistrement sera appliqué à la tête numéro 3 au moment o le courant d'enregistrement est supprimé de la registration number will be applied to the number 3 head when the recording current is removed from the
tête numéro 1.head number 1.
En ce qui concerne le circuit représenté sur la fi- With regard to the circuit represented on the
gure 7, la fréquence d'horloge d'enregistrement de 3,58 MHz est envoyée par l'intermédiaire de la ligne d'entrée 238 et est utilisée pour commander de façon cadencée un compteur 1570 qui coagit avec des circuits de sélection 1572 et 1574 pour délivrer un signal de charge à la ligne 1576, ce signal chargeant un nombre présélectionné de telle manière que le compteur agit à la façon d'un compteur à 25 cycles, qui correspond à la valeur du retard qui est désiré 7, the 3.58 MHz recording clock frequency is sent through the input line 238 and is used to periodically control a counter 1570 which co-operates with selection circuits 1572 and 1574. to output a load signal to line 1576, this signal loading a preselected number such that the counter acts as a 25-cycle counter, which corresponds to the value of the delay that is desired
dans.l'intervalle de suppression horizontaleavant que l'ins- in the horizontal blanking interval before the
cription de la séquence de synchronisation numérique ne commence. Un signal de synchronisation horizontal présent dans la ligne 385 et provenant du compteur effectuant un comptage jusqu'à 455/mémoire PROM 380 (figure 12) est envoyé à un multivibrateur monostable 1578 qui cadence de façon The description of the digital synchronization sequence does not begin. A horizontal synchronization signal present in the line 385 and coming from the counter counting up to 455 / PROM memory 380 (FIG. 12) is sent to a monostable multivibrator 1578 which is clocking
correcte le signal de synchronisation horizontal H de manié- horizontal synchronization signal H correctly
re à fournir dans la ligne 1580 un signal de sortie qui to provide in line 1580 an output signal which
efface le compteur à. l'instant correct, c'est-à-dire au dé- clears the counter at. the correct moment, that is to say at the
but de l'intervalle de suppression. Le sélecteur 1574 compor- purpose of the suppression interval. The selector 1574 includes
te une ligne de sortie 1582 qui est raccordée à une bascule bistable 1584 lors du comptage terminal de 25 et délivre dans la ligne de sortie 1586 une impulsion qui est correctement positionnée par les multivibrateurs monostables 1588 et 1590, dont le dernier cité possède une ligne de sortie 1592 qui est raccordée à un circuit logique de pilotage désigné par an output line 1582 which is connected to a bistable flip-flop 1584 at the end count of 25 and delivers in the output line 1586 a pulse which is correctly positioned by the monostable multivibrators 1588 and 1590, the last of which has a line of output 1592 which is connected to a control logic circuit designated by
la référence générale 1594 qui envoie les impulsions de remi- the general reference 1594 which sends the reminding impulses
se à l'état initial de l'inscription dans la ligne 830 en vue de la remise à l'état initial de celle des mémoire RAM 1 à RAM 4 qui convient. Les impulsions de remise à l'état initial de lecture sont également produites par le circuit logique de pilotage 1594. Le compteur effectuant un comptage jusqu'à 455/la mémoire PROM 380 (figure 12) délivre un signal d'identification de lignes impaires/paires à 7,5 kHz dans la ligne 384,ledit signal étant inversé et envoyé à une entrée d'une porte NON-ET 1571. La seconde entrée de la porte NON-ET 1571 reçoit un signal de validation de la part de la bascule bistable de type D 1608 en réponse au signal de sortie provenant du sélecteur 1574 dans la ligne 1610 à la fin de l'intervalle mentionné précédemment de 25 cycles is in the initial state of the entry in the line 830 to reset that of the RAM 1 to RAM 4 suitable. The read reset pulses are also generated by the drive logic 1594. The up counting counter 455 / the PROM memory 380 (FIG. 12) outputs an odd / even line identification signal. pairs at 7.5 kHz in line 384, said signal being inverted and sent to an input of a NAND gate 1571. The second input of the NAND gate 1571 receives a validation signal from the flip-flop D-type bistable 1608 in response to the output signal from selector 1574 in line 1610 at the end of the aforementioned 25-cycle interval
de la sous-porteuse. La porte NON-ET 1571 envoie une impul- of the subcarrier. NAND gate 1571 sends an impulse
sion à sa sortie 1573, qui est raccordée par un ensemble de multivibrateurs monostables désignés d'une manière générale par la référence 1575, à une entrée de chacune des portes NON-ET 1577 et 1579. Les autres entrées de portes NON-ET at its output 1573, which is connected by a set of monostable multivibrators generally designated 1575, to one input of each of the NAND gates 1577 and 1579. The other NAND gate entries
sont alimentées par l'intermédiaire de la ligne de trans- are fed through the transmission line
mission d'adresses 1581 provenant du compteur d'adresses 1636. Cette ligne de transmission d'adresses est à un niveau haut lorsque les mémoires RAM 1 et RAM 2 sont sélectionnées pour la lecture et est à un niveau bas lorsque les mémoires address mission 1581 from the address counter 1636. This address transmission line is at a high level when the RAM 1 and RAM 2 are selected for reading and is at a low level when the memories
RAM 3 et RAM 4 sont sélectionnées pour la lecture. Par con- RAM 3 and RAM 4 are selected for playback. By con-
séquent les portes d'entrée NON-ET 1577 et 1579 sont comman- the NAND entry doors 1577 and 1579 are
dées de façon sélective par le signal de sélection de mémoi- selectively by the memory selection signal.
re présent dans la ligne 1581 de manière à transmettre les present in line 1581 so as to transmit the
impulsions de cadence H/2 reçues de la part de la porte NON- H / 2 clock pulses received from the NAND gate
ET 1575 au circuit logique de pilotage 1594, qui, en réponse, délivre les impulsions de remise à l'état initial de lecture AND 1575 to the logic control circuit 1594, which in response outputs the read reset pulses
à la mémoire sélectionnée pour la lecture. A ce sujet l'en- to the memory selected for playback. In this regard
semble du circuit représenté sur la figure 7 est doublé et les désignations 1/2 des sorties correspondent aux mêmes utilisations et indications que celles décrites en référence of the circuit shown in Figure 7 is doubled and the designations 1/2 of the outputs correspond to the same uses and indications as those described in reference
au circuit représenté sur la figure 9. to the circuit shown in Figure 9.
* Pour la fourniture des signaux de validation d'ins-* For the supply of the validation signals of
cription et de sélection de mémoire, il est prévu une mémoi- description and selection of memory, a memo is
re morte programmable 1600 qui possède quatre lignes de sortie 1602 dont chacune est raccordée à une bascule bistable Programmable reset 1600 which has four output lines 1602 each of which is connected to a flip-flop
de type D 1604 qui est commandée de façon cadencée par l'in- type D 1604 which is controlled in a rhythmic manner by the in-
termédiaired'une ligne 1606 véhiculant un signal d'horloge termediairde a line 1606 carrying a clock signal
de cadence horizontale, et les sorties de la bascule bista- of horizontal cadence, and the outputs of the rocker bista-
ble de type D 1604 délivrent les signaux de validation d'ins- type D 1604 deliver the validation signals of instru-
cription et de sélection de mémoire, tels que représentés. cription and memory selection, as shown.
La ligne 1606 de transmission de signaux d'horloge part de la bascule bistable 1608 qui est commandée de façon cadencée par le signal d'horloge à 3,58 MHz, mais dont l'entrée D est alimentée par un signal circulant dans la ligne 1610 et apparaissant à une cadence horizontale. Des signaux destinés à fournir le courant d'enregistrement sont également produits par l'intermédiaire d'une mémoire morte programmable 1612 qui possède des lignes de sortie 1614 commandées de façon The line 1606 for transmitting clock signals starts from the flip-flop 1608 which is clocked by the clock signal at 3.58 MHz, but whose input D is powered by a signal flowing in line 1610. and appearing at a horizontal rate. Signals for providing the recording current are also generated via a programmable read only memory 1612 which has 1614 output lines
cadencée par les bascules bistables 1616 et qui transmet- clocked by the flip-flops 1616 and which transmits
tent dans les lignes 1618 des signaux qui sont transmis par l'intermédiaire de portes 1620 dans les lignes 1622 qui sont raccordées à une entrée de portes NON-ET 1624 qui sont validées par l'intermédiaire de la ligne 1544 lorsqu'une opération d'enregistrement est en cours. Ainsi les signaux de sortie de ces portes apparaissent dans les lignes 1626 in lines 1618, signals are transmitted through gates 1620 in lines 1622 which are connected to an NAND gates input 1624 which are enabled via line 1544 when a gating operation is performed. registration is in progress. Thus the output signals of these doors appear in the lines 1626
qui aboutissent aux différentes sources de courant d'enregis- which lead to the different current sources of recording
trement associées aux têtes appropriées de transducteurs. properly associated with the appropriate transducer heads.
- Les mémoires mortes 1600 et 1612 sont adressées par l'intermédiaire de lignes de transmission d'adresses 1630, de la ligne 1552, de la ligne de commande en mode EE 1534, et de la ligne 1632, qui sont alternativement à un niveau bas et à un niveau haut pour les lignes vidéo à numérotage impair et pair. La ligne 1632 est au niveau bas pour l'un des ensembles doubles du circuit représenté sur la figure 7, c'est-à-dire pour le circuit qui commande les mémoires RAM 1 et RAM 3, tandis que cette ligne dans l'autre circuit Memory memories 1600 and 1612 are addressed via address transmission lines 1630, line 1552, the command line in EE mode 1534, and line 1632, which are alternately at a low level. and at a high level for odd and even numbered video lines. The line 1632 is at the low level for one of the double sets of the circuit shown in FIG. 7, that is to say for the circuit that controls the RAM 1 and RAM 3 memories, while this line in the other circuit
est au niveau haut étant donné qu'elle commande les mémoi- is high because it controls the memory
res RAM 2 et RAM 4. Les autres adresses sont commandées par le fonctionnement d'un compteur d'adresses 1636 qui délivre des signaux dans les lignes de sortie 1630 en vue d'avoir RAMs 2 and RAM 4. The other addresses are controlled by the operation of an address counter 1636 which outputs signals into the output lines 1630 for obtaining
accès à l'information correcte pour la production des si- access to the correct information for the production of
gnaux appropriés de sélection de mémoire, de validation d'inscription et de commande du courant d'enregistrement, appropriate selection of memory selection, registration validation and recording current control,
conformément au chronogramme représenté sur la figure 4b. according to the timing diagram shown in Figure 4b.
Le contrôleur d'adresses 1636 est constitué essentiellement par un compteur à 5 bits ou à 32 cycles, qui est ramené à The address controller 1636 consists essentially of a 5-bit or 32-cycle counter, which is reduced to
zéro par un signal introduit dans la ligne 1638 par la sor- zero by a signal introduced in line 1638 by the output
tie d'un multivibrateur monostable 1640. Ce multivibrateur monostable 1640 est déclenché par un signal présent dans la 1640 monostable multivibrator is triggered by a signal present in the
ligne 1643 qui est raccordée à un circuit de commande (figu- line 1643 which is connected to a control circuit (FIG.
re 28) qui délivre une impulsion de remise à l'état initial du tachymètre, H/64 traité, à chaque rotation de la roue porte-têtes, étant entendu que pour chaque rotation de la roue porte-têtes il existe 64 lignes de données enregistrées sur la bande. Grâce à une synchronisation du compteur 1636 sur la roue porte-têtes, le courant d'enregistrement sera re 28) which delivers a reset pulse of the tachometer, H / 64 processed, at each rotation of the head wheel, it being understood that for each rotation of the head wheel there are 64 lines of data recorded on the tape. Thanks to a synchronization of the counter 1636 on the head wheel, the recording current will be
appliqué à l'instant correct à la tête appropriée. applied at the correct moment to the appropriate head.
Pour commander le fonctionnement des mémoires à To control the operation of the memories to
accès direct RAM 1 à RAM 4 au cours de l'opération de re- direct access RAM 1 to RAM 4 during the operation of re-
production, outre le circuit décrit sur les figures 7 et 9, on utilise un circuit particulièrement adapté pour effectuer la commande de cette caractéristique du fonctionnement des mémoires, tel que représenté sur les figures 8 et 10. Comme In addition to the circuit described in FIGS. 7 and 9, a particularly suitable circuit is used to control this characteristic of the operation of the memories, as shown in FIGS. 8 and 10.
cela a été précédemment mentionné, la séquence de synchroni- this was previously mentioned, the synchronization sequence
sation numérique, qui est ajoutée avant chaque ligne vidéo, comprend les nombres d'information ID 1 et ID 2 qui sont numbering, which is added before each video line, includes the information numbers ID 1 and ID 2 which are
utilisés au cours du processus de reproduction pour comman- used during the reproduction process to control
der de façon cadencée correcte le fonctionnement des mémoi- to correctly record the operation of the memo-
res en rapport avec les données qui doivent être inscrites related to the data to be recorded
dans lesdites mémoires. On retiendra de la description de in said memories. We will retain the description of
l'additionneur de séquence de synchronisation, que chacun - the synchronization sequence adder, which everyone -
des nombres ID 1 et ID 2 est inscrit trois fois successive- numbers ID 1 and ID 2 are entered three times
ment à l'intérieur de chaque cycle de la sous-porteuse et within each cycle of the sub-carrier and
que le circuit de la figure 10 est apte à traiter les nom- that the circuit of FIG. 10 is able to process the names
bres ID 1 et ID 2 qui sont décodés par des décodeurs de ID 1 and ID 2 which are decoded by decoders of
nombres d'identification contenus dans les circuits conver- identification numbers contained in the conver-
tisseurs 8-en-24 bits 50 et 52, de manière à s'assurer 8-by-24 weavers 50 and 52, so as to ensure
qu'ils sont valables. Etant donné que les nombres d'identi- that they are valid. Since the identification numbers
fication déterminent de façon effective la position de syn- actually determine the position of syn-
chronisation horizontale lors de la reproduction, il est important qu'ils soient fiables ou que l'image résultante horizontal timing during reproduction, it is important that they be reliable or that the resulting image
soit décalée horizontalement'pour les lignes pendant les- horizontally shifted for the lines during
quelles l'information d'identification peut être mauvaise. which credentials may be bad.
A ce sujet les signaux des nombres ID 1 et ID-2 sont trans- In this regard, the signals of the numbers ID 1 and ID-2 are trans-
mis par l'intermédiaire de lignes respectives 634 et 636 ainsi qu'un signal de défaut composite circulant dans la ligne 682 et qui valide les portes NON-ET 1640 et 1642, si un défaut composite n'a pas été détecté, de sorte que les trois impulsions successives ID 1 et ID 2 seront transmises par les portes respectives dans les lignes respectives 1644 et 1646. Chacune de ces lignes 1644 et 1646 est reliée à des put via respective lines 634 and 636 and a composite fault signal flowing in line 682 and which validates the NAND gates 1640 and 1642, if a composite fault has not been detected, so that the three successive pulses ID 1 and ID 2 will be transmitted by the respective gates in the respective lines 1644 and 1646. Each of these lines 1644 and 1646 is connected to
intégrateurs, désignés d'une manière générale par les réfé- integrators, generally referred to as
rences 1648 et 1650 et qui agissent de manière à intégrer 1648 and 1650 and which act in such a way as to integrate
les impulsions et délivrent un signal de sortie dans les li- the pulses and deliver an output signal in the
gnes 1652 et 1654 respectivement s'il apparaît deux parmi les trois impulsions successives d'identification. Les lignes 1652 et 1654 sont raccordées aux bascules bistables 1656 et 1658 qui sont commandées de façon cadencée-par -la ligne 1660 de transmission de signaux d'horloge au moyen d'un signal qui est un signal d'horloge à.1,6 MHz reçu dans la ligne 1652 and 1654 respectively if it appears two of the three successive identification pulses. The lines 1652 and 1654 are connected to the flip-flops 1656 and 1658 which are clocked-controlled by the clock signal transmission line 1660 by means of a signal which is a clock signal of 1.6. MHz received in the line
1468 et qui est tiré au moyen du décodeur à partir des don- 1468 and which is pulled through the decoder from the data
nées reproduites et qui est remis en cadence par le circuit logique de commande de mémoire/circuit générateur de signaux d'horlogereprésenté sur la figure 9. Le signal d'horloge à 1,6 MHz est dérivé des données reproduites et reproduced and which is reset by the memory control circuit / clock generator circuit shown in FIG. 9. The clock signal at 1.6 MHz is derived from the reproduced data and
est cohérent avec ces données. Les impulsions d'identifica- is consistent with this data. Identifying impulses
tion sont par conséquent remises en cadence au moyen de ce signal d'horloge et apparaissent dans les lignes 1662 et 1664. Le signal d'horloge à 1,6 MHz présent dans la ligne 1668 est envoyé à deux multivibrateurs monostables 1668 et 1670 destinés à synchroniser le signal d'horloge, et le The clock signal at 1.6 MHz present in line 1668 is sent to two monostable multivibrators 1668 and 1670 destined for the first time. synchronize the clock signal, and the
signal de sortie du multivibrateur monostable 1668 est en- output signal of the monostable multivibrator 1668 is
voyé à un second multivibrateur monostable 1672 de remise en cadence qui délivre un signal d'horloge à 1,6 MHz dans sent to a second resettable monostable multivibrator 1672 which delivers a clock signal at 1.6 MHz in
la ligne 1674 et est utilisé pour commander de façon caden- line 1674 and is used to
cée un compteur effectuant un comptage jusqu'à 202. a counter counting up to 202.
Le signal de sortie du multivibrateur monostable 1670 circulant dans la ligne 1660 est également envoyé à The output signal of the monostable multivibrator 1670 flowing in the line 1660 is also sent to
un diviseur 1676 effectuant une division par 2 et compor- a divider 1676 dividing by 2 and comprising
tant des lignes de sortie 1680 et 1678 qui aboutissent both 1680 and 1678 output lines that end
respectivement, par l'intermédiaire d'inverseurs, aux inté- respectively, through inverters, to the inte-
grateurs 1648 et 1650. De façon plus spécifique, la ligne 1680 est reliée par l'intermédiaire d'un inverseur 1682 à la ligne 1684 et est également raccordée à un inverseur 1686 qui est relié à la ligne 1688 raccordée à l'intégrateur 1650. De façon analogue la ligne 1678 est raccordée à la ligne 1690 par l'intermédiaire d'un inverseur 1692 ainsi 1648 and 1650. More specifically, the line 1680 is connected through an inverter 1682 to the line 1684 and is also connected to an inverter 1686 which is connected to the line 1688 connected to the integrator 1650. Similarly, the line 1678 is connected to the line 1690 via an inverter 1692 and
qu'à la ligne 1694 par l'intermédiaire d'un inverseur 1696. than at line 1694 via an inverter 1696.
En ce qui concerne le fonctionnement de l'intégra- With regard to the functioning of the inte-
teur 1648, qui est essentiellement identique au fonctionne- 1648, which is essentially identical to the
ment de l'intégrateur 1650, les impulsions ID 1 présentes dans la ligne 1644 sont transmises par l'intermédiaire d'inverseurs 1700 et 1702 qui fournissent des trajets de circulation parallèles séparés dans les lignes 1704 et 1706 qui sont raccordées respectivement à des condensateurs 1708 et 1710. Comme cela a été précédemment mentionné, la From the integrator 1650, the ID pulses present in line 1644 are transmitted through inverters 1700 and 1702 which provide separate parallel flow paths in lines 1704 and 1706 which are respectively connected to capacitors 1708. and 1710. As previously mentioned, the
présence de deux quelconques parmi trois impulsions succes- presence of any two of three successive pulses
sives provoquera la délivrance d'un signal de sortie par l'un des deux comparateurs de tension 1712 et 1714, si le cas se présente. Le diviseur 1676 réalisant une division par 2 modifie alternativement le niveau dans les lignes sives will cause the output of an output signal by one of the two voltage comparators 1712 and 1714, if the case arises. Divider 1676 dividing by 2 alternately modifies the level in the lines
1690 et 1684 de manière à provoquer une décharge alterna- 1690 and 1684 so as to cause an alternating discharge
tive des condensateurs 1708 et 1710, ce qui permet à l'un des condensateurs d'être chargé pendant la présence de l'ensemble de trois impulsions ID, tandis que l'autre est en train de se décharger. Pendant la présence des ensembles suivants d'impulsions ID, l'autre condensateur se charge, tandis que le premier est en train de se décharger. Si deux quelconques des trois impulsions successives ID 1 sont pré- sentes, alors Celui des comparateurs de tension 1712 et 1714, qui est concerné, délivrera dans la ligne 1652 un niveau de sortie qui confirme la présence des impulsions d'identification ID 1. L'intégrateur 1650 agit de la même These capacitors 1708 and 1710 allow one of the capacitors to be charged during the presence of the set of three ID pulses while the other is being discharged. During the presence of the following sets of ID pulses, the other capacitor is charged, while the first capacitor is discharging. If any two of the three successive pulses ID 1 are present, then that of the voltage comparators 1712 and 1714, which is concerned, will deliver in line 1652 an output level which confirms the presence of the ID1 identification pulses. integrator 1650 acts of the same
manière du point de vue de la détection des impulsions ID 2. way from the point of view of the detection of the pulses ID 2.
Les bascules bistables 1656 et 1658 de remise en cadence, qui remettent en cadence les impulsions détectées ID 1 et ID 2, comportent également des lignes de sortie 1720 et 1722 qui sont toutes deux raccordées à une porte The bistable flip-flops 1656 and 1658 that reset the detected pulses ID 1 and ID 2 also have output lines 1720 and 1722 which are both connected to a gate
NON-ET 1724 qui délivre dans la ligne 1726 un signal indi- NAND 1724 which delivers in line 1726 an indi-
quant la présence des impulsions ID 1 et ID 2 détectées. as the presence of the pulses ID 1 and ID 2 detected.
Ce signal est envoyé aux circuits convertisseur 8-en-24 bits/commutateur 2-en-1 50 et 52 qui, lorsqu'un tel signal This signal is sent to the 8-to-24 bit converter / 2-to-1 switch circuits 50 and 52 which, when such a signal
n'est pas présent, commandent le circuit de manière à déli- is not present, control the circuit in such a way as to
vrer aux canaux de parité un signal qui aura pour effet to the channels of parity a signal which will have the effect
que les compensateurs de défauts inséreront une ligne com- that the defect compensators will insert a
plète d'informations au lieu d'utiliser les données du flux de données, en raison du fait que l'absence de la détection des impulsions d'identification indique que le cadencement de synchronisation horizontale peut être incorrect et que l'ensemble de la ligne peut être décalé horizontalement, ce information instead of using the data flow data, because the absence of the identification pulse detection indicates that the horizontal synchronization timing may be incorrect and the whole line can be shifted horizontally, this
qui interromprait l'image vidéo.which would interrupt the video image.
Les lignes 1720 et 1722 aboutissent également à un intégrateur, désigné d'une manière générale par la référence 1732,qui détecte si les signaux provenant de chacun des canaux sont inversés ou non et délivre dans la ligne 142 un signal qui est au niveau bas lorsque lesdits signaux sont corrects. Lines 1720 and 1722 also result in an integrator, generally designated 1732, which detects whether the signals from each of the channels are inverted or not and delivers in line 142 a signal which is low when said signals are correct.
Cette ligne contrôle de façon effective le fonction- This line effectively controls the function
nement des commutateurs 128 et 130 représentés dans le sché- switches 128 and 130 shown in the diagram.
ma-bloc de la figure 1. Le signal de lecture H/2 est envoyé dans la ligne 1560 par le générateur d'adresses 1882 (figure ma-block of FIG. 1. The read signal H / 2 is sent in line 1560 by the address generator 1882 (FIG.
8) qui déclenche un multivibrateur monostable 1740 qui possè- 8) which triggers a monostable multivibrator 1740 which possesses
de une ligne de sortie 1742 raccordée à une bascule bistable an output line 1742 connected to a flip-flop
1744.dont une sortie est raccordée à un multivibrateur mono- 1744.An output is connected to a mono multivibrator
stable de positionnement 1746 qui est déclenché par une im- stable positioning 1746 which is triggered by a
pulsion de cadence H délivrée dans la ligne 1750 par le multivibrateur monostable 1776 (figure 8). La sortie du multivibrateur monostable 1746 est reliée à un autre multi- vibrateur monostable 1752 qui délivre, dans la ligne 1754, un signal de sortie de durée appropriée, qui est transmis par la porte 1756 de manière à fournir dans la ligne 1758 un signal de créneau de régulation qui est utilisé par le circuit de commande de mémoire de reproduction représenté pulse rate H delivered in the line 1750 by the monostable multivibrator 1776 (Figure 8). The output of the monostable multivibrator 1746 is connected to another monostable multi-vibrator 1752 which outputs, in line 1754, an output signal of appropriate duration, which is transmitted by the gate 1756 so as to provide in line 1758 a signal of regulation slot which is used by the reproduction memory control circuit shown
sur la figure 8.in Figure 8.
Le fonctionnement du multivibrateur monostable 1740 The operation of the 1740 monostable multivibrator
provoque également la commande cadencée d'une bascule bista- also causes the rhythmic control of a bistable flip-flop
ble 1760 qui déclenche un multivibrateur monostable 1762 et qui envoie le signal de créneau de séquence dans la ligne 1760 which triggers a monostable multivibrator 1762 and sends the sequence slot signal into the line
1270 qui est raccordée auxdécodeurs 138 et 140 qui sont uti- 1270 which is connected to the decoders 138 and 140 which are used
lisés pour décoder l'apparition de la séquence de synchroni- to decode the appearance of the synchronization sequence
sation au cours de la reproduction, comme cela a été décrit. during breeding, as described.
Si l'on se réfère maintenant au circuit représenté sur la figure 8, on voit que ce dernier produit les signaux de sélection de mémoire et de validation d'inscription pour le fonctionnement des mémoires à accès direct RAM à RAM 4 Referring now to the circuit shown in FIG. 8, it can be seen that the latter produces the memory selection and registration enable signals for the operation of RAM RAM direct access memories 4
au cours de l'opération de reproduction, ainsi que les im- during the breeding operation, as well as the
pulsions ID 1 et ID 2 envoyées aux mémoires. De même ce cir- pulses ID 1 and ID 2 sent to the memories. Likewise,
cuit produit des signaux de commutation des têtes de trans- bake produces switching signals of the transmission heads.
ducteurs, destinés à réaliser la commutation entre les sor- ductors, intended to effect switching between
ties des préamplificateurs de manière à envoyer le signal de sortie correct aux correcteurs de distorsions. Un signal d'horloge de référence à 3,58 MHz est envoyé dans la ligne pre-amplifiers in order to send the correct output signal to the distortion correctors. A 3.58 MHz reference clock signal is sent in the line
d'entrée 190, qui est utilisée pour commander de façon ca- input 190, which is used to control
dencée un compteur 1772 qui est chargé par un signal présent 1772 which is loaded by a present signal
dans la ligne 1750 et qui provient d'un multivibrateur mono- in line 1750 and which comes from a mono multivibrator
stable 1776 qui est déclenché par un signal de cadence H de référence d'une station circulant dans la ligne 1777. Le signal de sortie du compteur apparaît dans la ligne 1778 et est envoyé à un multivibrateur monostable 17881 qui possède une ligne de sortie 1782 raccordée à des portes NON-ET 1784 et 1786 en vue de l'envoi du signal d'adresse de lecture pour le circuit d'adresse des mémoires RAM, dans les lignes 1776 which is triggered by a reference clock signal H of a station flowing in line 1777. The output signal of the counter appears in line 1778 and is sent to a monostable multivibrator 17881 which has a connected output line 1782. to NAND gates 1784 and 1786 for sending the read address signal for the address circuit of the RAM memories, in the lines
838.-Les portes NON-ET 1784 sont validées par l'intermédiai- 838.-NAND gates 1784 are validated through the intermediary
re de la ligne 1538 lorsque l'appareil fonctionne dans le line 1538 when the device is operating in the
mode de lecture ou de reproduction, et le signal est alter- reading or reproduction mode, and the signal is alternating
nativement transmis par les portes 1784 et 1786, par l'inter- natively transmitted through gates 1784 and 1786, through
médiaire des lignes 1526 et 1530, de manière à réaliser l'envoi de l'impulsion de lecture sur la mémoire RAM 1 ou sur la mémoire RAM 3. A ce sujet, le circuit représenté sur la figure 8 est également doublé et le circuit double est destiné à commander les mémoires RAM 2 et RAM 4. Le intermediate lines 1526 and 1530, so as to perform the sending of the read pulse RAM 1 or RAM 3. In this regard, the circuit shown in Figure 8 is also doubled and the double circuit is intended to control the RAM 2 and RAM 4 memories.
compteur 1772 retarde simplement l'apparition de l'impul- counter 1772 simply delays the appearance of the impulse
sion de cadence H dans la ligne 1778 à un instant correct permettant que la mémoire soit placée dans sa position correcte pour la lecture des données hors de cette mémoire, rate in the line 1778 at a correct time allowing the memory to be placed in its correct position for reading the data out of this memory,
conformément au chronogramme représenté sur la figure 5b. according to the timing diagram shown in Figure 5b.
Les impulsions ID 1 et ID2 sont envoyées aux portes NON-ET 1790 et 1792 par l'intermédiaire de lignes 1664 et 1662 et les portes sont validées au cours de la reproduction, par un signal présent dans la ligne 1538. Le circuit désigné The pulses ID 1 and ID 2 are sent to the NAND gates 1790 and 1792 via lines 1664 and 1662 and the gates are enabled during reproduction by a signal present in the line 1538. The designated circuit
par la référence générale 1794 délivre simplement des impul- by the general reference 1794 simply issues impulse
sions ID beaucoup plus étroites que celles présentes dans les lignes d'entrée 1664 et 1662, ces impulsions sont envoyées par l'intermédiaire des lignes 1796 et 1798 à un circuit de pilotage constitué par les portes 1-800, 1802, 1804, 1806 et 1808 et par un inverseur 1810. Les sorties des portes 1802 à Since these IDs are much narrower than those present in input lines 1664 and 1662, these pulses are sent through lines 1796 and 1798 to a driver circuit consisting of the gates 1-800, 1802, 1804, 1806 and 1808 and by an inverter 1810. The outputs of the 1802 doors to
1808 délivrent les impulsions d'identification dans les li- 1808 deliver the impulses of identification in the li-
gnes de sortie 832 et 834, comme cela est représenté. Les output gates 832 and 834, as shown. The
portes NON-ET 1802 à 1808 sont validées par des signaux pré- NAND gates 1802 to 1808 are validated by pre-
sents dans les lignes 1812 et 1814, qui constituent deux des sorties d'une mémoire morte 1816 qui commande le pilotage ou in lines 1812 and 1814, which constitute two of the outputs of a read-only memory 1816 which controls the piloting or
l'envoi des impulsions d'identification à la mémoire correc- sending the identification pulses to the correct memory
te RAM 1 ou RAM 3 ou bien, dans le cas du circuit double, à RAM 1 or RAM 3 or, in the case of the double circuit, to
la mémoire correcte RAM 2 ou RAM 4. the correct memory RAM 2 or RAM 4.
Comme cela a été expliqué précédemment en référence As explained above with reference
au chronogramme de la figure 6, il existe 202 mots à vingt- In the chronogram of Figure 6, there are 202 words at twenty-
quatre bits et à vingt-sept bits, qui sont inscrits dans et four bits and twenty-seven bits, which are registered in and
lus hors de la mémoire pendant l'enregistrement et la repro- played out of memory during recording and playback.
duction, et les 202 cycles représentent 190 cycles pour duction, and the 202 cycles represent 190 cycles for
l'information vidéo active et 12 cycles contenant la séquen- the active video information and 12 cycles containing the sequence
ce de synchronisation numérique. Lorsque les données doivent être. inscrites en mémoire pendant la reproduction, elles this digital synchronization. When the data must be. recorded in memory during reproduction, they
sont inscrites en utilisant un signal d'horloge à 1,6 MHz. are registered using a clock signal at 1.6 MHz.
Le signal d'horloge à 1,6 MHz est envoyé au circuit de la figure 8 par l'intermédiaire de la ligne 1674 partant du circuit de commande de mémoire représenté sur la figure 10, et est utilisé pour commander de façon cadencée un diviseur 1820 réalisant une division par 202 et qui agit à la façon The clock signal at 1.6 MHz is sent to the circuit of FIG. 8 via the line 1674 starting from the memory control circuit shown in FIG. 10, and is used to clockically control a divider 1820. realizing a division by 202 and that acts in the way
d'un compteur effectuant un décompte jusqu'à 202 cycles. a counter that counts down to 202 cycles.
Lors du comptage final de 201 (O à 201 fournit 202 cycles), les quatre lignes de sortie 1822 provenant du diviseur sont At the final count of 201 (0 to 201 provides 202 cycles), the four output lines 1822 from the divider are
également raccordées à un décodeur 1824 effectuant un déco- also connected to a decoder 1824 making a deco-
dage jusqu'au nombre 201 et qui délivre, par l'intermédiaire de la ligne 1826, un signal à la bascule bistable 1828 qui to the number 201 and which delivers, via the line 1826, a signal to the flip-flop 1828 which
est commandée de façon cadencée en utilisant le signal d'hor- is controlled in a clocked manner using the hor-
loge à 1,6 MHz. La sortie de la bascule bistable 1828 est lodge at 1.6 MHz. The output of the flip-flop 1828 is
raccordée à une autre bascule bistable 1830 par l'intermé- connected to another 1830 flip-flop via
diaire de la ligne 1832 et sa sortie Q est raccordée par l'intermédiaire de la ligne 1834 à une porte NON-ET 1836, line 1832 and its output Q is connected via line 1834 to a NAND gate 1836,
dont l'autre entrée est constituée par la ligne 1838 prove- whose other entry is constituted by the line 1838
nant de la bascule bistable 1828. La porte 1836 produit dans la ligne 1840 une impulsion d'effacement qui efface le compteur 1820. La présence du signal ID 1 a pour effet de The gate 1836 produces in line 1840 an erase pulse which clears the counter 1820. The presence of the signal ID 1 has the effect of
charger le nombre 9 dans le compteur 1820 par l'intermédiai- load the number 9 in the counter 1820 through the
re de la ligne 1842 et la présence de ID 2 a pour effet de provoquer le chargement du compteur par le nombre 11 par line 1842 and the presence of ID 2 has the effect of causing the counter to be loaded by the number 11 by
l'intermédiaire de la ligne 1844. Ceci a pour effet de né- line 1844. This has the effect of
gliger l'inscription de la séquence de synchronisation numé- the registration of the digital synchronization sequence
rique en mémoire pendant la reproduction,.étant donné qu'un traitement supplémentaire n'est pas nécessaire et que les impulsions ID synchronisent de façon effective le compteur effectuant un comptage jusqu'à 202, dans les données qui sont présentes. Cependant, dans le cas o les impulsions ID sont manquantes, le compteur effectuant les comptes jusqu'à 202 poursuit son comptage sur l'ensemble de ces 202 cycles et deux des lignes de sortie du compteur sont raccordées à in the memory during the reproduction, since further processing is not required and the ID pulses effectively synchronize the counter counting up to 202 in the data that is present. However, in the case where the ID pulses are missing, the counting counter up to 202 continues to count on all of these 202 cycles and two of the counter output lines are connected to each other.
des multivibrateurs monostables 1846 et 1848 dont les sor- monostable multivibrators 1846 and 1848 whose outputs
ties sont raccordées à une porte NON-ET 1850. La porte NON- are connected to a NAND gate 1850. The NAND gate
ET 1850 décode le nombre 8 et envoie dans la ligne 1852 un signal qui est transmis par l'intermédiaire d'une bascule bistable 1854 si le signal de créneau de régulation dans la ligne 1758 est présent à cet instant. Si c'est le cas, dans la ligne 1856 se trouve envoyé un signal qui est transmis de ET 1850 decodes the number 8 and sends in line 1852 a signal which is transmitted through a flip-flop 1854 if the regulation slot signal in line 1758 is present at that time. If this is the case, in line 1856 is sent a signal that is transmitted from
façon cadencée par l'intermédiaire d'une autre bascule bi- clockwise through another bi-directional flip-flop
stable 1858, pourvu que la ligne 1538 soit à un niveau haut, ce qui se produit lorsque l'appareil est dans le mode de reproduction. Le signal présent à la sortie de la bascule bistable 1858 traverse une porte 1860 de manière à fournir Stable 1858, provided that line 1538 is at a high level, which occurs when the apparatus is in the reproduction mode. The signal present at the output of the flip-flop 1858 passes through a door 1860 so as to provide
un signal ID 1 "de régulation" dans la ligne 1862 qui abou- a signal ID 1 "of regulation" in line 1862 which results in
tit à la porte NON-ET 1800 et transmet le signal ID 1 à la at the NAND gate 1800 and transmits the signal ID 1 to the
mémoire. Ceci a pour effet d'introduire le signal ID 1 lors- memory. This has the effect of introducing the signal ID 1 when
qu'il n'est pas fourni à partir de l'information sortie de bande. La mémoire morte 1816 comporte les lignes de sortie 1864 et 1866 en plus de lignes de sortie 1812 et 1814, et that it is not provided from the band output information. ROM 1816 has output lines 1864 and 1866 in addition to output lines 1812 and 1814, and
ces quatre lignes de sortie sont commandées de façon caden- these four output lines are chronically controlled
cée par des bascules bistables de type D 1868 à la cadence H de manière à fournir dans les lignes 1526, 1516, 1530 et 1520, les signaux de sélection de mémoire et de validation d'inscription qui sont utilisés pour commander les mémoires pendant une opération de reproduction. En plus de la mémoire morte programmable 1816, il est prévu une autre mémoire morte 1870 qui possède des lignes de sortie 1872 qui sont commandées de façon cadencée par l'intermédiaire de bascules bistables 1874 et qui sont raccordées à la ligne 1876 qui provided by D-type flip-flops 1868 at rate H so as to provide in lines 1526, 1516, 1530 and 1520, the memory select and write enable signals which are used to control the memories during an operation. of reproduction. In addition to the programmable read-only memory 1816, there is provided another read-only memory 1870 which has output lines 1872 which are clocked clockwise via flip-flops 1874 and which are connected to line 1876 which
aboutit à une entrée des portes NON-ET 1878 qui sont vali- leads to an entry of the NAND gates 1878 which are valid
dées par l'intermédiaire de la ligne 1542 lorsque l'appareil est dans le mode de fonctionnement de reproduction. Les signaux sont ensuite transmis aux lignes de sortie 974 et 976 en vue de la commutation des sorties du préamplificateur sur le correcteur de distorsions approprié. L'adressage des mémoires mortes 1816 et 1870 est réalisé par l'intermédiaire via line 1542 when the unit is in the playback mode of operation. The signals are then transmitted to the output lines 974 and 976 for switching the outputs of the preamplifier to the appropriate distortion corrector. Addressing memories 1816 and 1870 is realized via
de lignes de transmission d'adresses 1880 qui, en associa- transmission lines 1880 which, in association with
tion avec la ligne 1460, fournissent un accès à l'informa- line 1460, provide access to information
tion de ces mémoires mortes. Les signaux d'adresses dans les lignes 1880 sont délivrés par un générateur d'adresses 1882 qui est essentiellement un compteur à 64 cycles qui est these dead memories. The address signals in the lines 1880 are delivered by an address generator 1882 which is essentially a 64-cycle counter which is
commandé de façon cadencée à la cadence H par l'intermédiai- controlled at a rate of H through the medium of
re d'une ligne 1886 arrivant du compteur 1772 et qui est from a line 1886 arriving from counter 1772 and which is
effacée par l'intermédiaire d'un signal présent dans la li- erased through a signal present in the
gne 1888 qui constitue la sortie d'une porte NON-ET 1890. 1888 which is the exit of a NAND gate 1890.
Le signal de pilotage d'enregistrement/de reproduction pré- The recording / reproducing control signal
sent dans la ligne 1642 est fourni par la plaquette de servo- in line 1642 is provided by the servo wafer
commande et apparaît sous la forme d'une impulsion unique pour chaque rotation de la roue porte-têtes ou bien à une cadence de 64 lignes. Le signal présent dans la ligne 1643 et délivré par le circuit de servocommande (figure 28) est command and appears as a single pulse for each rotation of the head wheel or at a rate of 64 lines. The signal present in the line 1643 and delivered by the servocontrol circuit (FIG. 28) is
envoyé à une porte 1892 qui est validée pendant une opéra- sent to a door 1892 which is validated during an opera-
tion de reproduction et envoie le signal dans la ligne reproduction and sends the signal in the line
1894 qui aboutit à la porte 1890 et a pour effet de synchro- 1894, which ends at Gate 1890 and has the effect of synchronizing
niser le compteur d'adresses sur la rotation de la roue porte-têtes, de telle manière qu'on obtient une commutation correcte des têtes lors du fonctionnement. L'une des lignes the address counter on the rotation of the head wheel, so that a correct switching of the heads during operation is achieved. One of the lines
de transmission d'adresses 1880 délivre le signal de lectu- address transmission 1880 delivers the reading signal
re H/2 et est de façon spécifique désignée par la référence 1560. Au cours de la reproduction, les données qui sont lues à partir des mémoires, sont envoyées au commutateur 2-en-1 152, dont une partie est représentée en détail sur la figure 21. Les lignes 150 et 154 sont raccordées au commutateur 2-en-1 152 et si les lignes paires de télévision doivent être envoyées dans les lignes de sortie 156, la ligne de commande 1550 (figure 9) est à un niveau haut et re H / 2 and is specifically designated by the reference 1560. During reproduction, the data read from the memories is sent to the 2-in-1 switch 152, a portion of which is shown in detail in FIG. Fig. 21. Lines 150 and 154 are connected to the 2-in-1 switch 152 and if the even-numbered television lines are to be sent in the output lines 156, the control line 1550 (Fig. 9) is at a high level. and
sélectionne les signaux provenant des lignes 154 et, lors- selects the signals from lines 154 and, when
que le signal présent dans la ligne 1550 est à un niveau bas, le commutateur sélectionne les signaux provenant de la ligne 150. Comme cela ressortira de la figure, seules huit de the signal present in line 1550 is at a low level, the switch selects the signals from line 150. As will be apparent from the figure, only eight of
l'ensemble des 27 lignes ont été représentées de façon spé- all 27 lines have been represented in a special way.
cifique.cific.
En se tournant maintenant vers une forme de réalisa- Turning now to a form of realization
tion spécifique du compensateur de défauts 160 qui a été the specificity of the defect compensator 160 which has been
décrit en référence au schéma-bloc de la figure 1 pour l'en- described with reference to the block diagram of FIG.
semble du systèmes on se référera à la figure 23 qui repré- of the systems, reference is made to Figure 23, which shows
sente un schéma-bloc du compensateur de défauts 160 ainsi qu'à un commutateur aval de sélection de données 2-en-1 162. Comme cela est représenté sur la figure 23, il existe dans les lignes 156, 24 bits de données en parallèle qui sont envoyés à une mémoire 1900 ainsi qu'à un circuit de retardement 1902 à 2 1/2 cycles (du signal d'horloge à A block diagram of the fault compensator 160 as well as a downstream 2-by-1 data selection switch 162. As shown in FIG. 23, there are in lines 156, 24 bits of data in parallel. which are sent to a memory 1900 as well as a delay circuit 1902 at 2 1/2 cycles (from the clock signal to
3,58 MHz) et qui retarde de façon effective l'envoi des don- 3.58 MHz) and effectively delays the sending of
nées au commutateur 2-en-1 162 par l'intermédiaire de lignes at the 2-in-1 switch 162 through lines
1904 en vue de compenser des retards internes qui sont inhé- 1904 in order to compensate for internal delays which are
rents au fonctionnement de la mémoire 1900. L'information indiquant l'existence d'un défaut est également envoyée par to the operation of memory 1900. Information indicating the existence of a defect is also sent by
l'intermédiaire des trois lignes en parallèle 156 à un cir- through the three lines in parallel 156 to a cir-
cuit de retardement à 2 1/2 cycles,similaire 1906 et à un baked retarded to 2 1/2 cycles, similar 1906 and to a
circuit de commande de sélection 1908 qui peut agit de ma- selection control circuit 1908 which can be used
nière à sélectionner soit l'intervalle des données vidéo re- to select either the video data interval
çues par l'intermédiaire de la ligne 1904, soit le signal de sortie de la mémoire 1900 apparaissant dans les lignes 1910. Le circuit de commande de sélection 1908 commande le commutateur 2-en-1 162 par l'intermédiaire de la ligne 1909, transmet les données-provenant de la mémoire 1900 toutes les fois qu'un défaut ou une erreur de parité intervient et taken via line 1904, the output signal of memory 1900 appearing in lines 1910. Selection control circuit 1908 controls the 2-in-1 switch 162 through line 1909, transmits data from memory 1900 whenever a fault or parity error occurs and
délivre les données,, qui sont apparues 262 lignes ou un mul- delivers the data, which have appeared 262 lines or a
tiple de ce nombre, avant les données dans lesquelles le dé- tiple of this number, before the data in which the
faut est indiqué, de sorte que les données vidéo actives erronées ne sont pas transmises par le commutateur 2-en-1 162 dans les lignes de sortie 1911. Les lignes de sortie is indicated, so that the erroneous active video data is not transmitted by the 2-in-1 switch 162 in the output lines 1911. The output lines
1911 sont raccordées à une bascule bistable 1912 qui est com- 1911 are connected to a flip-flop 1912 which is com-
mandée de façon cadencée par un signal d'horloge à 3,58 MHz clocked at a rate of 3.58 MHz
transmis dans la ligne 1914 et qui est envoyé par un multivi- transmitted in line 1914 and which is sent by a multividual
brateur monostable de sortie 1916, qui positionne de façon 1918 monostable exit braker, which positions so
correcte les données de sortie. Ce signal d'horloge est obte- correct the output data. This clock signal is obtained
nu à partir de la ligne 1918, en étant délivré par un multi- naked from the 1918 line, being issued by a multi-
vibrateur monostable 1920 qui positionne de façon correcte un signal d'horloge à 3,58 MHz dans la ligne 1922, ce signal étant synchronisé avec la sous-porteuse et étant délivré par le circuit générateur de signaux de cadence 196. Le signal de sortie du circuit de retardement 1906 est transmis dans monostable vibrator 1920 which correctly positions a 3.58 MHz clock signal in the line 1922, this signal being synchronized with the subcarrier and being delivered by the clock signal generating circuit 196. The output signal of the delay circuit 1906 is transmitted in
la ligne 1924 qui aboutit au circuit de commande de sélec- line 1924 which leads to the selector control circuit
tion 1908 en vue de fournir la commande appropriée au commu- 1908 with a view to providing the appropriate control to the
tateur 2-en-1, et le circuit de commande de sélection 1908 2-in-1 controller, and the 1908 selection control circuit
comporte une ligne de sortie 1926 qui aboutit aux mé- includes a 1926 exit line that leads to
moires 1900 et empêche l'inscription de mauvaises données dans cette dernière toutes les fois qu'un défaut ou une 1900 and prevents the entry of bad data in the latter whenever a defect or
erreur de parité est présente. Les lignes 1924 sont égale- parity error is present. The 1924 lines are also
ment raccordées à une bascule bistable 1928 qui est comman- connected to a 1928 flip-flop which is
dée de façon cadencée par le signal d'horloge à 3,58 MHz circulant dans la ligne 1914 et qui délivre dans la ligne 1930 un signal de sortie pouvant être utilisé pour un autre circuit non représenté. clocked at 3.58 MHz circulating in the line 1914 and which delivers in the line 1930 an output signal that can be used for another circuit not shown.
Le compensateur de défauts représenté et présente- The defect compensator shown and present-
ment décrit présente l'avantage d'être un compensateur à described has the advantage of being a compensator for
recirculation, en ce sens que les données qui sont mémori- recirculation, in that the data which is stored
sées dans les mémoires 1900 représentent uniquement des données nondéfectueuses et par conséquent ce ne sont que des données non défectueuses qui sont disponibles en vue de in 1900 are only nondefect data and therefore only non-defective data are available for
la lecture et qui sont envoyées aux lignes de sortie 166. reading and which are sent to the output lines 166.
Au cours du fonctionnement, si un défaut ou une erreur de parité est détecté, l'inscription des données défectueuses dans la mémoire est alors empêchée. Si un autre défaut ou une erreur de parité intervient 262 lignes ultérieurement, l'écritureou inscription dans la mémoire sera à nouveau inhibée et la mémoire fournira par lecture les données qui sont apparues et ont été écrites 524 lignes auparavant, c'est-à-dire à un intervalle de temps égal à un multiple de During operation, if a fault or a parity error is detected, the registration of the defective data in the memory is then prevented. If another defect or a parity error occurs 262 lines later, the write or write in the memory will be inhibited again and the memory will provide by reading the data that appeared and were written 524 lines before, that is to say say at a time interval equal to a multiple of
262 lignes. Dès que des données non défectueuses sont pré- 262 lines. As soon as non-defective data is
sentes pour les emplacements d'adresses de mémoire corres- paths for the memory address locations corresponding to
pondant aux emplacements o l'inscription a été empêchée, ces données seront naturellement écrites dans la mémoire where registration has been prevented, these data will naturally be written into memory
1900.1900.
Les circuits de retardement à 2 1/2 cycles 1902 et 1906 compensent le retard intrinsèque de 2 1/2 cycles qui est fourni par le circuit de mémoire particulier 1900, qui lit de façon effective les données vidéo et ensuite inscrit immédiatement les données. Au cours du fonctionnement de la mémoire, la lecture intervient de façon continue même s'il se présente un défaut qui empêcherait l'inscription des The 2 1/2 cycle delay circuits 1902 and 1906 compensate for the intrinsic delay of 2 1/2 cycles which is provided by the particular memory circuit 1900, which effectively reads the video data and then immediately enters the data. During the operation of the memory, the reading intervenes continuously even if there is a defect which would prevent the inscription of the
données dans ladite mémoire au cours de son fonctionnement. data in said memory during its operation.
Même si l'inscription est empêchée lors de la présence d'un défaut, la mémoire 1900 fonctionne d'une manière selon laquelle la lecture se produit après le cycle d'inscription inhibé. La lecture hors de la mémoire 1900 est réalisée avec un retard de 2 1/2 cycles à la suite de toute opération d'inscription et c'est pour cette raison que le retard de 2 1/2 cycles est intercalé dans les lignes de données 156 Even though the registration is prevented when a defect is present, the memory 1900 operates in a manner in which the reading occurs after the inhibited registration cycle. The reading out of the memory 1900 is carried out with a delay of 2 1/2 cycles following any registration operation and it is for this reason that the delay of 2 1/2 cycles is inserted in the lines of data 156
contenant les données vidéo. Le circuit de commande de sélec- containing the video data. The selection control circuit
tion 1908 est également apte à inhiber l'inscription dans la mémoire lorsqu'une ligne 1932 de shuntage de trame commandée par l'opérateur, arrivant du système de commande de mémoire du compensateur de défauts est active et lorsqu'une ligne 1908 is also able to inhibit memory entry when an operator-controlled frame shunt line 1932 from the fault compensator memory control system is active and when a line is in effect.
1934 d'inhibition de commutation, provenant également du cir- 1934 switching inhibition, also derived from the
cuit de commande de mémoire du compensateur de défauts, est fired counterbalance memory control, is
active. La ligne d'inhibition de commutation empêche la com- active. The switching inhibition line prevents the
mutation dans la mémoire du compensateur de défauts pendant l'intervalle de suppression verticale ainsi que pendant l'intervalle de suppression horizontale étant donné qu'il n'existe aucune information vidéo active au cours de ces intervalles de temps, et la capacité de la mémoire peut être mutation in the memory of the fault compensator during the vertical blanking interval as well as during the horizontal blanking interval since there is no active video information during these time slots, and the memory capacity may be
réduite de façon correspondante. On notera que le compensa- correspondingly reduced. It should be noted that the compensation
teur de défauts est destiné à insérer des données provenant de la trame précédente dans le cas o les données vidéo active sont soit manquantes, soit incorrectes, et le rôle du compensateur est de corriger l'image vidéo, sans aucun rôle concernant les signaux de synchronisation horizontale et The fault receiver is intended to insert data from the previous frame in the case where the active video data is either missing or incorrect, and the role of the compensator is to correct the video image, with no role for the synchronization signals. horizontal and
verticale. Par conséquent la ligne 1934 d'inhibition de com- vertical. Therefore the 1934 line of inhibition of com-
mutation empêche de façon effective l'inscription dans la transfer effectively prevents registration in the
mémoire 1900 pendant les intervalles de suppression verti- memory 1900 during vertical blanking intervals
cale et de suppression horizontale.hold and horizontal removal.
Une forme de réalisation du circuit spécifique An embodiment of the specific circuit
pouvant être utilisée pour mettre en oeuvre le fonctionne- that can be used to implement the
ment du schéma-bloc de la figure 23, est représentée sur les the block diagram of Figure 23, is shown on the
figures 26a, 26b, 27a et 27b en liaison avec les chronogram- FIGS. 26a, 26b, 27a and 27b in connection with the chronograms
mes représentés sur la figure 24. Les circuits représentés sur ces figures reçoivent différents signaux d'entrée de shown in FIG. 24. The circuits shown in these figures receive different input signals from
* commande de la part du circuit de commande de mémoire du com-* command from the memory control circuit of the com-
pensateur de défauts représenté sur les figures 25a et 25b et qui sera décrit ci-après en détail. En se référant tout d'abord à la partie de commutation des données du circuit représenté sur les figures 25a et 25b, on voit que 24 lignes defect thinker shown in Figs. 25a and 25b and will be described hereinafter in detail. Referring firstly to the data switching portion of the circuit shown in FIGS. 25a and 25b, we see that 24 lines
156 de transmission des données vidéo sont envoyées aux cir- 156 transmission of video data are sent to
cuits 1902 de retardement de 2 1/2 cycles, qui sont consti- baked 1902 of 2 1/2 cycles, which are
tués par quatre bascules bistables pour chaque cycle, qui sont réunies dans un ensemble unique et fonctionnent à la façon d'un registre à décalage, la sortie de chaque registre killed by four bistable flip-flops for each cycle, which are united in a single set and operate in the manner of a shift register, the output of each register
à décalage étant reliée au commutateur 2-en-1 162 par l'in- shift is connected to the 2-in-1 switch 162 by the
termédiaire de lignes 1904. De façon analogue les 24 lignes 1910 de transmission de données provenant de la mémoire sont raccordées directement au commutateur 2-en-1 162, comme cela est représenté. En se référant à la figure 27b, on voit que la ligne 1934 d'inhibition de commutation est raccordée à une porte ET 1940, qui possède une ligne de sortie 1909 pour la commande du fonctionnement du commutateur 2-en-1 162. De façon analogue la ligne 1932 de shuntage de trame commandée In a similar manner, the data transmission lines 1910 from the memory are connected directly to the 2-in-1 switch 162, as shown. Referring to FIG. 27b, it will be seen that the switch inhibition line 1934 is connected to an AND gate 1940, which has an output line 1909 for controlling the operation of the 2-in-1 switch 162. In a analogous the 1932 line of ordered frame shunt
par l'opérateur est raccordée à une porte ET 1942 qui com- the operator is connected to an AND gate 1942 which
porte une ligne de sortie 1944 raccordée par l'intermédiaire d'un inverseur 1946 à la ligne 1948 qui aboutit à la porte ET 1940. La ligne de cadrage 1950 provenant du circuit de servocommande (figure 28) est également raccordée à la porte ET 1942 et empêche de façon effective que l'insertion des données depuis le compensateur de défauts lorsque le système de servocommande essaie de cadrer de façon correcte labande et que les têtes des transducteurs magnétiques circulent sur les pistes au cours du signal vidéo actif. A ce sujet, carries a 1944 output line connected via a 1946 inverter to line 1948 which terminates at the AND gate 1940. The 1950 alignment line from the servo control circuit (Figure 28) is also connected to the AND gate 1942 and effectively prevents insertion of the data from the fault compensator when the servo control system attempts to properly frame and the heads of the magnetic transducers travel on the tracks during the active video signal. On this subject,
lorsque la ligne 1909 est à un niveau haut, les données pro- when line 1909 is at a high level,
venant des lignes 1910 sont sélectionnées par le commutateur 2-en-1 162, et lorsque la ligne 1909 est au niveau bas, les from the lines 1910 are selected by the 2-in-1 switch 162, and when the line 1909 is low, the
données provenant de la ligne 1904 sont sélectionnées. data from line 1904 are selected.
Si l'on considère maintenant la mémoire à accès di- If we now consider the memory with
rect associée au compensateur de défauts 160, on comprendra que la forme de réalisation particulière représentée dans le schéma-bloc de la figure 23 est formée essentiellement par un dispositif de retardement fournissant un retard de 262 With respect to the fault compensator 160, it will be understood that the particular embodiment shown in the block diagram of FIG. 23 is essentially formed by a delay device providing a delay of 262.
lignes, et une forme de réalisation d'une mémoire, suscepti- lines, and an embodiment of a memory, capable of
ble d'être ici utilisée, est représentée sur les figures 26a et 26b qui constituent, -ensemble, un schéma électrique here used, is shown in FIGS. 26a and 26b which constitute, together, a circuit diagram
unique. Le circuit commandant le fonctionnement de la mé- unique. The circuit controlling the operation of the
moire, représenté sur les figures 26a et 26b, est représen- moire, shown in FIGS. 26a and 26b, is shown in FIGS.
té sur les figures 25a et 25b et sera décrit ultérieurement. 25a and 25b and will be described later.
On comprendra que la mémoire particulière représentée sur It will be understood that the particular memory represented on
les dessins est donnée à titre d'exemple et peut être rem- drawings is given as an example and can be
placée par tout autre dispositif possédant une mémoire pou- placed by any other device with a memory capable of
vant fonctionner plus rapidement et possédant une capacité plusimportante de manière à réduire ou supprimer la majeure operating more quickly and having a larger capacity to reduce or eliminate the major
partie de la complexité et des conditions requises de caden- part of the complexity and the requirements of
cement qui se présentent et que l'on va décrire. Dans la mémoire représentée sur les figures 26a et 26b, il existe 72 circuits intégrés séparés possédant chacun une capacité de 4.096 bits et, comme cela est connu, on peut disposer which are presented and which will be described. In the memory shown in FIGS. 26a and 26b, there are 72 separate integrated circuits each having a capacity of 4.096 bits and, as is known, it is possible to arrange
maintenant de circuits intégrés possédant une capacité nette- integrated circuits with a net capacity
ment plus importante, qui simplifierait une bonne partie du more important, which would simplify much of the
circuit de commutation et de commande qui sera décrit ci- switching and control circuit which will be described below.
après. A ce sujet, la mémoire 1900 possède une capacité after. In this respect, the memory 1900 has a capacity
totale d'environ 295.000 bits et le circuit détaillé repré- total of approximately 295,000 bits and the detailed circuit
senté sur les figures 26a et 26b produit seulement 1/4 de 26a and 26b produces only 1/4 of
cette capacité totale. Comme cela a été mentionné précédem- this total capacity. As mentioned above,
ment, il existe 24 lignes de transmission de données et le circuit représenté sur les figures 26a et 26b fonctionne de manière à fournir une mémorisation pour des données faisant partie de 6 des 24 lignes. La vitesse de fonctionnement de la mémoire est inférieure à la cadence des données à 3,58 MHz, ce qui hécessite un groupement des données en mots de données qui y sont manipulés par des circuits intégrés de mémoire plus lents. Les mots de données sont envoyés de façon séquentielle à des bascules bistables et sont ensuite présentés aux mémoires sous la forme de groupes de quatre mots de sorte que les mémoires travaillent sur les données à une cadence de données égale à environ 1/4 de la cadence de 3, 58 MHz, qui est compatible avec leur capacité du point There are 24 data lines and the circuit shown in Figs. 26a and 26b operates to provide storage for data in 6 of the 24 lines. The operating speed of the memory is less than the data rate at 3.58 MHz, which requires a grouping of data into data words that are manipulated by slower memory integrated circuits. The data words are sequentially sent to flip-flops and are then presented to the memories in the form of groups of four words so that the memories work on the data at a data rate equal to about 1/4 of the frame rate. of 3, 58 MHz, which is consistent with their ability to point
de vue vitesse.of speed.
De façon plus spécifique, en ce qui concerne le cir- More specifically, as regards the cir-
cuit représenté sur les figures 26a et 26b, six des 24 lignes as shown in Figures 26a and 26b, six of the 24 lines
de transmission de données 156 sont raccordées à quatre bas- 156 are connected to four
cules bistables 1956 à circuits intégrés, qui sont des bascu- 1956 binary circuits with integrated circuits, which are
les bistables agissant de manière à bloquer les données en vue de leur traitement ultérieur par la mémoire 1900. Un sélecteur de données 1958 permet de commander le blocage des données dans celle des bascules bistables 1956, qui est appropriée, et ce à l'instant approprié qui est commandé par l'intermédiaire de deux lignes 1960 de sélection de bytes ainsi que par un signal d'échantillonnage d'entrée de données dans la ligne 1962. Les deux lignes 1960 de sélection de bytes commandent le sélecteur 1958 de sorte que ce dernier active de façon sélective l'une des quatre lignes de sortie 1964 de manière à introduire de façon échantillonnée les données dans l'une des bascules bistables 1956. Lors du fonctionnement les données présentes dans la ligne 156 the bistables acting to block the data for subsequent processing by the memory 1900. A data selector 1958 makes it possible to control the blocking of the data in that of the 1956 flip-flops, which is appropriate, and this at the appropriate instant which is controlled via two byte selection lines 1960 as well as a data input sampling signal in the line 1962. The two byte selection lines 1960 control the selector 1958 so that the latter selectively activating one of the four output lines 1964 so as to sample the data into one of the 1956 flip-flops. During operation the data present in line 156
apparaissent à la cadence de données de 3,58 MHz et les li- appear at the 3.58 MHz data rate and the
gnes 1960 de commande de sélection de bytes sont activées à la cadence de 3,58 MHz de manière à verrouiller de façon séquentielle les six bits de données pour quatre mots consécutifs dans les quatre bascules bistables 1956 de sorte qu'au bout de quatre cycles de la cadence d'horloge de Byte selection control gnes 1960 are enabled at the rate of 3.58 MHz so as to sequentially lock the six data bits for four consecutive words in the four 1956 flip-flops so that after four cycles of the clock rate of
3,58 MHz, 24 bits sont introduits dans les bascules bista- 3.58 MHz, 24 bits are introduced in the bistable flip-flops
bles 1956 en vue de leur inscription ultérieure dans la mémoire 1900. Comme cela est représenté sur les dessins, la 1956 for subsequent inscription in the 1900 Memorial. As shown in the drawings, the
mémoire 1900 est constituée de 72 circuits intégrés indivi- Memory 1900 consists of 72 individual integrated circuits
duels 1966 dont chacun fournit 4.096 bits de mémoire adressables de façon aléatoire, ces 72 circuits intégrés étant rassemblés en trois groupes de 24 circuits intégrés disposés suivant des colonnes verticales, comme cela est représenté. Chacune des lignes de sortie, telle que par exemple la ligne 1968 provenant de chacune des bascules bistables 1956, aboutit à trois des mémoires 1966 de sorte duels 1966 each of which provides 4,096 randomly addressable memory bits, these 72 integrated circuits being grouped into three groups of 24 integrated circuits arranged in vertical columns, as shown. Each of the output lines, such as for example the 1968 line from each of the 1956 flip-flops, results in three of the 1966 memories so that
que, en fonction du groupe qui est activé, les données pré- that, depending on which group is activated, the data
sentes dans la ligne 1968 peuvent être inscrites sélective- in line 1968 can be registered selectively
ment dans l'une quelconque des mémoires 1966 des trois groupes respectifs. De façon analogue, les lignes de sortie in any of the 1966 memoirs of the three respective groups. Similarly, the exit lines
1970 provenant des mémoires individuelles sont interconnec- From individual memories are interconnected
tées et aboutissent aux bascules bistables de sortie respec- and terminate in the output flip-flops respec-
tives 1972 représentées sur la figure 26b. Par conséquent, en fonction du groupe de mémoires 1966 qui sont lues, les données lues apparaissent dans les lignes 1970 et sont verrouillées dans les bascules bistables 1972 lorsque le 1972 shown in Figure 26b. Therefore, depending on the group of memories that are read, the read data appears in the 1970 lines and is latched in the 1972 flip-flops when the
signal présent dans une ligne 1974 d'échantillonnage de sor- signal present in a 1974 line of sampling
tie des données, est vrai. Les signaux de sortie des bascu- data, is true. The output signals of the
les bistables 1972 apparaissent dans les lignes 1976 qui aboutissent à des commutateurs 1978 sélecteurs de données 4-en-1, qui sont commandés par des lignes 1980 de sélection de bytes de sortie de manière à transmettre les données depuis l'une des quatre lignes possibles 1976 dans la ligne correspondante de sortie 1910. Les lignes 1980 de sélection de bytes de sortie sont commutées à la cadence de 3,58 MHz de sorte que les 6 lignes de sortie 1910 reçoivent les the 1972 bistables appear in the 1976 lines leading to the 1978 4-in-1 data selector switches, which are controlled by the output byte selection lines 1980 so as to transmit the data from one of the four possible lines 1976 in the corresponding output line 1910. The output byte selection lines 1980 are switched at the rate of 3.58 MHz so that the 6 output lines 1910 receive the
données à la même cadence que celle avec laquelle les don- at the same pace as that with which data
nées sont envoyées à l'entrée des lignes 156, même si le are sent to the input of lines 156, even if the
traitement actuel des données par l'intermédiaire de la mé- current processing of data through the medium of
moire s'effectue à une cadence qui est égale au quart de la moire takes place at a rate equal to one quarter of the
cadence des données d'entrée et de sortie. rate of input and output data.
Chacune des mémoires individuelles à accès direct Each of the individual direct access memories
1966 possède six lignes de transmission d'adresses 1986 ain- 1966 has six lines of transmission of addresses 1986 and
si qu'une ligne 1988 de validation d'inscription, une ligne de sélectionde groupe 1990, une ligne 1992 d'échantillonnage if a 1988 registration validation line, a 1990 group selection line, a 1992 sampling line
d'adresses de rangées horizontales et une ligne 1994 d'échan- horizontal row addresses and a 1994 sample line.
tillonnage d'adresses de colonnes. Les adresses sont envo- stacking column addresses. The addresses are
yées aux lignes de transmission d'adresses 1986 en deux phases, c'est-àdire que les signaux d'adresses de rangées horizontales sont envoyées aux six lignes de transmission two-phase address transmission lines 1986, that is, the horizontal row address signals are sent to the six transmission lines.
d'adresses, et les signaux d'adresses de colonnes sont en- addresses, and the column address signals are
voyés ensuite à ces lignes. La rangée horizontale est adres- then to these lines. The horizontal row is
séequand le signalPAS d'échantillonnage d'adresses de rangée horizontale dans la ligne 1992 est envoyé à la ligne 1994 when the horizontal row address sampling signalPAS in the 1992 line is sent to the 1994 line
et la colonne est adressée lorsque le signal CAS d'échantillon- and the column is addressed when the sample CAS signal-
nage d'adresses de colonne est envoyé à la ligne 1994. Par conséquent il se produit une inscription dans ou une lecture hors des mémoires 1966 du groupe 1, du groupe 2 ou du groupe column address is sent to the 1994 line. As a result, an entry in or out of the 1966 memoirs of Group 1, Group 2, or Group occurs.
3, lorsque les lignes 1990 de sélection de groupes, relati- 3, when the 1990 group selection lines, relative to
ves au groupe approprié, transmettent un signal vrai. Un cir- to the appropriate group, transmit a true signal. A cir-
cuit pour la commande des mémoires 1966 est égalemert repré- cooked for the order of the 1966 memoirs is also repre-
senté à la partie inférieure des figures 26a et 26b. Les lignes 1996 de sélection de groupes sont raccordées à un circuit sélecteur 1998 comportant trois lignes de sortie felt at the bottom of Figures 26a and 26b. The 1996 group selection lines are connected to a 1998 selector circuit having three output lines
2000 dont l'une quelconque est active à la fois pour la sé- 2000, some of which is active both for the
lection de l'un des groupes de mémoires 1966. Les lignes 2000 alimentent également une entrée des portes NON-ET 2002 dont l'autre entrée est alimentée par des lignes 2004 qui commandent respectivement le rafraîchissement des groupes one of the groups of memories 1966. The lines 2000 also feed an entry of the doors NAND 2002 whose other entry is fed by lines 2004 which order respectively the refreshing groups
respectifs de mémoires, la sortie des portes 2002 étant rac- respective memories, the exit of the 2002 doors being connected
cordée à des portes NON-ET 2006, dont l'autre entrée est strung to 2006 NAND gates, the other entrance of which is
alimentée par la ligne 2008 qui transmet le signal d'échan- fed by the line 2008 which transmits the signal of exchange
tillonnage d'adresses de lecture. La sortie des portes 2006 transmet dans la ligne 2010 le signal d'échantillonnage d'adresses de rangées, qui apparaît pour seulement un groupe à un instant donné. Un signal d'échantillonnage d'adresses de colonnes présent dans la ligne 2012 provoque l'envoi, read address reading. The output of the 2006 gates transmits in line 2010 the row address sampling signal, which appears for only one group at a given time. A column address sampling signal present in the line 2012 causes the sending,
dans les lignes 2014, de signaux d'échantillonnage d'adres- in the 2014 lines, of address sampling
ses de colonnes qui apparaissent simultanément pour chaque its of columns that appear simultaneously for each
groupe. De façon analogue une commande de validation d'ins- group. In a similar way, a command to validate
cription présente dans la ligne 2016 fournit dans les lignes 2018 des commandes de validation d'inscription qui sont envoyées à chaque groupe de mémoires. Etant donné la manière dont le circuit interne des mémoires fonctionne, seul le signal d'échantillonnage d'adresses de rangées horizontales a besoin d'être envoyé de façon sélective, de sorte que seul un groupe de mémoires est sélectionné. Une fois qu'un cription in line 2016 provides in 2018 lines registration validation commands that are sent to each group of memories. Given the manner in which the internal circuit of the memories operates, only the horizontal row address sampling signal needs to be sent selectively, so that only one group of memories is selected. Once a
groupe a reçu le signal d'échantillonnage d'adresses de ran- group has received the ring address sampling signal.
gée horizontale, le signal d'échantillonnage d'adresses de colonne et les commandes de validation horizontally, the column address sampling signal and the validation
d'inscription pour les groupes non sélectionnés sont inopé- for unselected groups are inoperable
rants et inaptes à faire fonctionner ces groupes. En se réfé- and unable to make these groups work. By referring
rant à la figure 26b, on voit qu'il est prévu des lignes de transmission d'adresses 2020 qui délivrent simultanément des signaux d'adresses dans les lignes 2022, 2024 et 2026 qui FIG. 26b shows that 2020 address transmission lines are provided which simultaneously deliver address signals in lines 2022, 2024 and 2026 which
aboutissent aux trois groupes de mémoires 1966. lead to the three groups of memoirs 1966.
Avant de décrire le circuit des-figures 25a et 25b, Before describing the circuit of FIGS. 25a and 25b,
qui délivre les signaux d'entrée au circuit de mémoire repré- which delivers the input signals to the memory circuit
senté sur les figures 26a et 26b, on va se référer aux chro- 26a and 26b, we will refer to the chro-
nogrammes de la figure 24, qui illustrent les séquences de synchronisation pour les données d'inscription et de lecture nograms of Figure 24, which illustrate the synchronization sequences for the registration and reading data
dans et hors des mémoires.in and out of memories.
On comprendra que l'ensemble des données provenant de chaque trame vidéo n'est pas inscrite dans la mémoire, et ce pour plusieurs raisons, dont l'une est que l'inscription de l'ensemble des informations inclut nécessairement des données qui ne sont pas utiles pour la correction du signal vidéo actif et représente par conséquent une perte de la capacité de mémoire. En outre il n'est pas souhaitable de compenser des défauts de données, qui sont utilisées par les servomécanismes, étant donné que ceci peut soulever aisément plus-de problèmes que cela n'en résout, et que les circuits de régulation et analogues, qui ont été précédemment décrits, sont aptes à commander l'opération de servocommande. Par It will be understood that the set of data coming from each video frame is not recorded in the memory for several reasons, one of which is that the recording of all the information necessarily includes data that is not not useful for the correction of the active video signal and therefore represents a loss of memory capacity. Furthermore, it is undesirable to compensate for data faults which are used by the servomechanisms, since this can easily raise more problems than it solves, and the control circuits and the like, which have previously been described, are able to control the operation of servocontrol. By
conséquent il est seulement souhaitable d'inscrire des don- therefore it is only desirable to include
nées pour l'information vidéo active et donc les données, qui apparaissent au cours de l'intervalle vertical d'une valeur d'environ 20 lignes, ne sont pas inscrites en mémoire, ni toute donnée inscrite en mémoire pendant des parties importantes de l'intervalle horizontal. Par conséquent les données présentes pour 196 cycles de la sous-porteuse pour for the active video information and thus the data, which appear during the vertical interval of a value of about 20 lines, are not written in memory, or any data stored in memory during important parts of the world. horizontal interval. Therefore the present data for 196 cycles of the subcarrier for
chaque ligne d'information vidéo active comprennent l'ensem- each line of active video information includes the whole
ble dés données qui sont inscrites en mémoire, cette quanti- data that are stored in memory, this quantity
té de données fournissant essentiellement l'information vidéo active de 190 cycles plus trois cycles à chaque fin de ligne, ce qui fournit une certaine tolérance garantissant que l'ensemble de l'information vidéo active est inscrite data set providing essentially the active video information of 190 cycles plus three cycles at each end of line, which provides a certain tolerance ensuring that all active video information is registered
en mémoire. Par conséquent en considérant les 24 lignes en- in memory. Therefore, considering the 24 lines in
parallèle de transmission des données circulant à une caden- parallel transmission of data circulating at a
ce de 3,58 MHz et pour lesquelles les 24 bits constituent trois échantillons par cycle de sous-porteuse, il y a 196 mots de 24 bits par ligne de télévision traitée, qui sont inscrits en mémoire. En se référant à la figure 24(2), on voit que les mots l à 4 sont représentés de façon spécifique et l!on comprendra que 196 mots de 24 bits sont présents dans chaque ligne. Comme cela a été décrit précédemment en référence à la mémoire représentée sur la figure 26a, les At 3.58 MHz, for which the 24 bits constitute three samples per subcarrier cycle, there are 196 words of 24 bits per treated television line, which are stored in memory. Referring to Fig. 24 (2), it will be seen that words 1 to 4 are specifically represented and it will be understood that 196 words of 24 bits are present in each line. As has been previously described with reference to the memory shown in FIG. 26a, the
mots sont multiplexés pour le fonctionnement, par la mémoi- words are multiplexed for operation, by memory
re 1900, de sorte que les 196 mots présents par ligne sont re 1900, so the 196 words present per line are
inscrits en mémoire en utilisant 49 cycles de mémoire, c'est- stored in memory using 49 memory cycles, that is,
à-dire que les données sont inscrites en mémoire et sont lues hors de la mémoire en utilisant 96 mots formés de bits à une cadence égale au 1/4 de la cadence à 3,58 MHz, et les chronogrammes représentés sur la figure 24 illustrent la façon dont les groupes de quatre mots sont traités par la mémoire. Les signaux de sélection des bytes d'entrée sont représentés surles figures 24(3) et 24(4), qui produisent that is, the data is stored in memory and read out of memory using 96 bit words at a rate of 1/4 of the 3.58 MHz rate, and the timing diagrams shown in FIG. how groups of four words are processed by memory. The selection signals of the input bytes are shown in FIGS. 24 (3) and 24 (4), which produce
simultanément le code binaire à deux bits pour le multiplexa- simultaneously the two-bit binary code for the multiplexing
ge des mots introduits-dans les bascules bistables appro- of words introduced into the appropriate flip-flops
priées 1956 (figure 26a), et les figures 24(13) et 24(14) requested in 1956 (Figure 26a), and Figures 24 (13) and 24 (14)
2475340:2475340:
représentent les signaux de sélection de bytes de sortie represent the output byte selection signals
pour la lecture de'l'information hors des commutateurs 4-en- for reading information out of the 4-way switches
1 1978 (figure 26b). L'adresse des circuits intégrés de mé- 1978 (Figure 26b). The address of the integrated circuits of
moire 1966 est sélectionnée par l'adressage des rangées hori- moire 1966 is selected by addressing the horizontal rows of
zontales en utilisant un mot d'adresse à six bits dans les lignes d'adresses, mot qui est suivi par une adresse de colonne dans les mêmes lignes de transmission d'adresses, et la figure 24(7) représente le signal d'échantillonnage d'adressesde rangées horizontales, suivi par le signal d'échantillonnage d'adresses de colonnes, représenté sur la figure 24(8). Les cadences représentées sur les figures 24(7) à 24(11) sont exprimées en nanosecondes et fournissent zontales using a six-bit address word in the address lines, which is followed by a column address in the same address transmission lines, and Figure 24 (7) represents the sampling signal horizontal row address, followed by the column address sampling signal, shown in Fig. 24 (8). The rates shown in Figs. 24 (7) to 24 (11) are in nanoseconds and provide
des tolérances de base qui permettent à la mémoire de fonc- basic tolerances that allow the function memory to
tionner en-deçà de sa capacité de cadencement de manière à produire une information valable. La fin de l'impulsion d'échantillonnage d'adresses de colonnes déclenche de façon effective le cycle de lecture, les données étant valables below its clocking capacity so as to produce valid information. The end of the column address sampling pulse effectively triggers the read cycle, the data being valid
dans l'espace de 165 nanosecondes après la fin de l'impul- in the space of 165 nanoseconds after the end of the impulse
sion d'échantillonnage d'adresses de colonnes, comme cela est représenté sur la figure 24(11). L'apparition du signal d'échantillon: de données de sortie suivant (figure 24(12))provoque alors le verrouillage des données sample of column addresses, as shown in Fig. 24 (11). The appearance of the sample signal: next output data (Figure 24 (12)) then causes the data lock
provenant de la mémoire et, comme cela est représenté, l'in- from memory and, as shown, the
tervalle de temps s'étendant depuis le début du mot 1, qui est inscrit en mémoire, et la première fois o il peut être lu hors de la mémoire, fournit un retard de 2 1/2 cycles, a time span extending from the beginning of word 1, which is written into memory, and the first time it can be read out of memory, provides a delay of 2 1/2 cycles,
comme cela est représenté à la partie inférieure du dessin. as shown at the bottom of the drawing.
Comme cela est évident d'après les figures 24(7) et 24(8), les adresses sont maintenues pendant une période de quatre As is evident from Figures 24 (7) and 24 (8), the addresses are maintained for a period of four
mots et après que la lecture ait été effectuée, l'inscrip- words and after the reading has been done, the inscription
tion est réalisée comme représenté lors de l'apparition de l'impulsion de validation d'inscription représentée sur la figure 24(10), qui intervient après que le quatrième mot a été transmis dans les bascules bistables 1956. Si un défaut apparaît pendant la présence de l'un quelconque des quatre mots, l'inscription est alors arrêtée et empêchée et les This is done as shown at the occurrence of the registration enable pulse shown in Fig. 24 (10), which occurs after the fourth word has been transmitted in the 1956 flip-flops. the presence of any of the four words, the entry is then stopped and prevented and the
données dans la mémoire ne sont pas mises à jour. data in the memory are not updated.
Comme cela a été mentionné précédemment, les données présentes pendant les 20 lignes de l'intervalle vertical ne As mentioned previously, the data present during the 20 lines of the vertical interval
sont.pas inscrites en mémoire de sorte que seulement 242 li- are not recorded in memory so that only 242
gnes constituant l'intervalle des données vidéo sont inscri- gnes constituting the interval of the video data are
tes en mémoire et non pas l'ensemble des 262,5 lignes cons- in your memory and not all of the 262.5 lines con-
tituant une trame de télévision. Grâce au fait qu'il est prévu quatre lignes à la fin de chaque intervalle vertical en vue de fournir une tolérance de centrage, il suffit d'avoir une capacité de 250 lignes pour réaliser un retard storing a television frame. Because there are four lines at the end of each vertical interval to provide a centering allowance, it is sufficient to have a capacity of 250 lines to achieve a delay.
effectif réel de 262 lignes. Par conséquent, lorsque l'ins- actual number of 262 lines. Therefore, when the
cription doit être effectuée, la mémoire est inhibée jusqu'à la ligne 17 de la trame, au moment de laquelle la mémoire est activée, et 250 lignes sont ensuite inscrites en mémoire avant d'être inhibées pendant 13 lignes supplémentaires, à la suite de quoi la seconde trame d'une image sera inscrite en mémoire en commençant par la ligne 279. Il est important que la mémoire commence au niveau d'une ligne impaire pour la trame ultérieure si elle avait commencé par une ligne impaire dans la trame initiale. Par conséquent, comme cela a été décrit, lorsque la ligne 17 de la première trame est la première ligne devant être inscrite, l'inscription de la ligne 279 de la seconde trame s'effectue conformément à cette exigence, ce qui est nécessaire en vue de maintenir la phase must be done, the memory is inhibited until line 17 of the frame, at which time the memory is activated, and 250 lines are then entered in memory before being inhibited for 13 additional lines, following that the second frame of an image will be written into memory starting with line 279. It is important that the memory begin at an odd line for the subsequent frame if it started with an odd line in the original frame. Therefore, as has been described, when line 17 of the first frame is the first line to be registered, the entry of line 279 of the second frame is made in accordance with this requirement, which is necessary in order to to maintain the phase
correcte de la sous-porteuse.correct subcarrier.
Pour la mise en oeuvre du fonctionnement de la mémoi- For the implementation of the operation of the memo
re conformément aux exigences de cadencement requises qui ont été décrites, le circuit représenté sur les figures 25a et 25b agit de manière à fournir les signaux nécessaires qui sont utilisés par le circuit représenté sur les figures 26a in accordance with the required timing requirements which have been described, the circuit shown in FIGS. 25a and 25b acts to provide the necessary signals that are used by the circuit shown in FIGS.
et 26b pour faire fonctionner les bascules bistables d'en- and 26b to operate the bistable flip-flops of
trée, les circuits de mémoire, les bascules bistables de sortie et d'autres composants du circuit. En se référant tout d'abord à la figure 25a, on voit qu'un signal vertical de référence de station est envoyé dans la ligne 2030 qui est raccordée à l'entrée d'un multivibrateur monostable de positionnement 2032, dont la sortie est raccordée à l'entrée d'un autre multivibrateur monostable 2034 qui est relié par l'intermédiaire de la ligne 2036 à l'entrée d'un troisième memory circuits, output flip-flops and other circuit components. Referring first to Figure 25a, it is seen that a vertical station reference signal is sent in line 2030 which is connected to the input of a monostable positioning multivibrator 2032, whose output is connected. at the entrance of another monostable multivibrator 2034 which is connected via line 2036 to the input of a third
multivibrateur monostable 2038 et à une porte NON-ET 2040. Monostable multivibrator 2038 and a NAND gate 2040.
L'autre entrée de la porte NON-ET 2040 est alimentée par un signal d'image circulant dans la ligne 372 partant du The other input of the NAND gate 2040 is powered by an image signal flowing in the line 372 from the
circuit additionneur de séquences de synchronisation numéri- adder circuit of digital synchronization sequences
que 40. La ligne 372 est également raccordée à une porte NON-ET 2044 dont l'autre entrée est formée par la ligne 2046 40. Line 372 is also connected to a NAND gate 2044 whose other entrance is formed by line 2046
qui est reliée au multivibrateur monostable 2038. Les sor- which is connected to the 2038 monostable multivibrator.
ties des portes 2040 et 2044 sont raccordées respectivement aux deux entrées d'une porte 2046 qui délivre dans la ligne 2048 une impulsion unique qui apparaît dans la première ligne de chaque trame, et cette impulsion est utilisée pour commencer la mise en séquence de démarrage de la trame, qui est utilisée par d'autres circuits, comme cela va être décrit. The gates 2040 and 2044 are respectively connected to the two inputs of a gate 2046 which delivers in line 2048 a single pulse which appears in the first line of each frame, and this pulse is used to start the start sequence of the gate. the frame, which is used by other circuits, as will be described.
Une impulsion de synchronisation horizontale de ré- A horizontal synchronization pulse of
férence, qui est synchronisée sur la sous-porteuse, est en- The difference, which is synchronized with the subcarrier, is
voyée dans la ligne 2050 et positionnée de façon correcte par les multivibrateurs monostables 2052 et 2054 montés en cascade, la ligne de sortie 2056 du dernier multivibrateur monostable indiqué aboutissant à des compteurs 2058 qui agissent de manière à fournir un retard prédéterminé égal sent in line 2050 and correctly positioned by cascaded monostable multivibrators 2052 and 2054, the output line 2056 of the last indicated one-shot multivibrator leading to counters 2058 which act to provide a predetermined equal delay
à environ quatre ou cinq cycles de la sous-porteuse. L'impul- about four or five cycles of the subcarrier. The impul-
sion retardée apparaît dans la ligne 2060 et est également envoyée aux multivibrateurs monostables 2062 et 2064 montés delay appears in line 2060 and is also sent to the 2062 and 2064 monostable multivibrators
en cascade, dont le premier, 2060, positionne de façon cor- cascade, the first of which, 2060, correctly positions
recte l'impulsion retardée, tandis que le second, 2064, recte the delayed pulse, while the second, 2064,
fournit une impulsion possédant une durée de 140 nanosecon- provides a pulse with a duration of 140 nanoseconds
des. La ligne de sortie 2068 du multivibrateur monostable 2064 est raccordée à une porte 2066 de sorte que l'impulsion unique, qui est produite dans la ligne 2048, est transmise à l'instant correct par rapport au signal de synchronisation horizontal et fournit un signal de démarrage de trame dans la ligne 2070 ainsi qu'un signal de démarrage de ligne dans of. The output line 2068 of the monostable multivibrator 2064 is connected to a gate 2066 so that the single pulse, which is produced in the line 2048, is transmitted at the correct time with respect to the horizontal synchronization signal and provides a signal of start of frame in line 2070 as well as a line start signal in
la ligne 2072.line 2072.
Le signal de démarrage de trame dans la ligne 2070 The frame start signal in line 2070
efface de façon effective le compteur d'adresses, qui adres- effectively clears the address counter, which
se les circuits de mémoire 1900. Un signal d'horloge de référence à 3,58 MHz présent dans la ligne 2073 est transmis par des portes désignées par la référence générale 2074 et fournit, dans la ligne 2076, un signal d'horloge destiné à être utilisé par les compteurs 2058 et également en tant que signal d'entrée pour un multivibrateur monostable 2078, qui positionne la phase du signal d'horloge et fournit, dans les lignes 2080 et 2082, un signal d'horloge à 3,58 MHz the memory circuits 1900. A 3.58 MHz reference clock present in the line 2073 is transmitted through gates designated by the general reference 2074 and provides, in line 2076, a clock signal for be used by the counters 2058 and also as an input signal for a monostable multivibrator 2078, which positions the phase of the clock signal and provides, in lines 2080 and 2082, a 3.58 MHz clock signal
remis en phase et qui commande le restant du circuit repré- re-phased and which controls the remainder of the circuit
senté sur les figures 25a et 25b. De façon plus spécifique, la ligne 2080 est raccordée à deux bascules bistables 2084, qui sont connectées de manière à fonctionner à la façon d'un compteur effectuant une division par 4 et produisent les signaux de sélection de bytes d'entrée dans les lignes 25a and 25b. More specifically, the line 2080 is connected to two flip-flops 2084, which are connected to operate in the manner of a counter dividing by 4 and produce the input byte selection signals in the lines.
1960. Les bascules bistables 2084 sont remises à-l'état ini- 1960. The 2084 flip-flops are reset to their original state.
tial par l'intermédiaire de la ligne 2072, de manière à synchroniser le compteur de mots tous les 49 comptages, c'est-à-dire au début de la partie de l'intervalle vidéo de chaque ligne. Les lignes de sortie des bascules bistables 2084 sont également décodées au moyen des portes NON- ET 2086 et 2088 et fournissent dans les lignes 2090 et 2092 des signaux qui comprennent le càdencement principal pour les opérations de lecture et d'inscription qui sont effectuées par la mémoire. Le signal présent dans la ligne 2090 est constitué par une impulsion apparaissant lors du premier mot des séquences de quatre--mots et le signal présent dans tial via line 2072, so as to synchronize the word counter every 49 counts, i.e. at the beginning of the video interval portion of each line. The output lines of the flip-flops 2084 are also decoded by means of the NAND gates 2086 and 2088 and provide in the lines 2090 and 2092 signals which include the main setting for the read and write operations which are performed by the memory. The signal present in line 2090 consists of a pulse appearing during the first word of the four-word sequences and the signal present in
la ligne 2092 est constitué par le signal d'horloge d'ihns- line 2092 is constituted by the clock signal of ihns-
cription et apparait pour le quatrième mot de chaque sé- and appears for the fourth word of each
quence de quatre mots. La ligne de sortie 2082 partant du multivibrateur monostable 2078 est utilisée pour déclencher four words. The output line 2082 starting from the monostable multivibrator 2078 is used to trigger
un multivibrateur monostable 2094 qui est employé pour posi- a monostable multivibrator 2094 which is used for
tionner de façon correcte le signal d'échantillonnage d'en- correctly select the sampling signal from
trée, et la ligne de sortie 2096 déclenche un multivibrateur monostable 2098 qui délivre une impulsion de sortie de 60 nanosecondes dans la ligne 2100 qui aboutit à une porte 2102 qui délivre le signal d'échantillonnage d'entrée des données dans la ligne 1962. De façon similaire, la ligne de sortie Q 2106 du multivibrateur monostable 2094 aboutit à un multivibrateur monostable 2108 qui positionne.de façon correcte le signal d'échantillonnage de sortie, et la ligne de sortie 2110 déclenche unmultivibrateur monostable 2112 trea, and the output line 2096 triggers a monostable multivibrator 2098 which outputs an output pulse of 60 nanoseconds in the line 2100 which results in a gate 2102 which delivers the input data sampling signal in the line 1962. From similarly, the Q 2106 output line of the monostable multivibrator 2094 results in a monostable multivibrator 2108 which correctly sets the output sampling signal, and the output line 2110 triggers a monostable multivibrator 2112
qui délivre dans la ligne 2114 une impulsion de 60 nanose- which delivers in line 2114 a pulse of 60 nanoseconds
condes qui commande de façon cadencée les bascules bistables 2116 et 2118 qui comportent des lignes de sortie 1980 pour condes which clockically controls the flip-flops 2116 and 2118 which have output lines 1980 for
la délivrance des signaux de sélection de bytes de sortie. the output of output byte selection signals.
La ligne 2114 aboutit également à une porte NON-ET 2120 qui, en association avec les sorties des bascules bistables 2084, produisent le signal d'échantillonnage de sortie dans la Line 2114 also results in a NAND gate 2120 which, in association with the outputs of flip-flops 2084, produce the output sampling signal in the
ligne 1974.line 1974.
Le signal de démarrage de ligne présent dans la The line start signal present in the
ligne 2072 est également envoyé à un compteur 2122 effec- line 2072 is also sent to a counter 2122
tuant 49 comptages, en vue de charger ce compteur 2122, qui est piloté de façon cadencée par l'intermédiaire de la ligne 2092 qui véhicule une impulsion à chaque quatrième mot lorsque la porte 2088 est validée. Lorsque le compteur de mémoire 2122 effectuant 49 comptages atteint son état de comptage terminal, le signal présent dans la ligne 2124 invalide la porte 2086 ainsi que la porte 2088 jusqu'à ce que la partie de l'intervalle des données vidéo de la ligne suivante de télévision soit reçue. Le signal présent dans la ligne 2124 commande également de façon cadencée un compteur 2126 effectuant le comptage de 250 lignes et qui possède une ligne de sortie 2128 aboutissant à une bascule bistable 2130. La bascule bistable 2130 possède des lignes de sortie 2132 et 2134 parmi lesquelles la ligne 2132 aboutit à une entrée d'une porte 2136 dont l'autre entrée est alimentée par l'intermédiaire de la ligne 2138 arrivant d'une bascule bistable 2140, qui est commandée de façon cadencée par l'intermédiaire de la ligne d'échantillonnage de sortie killing 49 counts, in order to load this counter 2122, which is timedly controlled via the line 2092 which carries a pulse every fourth word when the gate 2088 is enabled. When the memory counter 2122 performing 49 counts reaches its terminal count state, the signal present in the line 2124 invalidates the gate 2086 as well as the gate 2088 until the portion of the video data interval of the next line television is received. The signal present in the line 2124 also clockwise controls a counter counting 250 lines and has an output line 2128 leading to a flip-flop 2130. The flip-flop 2130 has output lines 2132 and 2134 among which line 2132 leads to an input of a gate 2136 whose other input is fed through line 2138 arriving from a flip-flop 2140, which is clocked clockwise through the line of output sampling
1974. Le signal présent dans la ligne 2138 assure la suppres- 1974. The signal in line 2138 provides for the suppression of
sion de ligne, tandis que le signal présent dans la ligne 2132 assure la suppression de trame de 12 ou de 13 lignes et le signal de sortie de la porte 2136 est transmis dans la ligne 2142 dont le signal est inversé et qui fournit le signal d'inhibition de commutation dans la ligne 1934 (voir line signal, while the signal present in the line 2132 ensures the deletion of 12 or 13-line field and the output signal of the gate 2136 is transmitted in the line 2142 whose signal is inverted and which provides the signal d switching inhibition in line 1934 (see
figure 27b).Figure 27b).
Si un défaut a été détecté et qu'un signal de comman- If a fault has been detected and a control signal
de de défaut a été produit dans la ligne 1926 qui aboutit à une bascule bistable 2144, le signal d'échantillonnage de sortie à 3,58 MHz présent dans la ligne 1974 commandera de of fault has been produced in line 1926 which results in a flip-flop 2144, the output sampling signal at 3.58 MHz present in line 1974 will command
façon cadencée la transmission du signal de commande de dé- clockwise the transmission of the drive control signal
faut présent dans la ligne 1926, par l'intermédiaire de la must be present in line 1926, through the
bascule bistable 2144, dans la ligne 2146. Le signal de com- bistable flip-flop 2144, in line 2146. The comms signal
mande de défaut transmis ramène à l'état initial une transmission of the defaults returns to the initial state
bascule bistable 2148, dont la ligne de sortie 2150 véhicu- 2148 bistable flip-flop, whose 2150 exit line
le un signal qui est transmis par l'intermédiaire de la porte 2152 et de la porte 2154 de manière à fournir dans la a signal that is transmitted through the gate 2152 and the gate 2154 so as to provide in the
ligne 2156 un signal d'invalidation de défaut qui invalide- line 2156 a fault invalidation signal which invalidates
ra la porte 2158 et empêchera le signal de validation d'ins- cription d'être transmis dans la ligne 2016. Ainsi, si un ra door 2158 and will prevent the registration validation signal from being transmitted in line 2016. Thus, if a
défaut apparaît pour l'un des quatre mots, le signal de vali- the fault appears for one of the four words, the validity signal
dation d'inscription n'est pas transmis, ce qui empêche l'inscription de mauvaises données dans la mémoire. Les signaux, qui sont présents dans la ligne 2090 et qui se présentent à chaque quatrième mot, déclenchent également un registration is not transmitted, which prevents the recording of bad data in the memory. The signals, which are present in the line 2090 and which appear to each fourth word, also trigger a
multivibrateur monostable 2160 qui positionne de façon cor- monostable multivibrator 2160 which correctly positions
recte le signal et dont la sortie est raccordée à un autre multivibrateur monostable 2162 qui délivre une impulsion de 150 nanosecondes dans la ligne 2164. La ligne de sortie Q_ The output signal is connected to another monostable multivibrator 2162 which outputs a pulse of 150 nanoseconds in line 2164. The output line Q_
2166 du multivibrateur monostable 2162 est reliée, en vue- 2166 of the monostable multivibrator 2162 is connected, in view of
d'en assurer la commande cadencée, à une bascule bistable 2168 ainsi que, en vue d'en effacer l'entrée, à une bascule bistable 2170. Si le signal d'inhibition de défaut n'est pas présent dans la ligne 2156, le signal présent dans la ligne 2164 sera transmis par la porte 2158 et délivrera le signal de validation d'inscription dans la ligne 2016 à to provide the clocked control, a flip-flop 2168 and, in order to erase the input, a flip-flop 2170. If the fault inhibition signal is not present in the line 2156, the signal present in line 2164 will be transmitted through gate 2158 and will issue the registration validation signal in line 2016 to
l'instant correct après que le quatrième mot ait été ins- the correct moment after the fourth word has been
crit dans les bascules bistables d'entrée 1956. La ligne 2090 est également raccordée à un multivibrateur monostable 2174 et déclenche ce dernier de manière à transmettre, dans la ligne 2176, le début de l'échantillonnage d'adresses de The line 2090 is also connected to a monostable multivibrator 2174 and triggers the latter to transmit, in line 2176, the start of the sampling of address addresses.
rangée horizontale, qui commande de façon cadencée une bas- horizontal row, which rhythmically controls a
cule bistable 2178 qui délivre l'impulsion d'échantillonnage d'adresses de rangées horizontales dans la ligne 2008. La ligne de sortie 2176 déclenche également un multivibrateur monostable 2180 qui possède une ligne de sortie 2182 qui commande de façon cadencée une bascule bistable 2184 qui fournit une impulsion d'échantillonnage d'adresses de The output line 2176 also triggers a monostable multivibrator 2180 which has an output line 2182 which clockically controls a flip-flop 2184 which provides a pulse of address sampling of
colonnes dans la ligne 2012. La ligne 2176 déclenche égale- columns in line 2012. Line 2176 also triggers
ment un autre multivibrateur monostable 2186 dont le signal de sortie commande de façon cadencée la bascule bistable 2170 de manière à passer de l'adresse dans un ensemble de six entrées à l'adresse de l'autre ensemble de six entrées another one-shot multivibrator 2186 whose output signal is clocking the flip-flop 2170 so as to change the address in a set of six inputs to the address of the other set of six inputs
par l'intermédiaire de la ligne 2188, qui est la ligne de sé-. via line 2188, which is the se-line.
lection pour un couple de circuits intégrés 2-en-1 2190 con- 2-in-1 pair of 2-in-1 integrated circuits
tenant des commutateurs 2-en-1. Les commutateurs comportent six lignes de sortie 2020 qui sont raccordées aux entrées d'adresses des microplaquettes de mémoires 1966. Les adres- ses sont délivrées par des générateurs d'adresses 2192 qui comportent 12 lignes de sortie 2194 qui sont raccordées aux commutateurs 2-en-1 2190 et le générateur d'adresses 2192 est déclenché de façon cadencée par l'intermédiaire de la ligne 2164, dont le signal est incrémenté tous les quatrièmes holding 2-in-1 switches. The switches have six output lines 2020 which are connected to the address entries of the memory chips 1966. The addresses are delivered by address generators 2192 which have 12 output lines 2194 which are connected to the switches 2-in. -1 2190 and the address generator 2192 is triggered timedly via the line 2164, whose signal is incremented every fourth
mots de la manière qui a été décrite en rapport avec la figu- words in the manner that has been described in relation to the
re 24. Une ligne 2196 partant du générateur d'adresses 2192 est raccordée à l'entrée de cadence d'une bascule bistable 2198 qui coagit avec une bascule bistable 2200 de manière à produire les signaux de sélection de blocs dans la ligne 1996 en vue de sélectionner le groupe approprié de rangées horizontales de la mémoire comme cela a été précédemment décrit. Le signal de démarrage de trame dans la ligne 2070 ramène à l'état initial de générateur d'adresses 2192 ainsi que les bascules bistables 2198 et 2200 au début de chaque trame. En se référant à la figure 28, on y voit représenté 24. A line 2196 from the address generator 2192 is connected to the clock input of a flip-flop 2198 which coacts with a flip-flop 2200 so as to produce the block selection signals in the line 1996 in order to select the appropriate group of horizontal rows of the memory as previously described. The frame start signal in line 2070 returns to address generator state 2192 as well as flip-flops 2198 and 2200 at the beginning of each frame. Referring to Figure 28, there is shown
un exemple d'un système de servocommande d'un cabestan clas- an example of a servo control system of a standard capstan
sique dans son ensemble et de boucles 3020 et 3022 de servo- as a whole and of 3020 and 3022 servo loops.
commande de la roue porte-têtes, utilisés pour maintenir une control of the head wheel, used to maintain a
commande synchrone du déplacement de la bande et de la rota- synchronous control of the movement of the belt and rota-
tion de la roue porte-têtes au cours des opérations d'enre- of the head wheel during the recording operations.
gistrement et de reproduction. Des boucles typiques pouvant constituer des boucles de servocommande 3020 et 3022 sont celles décrites par exemple dans le manuel d'utilisation et d'entretien de l'enregistreur à bande vidéo AVR-1 fabriqué par la Société dite Ampex Corporation, catalogue No.1809214, publication juillet 1976, et ce notamment aux pages 6-4 à recording and reproduction. Typical loops constituting servo loops 3020 and 3022 are those described, for example, in the AVR-1 videotape recorder operating and maintenance manual manufactured by Ampex Corporation, Catalog No.1809214, publication in July 1976, particularly on pages 6-4
6-31 et 6-45 à 6-84.6-31 and 6-45 to 6-84.
Comme cela a été décrit précédemment, l'information usuelle de synchronisation horizontale et de synchronisation verticale sorties de bande et utilisées de façon typique As previously described, the usual information of horizontal synchronization and vertical synchronization band outlets and typically used
pour fournir une servocommande pendant les opérations de re- to provide a servo control during
production, n'est pas disponible. Au lieu de cela, le système production, is not available. Instead, the system
de servocommande est commandé grace à l'utilisation du si- servo control is controlled through the use of the
gnal associé d'intervalle de ligne horizontale extrait des données reproduites, c'est-à-dire la série unique de mots associated horizontal line interval template extracts reproduced data, i.e. the single series of words
numériques dans l'intervalle de ligne 1050, qui est intro- numbers in the 1050 line interval, which is introduced
duit dans le flux des données de télévision traitées, pen- in the stream of processed television data,
dant l'opération d'enregistrement, par le circuit addition- during the recording operation, by the addition-
neur de séquences 40 précédemment mentionné et représenté sequence neur 40 previously mentioned and shown
par exemple sur les figures 1 et 12. for example in Figures 1 and 12.
Sur la figure 28, les impulsions classiques pro- In Fig. 28, conventional impulses
venant du tachymètre, de la roue porte-têtes-et le signal de piste de commande à 246 Hz (norme NTSC) sorties de bande from tachometer, head wheel-and control track signal at 246 Hz (NTSC standard) band outputs
sont envoyées à un comparateur de phase 3028 par l'intermé- are sent to a phase comparator 3028 via
diaire des lignes 3024 et 3026 respectivement. Le signal de lines 3024 and 3026 respectively. The signal of
sortie de la ligne 3026 est envoyé à un amplificateur diffé- output from line 3026 is sent to a different amplifier.
rentiel 3030 (qui effectue une comparaison), par l'inter- 3030 (which makes a comparison), through
médiaire d'un contact de lecture du commutateur 3032 de lecture/polarisation d'image. Le contact de polarisation d'image du commutateur 3032 est accouplé à une- source 3034 a reading contact of the 3032 read / polarization switch. The image bias contact of the switch 3032 is coupled to a source 3034
de polarisation fixe d'image. La seconde entrée de l'ampli- of fixed polarization of image. The second input of the amplifier
ficateur 3030 est raccordée à une tension fixe de référence 3030 is connected to a fixed reference voltage
3036. Le commutateur 3032 est commandé par un signal circu- 3036. Switch 3032 is controlled by a circular signal
-lant dans une ligne 1950 et arrivant depuis le circuit de lecture, dans le circuit logique/circuit de réaction de servocommande 200 mentionné précédemment. Un oscillateur 3040 commandé par la tension est accouplé à la sortie de l'amplificateur différentiel 3030 et par conséquent à un -Lant in a line 1950 and arriving from the read circuit, in the logic circuit / servocontrol feedback circuit 200 mentioned above. A voltage controlled oscillator 3040 is coupled to the output of the differential amplifier 3030 and therefore to a
contact de lecture dans le commutateur 3042, dont le con- reading contact in the switch 3042, the con-
tact d'enregistrement est accouplé au signal de référence H/64 circulant dans une ligne 3044 et dérivé d'un signal de référence horizontal (H) circulant dans une ligne 3066, que l'on va décrire ci-après. Le commutateur 3042 est à son recording tact is coupled to the reference signal H / 64 flowing in a line 3044 and derived from a horizontal reference signal (H) flowing in a line 3066, which will be described below. The switch 3042 is at its
tour accouplé à la boucle 3020 de servocommande du cabestan. tower coupled to the servo control loop 3020 of the capstan.
D'une façon tout à fait classique, au cours du mode d'enregistrement, les organes de servocommande 3020, 3022 du cabestan et de la roue porte-têtes sont verrouillés l'un par rapport à l'autre en réponse au signal de référence H/64 In a very conventional manner, during the recording mode, the servo-control members 3020, 3022 of the capstan and the head wheel are locked relative to one another in response to the reference signal. H / 64
présent dans la ligne 3044.present in line 3044.
Dans le mode de reproduction, la série de mots uni- In the reproduction mode, the series of single words
ques numériques, qui identifient les images pour la dériva- digital technologies, which identify the images for
tion de la synchronisation verticale, sont extraits par exem- vertical synchronization, are extracted for example from
ple par l'intermédiaire d'un décodeur d'impulsions verticales 3046 situé dans le convertisseur/circuit de commutation 52, qui peut être semblable aux portes de décodage 622, 624 de la figure 18b. Les séries extraites de mots numériques sont envoyées par l'intermédiaire d'une ligne 3048 (correspondant aux lignes 634, 636 de la figure 1) aux portes respectives à coïncidence du cabestan et de la roue porte-têtes. La porte 3052 reçoit également le signal de synchronisation de référence d'image (FR. REF.) de la part du générateur de via a vertical pulse decoder 3046 located in the converter / switching circuit 52, which may be similar to the decode gates 622, 624 of FIG. 18b. The series retrieved from digital words are sent through a line 3048 (corresponding to lines 634, 636 of FIG. 1) to the respective coincident gates of the capstan and the head wheel. The gate 3052 also receives the image reference synchronization signal (FR REF.) From the generator of
synchronisation 192 mentionné précédemment, par l'intermé- synchronization 192 previously mentioned, through
* diaire d'une ligne 3054. La porte 3050 est accouplée à une porte ET 3056 par l'intermédiaire d'une porte ET 3058 et d'un inverseur 3060, la porte ET 3056 étant également accouplée à la porte à coïncidence 3052 de la roue porte-têtes. LaThe gate 3050 is coupled to an AND gate 3056 via an AND gate 3058 and an inverter 3060, the AND gate 3056 also being coupled to the coincidence gate 3052 of the gate 3056. head wheel. The
porte ET 3058 est également accouplée à un circuit détec- ET 3058 is also connected to a detection circuit
teur d'impulsions 3026, qui détecte la présence des mots nu- 3026, which detects the presence of the nu-
mériques uniques d'identification d'image dans la ligne 3048. unique image identification in line 3048.
La porte 3056 est à son tour raccordée à une porte ET 3064 qui reçoit également le signal de synchronisation horizontale de référence (H-ref) de la part du générateur The gate 3056 is in turn connected to an AND gate 3064 which also receives the horizontal reference synchronization signal (H-ref) from the generator
de synchronisation 192 par l'intermédiaire d'une ligne 3066. timing 192 via a line 3066.
Un diviseur 3068 réalisant une division par 64 (: 64) est accouplé à la porte ET 3064 et délivre le signal H/64 en vue de commander la boucle d'asservissement du circuit 3022 A splitter 3068 dividing by 64 (: 64) is coupled to the AND gate 3064 and outputs the H / 64 signal to control the servo loop of the 3022 circuit.
de servocommande de la roue porte-têtes. servo control of the head wheel.
Au cours du processus de reproduction, les séries de mots numériques uniques, qui identifient la ligne numéro un de la première des trames de la séquence à quatre'trames dans le format NTSC, sont comparées au signal de référence d'image. Lorsque la porte 3050 du cabestan détecte que la bande n'est pas correctement synchronisée avec la référence d'image, la porte ET 3058 fournit dans la ligne 1950 un signal à niveau logique qui actionne le commutateur 3032 de manière à raccorder l'amplificateur 3030 à la source 3034 During the reproduction process, the series of unique digital words, which identify the first line of the first of the frames of the four-frame sequence in the NTSC format, are compared with the image reference signal. When the capstan gate 3050 detects that the tape is not properly synchronized with the image reference, the AND gate 3058 provides in line 1950 a logic level signal which actuates the switch 3032 to connect the amplifier 3030. at the source 3034
de polarisation fixe d'image, qui, à son tour, fait fonc- fixed polarization of image, which in turn
tionner le cabestan indépendamment de la fréquence de maniè- capstan regardless of how often it is handled.
re à positionner correctement la bande par rapport à la réfé- to correctly position the band in relation to the reference
rence d'image. La porte à coïncidence 3050 du cabestan image. The 3050 coincidence gate of the capstan
détecte alors l'état de synchronisation de bande, le commuta- detects the tape synchronization state, the switching
teur 3032 est ramené dans la position de lecture et le cabes- 3032 is returned to the reading position and the
tan est verrouillé sur le tachimètre de la roue porte- tan is locked on the tachimeter of the wheel
têtes. Si la porte à coïncidence 3052 de la roue porte-têtes heads. If the coincidence gate 3052 of the head wheel
détecte que cette dernière n'est pas correctement synchroni- detects that the latter is not correctly synchronized
sée sur le signal de référence d'image, elle produit des impulsions supplémentaires qui sont envoyées au diviseur 3068 réalisation une division par 64, afin d'entraîner la roue porte-têtes en parfait synchronisme avec la boucle 3022 d'asservissement de la roue porte-têtes. Lorsque la roue porte-têtes est synchronisée sur le signal de référence d'image, la boucle d'asservissement de la roue porte-têtes Based on the image reference signal, it produces additional pulses which are sent to divisor 3068 divided by 64, in order to drive the head wheel in perfect synchronism with the servo loop 3022 of the gate wheel. Headers. When the head wheel is synchronized to the image reference signal, the servo loop of the head wheel
est verrouillée par rapport au signal H/64 associé de la ré- is locked relative to the associated H / 64 signal of the
férence horizontale et le système de servocommande est sou- horizontally and the servo system is often
mis à un cadrage couleurs de manière à fournir une produc- colored framing so as to provide a
tion synchrone du signal de télévision traité. synchronous operation of the processed television signal.
Le détecteur d'impulsions 3062 détecte la présence des mots numériques uniques et empêche tout fonctionnement erroné des circuits de servocommande en l'absence des mots Pulse detector 3062 detects the presence of unique digital words and prevents erroneous operation of servo control circuits in the absence of words
numériques d'identification d'image. digital image identification.
De la description qui précède il ressort à l'éviden- From the foregoing description, it is clear from the above
ce que plusieurs mémoires mortes sont incluses dans l'appa- that several memoirs are included in the
reil, et la programmation prévue pour ces mémoires est repré- the programming provided for these memories is
sentée dans le tableau indiqué ci-après. Les mémoires sont toutes du type possédant quatre lignes de sortie, et le code de sortie est présent sous le format hexadécimal, qui est bien connu. Pour chacune des mémoires mortes présentes dans l'appareil conforme à l'invention, on spécifie les adresses ainsi que la sortie hexadécimale qui est produite shown in the table below. The memories are all of the type having four output lines, and the output code is present in the hexadecimal format, which is well known. For each of the dead memories present in the apparatus according to the invention, the addresses and the hexadecimal output which is produced are specified.
à l'adresse correspondante.to the corresponding address.
TABLEAU ITABLE I
Sorties--adresses pour la mémoire ROM 276 (partie supérieure) Outputs - addresses for ROM 276 (upper part)
4--46, 110, 174, 2384--46, 110, 174, 238
8--44, 108, 172, 2368--44, 108, 172, 236
0--0-12, 14, 32-43, 64-76, 78, 96-107, 128-140, 142, 160-171, 0-0-12, 14, 32-43, 64-76, 78, 96-107, 128-140, 142, 160-171,
192-204, 206, 224-235.192-204, 206, 224-235.
Sorties--adresses pour la mémoire ROM 376 (partie inférieure) Outputs - addresses for ROM 376 (lower part)
1--46, 110, 174, 2381--46, 110, 174, 238
2--44, 108, 172, 2362-44, 108, 172, 236
4--12, 76, 140, 2044--12, 76, 140, 204
--14, 78, 142, 206- 14, 78, 142, 206
A--O-11, 32-43, 64-75, 96-107, 128-139, 160-171, 192-203 A-O-11, 32-43, 64-75, 96-107, 128-139, 160-171, 192-203
Sorties--adresses pour la mémoire ROM 454 --255 Outputs - addresses for ROM memory 454 - 255
9--13-24 -9--13-24 -
B--25-27B - 25-27
D--0-12, 248-254D - 0-12, 248-254
E--217E - 217
Sorties--adresses pour la mémoire ROM 1600 Outputs - addresses for ROM 1600
3--2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 3--2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50,
62, 67, 71, 75, 79, 83, 87, 91, 95, 99, 62, 67, 71, 75, 79, 83, 87, 91, 95, 99,
,,
158,158,
203, 247,203, 247,
--129,--129,
151,151
173,173
194, 216, 238, 119, 162, 207, 251, 131, 153, , 196, 218, 240, 123, 166, 211, 133, , 177, 198, 220, 242, 127, , 215, , 157, 179, , 222, 246, , 174, 219, 137, 159, 181, 202, 224, 248, 134, 178, 223, 139, 161, 183, 204, 226, 250, 138, 182, 227, 141, 163, , 206, 228, 252, 142, 186, 231, 143, , 187, 208, 230, 103, 146, , 235, , 167, 189, 210, 232, 107, , , 239, 147, 169, 191, 212, 234, 194, 216, 238, 119, 162, 207, 251, 131, 153, 196, 218, 240, 123, 166, 211, 133, 177, 198, 220, 242, 127, 215, 157, 179, 222, 246, 174, 219, 137, 159, 181, 202, 224, 248, 134, 178, 223, 139, 161, 183, 204, 226, 250, 138, 182, 227, 141, 163,,,,,,,, 191, 212, 234,
54, 58,54, 58,
111, 154, 199, 243, 149, 171, 192, 214, 236, 111, 154, 199, 243, 149, 171, 192, 214, 236,
7--3, 7, 11,7--3, 7, 11,
, 19, 23, 27,, 19, 23, 27,
31, 35, 39, 43, 47, 51, 55, 59,31, 35, 39, 43, 47, 51, 55, 59,
63, 66, 70, 74, 78, 82, 86, 90, 94, 98, 102, 63, 66, 70, 74, 78, 82, 86, 90, 94, 98, 102,
114, 118, 122, 126114, 118, 122, 126
C--O, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44, C - O, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44,
, 65, 69, 73, 77, 81, 85, 89, 93, 97, 101, , 65, 69, 73, 77, 81, 85, 89, 93, 97, 101,
113, 117, 121, 125., 128, 132, 136, 140, 144, 113, 117, 121, 125, 128, 132, 136, 140, 144,
156, 160, 164, 168, 172, 176, 180, 184, 188, 156, 160, 164, 168, 172, 176, 180, 184, 188,
201, 205, 209, 213, 217, 221, 225, 229, 233, 201, 205, 209, 213, 217, 221, 225, 229, 233,
245, 249, 253245, 249, 253
D--1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, D - 1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45,
61, 64, 68, 72, 76, 80, 84, 88, 92, 96, 100, 61, 64, 68, 72, 76, 80, 84, 88, 92, 96, 100,
112, 116, 120, 124112, 116, 120, 124
106, 110,106, 110,
48, 52, 56,48, 52, 56,
, 109,, 109,
148, 152,148, 152,
193, 197,193, 197,
237, 241,237, 241,
49, 53, 57,49, 53, 57,
104, 108,104, 108,
Sorties--adresses pour la mémoire ROM 1816 Outputs - addresses for ROM 1816
2--1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, 49, 53, 57, 2--1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45, 49, 53, 57,
61, 120, 124, 128, 132, 136, 140, 144, 148, 152, 156, 61, 120, 124, 128, 132, 136, 140, 144, 148, 152, 156,
,164, 168, 172, 176, 180, 184, 188, 193, 197, 201, , 164, 168, 172, 176, 180, 184, 188, 193, 197, 201,
205, 209, 213, 217, 221, 225, 229, 233, 237, 241, 245, 205, 209, 213, 217, 221, 225, 229, 233, 237, 241, 245,
249, 253249, 253
3--0, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44, 48, 52, 56, 3--0, 4, 8, 12, 16, 20, 24, 28, 32, 36, 40, 44, 48, 52, 56,
, 65, 69, 73, 77, 81, 85, 89, 93, 97, 101, 105, 109, , 65, 69, 73, 77, 81, 85, 89, 93, 97, 101, 105, 109,
113, 117, 121, 125, 129, 133, 137, 141, 145, 149, 153, 113, 117, 121, 125, 129, 133, 137, 141, 145, 149, 153,
157, 161, 165, 169, 173, 177, 181, 185, 189, 192, 196, 157, 161, 165, 169, 173, 177, 181, 185, 189, 192, 196,
, 204, 208, 212, 216, 220, 224, 228, 232, 236, 240, , 204, 208, 212, 216, 220, 224, 228, 232, 236, 240,
244, 248, 252244, 248, 252
8--3, 7, 11, 15, 19, 23, 27, 31, 35, 39, 43, 47, 52, 56, 69, 8--3, 7, 11, 15, 19, 23, 27, 31, 35, 39, 43, 47, 52, 56, 69,
73, 77, 81, 85, 89, 93, 97, 101, 105, 109, 113, 117, 121, 73, 77, 81, 85, 89, 93, 97, 101, 105, 109, 113, 117, 121,
, 60, 130, 134, 138, 142, 146, 150, 154, 158, 162, , 60, 130, 134, 138, 142, 146, 150, 154, 158, 162,
166, 170, 174, 65, 178, 182, 186, 190, 195, 199, 203, 166, 170, 174, 65, 178, 182, 186, 190, 195, 199, 203,
207, 211, 215, 219, 223, 227, 231, 235, 239, 243, 247, 207, 211, 215, 219, 223, 227, 231, 235, 239, 243, 247,
251, 255251, 255
C--2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58, C - 2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58,
62, 67, 71, 75, 79, 83, 87, 91, 95, 99, 103, 107, 111, 62, 67, 71, 75, 79, 83, 87, 91, 95, 99, 103, 107, 111,
, 119, 123, 127, 131, 135, 139, 143, 147, 151, 155, , 119, 123, 127, 131, 135, 139, 143, 147, 151, 155,
159, 163, 167, 171, 175, 179, 183, 187, 191, 194, 198, 159, 163, 167, 171, 175, 179, 183, 187, 191, 194, 198,
202, 206, 210, 214, 218, 222, 226, 230, 234, 238, 242, 202, 206, 210, 214, 218, 222, 226, 230, 234, 238, 242,
246, 250, 254246, 250, 254
Sorties--adresses pour la mémoire ROM 1612 Outputs - addresses for ROM 1612
7--48-71, 120-1277--48-71, 120-127
B--32-47, 104-119B - 32-47, 104-119
D--16-31, 88-103D - 16-31, 88-103
E--0-15, 72-87E-0-15, 72-87
Sorties--adresses pour la mémoire ROM 1870 Outputs - addresses for ROM 1870
7--48-71, 120-1277--48-71, 120-127
B--32-47, 104-119B - 32-47, 104-119
D--16-31, 88-103D - 16-31, 88-103
E--0-15, 72-87E-0-15, 72-87
Les schémas électriques spécifiques contiennent éga- The specific electrical diagrams also contain
lement un grand nombre de circuits intégrés et ces derniers a large number of integrated circuits and these
portent, lorsque cela est approprié, le numéro de modèle en- where appropriate, the model number
tre parenthèses, lesdits numéros de modèles caractérisant to be parentheses, said model numbers characterizing
de façon bien connue les origines de tels composants. Lors- in a well known manner the origins of such components. Lors-
que de tels numéros de modèles sont indiqués, les numéros des broches sont également indiqués au voisinage de ces that such model numbers are indicated, the pin numbers are also indicated in the vicinity of these
numéros. Pour des bascules ou des circuits à bascules bista- numbers. For scales or flip-flop circuits
bles typiques, des circuits multivibrateurs monostables, des portes ET, des portes NON-ET, des portes OU, des portes NON-OU, des inverseurs et analogues, qui sont des composants bien connus, aucun numéro de modèle, ni aucun numéro de typically, monostable multivibrators, AND gates, NAND gates, OR gates, NOR gates, inverters and the like, which are well known components, no model numbers,
broche ne sont par conséquent prévus pour ces composants. pin are therefore not intended for these components.
De la description détaillée qui précède, on compren- From the above detailed description, it is understood that
dra que l'on a décrit et représenté un appareil d'enregis- that a recording apparatus has been described and
trement et de reproduction de qualité supérieure qui fournit de nombreux avantages importants par rapport aux systèmes actuels commerciaux d'enregistrement et de reproduction à modulation de fréquence. L'emploi de données numériques and superior reproduction which provides many important advantages over current commercial FM recording and reproduction systems. The use of digital data
tout au long du processus d'enregistrement et de reproduc- throughout the process of registration and reproduction
tion fournit un fonctionnement extraordinairement fiable provides extraordinarily reliable operation
même aux fréquences nettement plus élevées auxquelles l'in- even at the much higher frequencies at which
formation doit être transmise, enregistrée et reproduite. The training must be transmitted, recorded and reproduced.
Le système utilise seulement deux canaux et fonctionne à The system uses only two channels and works at
une cadence d'horloge d'environ 43 Mbits, ce qui est nette- a clock rate of about 43 Mbits, which is clearly
ment plus rapide que les enregistreurs à modulation de fréquence comparables, et constitue un perfectionnement notable de l'état de la technique. En outre on a décrit faster than comparable frequency modulated recorders, and represents a significant improvement in the state of the art. In addition,
l'appareil comme étant agencé de manière à utiliser un ap- the apparatus as being arranged to use a
pareil d'enregistrement et de reproduction du type à pistes same type of recording and reproduction track type
transversales ou à quatre têtes. On notera qu'on peut uti- transverse or four-headed. Note that we can use
liser aussi bien d'autres types d'appareils d'enregistrement et de reproduction. Les caractéristiques d'un autre appareil d'enregistrement et de reproduction peuvent changer du point and other types of recording and reproduction equipment. The characteristics of another recording and reproduction device may change
de vue du cadencement et de la commande du circuit de traite- timing and control of the processing circuit.
ment des signaux, par suite de la nature du fonctionnement d'un tel appareil. Cependant la nature et la manière de la réalité de telles modifications apparaîtront aisément aux signals as a result of the nature of the operation of such an apparatus. However, the nature and manner of the reality of such modifications will be readily apparent to
spécialistes de la technique. De même l'appareil a été dé- specialists in the art. In the same way the apparatus was de-
crit comme étant agencé de-manière à recevoir et traiter des signaux de télévision couleurs analogiques. Si l'on désirait utiliser l'appareil pour traiter, enregistrer ou reproduire d'autres signaux, comme par exemple des signaux de données numériques, des signaux de télévision complets, et des signaux de télévision monochrome, il suffirait de modifier written as being arranged to receive and process analog color television signals. If it were desired to use the apparatus to process, record or reproduce other signals, such as, for example, digital data signals, complete television signals, and monochrome television signals, it would be sufficient to modify
le circuit de traitement d'entrée 32, le convertisseur ana- the input processing circuit 32, the analog converter
logique/numérique 36 et le circuit générateur de signaux d'horloge/mémoire de salve de référence 42, ainsi que le logic / digital 36 and the clock / reference burst memory signal generating circuit 42, as well as the
cadeyicement et la commande du circuit de traitement des si- cadeyicement and the control of the processing circuit of
gnaux, de manière à adapter ce dernier circuit aux caracté- in order to adapt this last circuit to the characteristics
ristiques des signaux devant être traités. En outre les spécialistes de la technique noteront que l'on peut utiliser d'autres formes de dispositifs de mémorisation numérique, par exemple des registres à décalage, pour effectuer les opérations des mémoires 60-66. Bien que l'appareil ait été décrit comme étant agencé pour enregistreur et reproduire des signaux de télévision couleurs à une cadence inférieure à la cadence en temps réel, si la conservation des supports the signals to be processed. In addition, those skilled in the art will appreciate that other forms of digital storage devices, such as shift registers, can be used to perform the operations of memories 60-66. Although the device has been described as being designed to record and reproduce color television signals at a rate lower than the real-time rate, if the media conservation
d'enregistrement magnétique n'est pas une considération im- magnetic recording is not an important consideration.
portante, les opérations d'enregistrement et de reproduction carrying, registration and reproduction
peuvent être effectuées à la cadence des données d'entrée. can be performed at the rate of the input data.
Cependant, bien que soit négligée une partie de l'intervalle de suppression horizontale de chaque ligne de télévision ou un autre intervalle de synchronisation périodique associé à d'autres signaux de données, la caractéristique de la However, although part of the horizontal blanking interval of each television line or other periodic sync interval associated with other data signals is neglected, the characteristic of the
correction de la base de temps est conservée, bien que l'ap- correction of the time base is retained, although the
pareil soit-modifié pour effectuer des enregistrements et likewise be modified to make recordings and
des reproductions à la cadence des données d'entrée. reproductions at the rate of the input data.
On comprendra naturellement que bien que l'on ait illustré et décrit des formes de réalisation préférées de la présente invention, différentes modifications, variantes Naturally it will be understood that although preferred embodiments of the present invention have been illustrated and described, various modifications, variations
et équivalents de l'invention, qui peuvent apparaître évi- and equivalents of the invention, which may appear to be
dents aux spécialistes de la technique, font partie intégran- to those skilled in the art, are an integral part of
te du cadre de la présente invention. within the scope of the present invention.
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