FR2466925A1 - MAGNETOSCOPE WITH HELICOIDAL SCANNING STRIP - Google Patents
MAGNETOSCOPE WITH HELICOIDAL SCANNING STRIP Download PDFInfo
- Publication number
- FR2466925A1 FR2466925A1 FR8020962A FR8020962A FR2466925A1 FR 2466925 A1 FR2466925 A1 FR 2466925A1 FR 8020962 A FR8020962 A FR 8020962A FR 8020962 A FR8020962 A FR 8020962A FR 2466925 A1 FR2466925 A1 FR 2466925A1
- Authority
- FR
- France
- Prior art keywords
- signal
- data
- memory
- signals
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/808—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the composite colour video-signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/877—Regeneration of colour television signals by assembling picture element blocks in an intermediate memory
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Abstract
a. Magnétoscope à bande à balayage hélicoïdal. b. Appareil caractérisé en ce qu'il comporte un transducteur 1A-C pour reproduire le signal vidéo numérique à partir d'un support d'enregistrement 2, un moyen d'identification 32-C pour identifier les canaux auxquels appartiennent les signaux vidéo sous forme numérique et un moyen d'échange de signaux pour répartir les signaux vidéo numériques, reproduits vers les canaux de reproduction appropriés en fonction des résultats fournis par le moyen d'identification. c. L'invention concerne les techniques vidéonumériques. (CF DESSIN DANS BOPI)at. Helical scanning tape recorder. b. Apparatus characterized in that it comprises a transducer 1A-C for reproducing the digital video signal from a recording medium 2, an identification means 32-C for identifying the channels to which the video signals belong in digital form and signal exchange means for distributing the reproduced digital video signals to the appropriate reproduction channels according to the results provided by the identification means. vs. The invention relates to digital video techniques. (CF DRAWING IN BOPI)
Description
La présente invention concerne un magnétoscope à bande, à balayageThe present invention relates to a tape recorder, scanning
hélicoïdal, et notamment un appareil de reproduction de données numériques pour des signaux vidéo se présentant sous une forme numérique, avec plusieurs canaux de reproduction, et en particulier un appareil permettant d'effec- helical, and in particular a digital data reproducing apparatus for video signals in digital form, with a plurality of reproduction channels, and in particular an apparatus for performing
tuer un mode de reproduction particulier. kill a particular mode of reproduction.
Récemment, on a développé des magnétoscopes numé- Recently, digital video recorders have been developed
riques dans lesquels le signal vidéo analogique est transformé in which the analog video signal is transformed
en un signal numérique pour 9tre enregistré sur une bande magné- in a digital signal to be recorded on a magnetic tape.
tique. Lorsqu'on utilise de tels magnétoscopes d'enregistrement numériques à la place de magnétoscopes analogiques, il faut qu'ils présentent également de nombreuses fonctions existant tick. When using such digital video recorders instead of analog video recorders, they must also have many existing functions.
dès à présent sur les magnétoscopes analogiques. right now on analog VCRs.
Parmi ces fonctions, il y a notamment les modes de reproduction particuliers qu'il est très difficile d'effectuer sur les magnétoscopes numériques et en particulier le mode de recherche rapide; dans ce mode de fonctionnement, la bande vidéo avance à une vitesse égale à dix fois la vitesse normale Among these functions, there are in particular the particular reproduction modes that are very difficult to perform on digital video recorders and in particular the fast search mode; in this mode of operation, the video tape advances at a speed equal to ten times the normal speed
de reproduction.of reproduction.
Comme cela est bien connu, les signaux vidéo sont transformés en signaux numériques et sont segmentés en plusieurs blocs de données. A la reproduction, les données reproduites sont enregistrées dans un champ de la mémoire pour reprendre la As is well known, the video signals are converted into digital signals and are segmented into a plurality of data blocks. At reproduction, the reproduced data is recorded in a field of memory to resume the
forme d'origine, si bien que la reconstitution de données repro- form of origin, so that the reconstitution of data reproduced
duites par intermittence en mode de recherche rapide par la intermittently in the fast search mode by the
bande vidéo est une opération très difficile. video tape is a very difficult operation.
En outre lorsqu'on utilise plusieurs canaux de données dans les appareils d'enregistrement vidéo numériques, pour arriver à une forte densité d'enregistrement, chaque canal détecte les données de tous les canaux lorsque la bande vidéo avance à une vitesse égale à 10 fois la vitesse normale de défilement, puisque les t9tes magnétiques rotatives associées a chacun des canaux, balaient les pistes enregistrées, à la In addition, when multiple data channels are used in the digital video recording apparatus, to achieve a high recording density, each channel detects the data of all the channels when the video tape is moving at a speed equal to 10 times the normal speed of scrolling, since the rotating magnetic heads associated with each of the channels, sweep the recorded tracks, at the
vitesse ci-dessus.speed above.
Dans ce contexte, on ne peut en pratique prévoir In this context, we can not in practice predict
un tel mode de recherche rapide comme fonction d'un magnétos- such a fast search mode as a function of a magnetos-
cope vidéo numérique, LDE pr&ente invention se propose de créer un mag çetoscope A reproduction de données nîucîériques permettant de digital video cope, LDE present invention proposes to create a magcetoscope A reproduction of data nîucîériques allowing to
4C0 travail7 1ur uA-; mode de re-gpouc-Jon particulier, permet- 4C0 work7 1ur uA-; Jon's mode of re-gpouc-particular, allow-
tant d'obtenir une image différente de celle qui a été enregis- to obtain an image different from that which has been recorded
trée sur le support magnétique sous la forme de signaux vidéo numériques. Suivant un mode de réalisation préférentiel de l'invention, on applique les signaux vidéo numériques à un magnétoscope d'enregistrement et de reproduction, à balayage on the magnetic medium in the form of digital video signals. According to a preferred embodiment of the invention, the digital video signals are applied to a recording and reproduction video cassette recorder.
hélicoïdal, comportant plusieurs têtes magnétiques rotatives. helical, having several rotating magnetic heads.
Un champ d'information vidéo, numérique, est par exemple divisé en trois canaux pour gtre enregistré sur trois pistes. En mode de reproduction normal, les signaux vidéo numériques sont enregistrés séquentiellement dans un champ de la mémoire pour chaque canal. Toutefois en mode de reproduction particulier, il se peut que la tête magnétique d'un canal détecte les données d'autres canaux. En mode de reproduction particulier, la vitesse et/ou la direction de la bande peut être différente de celle de l'enregistrement. Dans certains cas, on arrête la bande pendant la reproduction. Ainsi, en prenant les pistes correspondant aux trois canaux à savoir le canal A, le canal B et le canal C sous la forme de la piste A, de la piste B et de la piste C, il arrive fréquemment dans ce mode de reproduction particulier, que la tête magnétique rotative du canal A balaie la piste B et la piste C en plus de A video information field, digital, is for example divided into three channels to be recorded on three tracks. In normal playback mode, digital video signals are sequentially recorded in a memory field for each channel. However, in the particular playback mode, the magnetic head of one channel may detect data from other channels. In the particular playback mode, the speed and / or direction of the tape may differ from that of the recording. In some cases, the tape is stopped during reproduction. Thus, by taking the tracks corresponding to the three channels namely channel A, channel B and channel C in the form of track A, track B and track C, it frequently happens in this particular mode of reproduction , that the rotating magnetic head of channel A scans runway B and runway C in addition to
la piste A et détecte les données de ces diverses pistes. track A and detects the data of these various tracks.
Il faut que les données de la piste A soient enregistrées correctement dans le champ de la mémoire de canal A et que de même les données de la piste B soientenregistrées correctement dans le champ de la mémoire du canal B et que les données de la piste C soient enregistrées correctement dans le champ de la mémoire du canal C. Comme les données sont associées It is necessary that the data of track A be recorded correctly in the field of the memory of channel A and that the data of track B be recorded correctly in the field of the memory of channel B and that the data of track C recorded correctly in the C-channel memory field. As the data is associated
à un signal d'identification de canal (ID) pour chaque sous- to a channel identification signal (ID) for each sub-
bloc, ce signal ID de canal constitue la référence pour l'opéra- block, this channel ID signal is the reference for the opera-
tion d'échange entre les canaux de données. Dans le montage ci-dessus, il est prévu un champ de mémoire pour chaque canal, pour enregistrer seulement les données correspondant à chaque exchange between the data channels. In the above arrangement, there is provided a memory field for each channel, to record only the data corresponding to each
canal.channel.
Selon l'invention, on peut envisager deux cas, à savoir: un premier cas dans lequel l'échangeur de données According to the invention, two cases can be envisaged, namely: a first case in which the data exchanger
comporte une mémoire-tampon et un cas d'un système sans mémoire- contains a buffer memory and a case of a system without memory
tampon pour effectuer l'opération d'échange. Pour économiser des circuits, on peut supprimer la mémoire-tampon. Toutefois, pour arriver à une image reproduite de façon plus fiable, il buffer to perform the exchange operation. To save circuits, you can delete the buffer. However, to arrive at an image reproduced more reliably,
faut nécessairement la mémoire-tampon. must necessarily buffer.
La présente invention sera décrite plus en détail a l'aide des dessins annexés, dans lesquels - la figure 1 est un schéma-bloc d'un exemple de The present invention will be described in more detail with the aid of the accompanying drawings, in which - Figure 1 is a block diagram of an example of
système d'enregistrement d'un magnétoscope numérique. recording system of a digital video recorder.
- la figure 2 est un schéma-bloc d'un exemple de système dé reproduction d'un magnétoscope numérique selon l'invention. - les figures 3, 4, 5 sont des schémas servant à expliquer la relation entre les têtes magnétiques rotatives et les pistes d'une bande lorsque l'appareil fonctionne en mode d'enregistrement. - la figure 6 est un schéma-bloc d'un exemple de FIG. 2 is a block diagram of an exemplary reproducing system of a digital video recorder according to the invention. FIGS. 3, 4, 5 are diagrams for explaining the relationship between the rotating magnetic heads and the tracks of a tape when the apparatus is operating in the recording mode. FIG. 6 is a block diagram of an example of
processeur de reproduction selon l'invention. reproduction processor according to the invention.
- les figures 7A, 7B et 7C et 8 sont des courbes ser- FIGS. 7A, 7B and 7C and 8 are serrations
vant à expliquer les signaux de données selon l'invention. to explain the data signals according to the invention.
- la figure 9 est un schéma montrant la relation entre les têtes magnétiques et les pistes d'une bande lorsque FIG. 9 is a diagram showing the relationship between the magnetic heads and the tracks of a band when
l'appareil fonctionne en mode de reproduction particulier. the camera operates in special playback mode.
- la figure 10 est un schéma-bloc d'un exemple FIG. 10 is a block diagram of an example
théorique d'un échangeur de données selon l'invention. theoretical of a data exchanger according to the invention.
- la figure 11 est un schéma-bloc d'une structure FIG. 11 is a block diagram of a structure
détaillée d'un échangeur de données selon l'invention. of a data exchanger according to the invention.
- les figures 12 à 15 sont des schémas-blocs montrant chaque composant de l'échangeur de données de la figure 11. - les figures 16A... 16N sont des chronogrammes FIGS. 12 to 15 are block diagrams showing each component of the data exchanger of FIG. 11. FIGS. 16A ... 16N are timing diagrams
pour diverses composantes de l'appareil selon l'invention. for various components of the apparatus according to the invention.
- la figure 17 est un schéma-bloc de principe d'un correcteur de base de temps du système de reproduction FIG. 17 is a block diagram of a time base corrector of the reproduction system.
selon l'invention.according to the invention.
- la figure 18 est un schéma-bloc d'un générateur de drapeau de données du correcteur de base de temps de la figure FIG. 18 is a block diagram of a data flag generator of the time base corrector of FIG.
17. -17. -
- la -figure 19 est un schéma-bloc d'un contr8îeur Figure 19 is a block diagram of a controller
de séquence du correcteur de base de temps de la figure 17. sequence of the time base corrector of Figure 17.
- la figure 20 est un schéma-bloc d'un circuit d Xant 1zun signal d- co le pour la lecture du correcteur de FIG. 20 is a block diagram of a circuit showing a signal for the reading of the corrector of FIG.
<O bS,.d tde - ^^}L@^ ô fDûicgureL o 7. <O bS, .d tde - ^^} L @ ^ oFigure 7.
- la figure 21 est un schéma-bloc d'un générateur de signal d'identification de données pour un échangeur de FIG. 21 is a block diagram of a data identification signal generator for a heat exchanger;
données ne comportant pas de mémoire-tampon, selon l'invention. data without a buffer memory according to the invention.
DESCRIPTION D'UN MODE DE REALISATION PREFERENTIEL DE L'INVENTION DESCRIPTION OF A PREFERENTIAL EMBODIMENT OF THE INVENTION
La description ci-après-concerne un mode de réali- The description below-relates to a way of realizing
sation préférentiel de l'invention appliqué à un magnétoscope numérique. preferred embodiment of the invention applied to a digital video recorder.
La figure 1 est un schéma-bloc du circuit d'enre- FIG. 1 is a block diagram of the recording circuit
gistrement du magnétoscope numérique et la figure 2 est un schéma-bloc du circuit de reproduction de ce m9me magnétoscope digital video recorder and FIG. 2 is a block diagram of the reproduction circuit of this same VCR
numérique. Le magnétoscope numérique selon ce mode de réalisa- digital. The digital video recorder according to this embodiment
tion comporte principalement trois t8tes magnétiques rotatives LA, 1B, lC qui forment trois pistes d'enregistrement 3A, 3B, 3C réalisées simultanément sur la bande magnétique 2. En d'autres termes, selon la figure 3, la bande magnétique 2 est enroulée en hélice sur un tambour de guidage 5, rotatif, et suivant un arc d'environ 3400; les trois t9tes magnétiques rotatives lA, The invention mainly comprises three rotating magnetic heads LA, 1B, 1C which form three recording tracks 3A, 3B, 3C made simultaneously on the magnetic tape 2. In other words, according to FIG. 3, the magnetic tape 2 is wound in helix on a rotating guide drum 5, and following an arc of about 3400; the three rotating magnetic heads lA,
1B, 1C fixées au tambour 5, sont destinées à balayer simultané- 1B, 1C attached to the drum 5, are intended to simultaneously scan
ment la bande 2. Les tsetes rotatives lA, lB, 1C sont disposées en parallèle par rapport à la direction de rotation du tambour indiquée par la flèche a comme cela est représenté à titre d'exemple à la figure 4, pour former simultanément les trois pistes 3A, 3B, 3C pour chaque rotation du tambour de guidage 5, 2. The rotary tets 1A, 1B, 1C are arranged in parallel with respect to the direction of rotation of the drum indicated by the arrow a as represented by way of example in FIG. 4, to form simultaneously the three tracks 3A, 3B, 3C for each rotation of the guide drum 5,
rotatif comme cela est représenté à la figure 5. rotating as shown in Figure 5.
Dans ce mode de réalisation, on décrira le cas In this embodiment, the case will be described
de l'enregistrement et de la reproduction de signaux de télé- the recording and reproduction of tele-
vision en couleur du système NTSC; le tambour de guidage 5 tourne à une vitesse de 60 tours par seconde. C'est pourquoi, color vision of the NTSC system; the guide drum 5 rotates at a speed of 60 revolutions per second. That is why,
une triade de pistes 3A, 3B, 3C contient l'information numéri- a triad of tracks 3A, 3B, 3C contains the digital information
que d'une trame d'une image de télévision. than a frame of a television picture.
Le procédé d'enregistrement du magnétoscope numé- The recording process of the digital video recorder
rique est expliqué ci-après en relation à la figure 1. Dans le circuit de la figure 1, le signal vidéo en couleur, sous forme analogique, d'entrée est appliqué-à la borne d'entrée 10 du processeur d'entrée 11. Le signal d'un intervalle de balayage horizontal du signal vidéo analogique d'entrée est représenté à la figure 7A; dans cette figure, la référence HS correspond à l'impulsion de synchronisation horizontale; la référence BS correspond au signal de déclenchement de couleur qui dans cet Next, in FIG. 1, the color video signal, in analog form, of input is applied to the input terminal 10 of the input processor 11. The signal of a horizontal scan interval of the input analog video signal is shown in Figure 7A; in this figure, the reference HS corresponds to the horizontal synchronization pulse; the reference BS corresponds to the color trigger signal which in this
exemple a une fréquence égale à 3,58 MHz. example has a frequency equal to 3.58 MHz.
Selon la figure 1, le processeur d'entrée il According to Figure 1, the input processor
comporte au moins un séparateur de signaux de déclenchement. has at least one trigger signal separator.
Le signal de déclenchement séparé par le processeur 11 est appliqué à un générateur de cadence principale20 qui donne un signal d'horloge principal dont la fréquence est égale à quatre fois la fréquence fSc (3, 58 MHz) de la sous-porteuse couleur. La cadence principale ainsi obtenue est appliquée à un convertisseur analogique/numérique (A/D) 12 qui transforme le signal vidéo analogique en un signal numérique sous la forme The trigger signal separated by the processor 11 is applied to a main clock generator 20 which provides a main clock signal whose frequency is four times the frequency fSc (3.58 MHz) of the color subcarrier. The main rate thus obtained is applied to an analog / digital converter (A / D) 12 which transforms the analog video signal into a digital signal in the form
de mots à 8 bits, avec par exemple une fréquence d'échantillon- 8-bit words, for example with a sampling frequency
nage égale à 4fSC Comme cela est bien connu, dans le cas du signal vidéo couleur, du système NTSC, on a l'équation suivante f 455 f = xf Sc 2 H Dans cette formule f représente la fréquence de l'impulsion de As is well known, in the case of the color video signal, of the NTSC system, we have the following equation f 455 f = xf Sc 2 H In this formula f represents the frequency of the pulse of
synchronisation horizontale HS.horizontal synchronization HS.
Ainsi on a 910 échantillons dans une période horizontale mais dans le magnétoscope numérique selon ce mode de réalisation, l'intervalle d'effacement horizontal n'est pas traité comme donné de façon à réduire la vitesse des bits des Thus, there are 910 samples in a horizontal period but in the DVR according to this embodiment, the horizontal erase interval is not treated as given so as to reduce the bit speed of the bits.
données sous forme numérique.data in digital form.
En outre, il est prévu un générateur de signaux de commande 21 qui reçoit la cadence principale du générateur In addition, there is provided a control signal generator 21 which receives the main clock of the generator
20 ainsi que les signaux de synchronisation verticale et hori- 20 as well as horizontal and vertical synchronization signals
zontale du processeur d'entrée 11 pour donner différents zontale of the input processor 11 to give different
signaux de temps utilisés dans le traitement du signal d'enre- time signals used in the processing of the recording signal.
gistrement. Dans le signal vidéo correspondant à une trame, on ne considère pas l'impulsion de synchronisation verticale et l'impulsion d'égalisation comme une donnée réelle et les tration. In the video signal corresponding to a frame, the vertical synchronization pulse and the equalization pulse are not considered as real data and the
signaux correspondant à ces périodes ne sont pas enregistrés. signals corresponding to these periods are not recorded.
Toutefois comme on introduit des signaux d'essai ou de test tels que VIR, VIT etc dans la période d'effacement verticale, on détermine le nombre de lignes vidéo réelles en tenant compte de ces lignes. Par exemple dans le cas d'un signal vidéo couleur du système NTSC, le nombre des lignes vidéo réelles d'une trame est égal a 252, les lignes no 12 à 263 correspondant à une trame d'ordre impair et Les lignes n 274 à 525 correspondant à une tramé j9.Jreu ces 1 i.3:es;t-Ut seules ielles qui sont considérées However, as test or test signals such as VIR, VIT, etc. are introduced into the vertical erasure period, the number of actual video lines is determined taking into account these lines. For example, in the case of a color video signal of the NTSC system, the number of the real video lines of a frame is equal to 252, lines 12 to 263 corresponding to an odd order frame and lines 274 to 525 corresponding to a half-screen. These are the only ones which are considered
comme des lignes vidéo réelles pour l'enregistrement. like real video lines for recording.
Dans le convertisseur A/D, 12, le signal vidéo en couleur est échantillonné suivant les indications ci-dessus et est transformé en un signal numérique par exemple un signal numérique parallèle à 8 bits pour chaque échantillonnage. Le signal numérique ainsi obtenu est appliqué à un interface 13 qui répartit les données vidéo numériques réelles entre les canaux A, B et C. Le signal numérique ainsi attribué est appliqué à chaque circuit de compression de base de temps 14A, 14B, 14C des canaux A, B, C dans lesquels on effectue une compression de la base de temps suivant un rapport In the A / D converter 12, the color video signal is sampled according to the above indications and is converted into a digital signal, for example an 8-bit parallel digital signal for each sampling. The digital signal thus obtained is applied to an interface 13 which distributes the real digital video data between the channels A, B and C. The digital signal thus assigned is applied to each of the time base compression circuits 14A, 14B, 14C A, B, C in which the time base is compressed according to a ratio
prédéterminé, dû à l'augmentation de la quantité totale d'in- predetermined, due to the increase in the total quantity of
formations résultant de l'addition d'un code de correction d'erreur et pour la conversion du format de données. Les signaux numériques des canaux respectifs, ainsi comprimés, sont appliqués par des codeurs de correction d'erreur 15A, 15B, 15C à des processeurs d'enregistrement 16A, 16B et 16C, dans l'ordre de leur conversion en des données dont le format correspond aux training resulting from the addition of an error correction code and for the conversion of the data format. The digital signals of the respective channels, thus compressed, are applied by error correction encoders 15A, 15B, 15C to recording processors 16A, 16B and 16C, in the order of their conversion into data whose format corresponds to
figures 7B et 7C.Figures 7B and 7C.
Dans l'exemple représenté, les données d'un inter- In the example shown, the data of an inter-
valle de balayage horizontal sont réparties en six sous-blocs (SB) et chaque canal traite deux sous-blocs parmi ceux-ci (figure 7B). Chaque sous-bloc SB a une structure correspondant à la figure 7C, dans laquelle la donnée vidéo est précédée d'un horizontal scan range are divided into six sub-blocks (SB) and each channel processes two sub-blocks among them (Figure 7B). Each sub-block SB has a structure corresponding to FIG. 7C, in which the video data is preceded by a
bloc de signal de synchronisation SYNC, d'un signal d'identifi- synchronization signal block SYNC, an identification signal
cation ID et d'un signal d'adresse AD; ce signal est suivi par un code de contr8le cyclique de redondance encore appelé "code CRC". Le signal de synchronisation SYNC décrit ci-dessus est utilisé pour assurer la synchronisation de l'extraction des signaux ID et AD, des données et du code CRC pendant le mode de reproduction. Le signal d'identification ID désigne celui des canaux (pistes A, B, C): du sous-bloc SB détecté à ce moment ainsi que l'image, la trame et la ligne, suivant qu'il s'agit cation ID and an address signal AD; this signal is followed by a cyclic redundancy check code also called "CRC code". The synchronization signal SYNC described above is used to synchronize the extraction of the ID and AD signals, the data and the CRC code during the reproduction mode. The identification signal ID designates that of the channels (tracks A, B, C): of the sub-block SB detected at this moment as well as the image, the frame and the line, depending on which
d'éléments pairs ou impairs.odd or even elements.
Le signal d'adresse AD indique l'endroit du sous- The address signal AD indicates the location of the
bloc SB dans chaque canal du signal vidéo d'une trame. La donnée correspond au signal vidéo couleur, sous forme numérique et le code CRC est utilisé pour détecter les erreurs dans les données SB block in each channel of the video signal of a frame. The data corresponds to the color video signal in digital form and the CRC code is used to detect errors in the data
pendant la reproduction.during reproduction.
La figure 8 montre un format d'adresse de mémoire, fictif pour le signal de chaque canal du signal vidéo d'une trame. Les données des deux sousblocs SB c'est-à-dire les données correspondant à un tiers de la ligne de chaque canal forment un bloc selon cet exemple. Dans le cas d'un signal vidéo couleur du système NTSC, lorsque le nombre des lignes réelles est fixé à 252 comme cela est indiqué ci-dessus, Fig. 8 shows a memory address format, fictitious for the signal of each channel of the video signal of a frame. The data of the two subblocks SB that is to say the data corresponding to one third of the line of each channel form a block according to this example. In the case of an NTSC color video signal, when the number of actual lines is set to 252 as indicated above,
le nombre des blocs par trame est égal à 252 pour chaque canal. the number of blocks per frame is equal to 252 for each channel.
Les 252 blocs sont répartis suivant une matrice (12x21) selon la figure 8 et on ajoute une donnée de parité pour la direction horizontale (direction des lignes) comme treizième colonne de la matrice et une donnée de parité pour la direction verticale (direction des colonnes) sous la forme d'une vingt-deuxième The 252 blocks are distributed according to a matrix (12x21) according to FIG. 8 and parity data is added for the horizontal direction (row direction) as the thirteenth column of the matrix and parity data for the vertical direction (column direction ) in the form of a twenty-second
ligne de la matrice, ce qui donne 13x22 blocs. line of the matrix, which gives 13x22 blocks.
Dans ce cas, si l'on représente les sous-blocs SB par les références SB,.. . SB572, dans cet ordre et en effectuant les additions suivantes en[modulo 21pour chaque sous-bloc de la première ligne, pour la direction horizontale, afin de former les données de parité horizontales SB25 et SB26 pour la première ligne, on obtient: In this case, if the sub-blocks SB are represented by the references SB, ... SB572, in this order and making the following additions in [modulo 21 for each sub-block of the first line, for the horizontal direction, to form the horizontal parity data SB25 and SB26 for the first line, we obtain:
SB1 @ SB3 SBP5...... @ SB23 = SB25SB1 @ SB3 SBP5 ...... @ SB23 = SB25
SB2 @SB4 lu B60...... SB24 = SB26SB2 @ SB4 read B60 ...... SB24 = SB26
de la m9me manière, on obtient les données de parité horizon- in the same way, we obtain the horizontal parity data
tales pour les lignes n' 2 et 22.for lines 2 and 22.
En outre, pour la première colonne, on effectue l'addition Emodulo 2je suivante pour chaque sous-bloc, pour la In addition, for the first column, the following Emodulo 2je addition is carried out for each sub-block, for the
direction verticale afin d'obtenir les données de parité verti- vertical direction in order to obtain vertical parity
cales SB547 de la première colonneshims SB547 of the first column
SB, I SB SB53... . SB SBSB, I SB SB53 .... SB SB
1 27 SB3521 = B5471 27 SB3521 = B547
De même pour les colonnes n0 2 à 12, on obtient les données de Similarly for columns 2 to 12, the data of
parité verticales, en procedantJ de façon analogue. vertical parity, by proceeding in a similar way.
Leo données de parité horizontales et verticales Leo horizontal and vertical parity data
ainsi qUc le code CrRC son-t utilisés pour augmenter les possibi- as well as the code CRRC is used to increase the possibilities
ti;4u Se eorre-stioe des fausses données en reproduction normale. ti; 4u Sees false data in normal reproduction.
Le tzritement du signal pour obtenir la donnée The signal tzritement to obtain the data
- 8- 8
de parité et le code CRC pour les ajouter à la donnée vidéo se fait dans chaque codeur de correction d'erreur 15A, 15B et of parity and the CRC code to add them to the video data is done in each error correction encoder 15A, 15B and
C. Le traitement du signal pour obtenir le signal de synchro- C. Signal processing to obtain the sync signal
nisation SYNC, le signal d'identification ID et le signal d'adresse AD et pour ajouter ces signaux à la donnée vidéo se fait dans chacun des processeurs d'enregistrement 16A, 16B et 16C. Les processeurs d'enregistrement 16A, 16B, 16C effectuent en outre un codage par bloc pour convertir le nombre de bits par échellon de 8 à 10. Dans ce codage par bloc, parmi un nombre égal à (2 1) de codes à 10 bits, un nombre égal à (28) de codes dont le niveau continu moyen de l'ensemble du code (encore appelé DSV) est égal à 0 ou voisin de 0, sont des codes retenus et ces codes sont respectivement attribués aux codes SYNC, the identification signal ID and the address signal AD and to add these signals to the video data is done in each of the recording processors 16A, 16B and 16C. The recording processors 16A, 16B, 16C further perform block coding to convert the number of bits per 8th to 10th scale. In this block code, out of a number equal to (2 1) 10-bit codes a number equal to (28) of codes whose average continuous level of the whole code (also called DSV) is equal to 0 or close to 0, are codes retained and these codes are respectively assigned to the codes
d'origine à 8 bits.- En d'autres termes, on effectue cette con- 8-bit origin. In other words, this
version de façon que le DSV du signal enregistré soit aussi proche que possible de 0 et qu'en conséquence il apparaisse un version so that the DSV of the recorded signal is as close as possible to 0 and as a result it appears a
symbole "O"et "1", en nombre pratiquement identique. symbol "O" and "1", in virtually identical numbers.
La raison pour laquelle on utilise le codage par bloc est que dans une tête magnétique de reproduction, habituelle, on obtient en sortie la variation du flux magnétique, ce qui ne permet pas de reproduire en principe les composantes continues The reason for using block coding is that in a usual magnetic reproduction head, the output of the magnetic flux is output, which does not allow to reproduce in principle the continuous components
dans ce mode de reproduction.in this mode of reproduction.
Les signaux numériques à 10 bits ainsi fournis par le codage en bloc, sont chacun en outre transformés par chaque processeur d'enregistrement 16A, 16B, 16C en partant The 10-bit digital signals thus provided by the block coding are each further transformed by each recording processor 16A, 16B, 16C starting with
d'un signal parallèle pour obtenir un signal en série et en com- of a parallel signal to obtain a signal in series and in com-
mençant par le sous-bloc SB. De plus, on ajoute respectivement leading by sub-block SB. In addition, we add respectively
un signal de début (préambule) et de fin (conclusion) à l'extré- a start (preamble) and end (conclusion) signal at the end
mité supérieure et à l'extrémité inférieure de la piste d'enre- mity and at the lower end of the recording track.
gistrement de chaque canal.each channel.
Les signaux numériques en série ainsi obtenus sont appliqués par des amplificateurs d'enregistrement 17A, 17B, The serial digital signals thus obtained are applied by recording amplifiers 17A, 17B,
17C aux têtes magnétiques rotatives 1A, 1B, 1C. Les têtes magné- 17C with rotating magnetic heads 1A, 1B, 1C. Magnetic heads
tiques rotatives lA, lB, 1C sont rapprochées et dans la meme position angulaire de rotation ou en ligne comme le montrent les figures 3, 4; les têtes sont entra nées suivant une fréquence de champ en synchronisme avec l'image vidéo en couleur. La bande magnétique 2 est enroulée en hélice autour de toute la périphérie de rotation des têtes lA, lB, 1C de façon que la bande 2 couvre une plage angulaire sensiblement égale à 340 , suivant une forme detb; la bande 2 est entraînée à la vitesse rotary ticks 1A, 1B, 1C are brought together and in the same angular position of rotation or in line as shown in FIGS. 3, 4; the heads are driven according to a field frequency in synchronism with the color video image. The magnetic strip 2 is wound helically around the entire periphery of rotation of the heads 1A, 1B, 1C so that the band 2 covers an angular range substantially equal to 340, according to a form detb; band 2 is driven at speed
normale constante.normal constant.
Selon la figure 5, les signaux numériques des canaux A, B, C sont respectivement enregistrés par les t9tes magnétiques 1A, lB, lC sous la forme de trois pistes inclinées According to FIG. 5, the digital signals of the channels A, B, C are respectively recorded by the magnetic heads 1A, 1B, 1C in the form of three inclined tracks
parallèles 3A, 3B et 3C pour chacune des périodes de trame. parallel 3A, 3B and 3C for each of the frame periods.
Dans l'exemple représenté, la largeur des pistes des têtes lA, lB, 1C et l'écartement entre les têtes sont choisis de façon que les trois pistes 3A, 3B, 3C correspondent à une piste vidéo du format SMPTE de type "C", pour un magnétoscope à balayage hélicoïdal sur une bande de 25 mm (1 inch) . La piste 4 de la figure 5 est l'une des pistes sur lesquelles sont enregistrées In the example shown, the width of the tracks of the heads 1A, 1B, 1C and the spacing between the heads are chosen so that the three tracks 3A, 3B, 3C correspond to a video track of the "C" type SMPTE format. , for a helical scan video recorder on a 25 mm (1 inch) strip. Track 4 of Figure 5 is one of the tracks on which are recorded
les impulsions résultant de la division du signal de synchroni- the pulses resulting from the division of the synchronization signal
sation verticale; ces impulsions constituent le signal de vertical position; these impulses constitute the signal of
commande CTL.CTL command.
Comme décrit ci-dessus, on enregistre le signal As described above, the signal is recorded
vidéo en couleur sous une forme numérique. color video in digital form.
La description ci-après faite en-relation à la The description below made in relation to the
figure 2 concerne le système de reproduction. Les signaux numé- Figure 2 relates to the reproduction system. Digital signals
riques des différents canaux sont lus simultanément par les different channels are read simultaneously by the
t9tes 1A, lB, 1C des pistes 3A, 3B, 3C et attaquent les amplifi- tracks 1A, 1B, 1C of tracks 3A, 3B, 3C and attack the amplifi-
cateurs de reproduction 30At 30B, 30C pour 9tre appliqués aux processeurs de reproduction 31A, 31B et 31C. Les processeurs de reproduction 31A, 31B, 31C comportent chacun un circuit à bits de synchronisation comme cela est par exemple représenté à la figure 6. Le signal numérique de chacun des amplificateurs de reproduction 30A, 30B, 30C est appliqué à une boucle verrouillée en phase (PLL) 311 pour en dériver un signal de cadence qui est appliqué au circuit de synchronisation de bit 312 qui synchronise le signal numérique de chacun des amplificateurs de reproduction A, 30B, 30C par la cadence. Le signal ainsi synchronisé est appliqué à un circuit d'extraction de signal de synchronisation en bloc 313 qui extrait le signal de synchronisation en bloc 30At 30B, 30C reproduction cators to be applied to the reproduction processors 31A, 31B and 31C. The reproduction processors 31A, 31B, 31C each comprise a synchronization bit circuit as shown for example in FIG. 6. The digital signal of each of the reproduction amplifiers 30A, 30B, 30C is applied to a locked loop in phase. (PLL) 311 to derive a cadence signal which is applied to the bit sync circuit 312 which synchronizes the digital signal of each of the reproduction amplifiers A, 30B, 30C by the rate. The thus synchronized signal is applied to a block synchronization signal extraction circuit 313 which extracts the bulk synchronization signal.
SYNC. Le signal SYNLOC est appliqué à un décodeur 314 qui trans- SYNC. The signal SYNLOC is applied to a decoder 314 which transmits
forme la donnée du signal série en un signal parallèe et en merie temps le signal est soumis a un décodeur de bloc dans lequel la donnÄe est décode pour passer du code à 10 bits en ul signa! de oda à 'sitsJî dorigine, 4u: asu.-= é uric*ues aq8._ 'Cbitsde iype parallèle est appliqué à chacun des correcteurs de base de temps (encore The serial signal data is formed into a parallel signal and the signal is then subjected to a block decoder in which the data is decoded to pass from the 10-bit code to the signal word. from oda to 'sitsJi origin, 4u: asu .- = u ud * aq8._' Cbitsde iype parallel is applied to each of the time base correctors (again
appelés circuits TBC) 32A, 32B, 32C (voir figure 2) pour élimi- referred to as TBC circuits 32A, 32B, 32C (see Figure 2) to eliminate
ner l'erreur de base de temps. Dans ces conditions, les circuits TBC 32A, 32B, 32C comportent chacun une mémoire et le signal de synchronisation de bloc SYNC est utilisé comme-repère initial the time base error. Under these conditions, the TBC circuits 32A, 32B, 32C each have a memory and the SYNC block synchronization signal is used as initial reference
pour les signaux suivants. Le-signal numérique est inscrit par - for the following signals. The digital signal is written by -
la cadence du circuit PLL 311 de chacun des processeurs de reproduction 31A, 31B, 31C dans la mémoire ci-dessus et en est lu par la cadence générée par un porte de synchronisation de the rate of the PLL circuit 311 of each of the reproduction processors 31A, 31B, 31C in the above memory and is read by the rate generated by a synchronization gate of
façon à supprimer l'erreur de base de temps. way to remove the time base error.
Les signaux-des circuits TBC 32A, 32B, 32C sont appliqués respectivement à des décodeurs de correction d'erreur The signals of the TBC circuits 32A, 32B, 32C are respectively applied to error correction decoders
34A, 34Bi 34C par l'intermédiaire de l'échangeur de données 33. 34A, 34Bi 34C via the data exchanger 33.
Les décodeurs de correction-d'erreur 34A, 34B, 34C comportent chacun une mémoire de trame (figure 8) dont la capacité est suffisamment grande pour enregistrer le signal vidéo de chacun des canaux d'une trame et pour chaque sous-bloc SB, la donnée est inscrite dans la mémoire de trame en fonction du signal d'adresse AD. Pour ces décodeurs de correction d'erreur, on corrige les erreurs des données à l'aide du code CRC et des The error correction decoders 34A, 34B, 34C each comprise a frame memory (FIG. 8) whose capacity is large enough to record the video signal of each of the channels of a frame and for each sub-block SB, the data is written in the frame memory according to the address signal AD. For these error correction decoders, the errors of the data are corrected using the CRC code and
données de parité horizontale et verticale. horizontal and vertical parity data.
Après la correction d'erreur, les données des trois canaux sont appliquées aux circuits d'expansion de base After the error correction, the data of the three channels are applied to the basic expansion circuits
de temps 35A, 35B, 35C correspondants; ces circuits rétablis- time 35A, 35B, 35C corresponding; these circuits restore
sent la base de temps d'origine et le format du signal pour donner des signaux de sortie appliqués à un interface 36 qui rétablit les signaux numériques d'origine correspondant à un seul canal. Ce signal numérique est appliqué à un convertisseur numérique/analogique (D/A) 37 qui transforme le signal numérique en un signal vidéo en couleur, analogique. Le signal vidéo en couleur est appliqué à un processeur de sortie 38 qui ajoute l'impulsion de synchronisation et le signal de salve ou de déclenchement pour donner le signal vidéo en couleur, d'origine The original timebase and the signal format are given to provide output signals applied to an interface 36 which restores the original digital signals corresponding to a single channel. This digital signal is applied to a digital-to-analog (D / A) converter 37 which converts the digital signal into an analog color video signal. The color video signal is applied to an output processor 38 which adds the sync pulse and the burst or trigger signal to provide the original color video signal.
qui est fourni à la sortie 39.which is provided at exit 39.
- Un signal de référence externe, généré par le poste dé synchronisation est appliqué par la borne d'entrée 41 au générateur de cadence principale42 qui dérive une impulsion de cadence et un signal de synchronisation de référence pour les An external reference signal generated by the synchronization station is applied by the input terminal 41 to the main clock generator 42 which derives a clock pulse and a reference synchronization signal for the
appliquer à un générateur de signal de commande 43. Le généra- apply to a control signal generator 43. The general
teur de signal de commande 43 dérive des signaux de commande lé synchronisés sur le signal de référence externe sous la forme de différentes impulsions de temps, de signal d'identification The control signal converter 43 derives control signals which are synchronized with the external reference signal in the form of different time pulses, an identification signal
de ligne, de trame et d'image ainsi que l'impulsion d'échantil- of line, frame and image as well as the impulse of
lonnage. Dans le système de reproduction selon la figure 2, le traitement effectué par les têtes magnétiques rotatives lA, 1B, 1C vers le c8té d'inscription du circuit TBC 32A, 32B, 32C est-cadencé par l'impulsion de cadence extraite des données reproduites, canal par canal alors que le traitement du c8té de la lecture des circuits TBC 32A, 32B, 32C vers la borne de sortie 39 est cadencé par les impulsions de cadence fournies pling. In the reproducing system according to FIG. 2, the processing carried out by the rotating magnetic heads 1A, 1B, 1C towards the inscription side of the TBC circuit 32A, 32B, 32C is clocked by the rate pulse extracted from the reproduced data. , channel-by-channel while the processing of the read side of the TBC circuits 32A, 32B, 32C to the output terminal 39 is clocked by the clock pulses provided
par l'horloge principale 42 et le générateur de signal de com- by the main clock 42 and the signal generator of
mande 43.43.
En mode de reproduction normal, la commande d'asservissement de la trace se fait en utilisant les signaux de commande ci-dessus CTL reproduits sur le piste 4 et ainsi la tête magnétique rotative LA détecte seulement les signaux de la piste 3A. Toutefois dans le cas d'un mode de reproduction particulier, tel que le ralenti, la recherche rapide, l'arrêt sur image ou le défilement inverse, la tête magnétique rotative In normal reproduction mode, the trace servo control is done using the above control signals CTL reproduced on the track 4 and thus the rotating magnetic head LA detects only the signals of the track 3A. However, in the case of a particular reproduction mode, such as slow motion, fast search, still picture or reverse scrolling, the rotating magnetic head
lA balaie la triade de pistes 3A, 3B, 3C. En effet comme repré- It sweeps the triad of tracks 3A, 3B, 3C. Indeed, as
senté à la figure 9, la tête 1A peut détecter des informations shown in Figure 9, the head 1A can detect information
de données des pistes 3B et 3C en plus de celles de la piste 3A. data from tracks 3B and 3C in addition to those from track 3A.
La même remarque s'applique pour les t9tes lB, et lC. Comme décrit précédemment, chaque sous-bloc comporte un signal de The same applies for heads lB, and lC. As previously described, each sub-block has a signal of
canal ID et un signal d'adresse AD. Ainsi en mode de reproduc- ID channel and AD address signal. Thus in reproductive mode
tion particulier, ci-dessus, on effectue la réorganisation appropriée des données détectées au niveau de l'échangeur de tion, the appropriate reorganization of the data detected at the heat exchanger
données 33 suivant le signal de canal ID. data 33 following the ID channel signal.
C'est pourquoi dans le cas du seul mode de repro- That is why in the case of the only mode of reproduction
duction normal, l'échangeur de données 33 n'est pas nécessaire; par contre pour un mode de reproduction particulier, il faut utiliser des données autres que celles détectées dans le canal A par la t9te lA, si bien que l'échangeur de données 33 est normal ducting, the data exchanger 33 is not necessary; on the other hand, for a particular reproduction mode, it is necessary to use data other than those detected in the channel A by the head lA, so that the data exchanger 33 is
alors nécessaire.then necessary.
La structure et le fonctionnement de l'échangeur de données 33 constituant la caractéristique principale de IF n'7yentin seront d^ cries c-capres en relation des figures 10 The structure and operation of the data exchanger 33 constituting the main characteristic of IF nyyentin will be described in relation to FIGS.
Coe_ sien Brira pol1 u-r checnie canal est identi- Coe_ his Brira pol1 u-r checnie channel is identi-
U 11eD lC. In sera ^lar t fa polur le canal A alors que pour les autres canaux c'est-à-dire les canaux B et C on ajoutera les suffixes B, b et C, c aux références numériques U11eD lC. In the case of the other channels, that is to say the channels B and C, we will add the suffixes B, B and C, c to the numerical references.
des circuits et des signaux sans que leur description ne soit circuits and signals without their description being
répétée. En outre, le nombre de canaux n'est pas limité a trois; on peut envisager d'utiliser deux ou quatre canaux repeated. In addition, the number of channels is not limited to three; we can consider using two or four channels
ou plus de canaux, dans les mêmes conditions. or more channels, under the same conditions.
A la figure 10, les signaux de sortie des circuits TBC 32A, 32B, 32C sont appliqués à des multiplexeurs 50A, 50B, 50C ainsi qu'aux mémoires-tampons 51A, 5lB et 51C ayant chacune une capacité d'un sous-bloc. Les signaux de sortie des mémoires 51A, 51B, 51C sont appliqués à chaque autre groupe de deux multiplexeurs 50B, 5OC; 50C, 50A; 50A, 50B. Les signaux de In FIG. 10, the output signals of the TBC circuits 32A, 32B, 32C are applied to multiplexers 50A, 50B, 50C as well as buffer memories 51A, 51B and 51C each having a sub-block capacity. The output signals of the memories 51A, 51B, 51C are applied to each other group of two multiplexers 50B, 5OC; 50C, 50A; 50A, 50B. The signals of
sortie des multiplexeurs 50A, 50B, 50C sont appliqués respecti- multiplexer outputs 50A, 50B, 50C are respectively applied
vement aux décodeurs de correction d'erreur 3QA, 30B, 30C de to the 3QA, 30B, 30C error correction decoders of
l'étage directement suivant.the floor directly next.
Dans ces conditions, l'inscription dans la mémoire 51A se fait seulement si les signaux de sortie du circuit TBC 32A c'est-à-dire les signaux détectés par la tête 1A sont les signaux du canal B ou C. De même, les opérations d'inscription des mémoires 51B, 51C se font seulement si les signaux de sortie des circuits BTC 32B, 32C sont les signaux des canaux C, A et A, B. Les multiplexeurs- 50A, 50B, 50OC sélectionnent les signaux suivant le tableau donné ci-après: Under these conditions, the inscription in the memory 51A is only done if the output signals of the TBC circuit 32A, that is to say the signals detected by the head 1A are the signals of the channel B or C. Similarly, the Memory registration operations 51B, 51C are only performed if the output signals of the BTC circuits 32B, 32C are the signals of the channels C, A and A, B. The multiplexers 50A, 50B, 50OC select the signals according to the table. given below:
TABLEAU DE COMMANDE DU MULTIPLEXEUR 50A CONTROL PANEL OF MULTIPLEXER 50A
NDTa ORDYba ORDYca SELECTIONNDTa ORDYba ORDYca SELECTION
Q O0 O TBC 32AQ O0 O TBC 32A
0 O 1 MEMOIRE 51C0 O 1 MEMORY 51C
( O 1 O MEMOIRE 51B(O 1 O MEMORY 51B
O 1 1 MEMOIRE 51BO 1 1 MEMORY 51B
(MEMOIRE 51C)(MEMORY 51C)
@1 O O TBC 32A@ 1 O O TBC 32A
G 1 O 1 TBC 32AG 1 O 1 TBC 32A
i 1 1 O TBC 32Ai 1 1 O TBC 32A
TBC 32ATBC 32A
i 1 1 i (MEMOIRE 51B)i 1 1 i (MEMORY 51B)
(MEMOIRE 51C)(MEMORY 51C)
Pour chacune des mémoires 51A, 51B, 51C de l'échangeur de données 33, il est préférable d'utiliser une For each of the memories 51A, 51B, 51C of the data exchanger 33, it is preferable to use a
mémoire de type (FIFO) c'est-à-dire une mémoire premier entré- type memory (FIFO), that is to say a first memory input
premier sorti.first out.
Les signaux d'identification de données NDTat NDTat data identification signals
ORDYba et ORDYca sont définis comme suit - ORDYba and ORDYca are defined as follows -
NDTa = "1": Cela indique que la sortie du circuit TBC |DTa = 32A est le dernier signal du canal A. INDTa = "O": Cela indique que la sortie du circuit TBC 32A est le signal du canal A mais correspond à l'ancienne donnée" ou correspond à un NDTa = "1": This indicates that the output of the circuit TBC | DTa = 32A is the last signal of the channel A. INDTa = "O": This indicates that the output of the circuit TBC 32A is the signal of the channel A but corresponds to the old data "or corresponds to a
signal d'un autre canal. ORDYba = "": Cela indique que la mémoire 51B contient le dernier signal designal from another channel. ORDYba = "": This indicates that the 51B memory contains the last signal of
canal A. ORDfba = "0": Cela indique que la mémoire 51B contient le signal de canal A qui a déjà été lu par le circuit TBC 32B ORDYca n= ". - Cela indique que la mémoire 51C contient le Ie-niier signal du canal A. ORDYcD. =:;O" indique que la mémoire 5IC contient -'.ucien signal de canal A déja lu par le c-i. cu. t T:C e.: "C L'expression "ancienne données correspond à un signal qui a déjà été lu du fait que l'opération de lecture précéde l'opération d'inscription lorsque le circuit TBC channel A. ORDfba = "0": This indicates that the memory 51B contains the channel signal A which has already been read by the circuit TBC 32B ORDYca n = "- This indicates that the memory 51C contains the first signal of the channel A. ORDYcD. =:; O "indicates that the memory 5IC contains - '. ucien channel signal A already read by ci. cu. t: C e .: "C The expression" old data "corresponds to a signal that has already been read because the read operation precedes the registration operation when the TBC circuit
effectue une correction de base de temps. performs a time base correction.
Dans le tableau ci-dessus, pour la condition J, il faut que le multiplexeur 50A choisisse la sortie du circuit TBC 32A. Cette sélection se fait essentiellement pour simplifier In the above table, for condition J, the multiplexer 50A must choose the output of the TBC circuit 32A. This selection is essentially to simplify
la théorie de la commande; en d'autres termes, on peut égale- the theory of command; in other words, we can also
ment choisir une autre sortie. Le procédé d'obtention des signaux d'identification de données NDTa, ORDYba et ORDYca sera décrit ultérieurement. Les signaux de sortie des multiplexeurs 50A,- 50B, OC sont appliqués respectivement aux décodeurs de correction d'erreur 34A, 34B, 34C qui les inscrivent dans une mémoire de choose another outlet. The method of obtaining data identification signals NDTa, ORDYba and ORDYca will be described later. The output signals of the multiplexers 50A, -50B, OC are respectively applied to the error correction decoders 34A, 34B, 34C which write them into a memory of
trame de chaque décodeur, suivant le signal d'adresse AD. Toute- frame of each decoder, according to the address signal AD. Toute-
fois dans ce cas, la correction d'erreur est effectuée par les In this case, the error correction is carried out by the
décodeurs 34A, 34B et 34C parce que la donnée de parité horizon- decoders 34A, 34B and 34C because the horizontal parity data
tale et verticale produite en mode d'enregistrement n'est tale and vertical produced in recording mode is not
utilisée qu'en mode de reproduction normal. De plus à une cer- used only in normal playback mode. In addition to a
taine adresse de la mémoire de trame pour laquelle l'inscription n'a pas encore été faite, le signal qui a déjà été inscrit y reste. Ainsi selon la structure ci-dessus, en mode de reproduction particulier par exemple en recherche rapide, même si les têtes lA, 1B, 1C débordent sur les pistes 3A, 3B, 3C et reproduisent des signaux d'autres canaux, l'échangeur de données 33 répartit les signaux reproduits vers les canaux appropriés, If the address of the frame memory for which the registration has not yet been made, the signal which has already been registered remains there. Thus according to the structure above, in particular reproduction mode for example in fast search, even if the heads IA, IB, 1C overflow on the tracks 3A, 3B, 3C and reproduce signals of other channels, the exchanger of data 33 distributes the reproduced signals to the appropriate channels,
ce qui permet de contrôler l'enregistrement à grande vitesse. which makes it possible to control the recording at high speed.
En plus de ce cas, les mémoires 51A, 51B, 51C utilisent les signaux effectifs, produits par les autres canaux, In addition to this case, the memories 51A, 51B, 51C use the actual signals, produced by the other channels,
ce qui permet de reproduire une image plus appropriée. which makes it possible to reproduce a more appropriate image.
La-description ci-après concerne un circuit The following description relates to a circuit
produisant des signaux d'identification de données NTD et ORDY. producing NTD and ORDY data identification signals.
On suppose dans ce cas que les mémoires-tampons 51A, 51B, 51C sont commandées comme suit 1. L'inscription et la lecture dans les mémoires peuvent se faire en temps partagé pendant un cycle de cadence de lecture CKBR. Cela apparait comme une inscription et une It is assumed in this case that the buffers 51A, 51B, 51C are controlled as follows 1. The writing and reading in the memories can be done in timeshare during a read clock cycle CKBR. It appears as an inscription and a
lecture simultanées.simultaneous playback.
2. Lorsque le contenu d'une mémoire est déjà 2. When the contents of a memory are already
utilisé, il ne le sera plus de nouveau. used, it will not be new again.
3. Lorsque le circuit TBC fournit un signal efface, même si la mémoire contient un signal qui n'a pas encore 3. When the TBC circuit provides a cleared signal, even if the memory contains a signal that has not yet
été utilisé, le contenu de la mémoire est réinscrit. has been used, the contents of the memory are re-registered.
-En outre, on effectue les commandes ci-dessus -In addition, we carry out the above orders
a titre complémentaire.in addition.
4. Dans le cas de la condition du tableau précédent, comme il n'y a pas de signal efficace, cela interdit l'inscription dans la mémoire de trame du décodeur de correction 4. In the case of the condition of the preceding table, since there is no effective signal, it prevents the registration in the frame memory of the correction decoder.
* d'erreur 34 au cours de l'opération suivante.* Error 34 during the next operation.
5. Dans chacun des multiplexeurs 50A, 50OB, 50C, 5. In each of the multiplexers 50A, 50OB, 50C,
on combine deux multiplexeurs d'entrée pour avoir un fonction- we combine two input multiplexers to have a function-
nement à trois entrées.three entries.
L'échangeur de données 33 de la figure 10 est représenté de façon plus détaillée à la figure 11; selon cette figure, il comporte un compteur d'adresse 60, un générateur de The data exchanger 33 of Figure 10 is shown in more detail in Figure 11; according to this figure, it comprises an address counter 60, a generator of
signaux de commande 61, des générateurs de signaux d'identifica- control signals 61, signal generators of identifica-
tion de données 62A, 62B, 62C. des générateurs de signaux de commande de multiplexage 64A, 64B, 64C, des décodeurs de canal 62A, 62B, 62C. multiplexing control signal generators 64A, 64B, 64C, channel decoders
ID 65A, 65B, 65C etc en plus des mémoires-tampons 51A, 51B, 51C. ID 65A, 65B, 65C etc. in addition to buffers 51A, 51B, 51C.
Le générateur de signal de commande 61 reçoit un signal BLKR indiquant l'existence d'un sous-bloc SB; ce signal est envoyé par exemple par le générateur de signal de commande 43 (figure 2) de façon à générer les signaux de commande BLKRD, EBLKS, PAEN, SWP et IDS, en synchronisme avec l'impulsion de cadence CKBR. Le générateur de signal de commande 61 se compose (figure 12) par exemple de trois flip-flop 611, 612, 613 de The control signal generator 61 receives a signal BLKR indicating the existence of a sub-block SB; this signal is sent for example by the control signal generator 43 (FIG. 2) so as to generate the control signals BLKRD, EBLKS, PAEN, SWP and IDS, in synchronism with the clock pulse CKBR. The control signal generator 61 is composed (FIG. 12) of, for example, three flip-flops 611, 612, 613 of
type D, de trois portes ET 614, 615, 616 et d'un inverseur 617. type D, three AND gates 614, 615, 616 and an inverter 617.
Le fonctionnement du générateur de signal de commande 61 sera décrit ciaprès à l'aide des figures 16A-16No The operation of the control signal generator 61 will be described hereinafter with the aid of FIGS. 16A-16No.
Le signal de données d'un sous-bloc SB est repré- The data signal of a sub-block SB is
senté à la figure 16Co Ce signal est synchronisé sur l'impulsion 16Co This signal is synchronized to the pulse
de cadence CKBR représentée à la figure 16A. Un signal de sous- cadence CKBR shown in Figure 16A. A sub-signal
bloc BLKR (figure 16B) qui correspond au signal de données ci-dessus est appliqué a la borne de données D du flip-flop D 611 qui le retarde d'une cadence pour donner le signal BLKRD (figure 16D). Ce Bignal BEPD est appliqué au fl!ipflop D 612 Pui le retarde encore d'une cadence pour donner le signal EBLKS (f igure 16. Le nignal ER est sgaleent appliqué à la borne êdn CI odèl -el e A ld i p - co l cp 67X cê typ e D çi le retarde d'un Block BLKR (FIG. 16B) corresponding to the above data signal is applied to data terminal D of the flip-flop D 611 which delays it by one rate to give the signal BLKRD (FIG. 16D). This Bignal BEPD is applied to the flipflop D 612, which further delays it by one rate to give the signal EBLKS (see Figure 16. The ER nignal is also applied to the terminal of the same signal. cp 67X this typ e This is a delay of one
demi-cycle d'une cadence pour donner le signal PAEN (figure 16F). half cycle of a cadence to give the signal PAEN (Figure 16F).
Le signal SWP (figure 16H) est un signal fourni par la porte ET 614 pour indiquer la fin de l'accès à la mémoire 51; le signal IDS (figure 16E) est fourni par la porte ET 616 et sert à extraire le signal de canal ID à partir de ce signal ID fourni The signal SWP (FIG. 16H) is a signal provided by the AND gate 614 to indicate the end of the access to the memory 51; the IDS signal (FIG. 16E) is provided by the AND gate 616 and serves to extract the ID channel signal from this ID signal provided
par le flux de données.by the data flow.
Les décodeurs 65A, 65B et 65C du canal ID se composent chacun (figure 13) des flip-flop 651, 652 de type D The ID channel decoders 65A, 65B and 65C each comprise (FIG. 13) flip-flops 651, 652 of type D
et de trois portes ET 653, 654, 655. Le bit le moins significa- and three gates ET 653, 654, 655. The least significant bit
tif LSB et le second bit le moins significatif LSB du signal ID du flux de données sont respectivement mis en mémoire dans les flip-flop 652 et 651, de type D, en synchronisme avec le signal tif LSB and the second least significant bit LSB of the signal ID of the data stream are respectively stored in flip-flops 652 and 651, of type D, in synchronism with the signal
IDS du générateur de signal de commande 61. Les signaux de sor- IDS of the control signal generator 61. The output signals
tie des flip-flop 651, 652 attaquent les portes ET 653-655 et flip-flop 651, 652 attack the doors ET 653-655 and
en dérivent des signaux CHa, CHb, CHc de canal ID. derive from ID channel CHa, CHb, CHc signals.
Les générateurs de signaux d'identification de The generators of identification signals of
données 62A, 62B, 62C sont réalisés chacun comme cela est indi- data 62A, 62B, 62C are each made as indicated.
qué à la figure 14.as in Figure 14.
En fournissant la dernière donnée, les circuits TBC 32A, 32B, 32C donnent les signaux DVLD qui-seront décrits ci-après. En d'autres termes, le signal DVLD à l'état "1" signifie que le dernier sous-bloc de données a été lu de chacun des circuits TBC 32A... 32C; le signal DVLD à létat "O" signifie que l'ancienne donnée a de nouveau été lue. La figure 14 montre la structure du générateur de signal d'identification de données 62A du canal A. Dans ce générateur 62A, le signal DVLDa du circuit TBC 32A est verrouillé par le flip-flop 621 de type D en synchronisme avec le signal de commande BLKRD du générateur de signal de commande 61. Le signal de sortie du flip-flop 621 est commandé par le signal BLKRD sur la porte ET 622, puis ect appliqué à la porte ET 623 pour donner un signal NDTa lorsqu'à l'état "1' il coïncide avec le signal CHa du canal By providing the last data, the TBC circuits 32A, 32B, 32C provide the DVLD signals which will be described hereinafter. In other words, the DVLD signal at state "1" means that the last sub-block of data has been read from each of the TBC circuits 32A ... 32C; the DVLD signal in the "O" state means that the old data has been read again. Fig. 14 shows the structure of the channel A data identification signal generator 62A. In this generator 62A, the DVLDa signal of the TBC circuit 32A is latched by the D type flip-flop 621 in synchronism with the control signal. BLKRD of the control signal generator 61. The output signal of the flip-flop 621 is controlled by the signal BLKRD on the AND gate 622, then applied to the AND gate 623 to give a signal NDTa when in the state " 1 'it coincides with the signal CHa of the channel
ID, fourni par le décodeur 65A du canal ID. Ce signal d'identi- ID, provided by the decoder 65A of the ID channel. This signal of identification
fication de données NDTa est appliqué au générateur de signal NDTa data is applied to the signal generator
de commande 64A multiplexé de l'étage suivant. multiplexed control unit 64A of the next stage.
Selon la figure 15, dans le générateur de signal de commande 64A de mutliplexage, le signal d'identification de données d'entrée NDTa est appliqué par l'inverseur 641 à la porte 642. Cette porte ET 642 reçoit' également le signal ORDYba du générateur de signal d'identification de données 62B pour le canal B et fournit un signal de sélection SLaa. Le signal de According to FIG. 15, in the mutliplex control signal generator 64A, the input data identification signal NDTa is applied by the inverter 641 to the gate 642. This AND gate 642 also receives the signal ORDYba from data identification signal generator 62B for channel B and provides a selection signal SLaa. The signal of
sortie de l'inverseur 641 et le signal ORDYba fourni par l'inver- the output of inverter 641 and the signal ORDYba provided by the invert-
seur 643 sont appliqués à la porte ET 6440 Le signal de sortie de la porte ET 644 est appliqué à la porte ET 645 en même temps que le signal ORDYca du générateur de signal d'identification de données 62C du canal C, ce qui donne le signal de sélection SLab. Les deux signaux de sélection SLaa et SLab ainsi obtenus sont respectivement appliqués aux multiplexeurs 501A, 644 are applied to the AND gate 6440 The AND gate 644 output signal is applied to the AND gate 645 together with the ORDYca signal of the C channel data identification signal generator 62C, giving the selection signal SLab. The two selection signals SLaa and SLab thus obtained are respectively applied to the multiplexers 501A,
502A faisant partie du multiplexeur 50a (figure 11). Dans cha- 502A forming part of the multiplexer 50a (FIG. 11). In each
cun des deux multiplexeurs 501A, 502A, lorsque le signal de sélection est à la valeur '0": cela signifie qu'un signal d'entrée appliqué à son côté supérieur (figure 11) doit être choisi. Ainsi lorsque les signaux DVLDa et CHa sont tous deux à l'état '"1, la donnée de sortie du circuit TBC 32A est la dernière donnée du canal A et le signal NDTa passe à l'état one of the two multiplexers 501A, 502A, when the selection signal is at the value '0': this means that an input signal applied to its upper side (FIG. 11) must be chosen, thus when the signals DVLDa and CHa are both in the state '"1, the output data of the circuit TBC 32A is the last data of the channel A and the signal NDTa goes to the state
"1". Si le signal NDTa est à l'état "l1" les signaux de sélec- "1". If the signal NDTa is in the state "l1" the selection signals
tion SLaa et SLab passent toujours à l'état 'VO" et la sortie du circuit TBC 32A est appliquée directement à la mémoire de SLaa and SLab always go to the 'VO' state and the output of the TBC 32A circuit is applied directly to the memory of
trame du décodeur de correction d'erreur 34A de l'étage suivant. frame of the error correction decoder 34A of the next stage.
Dans cette mémoire de trame, la donnée est réinscrite à une In this frame memory, the data is re-entered at a
position prédéterminée en fonction du signal d'adresse AD. predetermined position according to the address signal AD.
La description ci-dessus correspond au cas de la The description above corresponds to the case of the
tête magnétique lA qui détecte le signal de la piste 3A. Si on suppose que la sortie du circuit TBC 32A correspond à la dernière donnée du canal B, les signaux DVLDa et CHb sont tous deux à l'état "1"o A ce moments, la mémoire 51A reçoit la donnée magnetic head lA which detects the signal of the track 3A. If it is assumed that the output of the TBC circuit 32A corresponds to the last data of the channel B, the signals DVLDa and CHb are both in the state "1" o At this moment, the memory 51A receives the data
ci-dessus. En d'autres termes, la mémoire 51A effectue en alter- above. In other words, the memory 51A performs alternately
nance des opérations de lecture et d'inscription pour chaque demi-cycle d'une cadence CKBR. L'inverseur 625, le circuit de retard 626 et la porte ET 627 donnent une cadence d'inscription qui est appliquée à la porte ET 630 qui commande son passage à travers la porte ET 622 pour donner un signal WRPa qui est appliqué à la mémoire 51a. On obtient ainsi la sortie du circuit nance of read and write operations for each half-cycle of a CKBR rate. The inverter 625, the delay circuit 626 and the AND gate 627 provide a write rate which is applied to the AND gate 630 which controls its passage through the AND gate 622 to provide a WRPa signal which is applied to the memory 51a. We thus obtain the output of the circuit
de retard 626 représentAeà la figure 16M et la cadence d'inscrip- delay 626 shown in Figure 16M and the registration rate
tion repr&sente.a figure 16N5 Le flip-flop 633 est mis à I etat par une impulsion de cadence donnée par les portes ET u4: 6 3 m--ant l!e signal OPDYab & l e-éat Dc:De ci! Éon s1up: se gq:- la -sortie du circuit TBC 32A est la dernière donnée du canal C, le flip-flop 636 est mis à l'état. La commutation entre les flip-flop 633, 636 est faite par les portes ET 631, 634. Puis les flip-flop 633, 636 sont respectivement remis à l'état initial par une impulsion de cadence dérivée de la porte ET 629. L'instant de mise à l'état FIG. 16N5 The flip-flop 633 is set by a clock pulse given by the AND gates 4: 6 3 - the signal OPDYab & e-state Dc: From here! So, the output of the TBC circuit 32A is the last data of the channel C, the flip-flop 636 is put in the state. The switching between the flip-flops 633, 636 is made by the AND gates 631, 634. Then the flip-flops 633, 636 are respectively reset by a clock pulse derived from the AND gate 629. The instant state
et de remise à l'état initial des flip-flop 633, 636 est res- and resetting the flip-flop 633, 636 is
pectivement représenté aux figures l6K, 16L. Dans ces condi- - respectively shown in Figures 16K, 16L. In these conditions -
tions, les flip-flop 633, 636 reçoivent les signaux de remise à l'état initial par les portes ET 632, 635 qui reçoivent respectivement les signaux de sélection SLbb et SLca. Ces portes peuvent ainsi 9tre remises à l'état initial lorsque les The flip-flops 633, 636 receive the reset signals through the AND gates 632, 635 which respectively receive the selection signals SLbb and SLca. These doors can thus be reset when the
signaux SLbb et SLca sont respectivement à l'état "1". signals SLbb and SLca are respectively in the state "1".
Dans le générateur de signal de commande de multi- In the control signal generator of multi-
plexage 64A (figure 15) déjà partiellement décrit ci-dessus, on utilise l'inverseur 646 et la porte NON-ET (encore appelée plexing 64A (FIG. 15) already partially described above, the inverter 646 and the NAND gate (also called
l"porte NAND") 647 pour générer un signal de commande d'inscrip- the NAND gate 647 to generate a registration command signal.
tion pour la mémoire de trame de l'étage suivant. Dans l'exem- for the frame memory of the next stage. In the example
ple de la figure 15, un signal NORM qui indique le mode de reproduction normal pour l'état '1" et le mode de reproduction particulier pour l'état "O", est fourni par la commande de mode de l'appareil d'enregistrement (non représenté) à une porte OU 648 qui en dérive un signal de commande d'inscription WCTLa dans la mémoire de trame. C'est pourquoi lorsque le signal NORM est à l'état "1", le signal WCTLa est toujours à l'état "1" et FIG. 15 shows a NORM signal which indicates the normal reproduction mode for state "1" and the particular reproduction mode for state "O" is provided by the mode control of the apparatus of recording (not shown) to an OR gate 648 which derives a write control signal WCTLa from it in the frame memory, which is why when the signal NORM is in the state "1", the signal WCTLa is always at state "1" and
le circuit émet un ordre d'inscription pour la mémoire de trame. the circuit issues a registration command for the frame memory.
De plus en mode de reproduction particulier, le signal WCTLa passe à l'état "1" lorsque le signal NDTa est à l'état "1" et si le signal ORDYba est à l'état "l", le signal ORDYca étant également à l'état "1"; la mémoire de trame exécute alors une inscription. Toutefois pour les données déjà enregistrées dans la mémoire pleine, chacun des signaux NDTa, ORDYba et ORDYca est à l'état 'O', si bien que le signal WCTLa ne peut passer à l'état "1" et la mémoire ne peut exécuter l'inscription de Moreover, in the particular reproduction mode, the signal WCTLa goes to the state "1" when the signal NDTa is in the state "1" and if the signal ORDYba is in the state "l", the signal ORDYca being also in state "1"; the frame memory then executes an inscription. However, for the data already stored in the full memory, each of the signals NDTa, ORDYba and ORDYca is in the state 'O', so that the signal WCTLa can not go to the state "1" and the memory can not execute the inscription of
cette donnée.this data.
Les signaux de sélection sont générés suivant le code logique suivant: SLaa = NDTa - ORDYba SLab = NDTa - ORDYba - ORDYca SLba = NDTb o ORDYcb SLbb = NDTb - ORDYcb ' ORDYab SLca = NDTc - ORDYac SLcb = NDTc * ORDYac * ORDYbc The selection signals are generated according to the following logical code: SLaa = NDTa - ORDYba SLab = NDTa - ORDYba - ORDYca SLba = NDTb o ORDYcb SLbb = NDTb - ORDYcb 'ORDYab SLca = NDTc - ORDYac SLcb = NDTc * ORDYac * ORDYbc
La donnée numérique fournie par chaque multiple- The numerical data provided by each multiple-
xeur 50 est représentée à la figure 16J. Comme le montre la figure 16J, la donnée numérique est retardée par rapport à la donnée d'entrée par les cadences CKBR. En outre, chaque canal comporte des circuits de verrouillage 66-69 pour régler les Figure 50 is shown in Figure 16J. As shown in Figure 16J, the numerical data is delayed with respect to the input data by the CKBR rates. In addition, each channel has latch circuits 66-69 for setting the
instants des signaux ci-dessus.moments of the signals above.
La figure 17 montre la structure de chaque correc- Figure 17 shows the structure of each
teur de base de temps; dans le circuit TBC 32A pris à titre d'exemple on a quatre mémoires-tampons 321-324, un compteur d'adresse d'inscription 325, un compteur d'adresse de lecture 326, un circuit de commande de séquence 75A. Chacune des mémoires time base; in the exemplary TBC circuit 32A there are four buffer memories 321-324, an address address counter 325, a read address counter 326, a sequence control circuit 75A. Each of the memories
321-324 a une capacité de mémoire d'un ou plusieurs sous-blocs. 321-324 has a memory capacity of one or more sub-blocks.
Du c8té de l'inscription, on inscrit séquentielle- On the side of the inscription, we write sequentially
ment dans la mémoire 321 le signal numérique reproduit à l'exclu- memory 321, the digital signal reproduced exclusively
sion de son signal de synchronisation SYNC, bloc, l'inscription synchronization signal SYNC, block, the inscription
se faisant suivant une cadence synchronisée sur le signal numé- synchronized cadence on the digital signal.
rique et le numéro de l'instant de la donnée inscrite dans la mémoire 321 est compté par le compteur 325. Lorsque la mémoire 321 est remplie de données, inscrites, l'opération d'inscription se poursuit sur la mémoire 322. Puis, lorsque la mémoire 322 est pleine de données inscrites, l'inscription se poursuit sur The number of the instant of the data entered in the memory 321 is counted by the counter 325. When the memory 321 is full of data, entered, the registration operation continues on the memory 322. Then, when memory 322 is full of data entered, registration continues on
la mémoire 323. On inscrit ainsi de façon séquentielle et cycli- memory 323. This is done sequentially and cyclically.
que des signaux dans les mémoires 321-324. as signals in memories 321-324.
La lecture se fait en principe de la même manière que l'inscription et le contenu des mémoires 321-324 est lu séquentiellement en fonction de cadences stables fournies par le poste de synchronisationo Dans ces conditions, le décalage de temps, de base qui correspond aux deux capacités de mémoire est établi entre l'inscrintion et la lecture, sur le plan de la réalisation, de sorte que si par exemple la mémoire 323 est en mode d' inscription, la lectCure peut se faire dans la mémoire 321. Ainsi on ne peut absorber un sautillement qui ne correspond qu'à une capacité de + 1 m&moire Pendant le mode de -eproduction -normal, la vitesse d'inscription et la vi esse de lecture ont la mrme valeur moyenne 7 -. u'une mémoie ri ascrira et lira simultanément. Toutefois 1- duàa. i t-qe rehehe rapidêe le point d'inscription a-? icelà Br la lecture0 C'est pour uoi, lorsqu'une mémoire a terminé sa lecture et qu'en même temps la mémoire suivante est toujours en inscription, on effectue une nouvelle fois la lecture de la même mémoire. Un signal qui est d'abord lu de la mémoire. devient le dernier signal et le signal DVLD est à l'état "1l alors que si le signal est de nouveau lu, il The reading is in principle in the same way as the inscription and the contents of the memories 321-324 is read sequentially according to stable rates provided by the synchronization station. Under these conditions, the time offset, of base which corresponds to the two memory capacities are established between the inscription and the reading, on the plan of realization, so that if for example the memory 323 is in mode of inscription, the reading can be done in the memory 321. Thus one does not can absorb a jitter that only corresponds to a capacity of + 1 memory During the -production-normal mode, the writing speed and the playback speed have the same average value 7 -. a memory will be written and read simultaneously. However, there is no doubt. Does it rehehe the registration point a-? This is the case when, when a memory has finished reading and at the same time the next memory is still being written, the same memory is read again. A signal that is first read from the memory. becomes the last signal and the signal DVLD is in the state "1l whereas if the signal is read again, it
devient un signal ancien et le signal DVLD passe à l'état '1011. becomes an old signal and the DVLD signal goes to the state '1011.
La figure 18 représente un générateur de drapeau de données 70A (70B, 70C) donnant un signal de drapeau PAWENa qui indique l'existence (ou la position) des signaux ID et AD, Fig. 18 shows a data flag generator 70A (70B, 70C) giving a PAWENa flag signal which indicates the existence (or position) of the ID and AD signals,
les données et le code CRC contenus dans le sous-bloc SB. Lors- the data and the CRC code contained in sub-block SB. Lors-
que le premier bit SPa du signal ID et AD est détecté par le processeur de lecture 31A, le flip-flop 701 est mis à l'état de façon que le drapeau PAWENa passe à l'état '1" et une entrée d'autorisation EN du compteur 702 est mise à l'état "1" pour compter la cadence RCKWa qui est dérivée du circuit PLL 311 du that the first bit SPa of the signal ID and AD is detected by the read processor 31A, the flip-flop 701 is set so that the flag PAWENa goes to state "1" and an authorization entry Counter 702 is set to state "1" to count the rate RCKWa which is derived from the PLL circuit 311 of
processeur 31A (figuré 6).processor 31A (Figure 6).
Ainsi, du fait du traitement parallèle à 8 bits, Thus, because of the 8-bit parallel processing,
si le comptage se fait suivant le nombre N obtenu en retran- if the count is made according to the number N obtained in
chant un huitième du nombre de bits du signal de synchronisation de bloc SYNC d'un huitième du nombre de bits d'un-sous-bloc, on obtient un signal de sortie de report CR qui fait-passer le drapeau PAWENa à l'état "0" et un nombre constant N est chargé dans le compteur 702 pour attendre le sous-bloc suivant. Ainsi le signal de drapeau PAWENa est à l'état "1" pendant que les signaux ID et AD, les données et le code CRC sont obtenus, ce singing an eighth of the number of bits of the SYNC block synchronization signal by one eighth of the number of bits of a sub-block, a CR output signal is obtained which sends the flag PAWENa to the state "0" and a constant number N is loaded into the counter 702 to wait for the next sub-block. Thus the flag signal PAWENa is in the state "1" while the signals ID and AD, the data and the code CRC are obtained, this
qui indique l'existence de ces signaux. which indicates the existence of these signals.
La figure 19 montre la structure du contrôleur de séquence 75A du circuit TBC 32A; ce circuit traite les signaux de commande des mémoires 321-324 et le signal DVLDa. Du c8té de l'inscription, une impulsion TSTW positionnée au début de chaque trame, est fournie par une impulsion qui indique la phase de rotation de chaque tete de rotation lA... 1C (cette dernière Fig. 19 shows the structure of the sequence controller 75A of the TBC circuit 32A; this circuit processes the control signals of the memories 321-324 and the signal DVLDa. On the side of the inscription, a pulse TSTW positioned at the beginning of each frame, is provided by a pulse which indicates the phase of rotation of each rotation head lA ... 1C (the latter
impulsion est utilisée dans l'asservissement de poursuite). - pulse is used in tracking servo). -
L'impulsion TSTW est utilisée pour effacer un compteur d'adresse d'inscription 75b, puis le signal PAWENa passe à l'état "V'l et la cadence RCKWa est comptée (dans le sens positif) dans le The pulse TSTW is used to erase an inscription address counter 75b, then the PAWENa signal goes to the state "V'l and the rate RCKWa is counted (in the positive direction) in the
compteur 751.counter 751.
Dès que le compteur 751 atteint la capacité d'une mémoire-tampon Amax, la sortie du décodeur 752 passe à l'état '1" si bien que le compteur de sélection de mémoire 753 compte une cimpulsion RCKWa et son état de comptage augmente d'une unité. A ce moments la sortie du décodeur 752 est appliquée par une autre porte OU 754 au compteur 751 pour effacer celuici pour que le compteur 751 commence de nouveau l'impulsion de comptage RCKWao Le compteur 753 est efface à l'instant de départ de chaque trame, puis il effectue le comptage d'une As soon as the counter 751 reaches the capacity of a buffer Amax, the output of the decoder 752 goes to the state "1" so that the memory selection counter 753 has a pulse RCKWa and its counting state increases by At this time the output of the decoder 752 is applied by another OR gate 754 to the counter 751 to erase it so that the counter 751 starts the counting pulse RCKWao again. The counter 753 is cleared at the instant of start of each frame, then it counts up a
impulsion RCKWa chaque fois que le compteur 751 compte un nom- pulse RCKWa whenever the counter 751 has a name
bre (Amax) d'impulsions RCKWa.bre (Amax) of RCKWa pulses.
Ainsi les sorties BSW1.o. BSW4 du décodeur 755 passent à l'état 'l'", séquentiellement pour chaque nombre Amax d'impulsions RCKWa. Ces signaux de sortie s'utilisent pour sélectionner des signaux lorsque les mémoires 321-324 sont en inscription; de même, le contenu du compteur 751 est utilisé comme signal d'adresse pour les mémoires 321-324. Comme cadence So the outputs BSW1.o. BSW4 of the 755 decoder go to the 'l' state, sequentially for each RCKWa pulse number Amax, these output signals are used to select signals when the 321-324 memories are in register, as well as the content. counter 751 is used as the address signal for memories 321-324.
d'inscription de la mémoire, on utilise l'impulsion RCKWa. of memory registration, the pulse RCKWa is used.
Les signaix ID, AD, la donnée vidéo et le code Signals ID, AD, video data and code
CRC sont ainsi inscrits dans chaque mémoire. Lorsque l'inscrip- CRC are thus registered in each memory. When the registration
tion dans une mémoire est terminée, les sorties des décodeurs 752, 755 mettent à l'état un flip-flop qui correspond à cette mémoire dans le groupe des flip-flop 756-759 par l'une des portes ET 7687771, si bien que le drapeau FLG revient à l'état "1". Pendant ce temps du côté de la lecture, le signal TSTR qui est retardé par rapport au signal TSTW d'une durée correspondant à la valeur de deux mémoires, est généré pour effacer l'adresse de lecture du compteur 760. Le compteur 760 reçoit un signal PAREN analogue au signal PAWENa du côté de In a memory, the outputs of the decoders 752, 755 set a flip-flop corresponding to this memory in the flip-flop group 756-759 by one of the AND gates 7687771, so that FLG flag returns to state "1". During this time on the read side, the signal TSTR which is delayed with respect to the signal TSTW of a duration corresponding to the value of two memories, is generated to erase the reading address of the counter 760. The counter 760 receives a PAREN signal similar to the PAWENa signal on the
l'inscription; ce signal qui sera décrit en détail ultérieure- registration; this signal will be described in detail later-
ment, est appliqué à l'entrée d'autorisation en m9me temps qu'une cadence stable CKBR fournie à l'entrée de cadence par le poste de synchronisation. On exécute ainsi la môme opération sur le côté de la lecture que sur le côté de l'inscription. En d'autres termes, chaque fois que le compteur 760 compte un nombre (Amax) d'impulsions de cadence CKBR, l'état de comptage du compteur de sélection de mémoire 761 augmente d'une unité et les sorties BSR1... BSR4 du décodeur 763 passent séquentiellement à l'état "1" pour chaque nombre (Amax) d0impulsions CKBRo Les signaux This is applied to the authorization input at the same time as a stable clock rate CKBR supplied to the clock input by the synchronization station. The same operation is performed on the side of the reading as on the side of the inscription. In other words, each time the counter 760 counts a number (Amax) of clock pulses CKBR, the counting state of the memory selection counter 761 increases by one and the outputs BSR1 ... BSR4 of the decoder 763 pass sequentially to the "1" state for each number (Amax) of CKBRo pulses.
de sortie BSRP-BS?4P sont uti-ilisss chacun comme signal de sélec- BSRP-BS-4P are each used as a selection signal.
in. de lctire dSun m'moi re et ic- contenu du compteur 760 est <fO 1u3i!sé con mmle s.ignoal a(Lr-Wesse 3ou;- chace.uc mw îoireo Co-nrile cadence de lecture de mémoire, on utilise la cadence CKBR. Les contenus des mémoires sont ainsi lus séquentiellement et la base de in. If you want to read a meter and set it to counter 760, you can use it as a symbol for reading memory (Lr-Wesse 3 or - chace.uc mw. memory). The contents of the memories are thus read sequentially and the basis of
temps d'un signal qui est lu à ce moment est rendue stable. time of a signal that is read at this time is made stable.
Toutefois dans-ces conditions, les sorties du décodeur 763 et du décodeur 762 sont appliquées par-des portes ET 764-767 aux entrées-de remise à l'état initial de chacun des flip-flop 756-759 pour remettre 'a l'état initial un drapeau However, under these conditions, the outputs of the decoder 763 and the decoder 762 are applied by AND gates 764-767 to the reset inputs of each of the flip-flops 756-759 to reset. initial state a flag
correspondant à une mémoire qui vient d'être lue. corresponding to a memory that has just been read.
La sortie du compteur 761 est appliquée à un multi- The output of the counter 761 is applied to a multi-
plexeur 776 pour choisir un drapeau FLG correspondant à la mémoire suivante qui doit être lue. Ce drapeau FLG est utilisé pour commander le passage de l'entrée d'autorisation du compteur 761 sur la porte ET 775, si bien que lorsque le drapeau choisi FLG est à l'état O"1, l'opération d'inscription de la mémoire suivante à lire n'est pas terminée et le compteur 761 ne compte pas. La mémoire qui est en cours de lecture sera de nouveau lue pendant l'instant suivant. De-mame la sortie du compteur 761 est appliquée à un multiplexeur 770 qui choisit le drapeau FLG pour la mémoire en cours de lecture, ce drapeau FLG est fourni en sortie comme signal DVLDa. Le compteur 760 est effacé par le signal TSTR appliqué par la porte OU 778 et la sortie du plexeur 776 to choose a FLG flag corresponding to the next memory to be read. This flag FLG is used to control the passage of the authorization input of the counter 761 on the AND gate 775, so that when the chosen flag FLG is in the state O "1, the operation of inscription of the The next memory to be read is not completed and the counter 761 does not count in. The memory being read will be read again during the next instant, and the output of the counter 761 is applied to a multiplexer 770 which selects the flag FLG for the memory being read, this flag FLG is output as a DVLDa signal Counter 760 is cleared by the signal TSTR applied by the OR gate 778 and the output of the
décodeur 762 est appliquée par la porte ET 775. decoder 762 is applied by AND gate 775.
A partir du début d'une inscription de données, chacune des sorties des flip-flop 756-759 passe à l'état "1" et ces sorties retournent à l'état '0" à la fin de la lecture de la donnée. Chacune des mémoires-tampon 321=324 est utilisée comme mémoire à recyclage si bien que m9me lorsqu'une donnée From the beginning of a data entry, each of the flip-flop outputs 756-759 goes to state "1" and these outputs return to the state "0" at the end of the reading of the data. Each of the buffers 321 = 324 is used as a recycle memory so that even when a data
a été lue, cette meme donnée reste conservée dans la mémoire. has been read, this same data remains in memory.
Toutefois lorsque le contenu de la mémoire est lu de force une seconde fois, le drapeau de sortie du flip-flop est à l'état However, when the contents of the memory are read forcefully a second time, the output flag of the flip-flop is in the state
"O" et le signal DVLDa est également à l'état 'O". "O" and the DVLDa signal is also in the "O" state.
On corrige ainsi la base de temps du signal repro- This corrects the time base of the reproduction signal.
duit dans le circuit TBC 32-et on forme le signal DVLD. in the circuit TBC 32-and form the DVLD signal.
La cadence d'inscription RCKW et la cadence de The enrollment rate RCKW and the cadence of
lecture CKBR correspondent à la même vitesse moyenne et l'ins- CKBR reading correspond to the same average speed and the
cription se fait seulement pour les signaux ID et AD, les données et le code CRC. Ainsi à la lecture, il faut effectuer par intermittence la lecture seulement pendant la durée qui correspond aux signaux ID, AD, aux données et au code CRC. Le signal utilisé à cet effet est le signal PAREN fourni par exemple par le circuit de la figure 20. Dans ce circuit, un compteur 801 et un flip-flop 802 fonctionnent de la m9me manière que le circuit de la figure 18. L'impulsion TSTR est appliquée par la porte OU 803 au flip=flop 802 pour mettre celui-ci à l'état, pour que le signal PAREN passe à l'état "l". En même temps, le compteur 801 commence le décomptage de la cadence CKBR. Après un décomptage du nombre constant N ou d'un huitième du nombre de bits des signaix ID et AD, des données et du code CRC, la sortie de report CR du compteur est appliquée au flip- flop 802 pour remettre celui-ci à l'état initial pour que le signal PAREN passe à l'état 'O'" et de même le compteur 801 est de nouveau chargé avec la constante N pour le cycle de comptage suivant. This is done only for ID and AD signals, data and CRC code. Thus, during reading, it is necessary to intermittently read only for the duration corresponding to the signals ID, AD, data and CRC code. The signal used for this purpose is the signal PAREN supplied for example by the circuit of FIG. 20. In this circuit, a counter 801 and a flip-flop 802 function in the same manner as the circuit of FIG. TSTR is applied by the OR gate 803 to flip = flop 802 to bring it into the state, so that the PAREN signal goes to the "I" state. At the same time, the counter 801 starts counting down the rate CKBR. After counting down the constant number N or one-eighth of the number of bits of the ID and AD signals, the data and the CRC code, the report output CR of the counter is applied to the flip-flop 802 to reset it to the initial state for the PAREN signal to go to the '0' state and likewise the counter 801 is again loaded with the constant N for the next counting cycle.
La sortie de report CR du compteur 801 est égale- The CR report output of the counter 801 is also
ment appliquée à un flip-flop 804 pour mettre celui-ci à l'état, pour que le compteur 805 commence le décomptage de la cadence CKBR. Lorsque le compteur décompte un nombre constant M ou un huitième du nombre de bits d'un signal de synchronisation de bloc SYNC, un signal de sortie de report CR du compteur 805 est applied to a flip-flop 804 to bring it into the state, so that the counter 805 starts counting down the rate CKBR. When the counter counts a constant number M or an eighth of the number of bits of a SYNC block synchronization signal, a report CR output signal of the counter 805 is
appliqué au flip-flop 804 pour arrgter son comptage; la cons- applied to flip-flop 804 to stop counting; the constitution
tante M est de nouveau chargée dans le compteur 805 pour le aunt M is again loaded into the counter 805 for the
comptage suivant.next count.
La sortie de report CR du compteur 805 est égale- The CR carry output of counter 805 is also
ment utilisée pour mettre à l'état le flip=flop 802 et le comp- used to set flip = flop 802 and
teur 801 commence son décomptage. C'est pourquoi, le signal PAREN passe à l'état "1'" pour la durée des signaux ID, AD, les données et le code CRC; on obtient ce signal par intermittence à des intervalles dont la durée correspond à celle du signal de synchronisation de bloc SYNCo 801 starts counting down. This is why the PAREN signal goes to state "1" for the duration of the signals ID, AD, the data and the code CRC; this signal is obtained intermittently at intervals whose duration corresponds to that of the SYNCo block synchronization signal
La description ci-dessus a été faite dans le cas The above description was made in the case
d'un échangeur de données 33 comportant des mémoires-tampons. a data exchanger 33 having buffers.
Toutefois l'invention peut également s'appliquer a un échangeur de données ne comportant pas de mémoire tapon.o Dans ce cas, le générateur de signal d'identification de données 62A (62B, 62C) représenté à la figure 14 peut se simplifier comme cela est indiqué à la figure 21 e dans cette figure, le générateur de signal d'identification de donnees est représenté par la However, the invention can also be applied to a data exchanger having no tapon memory. In this case, the data identification signal generator 62A (62B, 62C) shown in FIG. 14 can be simplified as this is indicated in Figure 21 e in this figure, the data identification signal generator is represented by the
nFare'nce numérique 9OEA (90Be 9OC) pour la description. 9OEA digital device (90Be 9OC) for description.
,:scue le siiqnal DVLDa du circuit TBC 32A est à 4.c 3t2 l.,::D m.;- 3sie d nal OCHa est a eé-at 1 le signal NDTa passe à l'état "1" et la donnée du circuit TBC 32A est inscrite If the DVLDa signal of the TBC circuit 32A is at 4.c 3t2, then the signal NDTa goes to state "1" and the data of the TBC 32A circuit is registered
dans la mémoire de trame faisant partie du décodeur de correc- in the frame memory part of the decoder
tion d'erreur 34A. En d'autres termes, le signal DVLDa de niveau "1" est appliqué par la porte OU 904 au flip-flop 903 pour y tre enregistré en mémoire. Ainsi, on obtient la même courbe que celle du signal BLKRD par la porte ET 905 et la porte ET 909 error 34A. In other words, the "level 1" DVLDa signal is applied by the OR gate 904 to the flip-flop 903 to be stored therein. Thus, the same curve as that of the signal BLKRD is obtained by AND gate 905 and AND gate 909
fournit le signal NDTa de niveau "1". provides the signal NDTa level "1".
Si le signal DVLDa est à l'état "1" et que le signal CHb (ou CHc) est à l'état "1"l, le signal NDTa passe à l'état ''O" mais le signal ORDYab (ou ORDYac) de niveau "1" est fourni par la porte ET 910 (ou 911). Cela indique que la sortie du circuit TBC 32A est la donnée du canal B (ou C). Si le signal NDTb (ou NTDc) est au niveau "lo", la sortie du circuit TBC 32A est inscrite dans la mémoire du décodeur de correction d'erreur If the signal DVLDa is in the state "1" and the signal CHb (or CHc) is in the state "1" l, the signal NDTa goes to the state "O" but the signal ORDYab (or ORDYac Level 1 is provided by the AND gate 910 (or 911), indicating that the output of the TBC circuit 32A is the B (or C) channel data If the NDTb (or NTDc) signal is at the " lo ", the output of the TBC circuit 32A is written in the memory of the error correction decoder
34B (ou 34C).34B (or 34C).
Le générateur de signal d'identification de données A représenté à la figure 21 permet d'effectuer l'opération particulière suivante: Lorsque le signal DVLDa est à l'état "1" et que le signal CHflb est à l'état "1", on obtient le signal ORDYa d'état "1" comme cela a été décrit ci-dessus. Toutefois si le signal NDTb est à l'état "1" dans le générateur de signal d'identification de données 90By la sortie du circuit TBC 32B est inscrite de préférence dans la mémoire de trame du décodeur de correction d'erreur 34B. Dans ces conditions, la sortie du circuit TBC 32A n'a pas été utilis6e quelle que soit sa nouvelle donnée mais le signal NDTb est appliqué par la porte ET 908 et la porte OU 906 au flip-flop 901 pour effacer celui-ci. Comme on suppose maintenant que chacune des mémoirestampons 321, 322, 323, 324 du circuit TBC 32A a une capacité de mémoire de deux sous-blocs, la sortie du flip-flop 901 est appliquée une fois au flip-flop 902 pour maintenir la sortie du flip-flop 903 au niveau "1" pendant un intervalle correspondant à quatre signaux BLKRDo Lorsque le signal DVLDa es- a 1'é' ' "0', le signal C-b à l'état "1" et le signal NDTb à l'état "O" pendant l'intervalle The data identification signal generator A shown in FIG. 21 makes it possible to perform the following particular operation: When the signal DVLDa is in state "1" and the signal CHflb is in state "1" the state signal "ORDYa" 1 is obtained as described above. However, if the signal NDTb is in the "1" state in the data identification signal generator 90By, the output of the TBC circuit 32B is preferably written in the frame memory of the error correction decoder 34B. Under these conditions, the output of the TBC circuit 32A was not used regardless of its new data but the NDTb signal is applied by the AND gate 908 and the OR gate 906 to the flip-flop 901 to erase it. Since it is now assumed that each of the memory chips 321, 322, 323, 324 of the TBC circuit 32A has a memory capacity of two sub-blocks, the output of the flip-flop 901 is applied once to the flip-flop 902 to maintain the output. from flip-flop 903 to "1" for an interval corresponding to four BLKRDo signals. When the DVLDa signal is "0", the signal Cb is in the "1" state and the NDTb signal is in the "1" state. 'O' state during the interval
des deux sous-blocs suivants, lorsque la donnée n'est pas utili- two sub-blocks, when the data is not used
sée, même si le signal DVLDa est à l'état "O", la donnée du cir- even if the DVLDa signal is in the "O" state, the data of the cir-
cuit TBC 32A peut être inscrite dans la mémoire de trame du cooked TBC 32A can be registered in the frame memory of
décodeur de correction d'erreur 34B. error correction decoder 34B.
De la m9me manière il est prévu une porte ET 907 pour le canal C. In the same way there is an AND gate 907 for the C channel.
Claims (2)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12833879A JPS5651174A (en) | 1979-10-04 | 1979-10-04 | Reproducing device of video signal |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2466925A1 true FR2466925A1 (en) | 1981-04-10 |
FR2466925B1 FR2466925B1 (en) | 1986-04-25 |
Family
ID=14982318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR8020962A Expired FR2466925B1 (en) | 1979-10-04 | 1980-09-30 | HELICOIDAL SCANNING TAPE MAGNETOSCOPE |
Country Status (14)
Country | Link |
---|---|
US (1) | US4392162A (en) |
JP (1) | JPS5651174A (en) |
AT (1) | AT383923B (en) |
AU (1) | AU540959B2 (en) |
BR (1) | BR8006396A (en) |
CA (1) | CA1165867A (en) |
CH (1) | CH654133A5 (en) |
DE (1) | DE3036899A1 (en) |
FR (1) | FR2466925B1 (en) |
GB (1) | GB2064258B (en) |
MX (1) | MX148064A (en) |
NL (1) | NL8005526A (en) |
SE (1) | SE450864B (en) |
SU (1) | SU1003774A3 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2475340A1 (en) * | 1980-02-01 | 1981-08-07 | Ampex | PARITY CONTROL CIRCUIT FOR USE IN A MULTI-BIT CELL PULSE MODULATING RECORDING AND REPRODUCING APPARATUS |
WO1982002810A1 (en) * | 1981-02-05 | 1982-08-19 | Baldwin John Lewis Edwin | Digital television tape recording |
EP0065365A2 (en) * | 1981-05-06 | 1982-11-24 | Sony Corporation | Digital television apparatus |
EP0246883A2 (en) * | 1986-05-20 | 1987-11-25 | Sony Corporation | Apparatus for reproducing digital data |
USRE33001E (en) * | 1981-02-05 | 1989-07-25 | Independent Broadcasting Authority | Digital television tape recording |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5746585A (en) * | 1980-09-03 | 1982-03-17 | Hitachi Denshi Ltd | Digital signal recording and reproducing method |
JPS5746586A (en) * | 1980-09-03 | 1982-03-17 | Hitachi Denshi Ltd | Digital signal recording and reproducing method |
JPS5760576A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Pcm recorder |
JPS57132486A (en) * | 1981-02-10 | 1982-08-16 | Sony Corp | Magnetic recorder and reproducer |
JPS57211612A (en) * | 1981-06-23 | 1982-12-25 | Sony Corp | Phase servo circuit |
GB2105953B (en) * | 1981-08-14 | 1985-05-22 | Sony Corp | Methods of and apparatus for coding television signals |
US4604658A (en) * | 1981-10-13 | 1986-08-05 | Victor Company Of Japan, Limited | Memory control circuit for removing jitter |
GB2111288B (en) * | 1981-11-20 | 1985-04-11 | Sony Corp | Magnetic tape recording and reproducing arrangements |
JPH07101482B2 (en) * | 1982-01-23 | 1995-11-01 | ソニー株式会社 | Digital signal recorder |
JPH0657068B2 (en) * | 1982-03-11 | 1994-07-27 | ソニー株式会社 | Multi-channel recording / reproducing device |
JPS58187087A (en) * | 1982-04-27 | 1983-11-01 | Victor Co Of Japan Ltd | Digital signal recording system |
JPS58188307A (en) * | 1982-04-27 | 1983-11-02 | Matsushita Electric Ind Co Ltd | Recorder and reproducer |
JPS58195380A (en) * | 1982-05-10 | 1983-11-14 | Sony Corp | Video signal reproducer |
JPS60113301A (en) * | 1983-11-25 | 1985-06-19 | Victor Co Of Japan Ltd | Recording and reproducing device |
JPS6177386A (en) * | 1984-09-22 | 1986-04-19 | Canon Inc | Semiconductor device |
JPS61177884A (en) * | 1985-02-04 | 1986-08-09 | Hitachi Denshi Ltd | Picture data recording reproducing system |
JP2608261B2 (en) * | 1985-02-27 | 1997-05-07 | キヤノン株式会社 | Data recording device |
JPH0722411B2 (en) * | 1985-05-13 | 1995-03-08 | 株式会社日立製作所 | Digital recording / playback device |
GB2182817B (en) * | 1985-11-06 | 1989-10-25 | Sony Corp | Video replay stores |
JPH0711789B2 (en) * | 1985-12-28 | 1995-02-08 | 株式会社日立製作所 | Simultaneous data transfer control device |
JPS62234476A (en) * | 1986-04-04 | 1987-10-14 | Sony Corp | Reproducing device for digital video signal |
US4870510A (en) * | 1986-06-23 | 1989-09-26 | Canon Kabushiki Kaisha | Video signal reproducing apparatus using memory |
US5214515A (en) * | 1986-10-28 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Video signal recording/reproducing apparatus |
JPH06103945B2 (en) * | 1987-03-19 | 1994-12-14 | 松下電器産業株式会社 | Recording / playback device |
DE3719496A1 (en) * | 1987-06-11 | 1988-12-29 | Bosch Gmbh Robert | STORAGE ARRANGEMENT FOR A DIGITAL VIDEO TAPE |
US5031218A (en) * | 1988-03-30 | 1991-07-09 | International Business Machines Corporation | Redundant message processing and storage |
US5130863A (en) * | 1988-04-11 | 1992-07-14 | Canon Kabushiki Kaisha | Digital signal recording apparatus for recording plural kinds of digital information signals having different respective bit rates |
GB2221811B (en) * | 1988-06-28 | 1993-04-28 | Canon Kk | Multichannel digital-signal reproducing apparatus |
US5233433A (en) * | 1988-09-02 | 1993-08-03 | Matsushita Electric Industrial Co., Ltd. | Recording digital vcr and a reproducing digital vcr for recording and reproducing a digital pal signal |
DE69021144T2 (en) * | 1989-06-16 | 1995-11-30 | Sony Corp | Method and device for reproducing a digital video signal. |
JP2969682B2 (en) * | 1989-10-02 | 1999-11-02 | ソニー株式会社 | Magnetic recording / reproducing device |
JPH03132183A (en) * | 1989-10-18 | 1991-06-05 | Hitachi Ltd | Digital image reproducing system |
KR920006995B1 (en) * | 1990-06-27 | 1992-08-24 | 삼성전자 주식회사 | Reproducing apparatus of digital signal |
GB2248717B (en) * | 1990-08-17 | 1994-10-19 | Mitsubishi Electric Corp | Magnetic recording and reproducing apparatus |
US5623344A (en) * | 1992-09-01 | 1997-04-22 | Hitachi America, Ltd. | Digital video recording device with trick play capability |
US5583650A (en) * | 1992-09-01 | 1996-12-10 | Hitachi America, Ltd. | Digital recording and playback device error correction methods and apparatus for use with trick play data |
US5625504A (en) | 1992-09-10 | 1997-04-29 | Hitachi, Ltd. | Magnetic recording and reproducing system |
US5887115A (en) * | 1993-01-13 | 1999-03-23 | Hitachi America, Ltd. | Method and apparatus for implementing a video tape recorder for recording digital video signals having either a fixed or variable data transmission rate |
US5717816A (en) * | 1993-01-13 | 1998-02-10 | Hitachi America Ltd. | Method and apparatus for the selection of data for use in VTR trick playback operation in a system using intra-coded video frames |
US5673358A (en) * | 1993-01-13 | 1997-09-30 | Hitachi America, Ltd. | Method for generating a reduced rate digital bitstream by selecting data as a function of the position within an image to which the data corresponds |
US5726711A (en) * | 1993-01-13 | 1998-03-10 | Hitachi America, Ltd. | Intra-coded video frame data processing methods and apparatus |
US5444575A (en) * | 1994-01-21 | 1995-08-22 | Hitachi America, Ltd. | Method for recording digital data using a set of heads including a pair of co-located heads to record data at a rate lower than the full recording rate possible using the set of heads |
US5805762A (en) * | 1993-01-13 | 1998-09-08 | Hitachi America, Ltd. | Video recording device compatible transmitter |
US5778143A (en) * | 1993-01-13 | 1998-07-07 | Hitachi America, Ltd. | Method and apparatus for the selection of data for use in VTR trick playback operation in a system using progressive picture refresh |
JP3508168B2 (en) * | 1993-07-07 | 2004-03-22 | ソニー株式会社 | Playback device |
JP3322998B2 (en) | 1994-04-12 | 2002-09-09 | 三菱電機株式会社 | Digital VTR |
GB2323240B (en) * | 1994-04-12 | 1998-12-09 | Mitsubishi Electric Corp | Digital vtr |
US6283760B1 (en) * | 1994-10-21 | 2001-09-04 | Carl Wakamoto | Learning and entertainment device, method and system and storage media therefor |
US6701484B1 (en) * | 2000-08-11 | 2004-03-02 | International Business Machines Corporation | Register file with delayed parity check |
US8091437B2 (en) * | 2008-05-05 | 2012-01-10 | John Stumpf | Transducer matrix film |
US8381601B2 (en) * | 2008-05-05 | 2013-02-26 | John F. Stumpf | Transducer matrix film |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2365260A1 (en) * | 1976-09-18 | 1978-04-14 | Bosch Gmbh Robert | PROCESS FOR REPRODUCING VIDEO SIGNALS RECORDED ON A RECORDING MEDIA, PREFERABLY A MAGNETIC TAPE, ON SEPARATE TRACKS |
FR2385280A1 (en) * | 1977-03-24 | 1978-10-20 | Spin Physics Inc | VIDEO INFORMATION PLAYBACK |
GB2014396A (en) * | 1978-02-02 | 1979-08-22 | Independet Broadcasting Author | Digital television system and method |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1049904B (en) * | 1955-12-13 | 1959-02-05 | Ampex Corporation, Redwood City, Calif. (V. St. A.) | Method and device for magnetic recording and reproduction of broadband signals, in particular television signals |
US3158846A (en) * | 1961-01-23 | 1964-11-24 | Silverman Daniel | Information retrieval systems |
US3320590A (en) * | 1963-09-12 | 1967-05-16 | North American Aviation Inc | Switching system for selectively connecting plural signal sources to output channels |
US3371157A (en) * | 1964-02-28 | 1968-02-27 | Minnesota Mining & Mfg | Frequency division multiple track recording of wideband signals |
US3569618A (en) * | 1966-11-04 | 1971-03-09 | Nippon Electric Co | Switching device for magnetic recording/reproducing apparatus |
US3769465A (en) * | 1969-08-18 | 1973-10-30 | Ibm | Electronic servo in magnetic recording readout |
US3721773A (en) * | 1970-10-09 | 1973-03-20 | Ampex | Magnetic head transducer assembly for redundantly recording data on and reproducing data from dual-tracks of a magnetic recording medium |
DE2108837C3 (en) * | 1971-02-25 | 1973-11-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Arrangement for scanning signals along at least one track |
US3921209A (en) * | 1971-06-18 | 1975-11-18 | Matsushita Electric Ind Co Ltd | Digital recording and reproducing system employing ' pcm |
GB1445337A (en) * | 1972-08-24 | 1976-08-11 | Independent Broadcastin Author | Television systems |
JPS5818026B2 (en) * | 1973-11-20 | 1983-04-11 | ソニー株式会社 | Shingodensouhoushiki |
GB1599156A (en) * | 1976-12-24 | 1981-09-30 | Indep Broadcasting Authority | Recording digital signals |
JPS53115131A (en) * | 1977-03-17 | 1978-10-07 | Matsushita Electric Ind Co Ltd | Magnetic picture recording/reproducing system |
USRE30756E (en) | 1978-02-01 | 1981-09-29 | Arvin Industries, Inc. | Method and apparatus for video signal recording |
US4179717A (en) * | 1978-02-01 | 1979-12-18 | Arvin Industries, Inc. | Method and apparatus for video signal recording |
JPS5593530A (en) * | 1978-12-29 | 1980-07-16 | Sony Corp | Magnetic head unit |
-
1979
- 1979-10-04 JP JP12833879A patent/JPS5651174A/en active Granted
-
1980
- 1980-09-24 AU AU62685/80A patent/AU540959B2/en not_active Expired
- 1980-09-30 US US06/192,196 patent/US4392162A/en not_active Expired - Lifetime
- 1980-09-30 DE DE19803036899 patent/DE3036899A1/en active Granted
- 1980-09-30 FR FR8020962A patent/FR2466925B1/en not_active Expired
- 1980-10-02 CA CA000361375A patent/CA1165867A/en not_active Expired
- 1980-10-02 CH CH7355/80A patent/CH654133A5/en not_active IP Right Cessation
- 1980-10-03 SE SE8006920A patent/SE450864B/en not_active IP Right Cessation
- 1980-10-03 MX MX184195A patent/MX148064A/en unknown
- 1980-10-03 GB GB8032022A patent/GB2064258B/en not_active Expired
- 1980-10-03 BR BR8006396A patent/BR8006396A/en not_active IP Right Cessation
- 1980-10-04 SU SU802992248A patent/SU1003774A3/en active
- 1980-10-06 AT AT0495980A patent/AT383923B/en not_active IP Right Cessation
- 1980-10-06 NL NL8005526A patent/NL8005526A/en not_active Application Discontinuation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2365260A1 (en) * | 1976-09-18 | 1978-04-14 | Bosch Gmbh Robert | PROCESS FOR REPRODUCING VIDEO SIGNALS RECORDED ON A RECORDING MEDIA, PREFERABLY A MAGNETIC TAPE, ON SEPARATE TRACKS |
FR2385280A1 (en) * | 1977-03-24 | 1978-10-20 | Spin Physics Inc | VIDEO INFORMATION PLAYBACK |
GB2014396A (en) * | 1978-02-02 | 1979-08-22 | Independet Broadcasting Author | Digital television system and method |
Non-Patent Citations (1)
Title |
---|
EXBK/78 * |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2475340A1 (en) * | 1980-02-01 | 1981-08-07 | Ampex | PARITY CONTROL CIRCUIT FOR USE IN A MULTI-BIT CELL PULSE MODULATING RECORDING AND REPRODUCING APPARATUS |
WO1982002810A1 (en) * | 1981-02-05 | 1982-08-19 | Baldwin John Lewis Edwin | Digital television tape recording |
US4563710A (en) * | 1981-02-05 | 1986-01-07 | Independent Broadcasting Authority | Digital television tape recording |
USRE33001E (en) * | 1981-02-05 | 1989-07-25 | Independent Broadcasting Authority | Digital television tape recording |
EP0065365A2 (en) * | 1981-05-06 | 1982-11-24 | Sony Corporation | Digital television apparatus |
EP0065365A3 (en) * | 1981-05-06 | 1983-10-05 | Sony Corporation | Digital television apparatus |
EP0246883A2 (en) * | 1986-05-20 | 1987-11-25 | Sony Corporation | Apparatus for reproducing digital data |
EP0246883A3 (en) * | 1986-05-20 | 1988-11-30 | Sony Corporation | Apparatus for reproducing digital data |
Also Published As
Publication number | Publication date |
---|---|
DE3036899A1 (en) | 1981-04-23 |
SE8006920L (en) | 1981-04-05 |
FR2466925B1 (en) | 1986-04-25 |
BR8006396A (en) | 1981-04-14 |
CH654133A5 (en) | 1986-01-31 |
GB2064258A (en) | 1981-06-10 |
MX148064A (en) | 1983-03-09 |
ATA495980A (en) | 1987-01-15 |
DE3036899C2 (en) | 1989-05-03 |
CA1165867A (en) | 1984-04-17 |
JPH056395B2 (en) | 1993-01-26 |
GB2064258B (en) | 1984-03-14 |
US4392162A (en) | 1983-07-05 |
NL8005526A (en) | 1981-04-07 |
JPS5651174A (en) | 1981-05-08 |
AU6268580A (en) | 1981-04-09 |
AT383923B (en) | 1987-09-10 |
SE450864B (en) | 1987-08-03 |
SU1003774A3 (en) | 1983-03-07 |
AU540959B2 (en) | 1984-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2466925A1 (en) | MAGNETOSCOPE WITH HELICOIDAL SCANNING STRIP | |
US6222979B1 (en) | Memory control in trick play mode | |
FR2480542A1 (en) | APPARATUS FOR RECORDING AND / OR REPRODUCING DIGITAL VIDEO AND AUDIO SIGNALS | |
FR2468266A1 (en) | METHOD AND DEVICE FOR CORRECTING ERROR IN A DIGITAL SIGNAL | |
EP0748129A2 (en) | Methods for monitoring and modifying a trick play data stream to insure MPEG compliance | |
US6154603A (en) | Picture decoding for trick mode operation | |
FR2475339A1 (en) | APPARATUS AND METHOD FOR DIGITAL RECORDING AND REPRODUCTION | |
FR2560475A1 (en) | APPARATUS FOR READING DIGITAL VIDEO SIGNALS | |
JP4450021B2 (en) | Recording / reproducing apparatus, recording apparatus, reproducing apparatus, recording method, reproducing method, and computer program | |
FR2475341A1 (en) | METHOD AND APPARATUS FOR QUICK ACTION PHASING FOR USE IN DIGITAL SAMPLING SYSTEMS | |
CH638359A5 (en) | METHOD AND DEVICE FOR PROCESSING A COLOR VIDEO SIGNAL. | |
US6229951B1 (en) | Digital video picture and ancillary data processing and storage | |
US4843485A (en) | Multiple format digital video tape record and replay system | |
US6463209B2 (en) | Controlled data flow | |
FR2475342A1 (en) | APPARATUS FOR REALIZING FAULT COMPENSATION IN RECORDING AND REPRODUCING SYSTEMS | |
US6453114B2 (en) | Random picture decoding | |
JPH09511634A (en) | Recording and playback of trick mode video signals | |
JP3899233B2 (en) | Playback bitstream processing | |
FR2610468A1 (en) | RECORDING AND RESTITUTION SYSTEM ON MAGNETIC STRIP | |
EP1205929A1 (en) | Recording method, recording medium and recorder | |
FR2475320A1 (en) | APPARATUS FOR DECODING DIGITAL SIGNALS WITH HIGH FREQUENCY PULSE MODULATION | |
FR2594283A1 (en) | DIGITAL METHOD FOR RECORDING AND REPRODUCING TELEVISION SIGNALS | |
US6169846B1 (en) | Compressed video data recording method and recording apparatus providing improved performance during variable-speed playback | |
JP4725675B2 (en) | Recording / reproducing apparatus, recording apparatus, reproducing apparatus, recording method, reproducing method, and computer program | |
JP2735289B2 (en) | Digital signal processing equipment |