EP3769593A1 - Testcoupon und verfahren zur überprüfung einer leiterplatte - Google Patents

Testcoupon und verfahren zur überprüfung einer leiterplatte

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Publication number
EP3769593A1
EP3769593A1 EP19712561.0A EP19712561A EP3769593A1 EP 3769593 A1 EP3769593 A1 EP 3769593A1 EP 19712561 A EP19712561 A EP 19712561A EP 3769593 A1 EP3769593 A1 EP 3769593A1
Authority
EP
European Patent Office
Prior art keywords
test
layers
circuit board
coupon
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP19712561.0A
Other languages
English (en)
French (fr)
Inventor
Josef Reitner
Daniel Schindler
Alexander-Manuel Stark
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BSH Hausgeraete GmbH
Original Assignee
BSH Hausgeraete GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BSH Hausgeraete GmbH filed Critical BSH Hausgeraete GmbH
Publication of EP3769593A1 publication Critical patent/EP3769593A1/de
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09336—Signal conductors in same plane as power plane
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4638—Aligning and fixing the circuit boards before lamination; Detecting or measuring the misalignment after lamination; Aligning external circuit patterns or via connections relative to internal circuits

Definitions

  • the invention relates to a test coupon, which makes it possible to check the construction of a printed circuit board in a reliable and non-destructive manner. Furthermore, the invention relates to a method for checking a printed circuit board based on the test coupon described in this document.
  • Such manufacturing errors can typically only be detected within the framework of an examination method in which a printed circuit board is destroyed. For example, one or more micrographs of a printed circuit board can be made and measured under a microscope to detect a manufacturing error.
  • the present document deals with the technical task to enable an efficient and non-destructive quality assurance of a printed circuit board production.
  • a test coupon for use with at least one printed circuit board is described.
  • the printed circuit board and the test coupon are manufactured on a common use and therefore typically have the same layer structure.
  • the printed circuit board or the utility typically have M-1 substrates.
  • M masks can be provided for the M layers of utility.
  • a mask has the design or the layout of a respective desired position of the printed circuit board and the design or the layout of a test layer of the test coupon.
  • the layer designs or layouts can each be applied in pairs to a two-ply benefit.
  • dual-layered benefits may be mismatched (for example, in the wrong order) and / or false substrates may be used to merge the two-ply benefits (e.g., with a defective thickness and / or a defective dielectric property).
  • the printed circuit board produced may be defective.
  • a manufacturing defect of a printed circuit board can be detected in an efficient and non-destructive manner.
  • the test coupon M includes test layers for the corresponding M layers of the printed circuit board.
  • the M test layers may each have an electrically conductive reference surface and a test lead electrically insulated therefrom.
  • an isolation region can be created around the test lead of a test layer (by removing the electrically conductive material of the layer).
  • the reference surfaces of the M test layers preferably cover in each case 70%, 80% or more of the total area of the respective test layer.
  • the reference surfaces of the M test layers are designed such that the reference surface of a test layer is designed as a reference layer or as an electrical reference for the test line of at least one directly adjacent test layer.
  • the M test layers can be designed such that, for all M test layers, the reference surfaces of the one or more directly adjacent test layers form a reference layer or an electrical reference for the test line of the respective test layer.
  • the reference surfaces of the M test layers may be over one or more vias be electrically connected to each other.
  • the reference surfaces of the M test layers can each be connected to ground and / or ground.
  • test coupon with M test plots wherein the M test plots each have at least one (possibly exactly one) test lead.
  • the test leads each have reference layers in one or more directly adjacent test layers, and thus can be reliably used to measure one or more electrical properties of the test layers, and based thereon, to identify the different test layers. Due to the one-to-one relationship between test layers of the test coupon and layers of the printed circuit board can thus be concluded by measuring one or more electrical properties of the test layers on a manufacturing error of the printed circuit board.
  • the circuit board to be checked may have M set positions each having a target design (i.e., a target layout of the conductor pattern) in a target state (in particular, a healthy state).
  • a target design i.e., a target layout of the conductor pattern
  • the one or more, in particular the M-1, substrates of the printed circuit board in the target state in each case setpoints with respect to the substrate thickness and / or with respect to a dielectric property (in particular the dielectric constant of the material of the substrate).
  • the M test layers of the test coupon may be designed to deliver different reference values in the target state (i.e., in a defect-free production of the benefit) in a nondestructive measurement of at least one electrically relevant property of the M test layers.
  • at least one reference value can be provided for each measured property.
  • the reference values of the measured property for the different test layers may at least partially differ.
  • the at least M different reference values for at least one electrically relevant property can then be used to distinguish the M test positions of the test coupon from one another.
  • the M test layers may be associated with the M target layers in a one-to-one relationship so that a manufacturing defect of the printed circuit board may be detected by performing the nondestructive measurement on the test coupon.
  • a manufacturing error may include in particular: a faulty order of the M target positions; at least one layer of the printed circuit board which does not correspond to the required nominal position; and / or at least one substrate with a defective thickness and / or a faulty dielectric property.
  • the M test layers of a test coupon can thus be assigned as reference test layers to the different desired positions of the printed circuit board.
  • the M test layers in particular the test lines of the M test layers, can have a different design or layout.
  • the designs or layouts differ in such a way that the different test layers can be distinguished from one another by the non-destructive measurement of at least one electrically relevant characteristic of the test layers. If the measurement shows that the actual values measured for the test layers correspond to the reference values for the reference test positions, a manufacturing error can be ruled out. On the other hand, if the actual values at least partially deviate from the reference values, the presence of a manufacturing error can be detected. Possibly. Also, a particular manufacturing defect (e.g., a faulty location or an erroneous order of locations) may be identified.
  • the test coupon may have a longitudinal direction and a transverse direction, wherein the test coupon is greater in the longitudinal direction than in the transverse direction (eg by a factor of 2, 3, 4 or more).
  • the test leads of the M test layers can then each extend for the most part along the longitudinal direction (for example to 80%, 90% or more). It can be a Test line have a length which is substantially greater than the width of the test line, for example by a factor of 10, 20, 50 or more.
  • the test coupon may have a centerline along the length of the test coupon that divides the test coupon into a first half and a second half.
  • the test leads of the M test layers can then be arranged alternately in the first half and in the second half.
  • the reference surfaces of the M test layers may be arranged alternately at least for the most part (possibly also completely) in the second half and in the first half, in a complementary manner to the test lines.
  • the test leads of the M test layers can each have a contact point via which the test leads can each be electrically contacted individually.
  • the measurement of the at least one electrically relevant characteristic of a test layer can take place via the contact point of the test line of this test layer.
  • a time domain reflectometer can be connected to the contact point of a test line in order to carry out the measurement of the at least one electrically relevant property.
  • the M test layers in particular the test lines of the M test layers, may differ from one another such that the M test layers can be distinguished from one another on the basis of current and / or voltage measurements on the M test lines (in particular at the contact points of the M test lines).
  • the M test layers may differ from one another in such a way that it is possible to distinguish the M test layers by means of the measurements of a time domain reflectometer.
  • the test lines of the M test layers may at least partially have different lengths.
  • the test lines of the M test layers may have at least partially different impedances.
  • the test lines of the M test layers can at least partially have a separate reflection point from the end (remote from the contact point) of the respective test line, at which an electrical pulse is at least partially reflected.
  • the test leads of the M test layers may at least partially have reflection sites which differ from each other with respect to the position and / or with respect to the shape.
  • the M test layers, in particular the test lines of the M test layers can thus each have a different design or layout, which makes it possible to distinguish the M test layers by means of a current and / or voltage measurement, in particular by means of a time domain reflectometer measurement. Thus, a particularly efficient detection of a manufacturing error of a printed circuit board is made possible.
  • a method for checking a printed circuit board is described.
  • the printed circuit board was produced in a utility together with a test coupon, the test coupon preferably being designed as described in this document.
  • the printed circuit board has M layers, with M equal to 2 or more, the layers being electrically isolated from each other by a substrate or a laminate.
  • the test coupon has corresponding M test layers, the M layers of the printed circuit board being assigned in a desired state (ie the M desired positions) to M reference test layers of the test coupon.
  • the M reference test layers provide M reference values for the measurement of at least one electrically relevant property.
  • the one or more, in particular the M-1, substrates of the printed circuit board in the nominal state can each have reference values with respect to a substrate thickness and / or with respect to a dielectric property.
  • the method comprises capturing sensor data for the M test layers of the test coupon by measuring the at least one electrically relevant property.
  • sensor data can be detected by means of a time domain reflectometer.
  • the time domain reflectometer can be connected to the individual contact points of test leads of the M test layers.
  • the method includes detecting a manufacturing error of the printed board based on the sensor data and based on the reference values.
  • the detected sensor data may include an actual value corresponding to the reference value for each test position.
  • the sensor data may be such that an actual value corresponding to the reference value can be determined on the basis of the sensor data for each test position.
  • the method may then include (possibly in pairs) comparing the actual values with the corresponding reference values. It can then be detected based on the comparison, a manufacturing error of the printed circuit board.
  • an order of the M reference test positions and the positions of the printed circuit board assigned to the M reference test positions can be determined.
  • the electrically relevant property used to detect the different reference test locations may include one or more of: the impedance of a test lead or a test pad; a property of a test line or a test location determined by time domain reflectometry; the length of a test line; the presence of a reflection point separate from the end of a respective test line on a test line at which an electrical pulse is at least partially reflected; and / or the position and / or the shape of a reflection point on a test line.
  • the method may include determining, on the basis of the sensor data, actual impedance values of the respective impedance of the M test layers, in particular the Test leads of the M test layers.
  • the reference values can indicate reference impedance values for the M test positions, in particular for the M test lines. On the basis of the actual impedance values (and on the basis of the reference impedance values), a defective thickness and / or a faulty dielectric property of at least one substrate of the printed circuit board can then be detected.
  • an actual length of at least one of the test lines of the M test layers, and / or an actual position and / or an actual shape of a reflection point on at least one of the test lines of the M test layers can be determined on the basis of the sensor data.
  • the reference values may include a reference length of the at least one test line, a reference position of the reflection point and / or a reference shape of the reflection point of the at least one test line. It can then be detected on the basis of the actual length, the actual position and / or the actual shape (and on the basis of the reference length, the reference position and / or the reference shape) a faulty position of the printed circuit board.
  • test coupon described in this document and the method described in this document may be combined in a variety of ways.
  • features of the claims can be combined in a variety of ways.
  • FIG. 1 a shows an exemplary benefit with a multiplicity of printed circuit boards and a test coupon in a plan view
  • FIG. 1b shows an exemplary multi-layer printed circuit board or an exemplary multi-layered benefit in a side view
  • FIG. 2a shows an exemplary layer structure of a test coupon
  • FIGS. 2b to 2d show exemplary test layers of a test coupon
  • FIG. 3 shows a flow diagram of an exemplary method for checking a printed circuit board on the basis of a test coupon.
  • FIG. 1 a shows a utility 100 (ie, a total circuit board) that has multiple (possibly identical) circuit boards or circuit boards 101 in the illustrated example.
  • the utility 100 is manufactured in a single manufacturing process, thus making it possible to produce multiple circuit boards 101 in a single manufacturing process.
  • a patch of the benefit 100 may be used to make at least one test coupon 110.
  • a test coupon 110 may be used, for example, to check the impedance values of the lines of individual layers of the printed circuit boards 101.
  • 1 b shows the layer structure of an exemplary four-ply benefit 100.
  • a laminate or substrate 122 can be coated from both sides with a conductive layer or layer 121 (in particular a layer of copper).
  • a conductive layer or layer 121 in particular a layer of copper.
  • conductor tracks can then be produced in the layers 121.
  • a two-layer printed circuit board with electrical leads on both sides of a substrate 122 can be manufactured.
  • two-layer printed circuit boards can be produced with layers 121 having a specific design or layout.
  • Exemplary manufacturing defects are:
  • Defective properties e.g., thickness, material, dielectric constant, etc.
  • a swapping of the layers 121 (for example, several two-ply
  • Circuit boards are assembled in the wrong order to produce a utility 100 and a printed circuit board 101, respectively.
  • test coupon 110 of a benefit 100 is produced in the same manufacturing process as the leader cards 101 on the benefit 100. As a result, manufacturing errors in the production of a benefit 100 also affect a test coupon 110 io
  • test coupon 110 of a benefit 100 can thus be used to detect manufacturing errors.
  • the test coupon 110 has a reference surface 212 and at least one test line 211, 213 in each layer 241 (also referred to as test layer in this document).
  • the test power 211 may be formed in an outer layer 241 as a microstrip and the test line 213 of an intermediate layer 241 as a stripline.
  • the reference surface 212 of a layer 241 can be formed by the largely continuous electrically conductive layer (in particular the copper layer) of the layer 241. In one or more localized isolation regions 215, the electrically conductive layer of the layer 241 may be removed to form a test line 211 electrically isolated from the reference surface 212.
  • reference surfaces 212 and test lines 21 1, 213 can alternate in directly successive layers 24, so that the test line 213 of an intermediate layer 241 is surrounded by the reference surfaces 212 of the two directly adjacent layers 241. Furthermore, the test line 211 of an outer layer 241 has a reference surface 212 in exactly one directly adjacent layer 241.
  • Fig. 2a further illustrates vias (vias) 214 through which the reference surfaces 212 of the different layers 241 may be electrically conductively connected (particularly grounded).
  • Such a layer construction may provide a test coupon 110 comprising for each layer 241 at least one test line 211, 213 having a unique relationship with at least one reference surface 212 and / or at least one reference potential (e.g., GND).
  • a test coupon 110 comprising for each layer 241 at least one test line 211, 213 having a unique relationship with at least one reference surface 212 and / or at least one reference potential (e.g., GND).
  • FIGS. 2b to 2d show exemplary layers 241 of a test coupon 110 in a top view (ie along the surface of a test coupon 110).
  • the layers 241 each have an electrically conductive reference surface 212 which can cover much of the total area of a layer 241 (eg 70%, 80% or more).
  • the layers 241 each have a test line 21 1, 213, which is electrically insulated from the reference surface 212 by an insulating region 215.
  • the insulating region 215 may be formed by removing the conductor material of a layer 241.
  • test leads 21 1, 213 may be arranged alternately on a first side (see FIG. 2 b) or on a second side (see FIG. 2 c) of the test coupon 110 (with respect to a transverse direction 232 of the test coupon 110 ). Furthermore, the test leads 21 1, 213 may extend along a longitudinal direction 231 of the test coupon 110.
  • the test line 211, 213 of a layer 241 is preferably designed such that the test line 21 1, 213 can be electrically contacted via a contact point or via a contact point 220.
  • the test coupon 110 may be constructed such that the individual test leads 21 1, 213 of the individual layers 241 can each be contacted electrically individually via a contact point 220.
  • test lines 21 1, 213 in the different layers 241 can be constructed differently.
  • the test lines 21 1, 213 may have different property values for one or more measurable characteristics.
  • the one or more properties may be such that they can be detected by means of an electrical measuring method (in particular by means of a time domain reflectometer). For example, properties are
  • M test lines 21 1, 213 or M test layers can be defined, each of which has a uniquely identifiable combination of property values of one or more properties exhibit.
  • the different layers 121 of a printed circuit board 101 to be produced can then each be assigned one of the different test layers 241 as reference test layers.
  • the properties of the test layers 241 and the test lines 21 1, 213 can then be used to check whether or not there is a manufacturing error of the printed circuit board 101.
  • the assignment preferably takes place in such a way that, in the case of a defect-free production 100, the alternating structure of test line 211, 213 and reference surface 212 shown in FIG. 2b results.
  • the properties of the different test layers 241 of the test coupon 110 can be measured.
  • a Time Domain Reflectometer may be used to detect sensor data related to the length 221 of a test line 21 1, 213 and / or to an impurity 223 on a test line 21 1, 213.
  • sensor data relating to the individual test layers 241 of a test coupon 110 can be detected.
  • a test line 211, 213 in each case a microstrip 21 1 in the outer layers 241, in each case one stripline 213 in the one or more inner layers 241) can thus be applied in each layer 241.
  • the test lines 21 1, 213 can each be measured with a Time Domain Reflectometer.
  • the test lines 21 1, 213 can be measured with regard to their impedance and / or their length 221.
  • a typical impedance results for each layer 121, 241 of the utility 100. If this impedance is exceeded or undershot for at least one layer 241 of a test coupon 110, then it can be concluded that false dielectrics or dielectrics with a different layer thickness have been used as substrates 122, 123.
  • the lengths 221 of the individual test lines 21 1, 213 of a test coupon 110 can be different and it can be determined by measuring the lengths 221 (position assignment over the length 221 of the individual test lines 21 1, 213), whether layers 121, 241 in the layer structure of the benefit 100 were reversed.
  • the test leads 211, 213 in the individual layers 241 of a test coupon 110 can also be at least partially the same length.
  • test lines 211, 213 (typically short) (reflection) locations 223 may have different impedance (e.g., line widening or line thinning). These impurities 223 may be in any position 241 of the test coupon 110 at a different position 224 to ensure a unique location assignment. It can thus be a position assignment on the position 224 of interference or reflection points 223 done. Alternatively or additionally, the interference or reflection points 223 in the individual layers 241 may have different lengths 226.
  • FIG. 3 shows a flowchart of an exemplary method 300 for testing a multilayer printed circuit board 101.
  • the printed circuit board 101 has been produced in a utility 100 together with a test coupon 110. Further, the circuit board 101 has M layers 121, with M equal to 2 or more, each electrically isolated from each other by a substrate 122, 123.
  • the test coupon 110 has corresponding M test plies 241.
  • the M layers 121 of the printed circuit board 101 are assigned in a desired state M reference test layers 241 of the test coupon 1 10.
  • the printed circuit board 101 in a desired state M may have target positions 121 with a specific desired design.
  • the different desired positions 121 are assigned M different reference test positions 241 of the test coupon 110. This can be achieved, for example, by virtue of the fact that the masks for producing the different layers 121 of the utility 100 each have the design a desired position 121 and the design of the respectively assigned reference test layer 241 have.
  • test coupon 110 has the M reference test plies 241 (in the correct order). If this is the case, it can be concluded that also the circuit board 101 manufactured in the same utility 100 has the M target layers 121 (in the correct order). On the other hand, it can be concluded that a manufacturing error of the printed circuit board 101. Furthermore, if necessary, a specific manufacturing defect can be identified.
  • the different reference test plies 241 can thus be identified by measuring one or more electrically relevant properties based on the reference values for the one or more electrically relevant properties. The measurement of values of the one or more electrically relevant properties can take place on the basis of a time domain reflectometry of the M reference test plies 214, in particular of the test leads 211, 213 of the M reference test plies 214.
  • the method 300 includes detecting 301 sensor data for the M test layers 241 of the test coupon by measuring the at least one electrically relevant property.
  • sensor data relating to the M test plies 241 can be detected by means of a time domain reflectometer.
  • the method 300 includes detecting 302 a manufacturing error of the printed board 101 based on the sensor data and based on the reference values.
  • the measures described in this document enable efficient quality assurance in the production of printed circuit boards 101.
  • it can be checked in particular whether the correct dielectrics have been used for the substrates 122, 123 of a printed circuit board 101.
  • the layer structure of a printed circuit board 101 are checked. It can do the verification without using a destructive
  • Measurement which leads to a reduction in the cost of quality assurance.
  • a production-accompanying test per benefit 100 and / or per production lot is made possible by the measures described.
  • the identification of manufacturing problems can be facilitated by the measures described.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

Es wird ein Testcoupon (110) für einen Nutzen (100) mit zumindest einer Leiterkarte (101) beschrieben. Die Leiterkarte (101) weist M Lagen (121) auf, mit M gleich 2 oder mehr, die jeweils durch ein Substrat (122, 123) elektrisch voneinander isoliert sind. Der Testcoupon (110) umfasst M Testlagen (241) für die entsprechenden M Lagen (121) der Leiterkarte (101). Die M Testlagen (241) weisen jeweils eine elektrisch leitende Bezugsfläche (212) und eine davon elektrisch isolierte Testleitung (211, 213) auf. Dabei ist die Bezugsfläche (212) einer Testlage (241) als Bezugslage für die Testleitung (212, 213) einer direkt benachbarten Testlage (241) ausgebildet.

Description

Testcoupon und Verfahren zur Überprüfung einer Leiterplatte
Die Erfindung betrifft einen Testcoupon, der es ermöglicht, in zuverlässiger und zerstörungsfreier Weise den Aufbau einer Leiterplatte zu überprüfen. Des Weiteren betrifft die Erfindung ein Verfahren zur Überprüfung einer Leiterplatte anhand des in diesem Dokument beschriebenen Testcoupons.
Leiterplatten bzw. Leiterkarten können heute eine Vielzahl (z.B. M=4, 6, 8, 10 oder mehr) elektrisch leitende Lagen aufweisen. Bei der Herstellung von Leiterkarten kann es passieren, dass falsche Materialien (z.B. Materialien mit falscher Dielektrizitätskonstante) und/oder Materialien mit falscher Dicke verwendet werden. Außerdem kann es passieren, dass Lagen vertauscht werden, was zu Fehlfunktionen einer auf Basis der Leiterkarte hergestellten elektronischen Schaltung führen kann.
Derartige Herstellungsfehler können typischerweise nur im Rahmen eines Untersuchungsverfahrens erkannt werden, bei dem eine Leiterkarte zerstört wird. Beispielsweise können ein oder mehrere Schliffbilder einer Leiterkarte hergestellt und unter einem Mikroskop vermessen werden, um einen Herstellungsfehler zu erkennen.
Das vorliegende Dokument befasst sich mit der technischen Aufgabe, eine effiziente und zerstörungsfreie Qualitätssicherung einer Leiterkartenherstellung zu ermöglichen.
Die Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst. Vor- teilhafte Ausführungsformen sind insbesondere in den abhängigen Patentansprüchen definiert, in nachfolgender Beschreibung beschrieben oder in der beigefügten Zeichnung dargestellt.
Gemäß einem Aspekt der Erfindung wird ein Testcoupon für einen Nutzen mit zumindest einer Leiterkarte beschrieben. Die Leiterkarte und der Testcoupon werden auf einem gemeinsamen Nutzen hergestellt und weisen daher typischerweise einen gleichen bzw. entsprechenden Lagenaufbau auf. Die Leiterkarte bzw. der Nutzen können M Lagen aufweisen, mit M gleich 2 oder mehr (typischerweise M=4, 6, 8, 10 oder mehr), die jeweils durch ein Substrat (z.B. aus einem Faserverbundwerkstoff) elektrisch voneinander isoliert sind. Insbesondere weisen die Leiterkarte bzw. der Nutzen typischerweise M-1 Substrate auf.
Zur Herstellung einer Leiterkarte können M Masken für die M Lagen des Nutzens bereitgestellt werden. Dabei weist eine Maske das Design bzw. das Layout einer jeweiligen Soll-Lage der Leiterkarte und das Design bzw. das Layout einer Testlage des Testcoupons auf. Die Lagen-Designs bzw. Layouts können jeweils paarweise auf einen zweilagigen Nutzen aufgebracht werden. Anschließend können N fertige zweilagige Nutzen über jeweils ein Substrat (insbesondere ein Pre Preg Substrat) zusammengeführt werden, um den M=2N lagigen Nutzen herzustellen. Bei der Herstellung können ggf. zweilagige Nutzen fehlerhaft zusammengeführt werden (beispielsweise in der falschen Reihenfolge) und/oder es können falsche Substrate verwendet werden, um die zweilagigen Nutzen zusammenzuführen (z.B. mit einer fehlerhaften Dicke und/oder einer fehlerhaften dielektrischen Eigenschaft). Als Folge daraus kann die hergestellte Leiterkarte fehlerhaft sein. Anhand des in diesem Dokument beschriebenen Testcoupons kann in effizienter und zerstörungsfreier Weise ein Herstellungsfehler einer Leiterkarte detektiert werden.
Wie bereits oben dargelegt, umfasst der Testcoupon M Testlagen für die entsprechenden M Lagen der Leiterkarte. Die M Testlagen können jeweils eine elektrisch leitende Bezugsfläche und eine davon elektrisch isolierte Testleitung aufweisen. Zu diesem Zweck kann um die Testleitung einer Testlage ein Isolationsbereich geschaffen werden (durch Entfernung des elektrisch leitenden Materials der Lage). Dabei bedecken die Bezugsflächen der M Testlagen bevorzugt jeweils 70%, 80% oder mehr der Gesamtfläche der jeweiligen Testlage.
Die Bezugsflächen der M Testlagen sind derart ausgebildet, dass die Bezugsfläche einer Testlage als Bezugslage bzw. als elektrische Referenz für die Testleitung zumindest einer direkt benachbarten Testlage ausgebildet ist. Insbesondere können die M Testlagen derart ausgebildet sein, dass für alle M Testlagen, die Bezugsflächen der ein oder mehreren direkt benachbarten Testlagen eine Bezugslage bzw. eine elektrische Referenz für die Testleitung der jeweiligen Testlage bilden. Zu diesem Zweck können die Bezugsflächen der M Testlagen über ein oder mehrere Durchkontaktierungen bzw. Vias elektrisch leitend miteinander verbunden sein. Insbesondere können die Bezugsflächen der M Testlagen jeweils mit Masse und/oder Ground verbunden sein.
Es wird somit ein Testcoupon mit M Testlagen bereitgestellt, wobei die M Testlagen jeweils zumindest eine (ggf. genau eine) Testleitung aufweisen. Die Testleitungen weisen jeweils Bezugslagen in ein oder mehreren direkt benachbarten Testlagen auf, und können somit in zuverlässiger Weise zur Messung von ein oder mehreren elektrischen Eigenschaften der Testlagen, und basierend darauf zum Identifizieren der unterschiedlichen Testlagen verwendet werden. Aufgrund der Eins-zu-Eins Beziehung zwischen Testlagen des Testcoupons und Lagen der Leiterkarte kann somit durch Messung von ein oder mehreren elektrischen Eigenschaften der Testlagen auf einen Herstellungsfehler der Leiterkarte geschlossen werden.
Die zu überprüfende Leiterkarte kann in einem Sollzustand (insbesondere in einem fehlerfreien Zustand) M Soll-Lagen mit jeweils einem Soll-Design (d.h. einem Soll-Layout der Leiterstruktur) aufweisen. Alternativ oder ergänzend können die ein oder mehreren, insbesondere die M-1 , Substrate der Leiterkarte in dem Sollzustand jeweils Sollwerte in Bezug auf die Substratdicke und/oder in Bezug auf eine dielektrische Eigenschaft (insbesondere die Dielektrizitätskonstante des Materials des Substrats) aufweisen.
Die M Testlagen des Testcoupons können ausgebildet sein, in dem Sollzustand (d.h. bei einer fehlerfreien Herstellung des Nutzens) bei einer zerstörungsfreien Messung zumindest einer elektrisch relevanten Eigenschaft der M Testlagen (mindestens oder genau) M unterschiedliche Referenzwerte zu liefern. Insbesondere kann für jede gemessene Eigenschaft zumindest ein Referenzwert bereitgestellt werden. Dabei können sich die Referenzwerte der gemessenen Eigenschaft für die unterschiedlichen Testlagen zumindest teilweise unterscheiden. Die zumindest M unterschiedlichen Referenzwerte für zumindest eine elektrisch relevante Eigenschaft können dann dazu genutzt werden, die M Testlagen des Testcoupons voneinander zu unterscheiden.
Ggf. können mehrere unterschiedliche elektrisch relevante Eigenschaften (z.B. die Länge der Testleitung einer Testlage und die Impedanz der Testleitung einer Testlage) gemessen werden. Für jede Eigenschaft kann dann (mindestens) ein separater Referenzwert bereitgestellt werden. Beispielsweise können bei der Betrachtung von Q unterschiedlichen elektrisch relevanten Eigenschaften (mit Q=1 , 2, 3 oder mehr) ggf. genau oder mindestens Q Referenzwerte für die Q Eigenschaften bereitgestellt werden (für jede Eigenschaft zumindest ein Referenzwert). In diesem Fall können für jede der M Testlagen (mindestens oder genau) Q Referenzwerte und somit in Summe (mindestens oder genau) Q-M Referenzwerte für den Testcoupon bereitgestellt werden. Durch die Betrachtung von mehreren unterschiedlichen elektrisch relevanten Eigenschaften kann die Zuverlässigkeit der Unterscheidung der unterschiedlichen Testlagen eines Testcoupons weiter erhöht werden.
Die M Testlagen können den M Soll-Lagen in einer Eins-zu-Eins Beziehung zugeordnet sein, so dass durch Ausführen der zerstörungsfreien Messung an dem Testcoupon ein Herstellungsfehler der Leiterkarte detektiert werden kann. Dabei kann ein Herstellungsfehler insbesondere umfassen: eine fehlerhafte Reihenfolge der M Soll- Lagen; zumindest eine Lage der Leiterkarte, die nicht der erforderlichen Soll-Lage entspricht; und/oder zumindest ein Substrat mit einer fehlerhaften Dicke und/oder einer fehlerhaften dielektrischen Eigenschaft.
Die M Testlagen eines Testcoupons können somit als Referenz-Testlagen den unterschiedlichen Soll-Lagen der Leiterkarte zugeordnet werden. Die M Testlagen, insbesondere die Testleitungen der M Testlagen, können ein unterschiedliches Design bzw. Layout aufweisen. Dabei unterscheiden sich die Designs bzw. Layouts derart, dass die unterschiedlichen Testlagen durch die zerstörungsfreie Messung zumindest einer elektrisch relevanten Eigenschaft der Testlagen voneinander unterschieden werden können. Wenn die Messung ergibt, dass die für die Testlagen gemessenen Istwerte den Referenzwerten für die Referenz-Testlagen entsprechen, so kann ein Herstellungsfehler ausgeschlossen werden. Andererseits, wenn die Istwerte zumindest teilweise von den Referenzwerten abweichen, kann das Vorliegen eines Herstellungsfehlers detektiert werden. Ggf. kann auch ein bestimmter Herstellungsfehler (z.B. eine fehlerhafte Lage oder eine fehlerhafte Reihenfolge von Lagen) identifiziert werden.
Der Testcoupon kann eine Längsrichtung und eine Querrichtung aufweisen, wobei der Testcoupon in Längsrichtung größer als in Querrichtung ist (z.B. um den Faktor 2, 3, 4 oder mehr). Die Testleitungen der M Testlagen können sich dann jeweils größtenteils entlang der Längsrichtung erstrecken (z.B. zu 80%, 90% oder mehr). Dabei kann eine Testleitung eine Länge aufweisen, die wesentlich größer ist als die Breite der Testleitung, z.B. um den Faktor 10, 20, 50 oder mehr. Durch derart ausgebildete Testleitungen können großflächige und räumlich definierte Bezugsflächen für die Testleitungen in den benachbarten Testlagen bereitgestellt werden. Dies ermöglicht wiederum eine präzise Einstellung der elektrisch relevanten Eigenschaften der Testlagen, was eine zuverlässige Erkennung der unterschiedlichen Testlagen und somit eine zuverlässige Erkennung von Herstellungsfehlern ermöglicht.
Der Testcoupon kann eine entlang der Längsrichtung des Testcoupons verlaufende Mittellinie aufweisen, die den Testcoupon in eine erste Hälfte und in eine zweite Hälfte teilt. Die Testleitungen der M Testlagen können dann abwechselnd in der ersten Hälfte und in der zweiten Hälfte angeordnet sein. Des Weiteren können die Bezugsflächen der M Testlagen in komplementärer Weise zu den Testleitungen abwechselnd zumindest größtenteils (ggf. auch vollständig) in der zweiten Hälfte und in der ersten Hälfte angeordnet sein. So können in effizienter Weise ein oder mehrere Bezugslagen für die Testleitungen der unterschiedlichen Testlagen bereitgestellt werden.
Die Testleitungen der M Testlagen können jeweils eine Kontaktstelle aufweisen, über die die Testleitungen jeweils einzeln elektrisch kontaktiert werden können. Die Messung der zumindest einen elektrisch relevanten Eigenschaft einer Testlage kann über die Kontaktstelle der Testleitung dieser Testlage erfolgen. Beispielsweise kann ein Zeitbereichsreflektometer an die Kontaktstelle einer Testleitung angeschlossen werden, um die Messung der zumindest einen elektrisch relevanten Eigenschaft durchzuführen. So kann in effizienter Weise eine Identifikation der einzelnen Testlagen mittels einer zerstörungsfreien Messung durchgeführt werden.
Die M Testlagen, insbesondere die Testleitungen der M Testlagen, können sich derart voneinander unterscheiden, dass die M Testlagen auf Basis von Strom- und/oder Spannungsmessungen an den M Testleitungen (insbesondre an den Kontaktstellen der M Testleitungen) voneinander unterschieden werden können. Insbesondere können sich die M Testlagen derart voneinander unterscheiden, dass eine Unterscheidung der M Testlagen mittels der Messungen eines Zeitbereichsreflektometers ermöglicht wird. Beispielsweise können die Testleitungen der M Testlagen zumindest teilweise unterschiedliche Längen aufweisen. Alternativ oder ergänzend können die Testleitungen der M Testlagen zumindest teilweise unterschiedliche Impedanzen aufweisen. Alternativ oder ergänzend können die Testleitungen der M Testlagen zumindest teilweise eine von dem (von der Kontaktstelle abgewandten) Ende der jeweiligen Testleitung separate Reflexionsstelle aufweisen, an der ein elektrischer Impuls zumindest teilweise reflektiert wird. Alternativ oder ergänzend können die Testleitungen der M Testlagen zumindest teilweise Reflexionsstellen aufweisen, die sich in Bezug auf die Position und/oder in Bezug auf die Form voneinander unterscheiden. Die M Testlagen, insbesondere die Testleitungen der M Testlagen, können somit jeweils ein unterschiedliches Design bzw. Layout aufweisen, das es ermöglicht, die M Testlagen mittels einer Strom- und/oder Spannungsmessung, insbesondere mittels einer Zeitbereichsreflektometer-Messung, voneinander zu unterscheiden. So wird eine besonders effiziente Erkennung eines Herstellungsfehlers einer Leiterkarte ermöglicht.
Gemäß einem weiteren Aspekt wird ein Nutzen für zumindest eine Leiterkarte beschrieben, der den in diesem Dokument beschriebenen Testcoupon umfasst.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Überprüfung einer Leiterkarte beschrieben. Die Leiterkarte wurde dabei in einem Nutzen zusammen mit einem Testcoupon hergestellt, wobei der Testcoupon bevorzugt wie in diesem Dokument beschrieben ausgeführt ist.
Die Leiterkarte weist M Lagen auf, mit M gleich 2 oder mehr, wobei die Lagen jeweils durch ein Substrat bzw. ein Laminat elektrisch voneinander isoliert sind. Der Testcoupon weist entsprechende M Testlagen auf, wobei den M Lagen der Leiterkarte in einem Sollzustand (d.h. die M Soll-Lagen) M Referenz-Testlagen des Testcoupons zugeordnet sind. Die M Referenz-Testlagen liefern bei der Messung zumindest einer elektrisch relevanten Eigenschaft M Referenzwerte. Alternativ oder ergänzend können die ein oder mehreren, insbesondere die M-1 , Substrate der Leiterkarte in dem Sollzustand jeweils Referenzwerte in Bezug auf eine Substratdicke und/oder in Bezug auf eine dielektrische Eigenschaft aufweisen. Das Verfahren umfasst das Erfassen von Sensordaten für die M Testlagen des Testcoupons durch Messung der zumindest einen elektrisch relevanten Eigenschaft. Insbesondere können Sensordaten mittels eines Zeitbereichsreflektometers erfasst werden. Zu diesem Zweck kann das Zeitbereichsreflektometer an die einzelnen Kontaktstellen von Testleitungen der M Testlagen angeschlossen werden.
Außerdem umfasst das Verfahren das Detektieren eines Herstellungsfehlers der Leiterkarte auf Basis der Sensordaten und auf Basis der Referenzwerte. Die erfassten Sensordaten können für jede Testlage einen dem Referenzwert entsprechenden Istwert umfassen. Alternativ oder ergänzend können die Sensordaten derart sein, dass auf Basis der Sensordaten für jede Testlage ein dem Referenzwert entsprechender Istwert ermittelt werden kann. Das Verfahren kann dann das (ggf. paarweise) Vergleichen der Istwerte mit den entsprechenden Referenzwerten umfassen. Es kann dann auf Basis des Vergleichs ein Herstellungsfehler der Leiterkarte detektiert werden. Des Weiteren kann auf Basis des Vergleichs ggf. eine Reihenfolge der M Referenz-Testlagen und der den M Referenz- Testlagen zugeordneten Lagen der Leiterkarte ermittelt werden.
Es wird somit ein Verfahren beschrieben, das eine effiziente und zerstörungsfreie Überwachung der Herstellung von Leiterkarten ermöglicht. Dabei kann aufgrund der hohen Effizienz des beschriebenen Verfahrens ggf. jeder hergestellte Nutzen (und die darauf enthaltenen ein oder mehreren Leiterkarten) überprüft werden.
Die elektrisch relevante Eigenschaft, die zur Erkennung der unterschiedlichen Referenz- Testlagen verwendet wird, kann ein oder mehrere umfassen: die Impedanz einer Testleitung bzw. einer Testlage; eine mittels Zeitbereichsreflektometrie ermittelte Eigenschaft einer Testleitung bzw. einer Testlage; die Länge einer Testleitung; das Vorliegen einer von dem Ende einer jeweiligen Testleitung separaten Reflexionsstelle auf einer Testleitung, an der ein elektrischer Impuls zumindest teilweise reflektiert wird; und/oder die Position und/oder die Form einer Reflexionsstelle auf einer Testleitung. So können in effizienter und zuverlässiger Weise unterschiedliche Referenz-Testlagen identifiziert werden, um Herstellungsfehler einer Leiterkarte zu detektieren.
Das Verfahren kann umfassen, das Ermitteln, auf Basis der Sensordaten, von Ist- Impedanzwerten der jeweiligen Impedanz der M Testlagen, insbesondere der Testleitungen der M Testlagen. Dabei können die Referenzwerte Referenz- Impedanzwerte für die M Testlagen, insbesondere für die M Testleitungen, anzeigen. Es kann dann auf Basis der Ist-Impedanzwerte (und auf Basis der Referenz-Impedanzwerte) eine fehlerhafte Dicke und/oder eine fehlerhafte dielektrische Eigenschaft zumindest eines Substrats der Leiterkarte detektiert werden.
Alternativ oder ergänzend kann auf Basis der Sensordaten eine Ist-Länge zumindest einer der Testleitungen der M Testlagen, und/oder eine Ist-Position und/oder eine Ist-Form einer Reflexionsstelle auf zumindest einer der Testleitungen der M Testlagen ermittelt werden. Dabei können die Referenzwerte eine Referenz-Länge der zumindest einen Testleitung, eine Referenz-Position der Reflexionsstelle und/oder eine Referenz-Form der Reflexionsstelle der zumindest einen Testleitung umfassen. Es kann dann auf Basis der Ist-Länge, der Ist-Position und/oder der Ist-Form (und auf Basis der Referenz-Länge, der Referenz-Position und/oder der Referenz-Form) eine fehlerhafte Lage der Leiterkarte detektiert werden.
Es ist zu beachten, dass jegliche Aspekte des in diesem Dokument beschriebenen Testcoupons und des in diesem Dokument beschriebenen Verfahrens in vielfältiger Weise miteinander kombiniert werden können. Insbesondere können die Merkmale der Patentansprüche in vielfältiger Weise miteinander kombiniert werden.
Im Weiteren wird die Erfindung anhand von in der beigefügten Zeichnung dargestellten Ausführungsbeispielen näher beschrieben. Dabei zeigen
Figur 1a einen beispielhaften Nutzen mit einer Vielzahl von Leiterkarten und einem Testcoupon in einer Draufsicht;
Figur 1 b eine beispielhafte mehrlagige Leiterkarte bzw. ein beispielhafter mehrlagiger Nutzen in einer Seitenansicht;
Figur 2a einen beispielhaften Lagenaufbau eines Testcoupons;
Figuren 2b bis 2d beispielhafte Testlagen eines Testcoupons; und
Figur 3 ein Ablaufdiagramm eines beispielhaften Verfahrens zur Überprüfung einer Leiterkarte anhand eines Testcoupons.
Wie eingangs dargelegt, befasst sich das vorliegende Dokument mit der Qualitätssicherung bei der Leiterkartenherstellung. In diesem Zusammenhang zeigt Fig. 1 a einen Nutzen 100 (d.h. eine Gesamtleiterplatte), der in dem dargestellten Beispiel mehrere (ggf. identische) Leiterplatten bzw. Leiterkarten 101 aufweist. Der Nutzen 100 wird in einem einzigen Herstellungsverfahren hergestellt, und es wird somit ermöglicht, mehrere Leiterkarten 101 im Rahmen eines einzigen Herstellungsverfahrens herzustellen. Eine Teilfläche des Nutzens 100 kann dazu verwendet werden, zumindest einen Testcoupon 110 herzustellen. Ein Testcoupon 1 10 kann z.B. dazu verwendet werden, die Impedanzwerte der Leitungen von einzelnen Lagen der Leiterkarten 101 zu überprüfen.
Fig. 1 b zeigt den Lagenaufbau eines beispielhaften vierlagigen Nutzens 100. Zur Herstellung eines Nutzens 100 kann ein Laminat bzw. Substrat 122 von beiden Seiten mit einer leitfähigen Schicht bzw. Lage 121 (insbesondere einer Lage aus Kupfer) beschichtet werden. Im Rahmen eines Ätzprozesses können dann Leiterbahnen in den Lagen 121 hergestellt werden. Es kann somit eine zweilagige Leiterplatte mit elektrischen Leitungen auf beiden Seiten eines Substrats 122 hergestellt werden. Mit anderen Worten, es können zweilagige Leiterplatten mit Lagen 121 hergestellt werden, die ein bestimmtes Design bzw. Layout aufweisen.
Zwei dieser zweilagigen Leiterplatten können dann über ein weiteres Substrat 123 (insbesondere einem sogenannten„Pre Preg“) miteinander verbunden werden, um einen vierlagigen Nutzen 100 herzustellen. Durch Übereinanderschichten von N zweilagigen Leiterplatten können somit Nutzen 100 und Leiterkarten 101 mit insgesamt M=2N Lagen 121 hergestellt werden (z.B. N=2, 3, 4, 5, oder mehr).
Bei der Herstellung eines Nutzens 100 kann es zu Herstellungsfehlern kommen. Beispielhafte Herstellungsfehler sind:
• fehlerhafte Eigenschaften (z.B. Dicke, Material, Dielektrizitätskonstante, etc.) eines
Substrats 122, 123; und/oder
• ein Vertauschen der Lagen 121 (beispielsweise können mehrere zweilagige
Leiterplatten in falscher Reihenfolge zusammengefügt werden, um einen Nutzen 100 bzw. eine Leiterkarte 101 herzustellen.
Der Testcoupon 110 eines Nutzens 100 wird im gleichen Herstellungsverfahren hergestellt wie die Leiterkarten 101 auf dem Nutzen 100. Als Folge daraus wirken sich Herstellungsfehler bei der Herstellung eines Nutzens 100 auch auf einen Testcoupon 1 10 io
des Nutzens 100 aus. Der Testcoupon 1 10 eines Nutzens 100 kann somit dazu genutzt werden, Herstellungsfehler zu erkennen.
Fig. 2a zeigt den Lagenaufbau eines beispielhaften Testcoupons 110. Der Testcoupon 1 10 weist in jeder Lage 241 (in diesem Dokument auch als Testlage bezeichnet) eine Bezugsfläche 212 und zumindest eine Testleitung 211 , 213 auf. Dabei kann die Testleistung 211 in einer äußeren Lage 241 als Microstrip und die Testleitung 213 einer Zwischenlage 241 als Stripline ausgebildet sein. Die Bezugsfläche 212 einer Lage 241 kann durch die weitestgehend zusammenhängende elektrisch leitende Schicht (insbesondere die Kupfer-Schicht) der Lage 241 gebildet werden. In ein oder mehreren örtlich begrenzten Isolationsbereichen 215 kann die elektrisch leitende Schicht der Lage 241 entfernt werden, um eine von der Bezugsfläche 212 elektrisch isolierte Testleitung 211 zu bilden.
Wie in Fig. 2a dargestellt, können sich in direkt aufeinander folgenden Lagen 241 Bezugsflächen 212 und Testleitungen 21 1 , 213 abwechseln, so dass die Testleitung 213 einer Zwischenlage 241 durch die Bezugsflächen 212 der beiden direkt benachbarten Lagen 241 umgeben ist. Des Weiteren weist die Testleitung 211 einer Außenlage 241 eine Bezugsfläche 212 in genau einer direkt benachbarten Lage 241 auf. Fig. 2a zeigt ferner Durchkontaktierungen (d.h. Vias) 214, über die die Bezugsflächen 212 der unterschiedlichen Lagen 241 elektrisch leitend miteinander verbunden werden können (insbesondere mit Masse bzw. Ground).
Durch einen derartigen Lagenaufbau kann ein Testcoupon 1 10 bereitgestellt werden, der für jede Lage 241 zumindest eine Testleitung 211 , 213 umfasst, die eine eindeutige Beziehung zu zumindest einer Bezugsfläche 212 und/oder zu zumindest einem Bezugspotential (z.B. GND) aufweist. Dies ermöglicht eine zuverlässige Einstellung von zumindest einer elektrisch messbaren Eigenschaft der Lagen 241 eines Testcoupons 110, was eine effiziente und zuverlässige Identifikation von unterschiedlichen Lagen 241 eines Testcoupons 1 10 ermöglicht.
Die Figuren 2b bis 2d zeigen beispielhafte Lagen 241 eines Testcoupons 1 10 in einer Draufsicht (d.h. entlang der Fläche eines Testcoupons 1 10). Wie aus den Figuren 2b bis 2d ersichtlich, weisen die Lagen 241 jeweils eine elektrisch leitende Bezugsfläche 212 auf, die einen Großteil der Gesamtfläche einer Lage 241 (z.B. 70%, 80% oder mehr) bedecken kann. Des Weiteren weisen die Lagen 241 jeweils eine Testleitung 21 1 , 213 auf, die durch einen isolierenden Bereich 215 von der Bezugsfläche 212 elektrisch isoliert ist. Der isolierende Bereich 215 kann durch Entfernen des Leitermaterials einer Lage 241 gebildet werden.
Wie bereits oben dargelegt, können die Testleitungen 21 1 , 213 abwechselnd auf einer ersten Seite (siehe Fig. 2b) oder auf einer zweiten Seite (siehe Fig. 2c) des Testcoupons 1 10 angeordnet sein (in Bezug auf eine Querrichtung 232 des Testcoupons 110). Des Weiteren können sich die Testleitungen 21 1 , 213 entlang einer Längsrichtung 231 des Testcoupons 110 erstrecken. Die Testleitung 211 , 213 einer Lage 241 ist bevorzugt derart ausgebildet, dass die Testleitung 21 1 , 213 über einen Kontaktpunkt bzw. über eine Kontaktstelle 220 elektrisch kontaktiert werden kann. Somit kann der Testcoupon 110 derart aufgebaut sein, dass die einzelnen Testleitungen 21 1 , 213 der einzelnen Lagen 241 jeweils einzeln über einen Kontaktpunkt 220 elektrisch kontaktiert werden können.
Die Testleitungen 21 1 , 213 in den unterschiedlichen Lagen 241 können unterschiedlich aufgebaut sein. Mit anderen Worten, die Testleitungen 21 1 , 213 können unterschiedliche Eigenschaftswerte für ein oder mehrere messbaren Eigenschaften aufweisen. Die ein oder mehreren Eigenschaften können derart sein, dass sie anhand eines elektrischen Messverfahrens (insbesondere mittels eines Zeitbereichsreflektometers) erfasst werden können. Beispielsweise Eigenschaften sind
• die Länge 221 der Testleitung 211 , 213 entlang der Längsrichtung 231 des Testcoupons 110;
• die Breite 222 der Testleitung 21 1 , 213 entlang der Querrichtung 232 des Testcoupons 110; und/oder
• eine Störstelle bzw. eine Reflexionsstelle 223 auf der Testleitung 21 1 , 213; wobei z.B. die Breite 225 und/oder die Position 224 und/oder die Länge 226 der Störstelle 223 auf der Testleitung 21 1 , 213 variiert werden können.
Durch Variieren von ein oder mehreren Eigenschaften der ein oder mehreren Testleitungen 211 , 213 können somit unterschiedliche Lagen bzw. Testlagen 241 mit unterschiedlichen Eigenschaften bereitgestellt werden. Für eine Leiterkarte 101 mit M Lagen (z.B. M=2, 4, 6, 8, 10 oder mehr) können M Testleitungen 21 1 , 213 bzw. M Testlagen definiert werden, die jeweils eine eindeutig identifizierbare Kombination von Eigenschaftswerten von ein oder mehreren Eigenschaften aufweisen. Den unterschiedlichen Lagen 121 einer herzustellenden Leiterkarte 101 können dann jeweils eine der unterschiedlichen Testlagen 241 als Referenz-Testlagen zugewiesen werden. Die Eigenschaften der Testlagen 241 bzw. der Testleitungen 21 1 , 213 können dann dazu verwendet werden, zu überprüfen, ob ein Herstellungsfehler der Leiterkarte 101 vorliegt oder nicht.
In einem Beispiel werden den Lagen 121 m=1 ,...,M einer Leiterkarte 101 die Referenz- Testlagen m=1 ,...,M zugewiesen, d.h. die Lage 121 m=1 wird zusammen mit der Testlage 241 m=1 , die Lage 121 m=2 zusammen mit der Testlage 241 m=2, etc. hergestellt. Dabei erfolgt die Zuweisung bevorzugt derart, dass sich bei einem fehlerfrei hergestellten Nutzen 100 der in Fig. 2b dargestellte abwechselnde Aufbau von Testleitung 211 , 213 und Bezugsfläche 212 ergibt.
Nach Herstellung eines Nutzens 100 können die Eigenschaften der unterschiedlichen Testlagen 241 des Testcoupons 110 vermessen werden. Zu diesem Zweck kann z.B. ein Zeitbereichsreflektometer (Time Domain Reflectometer) verwendet werden, um Sensordaten in Bezug auf die Länge 221 einer Testleitung 21 1 , 213 und/oder in Bezug auf eine Störstelle 223 auf einer Testleitung 21 1 , 213 zu erfassen. Es können somit Sensordaten bezüglich der einzelnen Testlagen 241 eines Testcoupons 1 10 erfasst werden. Die Sensordaten können dann mit Referenzdaten für die Referenz-Testlagen m=1 ,...,M der Testcoupons 110 verglichen werden. Aus dem Vergleich kann dann bestimmt werden, ob ein Herstellungsfehler vorliegt oder nicht.
In einem Testcoupon 1 10 kann somit in jeder Lage 241 eine Testleitung 211 , 213 (jeweils ein Microstrip 21 1 in den Außenlagen 241 , jeweils eine Stripline 213 in den ein oder mehreren Innenlagen 241 ) angebracht werden. Die Testleitungen 21 1 , 213 können jeweils mit einem Time Domain Reflectometer vermessen werden. Insbesondere können die Testleitungen 21 1 , 213 in Bezug auf ihre Impedanz und/oder ihre Länge 221 vermessen werden. In einem fehlerfrei hergestellten Nutzen 100 bzw. Testcoupon 110 ergibt sich für jede Lage 121 , 241 des Nutzens 100 eine typische Impedanz. Wird diese Impedanz für zumindest eine Lage 241 eines Testcoupons 110 über- oder unterschritten, so kann darauf geschlossen werden, dass falsche Dielektrika oder Dielektrika mit abweichender Schichtdicke als Substrate 122, 123 verwendet wurden.
Die Längen 221 der einzelnen Testleitungen 21 1 , 213 eines Testcoupons 110 können unterschiedlich sein und es kann durch Vermessen der Längen 221 (Lagenzuordnung über die Länge 221 der einzelnen Testleitungen 21 1 , 213) festgestellt werden, ob Lagen 121 , 241 im Lagenaufbau des Nutzens 100 vertauscht wurden. Die Testleitungen 211 , 213 in den einzelnen Lagen 241 eines Testcoupons 1 10 können zumindest teilweise auch gleich lang sein. In diesen Fällen können die Testleitungen 211 , 213 (typischerweise kurze) (Reflexions- bzw. Stör-) Stellen 223 mit unterschiedlicher Impedanz aufweisen (z.B. eine Leitungsverbreiterung oder Leitungsverdünnung). Diese Störstellen 223 können in jeder Lage 241 des Testcoupons 110 an einer anderen Position 224 sein, um eine eindeutige Lagenzuordnung zu gewährleisten. Es kann somit eine Lagenzuordnung über die Position 224 von Stör- bzw. Reflexionsstellen 223 erfolgen. Alternativ oder ergänzend können die Stör- bzw. Reflexionsstellen 223 in den einzelnen Lagen 241 unterschiedliche Längen 226 aufweisen.
Fig. 3 zeigt ein Ablaufdiagramm eines beispielhaften Verfahrens 300 zur Überprüfung einer mehrlagigen Leiterplatte 101. Die Leiterkarte 101 wurde in einem Nutzen 100 zusammen mit einem Testcoupon 1 10 hergestellt. Ferner weist die Leiterkarte 101 M Lagen 121 auf, mit M gleich 2 oder mehr, die jeweils durch ein Substrat 122, 123 elektrisch voneinander isoliert sind. Der Testcoupon 110 weist entsprechende M Testlagen 241 auf.
Den M Lagen 121 der Leiterkarte 101 sind in einem Sollzustand M Referenz-Testlagen 241 des Testcoupons 1 10 zugeordnet. Insbesondere kann die Leiterplatte 101 in einem Sollzustand M Soll-Lagen 121 mit einem bestimmten Soll-Design aufweisen. Den unterschiedlichen Soll-Lagen 121 sind M unterschiedliche Referenz-Testlagen 241 des Testcoupons 110 zugeordnet. Dies kann z.B. dadurch erreicht werden, dass die Masken zur Herstellung der unterschiedlichen Lagen 121 des Nutzens 100 jeweils das Design einer Soll-Lage 121 und das Design der jeweils zugeordneten Referenz-Testlage 241 aufweisen.
Es kann dann überprüft werden, ob der Testcoupon 110 die M Referenz-Testlagen 241 (in der korrekten Reihenfolge) aufweist. Wenn dies der Fall ist, so kann darauf geschlossen werden, dass auch die Leiterkarte 101 , die in dem gleichen Nutzen 100 hergestellt wurde, die M Soll-Lagen 121 (in der korrekten Reihenfolge) aufweist. Andererseits kann auf einen Herstellungsfehler der Leiterkarte 101 geschlossen werden. Ferner kann ggf. ein bestimmter Herstellungsfehler identifiziert werden.
Die M Referenz-Testlagen 241 sind derart ausgebildet, dass die M Referenz-Testlagen 241 bei der (zerstörungsfreien) Messung zumindest einer elektrisch relevanten Eigenschaft (mindestens) M (unterschiedliche) Referenzwerte liefern. Dabei können ggf. Werte für Q unterschiedliche elektrisch relevante Eigenschaften definiert werden (mit Q=1 , 2, 3, oder mehr). Für jede Eigenschaft und für jede Testlage 241 kann dann jeweils zumindest ein Referenzwert bereitgestellt werden. Die unterschiedlichen Referenz- Testlagen 241 können somit durch Messung einer oder mehrerer elektrisch relevanter Eigenschaften auf Basis der Referenzwerte für die ein oder mehreren elektrisch relevanten Eigenschaften identifiziert werden. Die Messung von Werten der ein oder mehreren elektrisch relevanten Eigenschaften kann dabei auf Basis einer Zeitbereichsreflektometrie der M Referenz-Testlagen 214, insbesondere der Testleitungen 211 , 213 der M Referenz-Testlagen 214, erfolgen.
Das Verfahren 300 umfasst das Erfassen 301 von Sensordaten für die M Testlagen 241 des Testcoupons durch Messung der zumindest einen elektrisch relevanten Eigenschaft. Insbesondere können Sensordaten bezüglich der M Testlagen 241 mittels eines Zeitbereichsreflektometers erfasst werden. Außerdem umfasst das Verfahren 300 das Detektieren 302 eines Herstellungsfehlers der Leiterkarte 101 auf Basis der Sensordaten und auf Basis der Referenzwerte.
Die in diesem Dokument beschriebenen Maßnahmen ermöglichen eine effiziente Qualitätssicherung bei der Herstellung von Leiterkarten 101. Dabei kann insbesondere überprüft werden, ob die korrekten Dielektrika für die Substrate 122, 123 einer Leiterkarte 101 verwendet wurden. Alternativ oder ergänzend kann der Lagenaufbau einer Leiterkarte 101 überprüft werden. Dabei kann die Überprüfung ohne Verwendung einer zerstörenden
Messung erfolgen, was zu einer Reduktion der Kosten für die Qualitätssicherung führt. Außerdem wird durch die beschriebenen Maßnahmen eine fertigungsbegleitende Prüfung pro Nutzen 100 und/oder pro Fertigungslos ermöglicht. Ferner kann durch die beschriebenen Maßnahmen die Identifikation von Fertigungsproblemen erleichtert werden.
Die vorliegende Erfindung ist nicht auf die gezeigten Ausführungsbeispiele beschränkt. Insbesondere ist zu beachten, dass die Beschreibung und die Figuren nur das Prinzip des vorgeschlagenen Testcoupons und des vorgeschlagenen Verfahrens veranschaulichen sollen.

Claims

PATENTANSPRÜCHE
1. Testcoupon (1 10) für einen Nutzen (100) mit zumindest einer Leiterkarte (101 ); wobei die Leiterkarte (101 ) M Lagen (121 ) aufweist, mit M gleich 2 oder mehr, die jeweils durch ein Substrat (122, 123) elektrisch voneinander isoliert sind; wobei
- der Testcoupon (110) M Testlagen (241 ) für die entsprechenden M Lagen (121 ) der Leiterkarte (101 ) umfasst;
- die M Testlagen (241 ) jeweils eine elektrisch leitende Bezugsfläche (212) und eine davon elektrisch isolierte Testleitung (211 , 213) aufweisen; und
- die Bezugsfläche (212) einer Testlage (241 ) als Bezugslage für die Testleitung (212, 213) einer direkt benachbarten Testlage (241 ) ausgebildet ist.
2. Testcoupon (110) gemäß Anspruch 1 , wobei
- der Testcoupon (110) eine entlang einer Längsrichtung (231 ) des Testcoupons (1 10) verlaufende Mittellinie aufweist, die den Testcoupon in eine erste Hälfte und in eine zweite Hälfte teilt;
- die Testleitungen (211 , 213) der M Testlagen (241 ) abwechselnd in der ersten Hälfte und in der zweiten Hälfte angeordnet sind; und
- die Bezugsflächen (212) der M Testlagen (241 ) in komplementärer Weise zu den Testleitungen (21 1 , 213) abwechselnd zumindest größtenteils in der zweiten Hälfte und in der ersten Hälfte angeordnet sind.
3. Testcoupon (110) gemäß einem der vorhergehenden Ansprüche, wobei
- der Testcoupon (1 10) eine Längsrichtung (231 ) und eine Querrichtung (232) aufweist;
- der Testcoupon (1 10) in Längsrichtung (231 ) größer ist als in Querrichtung (232); und
- sich die Testleitungen (211 , 213) der M Testlagen jeweils größtenteils entlang der Längsrichtung (231 ) erstrecken.
4. Testcoupon (110) gemäß einem der vorhergehenden Ansprüche, wobei - die Bezugsflächen (212) der M Testlagen (110) über ein oder mehrere Durchkontaktierungen (214) elektrisch leitend miteinander verbunden sind; und/oder
- die Bezugsflächen (212) der M Testlagen (1 10) jeweils 70%, 80% oder mehr einer Gesamtfläche der jeweiligen Testlage (241 ) bedecken; und/oder
- die Bezugsflächen (212) der M Testlagen (110) jeweils mit Masse und/oder Ground verbunden sind.
5. Testcoupon (1 10) gemäß einem der vorhergehenden Ansprüche, wobei die Testleitungen (211 , 213) der M Testlagen (110) jeweils eine Kontaktstelle (220) aufweisen, über die die Testleitungen (211 , 213) jeweils einzeln elektrisch kontaktiert werden können.
6. Testcoupon (110) gemäß einem der vorhergehenden Ansprüche, wobei sich die M Testlagen (110), insbesondere die Testleitungen (21 1 , 213) der M Testlagen (1 10), derart voneinander unterscheiden, dass die M Testlagen (110) auf Basis von Strom- und/oder Spannungsmessungen an den M Testleitungen (211 , 213) voneinander unterschieden werden können.
7. Testcoupon (1 10) gemäß einem der vorhergehenden Ansprüche, wobei die Testleitungen (21 1 , 213) der M Testlagen (1 10)
- zumindest teilweise unterschiedliche Längen (221 ) aufweisen; und/oder
- zumindest teilweise unterschiedliche Impedanzen aufweisen; und/oder
- zumindest teilweise eine von einem Ende der jeweiligen Testleitung (211 , 213) separate Reflexionsstelle (223) aufweisen, an der ein elektrischer Impuls zumindest teilweise reflektiert wird; und/oder
- zumindest teilweise Reflexionsstellen (223) aufweisen, die sich in Bezug auf eine Position (223) und/oder in Bezug auf eine Form voneinander unterscheiden.
8. Testcoupon (110) gemäß einem der vorhergehenden Ansprüche, wobei
- die Leiterkarte (101 ) in einem Sollzustand M Soll-Lagen (121 ) mit jeweils einem Soll-Design aufweist; - die ein oder mehrere Substrate (122, 123) der Leiterkarte (101 ) in dem Sollzustand jeweils Sollwerte in Bezug auf eine Dicke und/oder eine dielektrische Eigenschaft aufweisen;
- die M Testlagen (241 ) des Testcoupons (1 10) ausgebildet sind, in dem Sollzustand bei einer zerstörungsfreien Messung zumindest einer elektrisch relevanten Eigenschaft der M Testlagen (241 ) M unterschiedliche Referenzwerte zu liefern;
- die M Testlagen (241 ) den M Soll-Lagen (121 ) in einer Eins-zu-Eins Beziehung zugeordnet sind, so dass durch Ausführen der zerstörungsfreien Messung an dem Testcoupon (1 10) ein Herstellungsfehler der Leiterkarte (101 ) detektiert werden kann; und
- der Herstellungsfehler insbesondere umfasst:
- eine fehlerhafte Reihenfolge der M Soll-Lagen (121 );
- zumindest eine Lage (121 ), die nicht der erforderlichen Soll-Lage (121 ) entspricht; und/oder
- zumindest ein Substrat (122, 123) mit einer fehlerhaften Dicke und/oder einer fehlerhaften dielektrischen Eigenschaft.
9. Verfahren (300) zur Überprüfung einer Leiterkarte (101 ), die in einem Nutzen (100) zusammen mit einem Testcoupon (1 10) hergestellt wurde; wobei die Leiterkarte (101 ) M Lagen (121 ) aufweist, mit M gleich 2 oder mehr, die jeweils durch ein Substrat (122, 123) elektrisch voneinander isoliert sind; wobei der Testcoupon (1 10) entsprechende M Testlagen (241 ) aufweist; wobei den M Lagen (121 ) der Leiterkarte (101 ) in einem Sollzustand M Referenz-Testlagen (241 ) des Testcoupons (110) zugeordnet sind, die bei der Messung zumindest einer elektrisch relevanten Eigenschaft zumindest M Referenzwerte liefern; wobei das Verfahren (300) umfasst,
- Erfassen (301 ) von Sensordaten für die M Testlagen (241 ) des Testcoupons durch Messung der zumindest einen elektrisch relevanten Eigenschaft; und
- Detektieren (302) eines Herstellungsfehlers der Leiterkarte (101 ) auf Basis der Sensordaten und auf Basis der Referenzwerte.
10. Verfahren (300) gemäß Anspruch 9, wobei - die Sensordaten für jede Testlage (241 ) einen dem Referenzwert entsprechenden Istwert umfassen;
- das Verfahren (300) das paarweise Vergleichen der Istwerte mit den entsprechenden Referenzwerten umfasst; und
- auf Basis des Vergleichs ein Herstellungsfehler der Leiterkarte (101 ) detektiert wird.
1 1. Verfahren (300) gemäß Anspruch 10, wobei das Verfahren (300) umfasst, Ermitteln, auf Basis des Vergleichs, einer Reihenfolge der M Referenz-Testlagen (241 ) und der den M Referenz-Testlagen (241 ) zugeordneten Lagen (121 ) der Leiterkarte (101 ).
12. Verfahren (300) gemäß einem der Ansprüche 9 bis 1 1 , wobei die elektrisch relevante Eigenschaft umfasst,
- eine Impedanz einer Testleitung (211 , 213) einer Testlage (241 );
- eine mittels Zeitbereichsreflektometrie ermittelte Eigenschaft einer Testleitung (21 1 , 213);
- eine Länge (221 ) einer Testleitung (211 , 213);
- das Vorliegen einer von einem Ende einer jeweiligen Testleitung (211 , 213) separaten Reflexionsstelle (223) auf einer Testleitung (211 , 213), an der ein elektrischer Impuls zumindest teilweise reflektiert wird; und/oder
- eine Position (224) und/oder eine Form (226) einer Reflexionsstelle (223) auf einer Testleitung (211 , 213).
13. Verfahren (300) gemäß einem der Ansprüche 9 bis 12, wobei das Verfahren (300) umfasst,
- Ermitteln, auf Basis der Sensordaten, von Ist-Impedanzwerten einer jeweiligen Impedanz von Testleitungen (21 1 , 213) der M Testlagen (241 ); wobei die Referenzwerte Referenz-Impedanzwerte für die M Testleitungen (21 1 , 213) anzeigen; und
- Detektieren (302) einer fehlerhaften Dicke und/oder einer fehlerhaften dielektrischen Eigenschaft zumindest eines Substrats (122, 123) der Leiterkarte (101 ) auf Basis der Ist-Impedanzwerte.
14. Verfahren (300) gemäß einem der Ansprüche 9 bis 13, wobei das Verfahren (300) umfasst,
- Ermitteln, auf Basis der Sensordaten, einer Ist-Länge (221 ) zumindest einer der M Testleitungen (211 , 213), und/oder einer Ist-Position (224) und/oder einer Ist-Form (226) einer Reflexionsstelle (223) auf zumindest einer Testleitung (21 1 , 213) der M
Testlagen (241 ); wobei die Referenzwerte eine Referenz-Länge (221 ), eine Referenz-Position (224) der Reflexionsstelle (223) und/oder eine Referenz-Form (226) der Reflexionsstelle (223) der zumindest einen Testleitung (211 , 213) umfassen; und
- Detektieren (302) einer fehlerhaften Lage (121 ) der Leiterkarte (101 ) auf Basis der
Ist-Länge (221 ), der Ist-Position (224) und/oder der Ist-Form (226).
15. Verfahren (300) gemäß einem der Ansprüche 9 bis 14, wobei die ein oder mehreren, insbesondere die M-1 , Substrate (122, 123) der Leiterkarte (101 ) in dem Sollzustand jeweils Referenzwerte in Bezug auf eine Substratdicke und/oder in Bezug auf eine dielektrische Eigenschaft aufweisen.
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