EP1999786A2 - Procede de realisation d'un transistor a effet de champ a grilles auto-alignees - Google Patents

Procede de realisation d'un transistor a effet de champ a grilles auto-alignees

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Publication number
EP1999786A2
EP1999786A2 EP07731203A EP07731203A EP1999786A2 EP 1999786 A2 EP1999786 A2 EP 1999786A2 EP 07731203 A EP07731203 A EP 07731203A EP 07731203 A EP07731203 A EP 07731203A EP 1999786 A2 EP1999786 A2 EP 1999786A2
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EP
European Patent Office
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layer
gate
source
drain
grid
Prior art date
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Withdrawn
Application number
EP07731203A
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German (de)
English (en)
Inventor
Christophe Licitra
Bernard Previtali
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
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Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
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Withdrawn legal-status Critical Current

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Definitions

  • the invention relates to a method of manufacturing a field-effect transistor of planar structure, with double self-aligned grids on either side of a channel and source and drain electrodes, comprising the formation of the first gate, on a first substrate, of semiconductor-on-insulator type, the deposition, on the first gate, of a hard layer, intended to serve as an etching mask for delimiting the channel, and a pad which delimits a used space , subsequently, to form a gate cavity, the reversal and bonding of the assembly on a second substrate and the formation of the second gate in the gate cavity, photolithographic steps relating to the definition of grids, source and drain zones and the channel being all made before gluing.
  • first and second grids are respectively disposed on either side of a channel, parallel to the substrate.
  • a first known technique essentially uses gluing and layer transfer.
  • the lower gate is first formed on a first SOI substrate. This lower grid is then used as a mask for the realization of the channel. After turning over and bonding a second substrate, an active zone is defined by photolithography and etching above the channel and the lower gate. Then, internal lateral spacers are formed in the active zone, before forming the upper grid, which they control the width.
  • This manufacturing process has the following drawbacks:
  • the lateral drain-channel or source-channel contact is one of the weak points of this process. Indeed, following the deoxidation of the cavity in which the drain or the source must be formed, the deposition of the gate insulator and, in the worst case, the nitride inner spacer may partially obstruct the future Drain-channel or source-channel contact zone. Gate insulator and / or nitride can therefore prevent the drain-channel or source-channel connection.
  • the dimensions of the final active zone are defined by photolithography and etching, after bonding which generates mechanical deformations of the substrate, which increases the uncertainty of the alignment of the active zone with the grids.
  • a suspended silicon channel is first formed between source and drain zones.
  • the upper and lower grids are then defined by photolithography.
  • This manufacturing process has the following drawbacks: The two grids are of different size. Indeed, the length of the lower gate is equal to the difference between the distance separating the drain and the source and twice the thickness of the gate insulator, while the length of the upper gate is determined by the mask used during the lithography of the grids.
  • the two grids are not really self-aligned. Indeed, if the lithography of the grid level is strongly offset from the prior lithography of the level of the drain and the source, the cover of the grids may not be total.
  • the centering of the two grids, based on the alignment of two levels of photolithography, is all the more difficult as the dimensions are smaller, especially when the gate length is less than 20 nm, for example of the order of 10 nm.
  • the source and the drain are isolated from the gates only by a layer of gate insulator, without the possibility of forming spacers, which implies high parasitic capacitances between the gates and the source and between the gates and the drain.
  • the grids can not be independently polarized because they form in practice a single gate structure surrounding the entire channel and not two isolated grids with respect to each other.
  • the upper gate is used as a mask for the realization of the channel and the lower gate.
  • Multiple spacers protect the upper gate during the etching of the channel, the channel during the etching of the lower gate and isolate the lower gate of the source and the drain.
  • the two grids are of different size.
  • the size of the rear grid, formed by lateral engraving, is very difficult to control. Indeed, the measurement of the length of the lower gate is only possible by a destructive control.
  • US Patent 2006/022264 describes the production of a self-aligned double-gate transistor, with reversal and bonding of a first gate on a second substrate, without photolithography after bonding with source and drain zones made of semiconducting material. silicided conductor.
  • the object of the invention is a method which does not have these drawbacks for the manufacture of a planar-structure double-field-effect gate transistor in which the gates are self-aligned and of the same size.
  • the manufacturing process comprises, subsequent to bonding, at least partial siliciding of the layers effecting the electrical connection between the channel portion located between the self-aligned grids and the future source and drain electrodes, then the deposition of a metal to form the source and drain electrodes.
  • the method comprises successively
  • first lateral spacers made of insulating material, around the grid stack
  • FIGS. 1 to 7, 9 to 15, 17, 18, 21, 22 and 24 to 26 illustrate, in section, the transistor at the various successive stages of a particular embodiment of the method according to the invention.
  • Figures 8, 16, 19, 23 and 27 respectively show, in top view, the device according to Figures 7, 15, 18, 22 and 26.
  • Figures 28 to 30 illustrate the steps of forming the upper gate, the source and the drain in an alternative embodiment with a metal top grid.
  • the fabrication of the field effect transistor conventionally uses a basic substrate constituted by the formation, on a first substrate 1, constituting a mechanical support substrate, of a film 2 of material conductor on buried insulator 3.
  • the first substrate constituting a mechanical support substrate, of a film 2 of material conductor on buried insulator 3.
  • the film 2 consists of a thin layer (for example 50 to 200 nm thick) silicon, germanium or SiGe, so as to form a base substrate of silicon type on insulator (SOI), germanium on insulator (GeOI) or SiGe on insulator (SiGeOI).
  • the buried insulator 3 is, for example, constituted by a buried oxide layer 100 to 400 nm thick. This base substrate, commercially available, is not necessarily made during the manufacture of the transistor.
  • the film 2 is then preferably thinned, conventionally by oxidation (formation of an oxide layer 4, as shown in FIG. 2) and deoxidation (as represented in FIG. 3).
  • oxidation formation of an oxide layer 4, as shown in FIG. 2
  • deoxidation as represented in FIG. 3
  • EOT equivalent oxide thickness
  • FIG. 2 is preferably between 5 and 10 nm after thinning.
  • An active zone 5 of the transistor is then delimited laterally (FIGS. 4 and 8) in the film 2, in a conventional manner.
  • This delimitation is, for example, obtained by photolithography (deposition of a resin layer on the layer 4, formation of a mask corresponding to the active zone in the resin layer) and etching to the insulation 3 of the zones of the layer 4 and the film 2 not covered by the resin mask and elimination of the layer 4.
  • the assembly is thus subdivided into 2 zones: the active zone 5 and an insulation zone 6.
  • a first grid stack is then produced simultaneously on a part of each of the zones (see FIG. 8), to form a first gate 7, intended to constitute the lower gate of the transistor.
  • This gate stack is formed, by deposition and etching with a hard mask, for example nitride, as illustrated in FIGS. 5 to 7, for the part of the gate stack located on the active zone 5.
  • the parts of the Grid stack located on the insulation zone 6 are only shown in FIG. 8.
  • the first grid 7 has substantially the shape of an I, with a central bar which completely traverses the active zone 5 and extends in the insulation zone 6. In the insulation zone, this central bar is optionally completed, at its ends, by two transverse bars to facilitate contacting, independently, on each grid.
  • the stack is first constituted by successive deposition of:
  • an insulating layer 8 intended to form the gate insulator
  • the material constituting the hard layer 1 1 must be resistant to oxide etching.
  • the insulating layer 8 may be of any suitable insulating material, for example silicon oxide (SiO 2 ), hafnium oxide (HfO 2 ) or high-K aluminum oxide ("high-K" Al 2 O 3 ).
  • Other metals, such as tungsten, can also be used to form gate materials (WSi, Ti, W, WN, Ta, TaN ).
  • the mask is then formed in layers 11 and 12, for example by photolithography and etching.
  • This photolithography is the only critical photolithography (that is to say, to obtain patterns of very small dimensions, for example of the order of 10 nm) of the process.
  • Its alignment does not pose any particular problem and can be realized in a standard way, insofar as the dimensions of the active zone 5 on which the grid must be formed are large compared to the length of the grid to be formed.
  • an alignment difference of the order of 30 nm remains tolerable for a gate length of the order of 10 nm for dimensions of the active zone of the order of 300 nm.
  • the layers 9 and 10 of the gate stack are etched using the hard mask, which is preserved, so as to obtain, above the gate insulator 8, a gate stack, of desired shape, having at least one hard layer at its upper part. It is then possible to implement extensions, with or without spacers (not shown).
  • lateral spacers 13 made of insulating material are formed around the gate stack, for example by deposition and etching.
  • the insulating material is preferably the same as that used for the hard mask, for example nitride.
  • the stack of grid is then completely encapsulated in nitride (layer 11 of the mask and spacers 13) and forms the first grid 7, illustrated, in plan view, in FIG.
  • the transistor channel 2a of length I 1 is then delimited by etching of the insulating layer 8 and of the layer 2, using the first gate 7 as the etching mask, that is to say its upper hard layer 11 and its lateral spacers 13.
  • the same mask is used to burn, at least in part, the buried insulation 3.
  • the buried insulation 3 is eliminated only on a part of its thickness. There remains therefore a thin layer not etched 3a of buried insulator, surmounted, under the mask only, a stud 3b projecting, width I and height h.
  • the buried insulator is preferably etched over a height h of the order of 150 nm.
  • the stud 3b is thus disposed under the channel 2a, while in the isolation zone 6, the stud 3b is arranged directly under the gate insulator.
  • This pad 3b delimits a space, which will be used later to form a cavity for the encrustation of an upper grid, after elimination of the first substrate 1 and the buried insulator 3.
  • the implantation and the improvement of the electrical properties of extensions can possibly be carried out at this stage, for example by SiGe epitaxy at the edge of the channel.
  • source and drain zones are then delimited by deposition of a boundary layer.
  • a insulator 16 preferably SiO 2
  • the insulator 16 is then removed in the active zone 5, for example by photolithography and etching with a nitride stop (FIG. 14). Insulation 16 then covers the entire insulation zone 6.
  • the nitride barrier layer 14 and the thin sub-layer 15 are then removed in the active zone 5 and a boundary layer 17 is deposited on the assembly, in the active and insulation zones (FIG. 14), and comes directly into contact with the side walls of the channel 2a.
  • the delimiting layer 17 is made of a material having an etching selectivity (by chemical etching, plasma or chemical-mechanical polishing) that is significant with respect to the material constituting the barrier layer 14, these two materials having a significant etching selectivity by with respect to the silicon oxide constituting the insulator 16.
  • the delimiting layer 17 is preferably constituted by a semiconductor material such as silicon, germanium or silicon-germanium alloys, for example amorphous silicon, polysilicon, or conductor, such as titanium nitride (TiN).
  • the barrier and delimitation layers may also be constituted by nitrides of different stoichiometries, making it possible to obtain a difference in etching speed during etching, for example Si 3 N 4 SiN.
  • the delimitation layer 17 is silicon, it can be formed by non-selective epitaxy or LPCVD deposit. Its thickness is, for example, of the order of 20 nm. In the advantageous case, where the delimitation layer 17 is deposited by non-selective epitaxy, the deposited silicon is monocrystalline in contact with the channel, there is then continuity of the mesh. crystalline between the channel and this portion of the delimiting layer 17, and polycrystalline or amorphous elsewhere. The deposition conditions of the epitaxial process will define whether the deposition will be amorphous or polycrystalline outside the channel contact zone. The crystallinity of layer 17, out of these monocrystalline portions, is not specifically controlled. The thickness of the boundary layer outside the single crystal zones is, ideally, between 5 and 10 nm.
  • two cuvettes 18a and 18b delimited by the delimiting layer 17 have thus been formed in the active zone around the first gate 7. They delimit the future source and drain zones of the transistor.
  • the assembly is then encapsulated in silicon oxide 19, and the upper part of the silicon delimiting layer 17 is removed by chemical mechanical polishing with a stop on the hard nitride layer 11 located above the first one. grid 7 in the active zone,
  • the assembly is then glued on a second substrate 20 and returned.
  • This bonding and reversing step is, conventionally, carried out by depositing a layer of silicon oxide (SiO 2 ) on the assembly, oxide-oxide bonding on a transfer substrate 20 provided with an oxide layer.
  • the two oxide layers thus bonded constitute a buried insulating layer 21 of the second substrate 20 (FIG. 17).
  • the bonding interface is preferably at least 350 nm from the upper layers 15 and 17. This relatively large distance makes it possible to prevent imperfections in the bonded surface from affecting the transistor and that this interface risks being peeled off when a later step.
  • the first substrate 1 is then removed.
  • the buried insulator 3 associated with the first substrate is eliminated by etching (FIGS. 18 and 19), together with the thin layer 15 of HTO of the insulating zone 6.
  • the upper part of the transistor is then constituted by the stop layer 14 in the isolation zone 6 and by the delimiting layer 17 in the active zone.
  • the channel 2a in the active zone 5 At the level of the gate, it is surmounted by the channel 2a in the active zone 5.
  • a gate cavity (22) for the second gate is thus delimited by the boundary layer ( 17) above the first gate (7), i.e. above the channel 2a in the active area and directly above the gate insulator 8 in the isolation area.
  • a layer 23 constituting the second gate insulator is then deposited at the bottom of the gate cavity 22.
  • the insulating layer 23 HfO 2 for example
  • Lateral internal spacers 24 are then formed in the grid cavity 22. These internal spacers 24 delimit the length of the second grid (upper grid). Their thickness is adjusted so that the upper grid has the same size as the lower grid, it could be measured before bonding and reversal.
  • the gate materials consist of a layer 25 made of titanium nitride (TiN) deposited under a polysilicon layer 26.
  • the grid materials of the upper grid may, for some applications, be different from the grid materials of the lower grid. In this case, the asymmetry of the gates makes it possible, for example, to adjust the threshold voltage of the transistor.
  • a chemical mechanical polishing with selective stop on nitride then makes it possible to isolate the upper grids of adjacent transistors formed simultaneously.
  • the small thickness of the delimiting layer 17 in the active zone with respect to the thickness of the barrier layer 14 in the isolation zone allows the delimitation layer 17 to be eliminated at the upper part of the active zone. .
  • the barrier layer 14 has a thickness sufficient to not be completely eliminated during polishing.
  • the thinned-out barrier layer 14 covers the insulation zone, whereas the encapsulation oxide 19 filling the wells 18a and 18b is flush in the zone. active.
  • the remaining portions of the boundary layer 17 constitute a vertical partition wall between the active and insulating areas and encapsulate the lower and upper grids.
  • the source and the drain are then made in the source and drain zones delimited by the cups 18a and 18b.
  • the oxide 19 filling the wells 18a and 18b delimiting the source and drain zones is etched, at least in part (FIG 24), while the zone 18 insulation remains protected by the barrier layer 14 and the vertical partition walls constituted by the boundary layer 17 of amorphous silicon or polysilicon.
  • the engraving must be deep enough to discover the channel 2a.
  • the portions of the delimiting layer 17 discovered during the etching of the silicon oxide 19 are silicided.
  • This is particularly the case of the parts in contact with the upper gate, the channel 2a and at least a portion of the lower gate.
  • the upper gate comprises visible polysilicum as gate material (layer 26), this is simultaneously silicided. It is important to emphasize that the silicide layer is located on the flanks of the canal. In some embodiments, the silicide layer is located under all or part of the spacers (24, 13).
  • platinum silicide will penetrate under the spacers (24, 13) themselves of length equivalent to that of the grid, c ' that is, of the order of 10 nm.
  • Source and drain materials are then deposited on the assembly.
  • they consist of a sublayer 27 of titanium nitride (TiN), on which is deposited a layer 28, which is thicker, made of tungsten (W) or of a tungsten-silicon alloy (WSi), in the case where the source and the drain are metallic.
  • the delimiting layer 17 having been preferentially deposited to ensure the crystallographic continuity with the channel on its portion in contact with the channel and to form a continuous film in each source and drain zone, it follows that this configuration , particularly advantageous, ensures good electrical contact between the future source and drain electrodes and the channel. Indeed there is still continuity of the delineation mark 17 newly silicide with the channel 2a and at a single and there is no insulating interface between the channel 2a, and the source electrodes and drain. Under these conditions, the access resistance is optimized.
  • a chemical-mechanical polishing with a stop on nitride then makes it possible to eliminate the source and drain materials in the isolation zone (on the stop 14) and on the upper gate in the active area, thus separating the source of the drain. Reversals of ⁇ contact grid and source / drain are then carried out in conventional manner.
  • An additional photolithography may optionally be used to form independent contacts on the lower and upper grids, so as to allow independent control of the two grids.
  • the upper grid may be metallic.
  • the upper grid, the source and the drain can be simultaneously filled with the same materials.
  • the process is then unchanged until the step illustrated in Figure 20.
  • the polysilicon (layer 17) is silicided and metal layers 27 (TiN) and 28 (W or WSi) constituting the gate materials , source and drain are successively deposited on the set ( Figure 29).
  • Chemical-mechanical polishing with a nitride stop separates the gate, the drain and the source as shown in FIG.
  • the buried insulator 3 can be completely removed except for the pads located under the grid 7.
  • the stop layer 14 is preferably a 10nm thick nitride layer Si 3 N 4 and the boundary layer 17 a 20nm thick layer of SiN.
  • the boundary layer 17 made of SiN is etched on the uncovered side walls of the cuvettes, thus exposing the channel 2a.
  • the source and the drain may be made by epitaxial silicon from the channel 2a.
  • the first gate (7) formed on a semiconductor-on-insulator substrate, is surmounted by a hard layer (1 1) intended to serve as an etching mask for delimiting the channel (2a) and a pin (3b) which delimits a space used later to form a grid cavity (22).
  • the second gate is formed in the gate cavity (22).
  • the drain and source zones are delimited before reversal and bonding by a delimiting layer (17), preferably amorphous silicon or polysilicon.

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Abstract

Une première grille, formée sur un substrat, est surmontée par une couche dure (11 ), destinée, avec de premiers espaceurs (13) entourant la première grille, à servir de masque de gravure pour délimiter le canal (2a) et un plot qui délimite un espace utilisé, ultérieurement, pour former une cavité de grille (22). La couche dure est, de préférence, en nitrure de silicium. Avant retournement et collage, une couche de délimitation (17), de préférence en silicium amorphe ou en polysilicium, est formée pour délimiter des zones de drain et de source. Après retournement et collage de l'ensemble sur un second substrat (20), une seconde grille est formée dans la cavité de grille (22). Ensuite, la siliciuration, au moins partielle, de la couche de délimitation (17) est réalisée avant la réalisation des électrodes de source et drain en métal.

Description

Procédé de réalisation d'un transistor à effet de champ à grilles auto- alignées
Domaine technique de l'invention
L'invention concerne un procédé de fabrication d'un transistor à effet de champ, de structure planaire, à double grilles auto-alignées de part et d'autre d'un canal et des électrodes de source et de drain, comportant la formation de la première grille, sur un premier substrat, de type semi-conducteur sur isolant, le dépôt, sur la première grille, d'une couche dure, destinée à servir de masque de gravure pour délimiter le canal et un plot qui délimite un espace utilisé, ultérieurement, pour former une cavité de grille, le retournement et collage de l'ensemble sur un second substrat et la formation de la seconde grille dans la cavité de grille, des étapes photolithographiques relatives à la définition des grilles, des zones source et drain et du canal étant toutes réalisées avant le collage.
État de la technique
II existe divers procédés de fabrication de transistors double grille à effet de champ (DGFET) à structure planaire. Dans ce type de transistor, de préférence fabriqué sur un substrat de type silicium sur isolant (SOI), des première et seconde grilles sont respectivement disposées de part et d'autre d'un canal, parallèlement au substrat.
Une première technique connue utilise essentiellement le collage et le transfert de couches. À titre d'exemple, dans le document WO-A-03/103035, la grille inférieure est d'abord formée sur un premier substrat de type SOI. Cette grille inférieure est ensuite utilisée comme masque pour la réalisation du canal. Après retournement et collage d'un second substrat, une zone active est définie par photolithographie et gravure au-dessus du canal et de la grille inférieure. Puis, des espaceurs latéraux internes sont formés dans la zone active, avant formation de la grille supérieure, dont ils contrôlent la largeur. Ce procédé de fabrication présente notamment les inconvénients suivants :
- L'élimination sélective, après retournement et collage, du bloc de silicium massif du premier substrat avec arrêt sur une couche de polysilicium non dopé est difficile car les deux matériaux ont des propriétés physicochimiques très proches.
- Le contact latéral drain-canal ou source-canal est l'un des points faibles de ce procédé. En effet, suite à la désoxydation de la cavité dans laquelle le drain ou la source doit être formé, le dépôt de l'isolant de grille et, dans le pire des cas, de l'espaceur interne en nitrure peut venir obstruer partiellement la future zone de contact drain-canal ou source-canal. L'isolant de grille et/ou le nitrure peuvent donc empêcher la connexion drain-canal ou source-canal.
- Les dimensions de la zone active finale sont définies par photolithographie et gravure, après le collage qui génère des déformations mécaniques du substrat, ce qui augmente l'incertitude de l'alignement de la zone active avec les grilles.
- L'élimination du court-circuit entre la source et le drain après leur formation simultanée par dépôt n'est pas clairement définie.
Dans le brevet US 636465, un canal en silicium suspendu est tout d'abord formé entre des zones de source et de drain. Les grilles supérieure et inférieure sont ensuite définies par photolithographie. Ce procédé de fabrication présente notamment les inconvénients suivants : - Les deux grilles sont de taille différente. En effet, la longueur de la grille inférieure est égale à la différence entre la distance séparant le drain et la source et deux fois l'épaisseur de l'isolant de grille, tandis que la longueur de la grille supérieure est déterminée par le masque utilisé lors de la lithographie des grilles.
- Les deux grilles ne sont pas réellement auto-alignées. En effet, si la lithographie du niveau grille est fortement décalée par rapport la lithographie préalable du niveau du drain et de la source, le recouvrement des grilles peut ne pas être total. Le centrage des deux grilles, reposant sur l'alignement de deux niveaux de photolithographie, est d'autant plus difficile que les dimensions sont plus petites, notamment lorsque la longueur de grille est inférieure à 20nm, par exemple de l'ordre de 10nm.
- La source et le drain ne sont isolés des grilles que par une couche d'isolant de grille, sans possibilité de former des espaceurs, ce qui implique de fortes capacités parasites entre les grilles et la source et entre les grilles et le drain.
- Les grilles ne peuvent être polarisées indépendamment car elles forment en pratique une structure de grille unique entourant tout le canal et non deux grilles isolées l'une par rapport à l'autre.
- La distance entre les zones de source et de drain formées par photolithographie et, en conséquence, les longueurs de grilles, sont difficiles à réduire par les méthodes classiques de lithographie haute résolution avec masque électronique (ebeam) ou de photolithographie, dans laquelle la précision est limitée par la résolution du masque associé. Ainsi, pour de très petites longueurs de grille, par exemple de l'ordre de 10nm, ce procédé de fabrication implique la réalisation de deux photolithographies, qui sont toutes deux critiques dans la mesure où elles doivent permettre d'obtenir des motifs de très petites dimensions, avec des critères d'alignement sévères entre ces deux niveaux de photolithographie.
Dans le document FR-A-2829294, la grille supérieure est utilisée comme masque pour la réalisation du canal et de la grille inférieure. De multiples espaceurs protègent la grille supérieure lors de la gravure du canal, le canal lors de la gravure de la grille inférieure et isolent la grille inférieure de la source et du drain. Ce procédé présente notamment les inconvénients suivants :
- Les deux grilles sont de taille différente. - La taille de la grille arrière, formée par gravure latérale, est très difficile à contrôler. En effet, la mesure de la longueur de la grille inférieure n'est possible que par un contrôle destructif.
Le brevet US 2006/022264 décrit la réalisation d'un transistor à double grilles auto-alignées, avec retournement et collage d'une première grille sur un second substrat, sans photolithographie après collage avec des zones de source et de drain en matériau semi-conducteur siliciuré.
Objet de l'invention
L'invention a pour but un procédé ne présentant pas ces inconvénients pour la fabrication d'un transistor double grille à effet de champ à structure planaire, dans lequel les grilles sont auto-alignées et de même taille.
Selon l'invention, ce but est atteint par les revendications annexées et plus particulièrement par le fait que les électrodes de source et drain étant métalliques, le procédé de fabrication comporte postérieurement au collage, la siliciuration au moins partielle des couches effectuant la liaison électrique entre la portion de canal située entre les grilles auto-alignées et les futures électrodes de source et de drain, puis le dépôt d'un métal pour former les électrodes de source et de drain..
Selon un développement de l'invention, le procédé comporte successivement
- la formation, sur le premier substrat comportant une couche d'isolant enterré, d'une première couche en matériau semiconducteur, dans laquelle sera formé le canal, - la subdivision en une zone d'isolation et une zone active par délimitation latérale de la zone active dans la première couche en matériau semiconducteur,
- la réalisation, sur une partie de chacune desdites zones, d'un empilement de grille destiné à former la première grille et comportant, à sa partie supérieure, au moins ladite couche dure,
- la formation de premiers espaceurs latéraux, en matériau isolant, autour de l'empilement de grille,
- la gravure de la première couche en matériau semiconducteur et, au moins en partie, de la couche d'isolant enterré, avec utilisation de la couche dure de l'empilement de grille et des premiers espaceurs comme masque de gravure,
- le recouvrement de toute la zone d'isolation par un isolant,
- la délimitation de zones de source et de drain par dépôt d'une couche de délimitation, - le collage de l'ensemble sur un second substrat et son retournement,
- l'élimination du premier substrat et de la première couche d'isolant enterré, de manière à former, pour la seconde grille, ladite cavité de grille délimitée par la couche de délimitation au-dessus de la première grille,
- le dépôt d'une couche d'isolant de grille au fond de la cavité de grille, - la réalisation d'espaceurs internes latéraux dans la cavité de grille,
- la réalisation de la seconde grille dans la cavité de grille et
- la réalisation de la source et du drain dans les zones de source et de drain.
Description sommaire des dessins
D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels : Les figures 1 à 7, 9 à 15, 17, 18, 21 , 22 et 24 à 26 illustrent, en coupe, le transistor aux diverses étapes successives d'un mode particulier de réalisation du procédé selon l'invention.
Les figures 8, 16, 19, 23 et 27 représentent respectivement, en vue de dessus, le dispositif selon les figures 7, 15, 18, 22 et 26.
Les figures 28 à 30 illustrent les étapes de formation de la grille supérieure, de la source et du drain dans une variante de réalisation avec une grille supérieure métallique.
Description de modes particuliers de réalisation
Comme représenté à la figure 1 , la fabrication du transistor à effet de champ utilise, de manière classique, un substrat de base constitué par la formation, sur un premier substrat 1 , constituant un substrat mécanique de support, d'un film 2 de matériau conducteur sur isolant enterré 3. Le premier substrat
1 est, par exemple, en silicium massif, et le film 2 constitué par une couche mince (par exemple de 50 à 200nm d'épaisseur) en silicium, en germanium ou en SiGe, de manière à former un substrat de base de type silicium sur isolant (SOI), germanium sur isolant (GeOI) ou SiGe sur isolant (SiGeOI). L'isolant enterré 3 est, par exemple, constitué par une couche d'oxyde enterré de 100 à 400nm d'épaisseur. Ce substrat de base, disponible commercialement, n'est pas nécessairement réalisé lors de la fabrication du transistor.
Le film 2 est ensuite, de préférence, aminci, classiquement par oxydation (formation d'une couche d'oxyde 4, comme représenté à la figure 2) et désoxydation (comme représenté à la figure 3). Pour des longueurs de grilles inférieures à 20nm, avec un isolant de grille ayant une épaisseur électrique ou EOT ("équivalent oxide thickness") équivalente à 1 nm, l'épaisseur du film
2 est, de préférence, comprise entre 5 et 10nm après amincissement. Une zone active 5 du transistor est ensuite délimitée latéralement (figures 4 et 8) dans le film 2, de manière classique. Cette délimitation est, par exemple, obtenue par photolithographie (dépôt d'une couche en résine sur la couche 4, formation d'un masque correspondant à la zone active dans la couche en résine) puis gravure jusqu'à l'isolant 3 des zones de la couche 4 et du film 2 non recouvertes par le masque en résine et élimination de la couche 4. L'ensemble est ainsi subdivisé en 2 zones : la zone active 5 et une zone d'isolation 6.
Un premier empilement de grille est ensuite réalisé simultanément sur une partie de chacune des zones (voir fig.8), pour former une première grille 7, destinée à constituer la grille inférieure du transistor. Cet empilement de grille est formé, par dépôt et gravure avec un masque dur, par exemple en nitrure, comme illustré aux figures 5 à 7, pour la partie de l'empilement de grille situé sur la zone active 5. Les parties de l'empilement de grille situées sur la zone d'isolation 6 ne sont représentées que sur la figure 8. En vue de dessus, la première grille 7 a sensiblement la forme d'un I, avec une barre centrale qui traverse totalement la zone active 5 et se prolonge dans la zone d'isolation 6. Dans la zone d'isolation, cette barre centrale est éventuellement complétée, à ses extrémités, par deux barres transversales afin de faciliter la prise de contact, indépendamment, sur chaque grille.
Dans le mode de réalisation particulier illustré sur la figure 5, l'empilement est tout d'abord constitué par dépôt successif de :
- une couche isolante 8 destinée à former l'isolant de grille,
- une couche 9 en nitrure de titane (TiN) sous une couche 10 en polysilicium, constituant les matériaux de grille, et
- au moins une couche dure 11 , par exemple en nitrure de silicium, éventuellement formée sur une sous-couche isolante 12, par exemple en HTO ("high température oxide"), pour former le masque dur. Le matériau constituant la couche dure 1 1 doit être résistant aux gravures oxyde.
La couche isolante 8 peut être en tout matériau isolant approprié, par exemple en oxyde de silicium (SiO2), en oxyde d'hafnium (HfO2) ou en oxyde d'aluminium high-K ("high-K" AI2O3). D'autres métaux, comme le tungstène, peuvent également être utilisés pour former les matériaux de grille (WSi, Ti, W, WN, Ta, TaN...).
Comme représenté à la figure 6, le masque est ensuite formé dans les couches 11 et 12, par exemple, par photolithographie et gravure. Cette photolithographie est la seule photolithographie critique (c'est-à-dire destinée à obtenir des motifs de très petites dimensions, par exemple de l'ordre de 10nm) du procédé. Son alignement ne pose pas de problème particulier et peut être réalisé de manière standard, dans la mesure où les dimensions de la zone active 5 sur laquelle la grille doit être formée sont grandes par rapport à la longueur de la grille à former. À titre d'exemple, un écart d'alignement de l'ordre de 30nm reste tolérable pour une longueur de grille de l'ordre de 10nm pour des dimensions de la zone active de l'ordre de 300nm.
Puis, les couches 9 et 10 de l'empilement de grille sont gravées en utilisant le masque dur, qui est conservé, de manière à obtenir, au-dessus de l'isolant de grille 8, un empilement de grille, de forme désirée, comportant au moins une couche dure à sa partie supérieure. Il est alors possible d'implanter des extensions, avec ou sans espaceurs (non représenté).
Puis, comme représenté à la figure 7, des espaceurs latéraux 13, en matériau isolant, sont formés autour de l'empilement de grille, par exemple par dépôt et gravure. Le matériau isolant est, de préférence, le même que celui utilisé pour le masque dur, par exemple du nitrure. L'empilement de grille est alors totalement encapsulé dans du nitrure (couche 11 du masque et espaceurs 13) et forme la première grille 7, illustrée, en vue de dessus, à la figure 8.
Comme représenté à la figure 9, le canal 2a du transistor, de longueur I1 est ensuite délimité par gravure de la couche isolante 8 et de la couche 2, en utilisant comme masque de gravure la première grille 7, c'est-à-dire sa couche dure supérieure 11 et ses espaceurs latéraux 13. Le même masque est utilisé pour graver, au moins en partie, l'isolant enterré 3. Sur la figure 10, l'isolant enterré 3 n'est éliminé que sur une partie de son épaisseur. Il reste donc une fine couche non gravée 3a d'isolant enterré, surmontée, sous le masque uniquement, d'un plot 3b en saillie, de largeur I et de hauteur h. Pour une hauteur de grille courante de 50nm, l'isolant enterré est, de préférence, gravé sur une hauteur h de l'ordre de 150nm. Dans la zone active 5, le plot 3b est ainsi disposé sous le canal 2a, tandis que dans la zone d'isolation 6, le plot 3b est disposé directement sous l'isolant de grille. Ce plot 3b délimite un espace, qui sera utilisé ultérieurement pour former une cavité pour l'incrustation d'une grille supérieure, après élimination du premier substrat 1 et de l'isolant enterré 3.
L'implantation et l'amélioration des propriétés électriques d'extensions peuvent éventuellement être réalisées à cette étape, par exemple par épitaxie de SiGe en bord de canal.
Après recouvrement de toute la zone d'isolation par un isolant, des zones de source et de drain sont ensuite délimitées par dépôt d'une couche de délimitation.
Dans le mode de réalisation particulier représenté aux figures 11 à 16, une couche d'arrêt 14, de préférence en nitrure épais (par exemple 100nm) est déposée, de préférence sur une très fine sous-couche d'oxyde 15 (HTO par exemple), sur la totalité du composant, recouvrant ainsi la grille 7 et ses espaceurs 13 ainsi que l'isolant enterré 3 restant (figure 11 ), aussi bien dans la zone active 5 que dans la zone d'isolation 6. Puis, un isolant 16 (de préférence SiO2) est déposé de manière à encapsuler l'ensemble ainsi formé, après polissage mécano-chimique avec arrêt sur nitrure (figure 12). L'isolant 16 est ensuite éliminé dans la zone active 5, par exemple par photolithographie et gravure avec arrêt sur nitrure (figure 14). L'isolant 16 recouvre alors la totalité de la zone d'isolation 6.
La couche d'arrêt en nitrure 14 et la fine sous-couche 15 sont ensuite éliminées dans la zone active 5 et une couche de délimitation 17 est déposée sur l'ensemble, dans les zones active et d'isolation (figure 14), et vient directement en contact avec les parois latérales du canal 2a. La couche de délimitation 17 est réalisée en un matériau ayant une sélectivité de gravure (par gravure chimique, plasma ou polissage mécano-chimique) significative par rapport au matériau constituant la couche d'arrêt 14, ces deux matériaux ayant une sélectivité de gravure significative par rapport à l'oxyde de silicium constituant l'isolant 16. Pour une couche d'arrêt 14 en nitrure de silicium, la couche de délimitation 17 est, de préférence, constituée par un matériau semi-conducteur comme le silicium, le germanium ou des alliages de silicium-germanium, par exemple le silicium amorphe, le polysilicium, ou conducteur, comme le nitrure de titane (TiN). Les couches d'arrêt et de délimitation peuvent également être constituées par des nitrures de stoechiométries différentes, permettant d'obtenir un écart de vitesse d'attaque lors d'une gravure, par exemple Si3N4 SiN.
Dans le cas où la couche de délimitation 17 est en silicium, elle peut être formée par épitaxie non sélective ou dépôt LPCVD. Son épaisseur est, par exemple, de l'ordre de 20nm. Dans le cas, avantageux, où la couche de délimitation 17 est déposée par épitaxie non sélective, le silicium déposé est monocristallin au contact avec le canal, il y a alors continuité de la maille cristalline entre le canal et cette portion de la couche de délimitation 17, et polycristallin ou amorphe ailleurs. Les conditions de dépôt du procédé d'épitaxie vont définir si le dépôt sera amorphe ou polycristallin hors de la zone de contact avec le canal. La cristallinité de la couche 17, hors de ces portions monocristalline, n'est pas spécifiquement contrôlée. L'épaisseur de la couche de délimitation hors des zones monocristallines est, idéalement, comprise entre 5 et 10 nm.
Comme représenté aux figures 14 à 16, deux cuvettes 18a et 18b, délimitées par la couche de délimitation 17 ont ainsi été formées dans la zone active autour de la première grille 7. Elles délimitent les futures zones de source et de drain du transistor. L'ensemble est ensuite encapsulé dans de l'oxyde de silicium 19, et la partie supérieure de la couche de délimitation en silicium 17 est éliminée par polissage mécano-chimique avec arrêt sur la couche dure de nitrure 11 située au-dessus de la première grille 7 dans la zone active,
(figure 15). Un court-circuit potentiel entre la source et le drain est ainsi éliminé.
Toutes les étapes de photolithographie critiques sont désormais terminées. L'ensemble est alors collé sur un second substrat 20 et retourné. Cette étape de collage et retournement est, classiquement, réalisée par dépôt d'une couche d'oxyde de silicium (SiO2) sur l'ensemble, collage oxyde-oxyde sur un substrat de report 20 muni d'une couche d'oxyde. Les deux couches d'oxyde ainsi collées constituent une couche d'isolant enterré 21 du second substrat 20 (figure 17). L'interface de collage est de préférence au moins à 350nm des couches supérieures 15 et 17. Cette distance relativement importante permet d'éviter que des imperfections de la surface collée n'affectent le transistor et que cette interface risque de se décoller lors d'une étape ultérieure. Le premier substrat 1 est ensuite retiré. Puis, l'isolant enterré 3 associé au premier substrat est éliminé par gravure (figures 18 et 19), en même temps que la fine couche 15 en HTO de la zone d'isolation 6. Autour de la grille 7, la partie supérieure du transistor est alors constituée par la couche d'arrêt 14 dans la zone d'isolation 6 et par la couche de délimitation 17 dans la zone active. Au niveau de la grille, celle-ci est surmontée par le canal 2a dans la zone active 5. Comme représenté sur les figures 18 et 19, une cavité de grille (22) pour la seconde grille est ainsi délimitée par la couche de délimitation (17) au-dessus de la première grille (7), c'est-à-dire au-dessus du canal 2a dans la zone active et directement au-dessus de l'isolant de grille 8 dans la zone d'isolation.
Une couche 23, constituant le second isolant de grille, est ensuite déposée au fond de la cavité de grille 22. Dans le mode de réalisation particulier de la figure 20, la couche 23 d'isolant (HfO2 par exemple) est déposée sur l'ensemble. Des espaceurs internes latéraux 24 sont ensuite formés dans la cavité de grille 22. Ces espaceurs internes 24 délimitent la longueur de la seconde grille (grille supérieure). Leur épaisseur est ajustée pour que la grille supérieure ait la même dimension que la grille inférieure, celle-ci ayant pu être mesurée avant collage et retournement.
La seconde grille ou grille supérieure est alors réalisée dans la cavité de grille (22). Dans le mode de réalisation particulier illustré aux figures 21 et 22, les matériaux de grille sont constitués par une couche 25 en nitrure de titane (TiN) déposée sous une couche 26 en polysilicium. Les matériaux de grille de la grille supérieure peuvent, pour certaines applications, être différents des matériaux de grille de la grille inférieure. Dans ce cas, l'asymétrie des grilles permet, par exemple, d'ajuster la tension de seuil du transistor.
Un polissage mécano-chimique avec arrêt sélectif sur nitrure (couche d'arrêt 14) permet alors d'isoler les grilles supérieures de transistors adjacents formés simultanément. La faible épaisseur de la couche de délimitation 17 dans la zone active par rapport à l'épaisseur de la couche d'arrêt 14 dans la zone d'isolation permet l'élimination de la couche de délimitation 17 à la partie supérieure de la zone active. Dans la zone d'isolation, la couche d'arrêt 14 a une épaisseur suffisante pour ne pas être éliminée totalement lors du polissage. Comme représenté aux figures 22 et 23, autour de la grille supérieure, la couche d'arrêt 14, amincie, recouvre alors la zone d'isolation, tandis que l'oxyde d'encapsulation 19 remplissant les cuvettes 18a et 18b affleure dans la zone active. Les parties restantes de la couche de délimitation 17 constituent une paroi de séparation verticale entre les zones active et d'isolation et encapsulent les grilles inférieure et supérieure.
La source et le drain sont ensuite réalisés dans les zones de source et de drain délimitées par les cuvettes 18a et 18b. Dans le mode de réalisation particulier illustré aux figures 24 à 27, l'oxyde 19 remplissant les cuvettes 18a et 18b délimitant les zones de source et de drain est gravé, au moins en partie (fig. 24), tandis que la zone d'isolation reste protégée par la couche d'arrêt 14 et les parois de séparation verticales constituées par la couche de délimitation 17 en silicium amorphe ou en polysilicium. La gravure doit être suffisamment profonde pour découvrir le canal 2a.
Ensuite, dans une étape de siliciuration (fig.25), les parties de la couche de délimitation 17 découvertes lors de la gravure de l'oxyde de silicium 19 sont siliciurées. C'est en particulier le cas des parties en contact avec la grille supérieure, le canal 2a et au moins une partie de la grille inférieure. Dans la mesure où la grille supérieure comporte du polysilicum apparent comme matériau de grille, (couche 26) celui-ci est siliciuré simultanément. Il est important de souligner le fait que la couche de siliciuré est située sur les flancs du canal. Dans certains modes de réalisation, la couche de siliciure est située sous tout ou partie des espaceurs (24, 13). Par exemple entre 3 et 6 nm de platine sont déposés pour former de manière connue 10nm de siliciure de platine ainsi, le siliciure de platine va pénétrer sous les espaceurs (24, 13) eux mêmes de longueur équivalente à celle de la grille, c'est-à-dire, de l'ordre de 10 nm.
Des matériaux de source et de drain sont ensuite déposés sur l'ensemble. Sur la figure 25, ils sont constitués par une sous-couche 27 en nitrure de titane (TiN), sur laquelle est déposée une couche 28, plus épaisse, en tungstène (W) ou en alliage de tungstène et de silicium (WSi), dans le cas où la source et le drain sont métalliques.
La couche de délimitation 17 ayant été, préférentiellement, déposée de façon assurer la continuité cristallographique avec le canal sur sa portion en contact avec le canal et ainsi qu'à former un film continu dans chaque zone source et drain, il en résulte que cette configuration, particulièrement avantageuse, permet d'assurer un bon contact électrique entre les futures électrodes de source et de drain et le canal. En effet il y a toujours continuité de la coche de délimitation 17 nouvellement siliciurée avec le canal 2a et à lors d'un unique et il n'y a pas d'interface isolante entre le canal 2a, et les électrodes de source et drain. Dans ces conditions, la résistance d'accès est optimisée.
Comme représenté aux figures 26 et 27, un polissage mécano-chimique avec arrêt sur nitrure (arrêt sur la couche d'arrêt 14) permet ensuite d'éliminer les matériaux de source et de drain dans la zone d'isolation (sur la couche d'arrêt 14) et sur la grille supérieure dans la zone active, séparant ainsi la source du drain. Les reprises de^ contact grille et source/drain sont ensuite réalisées de manière classique. Une photolithographie supplémentaire peut éventuellement être utilisée pour former des contacts indépendants sur les grilles inférieure et supérieure, de manière à permettre un contrôle indépendant des deux grilles.
Dans une variante de réalisation, la grille supérieure peut être métallique. Dans ce cas, la grille supérieure, la source et le drain peuvent être remplis simultanément par les mêmes matériaux. Le procédé est alors inchangé jusqu'à l'étape illustrée à la figure 20. Puis, après polissage mécano- chimique avec arrêt sur la couche d'arrêt 14, c'est-à-dire arrêt sur nitrure (fig. 28) comme sur la figure 22 et gravure partielle de l'oxyde 19 pour former des cuvettes comme sur la figure 24, le polysilicium (couche 17) est siliciuré et des couches métalliques 27 (TiN) et 28 (W ou WSi) constituant les matériaux de grille, de source et de drain sont successivement déposées sur l'ensemble (figure 29). Un polissage mécano-chimique avec arrêt sur nitrure permet de séparer la grille, le drain et la source comme illustré sur la figure 30.
Dans une autre variante de réalisation, lors de la gravure représentée à la figure 10, l'isolant enterré 3 peut être totalement supprimé à l'exception des plots situés sous la grille 7.Le procédé de fabrication reste ensuite inchangé jusqu'à l'étape représentée à la figure 24. Cependant, la couche d'arrêt 14 est alors de préférence une couche de 10nm d'épaisseur en nitrure Si3N4 et la couche de délimitation 17 une couche de 20nm d'épaisseur en SiN. De plus, après formation des cuvettes 18a et 18b délimitant les zones de source et de drain, (figure 24) la couche de délimitation 17 en SiN est gravée sur les parois latérales découvertes des cuvettes, mettant ainsi à découvert le canal 2a. Les étapes de fabrication suivantes sont inchangées. Dans une autre variante de réalisation, après formation des cuvettes 18a et 18b et gravure de la couche de délimitation 17 dans les parties découvertes, la source et le drain peuvent être réalisés par épitaxie de silicium à partir du canal 2a.
Dans tous les cas, la première grille (7), formée sur un substrat de type semiconducteur sur isolant, est surmontée par une couche dure (1 1 ), destinée à servir de masque de gravure pour délimiter le canal (2a) et un plot (3b) qui délimite un espace utilisé, ultérieurement, pour former une cavité de grille (22). Après retournement et collage de l'ensemble sur un second substrat (20), la seconde grille est formée dans la cavité de grille (22). Les zones de drain et de source sont délimitées avant retournement et collage par une couche de délimitation (17), de préférence en silicium amorphe ou en polysilicium.

Claims

Revendications
1. Procédé de fabrication d'un transistor à effet de champ, de structure planaire, à double grilles auto-alignées de part et d'autre d'un canal et des électrodes de source et de drain, comportant la formation de la première grille (7), sur un premier substrat, de type semi-conducteur sur isolant, le dépôt, sur la première grille, d'une couche dure (11), destinée à servir de masque de gravure pour délimiter le canal (2a) et un plot (3b) qui délimite un espace utilisé, ultérieurement, pour former une cavité de grille (22), le retournement et collage de l'ensemble sur un second substrat (20) et la formation de la seconde grille dans la cavité de grille (22), des étapes photolithographiques relatives à la définition des grilles, des zones source et drain et du canal étant toutes réalisées avant le collage, procédé caractérisé en ce que les électrodes de source et drain étant métalliques, il comporte postérieurement au collage, la siliciuration au moins partielle des couches (2a, 17) effectuant la liaison électrique entre la portion de canal (2a) située entre les grilles auto-alignées (7, 26) et les futures électrodes de source et de drain, puis le dépôt d'un métal pour former les électrodes de source et de drain.
2. Procédé selon la revendication 1 , caractérisé en ce que la délimitation des zones (18a,18b) de source et de drain est réalisée par le dépôt d'une couche de délimitation (17).
3. Procédé selon l'une des revendication 1 et 2, caractérisé en ce qu'il comporte successivement
- la formation, sur le premier substrat (1 ) comportant une couche d'isolant enterré (3), d'une première couche en matériau semiconducteur (2), dans laquelle sera formé le canal (2a), - la subdivision en une zone d'isolation (6) et une zone active (5) par délimitation latérale de la zone active (5) dans la première couche en matériau semiconducteur (2),
- la réalisation, sur une partie de chacune desdites zones, d'un empilement de grille destiné à former la première grille (7) et comportant, à sa partie supérieure, au moins ladite couche dure (11 ),
- la formation de premiers espaceurs latéraux (13), en matériau isolant, autour de l'empilement de grille,
- la gravure de la première couche en matériau semiconducteur (2) et, au moins en partie, de la couche d'isolant enterré (3), avec utilisation de la couche dure (11 ) de l'empilement de grille et des premiers espaceurs (13) comme masque de gravure,
- le recouvrement de toute la zone d'isolation par un isolant (16),
- la délimitation de zones (18a, 18b) de source et de drain par dépôt d'une couche de délimitation (17),
- le collage de l'ensemble sur un second substrat (20) et son retournement, - l'élimination du premier substrat (1) et de la première couche d'isolant enterré (3), de manière à former, pour la seconde grille, ladite cavité de grille (22) délimitée par la couche de délimitation (17) au-dessus de la première grille (7),
- le dépôt d'une couche d'isolant de grille (23) au fond de la cavité de grille (22),
- la réalisation d'espaceurs internes latéraux (24) dans la cavité de grille (22),
- la réalisation de la seconde grille dans la cavité de grille (22) et - la réalisation de la source et du drain dans les zones de source et de drain.
4. Procédé selon la revendication 3, caractérisé en ce qu'il comporte le dépôt d'une couche d'arrêt (14) avant recouvrement de toute la zone d'isolation (6) par l'isolant (16).
5. Procédé selon la revendication 4, caractérisé en ce que la couche d'arrêt (14) est en nitrure.
6. Procédé selon l'une des revendications 4 et 5, caractérisé en ce que ledit recouvrement de la couche d'isolation comporte l'encapsulation de l'ensemble par une couche isolante (16), et une gravure sélective de ladite couche isolante (16) dans la zone active (5) avec arrêt sur la couche d'arrêt (14).
7. Procédé selon l'une quelconque des revendications 4 à 6, caractérisé en ce que la réalisation de la seconde grille comporte :
- le remplissage de la cavité de grille (22) par au moins un matériau de grille (25, 26),
- un polissage mécano-chimique avec arrêt sélectif sur la couche d'arrêt (14), de manière à éliminer la couche de délimitation (17) sur la zone active (5) et à conserver au moins partiellement la couche d'arrêt dans la zone d'isolation (6).
8. Procédé selon l'une quelconque des revendications 2 à 7, caractérisé en ce que la couche de délimitation (17) est en silicium amorphe ou en polysilicium.
9. Procédé selon l'une quelconque des revendications 3 à 7, caractérisé en ce que, la totalité de la couche d'isolant enterré (3) étant éliminée lors de l'utilisation de la couche dure (11 ) de l'empilement de grille et des premiers espaceurs (13) comme masque de gravure, la couche de délimitation (17) est en nitrure de silicium SiN.
10. Procédé selon l'une quelconque des revendications 3 à 9, caractérisé en ce que les zones (18a, 18b) de source et de drain étant remplies par un isolant d'encapsulation (19) avant le retournement et collage, la réalisation ultérieure de la source et du drain comporte :
- la gravure d'au moins une partie de l'isolant d'encapsulation (19),
- le dépôt de matériaux (27, 28) de source et de drain et - un polissage mécanico-chimique de manière à séparer la source et le drain.
11. Procédé selon l'une quelconque des revendications 3 à 9, caractérisé en ce que la source et le drain sont formés par épitaxie à partir du canal (2a).
12. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que la réalisation de la seconde grille et de la source et du drain comportent :
- le remplissage simultané de la cavité de grille (22) et des zones (18a, 18b) de source et de drain par un matériau métallique et - un polissage mécano-chimique de manière à séparer la seconde grille, la source et le drain.
13. Procédé selon l'une quelconque des revendications 3 à 12, caractérisé en ce que la réalisation de la source et du drain comporte une étape de siliciuration.
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