EP0118828B1 - Befehlsabrufanordnung und -verfahren - Google Patents

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EP0118828B1
EP0118828B1 EP84102099A EP84102099A EP0118828B1 EP 0118828 B1 EP0118828 B1 EP 0118828B1 EP 84102099 A EP84102099 A EP 84102099A EP 84102099 A EP84102099 A EP 84102099A EP 0118828 B1 EP0118828 B1 EP 0118828B1
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EP
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instruction
address
branch instruction
instructions
array
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EP84102099A
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Steven Lee George
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International Business Machines Corp
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
    • G06F9/381—Loop buffering

Definitions

  • the invention relates to an apparatus and a method for fetching instructions according to claims 1 and 3.
  • Processor performance is degraded by storage access conflicts. Memory contention occurs because of various storage accesses for reading instructions and operands and for storing results. These conflicts may be especially noticeable in an attached processor or multiprocessor environment. A significant amount of processor performance degradation caused by storage conflicts is due to instruction fetches. Program loops magnify this problem because these loops often make instruction fetches unnecessarily redundant. Repetitive loops frequently occur in most programs, and as a result, the same set of instructions are executed many times. The instruction fetches or prefetches then become redundant since the information read is the same as that just recently read from storage when the same loop was previously executed.
  • the target address of this branch instruction is latched into a target register.
  • the previous contents of the target register were the target address of the immediately previous branch instruction. This previous target address is shifted from the target register into another register when a new target address is latched into the target register.
  • the source address associated with that branch instruction is stored in a source register.
  • the new target address and the previous target address must be equal (i.e., the same location is being branched to twice). This determination is made by comparing the contents of the target register with the contents of the register housing the previous target address.
  • the second condition which must be met before loop mode is entered is that the source address associated with the branch instruction detected must be within a predetermined range ofthetarget address. This determination is made by subtracting the previous target address from the source address. The higher order bits of the resulting difference (i.e., the size of the loop) are tested for zeroes to ensure the loop size is within the predetermined allowable maximum.
  • loop mode After loop mode is entered instructions cease to be fetched from storage. Instead the current instruction address is compared with the partial instruction addresses which were stored in the look-aside buffer during normal mode operations. If a match is discovered, the instruction is extracted from the look-aside buffer and latched directly into the instruction register. If no match is discovered, loop mode is exited and normal operations are resumed.
  • Loop mode can also be exited when the instruction loop has been passed through. This is determined by comparing the current instruction address with the source address associated with the branch instruction stored in the source register. If the current instruction address is greater than or equal to the source address, loop mode is exited and normal mode operations are resumed.
  • the present invention has several significant advantages over prior instruction fetch apparatuses and methods.
  • the present invention provides for invalidating the contents of the look-aside buffer to prevent errors due to the execution of invalid instructions.
  • the present invention also reduces storage contention while providing efficient management of entry to and exit from loop mode operations.
  • the present invention also significantly enhances processor performance by the integration of a look-aside buffer with a control system capable of exploiting the redundancy inherent in the employment of program loops and it presents the advantage of providing for both the look-aside storage of loop instructions and the efficient control of when and how the look-aside buffer is used to enhance processor performance.
  • a potential program loop 13 is created through the use of a branch instruction 10.
  • Branch instruction 10 has an address 14 and a target address 11.
  • Target address 11 is the address of the next instruction to be executed after the condition required to branch (e.g., cond. low) is met.
  • a source address 12 is also associated with branch instruction 10. If the condition required to branch set forth in branch instruction 10 is not met, program loop 13 is exited.
  • Source address 12 is the address of the instruction following branch instruction 10. Source address 12 is thus the address of the instruction to be executed after program loop 13 is exited due to an unsuccessful branch (i.e., branch condition not met).
  • an instruction counter 20 is employed to store the address of the current instruction.
  • Instruction counter 20 is updated by the central processor (not shown) so that instruction counter 20 contains the address of the current instruction or immediately after update contains the address of the next instruction.
  • Instruction counter 20 detects when the current address stored in instruction counter 20 is a branch instruction address. The target address of this current branch instruction is then latched into new target address register 21. As the current address is latched into register 21, the prior contents of register 21 are shifted into old target address register 24. These prior contents of register 21 are the target address of the immediately previous branch instruction. Immediately after instruction counter 20 is incremented the source address (i.e., branch instruction address plus branch instruction length) associated with the current branch instruction is latched into source address register 22.
  • source address i.e., branch instruction address plus branch instruction length
  • the comparator 25 is used to determine if the first condition is met by comparing the contents of register 21 with the contents of register 24.
  • the subtractor 26 and zero detect 27 determine if the second condition is met by subtracting the contents of register 24 from the contents of register 22. This difference represents the size of the loop associated with the current branch instruction.
  • the higher order bits of this loop size are tested by zero detect 27 for zeroes. This testing ensures that the loop size is within the predetermined allowable range and that the low-order instruction address bits will be unique.
  • Zero detect 27, source address register 22, comparator 23, subtractor 26 and AND gate 29 can be eliminated if all address bits (i.e., high-order as well as low-order) are stored in associativity array 34.
  • the predetermined maximum allowable range between the address of the current branch instruction and the target address of the previous instruction is chosen to maximize overall processor performance. Clearly this range is directly related to the depth of the instruction array 33 and associativity array 34 and to the lengths of instructions.
  • latch 28 When the two conditions necessary to enter loop mode are met, latch 28 is set by the output of AND gate 29. The output of latch 28 is routed to controls (not shown) which cause the data processing system and the look-aside buffer to exit normal mode operations and enter loop mode operations.
  • instructions to be executed are prefetched from storage 30 into instruction buffers 31. These instructions are then latched into instruction register 32 for decoding and further processing. As these instructions are latched into register 32 they are also fed into instruction array 33. No processor time is lost since array 33 is loaded in parallel with the loading of instruction register 32.
  • the low-order address bits of each instruction fed into array 33 are fed from instruction counter 20 into associativity array 34.
  • An incrementing pointer 37 addresses the next available row in both instruction array 33 and associativity array 34. In this mannerthe last K instructions and their addresses are stored in the look-aside buffer (K being the length of instruction array 33 and likewise the maximum number of instructions which can be simultaneously stored in array 33).
  • Valid bit flags 35 correspond to each address stored within array 34.
  • Flags 35 allow all or some of the instructions stored in the look-aside buffer to be invalidated upon the occurrence of certain conditions or events. For example, all the instructions can be invalidated to prevent them from being interpreted as valid usable entries (i.e., a "hit") when: (1) loop mode is exited, (2) an operation result is stored in storage 30 within the current range of instructions stored in the look-aside buffer and/or (3) virtual to real address mapping is changed. Without flags 35 an instruction may be erroneously executed.
  • Loop mode is exited and normal mode resumed when the program loop is passed through. This is detected by comparator 23. Comparator 23 resets latch 28 and causes an exit from loop mode and entry of normal mode when the current instruction address is greater than the source address associated with the current (i.e., new) branch instruction. Put another way, loop mode is exited when the source address of the current branch instruction is less than or equal to the current instruction address.
  • loop mode can be exited upon the occurrence of a "miss". That is, instead of exiting loop mode when the source address of the current branch instruction is less than or equal to the current instruction address as shown in Fig. 2, loop mode is exited when the current instruction address is not stored in the look-aside buffer.
  • This embodiment of the present invention relies on a miss signal generated by comparator 38 to reset latch 28 and thereby effect a return to normal mode operations. This reset technique ensures that loop mode operations continue for as long as the current instruction can be found in array 33.
  • Fig. 4 the reset to normal mode techniques discussed above in conjunction with Figs. 2 and 3 can be combined.
  • the miss signal output of comparator 38 and the output of comparator 23 are fed to OR gate 39.
  • loop mode is exited and normal mode resumed when the current instruction is not stored in array 33 or when the current instruction address is greater than or equal to the source address associated with the current branch instruction.

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Claims (14)

1. Befehlsabrufanordnung für ein Datenverarbeitungssystem, mit einem Ablagepufferspeicher zum Speichern von Befehlen vor ihrer Ausführung, mit einer Steuerschaltung, die mit dem Ablagepufferspeicher verbunden ist, um bei demselben den Schleifenmodus vorzusehen; und die außerdem eine Vergleichsschaltung zum Vergleichen einer neuen mit einer vorhergehenden Befehlsadresse enthält; wobei die Vergleichsschaltung ein erstes Steuersignal vorsieht, wenn die neue und die vorhergehende Befehlsadresse gleich sind, mit einer Schaltung, die mit der Vergleichsschaltung zur Freigabe des Auslesens der Befehle aus dem Ablagepufferspeicher bei Vorliegen des ersten Steuersignals verbunden ist, mit einem Befehlszähler, einem mit dem Befehlszähler verbundenen Ablagepufferspeicher zum Speichern einer bestimmten Höchstzahl von Befehlen vor deren Wiederausführung, einem mit einem Speicher verbundenen Befehlspufferspeicher zum Speichern der von dem Speicher abgerufenen Befehle, mit einem Befehlsregister, das mit dem Befehlspufferspeicher und dem Ablagepufferspeicher verbunden ist, um das Dekodieren und Ausführen von Befehlen zu erleichtern, die vom Befehlspufferspeicher eingehen, wenn sich die Befehlsabrufanordnung im normalen Modus befindet, und die vom Ablagepufferspeicher eingehen, wenn sich die Befehlsabrufanordnung im Schleifenmodus befindet, gekennzeichnet durch
die mit dem Befehlszähler und dem Ablagepufferspeicher verbundene Steuerschaltung, um die Befehlsabrufanordnung entweder in den normalen oder den Schleifenmodus zu schalten; wobei die Steuervorrichtung weiterhin folgendes enthält,
ein neues Zieladressenregister (21) zum Speichern der Zieladresse eines neuen Verzweigungsbefehls,
ein altes Zieladressenregister (24) zum Speichern der Zieladresse eines alten Verzweigungsbefehls,
eine erste Vergleichsschaltung (25), welche mit dem neuen und dem alten Zieladressenregister verbunden ist, um ein erstes Steuersignal vorzusehen, wenn die Zieladresse des neuen Verzweigungsbefehls gleich der Zieladresse des alten Verzweigungsbefehls ist,
ein Quellenadressenregister (22) zum Speichern der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse,
eine Subtraktions- und Nullerkennungsschaltung (26, 27), die mit dem alten Zieladressenregister und dem OueIIenadressenregister verbunden ist, um ein zweites Steuersignal vorzusehen, wenn die Differenz zwischen der Zieladresse des alten Verzweigungsbefehls und der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse innerhalb einer bestimmten Grenze liegt,
eine logische Schaltung (29), die mit der ersten Vergleichsschaltung und der Subtraktions- und Nullerkennungsschaltung verbunden ist, um die Befehlsabrufanordnung in den Schleifenmodus zu schalten, wenn sowohl das erste wie auch das zweite Steuersignal vorliegt und
eine zweite Vergleichsschaltung (23), die mit dem Quellenadressenregister verbunden ist, um die Befehlsabrufanordnung in den Normalmodus zu schalten, wenn die laufende Befehlsadresse größer/gleich der Quellenadresse ist, welche dem neuen Verzweigungsbefehl zugeordnet ist,
wodurch Befehle von dem Speicher abgerufen werden, wenn sich die Befehlsabrufanordnung im Normalmodus befindet, und direkt vom Ablagepufferspeicher, wenn sich die Befehlsabrufanordnung im Schleifenmodus befindet.
2. Befehlsabrufanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Ablagepufferspeicher weiterhin folgendes enthält:
eine Befehlsmatrixanordnung (33) zum Speichern einer bestimmten Höchstzahl von Befehlen, welche während des Normalmodus vom Befehlspufferspeicher im Befehlsregister verriegelt werden,
eine Assoziativmatrixanordnung (34) zum Speichern von Adressbits, welche den in der Befehlsmatrixanordnung gespeicherten Befehlen entsprechen;
eine "gültiges Bitkennzeichen"-Schaltung (35), die mit der Assoziativmatrixanordnung verbunden ist, um die Gültigkeit jeder in der Assoziativmatrixanordnung gespeicherten Adresse zu prüfen,
einen Inkrementierungszeiger (37), der mit der "gültiges Bitkennzeichen"-Schaltung und der Befehlsmatrixanordnung verbunden ist, um einen nächsten Folgeeintrag in der Befehlsmatrixanordnung und der Assoziativmatrixanordnung auszuwählen,
eine dritte Vergleichsschaltung (38), die mit der Assoziativmatrixanordnung verbunden ist, um den Inhalt des Befehlszählers mit den Adressen zu vergleichen, welche in der Assoziativmatrixanordnung gespeichert sind und
eine Trefferlogikschaltung (36), die mit der dritten Vergleichsschaltung und der Befehlsmatrixanordnung verbunden ist, um während des Schleifenmodus einen in der Befehlsmatrixanordnung gespeicherten Befehl in dem Befehlsregister zu verriegeln.
3. Verfahren zum Betrieb einer Befehlsabrufanordnung nach Anspruch 1 oder 2, gekennzeichnet durch folgende Schritte:
Erkennen eines neuen Verzweigungsbefehls,
Verschieben der Zieladresse eines alten Verzweigungsbefehls vom ersten in den zweiten Speicher,
Speichern der Zieladresse des neuen Verzweigungsbefehls in dem ersten Speicher,
Speichern der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse im dritten Speicher,
Vergleichen der Zieladresse des neuen Verzweigungsbefehls mit der Zieladresse des alten Verzweigungsbefehls,
Erzeugen eines ersten Steuersignals, wenn die Zieladresse des neuen Verzweigungsbefehls gleich der Zieladresse des alten Verzweigungsbefehls ist,
Abziehen der Zieladresse des alten Verzweigungsbefehls von der dem neuen Verzweigungsadresse zugeordneten Quellenadresse,
Erzeugen eines zweiten Steuersignals, wenn die Differenz zwischen der Zieladresse des alten Verzweigungsbefehls und der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse innerhalb einer bestimmten Grenze liegt und
Schalten des Datenverarbeitungssystems in den Schleifenmodus, wenn sowohl das erste wie auch das zweite Steuersignal vorliegt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß außerdem folgende Schritte vorgesehen sind:
Vergleichen der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse mit der Adresse des laufenden Befehls und
Schalten des Datenverarbeitungssystems in den Normalmodus, wenn die Adresse des laufenden Befehls größer/gleich der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse ist.
5. Verfahren nach Anspruch 4, gekennzeichnet durch folgende Schritte:
Abrufen auszuführender Befehle aus einem Speicher,
Speichern der Befehle in einem Befehlspufferspeicher,
Verriegeln der Befehle in einem Befehlsregister bei gleichzeitigem Speichern einer bestimmten Höchstzahl der Befehle in einer Befehlsmatrixanordnung,
Speichern von Adressbits, welche der bestimmten Höchstzahl von in der Befehlsmatrixanordnung gespeicherten Befehlen in einer Assoziativmatrixanordnung zugeordnet sind,
Verarbeiten der Befehle durch Auslesen derselben aus dem Befehlsregister,
Erkennen eines neuen Verzweigungsbefehls,
Verschieben der Zieladresse eines alten Verzweigungsbefehls vom ersten in den zweiten Speicher,
Speichern der Zieladresse des neuen Verzweigungsbefehls im ersten Speicher,
Speichern der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse im dritten Speicher,
Vergleichen der Zieladresse des neuen Verzweigungsbefehls mit der Zieladresse des alten Verzweigungsbefehls,
Erzeugen eines ersten Steuersignals, wenn die Zieladresse des neuen Verzweigungsbefehls gleich der Zieladresse des alten Verzweigungsbefehls ist,
Abziehen der Zieladresse des alten Verzweigungsbefehls von der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse und Testen der hochstelligen Bits der Differenz zwischen der Zieladresse des alten Verzweigungsbefehls und der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse auf Nullen,
Erzeugen eines zweiten Steuersignals, wenn die Differenz zwischen der Zieladresse des alten Verzweigungsbefehls und der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse innerhalb einer bestimmten Grenze liegt,
Abschliessen des Abrufs auszuführender Befehle aus dem Speicher, wenn sowohl das erste wie auch das zweite Steuersignal vorliegt,
Vergleichen der Adresse des laufenden Befehls mit in der Assoziativmatrixanordnung gespeicherten Adressen,
Verriegeln des Befehls, dessen Adressbits in der Assoziativmatrixanordnung mit denen des laufenden Befehls aus der Assoziativmatrixanordnung uebereinstimmen, direkt im Befehlsregister und
Verarbeiten der Befehle durch Auslesen derselben aus dem Befehlsregister.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß außerdem folgende Schritte vorgesehen sind:
Vergleichen der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse mit der Adresse des laufenden Befehls und Wiederaufnahme des Abrufs auszuführender Befehle aus dem Speicher und Abschliessen des Verriegelns von Befehlen von der Befehlsmatrixanordnung direkt im Befehlsregister, wenn die Adresse des laufenden Befehls größer/gleich der dem neuen Verzweigungsbefehl zugeordneten Quellenadresse ist.
7. Verfahren nach Anspruch 5 oder 6, weiterhin gekennzeichnet durch die Wiederaufnahme des Abrufs auszuführender Befehle aus dem Speicher und Beenden des Verriegelns von Befehlen aus der Befehlsmatrixanordnung direkt in dem Befehlsregister, wenn zwischen Adressbits des laufenden Befehls und den in der Assoziativmatrixanordnung gespeicherten Bits keine Übereinstimmung besteht.
8. Verfahren nach Anspruch 6, weiterhin gekennzeichnet durch das Ungültigmachen von mindestens einer der in der Assoziativmatrixanordnung gespeicherten Adressen, wenn die Adresse des laufenden Befehls größer als die dem neuen Verzweigungsbefehl zugeordnete Adresse ist.
9. Verfahren nach Anspruch 6 oder 7, weiterhin gekennzeichnet durch das Ungültigmachen der gesamten in der Assoziativmatrixanordnung gespeicherten Adressengruppe, wenn ein Verarbeitungsresultat im Speicher innerhalb einer Grenze des laufenden Befehls gespeichert wird, die durch die bestimmte Höchstzahl von in der Befehlsmatrixanordnung gespeicherten Befehlen definiert ist.
10. Verfahren nach Anspruch 6 oder 7, weiterhin gekennzeichnet durch das Ungültigmachen der gesamten in der Assoziativmatrixanordnung gespeicherten Adressengruppe, wenn die Abbildung der virtuellen zu den echten Adressen geändert wird.
11. Verfahren nach Anspruch 7, weiterhin gekennzeichnet durch das Ungültigmachen von mindestens einer der in der Assoziativmatrixanordnung gespeicherten Adressen, wenn zwischen der Adresse des laufenden Befehls und einer in der Assoziativmatrixanordnung gespeicherten Adresse keine Übereinstimmung besteht.
12. Verfahren nach Anspruch 8, weiterhin gekennzeichnet durch das Ungültigmachen der gesamten in der Assoziativmatrixanordnung gespeicherten Adressengruppe, wenn ein Verarbeitungsresultat im Speicher innerhalb einer Grenze des laufenden Befehls gespeichert wird, die durch die bestimmte Höchstzahl von in der Assoziativmatrixanordnung gespeicherten Befehlen definiert ist.
13. Verfahren nach Anspruch 8, weiterhin gekennzeichnet durch das Ungültigmachen der gesamten in der Assoziativmatrixanordnung gespeicherten Adressengruppe, wenn die Abbildung der virtuellen zu den echten Adressen geändert wird.
14. Verfahren nach Anspruch 10, weiterhin gekennzeichnet durch das Ungültigmachen der gesamten in der Assoziativmatrixanordnung gespeicherten Adressengruppe, wenn die Abbildung der virtuellen zu den echten Adressen geändert wird.
EP84102099A 1983-03-07 1984-02-29 Befehlsabrufanordnung und -verfahren Expired EP0118828B1 (de)

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US06/472,467 US4626988A (en) 1983-03-07 1983-03-07 Instruction fetch look-aside buffer with loop mode control
US472467 1983-03-07

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Publication Number Publication Date
EP0118828A2 EP0118828A2 (de) 1984-09-19
EP0118828A3 EP0118828A3 (en) 1986-10-08
EP0118828B1 true EP0118828B1 (de) 1990-08-22

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EP84102099A Expired EP0118828B1 (de) 1983-03-07 1984-02-29 Befehlsabrufanordnung und -verfahren

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