JPH1055276A - 多重レベル分岐予測方法および装置 - Google Patents

多重レベル分岐予測方法および装置

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JPH1055276A
JPH1055276A JP9088685A JP8868597A JPH1055276A JP H1055276 A JPH1055276 A JP H1055276A JP 9088685 A JP9088685 A JP 9088685A JP 8868597 A JP8868597 A JP 8868597A JP H1055276 A JPH1055276 A JP H1055276A
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Abstract

(57)【要約】 【課題】 キャッシュ行が犠牲にされたときに分岐予測
情報を維持する方法および装置を提供する。 【解決手段】 本発明によれば、あるキャッシュ行が犠
牲にされるとき、上書きされたキャッシュ・エントリに
関連する分岐予測情報が次のレベルのキャッシュに格納
される。本発明はどのレベルのキャッシュにも適用で
き、次のレベルのキャッシュは第２段、第３段あるいは
第Ｎ段のキャッシュでよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュ・メモ
リにおける分岐予測情報に関し、具体的には多重レベル
・キャッシュ構造に係わる。
【０００２】
【従来の技術】マイクロプロセッサの速度を速くするた
めにキャッシュ・メモリが使用されている。典型的な構
成では、マイクロプロセッサ・チップ自体に一次レベル
・キャッシュを搭載する。必要な命令またはデータがこ
のキャッシュにない場合二次キャッシュにアクセスす
る。二次キャッシュは典型的には外部にあり、メイン・
メモリで使用される通常のＤＲＡＭより高速のＳＲＡＭ
チップで作られる。二次レベル・キャッシュ内でその情
報が見つからない場合、メイン・メモリへのアクセスが
必要である。キャッシュは、命令とデータの両方を含む
統合キャッシュ構造とするか、または命令用とデータ用
の別々のキャッシュを使用することもできる。一般に、
一次レベル・キャッシュにはセットアソシアティブ・キ
ャッシュが使用され、二次レベル・キャッシュには、帯
域幅と配線の制約のためにダイレクトマップ・キャッシ
ュが使用される。各キャッシュは関連づけられたデータ
または命令のアドレスを示すタグを有する。キャッシュ
内にヒットがあるかミスがあるかを判断するためにタグ
が現行アドレスと比較される。
【０００３】分岐命令があると、分岐をとるかとらない
かを判断するのと、分岐アドレスを計算してからその分
岐アドレスにある命令をフェッチするのに時間を要する
ため、マイクロプロセッサが低速化する。最新のマイク
ロプロセッサは一般に分岐履歴データを使用して、分岐
をとるかとらないかを予測する。その後、その予測情報
が正しいものと仮定して実行を継続し、後で誤っている
と判断された場合、その誤ってフェッチされた命令がフ
ラッシュされ、新しい正しい命令がフェッチされる。イ
ンテルのＰＥＮＴＩＵＭTMで使用されているもののよう
な例では、分岐ターゲット・バッファと呼ばれる別個の
キャッシュを使用する。１つのこのような分岐ターゲッ
ト・キャッシュは、ネクスジェンの米国特許第５０９３
７７８号に記載されている。分岐命令アドレスを使用し
てタグ付けし、ターゲット・アドレスを分岐ターゲット
命令シーケンスと共に記憶する。分岐予測に使用される
分岐履歴ビットも含まれる。このような分岐ターゲット
・キャッシュまたはバッファによって、処理速度は向上
するが、ターゲット・アドレスとそれに関連づけられた
命令を見つけ出すのに要する待ち時間が加わる。
【０００４】分岐予測情報を予測ターゲット・アドレス
と共に、分岐命令のキャッシュ・エントリと同じキャッ
シュ・ラインに組み込むキャッシュ構造が、１９９２年
８月３１日出願の出願番号第０７／９３８３７１号の
「Ｒａｐｉｄ Ｉｎｓｔｒｕｃｔｉｏｎ （Ｐｒｅ）
Ｆｅｔｃｈｉｎｇ ａｎｄ ＤｉｓｐａｔｃｈｉｎｇＵ
ｓｉｎｇ Ｐｒｉｏｒ （Ｐｒｅ） Ｆｅｔｃｈ Ｐｒ
ｅｄｉｃｔｅｄ Ａｎｎｏｔａｔｉｏｎｓ」という名称
の同時係属特許出願で開示されており、参照により本明
細書に組み込まれる。その出願に記載されているよう
に、各命令は一次レベル・キャッシュにロードされる前
に部分的にデコードされる。分岐命令かどうかなどを含
む命令のタイプが、クラス・フィールドによって示され
る。分岐命令である場合、別のフィールドに分岐予測情
報が入れられ、その後に予測次フェッチ・アドレスが入
ったフィールドが続く。後のアクセス時に、特定のエン
トリがフェッチされる場合、命令が分岐かどうかを問わ
ず、記憶されている予測された次フェッチ・アドレスを
直接使用して次の命令をフェッチする。次フェッチ・ア
ドレスの予測が誤っていた場合を除き、次のフェッチに
関する待ち時間（分岐の場合は別の分岐予測バッファ内
のアドレスと比較する待ち時間を含む）がなくなる。
【０００５】
【発明が解決しようとする課題】このような分岐予想方
法の１つの制約は、より低次のレベルのキャッシュまた
はメイン・メモリから新しい命令がフェッチされると、
キャッシュ・メモリの内容が最低使用頻度（ＬＲＵ）ア
ルゴリズムなどの何らかのアルゴリズムに従って上書き
されることである。たとえば、異なるプログラム間で切
換えがあるマルチスレッド・アプリケーションなどで
は、これがかなり頻繁に発生する。コンテキスト切換え
と呼ばれるそのようなプログラム切換え時に、新しい命
令が使用され、キャッシュ内の既存の命令がその分岐予
測情報と共に上書きされる可能性がある。したがって、
分岐予測情報をそのような新しいエントリのための何ら
かのデフォルト予測に初期設定し直さなければならず、
分岐予測の精度が低下する。
【０００６】
【課題を解決するための手段】本発明は、キャッシュ・
ラインが犠牲にされる（上書きされる）場合に分岐予測
情報を維持する方法および装置を提供する。本発明によ
ると、キャッシュ・ラインが犠牲になる場合、上書きさ
れるキャッシュ・エントリに付随する分岐予測情報を次
のレベルのキャッシュに記憶する。本発明は、次のレベ
ルのキャッシュを二次、三次、またはＮ次レベルのキャ
ッシュとして、どのレベルのキャッシュにも適用可能で
ある。
【０００７】本発明は、別々の命令キャッシュと分岐タ
ーゲット・キャッシュを使用するマクロプロセッサに
も、命令キャッシュと分岐ターゲット・キャッシュを組
み合わせて単一のキャッシュとする構造にも適用するこ
とができる。次レベルのキャッシュは、タグと命令の別
々のメモリ・チップを有することも、それらを組み合わ
せて単一の構造体とすることもできる。分岐予測情報を
タグと共に外部キャッシュに記憶することが好ましい。
【０００８】したがって、本発明は、キャッシュ・フィ
ル時またはコンテキスト切換え時に分岐予測情報を復元
する機構を設け、それによってコンテキスト切換えに伴
う分岐予測の付加的な待ち時間をなくすことによって、
マルチスレッド・アプリケーションおよび迅速なコンテ
キスト切換えを容易にする。一実施態様では、犠牲にな
るキャッシュ・ラインを上書きするキャッシュ・エント
リの読取りの際の余分のバス・サイクル中に分岐予測情
報を次レベル・キャッシュに保管する。したがって、追
加のバス・サイクルは不要である。そのような余分のバ
ス・サイクルを使用することができない他の実施態様で
は、分岐予測情報を次レベル・キャッシュのライトバッ
ク・バッファに格納して、次に使用可能なバス・サイク
ル中に書き込むか、または分岐予測ビット用に追加の配
線を設ける。
【０００９】
【発明の実施の形態】本発明の性質および利点をよりよ
く理解することができるように、添付図面と共に以下の
説明を参照されたい。
【００１０】図１を参照すると、本発明を組み込むこと
ができるコンピュータ・システムの一実施形態を示す機
能ブロック図が示されている。コンピュータ・システム
１０は、命令プリフェッチおよびディスパッチ・ユニッ
ト１２と、実行ユニット１４と、命令キャッシュ１６
と、命令デコーダ１７と、データ・キャッシュ１８と、
メモリ・ユニット２０と、メモリ管理ユニット２２とを
備える。命令キャッシュ１６とデータ・キャッシュ１８
は、命令プリフェッチおよびディスパッチ・ユニット１
２と実行ユニット１４とメモリ管理ユニット２２とにそ
れぞれ結合されている。プリフェッチおよびディスパッ
チ・ユニット１２は、実行ユニット１４とメモリ管理ユ
ニット２２とに結合されている。データ・キャッシュ１
８はメモリ２０に結合されている。命令キャッシュ１６
はデコーダ１７を介してメモリ２０に結合されている。
【００１１】メモリ管理ユニット２２とプリフェッチお
よびディスパッチ・ユニット１２とが協調して、命令キ
ャッシュ１６から命令と、データ・キャッシュ１８から
データをそれぞれフェッチして、それらを必要に応じて
実行ユニット１４にディスパッチする。実行された命令
の結果はデータ・キャッシュ１８またはメイン・メモリ
２０に記憶される。命令プリフェッチおよびディスパッ
チ・ユニット１２を除き、命令キャッシュ１６、デコー
ダ１７、およびその他の要素１４および１８ないし２２
は、最も一般的なシステムにあるそれらの要素の広い範
疇を表すことを意図したものである。要素１４および１
８ないし２２の構成要素と基本機能は公知であり、詳述
しない。本発明は、異なるアーキテクチャを有する他の
コンピュータ・システムでも実施可能である。特に、本
発明はメモリ管理ユニット２２のないコンピュータ・シ
ステムでも実施することができる。さらに、本発明は統
合された命令／データ・キャッシュでも、命令キャッシ
ュのみでも実施することができる。
【００１２】デコーダ１７を使用して命令を部分的にデ
コードし、命令のクラスを判断してから命令キャッシュ
に入れる。本発明の目的のために、クラス・フィールド
は最小限として命令が分岐かどうかを示す必要がある。
あるいは、クラス・フィールドには、プログラム・カウ
ンタ（ＰＣ）相対分岐、レジスタ間接分岐、メモリ・ア
クセス、あるいは算術または浮動小数点演算のいずれで
あるかなどの追加情報を入れることもできる。
【００１３】図２に、本発明による一次レベル・キャッ
シュの様々なフィールドを示す。有効ビット・フィール
ド２４は、キャッシュ・エントリが有効か否かを示す。
タグ・フィールド２６にはそのエントリに使用されるア
ドレス・タグがある。命令クラス・フィールド２８は、
命令の部分的にデコードされたクラスを示し、特に分岐
であるかどうかを示す。分岐予測フィールド３０には、
分岐をとると予測したかとらないと予測したかを示す分
岐予測ビットが格納される。次フェッチ・アドレス予測
フィールド３２には、予測された次の命令のアドレスが
格納される。これは、分岐をとらないと予測された場合
には順次命令であり、分岐をとると予測された場合には
分岐命令のターゲット・アドレスである。最後に、フィ
ールド３４には命令自体が格納される。コンテキスト切
換え、アドレス競合、またはその他によりキャッシュ・
ラインが犠牲になる場合、そのキャッシュ・エントリは
そのエントリの分岐予測情報と共に失われることにな
る。本発明によると、その場合この情報は二次レベル・
キャッシュに格納される。
【００１４】図３に、本発明による二次レベル・キャッ
シュ・エントリのフィールドを図示する。有効ビット・
フィールド３６はキャッシュ・エントリが有効かどうか
を示す。フィールド３８にはタグが格納され、フィール
ド４０には命令クラスが格納される。分岐予測情報がフ
ィールド４２に格納され、必要な場合はその分岐予測情
報の有効ビットをフィールド４４に格納することができ
る。次フェッチ・アドレス予測はフィールド４６に格納
され、命令自体はフィールド４８に格納される。二次キ
ャッシュ・ブロックにはいくつかの一次キャッシュ・ブ
ロックを含めることができるため、複数のフィールド４
２、４４、および４６が存在する場合がある。
【００１５】分岐予測有効ビット４４がある場合は、そ
れを使用して分岐予測情報が有効かどうかを示す。例え
ば、一次レベル・キャッシュ内のデータが更新された場
合、二次レベル・キャッシュの情報は有効でなくなる。
二次レベル・キャッシュ・エントリが犠牲になるときに
一次レベル・キャッシュに格納されると、有効ビットが
有効に設定される。キャッシュ・ラインが一次レベル・
キャッシュに入れられと、または二次キャッシュに書き
込まれると、有効分岐予測情報の有効ビット標識を使用
して分岐予測情報の通常のデフォルト設定を上書きする
ことができる。
【００１６】二次レベル・キャッシュには複数のデコー
ドされた命令クラスも格納することができ、したがっ
て、その情報をマイクロプロセッサ上の一次レベル・キ
ャッシュにライトバックするときにそれを記録する必要
がなくなる。これは、ある程度の頻度で同じ命令が一次
キャッシュと二次キャッシュとの間を行き来する可能性
のあるマルチスレッド・アプリケーションにおけるコン
テキスト切換えの場合に特に重要である。クラスの事前
デコードは１回だけでよく、コンテキスト切換え中の待
ち時間が改善される。したがって、本発明は、分岐予測
情報を再計算する必要がなく、命令クラスを調べ直す必
要もないという二重の利点を備える。
【００１７】図４は、本発明を適用することができる１
つの二次レベル・キャッシュ構造を示すブロック図であ
る。内部一次キャッシュを有するプロセッサ５０が図示
されている。二次レベル・キャッシュは、二次レベル・
タグ・キャッシュ５２と二次レベル命令（データ）キャ
ッシュ５４という２つの構成要素を有する。キャッシュ
・バス７６は４つの構成要素を有する。タグ・アドレス
・バス５６とデータ・アドレス・バス５８の２つの別々
のアドレス・バスを使用する。アドレスされた情報は、
タグ・データ・バス６０とキャッシュ・データ・バス６
２でマイクロプロセッサに戻される（またはキャッシュ
に書き込まれる）。図４には、システム・アドレス・バ
ス６４と、システム・データ・バス６８へのインタフェ
ース６６も図示されている。
【００１８】マイクロプロセッサ５０内のキャッシュ・
ラインが犠牲になる場合、図５のライトバック・コント
ローラ７０のようなライトバック・コントローラを使用
して分岐予測情報及びキャッシュ・ラインに付随するそ
の他の情報を次レベルのキャッシュ（この例では二次レ
ベル・タグ・キャッシュ５２）にライトバックする。一
実施形態では、ライトバック・データはライトバック・
バッファ７２に格納され、その情報を一次レベル・キャ
ッシュ７４から二次レベル・キャッシュ５２に書き込む
ために使用可能なバス・サイクルがあるまでそこで待機
する。ライトバックは、図４のバス５６、５８、６０、
および６２を含むキャッシュ・バス７６を介して行われ
る。
【００１９】一実施形態では、タグは外部二次レベル・
キャッシュ内の実データまたは命令よりもはるかに短
い。このため、タグを取り出すのには１バス・サイクル
を要するのに対し、キャッシュ・データ（命令）を取り
出すのには２バス・サイクルを要する。したがって、上
書きされるキャッシュ・タグの分岐予測情報ををタグ・
キャッシュ５２にライトバックするために使用すること
ができるバス・サイクルが１サイクルある。これを図６
に示す。図６には、命令ミス、または単に一次レベル・
キャッシュ内のラインを上書きする要求を示す時点ｔ０
における第１のサイクルが図示されている。ｔ１と符号
が付された次のサイクルでは、二次レベル・タグ・アド
レス８０がタグ・アドレス・バス５６に送られ、二次レ
ベル・データ・アドレス８２がデータ・アドレス・バス
５８に送られる。この同じサイクル中に、バス６０上の
タグ・データとバス６２上のキャッシュ・エントリの半
分とがマイクロプロセッサに戻される。タグ・データは
はるかに短いため、タグ・バス・サイズはタグ・サイズ
と等しく、このサイクル中にタグ全体を送ることができ
る。しかし、それより長いキャッシュ・データ・エント
リ（命令自体）は、データ・バス・サイズがキャッシュ
・ブロック・サイズの何分の１かであることを意味し、
時点ｔ２における第２のサイクル８４を必要とする。こ
の期間中はタグ・アドレス・バス５６およびデータ・バ
ス６０が使用されないため、サイクル８６中にそれらを
使用して分岐予測情報を二次レベル・タグ・キャッシュ
５２にライトバックすることができる。分岐予測情報を
ライトバックするほかに、予測された次フェッチ・アド
レスと命令クラスもタグ・キャッシュ内の対応するフィ
ールドにライトバックされる。
【００２０】本発明は、特に全コンテキストを保管せず
にコンテキスト切換えを可能にする軽い処理を含み（し
たがって通常なら競合のためにより高いキャッシュ・ミ
ス率の原因となる）、マルチスレッド・アプリケーショ
ンの待ち時間を短縮するのに特に有用である。
【００２１】当業者ならわかるように、本発明は、本発
明の精神または主要特性から逸脱することなく他の特定
の態様でも実施することができる。たとえば、本発明を
使用して、犠牲となる二次レベル・キャッシュ内の分岐
予測情報を３次レベル・キャッシュまたはメイン・メモ
リに保管することができる。本発明を非包含二次レベル
・キャッシュと共に使用した場合、情報がたまたま二次
レベル・キャッシュ内にある場合はそのキャッシュ情報
を記憶することができ、ない場合には廃棄することがで
きる。したがって、以上の説明は本発明を例示すること
を意味したものであり、本発明の範囲を限定するもので
はなく、本発明の範囲は特許請求の範囲に記載されてい
る。
【図面の簡単な説明】
【図１】 本発明を組み込むことができるマイクロプロ
セッサのブロック図である。
【図２】 本発明の一実施形態と共に使用する一次レベ
ルキャッシュ・エントリを示す図である。
【図３】 本実施形態による二次レベル・キャッシュ・
エントリを示す図である。
【図４】 本実施形態と共に使用する外部キャッシュ用
のバス構造を示すブロック図である。
【図５】 本実施形態のライトバック回路を示すブロッ
ク図である。
【図６】 本発明による二次レベルキャッシュへの書込
みのための余分のサイクルの使用を示すタイミング図で
ある。
【符号の説明】
１２ 命令プリフェッチおよびディスパッチ・ユニット １４ 実行ユニット １６ 命令キャッシュ １７ 命令デコーダ １８ データ・キャッシュ ２０ メモリ・ユニット ２２ メモリ管理ユニット ５０ プロセッサ ５２ 二次レベル・タグ・キャッシュ ５４ 二次レベル命令（データ）キャッシュ ５６ タグ・アドレス・バス ５８ データ・アドレス・バス ６０ タグ・データ・バス ６２ キャッシュ・データ・バス ７０ ライトバック・コントローラ ７２ ライトバック・バッファ ７４ 一次レベル・キャッシュ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数のキャッシュ・メモリを有するコン
    ピュータ・システムを動作させる方法において、 分岐予測情報を第１のキャッシュ・メモリに格納するス
    テップと、 古いキャッシュ・エントリを新しいキャッシュ・エント
    リで上書きするステップと、 前記古いキャッシュ・エントリに対応する前記第１のキ
    ャッシュからの分岐予測情報を第２のキャッシュ・メモ
    リに保管するステップとを含む方法。
  2. 【請求項２】 前記第２のキャッシュ・メモリがより低
    いレベルのキャッシュ・メモリであることを特徴とす
    る、請求項１に記載の方法。
  3. 【請求項３】 前記新しいキャッシュ・エントリが少な
    くとも２サイクルを使用してフェッチされ、第１のサイ
    クル中に第２のキャッシュ・タグ・アドレスと第２のキ
    ャッシュ・データ・アドレスがキャッシュ・バスに供給
    され、対応する第２のキャッシュ・タグおよび第２のキ
    ャッシュ・データの第１の部分が前記アドレスに応答し
    て受信され、第２のキャッシュ・データの第２の部分が
    第２のサイクル中に受信されることを特徴とし、 前記古いキャッシュ・エントリに対応する前記分岐予測
    情報を前記第２のサイクル中に前記キャッシュ・バスを
    使用して第２のキャッシュ・タグ・メモリに書き込むス
    テップをさらに含む請求項１に記載の方法。
  4. 【請求項４】 前記分岐予測情報と前記キャッシュ・エ
    ントリが同じ第１のキャッシュに格納されることを特徴
    とする請求項１に記載の方法。
  5. 【請求項５】 前記第１のキャッシュがマイクロプロセ
    ッサ・チップ上に集積され、前記第２のキャッシュが外
    部の第２レベルのキャッシュであることを特徴とする請
    求項１に記載の方法。
  6. 【請求項６】 前記第２のキャッシュ内の前記第２の分
    岐予測情報に分岐予測有効ビットを設けるステップと、 前記第２のキャッシュ・メモリに前記分岐予測情報を保
    管すると前記古いキャッシュ・エントリのための前記分
    岐予測情報の分岐予測有効ビットを有効状態に設定する
    ステップとをさらに含む請求項１に記載の方法。
  7. 【請求項７】 前記分岐予測有効ビットが１つのエント
    リについて有効状態に設定された場合、デフォルトの分
    岐予測設定を上書きするステップをさらに含む請求項６
    に記載の方法。
  8. 【請求項８】 複数のキャッシュ・メモリを有するコン
    ピュータ・システムを動作させる方法であって、 分岐予測情報を第１のキャッシュ・メモリに格納するス
    テップと、 古いキャッシュ・エントリを新しいキャッシュ・エント
    リで上書きするステップと、 前記古いキャッシュ・エントリに対応する前記第１のキ
    ャッシュから分岐予測情報を第２のキャッシュ・メモリ
    に保管するステップと、 前記第２のキャッシュ内の前記第２の分岐予測情報に分
    岐予測有効ビットを与えるステップと、 前記第２のキャッシュ・メモリに前記分岐予測情報を保
    管すると前記古いキャッシュ・エントリのための前記分
    岐予測情報の分岐予測有効ビットを有効状態に設定する
    ステップとを含む方法。
  9. 【請求項９】 第１のサイクル中に第２のキャッシュ・
    タグ・アドレスと第２のキャッシュ・データ・アドレス
    がキャッシュ・バスに供給され、対応する第２のキャッ
    シュ・タグおよび第２のキャッシュ・データの第１の部
    分が前記アドレスに応答して受信され、第２のキャッシ
    ュ・データの第２の部分が第２またはそれ以降のサイク
    ル中に受信される、前記新しいキャッシュ・エントリを
    少なくとも２サイクルを使用してフェッチするステップ
    と、 前記古いキャッシュ・エントリに対応する前記分岐予測
    情報を前記第２サイクルまたは後続のサイクル中に前記
    キャッシュ・バスを用いて第２キャッシュ・タグ・メモ
    リに書き込むステップとをさらに含む請求項８に記載の
    方法。
  10. 【請求項１０】 複数のキャッシュ・メモリエントリを
    格納する第１のキャッシュ・メモリと、 前記キャッシュ・メモリエントリに関係する分岐予測情
    報を格納する第２のキャッシュ・メモリと、 前記第１のキャッシュ・メモリより大きい第３のキャッ
    シュ・メモリと、 関連づけられた第１のキャッシュ・メモリエントリが犠
    牲になる場合に前記第２のキャッシュ・メモリから分岐
    予測情報を前記第３のキャッシュ・メモリに書き込むよ
    うに構成された制御回路とを備える装置。
  11. 【請求項１１】 前記第１と第２のキャッシュ・メモリ
    がマイクロプロセッサ・チップ上の単一のキャッシュ構
    造体であることを特徴とする請求項１０に記載の装置。
  12. 【請求項１２】 前記第３のキャッシュ・メモリが第２
    レベルのキャッシュであることを特徴とする請求項１０
    に記載の装置。
  13. 【請求項１３】 前記第３のキャッシュ・メモリがタグ
    ・キャッシュを含み、前記タグ・キャッシュが前記分岐
    予測情報のためのフィールドを含むことを特徴とする請
    求項１０に記載の装置。
  14. 【請求項１４】 前記第３のキャッシュ・メモリ内に分
    岐予測有効性ビット・フィールドをさらに含む請求項１
    ０に記載の装置。
  15. 【請求項１５】 複数のキャッシュ・メモリエントリを
    格納する第１のフィールドと、 前記キャッシュ・メモリエントリに関係する分岐予測情
    報を格納する第２のフィールドとを含むマイクロプロセ
    ッサ上の第１のキャッシュ・メモリと、 前記マイクロプロセッサ・チップの外部にある第２のデ
    ータ・キャッシュ・メモリと、 前記マイクロプロセッサ・チップの外部にあり、分岐予
    測情報フィールドと分岐予測有効性フィールドとを含
    む、第２のタグ・キャッシュ・メモリと、 前記マイクロプロセッサ・チップを前記第２のデータ・
    キャッシュ・メモリおよび前記第２のタグキャッシュ・
    メモリに結合するキャッシュ・バスと、 関連づけられた第１のキャッシュ・メモリエントリが犠
    牲になる場合に、前記第２のキャッシュ・メモリから前
    記第３のキャッシュ・メモリに分岐予測情報を書き込む
    ように構成された前記マイクロプロセッサ上の制御回路
    とを備える装置。
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