EA036256B1 - Схема драйвера затворов на матрице, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния - Google Patents

Схема драйвера затворов на матрице, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния Download PDF

Info

Publication number
EA036256B1
EA036256B1 EA201892812A EA201892812A EA036256B1 EA 036256 B1 EA036256 B1 EA 036256B1 EA 201892812 A EA201892812 A EA 201892812A EA 201892812 A EA201892812 A EA 201892812A EA 036256 B1 EA036256 B1 EA 036256B1
Authority
EA
Eurasian Patent Office
Prior art keywords
electrically connected
node
voltage level
thin film
film transistor
Prior art date
Application number
EA201892812A
Other languages
English (en)
Other versions
EA201892812A1 (ru
Inventor
Яфэн Ли
Original Assignee
Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд filed Critical Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд
Publication of EA201892812A1 publication Critical patent/EA201892812A1/ru
Publication of EA036256B1 publication Critical patent/EA036256B1/ru

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

Настоящее изобретение предлагает схему GOA, основанную на низкотемпературных тонкопленочных транзисторах из поликристаллического кремния. Девятый тонкопленочный транзистор введен для регулировки уровней высокого и низкого напряжения, прилагаемых ко второму узлу P(n). Девятый тонкопленочный транзистор содержит затвор и исток, электрически соединенные со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом. Такие конструкции обеспечивают возможность снижения уровня второго узла P(n) согласно определенной частоте при сохранении уровня низкого напряжения на выходной клемме G(n). Таким образом, в рамках настоящего изобретения второй узел P(n) не должен постоянно сохранять уровень высокого напряжения. Кроме того, у четвертого и седьмого транзисторов Т4 и Т7 отсутствуют проблемы со сдвигом порогового напряжения вследствие продолжительного срока эксплуатации.

Description

Область техники
Настоящее изобретение относится к области техники жидкокристаллических дисплеев и, более конкретно, к схеме драйвера затворов на матрице (gate driver on array, GOA), основанной на низкотемпературных из поликристаллического кремния (LPTS) полупроводниковых тонкопленочных транзисторах (TFT) для улучшения стабильности схемы GOA.
Описание известного уровня техники
Метод драйвер затворов на матрице (GOA) состоит в том, что схему управления сканированием по строке затворов выполняют на подложке матрицы, основанной на известном жидкокристаллическом дисплее на тонкопленочных транзисторах (TFT-LCD), для реализации управления затвором посредством сканирования строка за строкой. Принятие метода GOA приводит к уменьшению операций связывания для внешней интегральной схемы (IC), весьма возможному увеличению емкости и сокращению издержек производства. Кроме того, существует возможность на основе метода GOA изготовления дисплея, оборудованного жидкокристаллической панелью без каких-либо узких оправ или вообще без оправ.
С развитием низкотемпературных полупроводниковых тонкопленочных транзисторов из поликристаллического кремния особое внимание также привлекают жидкокристаллические дисплеи (LCD) на низкотемпературных тонкопленочных транзисторах из поликристаллического кремния. Жидкокристаллические дисплеи на низкотемпературных тонкопленочных транзисторах из поликристаллического кремния обладают преимуществами высокого разрешения, быстрого отклика, высокой яркости, высоких апертурных уровней и т.д. Кроме того, низкотемпературные полупроводники из поликристаллического кремния имеют исключительно высокую подвижность носителей, так что драйверы затворов установлены на подложке матрицы тонкопленочных транзисторов на основании метода GOA для достижения интеграции системы (SI), экономии пространства и сокращения затрат на интегральные схемы драйвера. Для обеспечения стабильности выходной клеммы G(n) введены узлы Q(n) и P(n). Узел Q(n) представляет собой узел, в котором управляют выходом сигнала управления затвором, а узел P(n) представляет собой узел, в котором узел Q(n) и выходная клемма G(n) поддерживают стабильный уровень низкого напряжения, но большую часть времени узлы Q(n) и P(n) взаимно ограничены.
Обратимся к фиг. 1, на которой схематически показана известная схема GOA, основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния. Схема GOA содержит множество каскадных блоков GOA. Величина n равна положительному целому числу, n-я ступень блока GOA содержит первый тонкопленочный транзистор Т1, второй тонкопленочный транзистор Т2, третий тонкопленочный транзистор T3, четвертый тонкопленочный транзистор Т4, пятый тонкопленочный транзистор Т5, шестой тонкопленочный транзистор Т6, седьмой тонкопленочный транзистор T7, восьмой тонкопленочный транзистор Т8, десятый тонкопленочный транзистор Т10, первый конденсатор С1 и второй конденсатор С2. Первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым тактовым сигналом CK1, исток, электрически соединенный с выходной клеммой G(n-1) предыдущей ((п-1)-й) ступени блока GOA, и затвор, электрически соединенный с третьим узлом H(n). Второй тонкопленочный транзистор Т2 содержит затвор, электрически соединенный с первым узлом Q(n), исток, электрически связанный со вторым тактовым сигналом CK2, и сток, электрически соединенный с выходной клеммой G(n). Третий тонкопленочный транзистор T3 содержит затвор, электрически связанный с третьим тактовым сигналом CK3, исток, электрически соединенный с выходной клеммой G(n+1) следующей ((ц+1)-й) ступени блока GOA, и сток, электрически соединенный с третьим узлом H(n). Четвертый тонкопленочный транзистор Т4 содержит затвор, электрически соединенный со вторым узлом P(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL (voltage gate low), и сток, электрически связанный с выходной клеммой G(n). Пятый тонкопленочный транзистор Т5 содержит затвор, электрически подсоединенный к постоянному уровню высокого напряжения VGH (voltage gate high), исток, электрически соединенный с третьим узлом H(n), и сток, электрически соединенный с первым узлом Q(n). Шестой тонкопленочный транзистор Т6 содержит затвор, электрически соединенный с третьим узлом H(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный со вторым узлом P(n). Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически соединенный со вторым узлом P(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный с первым узлом Q(n). Восьмой тонкопленочный транзистор Т8 содержит затвор и исток, электрически связанные со вторым тактовым сигналом CK2, и сток, электрически соединенный со вторым узлом P(n). Десятый тонкопленочный транзистор Т10 содержит затвор, электрически связанный с четвертым тактовым сигналом CK4, исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный с выходной клеммой G(n). Одна клемма первого конденсатора С1 электрически соединена с первым узлом Q(n), а другая клемма электрически соединена с выходной клеммой G(n). Одна клемма второго конденсатора С2 электрически соединена со вторым узлом P(n), и другая клемма электрически подсоединена к постоянному уровню низкого напряжения VGL.
Схема GOA, как показано на фиг. 1, может быть отсканирована вперед или назад. Последовательность операций прямого сканирования аналогична последовательности операций обратного сканирова- 1 036256 ния. Пожалуйста, обратитесь к фиг. 1 и фиг. 2. Здесь схема GOA отсканирована вперед. На фиг. 2 показана временная диаграмма известной схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при прямом сканировании, как показано на фиг. 1. Последовательность операций схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, при прямом сканировании такова: ступень 1 предназначена для предварительной зарядки; выходная клемма G(n-1) и первый тактовый сигнал CK1 вместе обеспечивают уровень высокого напряжения; первый тонкопленочный транзистор Т1 открыт; затвор пятого тонкопленочного транзистора Т5 подсоединен к постоянному уровню высокого напряжения VGH и, таким образом, пятый тонкопленочный транзистор Т5 остается открытым; третий узел H(n) предварительно заряжен для поддержания уровня высокого напряжения, и шестой тонкопленочный транзистор Т6 открыт; уровень третьего узла H(n) совпадает с уровнем первого узла Q(n); первый узел Q(n) предварительно заряжен для поддержания уровня высокого напряжения, напряжение во втором узле P(n) понижено, а четвертый и седьмой тонкопленочные транзисторы Т4, Т7 закрыты. Ступень 2 предназначена для вывода уровня высокого напряжения от выходной клеммы G(n); выходная клемма G(n-1) и первый тактовый сигнал CK1 спадают до уровня низкого напряжения, а второй тактовый сигнал CK2 обеспечивает уровень высокого напряжения; первый узел Q(n) сохраняет уровень высокого напряжения вследствие функции хранения первого конденсатора С1, второй тонкопленочный транзистор Т2 открыт, уровень высокого напряжения второго тактового сигнала CK2 подан на выходную клемму G(n), выходная клемма G(n) подает на выход уровень высокого напряжения, и первый узел Q(n) переходит на более высокий уровень. Ступень 3 предназначена для вывода уровня низкого напряжения от выходной клеммы G(n); третий тактовый сигнал CK3 и выходная клемма G(n+1) совместно обеспечивают уровень высокого напряжения, и первый узел Q(n) сохраняет уровень высокого напряжения; второй тактовый сигнал CK2 спадает до уровня низкого напряжения, уровень низкого напряжения второго тактового сигнала CK2 подан на выходную клемму G(n), и выходная клемма G(n) подает на выход уровень низкого напряжения. Ступень 4 предназначена для понижения первого узла Q(n) вниз к постоянному уровню низкого напряжения VGL; первый тактовый сигнал CK1 снова обеспечивает уровень высокого напряжения, выходная клемма G(n-1) сохраняет уровень низкого напряжения, первый тонкопленочный транзистор Т1 открыт, первый узел Q(n) спадает до постоянного уровня низкого напряжения VGL, и шестой тонкопленочный транзистор Т6 закрыт. Ступень 5 предназначена для сохранения первого узла Q(n) и выходной клеммы G(n) на низком уровне напряжения; второй тактовый сигнал CK2 возрастает до уровня высокого напряжения, восьмой тонкопленочный транзистор Т8 открыт, второй узел P(n) заряжен до уровня высокого напряжения, четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты для продолжения падения первого узла Q(n) и выходной клеммы G(n) до постоянного уровня низкого напряжения VGL, соответственно; второй узел P(n) сохраняет уровень высокого напряжения вследствие функции хранения второго конденсатора С2; четвертый и седьмой тонкопленочные транзисторы Т4, Т7 остаются открытыми в заданном интервале времени для сохранения первого узла Q(n) и выходной клеммы G(n) при уровне низкого напряжения.
Второй узел P(n) сохраняет уровень высокого напряжения в вышеупомянутой известной схемы GOA; то есть четвертый и седьмой тонкопленочные транзисторы Т4, Т7 сохранены в проводящем состоянии. При работе четвертого и седьмого тонкопленочных транзисторов Т4, Т7 в течение длительного времени эти два ключевые тонкопленочные транзисторы Т4 и Т7 будут иметь проблему сдвига порогового напряжения, что приводит к уменьшению стабильности схемы и к ненормальностям выходного напряжения схемы GOA.
Поэтому задача настоящего изобретения состоит в предложении новой схемы GOA, улучшающей стабильность схемы GOA.
Раскрытие сущности изобретения
Задача настоящего изобретения состоит в предложении схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния. По сравнению со схемой GOA, основанной на известных низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, в настоящем изобретении второй узел P(n) не будет сохранять уровень высокого напряжения в течение всего времени. Кроме того, четвертый и седьмой транзисторы Т4 и Т7 не будут иметь затруднений, связанных со сдвигом порогового напряжения вследствие продолжительного срока эксплуатации. По сравнению с известной схемой улучшена стабильность схемы GOA. Также улучшено качество дисплея жидкокристаллической панели.
Согласно одной особенности настоящего изобретения схема драйвера затворов на матрице (GOA), основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, содержит множество каскадных блоков GOA. Каждая ступень из указанного множества блоков типа GOA содержит модуль управления сканированием, выходной модуль, модуль понижения напряжения и модуль управления узлами. На n-й ступени блока GOA, кроме первой ступени блока GOA и последней ступени блока GOA, где n равно положительному целому числу, модуль управления сканированием содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор. Первый тонкопленочный транзистор содержит затвор, электрически
- 2 036256 связанный с первым тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n-1) для (п-1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом. Третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n+1) для (п+1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом. Пятый тонкопленочный транзистор содержит затвор, электрически подсоединенный к постоянному уровню высокого напряжения, исток, электрически соединенный с третьим узлом, и сток, электрически соединенный с первым узлом. Выходной модуль содержит второй тонкопленочный транзистор и первый конденсатор в цепи положительной обратной связи. Второй тонкопленочный транзистор содержит затвор, электрически соединенный с первым узлом, исток, электрически связанный со вторым тактовым сигналом, и сток, электрически соединенный с выходной клеммой G(n). Первый конденсатор в цепи положительной обратной связи электрически подсоединен между первым узлом и выходной клеммой G(n). Модуль понижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор, десятый тонкопленочный транзистор и второй конденсатор в цепи положительной обратной связи. Четвертый тонкопленочный транзистор содержит затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n). Шестой тонкопленочный транзистор содержит затвор, электрически соединенный с третьим узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный со вторым узлом. Седьмой тонкопленочный транзистор содержит затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с первым узлом. Восьмой тонкопленочный транзистор содержит затвор и исток, электрически связанные со вторым тактовым сигналом, и сток, электрически соединенный со вторым узлом. Десятый тонкопленочный транзистор содержит затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n). Второй конденсатор в цепи положительной обратной связи электрически подсоединен между вторым узлом и постоянным уровнем низкого напряжения. Модуль управления узлами, электрически связанный со вторым тактовым сигналом и соединенный со вторым узлом, выполнен с возможностью управления вторым узлом для переключения между уровнем высокого напряжения и уровнем низкого напряжения согласно второму тактовому сигналу. Импульсы первого тактового сигнала, второго тактового сигнала, третьего тактового сигнала и четвертого тактового сигнала выводятся последовательно по очереди и никогда не накладываются. При прямом сканировании первый тактовый сигнал, электрически связанный с первым тонкопленочным транзистором, и выходная клемма G(n-1) одновременно обеспечивают уровень высокого напряжения. При обратном сканировании третий тактовый сигнал, электрически связанный с третьим тонкопленочным транзистором, и выходная клемма G(n+1) одновременно обеспечивают уровень высокого напряжения.
Согласно другой особенности настоящего изобретения схема драйвера затворов на матрице (GOA), основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, включает множество каскадных блоков GOA. Каждая ступень из указанного множества блоков типа GOA содержит модуль управления сканированием, выходной модуль, модуль понижения напряжения и модуль управления узлами. На n-й ступени блока GOA, кроме первой ступени блока GOA и последней ступени блока GOA, где n положительное целое число, модуль управления сканированием содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор. Первый тонкопленочный транзистор содержит затвор, электрически связанный с первым тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n-1) для (п-1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом. Третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n+1) для (п+1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом. Пятый тонкопленочный транзистор содержит затвор, электрически подсоединенный к постоянному уровню высокого напряжения, исток, электрически соединенный с третьим узлом, и сток, электрически соединенный с первым узлом. Выходной модуль содержит второй тонкопленочный транзистор и первый конденсатор в цепи положительной обратной связи. Второй тонкопленочный транзистор содержит затвор, электрически соединенный с первым узлом, исток, электрически связанный со вторым тактовым сигналом, и сток, электрически соединенный с выходной клеммой G(n). Первый конденсатор в цепи положительной обратной связи электрически подсоединен между первым узлом и выходной клеммой G(n). Модуль понижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор, десятый тонкопленочный транзистор и второй конденсатор в цепи положительной обратной связи. Четвертый тонкопленочный транзистор содержит затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n). Шестой тонкопленочный транзистор содержит затвор, электрически соединенный с третьим узлом, исток, электрически подсоединенный к постоянному уров
- 3 036256 ню низкого напряжения, и сток, электрически соединенный со вторым узлом. Седьмой тонкопленочный транзистор содержит затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с первым узлом. Восьмой тонкопленочный транзистор содержит затвор и исток, электрически связанные со вторым тактовым сигналом, и сток, электрически соединенный со вторым узлом. Десятый тонкопленочный транзистор содержит затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n). Второй конденсатор в цепи положительной обратной связи электрически подсоединен между вторым узлом и постоянным уровнем низкого напряжения. Модуль управления узлами, электрически связанный со вторым тактовым сигналом и соединенный со вторым узлом, выполнен с возможностью управления вторым узлом для переключения между уровнем высокого напряжения и уровнем низкого напряжения согласно второму тактовому сигналу.
В настоящем изобретении девятый тонкопленочный транзистор введен для регулировки уровней высокого и низкого напряжения, прилагаемых ко второму узлу P(n). Девятый тонкопленочный транзистор содержит затвор и исток, электрически соединенные со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом. В другом варианте реализации девятый тонкопленочный транзистор содержит затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически соединенный со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом. Такие конструкции делают возможным понижение уровня второго узла P(n) согласно определенной частоте при сохранении на выходной клемме G(n) уровня низкого напряжения. Таким образом, в рамках настоящего изобретении второй узел P(n) не обязан постоянно сохранять уровень высокого напряжения. Кроме того, четвертый и седьмой транзисторы Т4 и Т7 не имеют затруднений, связанных со сдвигом порогового напряжения вследствие продолжительного срока эксплуатации. По сравнению с известной схемой стабильность схемы GOA улучшена для идеального использования этой схемы в конструкции жидкокристаллических панелей с высоким разрешением. Предложенная настоящим изобретением схема GOA может быть использована для управления сотовыми телефонами, дисплеями или телевизорами. Вышеупомянутое представляет собой преимущество настоящего изобретения.
Краткое описание чертежей
На фиг. 1 схематически показана известная схема GOA, основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния.
На фиг. 2 показана временная диаграмма известной схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при прямом сканировании, как показано на фиг. 1.
На фиг. 3 схематически показана схема GOA, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния согласно одному предпочтительному варианту реализации настоящего изобретения.
На фиг. 4 показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при прямом сканировании, как показано на фиг. 3.
На фиг. 5 показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при обратном сканировании, как показано на фиг. 3.
На фиг. 6 схематически показана схема GOA, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния согласно другому предпочтительному варианту реализации настоящего изобретения.
На фиг. 7 показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при прямом сканировании, как показано на фиг. 6.
На фиг. 8 показывает временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при обратном сканировании, как показано на фиг. 6.
Подробное описание предпочтительных вариантов реализации
Эти и другие задачи заявляемого изобретения без сомнения станут очевидными для специалистов в данной области техники после прочтения последующего подробного описания предпочтительного варианта реализации, которое иллюстрировано различными чертежами.
Обратимся к фиг. 3, на которой схематически показана схема GOA, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния согласно одному предпочтительному варианту реализации настоящего изобретения. Схема GOA содержит множество блоков из каскада блоков GOA. Каждая ступень из указанного множества блоков GOA содержит модуль 32 управления сканированием, выходной модуль 34, модуль 36 понижения напряжения и модуль 38 управления узлами.
На n-й ступени блока GOA, кроме первой ступени блока GOA и последней ступени блока GOA, мо
- 4 036256 дуль 32 управления сканированием содержит первый тонкопленочный транзистор Т1, третий тонкопленочный транзистор T3 и пятый тонкопленочный транзистор Т5; выходной модуль 34 содержит второй тонкопленочный транзистор Т2 и первый конденсатор С1 в цепи положительной обратной связи; модуль 36 понижения напряжения содержит четвертый тонкопленочный транзистор Т4, шестой тонкопленочный транзистор Т6, седьмой тонкопленочный транзистор T7, восьмой тонкопленочный транзистор Т8, десятый тонкопленочный транзистор Т10 и второй конденсатор С2 в цепи положительной обратной связи. Значение n установлено как положительное целое число.
В модуле 32 управления сканированием первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым тактовым сигналом CK1, исток, электрически соединенный с выходной клеммой G(n-1) предыдущего (п-1)-й ступени блоков GOA, и сток, электрически соединенный с третьим узлом H(n). Третий тонкопленочный транзистор T3 содержит затвор, электрически связанный с третьим тактовым сигналом CK3, исток, электрически соединенный с выходной клеммой G(n+1) следующего (п+1)-й ступени блоков GOA, и сток, электрически соединенный с третьим узлом H(n). Пятый тонкопленочный транзистор Т5 содержит затвор, электрически подсоединенный к постоянному уровню высокого напряжения VGH, исток, электрически соединенный с третьим узлом H(n), и сток, электрически соединенный с первым узлом Q(n).
В выходном модуле 34 второй тонкопленочный транзистор Т2 содержит затвор, электрически соединенный с первым узлом Q(n), исток, электрически связанный со вторым тактовым сигналом CK2, и сток, электрически соединенный с выходной клеммой G(n). Одна клемма первого конденсатора С1 в цепи положительной обратной связи электрически соединена с первым узлом Q(n), а другая клемма электрически соединена с выходной клеммой G(n).
В модуле 36 понижения напряжения четвертый тонкопленочный транзистор Т4 содержит затвор, электрически соединенный со вторым узлом P(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный с выходной клеммой G(n). Шестой тонкопленочный транзистор Т6 содержит затвор, электрически соединенный с третьим узлом H(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный со вторым узлом P(n). Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически соединенный со вторым узлом P(n), исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный с первым узлом Q(n). Восьмой тонкопленочный транзистор Т8 содержит затвор и исток, электрически связанные со вторым тактовым сигналом CK2, и сток, электрически соединенный со вторым узлом P(n). Десятый тонкопленочный транзистор Т10 содержит затвор, электрически связанный с четвертым тактовым сигналом CK4, исток, электрически подсоединенный к постоянному уровню низкого напряжения VGL, и сток, электрически соединенный с выходной клеммой G(n). Одна клемма второго конденсатора С2 в цепи положительной обратной связи электрически соединена со вторым узлом P(n), а другая клемма электрически подсоединена к постоянному уровню низкого напряжения VGL.
Модуль 38 управления узлами электрически связан со вторым тактовым сигналом CK2 и соединен со вторым узлом P(n). Модуль 38 управления узлами использован для управления вторым узлом P(n) для переключения между уровнем высокого напряжения и уровнем низкого напряжения согласно второму тактовому сигналу CK2.
В этом варианте реализации модуль 38 управления узлами содержит девятый тонкопленочный транзистор Т9. Тонкопленочный транзистор Т9 содержит затвор и исток, электрически соединенные со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом CK2. При сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла P(n) скачкообразно переходит на уровень высокого напряжения согласно второму тактовому сигналу CK2, который представляет собой тот же скачок на уровень высокого напряжения, и спадает до уровня низкого напряжения согласно второму тактовому сигналу CK2, находящемуся на уровне низкого напряжения.
Каждый из тонкопленочных транзисторов, используемых в настоящем изобретении, представляет собой низкотемпературный полупроводниковый тонкопленочный транзистор из поликристаллического кремния.
Схема GOA содержит четыре тактового сигнала, то есть первый тактовый сигнал CK1, второй тактовый сигнал CK2, третий тактовый сигнал CK3 и четвертый тактовый сигнал CK4. Импульсы четырех тактовых сигналов выводятся последовательно по очереди и никогда не наложены друг на друга.
На первой ступени блока GOA исток первого тонкопленочного транзистора Т1 электрически связан с сигналом STV начала схемы. На последней ступени блока GOA исток третьего тонкопленочного транзистора T3 электрически связан с сигналом STV начала схемы. Схема GOA, основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния и предложенная в настоящем изобретении, может быть отсканирована от первой ступени до последней ступени один за другим при прямом сканировании или от последней ступени до первой ступени один за другим при обратном сканировании. При прямом сканировании на первый тонкопленочный транзистор Т1 сначала подают первый тактовый сигнал (то есть первый тактовый сигнал CK1 с высоким уровнем напряжения) и сигнал STV начала цепи. Другими словами, при прямом сканировании первый тактовый сигнал
- 5 036256
CK1, электрически связанный с первым тонкопленочным транзистором Т1 и выходной клеммой G(n-1) предыдущей ступени схемы GOA ((п-1)-й ступени), одновременно обеспечивает уровень высокого напряжения. При обратном сканировании на третий тонкопленочный транзистор T3 подают первый тактовый сигнал (то есть третий тактовый сигнал CK3 уровня высокого напряжения) и сигнал STV начала цепи. Другими словами, при обратном сканировании третий тактовый сигнал CK3, электрически связанный с третьим тонкопленочным транзистором T3 и выходной клеммой G(n+1) следующей ступени схемы GOA ((п+1)-й ступени), одновременно обеспечивает уровень высокого напряжения.
В схеме GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, уровень второго узла P(n) спадает согласно определенной частоте или при прямом сканировании, или при обратном сканировании.
Обратимся к фиг. 4, на которой показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при прямом сканировании, как показано на фиг. 3. Последовательность операций схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, при прямом сканировании выглядит следующим образом.
Ступень 1: первый тактовый сигнал CK1 и выходная клемма G(n-1) обеспечивают уровень высокого напряжения. Второй, третий и четвертый тактовые сигналы CK2, CK3, CK4 обеспечивают уровень низкого напряжения. Выходная клемма G(n+1) также обеспечивает уровень низкого напряжения. Первый тонкопленочный транзистор Т1 открыт первым тактовым сигналом CK1. Третий узел H(n) предварительно заряжен до уровня высокого напряжения. Шестой тонкопленочный транзистор Т6 открыт третьим узлом H(n). Пятый тонкопленочный транзистор Т5 открыт постоянно под управлением постоянного уровня высокого напряжения VGH напряжения и, таким образом, третий узел H(n) и первый узел Q(n) в любой момент времени обладают одинаковым уровнем. Первый узел Q(n) предварительно заряжен до уровня высокого напряжения. Второй узел P(n) спадает до постоянного уровня низкого напряжения VGL. Наконец, закрыты четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым узлом P(n).
Ступень 2: первый тактовый сигнал CK1 и выходная клемма G(n-1) спадают до уровня низкого напряжения. Второй тактовый сигнал CK2 обеспечивает уровень высокого напряжения. Третий и четвертый тактовые сигналы CK3, CK4 и выходная клемма G(n+1) все еще обеспечивают уровень низкого напряжения. Первый узел Q(n) сохраняет уровень высокого напряжения вследствие функции хранения первого конденсатора С1 в цепи положительной обратной связи. Второй тонкопленочный транзистор Т2 открыт. Уровень высокого напряжения второго тактового сигнала CK2 выводят на выходную клемму G(n), a затем выходная клемма G(n) подает на выход уровень высокого напряжения, и наконец первый узел Q(n) подымается на более высокий уровень. Шестой тонкопленочный транзистор Т6 все еще открыт. Второй узел P(n) сохраняет постоянный уровень низкого напряжения VGL. Наконец, все еще закрыты четвертый и седьмой тонкопленочные транзисторы Т4, T7, управляемые вторым узлом P(n).
Ступень 3: второй тактовый сигнал CK2 спадает до уровня низкого напряжения. И третий тактовый сигнал CK3 и выходная клемма G(n+1) обеспечивают уровень высокого напряжения. Первый и четвертый тактовые сигналы CK1, CK4 и выходная клемма G(n-1) все еще обеспечивают уровень низкого напряжения. Третий тонкопленочный транзистор T3, управляемый третьим тактовым сигналом CK3, открыт. Первый узел Q(n) сохраняет уровень высокого напряжения. Второй и шестой тонкопленочные транзисторы Т2, Т6 все еще открыты. Второй узел P(n) все еще сохраняет постоянный уровень низкого напряжения VGL. Все еще закрыты четвертый и седьмой тонкопленочные транзисторы Т4, T7, управляемые вторым узлом P(n). Поскольку второй тонкопленочный транзистор Т2 все еще открыт, уровень низкого напряжения второго тактового сигнала CK2 подан на выход на выходную клемму G(n), и затем выходная клемма G(n) подает на выход уровень низкого напряжения.
Ступень 4: первый тактовый сигнал CK1 снова обеспечивает уровень высокого напряжения. Второй, третий и четвертый тактовые сигналы CK1, CK3, CK4 и выходная клемма G(n-1) обеспечивают уровень низкого напряжения. Первый тонкопленочный транзистор Т1 открыт первым тактовым сигналом CK1. Первый узел Q(n) спадает до постоянного уровня низкого напряжения VGL. Наконец, закрыты второй и шестой тонкопленочные транзисторы Т2, Т6.
Ступень 5: первый тактовый сигнал CK1 спадает до уровня низкого напряжения. Второй тактовый сигнал CK2 обеспечивает уровень высокого напряжения. Третий и четвертый тактовые сигналы CK3, CK4 и выходные клеммы G(n-1), G(n+1) обеспечивают уровень низкого напряжения. Восьмой тонкопленочный транзистор Т8 открыт. Второй узел P(n) заряжен до уровня высокого напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, T7 открыты и, таким образом, первый узел Q(n) и выходная клемма G(n) сохраняют уровень низкого напряжения. Второй узел P(n) сохраняет уровень высокого напряжения вследствие функции хранения второго конденсатора С2 в цепи положительной обратной связи. При спадании второго тактового сигнала CK2 от уровня высокого напряжения к уровню низкого напряжения второй узел P(n) расположен на уровне высокого напряжения и девятый тонкопленочный транзистор Т9 открыт. Тем временем, второй узел P(n) спадает в некоторой степени вследствие уровня низкого напряжения второго тактового сигнала CK2. Вследствие функции хранения второго конденсатора С2 в
- 6 036256 цепи положительной обратной связи второй узел P(n) линейно спадает до уровня низкого напряжения после периода времени задержки, при падении тактового сигнала CK2 до уровня низкого напряжения. Таким образом, при сохранении на выходных клеммах G(n) уровня низкого напряжения, уровень второго узла P(n) скачкообразно переходит на уровень высокого напряжения согласно второму тактовому сигналу CK2, который представляет собой тот же скачок на уровень высокого напряжения, и спадает до уровня низкого напряжения согласно второму тактовому сигналу CK2, находящемуся на уровне низкого напряжения.
По сравнению с известной технологией, в которой второй узел P(n) постоянно сохраняет уровень высокого напряжения, а четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты в заданном интервале времени, второй узел P(n) в схеме GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния и предложенной в настоящим изобретении, на ступени 5 спадает согласно определенной частоте. Второй узел P(n) не должен сохранять уровень высокого напряжения постоянно. Таким образом, проблема сдвига порогового напряжения успешно решена относительно четвертого и седьмого тонкопленочных транзисторов Т4, Т7 при длительном сроке эксплуатации. Кроме того, эффективно улучшена стабильность схемы GOA.
Обратимся к фиг. 5, на которой показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, при обратном сканировании, как показано на фиг. 3. Последовательность операций прямого сканирования подобна последовательности операций обратного сканирования. Последовательность операций схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, при обратном сканировании может быть изложена следующим образом.
Ступень 1: третий тактовый сигнал CK3 и выходная клемма G(n+1) обеспечивают уровень высокого напряжения. Третий тонкопленочный транзистор T3 открыт третьим тактовым сигналом CK3. Третий узел H(n) предварительно заряжен до уровня высокого напряжения. Шестой тонкопленочный транзистор Т6 открыт третьим узлом H(n). Пятый тонкопленочный транзистор Т5 открыт постоянно под управлением постоянного уровня высокого напряжения VGH и, таким образом, третий узел H(n) и первый узел Q(n) всегда имеют одинаковый уровень напряжения. Первый узел Q(n) предварительно заряжен до уровня высокого напряжения. Второй узел P(n) спадает до постоянного уровня низкого напряжения VGL. Наконец, закрыты четвертый и седьмой тонкопленочные транзисторы Т4, Т7.
Ступень 2: второй тактовый сигнал CK2 обеспечивает уровень высокого напряжения. Первый узел Q(n) сохраняет уровень высокого напряжения вследствие функции хранения первого конденсатора С1 в цепи положительной обратной связи. Второй тонкопленочный транзистор Т2 открыт. Уровень высокого напряжения второго тактового сигнала CK2 подан на выход на выходную клемму G(n), а затем выходная клемма G(n) обеспечивает на выходе уровень высокого напряжения и, наконец, первый узел Q(n) возрастает до более высокого уровня.
Ступень 3: второй тактовый сигнал CK2 спадает до уровня низкого напряжения. И первый тактовый сигнал CK1 и выходная клемма G(n-1) обеспечивают уровень высокого напряжения. Первый узел Q(n) все еще на уровне высокого напряжения. Второй тонкопленочный транзистор Т2 все еще открыт. Уровень низкого напряжения второго тактового сигнала CK2 подан на выход на выходную клемму G(n), а затем выходная клемма G(n) подает на выход уровень низкого напряжения.
Ступень 4: третий тактовый сигнал CK3 снова обеспечивает уровень высокого напряжения. Выходная клемма G(n+1) обеспечивает уровень низкого напряжения. Третий тонкопленочный транзистор T3 открыт. Первый узел Q(n) спадает до постоянного уровня низкого напряжения VGL.
Ступень 5: третий тактовый сигнал CK3 спадает до уровня низкого напряжения. Второй тактовый сигнал CK2 обеспечивает уровень высокого напряжения. Восьмой тонкопленочный транзистор Т8 открыт. Второй узел P(n) заряжен до уровня высокого напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты и, таким образом, первый узел Q(n) и выходная клемма G(n) сохраняют уровень низкого напряжения. Второй узел P(n) сохраняет уровень высокого напряжения вследствие функции хранения второго конденсатора С2 в цепи положительной обратной связи. При уменьшении второго тактового сигнал CK2 от уровня высокого напряжения к уровню низкого напряжения второй узел P(n) имеет высокий уровень напряжения и девятый тонкопленочный транзистор Т9 открыт. Тем временем, второй узел P(n) спадает в некоторой степени вследствие уровня низкого напряжения второго тактового сигнала CK2. Вследствие функции хранения второго конденсатора С2 в цепи положительной обратной связи второй узел P(n) линейно спадает до уровня низкого напряжения после периода времени задержки, при падении тактового сигнала CK2 до уровня низкого напряжения. Таким образом, при сохранении на выходных клеммах G(n) уровня низкого напряжения уровень второго узла P(n) скачкообразно переходит на уровень высокого напряжения согласно второму тактовому сигналу CK2, который представляет собой тот же скачок на уровень высокого напряжения, и спадает до уровня низкого напряжения согласно второму тактовому сигналу CK2, находящемуся на уровне низкого напряжения.
По сравнению с известной технологией, в которой второй узел P(n) постоянно сохраняет уровень высокого напряжения, а четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты в заданном интервале времени, второй узел P(n) в схеме GOA, основанной на низкотемпературных полупроводнико- 7 036256 вых тонкопленочных транзисторах из поликристаллического кремния и предложенной в настоящим изобретении, на ступени 5, спадает согласно определенной частоте. Второй узел P(n) не должен сохранять уровень высокого напряжения постоянно. Таким образом, проблема сдвига порогового напряжения успешно решена относительно четвертого и седьмого тонкопленочных транзисторов Т4, Т7 при их длительном сроке эксплуатации. Кроме того, эффективно улучшена стабильность схемы GOA.
Обратимся к фиг. 6, на которой схематически показана схема GOA, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния, согласно другому предпочтительному варианту реализации настоящего изобретения. Различие между вариантом реализации по фиг. 3 и вариантом реализации по фиг. 6 состоит в том, что девятый тонкопленочный транзистор Т9 содержит затвор, электрически связанный с четвертым тактовым сигналом CK4, исток, электрически соединенный со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом CK2 в модуле 38 управления узлами, как предложено в этом варианте реализации. При сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла P(n) скачкообразно переходит на уровень высокого напряжения согласно второму тактовому сигналу CK2, который представляет собой тот же скачок на уровень высокого напряжения, и спадает до уровня низкого напряжения согласно четвертому тактовому сигналу CK4, представляющему собой падение на уровень низкого напряжения.
На фиг. 7 показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, при прямом сканировании, как показано на фиг. 6. Различие между фиг. 7 и фиг. 4 состоит в том, что при сохранении на выходной клемме G(n) уровня низкого напряжения уровень второго узла P(n) спадает до уровня низкого напряжения в ответ на скачок тактового сигнала CK4 от уровня низкого напряжения до уровня высокого напряжения. Специалисту в данной области техники понятны различия в последовательности операций согласно соединению девятого тонкопленочного транзистора Т9 в схеме GOA, показанной на фиг. 3 и фиг. 6. Подробности не будут описаны ниже.
На фиг. 8 показана временная диаграмма схемы GOA, основанной на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния при обратном сканировании, как показано на фиг. 6. Различие между фиг. 8 и фиг. 5 состоит в том, что при сохранении на выходной клемме G(n) уровня низкого напряжения, уровень второго узла P(n) спадает до уровня низкого напряжения в ответ на скачок тактового сигнала CK4 от уровня низкого напряжения до уровня высокого напряжения. Специалисту в данной области техники понятны различия в последовательности операций согласно соединению девятого тонкопленочного транзистора Т9 в схеме GOA, показанной на фиг. 3 и фиг. 6. Подробности не будут описаны ниже.
Итак, в настоящем изобретении предложена схема GOA, основанная на низкотемпературных тонкопленочных транзисторах из поликристаллического кремния. Девятый тонкопленочный транзистор введен для регулировки уровней высокого и низкого напряжения, прилагаемых ко второму узлу P(n). Девятый тонкопленочный транзистор содержит затвор и исток, электрически соединенные со вторым узлом P(n) и сток, электрически связанный со вторым тактовым сигналом. Иначе, девятый тонкопленочный транзистор содержит затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически соединенный со вторым узлом P(n), и сток, электрически связанный со вторым тактовым сигналом. Такие конструкции обеспечивают возможность спадания уровня второго узла P(n) согласно определенной частоте при сохранении уровня низкого напряжения на выходной клемме G(n). Таким образом, в рамках настоящего изобретении второй узел P(n) не должен постоянно сохранять уровень высокого напряжения. Кроме того, у четвертого и седьмого транзисторов Т4 и Т7 нет проблем со сдвигом порогового напряжения в результате продолжительного времени эксплуатации. Стабильность схемы GOA улучшена относительно известного уровня техники, что с успехом может быть использовано в конструкции жидкокристаллических панелей с высоким разрешением. Предложенная в настоящем изобретении схема GOA может быть использована для управления сотовыми телефонами, дисплеями или телевизорами. Вышеупомянутое представляет собой преимущество настоящего изобретения.
Специалистам в данной области техники понятно, что многочисленные модификации и изменения устройства могут быть выполнены при сохранении сути изобретения. Согласно этому, вышеупомянутое раскрытие должно быть рассмотрено как ограниченное лишь границами прилагаемой формулы изобретения.

Claims (14)

  1. ФОРМУЛА ИЗОБРЕТЕНИЯ
    1. Схема драйвера затворов на матрице (GOA), основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, содержащая множество каскадных блоков GOA, причем каждая ступень из указанного множества блоков GOA содержит модуль управления сканированием, выходной модуль, модуль понижения напряжения и модуль управления узлами;
    на n-й ступени блока GOA, кроме первой ступени блока GOA и последней ступени блока GOA, где
    - 8 036256 n равно положительному целому числу, модуль управления сканированием содержит:
    первый тонкопленочный транзистор, содержащий затвор, электрически связанный с первым тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n-1) для (п-1)-й ступени блока
    GOA, и сток, электрически соединенный с третьим узлом;
    третий тонкопленочный транзистор, содержащий затвор, электрически связанный с третьим тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n+1) для (п+1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом;
    пятый тонкопленочный транзистор, содержащий затвор, электрически подсоединенный к постоянному уровню высокого напряжения, исток, электрически соединенный с третьим узлом, и сток, электрически соединенный с первым узлом;
    выходной модуль содержит:
    второй тонкопленочный транзистор, содержащий затвор, электрически соединенный с первым узлом, исток, электрически связанный со вторым тактовым сигналом, и сток, электрически соединенный с выходной клеммой G(n); и первый конденсатор в цепи положительной обратной связи, электрически подсоединенный между первым узлом и выходной клеммой G(n);
    модуль понижения напряжения содержит:
    четвертый тонкопленочный транзистор, содержащий затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n);
    шестой тонкопленочный транзистор, содержащий затвор, электрически соединенный с третьим узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный со вторым узлом;
    седьмой тонкопленочный транзистор, содержащий затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с первым узлом;
    восьмой тонкопленочный транзистор, содержащий затвор и исток, электрически связанные со вторым тактовым сигналом, и сток, электрически соединенный со вторым узлом;
    десятый тонкопленочный транзистор, содержащий затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n); и второй конденсатор в цепи положительной обратной связи, электрически подсоединенный между вторым узлом и постоянным уровнем низкого напряжения; и причем модуль управления узлами, электрически связанный со вторым тактовым сигналом и вторым узлом, выполнен с возможностью управления вторым узлом для переключения между уровнем высокого напряжения и уровнем низкого напряжения согласно второму тактовому сигналу;
    причем импульсы первого тактового сигнала, второго тактового сигнала, третьего тактового сигнала и четвертого тактового сигнала выводятся последовательно по очереди и никогда не накладываются;
    при прямом сканировании первый тактовый сигнал, электрически связанный с первым тонкопленочным транзистором, и выходная клемма G(n-1) одновременно обеспечивают уровень высокого напряжения;
    при обратном сканировании третий тактовый сигнал, электрически связанный с третьим тонкопленочным транзистором, и выходная клемма G(n+1) одновременно обеспечивают уровень высокого напряжения.
  2. 2. Схема GOA по п.1, в которой модуль управления узлами содержит девятый тонкопленочный транзистор, содержащий затвор и исток, электрически соединенные со вторым узлом, и сток, электрически связанный со вторым тактовым сигналом.
  3. 3. Схема GOA по п.2, в которой при сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла выполняет скачок к уровню высокого напряжения в ответ на скачок второго тактового сигнала от уровня низкого напряжения к уровню высокого напряжения, и уровень второго узла спадает до уровня низкого напряжения в ответ на падение второго тактового сигнала от уровня высокого напряжения к уровню низкого напряжения.
  4. 4. Схема GOA по п.1, в которой модуль управления узлами содержит девятый тонкопленочный транзистор Т9, содержащий затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически соединенный со вторым узлом, и сток, электрически связанный со вторым тактовым сигналом.
  5. 5. Схема GOA по п.4, в которой при сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла выполняет скачок к уровню высокого напряжения в ответ на скачок второго тактового сигнала от уровня низкого напряжения к уровню высокого напряжения, и уровень второго узла спадает до уровня низкого напряжения в ответ на скачок четвертого тактового сигнала от уровня низкого напряжения к уровню высокого напряжения.
  6. 6. Схема GOA по п.1, в которой все тонкопленочные транзисторы выполнены в форме низкотемпе-
    - 9 036256 ратурных полупроводниковых тонкопленочных транзисторов из поликристаллического кремния.
  7. 7. Схема драйвера затворов на матрице (GOA), основанная на низкотемпературных полупроводниковых тонкопленочных транзисторах из поликристаллического кремния, содержащая:
    множество каскадных блоков GOA, причем каждая ступень из указанного множества блоков GOA содержит модуль управления сканированием, выходной модуль, модуль понижения напряжения и модуль управления узлами;
    на n-й ступени блока GOA, кроме первой ступени блока GOA и последней ступени блока GOA, где n равно положительному целому числу, модуль управления сканированием содержит:
    первый тонкопленочный транзистор, содержащий затвор, электрически связанный с первым тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n-1) для (п-1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом;
    третий тонкопленочный транзистор, содержащий затвор, электрически связанный с третьим тактовым сигналом, исток, электрически соединенный с выходной клеммой G(n+1) для (п+1)-й ступени блока GOA, и сток, электрически соединенный с третьим узлом; и пятый тонкопленочный транзистор, содержащий затвор, электрически подсоединенный к постоянному уровню высокого напряжения, исток, электрически соединенный с третьим узлом, и сток, электрически соединенный с первым узлом;
    выходной модуль содержит:
    второй тонкопленочный транзистор, содержащий затвор, электрически соединенный с первым узлом, исток, электрически связанный со вторым тактовым сигналом, и сток, электрически соединенный с выходной клеммой G(n); и первый конденсатор в цепи положительной обратной связи, электрически подсоединенный между первым узлом и выходной клеммой G(n);
    модуль понижения напряжения содержит:
    четвертый тонкопленочный транзистор, содержащий затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n);
    шестой тонкопленочный транзистор, содержащий затвор, электрически соединенный с третьим узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный со вторым узлом;
    седьмой тонкопленочный транзистор, содержащий затвор, электрически соединенный со вторым узлом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с первым узлом;
    восьмой тонкопленочный транзистор, содержащий затвор и исток, электрически связанные со вторым тактовым сигналом, и сток, электрически соединенный со вторым узлом;
    десятый тонкопленочный транзистор, содержащий затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически подсоединенный к постоянному уровню низкого напряжения, и сток, электрически соединенный с выходной клеммой G(n); и второй конденсатор в цепи положительной обратной связи, электрически подсоединенный между вторым узлом и постоянным уровнем низкого напряжения; и причем модуль управления узлами, электрически связанный со вторым тактовым сигналом и вторым узлом, выполнен с возможностью управления вторым узлом для переключения между уровнем высокого напряжения и уровнем низкого напряжения согласно второму тактовому сигналу.
  8. 8. Схема GOA по п.7, в которой модуль управления узлами содержит девятый тонкопленочный транзистор Т9, содержащий затвор и исток, электрически соединенные со вторым узлом, и сток, электрически связанный со вторым тактовым сигналом.
  9. 9. Схема GOA по п.8, в которой при сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла выполняет скачок к уровню высокого напряжения в ответ на скачок второго тактового сигнала от уровня низкого напряжения к уровню высокого напряжения, и уровень второго узла спадает до уровня низкого напряжения в ответ на падение второго тактового сигнала от уровня высокого напряжения к уровню низкого напряжения.
  10. 10. Схема GOA по п.7, в которой модуль управления узлами содержит девятый тонкопленочный транзистор Т9, содержащий затвор, электрически связанный с четвертым тактовым сигналом, исток, электрически соединенный со вторым узлом, и сток, электрически связанный со вторым тактовым сигналом.
  11. 11. Схема GOA по п.10, в которой при сохранении уровня низкого напряжения на выходной клемме G(n) уровень второго узла выполняет скачок к уровню высокого напряжения в ответ на скачок второго тактового сигнала от уровня низкого напряжения к уровню высокого напряжения, и уровень второго узла спадает до уровня низкого напряжения в ответ на скачок четвертого тактового сигнала от уровня низкого напряжения к уровню высокого напряжения.
  12. 12. Схема GOA по п.7, в которой импульсы первого тактового сигнала, второго тактового сигнала, третьего тактового сигнала и четвертого тактового сигнала выведены последовательно по очереди и ни-
    - 10 036256 когда не перекрыты.
  13. 13. Схема GOA по п.7, в которой при прямом сканировании первый тактовый сигнал, электрически связанный с первым тонкопленочным транзистором, и выходная клемма G(n-1) одновременно обеспечивают уровень высокого напряжения;
    при обратном сканировании третий тактовый сигнал, электрически связанный с третьим тонкопленочным транзистором, и выходная клемма G(n+1) одновременно обеспечивают уровень высокого напряжения.
  14. 14. Схема GOA по п.7, в которой все тонкопленочные транзисторы выполнены в форме низкотемпературных полупроводниковых тонкопленочных транзисторов из поликристаллического кремния.
EA201892812A 2016-05-27 2016-06-30 Схема драйвера затворов на матрице, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния EA036256B1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610363726.0A CN105869588B (zh) 2016-05-27 2016-05-27 基于ltps半导体薄膜晶体管的goa电路
PCT/CN2016/087799 WO2017201810A1 (zh) 2016-05-27 2016-06-30 基于ltps半导体薄膜晶体管的goa电路

Publications (2)

Publication Number Publication Date
EA201892812A1 EA201892812A1 (ru) 2019-05-31
EA036256B1 true EA036256B1 (ru) 2020-10-20

Family

ID=56641474

Family Applications (1)

Application Number Title Priority Date Filing Date
EA201892812A EA036256B1 (ru) 2016-05-27 2016-06-30 Схема драйвера затворов на матрице, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния

Country Status (7)

Country Link
US (1) US10126621B2 (ru)
JP (1) JP2019518982A (ru)
KR (1) KR102177425B1 (ru)
CN (1) CN105869588B (ru)
EA (1) EA036256B1 (ru)
GB (1) GB2564583B (ru)
WO (1) WO2017201810A1 (ru)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070997A (ko) * 2016-12-19 2018-06-27 엘지디스플레이 주식회사 게이트 구동회로
KR102445577B1 (ko) 2017-10-27 2022-09-20 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
CN108154856B (zh) * 2017-12-27 2020-10-02 南京中电熊猫液晶显示科技有限公司 栅极扫描驱动电路
WO2020061802A1 (zh) * 2018-09-26 2020-04-02 深圳市柔宇科技有限公司 Goa电路、阵列基板及显示装置
CN109830212A (zh) * 2019-03-15 2019-05-31 深圳市华星光电半导体显示技术有限公司 一种oled显示面板
CN111312177B (zh) * 2020-03-03 2021-04-02 武汉华星光电技术有限公司 Goa驱动电路、显示面板及显示装置
CN113643641A (zh) * 2021-08-03 2021-11-12 武汉华星光电技术有限公司 栅极驱动电路及显示面板
WO2023115401A1 (zh) * 2021-12-22 2023-06-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104318909A (zh) * 2014-11-12 2015-01-28 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示面板
CN104537992A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN105355187A (zh) * 2015-12-22 2016-02-24 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
CN105489180A (zh) * 2016-01-04 2016-04-13 武汉华星光电技术有限公司 Goa电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
US7203264B2 (en) * 2005-06-28 2007-04-10 Wintek Corporation High-stability shift circuit using amorphous silicon thin film transistors
JP2007242129A (ja) * 2006-03-08 2007-09-20 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP2009205706A (ja) * 2008-02-26 2009-09-10 Sony Corp シフトレジスタ回路および表示装置ならびに電子機器
JP5413870B2 (ja) * 2008-02-26 2014-02-12 株式会社ジャパンディスプレイ シフトレジスタ回路および表示装置ならびに電子機器
CN102651208B (zh) * 2012-03-14 2014-12-03 京东方科技集团股份有限公司 一种栅极驱动电路及显示器
KR102015396B1 (ko) * 2012-11-27 2019-08-28 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
CN104252853A (zh) * 2014-09-04 2014-12-31 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示器件
CN104766580B (zh) 2015-04-23 2017-08-01 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN105139820B (zh) * 2015-09-29 2017-11-10 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN105206243B (zh) * 2015-10-28 2017-10-17 京东方科技集团股份有限公司 一种移位寄存器、栅极集成驱动电路及显示装置
CN105185347B (zh) * 2015-10-29 2018-01-26 武汉华星光电技术有限公司 一种基于ltps的goa电路及显示面板
CN105390086B (zh) 2015-12-17 2018-03-02 武汉华星光电技术有限公司 栅极驱动电路和使用栅极驱动电路的显示器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104318909A (zh) * 2014-11-12 2015-01-28 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示面板
CN104537992A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN105355187A (zh) * 2015-12-22 2016-02-24 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
CN105489180A (zh) * 2016-01-04 2016-04-13 武汉华星光电技术有限公司 Goa电路

Also Published As

Publication number Publication date
EA201892812A1 (ru) 2019-05-31
KR102177425B1 (ko) 2020-11-11
WO2017201810A1 (zh) 2017-11-30
JP2019518982A (ja) 2019-07-04
GB2564583B (en) 2021-06-16
CN105869588B (zh) 2018-06-22
GB2564583A (en) 2019-01-16
KR20190002694A (ko) 2019-01-08
GB201814495D0 (en) 2018-10-24
CN105869588A (zh) 2016-08-17
US20180136500A1 (en) 2018-05-17
US10126621B2 (en) 2018-11-13

Similar Documents

Publication Publication Date Title
EA036256B1 (ru) Схема драйвера затворов на матрице, основанная на низкотемпературном полупроводниковом тонкопленочном транзисторе из поликристаллического кремния
US10497454B2 (en) Shift register, operation method thereof, gate driving circuit and display device
US10403219B2 (en) Gate driver on array circuit based on low temperature poly-silicon semiconductor thin film transistor
US7764761B2 (en) Shift register apparatus and method thereof
US7310402B2 (en) Gate line drivers for active matrix displays
WO2017107286A1 (zh) 基于ltps半导体薄膜晶体管的goa电路
JP5719103B2 (ja) 表示装置
US7286627B2 (en) Shift register circuit with high stability
US10170067B2 (en) GOA electric circuit based on LTPS semiconductor thin-film transistors
WO2017107285A1 (zh) 用于窄边框液晶显示面板的goa电路
US11263972B2 (en) Pixel circuitry and drive method thereof, array substrate, and display panel
KR20190035855A (ko) Goa 회로
US20150077407A1 (en) Gate driver circuit and display apparatus having the same
WO2017101200A1 (zh) 基于ltps半导体薄膜晶体管的goa电路
US9928922B2 (en) Shift register and method for driving the same, gate driving circuit and display device
WO2019041853A1 (zh) 移位寄存器单元、驱动装置、显示装置以及驱动方法
WO2017045346A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动装置以及显示装置
EP2447950A1 (en) Shift register circuit, display device provided with same, and shift register circuit driving method
US8532248B2 (en) Shift register unit circuit, shift register, array substrate and liquid crystal display
US20220343855A1 (en) Gate driving circuit, display substrate, display device and gate driving method
CN107516505B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示面板
CN112259038A (zh) 移位寄存器及驱动方法、栅极驱动电路、显示面板及装置
JP2004505303A (ja) アクティブマトリクス表示装置
US10210828B2 (en) Temperature sensing circuit and driving circuit
CN108154860B (zh) 一种栅极驱动电路及显示装置

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ BY KZ KG TJ TM