DE813153T1 - Seriell-Parallel-Umsetzer in einem Datenkommunikationssystem - Google Patents

Seriell-Parallel-Umsetzer in einem Datenkommunikationssystem

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DE813153T1
DE813153T1 DE0813153T DE97303951T DE813153T1 DE 813153 T1 DE813153 T1 DE 813153T1 DE 0813153 T DE0813153 T DE 0813153T DE 97303951 T DE97303951 T DE 97303951T DE 813153 T1 DE813153 T1 DE 813153T1
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DE
Germany
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data
signal
circuit
delay line
serial data
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Pending
Application number
DE0813153T
Other languages
English (en)
Inventor
Robert J. San Jose California 95124 Bosnyak
Robert J. Palo Alto California 94306 Drost
David M. San Jose California 95117 Murata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
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Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of DE813153T1 publication Critical patent/DE813153T1/de
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Claims (26)

DE/EP O 813 158 T1 Ansprüche
1. Verfahren zum Empfangen von Daten, umfassend die folgenden Schritte:
Empfangen von seriellen Datenelementen;
Messen der Rate, mit der die genannten seriellen Datenelemente empfangen werden;
Speichern der genannten empfangenen seriellen Datenelemente in einer ersten Verzögerungsleitung; und
Steuern der Rate, mit der die genannten empfangenen seriellen Datenelemente in der genannten ersten Datenverzögerungsleitung gespeichert werden, gemäß der gemessenen Rate, mit der die genannten seriellen Datenelemente empfangen werden.
2. Verfahren nach Anspruch 1, ferner umfassend die folgenden Schritte:
Speichern von &eegr; der seriellen Datenelemente in der genannten ersten Datenverzögerungsleitung.
3. Verfahren nach Anspruch 2, ferner umfassend die folgenden Schritte:
Speichern von 2n oder mehr der genannten seriellen Datenelemente in einem Speicherelement, die von der genannten ersten Datenverzögerungsleitung empfangen wurden; und
Auswählen eines logischen Rahmens von &eegr; seriellen Datenelementen aus dem genannten Speicherelement.
4. Verfahren nach Anspruch 3, bei dem der Schritt des Speicherns der 2n seriellen Datenelemente in dem genannten Speicherelement ferner den Schritt des Verschiebens von &eegr; seriellen Datenelementen in das genannte zweite Speicherelement nach dem Empfang eines Signalspeichersignals umfaßt.
5. Verfahren nach Anspruch 4, ferner umfassend die folgenden Schritte:
Ermitteln> wann &eegr; serielle Datenelemente von der genannten ersten Datenverzögerungsleitung empfangen wurden; und
Erzeugen des Signalspeichersignals, wenn ermittelt wurde, daß das n-te serielle Datenelement in der genannten ersten Datenverzögerungsleitung empfangen wurde.
6. Verfahren nach Anspruch 5, bei dem das Ermitteln, wann serielle Datenelemente empfangen wurden, ferner die folgenden Schritte umfaßt:
Bereitstellen einer zweiten Datenverzögerungsleitung mit n/2 Verzögerungselementen, die zu einer Ringoszillatoreinheit zusammengeschlossen werden; und
Erzeugen einer Taktsignalflanke jedesmal dann, wenn ein Signal zu einem nachfolgenden Verzögerungselement innerhalb der genannten zweiten Datenvzögerungsleitung kaskadiert.
7. Verfahren nach Anspruch 3, bei dem der Schritt des Auswählens eines logischen Rahmens ferner den Schritt des Definierens eines Versatzes umfaßt, der den Beginn eines logischen Rahmens markiert.
8. Verfahren nach Anspruch 7, bei dem der Schritt des Definierens des Versatzes ferner die folgenden Schritte umfaßt:
Empfangen eines Bitmusters von dem genannten Speicherelement;
Verschieben des Bitmusters durch eine vorbestimmte Anzahl von Versätzen;
Vergleichen jedes verschobenenen Bitmusters mit einem vorbestimmten Bitmuster; und
Auswählen des Versatzes, in dem der Vergleich eine Übereinstimmung zwischen dem genannten verschobenen Bitmuster und dem genannten vorbestimmten Bitmuster anzeigt.
DE / FP &pgr; 811 &igr; RQ &pgr;
9. Verfahren nach Anspruch 7, bei dem der Schritt des Definierens des Versatzes ferner die folgenden Schritte umfaßt:
Empfangen eines Bitmusters von dem genannten Speicherelement;
Vergleichen des Bitmusters mit einer Mehrzahl von vorbestimmten Bitmustern., die jeweils um einen Vorsatz verschoben sind; und
Auswählen des Versatzes, bei dem der Vergleich eine Übereinstimmung zwischen dem Bitmuster und dem genannten verschobenen vorbestimmten Bitmuster anzeigt.
10. Verfahren nach Anspruch 1, bei dem der Schritt des Steuerns ferner die folgenden Schritte umfaßt:
Messen der Signalcharakteristiken der genannten empfangenen seriellen Datenelemente;
Erzeugen eines Referenzsignals mit Hilfe einer zweiten Datenver&zgr;ögerungsleitung;
Vergleichen der Signalcharakteristiken des genannten seriellen Datensignals mit dem genannten Referenzsignal;
Erzeugen eines Steuersignals von einer Größe, die die relative Differenz zwischen dem genannten seriellen Datensignal und dem genannten Referenzsignal anzeigt; und Einstellen des Verzögerungsintervalls jedes Datenverzögerungselementes innerhalb der genannten ersten und zweiten Datenverzögerungsleitung gemäß dem Steuersignal.
11. Verfahren nach Anspruch 10, bei dem das Einstellen des Verzögerungsintervalls in jedem Verzögerungselement bewirkt, daß die genannte zweite Datenverzögerungsleitung im wesentlichen auf das gesendete serielle Datensignal aufsynchronisiert wird, und bewirkt, daß die genannte erste Datenverzögerungsleitung serielle Daten im wesentlichen nach der Ankunft speichert.
12. Schaltung zum Konvertieren einer seriellen Datenfolge von N Bit, die über ein Datenübertragungsmedium übertragen wird, in parallele Daten, umfassend:
einen mit dem Datenübertragungsmedium gekoppelten Puffer zum Bereitstellen von Datensignalen;
einen mit dem genannten Puffer gekoppelten Phasenregelkreis (PLL) zum Erzeugen eines Verzögerungsleitungs-Steuersignals (Vcontrol) in Reaktion auf den Empfang der Datensignale; und
eine erste, mit dem genannten Puffer gekoppelte Datenverzögerungsleitung zum Empfangen des genannten Vcontrol-Signals, wobei durch die Kaskadierung der seriellen Daten durch die genannte erste Verzögerungsleitung &eegr; Bit parallele Daten erzeugt werden.
13. Schaltung nach Anspruch 12, bei der der Puffer so konfiguriert ist, daß er Differenzdatensignale bereitstellt...
14. Schaltung nach Anspruch 12, bei der die erste Datenverzögerungsleitung N Datenverzögerungselemente beinhaltet, die zu einer Prioritätsverkettung zusammengeschlossen sind.
15. Schaltung nach Anspruch 12, bei der der Phasenregelkreis (PLL) ferner folgendes umfaßt:
eine Phasendetektorschaltung, die so gekoppelt ist, daß sie ein Datensignal von der Pufferschaltung und ein Referenzsignal von einer zweiten Datenverzögerungsleitung empfängt, und die so konfiguriert ist, daß sie ein Steuersignal mit einer Größe erzeugt, die den Signalcharakteristikdifferenzen des Datensignals und des Referenzsignals entspricht; und
eine mit der Phasendetektorschaltung gekoppelte Ladungspumpenschaltung, die so konfiguriert ist, daß sie das genannte Verzögerungsleitungssteuersignal (Vcontrol) in
Reaktion auf die Größe des Steuersignals erzeugt, wobei die genannte zweite Datenverzögerungsleitung so gekoppelt ist, daß sie ein Verzögerungssteuersignal (Vcontrol) empfängt, und wobei das genannte Verzögerungsleitungssteuersignal (Vcontrol) bewirkt, daß die Rate der genannten zweiten Datenverzögerungsleitung auf die Rate aufsynchronisiert wird, mit der die seriellen Daten im Puffer empfangen werden.
16. Schaltung nach Anspruch 15, bei der die zweite Datenverzögerungsleitung n/2 Verzögerungselemente hat, die zu einem Ringoszillator konfiguriert sind.
17. Schaltung nach Anspruch 15, bei der ein T iefpaßfi11ereingang mit der genannten Ladungspumpenschaltung gekoppelt ist und der genannte Tiefpaßfilterausgang mit der ersten und der zweiten Datenverzögerungsleitung gekoppelt ist.
18. Schaltung nach Anspruch 13, bei der das Verzögerungsleitungssteuersignal (Vcontrol) jedes Verzögerungselement in der zweiten Verzögerungsleitung vorspannt, um folgendes zu erzeugen:
ein kürzeres Verzögerungsintervall, wenn die Signalcharakteristiken anzeigen, daß das Referenzsignal langsamer ist als das serielle Datensignal, und
ein längeres Verzögerungsintervall, wenn die Signalcharakteristiken anzeigen, daß das Referenzsignal schneller ist als das serielle Datensignal.
19. Schaltung nach Anspruch 17, bei der die Signalcharakteristik Phase ist.
20. Schaltung nach Anspruch 17, bei der die Signalcharakteristik Frequenz ist.
21. Schaltung nach Anspruch 17, bei der die Signalcharakteristik Periodizität ist.
22. Schaltung nach Anspruch 17, bei der die
Signalcharakteristik Amplitude ist.
23. Schaltung nach Anspruch 13, ferner umfassend eine Rahmungsschaltung, die einen logischen Datenrahmen erzeugen kann, wobei die genannte Rahmungsschaltung folgendes umfaßt:
eine Taktschaltung, die ein Signalspeichersignal
erzeugen kann, wenn N .parallele Datenelemente in der genannten ersten Datenverzögerungsleitung empfangen wurden; eine Speicherschaltung, die so geschaltet ist, daß sie parallele Daten empfängt, die in der genannten ersten Datenverzögerungsleitung gespeichert sind, und die mit der Taktschaltung gekoppelt ist, und die so konfiguriert ist, daß sie mehr Datenelemente speichert, als in einem logischen Rahmen von Datenelementen nach dem Empfang des Signalspeichersignals enthalten sind;
eine Vergleichsschaltung, die mit der genannten
Speicherschaltung gekoppelt und die so konfiguriert ist, daß sie die genannten parallelen Daten mit einer Mehrzahl von vorbestimmten Bitmustern vergleicht und eine Musterübereinstimmung anzeigt; und
eine Auswahlschaltung, die mit der genannten Vergleichsschaltung und der genannten Speicherschaltung und der genannten Taktschaltung gekoppelt und so konfiguriert ist, daß Sie einen logischen Rahmen von Datenelementen aus dem genannten Speicherelement auf der Basis der in der genannten Vergleichsschaltung angezeigten Musterübereinstimmung nach dem Empfang des Signalspeichersignals auswählt.
24. Schaltung nach Anspruch 23, bei der die Mehrzahl von vorbestimmten Bitmustern durch Verschieben eines ersten vorbestimmten Bitmusters um einen oder mehr Versätze erzeugt werden.
25. Schaltung nach Anspruch 23, bei der die Taktschaltung
&rgr;&Igr;
~ &igr; L. &iacgr; W y I &udigr; 1 j - 7 -
ferner den genannten PLL mit einer Frequenz aufweist, die im wesentlichen gleich der Frequenz ist, mit der N Bits zu dem Puffer übertragen werden.
26. Schaltung nach Anspruch 23, bei der die Taktschaltung ferner eine Signalquelle mit einer Frequenz aufweist, die im wesentlichen gleich der Datenübertragungsrate von N Bits
DE0813153T 1996-06-14 1997-06-06 Seriell-Parallel-Umsetzer in einem Datenkommunikationssystem Pending DE813153T1 (de)

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Application Number Priority Date Filing Date Title
US08/663,583 US5777567A (en) 1996-06-14 1996-06-14 System and method for serial to parallel data conversion using delay line

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Publication Number Publication Date
DE813153T1 true DE813153T1 (de) 1998-09-03

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