DE69911014T2

DE69911014T2 - Strahlengeschützter 6-transistorenspeicher mit wahlfreiem zugriff und speicherbauelement

Info

Publication number: DE69911014T2
Application number: DE69911014T
Authority: DE
Inventors: C. Robert BERTIN
Original assignee: BAE Systems Information and Electronic Systems Integration Inc
Current assignee: BAE Systems Information and Electronic Systems Integration Inc
Priority date: 1998-06-05
Filing date: 1999-06-04
Publication date: 2004-07-08
Anticipated expiration: 2019-06-05
Also published as: TW440829B; WO1999063542A1; EP1088310A2; EP1088310B1; JP2002517897A; DE69911014D1; WO1999063542A8; ATE249090T1; WO1999063542B1; US6111780A; AU4331899A

Description

Die vorliegende Erfindung betrifft allgemein das Feld der elektronischen Schaltungen, insbesondere statische Schreib-Lese-Speicher (SRAM)-Schaltungen und verbesserte strahlungsgehärtete SRAM-Bauelemente und Verfahren, diese zu betreiben.
Das Betreiben eines elektronischen Systems kann eine Speicherung von Daten in einen Speicher und das Auslesen der Daten aus dem Speicher einschließen. Elektronische Speicher können eine Anordnung aus Speicherzellen umfassen, wobei jede Zelle fähig ist, ein Datenbit zu speichern. In einen solchen Speicher kann Information beliebig in jedes Speicherelement je nach Erfordernis ein- oder ausgelesen werden. Dieser Typ von elektronischem Speicher wird üblicherweise als Schreib-Lese-Speicher (RAM) bezeichnet.
Ein Vorteil eines RAMs ist, dass die Zugriffszeit für jedes Bit in der Matrix die gleiche ist. Im Vergleich dazu hängt die Zugriffszeit bei einem seriellen Schieberregisterspeicher von der Position eines Bits zum Zeitpunkt des Zugriffs ab. Ein Nachteil eines Schreib-Lese-Speicher (RAM) verglichen mit einem Lese-Speicher (ROM) ist, dass ein RAM flüchtig ist. Das bedeutet, alle gespeicherte Information kann verloren gehen, wenn eine Energieversorgung ausfällt. Deshalb werden Daten oft in Hilfsspeichergeräten gespeichert, wie beispielsweise auf einer Diskette oder einem Band.
Ein RAM-Typ ist ein statischer Schreib-Lese-Speicher (SRAM). SRAMs sind dort bevorzugt, wo Speicherzugriffszeiten minimal gehalten werden müssen. SRAMs haben auch relativ geringe Leistungsanforderungen und werden in batteriebetriebenen Einheiten, einschließlich tragbaren Computern, landläufig verwendet. Grundsätzlich ist ein SRAM ein integrierter Schaltkreis, welcher Daten in binärer Form (beispielsweise „1" oder „0") in einer Anzahl Zellen speichert. Die gewöhnliche Speicherzelle in einem RAM kann in Metalloxidhalbleiter (MOS)- und in bipolaren Transistor-Technologien hergestellt werden. Die meistverbreitet verwendeten RAMs benutzen MOS-Transistoren, weil diese die höchste Komponentendichte ermöglicht und infolgedessen bei einer gegebenen Chipgröße mehr Bits gespeichert werden können.
Der Begriff Metalloxidhalbleiter (MOS) beschrieb ursprünglich Transistor-Gates, die unter Verwendung von Metall über einer dünnen Oxidschicht hergestellt wurden. Ein MOS-Transistor kann auch gewöhnlich als Feldeffekttransistor (FET) oder als MOSFET bezeichnet werden. Heutzutage wird der Begriff breiter verwendet, um Transistoren mit Gates aus Polysilizium über Oxid einzuschließen. NMOS, PMOS und CMOS sind drei exemplarische Typen der MOS-Technologie. „NMOS" bezeichnet n-Typ MOS-Transistoren. „n-Typ" bezeichnet einen Dotierstoff, welcher in Silizium eingebracht wird, um dessen Fähigkeit zu verbessern, Elektronen zu leiten, welche negativ geladene Teilchen sind. „PMOS" verwendet einen p-Typ-Dotierstoff, welcher die Leitung von „Löchern" verbessert, welche positive Ladungen sind. „CMOS" bedeutet komplementäres MOS und beinhaltet die Fabrikation von PMOS- und NMOS-Bauelementen auf einem einzelnen Substrat. Üblichennreise werden PMOS-Bauelemente in n-Typ-Wannen hergestellt, während NMOS-Bauelemente in einem vorwiegend p-Typ-Substrate gebildet werden. NMOS hat sich lange gegenüber PMOS als die Technologie der Wahl durchgesetzt, während CMOS sehr schnell fortgeschritten ist, da die Vorteile der Kombination von PMOS und NMOS oftmals die Schwierigkeit ihrer Kombination ausgeglichen haben. Ein PMOS kann auch als PFET und ein NMOS kann auch als ein NFET bezeichnet werden.
Typischerweise können die Zellen eines SRAM in einem Feld (array) angeordnet sein, so dass einzelne Zellen adressiert werden können und auf einzelne Zellen zugegriffen werden kann. Man kann sich ein Feld in Form in Reihen und Spalten angeordneter Zellen vorstellen. Jede Zeile umfasst eine Wort-Leitung, welche Zellen auf der Zeile mit einem gemeinsamen Steuersignal verbindet. In ähnlicher Weise umfasst jede Spalte ein komplementäres Bit-Leitungs-Paar, welches höchstens mit einer Zelle in jeder Zeile verbunden ist. Folglich können die Wort- und Bit-Leitungen mit einer individuellen Zugriffsmöglichkeit auf jede Zelle des Speicherfeldes angesteuert werden.
Insbesondere können Speicherzellen in einem rechteckigen Speicherfeld angeordnet werden, um eine zweidimensionale Adressierung zu ermöglichen. Ein einfaches RAM kann ein rechteckiges Speicherfeld aus Speicherzellen, zwei Dekoder, davon jeweils einer zur Adressierung einer Dimension des Feldes (d. h. die Wort-Leitungen und die Bit-Leitungs-Paare) der Speicherzellen, Schreib-Verstärker zum Betreiben des Speichers und Lese-Verstärker zum Detektieren der gespeicherten digitalen Information. Beispielsweise kann zu Erläuterungszwecken ein statisches 4096-Wort mal 1-Bit (4-kb × 1) RAM ein zweidimensionales Speicherfeld mit 64-Wort-Leitungen mal 64-Bit-Leitungs-Paare, einen 6-auf-64-Leitungen-Spaltendekoder, ein 6-auf-64 Leitungen-Zeilendekoder, einen Schreib-Aktivierungsschaltkreis, einen Lese-Schaltkreis und andere Steuerschaltkreise enthalten.
Um Daten aus einer Zelle auszulesen, kann durch Anwählen der Wort-Leitung, welche mit der Speicherzelle verbunden ist, auf den Ausgang einer Speicherzelle zugegriffen werden. Um zu lesen, kann der Schreib-Aktivierungs-Schaltkreis auf Masse gelegt werden, d. h. auf Null gesetzt werden. Ein komplementäres Bit-Leitungs-Paar kann mit jeder Speicherzelle in einer vorgegebenen Spalte verbunden sein. Wenn die Wort-Leitung für eine ausgewählte Zelle aktiviert ist, kann der logische Zustand (d. h. „1" oder „0"), welcher in den Flip-Flops oder Invertern der ausgewählten Zelle gespeichert ist, einen Stromfluss durch die Bit-Leitungen verursachen, welcher die Spannung auf der Bit-Leitung festlegt. Ein Leseverstärker kann die relativen Spannungen auf den Bit-Leitungen detektieren und zu einem Ausgangssignal verstärken, welches den Inhalt der ausgewählten Zelle anzeigt. Ein Eingabe/Ausgabegerät für das Feld, beispielsweise ein Transistor, kann die Spannung auf der Bit-Leitung für die ausgewählte Speicherzelle oder das Ausgangssignal eines ausgewählten Leseverstärkers an ein Eingabe-/Ausgabekontakt zur Kommunikation mit einem anderen Chip weiterleiten, beispielsweise mit einem Prozessor eines Computers oder eines anderen elektronischen Systems, welches mit dem SRAM verbunden ist. Bei einer Schreiboperation können Daten von dem Eingabe/Ausgabekontakt des SRAMs durch die Eingabe/Ausgabevorrichtung des Speicherfeldes an die internen Bit-Leitungen zur Speicherung in den Transistor-Flip-Flops oder Invertern der ausgewählten Speicherzelle weitergeleitet werden.
Speicher können in Satelliten und in anderem Computeranlagen Anwendung finden, welche in Umgebungen angeordnet sein können, welche hoch anfällig für Strahlung sind. Beispielsweise kann eine Speicherzelle in einem Satelliten im Weltraum einem strahlungsinduzierten Informationsfehler oder einer Einzelereignisstörung (Single-Event-Upset, SEU) ausgesetzt sein, wenn eine Zelle von einem hochenergetischen Teilchen getroffen wird. Ein Informationsfehler oder eine Einzelereignisstörung wird typischerweise von Elektron-Loch-Paaren verursacht, welche durch ein einzelnes energetisches Teilchen und entlang dessen Pfad erzeugt werden, während dieses einen integrierten Schaltkreis wie beispielsweise einen Speicher durchdringt. Sollte das energetische Teilchen eine kritische Ladung in einem kritischen Volumen einer Speicherzelle erzeugen, dann wird der logische Status des Speichers gestört. Diese kritische Ladung ist per Definition die minimale elektrische Ladungsmenge, welche zur Änderung des logischen Zustands einer Speicherzelle erforderlich ist. Die kritische Ladung kann auch durch direkte Ionisation aufgrund kosmischer Strahlen in den Speicher eingebracht werden.
Ein SEU resultiert typischerweise von Alpha-Teilchen (Heliumkernen), Beta-Teilchen oder Gamma-Strahlen, welche auf einen Knoten niedriger Kapazität eines Halbleiterschaltkreises einwirken. Ein Beispiel eines SEU eines Inverters wird nun zur Erläuterung beschrieben. Ein Inverter umfasst einen PMOS-Transistor und einen NMOS-Transistor, wobei die Drains der Transistoren miteinander verbunden sind, und wird zur Erzeugung komplementärer Signale verwendet. Wenn ein Alpha-Teilchen massives (bulk) Halbleitermaterial in dem PMOS-Tansistor trifft, erzeugt es Elektron-Loch-Paare. Angenommen, dass der NMOS-Transistor durchgeschaltet ist und dass der PMOS-Transistor sperrt, können die Löcher, welche sich an den gekoppelten Drains ansammeln, die Spannung an dem Ausgangsknoten, welcher mit den Drain-Elektroden verbunden ist, von einem logischen „Low" zu einem logischen „High" ändern. Elektronen werden in Richtung der Schaltkreis-Versorgungsspannung durch den PMOS diffundieren. Das Auftreffen eines Ladung erzeugenden, energetischen Teilchens auf den NMOS-Transistor hat den gegenteiligen Effekt, wobei positive Ladungen in Richtung Masse driften und negative Ladungen sich am Drain-Ausgang ansammeln, wodurch sie möglicherweise den logischen Zustand des Inverters verändern, dessen NMOS-Transistor sperrt und dessen PMOS-Transistor durchgeschaltet ist. In CMOS-Technologien mit einem P-Substrat und PMOS-Bauelementen, die in einer N-Wanne ausgebildet sind, ist der Effekt des Auftreffens eines geladenen Partikels auf eine NMOS-Transistordiffusion typischerweise schlimmer, als wenn ein geladenes Partikel eine PMOS-Transistordiffusion in einer N-Wanne trifft.
Wenn ein schweres Ion einen Knoten in einer Speicherzelle durchdringt, kann das Ion den Knoten für eine gewisse Zeit von seinem ursprünglichen Zustand in einen entgegengesetzten Zustand zwingen, was für den Fachmann einsichtig ist. Diese Zustandsänderung kann von der Ladung verursacht sein, die das schwere Ion beim Durchtreten des Siliziums eines MOS-Transistors der Speicherzelle deponiert. Wenn dieser Knoten über eine Zeitspanne, die länger ist als die Verzögerung im Zeitraum einer Rückkopplungs-Schleife der Speicherzelle, im entgegengesetzten Zustand gehalten wird, kann die Zelle ihren Zustand wechseln, und die gespeicherten Daten können verloren gehen. Die Zeitspanne, für die der Knoten in dem entgegengesetzten Zustand gehalten wird, kann von verschiedenen Faktoren abhängen, wozu die deponierte Ladung, die Leitfähigkeit der Transistoren der Speicherzelle und die Verzögerung im Zeitraum der Rückkopplungsschleife der Speicherzelle gehören.
Es wurden Versuche unternommen, SRAM-Speicherzellen gegen Strahlung zu härten, um die Anfälligkeit der Zellen gegenüber strahlungsinduzierten Störungen zu verringern.
Ein Weg zur Vermeidung eines SEU ist es, die Leitfähigkeit der Transistoren zu erhöhen. Zur Erhöhung der Leitfähigkeit müssen die Transistoren vergrößert werden. Eine Vergrößerung einer Speicherzelle um mehr als das 10fache könnte notwendig sein. Eine solche Vergrößerung wäre nicht zweckmäßig, weil Transistoren allgemein bevorzugt eine möglichst geringe Größe haben, um die Fläche einer Speicherzelle zu minimieren.
Eine ökonomischere Lösung kann sein, die Rückkopplungs-Verzögerung zu verlängern. Eine Verlängerung der Rückkopplungs-Verzögerung kann einem durchgeschalteten Transistor Zeit geben, eine deponierte Ladung zu entfer nen, bevor die Änderung des Spannungszustandes sich ausreichend ausbreiten kann, um eine regenerative Rückkopplung herzustellen, welche zu einer Störung führen könnte. Die Rückkopplungs-Verzögerung kann durch Hinzufügung von Widerständen zwischen den Drains (oder Sources) und den Gates der Zelle verlängert werden. Diese hinzugefügten Widerstände werden üblicherweise als kreuzgekoppelte Widerstände bezeichnet.
Obwohl kreuzgekoppelte Widerstände sich zur Erhöhung der für eine Störung einer Speicherzelle notwendigen kritischen Ladung als effektiv erwiesen haben, erhöhen die Widerstände die Verzögerung in der Rückkopplungsschleife, um eine Störung der Speicherzelle durch das Auftreffen eines schweren Teilchens zu vermeiden. Leider widersetzen sich die Widerstände auch einer beabsichtigten Schreiboperation und können daher die Zeitdauer einer Schreiboperation der Speicherzelle erhöhen. Bei einer typischen Einzelereignis-Störung kann die Dauer der Schreiboperation sich im Vergleich mit der Zeitdauer ohne kreuzgekoppelte Widerstände auf mehr als das 5fache zunehmen.
Weiterhin werden kreuzgekoppelte Widerstände oft unter Verwendung von Poly-Silizium mit einem Flächenwiderstand hergestellt, der in einem Bereich liegt, in dem der Temperaturkoeffizient negativ und groß ist. In einem typischen Design kann dieser Temperaturkoeffizient eine drastische Erhöhung der Zeitdauer der Schreiboperation bei Temperaturverringerung verursachen.
Ein weiterer Mangel konventioneller Herangehensweisen ist es, das die Strahlungsaushärtung von SRAM-Zellen die Zellantwortrate verringern kann, um Immunität zu gewinnen. Wenn zum Beispiel ein Teilchen einen Knoten trifft und eine Ladung deponiert, kann die Zelle zu langsam für eine Antwort sein und ändert ihren Zustand nicht, weil ein Widerstand in Reihenschaltung mit kreuzgekoppelten Invertern eine RC-Verzögerung in Verbindung mit der Gate-Kapazität der Inverter erzeugen kann.
Diese konventionelle Herangehensweise hat mehrere Nachteile. Eine solche Speicherzelle kann einen Widerstand in Reihenschaltung mit kreuzgekoppelten Invertern erfordern. Der Widerstand kann mit einem hohen Widerstandswert und einer engen Toleranz ausgebildet werden. Die Zellleistung kann von diesem Widerstand beherrscht werden, was im Herstellungsprozess schwer zu steuern sein kann. Da Zellgeometrien in Richtung immer geringerer Ausmaße tendieren (beispielsweise 0,5 μm und darunter), kann die Gate-Kapazität so gering werden, dass der erforderliche Widerstand so groß sein kann, dass er nicht in eine halbwegs kleine Fläche eingepasst werden kann. Weiterhin kann die Schreibleistung der Zelle verlangsamt werden, insbesondere bei kalten Temperaturen, wenn der Widerstand mit einem negativen Temperaturkoeffizient implementiert ist. Die vorliegende Erfindung strebt daher an, eine strahlungsgehärtete SRAM-Zelle anzugeben, die leicht mit Hilfe eines konventionellen komplementären Metall-Oxid-Halbleiter (CMOS) – Verfahrens implementiert werden kann und die eine Betriebsgeschwindigkeit aufweist, welche mit der einer nicht strahlungsgehärteten SRAM-Zelle vergleichbar ist. In der EP 0 357 980 kann die Strahlungshärte einer CMOS SRAM-Zelle dadurch verbessert werden, dass ein Teil des Gates des PMOS-Transistors die P+-Draindiffusion überlagert, um dadurch die Gate-Drain-Kapazität zu erhöhen.
Ein Verfahren zum Betreiben einer strahlungsgehärteten Speicherzelle, umfassend die Schritten: Aushalten eines SEU-Ereignisses in Form eines Teilchentreffers auf einen Knoten der Speicherzelle, welcher den logischen Zustand am Ausgang eines Inverters der Speicherzelle ändert; Erholen von einer kritischen Ladung, die im Knoten der Speicherzelle infolge des SEU-Ereignisses deponiert wurde; und Erhöhen der RC-Verzögerung zur Verlangsamung der Rückkopplungs-Propagation durch ein kreuzgekoppeltes Inverterpaar, wodurch mehr Zeit für die Wiederherstellung gewonnen wird, ist in der EP 0 357 980 und in der EP 0 423 846 beschrieben.
CMOS-Speicherzellen mit PFET-Pass-Gates sind aus der US 5,453,949 bekannt.
Die oben genannten Nachteile konventioneller Speicher und andere Herausforderungen werden mit der vorliegenden Erfindung angegangen und werden mit Hilfe einer sorgfältigen Prüfung der nachfolgenden Beschreibung verstanden werden. Ein Verfahren und ein Speicherbauelement für einen strahlungsgehärteten SRAM-Speicher ist in den Ansprüchen 9 und 7 beschrieben. Das Verfahren verwendet eine verbesserte Speicherzelle nach Anspruch 1. eine Speicherzelle nach dem Oberbegriff des Anspruchs 1 ist in der US 4,809,226 beschrieben.
Insbesondere enthält ein erläuterndes Ausführungsbeispiel der vorliegenden Erfindung ein Speicherbauelement mit einem Feld enthaltend Wort-Leitungen und komplementäre Bit-Leitungs-Paare. Eine Anzahl Speicherzellen sind am Schnittpunkt ausgewählter Wort-Leitungen und Bit-Leitungs-Paare angeordnet. Ein Leseverstärker ist mit den komplementären Bit-Leitungs-Paaren gekoppelt. In einem Ausführungsbeispiel der Erfindung enthält das Speicherbauelement zusätzlich eine verbesserte SRAM-Speicherzelle.
Ein Ausführungsbeispiel der verbesserten Speicherzelle kann im wesentlichen sechs Transistoren enthalten, darunter zwei kreuzgekoppelte Inverterpaare und zwei PFET-Gate-Transistoren zum Beschreiben und zum Auslesen der kreuzgekoppelten Inverter-Paare. Widerstände können verwendet werden, um N+-Diffusionen von den P+-Diffusion in jedem Inverter-Paar zu isolieren, und eine Gate-Drain-Überlappung kann in den restlichen Knoten der Zelle enthalten sein, so dass eine Miller-Effekt-Kapazität eine zusätzliche Immunität gegenüber Einzelereignisstörungen liefert, ohne eine spürbare Verlängerung der Schreibverzögerung.
In einem Ausführungsbeispiel der Erfindung kann eine strahlungsgehärtete, statische CMOS-Schreib-Lese-Speicherzelle ein erstes Inverter-Paar enthalten mit einem ersten PFET und einem ersten NFET, die in Reihenschaltung mit einem Widerstand Drain-an-Drain gekoppelt sind, wobei der Widerstand einen um eine Größenordnung höheren Wert als der Source-Drain-Widerstand des ersten PFET hat, wobei der erste PFET eine P+-Draindiffusion in einer N-Wanne hat und wobei ein Teil des Gates die P+-Draindiffusion überlagern kann. Die Speicherzelle kann weiterhin ein zweites Inverter-Paar enthalten mit einem zweiten PFET und einem zweiten NFET, die in Reihenschaltung mit einem Widerstand Drain-an-Drain gekoppelt sind, wobei der Widerstand einen um eine Größenordnung höheren Wert als der Source-Drain-Widerstand des zweiten PFET hat, wobei der zweite PFET eine P+-Draindiffusion in einer N-Wanne hat und wobei ein Teil des Gates die P+- Draindiffusion überlagern kann. Die Speicherzelle enthält weiterhin einen ersten Pass-Gate-PFET, der an das Gate des ersten PFET, an das Gate des ersten NFET und an die P+-Draindiffusion des zweiten PFET gekoppelt ist. Schließlich enthält die Speicherzelle einen zweiten Pass-Gate-PFET, der an das Gate des zweiten PFET, das Gate des zweiten NFET und an die P+-Draindiffusion des ersten PFET gekoppelt ist.
In einem Ausführungsbeispiel der Speicherzelle stellen die Abschnitte des Gates, die die P+-Draindiffusion überlagern, eine zusätzliche Kapazität bereit.
In einem weiteren Ausführungsbeispiel liegt der Kapazitätswert zwischen 0,2 und 0,5 Picofarad.
Ein weiteres Ausführungsbeispiel der Erfindung enthält eine strahlungsgehärtete, statische CMOS-Schreib-Lese-Speicherzelle mit einem ersten Inverter, der einen ersten PFET und einen ersten NFET enthält, die gekoppelte Gates und getrennte Drains haben, wobei das Draingebiet des ersten PFET eine P+-Draindiffusion in einer N-Wanne enthält und wobei ein Teil des Gates die P+-Draindiffusion überlagert. Die Speicherzelle enthält weiterhin einen zweiten Inverter mit einem zweiten PFET und einem zweiten NFET, die gekoppelte Gates und getrennte Drains haben, wobei das Draingebiet des zweiten PFET eine P+-Draindiffusion in einer N-Wanne enthält und wobei ein Abschnitt des Gates die P+-Draindiffusion überlagert. Die Speicherzelle enthält weiterhin erste und zweite Widerstände, die die P+-Draindiffusionen der ersten und zweiten PFETs jeweils an die Drains der ersten und zweiten NFETs koppelt. Die Speicherzelle enthält weiterhin einen ersten Pass-Gate-PFET mit einem Draingebiet, das an die gekoppelten Gates des ersten Inverters und an die P+-Draindiffusion des zweiten PFET gekoppelt ist. Schließlich enthält die Speicherzelle einen zweiten Pass-Gate-PFET mit einem Draingebiet, das an die gekoppelten Gates des zweiten Inverters und and die P+-Draindiffusion des ersten PFET gekoppelt ist.
In einem Ausführungsbeispiel der Erfindung haben sowohl der erste als auch der zweite PFET einen Source-Drain-Widerstand, dessen Wert geringer ist als der eines der entsprechenden Widerstände.
In einem anderen Ausführungsbeispiel ist der Wert jedes der Widerstände eine Größenordnung höher als der Source-Drain-Widerstand jedes der ersten und zweiten PFETs.
In einem weiteren Ausführungsbeispiel ist der Wert jedes der Widerstände so gewählt, dass eine Immunität der Speicherzelle gegenüber einer Einzelereignisstörung erhöht wird.
In einem anderen Ausführungsbeispiel stellen die Abschnitte des Gates, die die P+-Draindiffusion überlagern, eine zusätzliche Kapazität bereit.
In einem anderen Ausführungsbeispiel ist die zusätzliche Kapazität so gewählt, dass sie die Immunität der Zelle gegenüber einer Einzelereignisstörung erhöht.
In einem anderen Ausführungsbeispiel beträgt die zusätzliche Kapazität 0,2 bis 0,5 Picofarad.
In einem anderen Ausführungsbeispiel wird ein Gerät bereitgestellt, das ein elektronisches System und ein Speicherbauelement enthält. Das Speicherbauelement verwendet strahlungsgehärtete SRAM-Speicherzellen.
In einem anderen Ausführungsbeispiel wird ein Verfahren zum Speichern von Daten in einer beispielhaften, strahlungsgehärteten SRAM-Speicherzelle eines Speicherbauelements beschrieben. Daten können in einem Leseverstärker des Speicherbauelements zwischengespeichert werden. Das Verfahren kann logische Niveaus der Daten im Leseverstärker in andere logische Niveaus für die Speicherzellen konvertieren. Das Verfahren kann weiterhin die Daten in der ausgewählten SRAM-Speicherzelle speichern.
In einem weiteren Ausführungsbeispiel kann ein Verfahren zum Lesen von Daten aus einem Speicherbauelement, das eine strahlungsgehärtete Speicherzelle verwendet, bereitgestellt werden.
In einem weiteren Ausführungsbeispiel kann ein Verfahren zum Lesen und Schreiben von Daten in einem Speicherbauelement bereitgestellt werden, das eine strahlungsgehärtete SRAM-Speicherzelle verwendet. Das Verfahren kann eine Technik zum Auslesen oder Beschreiben einer Zelle des Speicherbauelements bereitstellen.
Ein Verfahren zum Erhöhen der Immunität eines Systems gegenüber einem SEU umfasst die Schritte des Bereitstellens eines Prozessors und des Bereitstellens eines an den Prozessor gekoppelten Speichers, wobei der Speicher eine strahlungsgehärtete, statische CMOS-Schreib-Lese-Speicherzelle enthält, des Erhöhens der Immunität der Speicherzelle durch Auswählen einer zusätzlichen Kapazität, die durch die Gate-Abschnitte bereitgestellt wird, die die P+-Draindiffusion überlagern, oder durch Auswählen der Widerstände in der Weise, dass die Widerstände eine Größenordnung größer sind als der Source-Drain-Widerstand jedes der ersten und zweiten PFETs.
In einem anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung einer strahlungsgehärteten Speicherzelle beschrieben, mit den Schritten des Bereitstellens kreuzgekoppelter Inverter, des Ausbildens eines Widerstandes zwischen den Drains des NFETs und PFETs jedes Inverters, des Ausbildens einer Überlapp-Kapazität zwischen dem Gate und der Drain-Elektrode des PFETs jedes Inverters und des Verbindens der Drain-Elektroden des PFETs mit den Gates NFETs und PFETs des anderen Inverters.
In einem anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung eines Speicherbauelements angegeben, mit den Schritten des Bereitstellens eines Feldes von Speicherzellen, des Koppelns eines Wort-Leitungs-Dekoders an Gates der Pass-Gate-Transistoren, des Koppelns einer Source/Drain-Region der Pass-Gate-Transistoren an Bit-Leitungen, und des Koppelns der Bit-Leitungen an einen Spalten-Dekoder.
In einem weiteren Ausführungsbeispiel beinhaltet ein Verfahren zum Betreiben einer strahlungsgehärteten Speicherzelle die Schritte des Aushaltens eines Teilchentreffers auf einem Knoten der Speicherzelle, welcher den logischen Zustand am Ausgang eines Inverters der Speicherzelle ändert, des Er holens von einer kritischen Ladung, die infolge eines SEU-Ereignisses auf einem Schaltkreisknoten deponiert wurde, und des Erhöhens einer RC-Verzögerung, welche eine Rückkopplungsausbreitung durch ein kreuzgekoppeltes Inverter-Paar verzögert und mehr Zeit zur Wiederherstellung gewährt, wobei eine Schreibzyklusdauer nicht spürbar beeinträchtigt wird.
In einem Ausführungsbeispiel der Erfindung kann das Betriebsverfahren das Erhöhen der Immunität gegenüber dem Deponieren einer kritischen Ladung beinhalten sowie das Senken der Spannungsänderung am getroffenen Knoten durch Erhöhung der Kapazität an einer Source-/Drain-Region eines Inverters, das Begrenzen des Betrages des Spannungsabfalls mit Hilfe einer Wiederstandsbarriere zum Schutz vor N+-Transistor-Treffern, oder das Erzeugen zusätzlicher Ladung aus einer Überlapp-Kapazität zwischen Gate- und Drain-Regionen kreuzgekoppelter Inverter, wobei ein Teil der Spannungsänderung durch den Teilchentreffer durch die Überlapp-Kapazität gekoppelt werden kann, wodurch die deponierte Ladung zwischen gegensätzlichen Knoten des kreuzgekoppelten Inverters aufgespalten wird.
Weitere Merkmale und Vorteile der Erfindung sowie die Struktur und der Betrieb verschiedener Ausführungsbeispiele der Erfindung werden nachfolgend im Einzelnen mit Bezug auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen im allgemeinen identische, funktional ähnliche und/oder strukturell ähnliche Elemente. Die Zeichnung, in der ein Element zum ersten mal erscheint, ist anhand der ersten Ziffer von links im entsprechenden Bezugszeichen angegeben.
Kurzbeschreibung der Zeichnungen
Die vorstehenden und anderen Merkmale und Vorteile der Erfindung werden offensichtlich aus der folgenden, detaillierteren Beschreibung einer bevorzugten Ausführungsform der Erfindung, wie in den zugehörigen Zeichnungen beschrieben.
1 ist ein Blockdiagramm einer beispielhaften Speichereinheit entsprechend der vorliegenden Erfindung;
2 ist ein schematisches Diagramm, welches eine gewöhnliche SRAM-Speicherzelle zeigt;
3 ist ein schematisches Diagramm einer beispielhaften Ausführungsform einer verbesserten, strahlungsgehärteten SRAM-Speicherzelle entsprechend der vorliegenden Erfindung und
4 ist eine beispielhafte Draufsicht auf eine Halbleiterstruktur, welche Beispiele derkleinen Überlappung eines Gates mit einem Source-Drain-Gebiet, welche eine zusätzliche Kapazität bereitstellt, ohne die Schreibe-Verzögerung spürbar zu erhöhen, entsprechend der beanspruchten Erfindung.
Detaillierte Beschreibung der Erfindung
Die bevorzugte Ausführungsform der Erfindung ist im folgenden im Detail beschrieben. Während spezielle Ausführungen diskutiert werden, sollte es selbstverständlich sein, dass dies nur zu Beispielzwecken getan ist. Der Fachmann wird erkennen, dass andere Komponenten und Konfigurationen verwendet werden können, ohne den Bereich der Erfindung zu verlassen.
Die beispielhaften Ausführungsformen, welche hier beschrieben sind, können elektrische Schaltkreise betreffen, welche Spannungsniveaus zum Repräsentieren von binären logischen Zuständen verwenden können – nämlich einen logischen Zustand „high" und einen logischen Zustand „low". Weiter werden die elektronischen Signale, welche von den verschiedenen Ausführungsformen der vorliegenden Erfindung verwendet werden, grundsätzlich als aktiv betrachtet, wenn sie „high" sind, wohingegen ein Stern (*) im Anschluss an den Signalnamen in dieser Anmeldung bedeuten kann, dass das Signal negativ oder invers-logisch ist. Negativ oder invers-logisch kann als aktiv betrachtet werden, wenn das Signal „low" ist.
Die vorliegende Erfindung bezieht sich auf ein verbesserte Speicherzelle. Die Speicherzelle kann in einem Speicher, einem Registerfile, einem Register und einem Latch eingesetzt werden. Diese Anmeldung beschreibt beispielhaft die Speicherzelle in ihrem Einsatz als Teil eines Speichers.
Während die 2 und 3 anhand von MOS-Bauelementen veranschaulicht sind, finden die gleichen Prinzipien bei Verwendung von bipolaren Transistoren Anwendung. Die Speicherzelle der vorliegenden Erfindung wird mit Transistoren des Typs CMOS beschrieben.
1 zeigt ein Blockdiagramm 100 eines Ausführungsbeispiels der vorliegenden Erfindung. Das Blockdiagramm 100 enthält ein elektronisches System 104, welches mit einem Speicherbauelement 102 verbunden ist. Das elektronische System 104 kann beispielsweise einen Mikroprozessor, eine Speichersteuerung, einen Chipsatz oder ein anderes geeignetes System enthalten, das Daten in einem Speicherbauelement speichert. Das elektronische System 104 kann über Adressleitungen 118 an einen Zeilen-Dekoder 108 des Speicherbauelements 102 gekoppelt sein. Die Adressleitungen 118 können auch das elektronische System 104 an einen Spalten-Dekoder 110 koppeln. Steuerleitungen 120 koppeln das elektronische System 104 mit einem Steuer-Schaltkreis 116. Schließlich sind Eingangs-/Ausgangsleitungen vorgesehen, die das elektronische System 104 an einen Eingangs-/Ausgangsschaltkreis 112 koppeln.
Das Speicherbauelement 102 kann weiterhin einen Leseverstärker 114 und ein Speicherzellen-Feld 106 enthalten. Das Speicherzellen-Feld 106 enthält eine Anzahl Wort-Leitungen, WL-1 130 bis WL-X 130, eine Anzahl Bit-Leitungen, BL-1 126 bis BL-Y 126 und eine Anzahl komplementärer Bit-Leitungen, BL*-1 128 bis BL*-Y 128. Das Speicherzellen-Feld 106 ist ausgebildet, ein dynamisches Zellenplatten-Leseschema (cell plate sensing scheme) zu verwenden, wobei jede Bit-Leitung, BL-i 126, mit einer komplementären Bit-Leitung, BL*-i 128, zum Auslesen und Beschreiben einer Speicherzelle verbunden ist. Zu diesem Zweck sind die Bit-Leitungen BL-1 126 bis BL-Y 126 und die Bit-Leitungen BL*-1 128 bis BL*-Y 128 in komplementären Paaren (bezeichnet als Bit-Leitungs-Paare) an den Leseverstärker 114 gekoppelt. Weiterhin sind die Wort-Leitungen WL- 130 bis WL-X 130 an den Zeilen-Dekoder 108 gekoppelt.
Das Speicherbauelement 102 kann mit Hilfe des Steuerschaltkreises 116 gesteuert werden. Der Steuerschaltkreis 116 kann mit dem Zeilen-Dekoder 108, dem Leseverstärker 114, dem Spalten-Dekoder 110 und dem Eingangs/Ausgangs-Schaltkreis 112 gekoppelt sein.
Das Speicherzellenfeld 106 kann eine Anzahl von Speicherzellen 124-11 bis 124-XY enthalten. Die Speicherzelle 124-11 ist hier als Beispiel beschrieben. Es versteht sich, dass die weiteren Speicherzellen in ähnlicher Weise aufgebaut sind.
Die Speicherzelle 124-11 eines konventionellen SRAM 124a ist in 2 dargestellt. 2 zeigt eine schematische Zeichnung 200, die eine üblich Herangehensweise einer Widerstandkopplung zur Strahlungshärtung einer CMOS-Schreib-Lese-Speicher (RAM)-Zelle 124a darstellt.
Die schematische Zeichnung 200 enthält zwei CMOS-Inverter 202 und 204 und schwach dotierte Polysilizium-Widerstände 222 und 224, die in den Rückkoppel-Pfaden zwischen den CMOS-Invertern 202 und 204 ausgebildet sind.
Der erste CMOS-Inverter 202 enthält einen p-Kanal-Transistor 214 und einen n-Kanal-Transistor 216, die an den Source-/Drain-Regionen der Transistoren 214 und 216, auch als Knoten 206 bezeichnet, aneinander gekoppelt sind. Der Knoten 206 ist an einen ersten Anschluss des Widerstands 222 gekoppelt. Eine zweite Source-/Drain-Region des p-Kanal-Transistors 214 ist an die Soruce-Spannung V_DD und eine zweite Source-/Drain-Region des n-Kanal-Transistors 216 ist an Masse gekoppelt. Die Gates der Transistoren 214 und 216 sind aneinander und an einen ersten Ausgangs des Widerstands 224 gekoppelt. Das schematische Diagramm 200 enthält weiterhin n-Kanal-Pass-Transistor 210 mit einem Gate, das an die Wort-Leitung WL- 130a gekoppelt ist, einer ersten Source-/Drain-Region, die an die Bit-Leitung BL-1 126a gekoppelt ist und eine zweite Source-/Drain-Region, die an den Knoten 206 gekoppelt ist.
Der zweite CMOS-Inverter 204 enthält einen p-Kanal-Transistor 218 und einen n-Kanal-Transistor 220, die aneinander und an eine Source-/Drain-Region der Transistoren 218 und 220 gekoppelt sind, nachfolgend als Knoten 208 bezeichnet. Der Knoten 208 ist an den zweiten Ausgang des Widerstands 224 gekoppelt. Eine zweite Source-/Drain-Region des p-Kanal-Transistors 218 ist an die Source-Spannung V_DD gekoppelt, und eine zweite Source-/Drain-Region des n-Kanal-Transistor ist an Masse gekoppelt. Die Gates der Transistoren 218 und 220 sind aneinander und an einen zweiten Ausgang des Widerstands 222 gekoppelt. Das schematische Diagramm 200 enthält weiterhin einen n-Kanal-Pass-Transistor 212 mit einem Gate, das an die Wort-Leitung WL-1 130a gekoppelt ist, einer ersten Source-/Drain-Region, die an die Bit-Leitung BL*-1 128 gekoppelt ist sowie eine zweite Source-/Drain-Region, die an den Knoten 208 gekoppelt ist.
Eine Kreuzkopplung wird dadurch hergestellt, dass die Gates der Transistoren 214 und 216 an die Source-/Drain-Elektroden der Transistoren 218 und 220 mit Hilfe des Widerstands 224 am Knoten 208 gekoppelt sind, und dadurch, dass die Gates der Transistoren 218 und 220 an die gekoppelten Source/Drain-Elektroden der Transistoren 214 und 216 mit Hilfe des Widerstands 222 am Knoten 208 gekoppelt sind.
Die Pass-Transistoren 210 und 212 erlauben im aktivierten Zustand einen Datenfluss in die Speicherzelle 124a und aus ihr heraus. Der Zeilen-Dekoder 108 kann selektiv die Wort-Leitung WL-130a auf ein hohes logisches Niveau setzen, um die Pass-Transistoren 210 und 212 zu aktivieren. Die Zeilen-Adresse wird vom Zeilen-Dekoder 108 so dekodiert, dass eine von X Wort-Leitungen aktiviert ist, wobei X die Anzahl der Reihen von Speicherzellen im Speicher ist, welche eine Funktion der Speicherdichte und der Speicherarchitektur ist.
Im Betrieb werden die Spannungen der Knoten 206 und 208 notwendigerweise logisch komplementär zueinander sein, verursacht durch die Kreuzkopplung der CMOS-Inverter 202 und 204 innerhalb der Speicherzelle 124a. Wenn die Wort-Leitung WL-1 130a vom Zeilen-Dekoder 108 aktiviert wird, können die Pass-Transistoren 210 und 212 entsprechend der Zeilen-Adresse, die an Adresseingängen 118 vom elektronischen System 104, das mit dem Zeilen-Dekoder 108 gekoppelt ist, empfangen werden, angeschaltet werden, wo durch die Knoten 206 und 208 an die Bit-Leitungen BL-1 126a und BL*-1 128a gekoppelt werden. Entsprechend kann der Zustand der Speicherzelle 124a eine differenzielle Spannung auf BL-1 126a und BL*-1 128a einstellen, wenn die Wort-Leitung WL-1 130a auf „high" liegt.
Alternativ kann ein peripherer Schaltkreis wie zum Beispiel ein Bit-Leitungs-Treiber innerhalb des Eingangs-/Ausgangs-Schaltkreises 112 oder der Leseverstärker 114 eine Spannung auf BL-1 126a und BL*-1 128a anlegen, um den Zustand der Speicherzelle 124a zu ändern. Die Ausmaße der in 2 dargestellten Transistoren werden allgemein so gewählt, dass nach Anschalten der Pass-Transistoren 210 und 212 durch die Wort-Leitung WL-1 130a während einer Schreiboperation eine differenziell kleine Spannung auf der Bit-Leitung BL-1 126a gegenüber dem Knoten 206 den Knoten 206 auf ein logisches „low"-Niveau zwingen kann, und dass eine differenziell kleine Spannung auf der Bit-Leitung BL*-1 128a gegenüber dem Knoten 208 den Knoten 208 auf ein logisches „low"-Niveau zwingen kann. Die Ausmaße der in 2 gezeigten Transistoren können jedoch auch so gewählt werden, dass nach Anschalten der Transistoren 210 und 212 eine differenziell hohe Spannung auf der Bit-Leitung BL-1 126a gegenüber dem Knoten 208 den Knoten 208 nicht auf das „high"-Niveau zwingt, noch dass eine differenziell hohe Spannung auf der Bit-Leitung BL*-1 128a gegenüber dem Knoten 208 den Knoten 208 auf das „high"-Niveau zwingt. Das Beschreiben der Speicherzelle 124a wird also bewerkstelligt, indem die gewünschte Bit-Leitung und also die gewünschte Seite der Zelle 124a entweder am Knoten 206 oder am Knoten 208 auf „low" gezogen wird, was dann aufgrund der Rückkopplungspfade in der Zelle 124a die entgegengesetzte Seite der Zelle 124a in einen logischen „high"-Zustand versetzt.
Im Betrieb liest und schreibt das Speicherbauelement 102 Daten für das elektronische System 104.
Beispielsweise kann das elektronische System 104 zum Auslesen des Wertes aus der Speicherzelle 124-11 die Adresse der Speicherzelle 124-111 dem Zeilen-Dekoder 108 über die Adress-Leitungen 118 zur Verfügung stellen. Das elektronische System 104 kann auch Steuersignal über Steuer-Leitungen 120 an die Steuerschaltung 116 senden. Die Steuerschaltung 116 kann Signale an den Leseverstärker 114 senden, der die relativen Spannungen auf den Bit-Leitungen BL-1 126a und BL*-1 128a erfasst. Durch Verwendung der Bit-Leitungen in der oben beschriebenen Weise kann das Aktivieren des Pass-Transistors 210 auch die Spannung auf der Bit-Leitung BL*-1 128a um einen Betrag ändern, der in seiner Größenordnung etwa gleich ist der Änderung auf der Bit-Leitung BL-1 126a, jedoch umgekehrtes Vorzeichen aufweist. Ist das Bit-Leitungs-Paar geladen, kann der Leseverstärker 114 im nächsten Schritt den logischen Zustand der Zelle 124a-11 detektieren. Der Spalten-Dekoder 110 kann die Spaltenadresse der ausgewählten Zelle vom elektronischen System 104 erhalten. Der Spalten-Dekoder 110 kann das entsprechende Bit-Leitungs-Paar für den Leseverstärker 114 identifizieren, um es beim Auslesen des Wertes aus der Speicherzelle 124a-11 zu verwenden. Der Leseverstärker 114 kann die Spannungsdifferenz im Bit-Leitungs-Paar erfassen und verstärken und so logische „high"- und „low"-Niveaus an komplementären Knoten des Leseverstärkers 114 erzeugen, welche dem erfassten Bit-Leitungs-Paar, BL-1 126a und BL*-1 128a entsprechen. Diese Spannungsniveaus können zum elektronischen System 104 durch den Eingabe-/Ausgabe-Schaltkreis 112 über die Eingabe-/Ausgabe-Leitungen 122 weitergeleitet werden.
Bei einer Schreiboperation kann das elektronische System 104 beispielsweise in die Speicherzelle 124a-11 zu schreibende Daten über Eingabe-/Ausgabe-Leitungen 122 an den Eingabe-/Ausgabe-Schaltkreis 112 senden. Der Spalten-Dekoder 110 kann die Spaltenadresse vom elektronischen System 104 über Adressleitungen 118 empfangen, um das zutreffende Bit-Leitungs-Paar für die ausgewählte Speicherzelle auszuwählen. Der Leseverstärker 114 kann unter Ansteuerung des Steuerschaltkreises 116 das Bit-Leitungs-Paar BL-1 126a und BL*-1 128a für die Speicherzelle 124a-11 in komplementäre logische „high"- und „low"-Niveaus versetzten, in Abhängigkeit von den in der Speicherzelle 124a-11 zu speichernden Daten. Der Zeilen-Dekoder 108 kann eine Adresse vom elektronischen System 104 über eine Adressleitung 118 erhalten, welche die zutreffende Wort-Leitung WL-1 130a anzeigt, welche für diese Speicheroperation aktiviert werden muss. Wenn die Wort-Leitung WL-1 130a aktiviert ist, können die Pass-Transistoren 210, 212 veranlassen, dass die Daten auf der Bit-Leitung BL-1 126a und der Bit-Leitung BL*-1 128a an den Knoten 206 und 208 gespeichert werden. Bei diesem Prozess werden die logischen „high"- und „low"-Niveaus für den Leseverstärker 114 in geeignete Spannungsniveaus für die Speicherzelle 124a-11 übersetzt.
3 zeigt ein schematisches Diagramm einer Speicherzelle 124b, welche die verbesserte Strahlungshärtung gemäß der vorliegenden Erfindung enthält. Die Speicherzelle 124b eines verbesserten SRAM 102 ist in 3 dargestellt. 3 zeigt eine schematische Zeichnung 300, die eine verbesserte, strahlungsgehärtete CMOS-Schreib-Lese (RAM) -Speicherzelle 124b unter Fortlassung der Widerstände 222 und 224 der Speicherzelle 124a, unter Hinzufügung von Widerständen 323 und 324 und unter Ersetzung NFET-Pass-Transistoren 310 und 312 durch PFET-Transistoren 310 und 312 darstellt. Die resultierende Speicherzelle hat mehrere Vorteile gegenüber der konventionellen Speicherzelle, die unter Bezug auf 2 beschrieben wurde. Die schematische Zeichnung 300 enthält 2 CMOS-Inverter 302 und 304, wobei jeder CMOS-Inverter einen schwach dotierten Poly-Silizium-Widerstand 322 beziehungsweise 324 enthält, welche eine Source-/Drain-Region sowohl eines p-Kanal-Transistors als auch eines n-Kanal-Transistors jedes CMOS-Inverters 302 und 304 koppelt.
Der erste CMOS-Inverter 302 enthält einen p-Kanal-Transistor 314 und einen n-Kanal-Transistor 316, die durch einen widerstand 322 an einer Source/Drain-Region der Transistoren 314 gekoppelt sind, wo derjenige Anschluss des Widerstands 322, der an den p-Kanal-Transistor 314 gekoppelt ist, auch an beide Gates des Transistors des zweiten CMOS-Inverters 304 gekoppelt ist, was durch die Leitung 326 dargestellt ist. Ein zweites Source-/Drain-Gebiet des p-Kanal-Transistors 314 ist an die Source-Spannung V_DD gekoppelt und eine zweite Source-/Drain-Region des n-Kanal-Transistors 316 ist an Masse gekoppelt. Die Gates der Transistoren 314 und 316 sind an einem mit dem Bezugszeichen 306 bezeichneten Knoten aneinander gekoppelt, sind weiterhin an eine erste Source-/Drain-Region eines p-Kanal-Pass-Transistors 310 gekoppelt, und sind an eine Source-/Drain-Region eines p-Kanal-Transistors 318 des zweiten CMOS-Inverters 304 gekoppelt, was durch eine Leitung 328 dargestellt ist. Das schematische Diagramm 300 enthält weiterhin den p- Kanal-Pass-Transistor 310, der ein Gate enthält, das an die Wort-Leitung WL-1 130b gekoppelt ist, weiterhin eine zweite Source-/Drain-Region, die an die Bit-Leitung BL-1 126b und die erste Source-/Drain-Region gekoppelt ist, welche an den Knoten 306 gekoppelt ist.
Der zweite CMOS-Inverter 304 enthält den p-Kanal-Transistor 318 und einen n-Kanal-Transistor 320, die durch einen Widerstand 324 an Source-/Drain-Regionen der Transistoren 318 und 320 aneinander gekoppelt sind, wo der Anschluss des Widerstands 324, der an den p-Kanal-Transistor 318 gekoppelt ist, auch an beide Gates der Transistoren des ersten CMOS-Inverters 302 gekoppelt ist, was durch eine Leitung 328 dargestellt ist. Eine zweite Source/Drain-Region des p-Kanal-Transistors 318 ist an die Source-Spannung V_DD gekoppelt, und eine zweite Source-/Drain-Region des n-Kanal-Transistors 320 ist an Masse gekoppelt. Die Gates der Transistoren 318 und 320 sind an einem Knoten 308, der an eine erste Source-/Drain-Region eines p-Kanal-Pass-Transistors 312 gekoppelt ist, aneinander und an die erste Source-/Drain-Region des p-Kanal-Transistors 314 des ersten Inverters 302 gekoppelt, was durch eine Leitung 326 gezeigt ist. Das schematische Diagramm 300 enthält weiter einen n-Kanal-Pass-Transistor 312, der ein Gate enthält, das an die Wort-Leitung WL-1 130b gekoppelt ist, eine zweite Source-/Drain-Region, die an die Bit-Leitung BL*-1 128b gekoppelt ist, und die erste Source-/Drain-Region, die an den Knoten 308 gekoppelt ist. Die Widerstände 322 und 324 sind jeweils mit dem Knoten 308 verbunden. Die Widerstände 322 und 324 sind jeweils mit den Knoten 330 und 332 verbunden, welche die N+-Diffusionen der Drain-Regionen der NFET-Transistoren 316 und 320 sind.
Die Werte der Widerstände 322 und 324 können so gewählt werden, dass der Source-Drain-Widerstand der p-Kanal-Tranistoren 314 und 318 viel kleiner ist als die Widerstände 322 und 324.
In Reaktion auf ein geladenes Teilchen, das auf eine N+-Diffusion an den Knoten 330 oder 332 auftrifft, wird, wenn einer der getroffenen Knoten auf dem Potential V_DD war, dieser Knoten auf Masse (GND) gezogen. Der Wert der Widerstände 322 oder 324 bestimmt dann den Betrag des Stroms, der in denjenigen Knoten eingeprägt wurde, der Richtung Masse gezogen wurde. Da die Widerstände 322 und 324 jeweils größer sind (beispielsweise 1,5- bis 20fach größer) als die Source-Drain-Widerstände des p-Kanal-Transistor 314 oder des p-Kanal-Transistors 318, gibt es keinen spürbaren Spannungsabfall am Knoten 306 oder 308, welche von einem p-Kanal-Transistor (PFET) auf das Potential V_DD gezogen werden. Der Wert der Widerstände 322 und 324 kann viel höher gesetzt werden, um jede spürbare Spannungsschwankung an den Knoten 306 oder 308 zu vermeiden. Umgekehrt kann der Wert der Widerstände 322 und 324 auf einen Wert am unteren Ende des Bereiches gesetzt sein, um die Knoten 306 und 308 gerade oberhalb der Schaltschwelle der Inverter 302 und 304 zu halten. Die Widerstände erhöhen die Immunität der N+-Diffusionen der Speicherzelle gegenüber einer Einzelereignisstörung.
Die verbleibenden exponierten Knoten sind P+-Diffusionen in n-Wannen. In diesen Fällen wird beim Auftreffen eines Teilchens auf die Speicherzelle unter einem gegebenen Winkel zur Chip-Oberfläche mehr Ladung produziert werden, wenn das Teilchen eine N+-Diffusion im P Substrat trifft, als wenn das Teilchen eine P+-Diffusion in einer n-Wanne trifft. Die angesammelte Ladungsmenge ist eine Funktion der Dicke der epitaktischen Schicht, und die Dicke der epitaktischen Schicht ist an den P+-Knoten aufgrund der n-Wanne reduziert.
Die P+-Knoten können selbst gehärtet werden, indem eine kleine Überlappung der Gate- und Source-/Drain-Regionen vorgesehen wird. Diese Überlappung der Gate- und Source-/Drain-Regionen kann eine zusätzliche Miller-Kapazität der Größenordnung 0,2 bis 0,5 Picofarad bereitstellen, ohne die Schreibverzögerung spürbar zu erhöhen. Beispiele dieser Überlappung sind zur Erläuterung in 4 gezeigt.
Kreuzkopplung wird hergestellt, indem die Gates der Transistoren 314 und 316 durch die Leitung 328 an die Source-/Drain-Region des Transistors 318 und den Ausgang des Widerstands 314 gekoppelt werden, und indem die Gates der Transistoren 318 und 320 durch die Leitung 326 an die Source-/Drain-Region des Transistors 314 und den Ausgang des Widerstands 322 gekoppelt werden.
Pass-Transistoren 310 und 312 erlauben, wenn sie aktiviert sind, einen Datenfluss in die Speicherzelle 124b und aus ihr heraus. Der Zeilen-Dekoder 108 kann die Wort-Leitung WL-1 130b selektiv ansteuern, ein logisches „high"-Niveau anzunehmen, um die Pass-Transistoren 310 und 312 zu aktivieren. Die Zeilen-Adresse kann vom Zeilen-Dekoder 108 dekodiert werden, so dass eine von X-Wort-Leitungen aktiviert wird, wobei X die Anzahl der Zeilen von Speicherzellen im Speicher ist, welche eine Funktion der Speicherdichte und der Speicherarchitektur ist.
Im Betrieb werden die Spannungen der Knoten 306 und 308 notwendigerweise logische Komplementäre voneinander sein, da die CMOS-Inverter 302 und 304 innerhalb der Speicherzelle 124b kreuzgekoppelt sind. Wenn die Wort-Leitung WL-1 130b durch den Zeilen-Dekoder 108 aktiviert ist, können die Pass-Transistoren 310 und 312 gemäß der Zeilen-Adresse, die an Adresseingängen 118 vom an den Zeilen-Dekoder 108 gekoppelten elektronischen System empfangen werden, angeschaltet werden, wodurch die Knoten 306 und 308 an die Bit-Leitungen BL-1 126b und BL*-1 128b gekoppelt werden. Entsprechend kann der Zustand der Speicherzelle 124b, wenn die Wort-Leitung WL-1 130b „high" ist, eine differenzielle Spannung auf BL-1 126b und BL*-1 128b erzeugen.
Alternativ kann ein peripherer Schaltkreis wie beispielsweise Bit-Leitungs-Treiber innerhalb des Eingangs-/Ausgangs-Schaltkreises 112 oder Leseverstärker 114 eine Spannung auf BL-1 126b und BL*-1 128b zur Änderung des Zustandes der Speicherzelle 124b zwingen. Die Ausmaße der Transistoren der 3 werden im allgemeinen so gewählt, dass, wenn die Pass-Transistoren 310 und 312 durch die Wort-Leitung WL-1 130b während einer Schreiboperation angeschaltet werden, eine differenziell kleine Spannung auf der Bit-Leitung BL-1 126b gegenüber dem Knoten 306 den Knoten 306 in einen logisches „low"-Niveau zwingen kann, und das eine differenziell hohe Spannung auf der Bit-Leitung BL*-1 128b gegenüber dem Knoten 308 den Knoten 308 auf ein logisches „hoch"-Niveau zwingen kann. Die Ausmaße der Transistoren der 3 können jedoch auch so gewählt werden, dass wenn die Transistoren 310 und 312 während einer Leseoperation angeschaltet sind, eine hohe Spannung an den Bit-Leitungen BL-1 126b und BL*-1 128b gegen über den Knoten 306 und 308 den in den Zelle gespeicherten Wert nicht umklappen wird. Das Beschreiben der Speicherzelle 124b wird durch Setzen der gewünschten Bit-Leitung und damit der gewünschten Seite der Zelle 124b an entweder dem Knoten 306 oder dem Knoten 308 auf „low" bewerkstelligt, was dann aufgrund des Rückkopplungspfades in der Zelle 124b zur Annahme eines logischen „high"-Zustandes veranlassen kann.
Im Betrieb liest und schreibt das Speicherbauelement 102 Daten für das elektronische System 104.
Beispielsweise kann das elektronische System 104, um den Wert der Speicherzelle 124-11 zu lesen, die Adresse der Speicherzelle 124-11 dem Zeilen-Dekoder 108 über die Adress-Leitungen 118 zur Verfügung stellen. Das elektronische System 104 kann auch dem Steuerschaltkreis 116 über die Steuerleitungen 120 Steuersignale zur Verfügung stellen. Der Steuerschaltkreis 116 kann dem Leseverstärker 114 Signale übersenden, welcher die relativen Spannungen auf den Bit-Leitungen BL-1 126b und BL*-1 128b erfassen kann. Zusätzlich kann durch Verwendung der Bit-Leitungen in der oben beschriebenen Weise das Aktivieren des Pass-Transistors 310 auch die Spannung der Bit-Leitung BL*-1 128b um einen in der Größenordnung etwa der Änderung auf der Bit-Leitung BL-1 126b gleichen Betrag ändern, jedoch in umgekehrter Richtung. Bei Ladung auf dem Bit-Leitungs-Paar kann der Leseverstärker 114 im nächsten Schritt den logischen Zustand der Zelle 124b-11 detektieren. Der Spalten-Dekoder 110 kann die Spalten-Adresse der ausgewählten Zelle von einem elektronischen System 104 empfangen. Der Spalten-Dekoder 110 kann das zutreffende Bit-Leitungs-Paar identifizieren, dass der Leseverstärker beim Auslesen des Wertes der Speicherzelle 124b-11 verwendet. Der Leseverstärker 114 kann die Spannungsdifferenz im Bit-Leitungs-Paar erfassen und verstärken und so logische „high"- und „low"-Niveaus an komplementären Knoten des Leseverstärkers 114 erzeugen, die dem erfassten Bit-Leitungs-Paar BL-1 126b und BL*-1 128b entsprechen. Diese Spannungsniveaus können an das elektronische System 104 durch den Eingabe-/Ausgabe-Schaltkreis 112 über die Eingabe-/Ausgabe-Leitungen 122 weitergeleitet werden.
Bei einer Schreiboperation kann das elektronische System 104 beispielsweise in die Speicherzelle 124b-11 zu schreibende Daten dem Eingabe-/Ausgabe-Schaltkreis über Eingabe-/Ausgabe-Leitungen 122 zur Verfügung stellen. Der Spalten-Dekoder 110 kann die Spalten-Adresse vom elektronischen System 104 über Adress-Leitungen 118 empfangen, um das zutreffende Bit-Leitungs-Paar für die ausgewählte Speicherzelle auszuwählen. Der Leseverstärker 114 kann unter Ansteuerung durch den Steuerschaltkreis 116 das Bit-Leitungs-Paar BL-1 126b und BL*-1 128b für die Speicherzelle 124b-11 auf komplementäre logische „high"- und „low"-Niveaus setzen, in Abhängigkeit von den Daten, die in der Speicherzelle 124b-11 zu speichern sind. Der Zeilen-Dekoder 108 kann eine Adresse vom elektronischen System 104 über die Adress-Leitung 118 empfangen, welche die zutreffende Wort-Leitung WL-1 130b anzeigt, welche für diese Speicheroperation aktiviert werden muss. Wenn die Wort-Leitung WL-1 130b aktiviert ist, können Pass-Transistoren 310 und 312 veranlassen, dass die Daten auf den Bit-Leitungen BL-1 126b und BL*-1 128b an den Knoten 306 und 308 gespeichert werden. In diesem Prozess werden die logischen „high"- und „low"-Niveaus für den Leseverstärker 114 in geeignete Spannungsniveaus für die Speicherzelle 124b-11 übersetzt.
Ein Verfahren zur Aushärtung einer Speicherzelle gegenüber einem SEU kann die Verringerung der Ladungsmenge beinhalten, welche durch ein gegebenes Ereignis erzeugt wird. Dies kann beispielsweise durch Verwendung eines Silizium-Films bewerkstelligt werden, der dünner ist als eine Sammeltiefe in Bulk-Material. Beispielsweise kann eine Speicherzelle, die auf einem dünnen Halbleiter-Film hergestellt ist wie beispielsweise in einem Silizium-auf-Isolator (SOI)-Bauelement, weniger empfänglich gegenüber einem SEU sein als eine Speicherzelle, die auf einem Bulk-Halbleiter wie Silizium hergestellt wurde. Denn Ionisierungsladungen entlang einem Pfand in einem Isolator rekombinieren im Vergleich mit Ionisierungsladungen, die in einem Halbleiter erzeugt wurden, mit größerer Wahrscheinlichkeit als sie gesammelt werden.
Ein anderes Verfahren zur Verringerung der Störanfälligkeit einer Speicherzelle ist die Erhöhung der kritischen Ladung der Zelle.
Die oben diskutierte 2 zeigt ein Konzept der Strahlungshärtung gegen ein SEU in statischen Speicherzellen, das auf der Erhöhung der kritischen Ladung beruht, die zur Erzeugung eines SEU erforderlich ist. Wie oben beschreiben, sind die Widerstände 222 und 224 in den kreuzkoppelnden Leitungen der Inverter 202 und 204 enthalten und erhöhen die RC-Verzögerungszeit-Konstante, die mit den Gate-Kapazitäten der Transistoren 214, 216, 218 und 220 verbunden ist. Der anfängliche Effekt eines Auftreffens eines energetischen Teilchens in einem kritischen Volumen besteht darin, die Spannung eines Knotens der Speicherzelle, beispielsweise des Knotens 206 zu ändern. Eine Störung wird auftreten, wenn diese Spannungsänderung sich durch die Kreuzkopplung der Inverter 202 und 204 ausbreitet, bevor die anfängliche Spannung des Knotens 206 wiederhergestellt ist. Die erhöhte RC-Verzögerung verlangsamt die Rückkopplungs-Ausbreitung durch die Kreuzkopplung und schafft mehr Zeit für die Wiederherstellung des anfänglich betroffenen Knotens. Dieser Anstieg der RC-Ausbreitungsverzögerung verlangsamt jedoch auch die Dauer des Schreibzyklus der Zelle 124a. Der Schreibzyklus einer statischen Speicherzelle in einem statischen Schreib-Lese-Speicher (SRAM) ist typischerweise schneller als der Lesezyklus, so dass eine gewisse Verlangsamung des Schreibzyklus akzeptabel ist, weil die Lesezyklus-Dauer am kritischsten war. Mit der Skalierung von Speicherzellen auf kleine Geometrien ist jedoch die Geschwindigkeit des Schreibzyklus von SEU-gehärteten Zellen wichtiger geworden.
In der SRAM-Zelle der vorliegenden Erfindung, die in 3 gezeigt ist, werden Widerstände 322 und 324 zum Schutz gegen Treffer auf den n-Kanal-Transistoren 316 und 320 der Inverter 302 und 304 eingeführt, wie in der schematischen Zeichnung der 3 dargestellt.
Ein anderes Konzept der Härtung gegen einen SEU kann auf der Erhöhung der kritischen Ladung durch Erhöhung der Kapazität an den Source-/Drain-Regionen der Inverter beruhen, wodurch die Spannungsänderung am Knoten für eine gegebene angesammelte Ladungsmenge reduziert wird. Die Kapazität an den Knoten 306 und 308 kann durch eine Auslegung des Schaltkreises derart erhöht werden, dass eine zusätzliche Kapazität am V_DD- oder GND-Knoten enthalten ist. In einem bevorzugten Ausführungsbeispiel der Erfindung ist eine Überlappungs-Kapazität zwischen dem Gate und Drain des Inverters enthalten, wie in 4 gezeigt. Diese Überlappungs-Kapazität zwischen Gate und Drains der kreuzgekoppelten Inverter unterliegt dem Miller-Effekt, welcher den effektiven Wert der Kapazität mit einem Gewinnfaktor multipliziert. Darüber hinaus wird ein Teil der Spannungsänderung eines Teilchentreffers durch die Überlapp-Kapazität gekoppelt. Dies führt tendenziell zu einer Aufspaltung der deponierten Ladung zwischen entgegengesetzten Knoten der kreuzgekoppelten Inverter 302 und 304, wodurch der Effekt des Treffers gemindert wird. Zusätzlich kann mit der Gate-Drain-Kapazität eine Änderung der Drain-Spannung eine Änderung der Gate-Spannung induzieren, so dass der Wiederherstellungsstrom erhöht werden kann. Eine erhöhte Kapazität des Gates erhöht auch die RC-Verzögerung im Rückkopplungspfad, welche selbst die Resistenz gegenüber einem SEU erhöhen kann. Die erhöhte Kapazität verlangsamt ebenso Schreiboperationen. Jedoch ist dieser Verzögerungseffekt minimal oder vernachlässigbar, solange der Widerstand in der Kreuzkopplung gering ist. Die Kapazität zwischen Gate und der Source-/Drain-Region verringert also die SEU-Rate.
Die in 3 gezeigte vorliegende Erfindung kann aktive Bauelemente verwenden, wie beispielsweise ein Paar p-Kanal-Transistoren 310, 312 (vorzugsweise Metall-Oxid-Halbleiter (MOS)-Transistoren zur kompakten Einpassung und Einsparung von Platz in einer Speicherzelle) als Pass-Transistoren einer Speicherzelle. Die oben diskutierte 3 zeigt eine schematische Zeichnung eines integrierten Schaltkreises, der ein Ausführungsbeispiel der Erfindung enthält. Für eine optimale SEU-Härte, kann die Speicherzelle auf einem Isolator hergestellt sein und insofern als SOI-Bauelement klassifiziert werden (obwohl sie auch auf Bulk-Halbleiter-Material hergestellt sein kann). In einem Ausführungsbeispiel der vorliegenden Erfindung kann es vorteilhaft sein, wenn wenigstens die Bauelemente in der Kreuzkopplung vom Bulk-Halbleiter isoliert werden können, was mit Hilfe gestapelter Poly-Silizium-Transistoren bewerkstelligt werden kann. 3 zeigt eine schematische Zeichnung, die p-Kanal-Pass-Transistoren 310 und 312 in Kopplung an eine jeweilige verbundene Kreuzkopplungs-Leitung 326 und 328, welche ein Gate eines Inverters mit dem Drain des anderen Inverters verbinden. Insbesondere ist die Source-/Drain-Region des Transistors 310 an die Gates des p-Kanal- Transistors 314 und des n-Kanal-Transistors 316 des Inverters 302 gekoppelt, sowie über die Leitung 328 an einen Source-/Drain-Anschluss des p-Kanal-Transistors 318 und einen Anschluss des Widerstand 324, der den Transistor 318 an einen Source-/Drain-Anschluss des n-Kanal-Transistors 320 des Inverters 304 koppelt.
Ein Beispiel des Betriebs der Zelle 124b der 3 kann nun unter Bezug auf die Figur beschrieben werden. Wenn der Knoten 308 anfänglich logische „high" und der Knoten 306 anfänglich logisch „low" liegt, kann der Knoten 308 in einem Versuch, die Speicherzelle mit dem entgegengesetzten Zustand zu beschreiben zunächst auf logisch „low" gesetzt werden. Dieser Übergang zu logisch „low" kann durch den Transistor 312, welcher in seinem am weitesten durchgeschalteten Zustand ist, zum gemeinsamen Gate der Transistoren 318 und 320 übertragen werden. In Reaktion auf eine geringe Spannung an den Gates der Transistoren 318 und 320 ändert der Knoten 306 seinen anfänglichen logischen „low"-Zustand zu einem logischen „high"-Zustand, wodurch die Leitung 328 den logischen „hoch"-Zustand an das gemeinsame Gate der Transistoren 314 und 316 übermittelt. In ähnlicher Weise kann der Übergang des Knotens 306 von „low" auf „high" durch den Transistor 314 übertragen werden, wodurch der Source-/Drain-Anschluss des Transistors 314 in einen logischen „low"-Zustand versetzt wird. Der Übergang des Knotens 306 von „low" zu „high" versetzt einen Source-/Drain-Anschluss des Pass-Transistors 310 in einen Zustand höherer Leitfähigkeit (logisch „low"). Zu beachten ist, dass während die Schreiboperation (WRITE) durch die Transistoren 310 und 312 in deren am stärksten durchgeschalteten Zustand bewerkstelligt wird, die Spannung, welche die Rückkopplung in der Speicherzelle 124b aufrecht erhält, jederzeit durch die Leitungen 326 laufen kann. Diese Rückkopplung kann alternativ durch einen Leckstrom oder einen unterschwelligen Strom aufrecht erhalten werden, was bedeutet, dass Transistoren vom Anreicherungstyp oder vom Verarmungstyp als Transistoren 310 und 312 verwendet werden können.
Wenn die Transistoren 314 oder 318 von einem Teilchen getroffen werden, welches den logischen Zustand am Ausgang eines Inverters ändert, kann die Speicherzelle 124b sich von diesem Treffer hauptsächlich aufgrund des zusätzlichen Widerstandes zwischen den Source-/Drain-Regionen der Transisto ren 314 und 318 erholen, wenn jede in ihrem schlechter leitfähigen Zustand ist. Der zusätzliche Widerstand verhindert eine spürbare Spannungsschwankung an den Knoten 306 und 308, wenn eine N+-Diffusion getroffen wird. Der zusätzliche Widerstand erzeugt eine RC-Verzögerung in Reaktion auf einen Treffer einer P+-Diffusion, und gewährt so mehr Zeit für die Wiederherstellung, bevor sich der negative Effekt der SEU-induzierten Spannungsänderung durch die Speicherzelle 124b ausbreitet. Das Vorsehen einer Drain-Versorgungs- (V_DD oder GND) oder Gate-Drain-Kapazität erhöht zusätzlich die Härte der Zelle gegenüber Strahlung. Die Widerstände 322 und 324 bilden Widerstands-Barrieren, um den Betrag eines Spannungsabfalls, der an den Knoten 308 und 306 infolge eines ausreichend aufgeladenen Treffers der n-Transistoren 316 und 320 entsteht. Obwohl die Kapazität und der Widerstand der Transistoren 310 und 312 die SEU-Rate aufgrund von Treffern der n-Kanal-Transistoren 316 und 318 in gewissem Maße verringern kann, sind die Widerstände 322 und 324 für eine signifikante Steigerung der kritischen Ladung verantwortlich, welche notwendig ist, die Zelle aufgrund eines Treffers der n-Kanal-Transistoren 316 und 320 zu stören. Im Hinblick auf einen Treffer einer P+-Diffusion, kann die kritische Ladung im Vergleich mit einem Treffer der N+-Diffusionen 10fach erhöht werden. Die kritische Ladung kann theoretisch unendlich erhöht werden, da der Effekt des Treffers durch einen der Transistoren 322 oder 324 isoliert wird.
Obwohl verschiedene Ausführungsbeispiele der vorliegende Erfindung vorstehend beschrieben wurden, sollte es sich verstehen, dass sie lediglich als Beispiele und nicht als Begrenzung vorgestellt wurden. Die Breite und der Umfang der vorliegenden Erfindung sollten durch keines der oben beschriebenen Ausführungsbeispiele begrenzt werden. Vielmehr sollten sie allein entsprechend den nachfolgenden Ansprüchen definiert werden. Die vorliegende Anmeldung soll jegliche Anpassung oder Variation der vorliegenden Erfindung abdecken. Beispielsweise können die logischen „high" und „low"-Werte für die Bit-Leitungs-Paare von den angegebenen Spannungsniveaus abweichen. Elektronische Schaltkreise, die in den verschiedenen Ausführungsbeispielen gezeigt wurden, und die beschriebenen Betriebsverfahren sind im Sinne von Beispielen gezeigt. Andere Schaltkreise, die die beschriebenen Funktionen und Schritte ausführen, können als Ersatz dienen. Weiterhin ist die vorliegen de Information nicht auf die Verwendung in Verbindung mit allein den Schaltkreisen und Bauelementen begrenzt, die hier beschrieben sind.

Claims

Strahlungsresistente Speicherzelle umfassend einen ersten Inverter (302), einen zweiten Inverter (304), eine erste Kreuzkopplung (326), welche den ersten Inverter und den zweiten Inverter (302, 304) kreuzweise verkoppelt, eine zweite Kreuzkopplung (328), welche den ersten Inverter und den zweiten Inverter (302, 304) kreuzweise verkoppelt, wobei der erste Inverter (302), einen ersten PFET (314), mit einer P+-Draindiffusion in einer N-Wanne und einem Gate, einen ersten N-FET (316), einen ersten Widerstand (322) gekoppelt zwischen dem ersten NFET (316) und der ersten Kreuzkopplung (326) umfasst und der erste PFET (314) mit dem ersten NFET (316) in Reihe Drain-an-Drain verbunden ist, und der zweite Inverter (304) einen zweiten PFET (318) mit einer P+-Draindiffusion in einer N-Wanne und einem Gate, einen zweiten N-FET (320), einen zweiten Widerstand (324) gekoppelt zwischen dem zweiten NFET (320) und der zweiten Kreuzkopplung (328) umfasst und der zweite PFET (318) mit dem zweiten NFET (320) in Reihe Drain-an-Drain verbunden ist, einen ersten Pass-Gate-FET (310), welcher mit dem Gate des ersten PFET (314) und dem Gate des ersten NFET (314) und der P+-Diffussion des zweiten PFET (318) verbunden ist, und einen zweiten Pass-gate-FET (312), welcher mit dem Gate des zweiten PFET (318) und dem Gate des zweiten NFET (320) und der P+-Diffussion des ersten PFET (314) verbunden ist, dadurch gekennzeichnet, dass der erste Pass-Gate FET (310) und der zweite Pass-Gate FET (312) PFETs sind, das Gate des ersten PFET (314) einen Abschnitt umfasst, welcher die P+-Draindiffusion des ersten PFET (314) überlappt, das Draingebiet des ersten PFET (314) direkt über die erste Kreuzkopplung (326) mit dem zweiten Inverter (304) verkoppelt ist, das Gate des zweiten PFET (318) einen Abschnitt umfasst, welcher die P+-Draindiffusion des zweiten PFET (318) überlappt und das Draingebiet des zweiten PFET (318) direkt über die zweite Kreuzkopplung (328) mit dem dem ersten Inverter (304) verkoppelt ist.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der Wert jedes der Widerstände (322, 324) derart ausgewählt ist, dass bis zu einem bestimmten Betrag einer auf die N+-Diffusion einer der NFETs (316, 320) aufgebrachten Ladung, induziert von einem einzelnen Ereignis, keine Umschaltung der Speicherzelle auftritt.
Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jeweils alle der ersten und zweiten PFETs einen Source-Drain-Widerstand aufweisen, welcher kleiner ist als der Wert der jeweils entsprechenden Widerstände (322, 324).
Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Wert jedes der Widerstände (322, 324) eine Größenordnung größer ist als der Wert der Source-Drain-Widerstände aller ersten und zweiten PFETs (314, 318).
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die zusätzliche Kapazität derart ausgewählt ist, dass wenn ein Teilchen die P+-Diffusion eines der PFETs (314, 318) trifft, kein Umschalten der Speicherzelle auftritt.
Speicherzelle nach Anspruch 1 oder 5, dadurch gekennzeichnet, dass eine zusätzliche Kapazität von den Teilen des Gates gebildet wird, welche die P+-Draindiffusion überlappen, welche einen Wert von 0,2– 0,5 pico-Farad hat.
Speicherbaustein, umfassend einen Adressierungsschaltkreis; eine Feld (array) umfassend Wort-Zeilen (130, WL-1 bis WL-X) und komplementäre Bit-Zeilen Paare (126 BL-1 bis BL-Y; 128, BL*-1 bis BL*-Y), die mit dem Adressierungschaltkreis verbunden; eine Vielzahl von Speicherzellen (124-11 bis 124-XY), welche an der Schnittstelle von vorbestimmten Wort-Leitungen und Bit-Leitungs-Paaren angeordnet sind; und ein Leseverstärker (114), welcher mit den komplementären Bit-Leitungs-Paaren (126, 128) verbunden ist; wobei jede der Vielzahl von Speicherzellen (124-11 bis 124-XY) eine Speicherzelle gemäß einem der Ansprüche 1 bis 6 ist.
Vorrichtung, umfassend: ein elektronisches System (104); und eine Speichereinheit (102), welche mit dem elektronischen System (104) verbunden ist, dadurch gekennzeichnet, dass die Speichereinheit eine strahlungsresistente Speicherzelle nach einem der Ansprüche 1 bis 6 umfasst.
Verfahren zum Betreiben einer strahlungsresistenten Speicherzelle gemäß Anspruch 1, umfassend Aushalten einer Einzelereignisstörung in Form eines Teilchentreffers auf einen Knoten eine Speicherzelle, wodurch der logische Zustand am Ausgang eines Inverters der Speicherzelle geändert wird; Erholen von einer kritischen Ladung, welche auf die Speicherzelle als Ergebnis des SEU-Ereignisses aufgebracht wurde; und Bereitstellen einer RC-Verzögerung, welche eine Rückkopplungsausbreitung durch ein kreuzgekoppeltes Inverterpaar verlangsamt um mehr Zeit zur Erholung zu gewähren, wobei die Zeitdauer des Schreibzyklus nicht spürbar beeinträchtigt wird, indem die Immunität gegenüber der Aufbringung einer kritischen Ladung gesteigert wird und die Spannungsänderung an dem getroffenen Knoten der PFETss (314, 318) der Inverter (302, 304) verringert wird durch Bereitstellen einer Überlapp-Kapazität zwischen dem Gate und dem Draingebiet jedes der PFETs (314, 318), Begrenzen des Betrages des Spannungsabfalls durch Verwenden einer Widerstandsbarriere zwischen den NFETs (316, 320) und den Kreuzkopplungen (326, 328), um vor Treffern an N+-Transistoren zu schützen.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass von der überlappenden Kapazität eine zusätzliche Ladung zwischen dem Gate und dem Draingebiet jedes der PFETs (314, 318) generiert wird, und dass ein Teil der Spannungsänderung von dem Teilchentreffer durch die Überlapp-Kapazität gekoppelt werden kann, wobei die deponierte Ladung zwischen gegenüberliegenden Knoten der kreuzgekoppelten Inverter aufgespalten wird.