DE69821409T2

DE69821409T2 - Halbleiteranordnung mit Sicherheitsschaltung zum Verhindern illegalen Zugriffs

Info

Publication number: DE69821409T2
Application number: DE69821409T
Authority: DE
Inventors: Kazuyoshi Minato-ku Shinada
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-09
Filing date: 1998-07-08
Publication date: 2004-12-16
Anticipated expiration: 2018-07-09
Also published as: EP0890956A2; JP3670449B2; JPH1126463A; DE69821409D1; EP0890956B1; EP0890956A3; US6002609A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, welche auf einer IC-Karte angebracht ist, und genauer auf eine Halbleitervorrichtung, welche eine Sicherheitsschaltung zum Verhindern eines unerlaubten Zugriffs auf die Vorrichtung hat.
Eine IC-Karte, welche eine Halbleitervorrichtung enthält (im folgenden als Chip bezeichnet), hat in jüngster Zeit rasch an Popularität zugenommen. In der Finanzwelt wächst die Forderung, eine solche Karte als ein elektronisches Portemonnaie zu verwenden, in welchem eine Benutzerinformation, wie beispielsweise eine ID-Nummer und ein Kontostand, aufgezeichnet wird.
Eine Halbleiterschaltung ist in dem Chip der IC-Karte ausgebildet. Der Chip enthält Schaltblöcke eines Mikroprozessors (MPU) und einen Halbleiterspeicher, wie beispielsweise einen EEPROM, einen ROM und einen RAM. Die Information, wie beispielsweise die ID-Nummer des Benutzers und der Kontostand, wird durch die MPU aus dem Halbleiterspeicher, hauptsächlich dem EEPROM, ausgelesen oder wird dahin geschrieben. Die IC-Karte wird als ein elektronisches Portemonnaie durch Lesen/Schreiben einer solchen Information von/auf den Chip betrieben.
Der oben beschriebene Chip wird gewöhnlicherweise mit einer Testschaltung zum Testen des EEPROMs, welcher die Information speichert, und einem mit der Testschaltung verbundenen Testpad bereitgestellt. Beim Verwenden des Testpads werden der Schaltungsbetrieb und die auf dem EEPROM gespeicherte Information getestet.
Da jedoch Information unter Verwendung des Testpads relativ einfach aus dem EEPROM gelesen oder darauf geschrieben werden kann, ist es möglich, dass eine Sicherheitsinformation, wie beispielsweise eine ID-Nummer und ein Kontostand, welche in dem EEPROM gespeichert sind, durch das Testpad widerrechtlich dechiffriert oder geschrieben wird. Eine solche Widerrechtlichkeit kann einem Benutzer einen großen Schaden oder Probleme bereiten.
Die EP 0 727 785 A1 offenbart eine Selbsttestschaltung für Speichervorrichtungen, welche eine allgemeine Aussage über die Speicherbedingung bereitstellt, wobei die allgemeine Aussage eine gewünschte oder ungewünschte Manipulation oder Änderung innerhalb des Speichers und der Inhalte des Speichers anzeigt. Das Testen eines nicht flüchtigen Speichers wird durch Erzeugen einer Signatur von den Inhalten des flüchtigen Speichers und Vergleichen der erzeugten Signatur mit einem Referenzwert der Signatur ausgeführt. Wenn der Vergleich der erzeugten Signatur mit dem Referenzwert der Signatur einen Unterschied anzeigt, wird das Signal ausgegeben und ein Zugriff auf den nicht flüchtigen Speicher wird beschränkt. Um ein Testen zu ermöglichen, ob eine Änderung der Inhalte des nicht flüchtigen Speichers zwischen aufeinanderfolgend autorisierten Anwendungen stattfand, wird eine neue Signatur von den Inhalten eines nicht flüchtigen Speichers nach jeder Anwendung erzeugt und als ein neuer Referenzwert der Signatur gespeichert.
Es ist demgemäß eine Aufgabe der vorliegenden Erfindung eine Halbleitervorrichtung bereitzustellen, welche in der Lage ist, zu verhindern, dass Information unter Verwendung einer Testschaltung widerrechtlich aus einem Halbleiterspeicher ausgelesen und darauf geschrieben wird, nachdem ein Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist.
Um die obige Aufgabe zu lösen, wird gemäß der vorliegenden Erfindung eine Halbleitervorrichtung bereitgestellt, welche einen Halbleiterspeicher, welcher eine Funktion zum Speichern von Information hat, ein Testmittel zum Lesen/Schreiben von Information vom/zum Halbleiterspeicher, um eine Funktion und gespeicherte Information des Halbleiterspeichers zu testen, einen Spannungsversorgungs-Anlegedraht zum Anlegen einer Spannungsversorgung an den Halbleiterspeicher und das Testmittel, einen Referenzspannungs-Anlegedraht zum Anlegen einer Referenzspannung an den Halbleiterspeicher und das Testmittel und ein Sicherheitsmittel hat, welches zwischen dem Spannungsversorgungs-Anlegedraht und dem Referenzspannungs-Anlegedraht eingeschoben ist, um den Spannungsversorgungs-Anlegedraht und den Referenzspannungs-Anlegedraht kurzzuschließen, wenn eine zwischen dem Spannungsversorgungs-Anlegedraht und dem Referenzspannungs-Anlegedraht angelegte Spannung nicht niedriger als eine vorbestimmte Spannung ist.
Bei der so aufgebauten Halbleitervorrichtung wird eine Spannung, welche nicht niedriger als eine vorbestimmte Spannung ist, welche während des Tests angelegt wird, zwischen dem Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht angelegt, nachdem ein Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist. Somit werden der Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht in dem Sicherheitsmittel kurzgeschlossen, mit dem Ergebnis, dass verhindert werden kann, dass Information widerrechtlich unter Verwendung des Testmittels aus dem Halbleiterspeicher gelesen oder darauf geschrieben werden kann.
Gemäß eines zweiten Aspektes der vorliegenden Erfindung enthält die Halbleitervorrichtung ferner ein Sicherheitsmittel, welches einen Tunnelisolierfilm zwischen dem Spannungsversorgungs-Anlegedraht und dem Referenzspannungs-Anlegedraht hat, um den Tunnelisolierfilm zu brechen und den Spannungsversorgungs-Anlegedraht und den Referenzspannungs-Anlegedrahtes kurzzuschließen, wenn eine zwischen dem Spannungsversorgungs-Anlegedraht und dem Referenzspannungs-Anlegedraht angelegte Spannung nicht niedriger als eine vorbestimmte Spannung ist.
Bei der so aufgebauten Halbleitervorrichtung wird eine Spannung, welche nicht niedriger als eine vorbestimmte Spannung ist, welche während des Tests angelegt wird, an den Tunnelisolierfilm angelegt, welcher zwischen dem Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht bereitgestellt ist, und zwar nachdem ein Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist. Somit wird in dem Sicherheitsmittel der Tunnelisolierfilm gebrochen, um den Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht leitfähig zu machen, mit dem Ergebnis, dass verhindert werden kann, dass Information widerrechtlich unter Verwendung des Testmittels aus dem Halbleiterspeicher gelesen und darauf geschrieben werden kann.
Gemäß eines dritten Aspektes der vorliegenden Erfindung enthält die Halbleitervorrichtung ferner einen ersten Anschluss, an welchen eine Spannungsversorgung von außen angelegt wird, einen Spannungsversorgungs-Anlegedraht, welcher mit dem ersten Anschluss verbunden ist, um die Spannungsversorgung an den Halbleiterspeicher und die Testschaltung anzulegen, einen zweiten Anschluss, an welchen eine Referenzspannung von außen angelegt wird, wobei der Referenzspannungs-Anlegedraht mit dem zweiten Anschluss verbunden ist.
Bei der so aufgebauten Halbleitervorrichtung wird eine Spannung, welche nicht niedriger als eine vorbestimmte Spannung ist, welche während des Tests angelegt wird, zwischen dem Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht angelegt, nachdem ein Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist. Somit werden der Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht in der Sicherheitsschaltung kurzgeschlossen, mit dem Ergebnis, dass verhindert werden kann, dass Information unter Verwendung der Testschaltung widerrechtlich aus dem Halbleiterspeicher gelesen und darauf geschrieben wird.
Ferner wird bei der so aufgebauten Halbleitervorrichtung eine Spannung, welche nicht niedriger als eine vorbestimmte Spannung ist, welche während des Tests angelegt wird, an den Tunnelisolierfilm angelegt, welcher zwischen dem Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht bereitgestellt ist, und zwar nachdem ein Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist. Daher wird bei der Sicherheitsschaltung der Tunnelisolierfilm gebrochen, um den Spannungsversorgungs-Anlegedraht und Referenzspannungs-Anlegedraht leitfähig zu machen, mit dem Ergebnis, dass verhindert werden kann, dass Information unter Verwendung der Testschaltung widerrechtlich aus dem Halbleiterspeicher gelesen und darauf geschrieben wird.
Diese Zusammenfassung der Erfindung beschreibt nicht notwendigerweise alle notwendigen Merkmale, so dass die Erfindung ebenfalls eine Unterkombination dieser beschriebenen Merkmale sein kann.
Diese Erfindung kann vollständiger anhand der folgenden detaillierten Beschreibung verstanden werden, wenn sie in Verbindung mit den begleitenden Zeichnungen genommen wird, in denen:
1 eine Draufsicht auf eine IC-Karte ist, auf der eine Halbleitervorrichtung (Chip) angebracht ist, und zwar gemäß einer Ausführungsform der vorliegenden Erfindung;
2 eine Schnittansicht der IC-Karte entlang Linie 2-2 von 1 ist;
3 eine Draufsicht auf den Aufbau des in 1 gezeigten Chips ist;
4 ein Blockdiagramm der elektrischen Anordnung einer Sicherheitsschaltung, einer Testschaltung und eines EEPROMs des in 1 gezeigten Chips ist;
5 eine Schnittansicht ist, welche den Aufbau der Sicherheitsschaltung darstellt;
6 eine Schnittansicht ist, welche den Aufbau der Testschaltung darstellt;
7 eine Schnittansicht ist, welche den Aufbau des EEPROMs darstellt;
8 ein Blockdiagramm der elektrischen Anordnung des Chips und eine Schnittansicht der Sicherheitsschaltung des Chips ist;
9 eine Schnittansicht ist, welche einen Herstellungsprozess der Sicherheitsschaltung zeigt;
10 eine Schnittansicht ist, welche einen Herstellungsprozess der Sicherheitsschaltung zeigt; und
11 ein Blockdiagramm der elektrischen Anordnung eines Chips von einer Modifikation der Ausführungsform der vorliegenden Erfindung und eine Schnittansicht von einer Sicherheitsschaltung des Chips ist.
Eine Ausführungsform der vorliegenden Erfindung wird nun mit Bezug auf die begleitenden Zeichnungen beschrieben.
Zunächst wird eine IC-Karte beschrieben, auf der eine Halbleitervorrichtung (Chip) gemäß der Ausführungsform der vorliegenden Erfindung angebracht ist.
1 ist eine Draufsicht der EC-Karte und 2 ist eine Schnittansicht der IC-Karte entlang Linie 2-2 von 1.
Wie in 1 dargestellt, wird die IC-Karte aus einem Kartengehäuse 2, welche ihre Außenerscheinung zeigt, und einer IC-Einheit 4 gebildet, welche in das Kartengehäuse 2 eingegraben ist. Das Kartengehäuse 2 ist eine flache Platte, welche aus Kunstharz und dergleichen gemacht ist.
Wie in 2 gezeigt, ist ein Chip 8 an einer Seite einer bedruckten Baugruppe 6 der IC-Einheit 4 angeordnet, und der Chip 8 wird komplett mit Kunstharz 10 bedeckt und auf der bedruckten Baugruppe 6 fixiert. Ein Anschluss zum Eingeben/Ausgeben von Information zu und von einer externen Vorrichtung ist an der anderen Seite der bedruckten Baugruppe 6 ausgebildet.
Der Aufbau des Chips 8 wird nun beschrieben. 3 ist eine Draufsicht auf den Aufbau des Chips 8.
Der Chip 8 enthält einen integrierten Chip-Abschnitt 10, welcher einen EEPROM 16, eine Testschaltung 18, eine Sicherheitsschaltung 20, eine MPU 22 zum Durchführen eines Betriebes, einen ROM 24 zum Speichern feststehender Information und einen RAM 26 zum Speichern von temporärer Information hat.
Die Testschaltung 18 wird hauptsächlich zum Testen einer Funktion des EEPROMs 16 und darin gespeicherter Information verwendet. Die Sicherheitsschaltung 20 ist in der Lage, einen Draht zum Anlegen einer Spannungsversorgung VDD an den EEPROM 16 und die Testschaltung 18, und einen Draht zum Anlegen einer Referenzspannung VSS kurzzuschließen, nachdem der Test der Funktion und Information des EEPROMs 16 beendet ist. Das Kurzschließen unterdrückt das Betreiben der Testschalten 18, um somit zu verhindern, dass Information widerrechtlich aus dem EEPROM 16 gelesen oder darauf geschrieben wird.
Der Chip 8 enthält Befestigungspads 28A, 28B, ... und Testpads 30A, 30B, ..., 30X, 30Y, ... außerhalb des integrierten Chip-Abschnitts 14. Die Befestigungspads betreiben den Chip 8 wenn die IC-Karte verwendet wird, während die Testpads die Testschaltung 18 betreiben.
4 ist ein Blockdiagramm, welches den elektrischen Aufbau der Sicherheitsschaltung 20, Testschaltung 18 und des EEPROMs 16 zeigt.
Unter Bezugnahme auf 4 ist das Testpad 30A über die Sicherheitsschaltung 20 mit einem Eingabeabschnitt der Spannungsversorgung von der Testschaltung 18 verbunden, und ein Ausgabeabschnitt der Spannungsversorgung von der Testschaltung 18 ist mit einem Eingabeabschnitt der Spannungsversorgung von dem EEPROM 16 verbunden. Eine Spannungsversorgung VDD wird in das Testpad 30A eingegeben und dann an die Sicherheitsschaltung 20, Testschaltung 18 und den EEPROM 16 angelegt.
Das Testpad 30B ist über die Sicherheitsschaltung 20 mit einem Eingabeabschnitt der Referenzspannung VSS von der Testschaltung 18 verbunden, und ein Ausgabeabschnitt der Referenzspannung VSS von der Sicherheitsschaltung 18 ist mit einem Eingabeabschnitt der Referenzspannung VSS des EEPROMs 16 verbunden. Eine Referenzspannung VSS wird in das Testpad 30B eingegeben und dann an die Sicherheitsschaltung 20, Testschaltung 18 und den EEPROM 16 angelegt.
Der Aufbau der Sicherheitsschaltung 20 wird nun beschrieben. 5 ist ein Querschnitt des Aufbaus der Sicherheitsschaltung 20.
Wie in 5 dargestellt, ist ein n-Typ Diffusionsgebiet 34 in einem p-Typ Si-Halbleitersubstrat 32 ausgebildet. Ein Isolierfilm 36, welcher eine Dicke von ungefähr 0,04 μm hat, welcher in einem Hochspannungs-MOS-Transistor verwendet wird, ist auf dem n-Typ Diffusionsgebiet 34 ausgebildet. Darüber hinaus ist ein Polysiliziummuster 38 auf dem Isolierfilm 36 ausgebildet. Ein Tunnelisolierfilm 40 ist auf einem Teil des Isolierfilms 36 ausgebildet. Der Tunnelisolierfilm 40 hat eine Dicke von ungefähr 0,01 μm. Der Isolierfilm 36 und Tunnelisolierfilm 40 sind aus einem Oxidfilm, einem Oxynitridfilm und dergleichen ausgebildet. Darüber hinaus ist ein Zwischenschicht-Isolierfilm 42 auf dem Polysiliziummuster 38 ausgebildet, und eine Verdrahtungsschicht 44 aus Aluminium und dergleichen ist darauf ausgebildet.
Der Aufbau der Testschaltung 18 wird nun beschrieben. Diese Schaltung wird hauptsächlich aus einem Puffer gebildet. 6 ist eine Schnittansicht, welche den Aufbau des Puffers vereinfacht zeigt.
Wie in 6 dargestellt, sind n-Typ Diffusionsbereiche 46A, welche als Source- und Drain-Gebiete dienen, in einem p-Typ Si-Halbleitersubstrat 32 ausgebildet. Ein Gate-Isolierfilm 36A, welcher eine Dicke von ungefähr 0,02 μm hat, welcher in einem 5 V MOS-Transistor verwendet wird, ist zwischen dem Source- und Drain-Gebiet ausgebildet. Ferner ist eine Gate-Elektrode 38A aus Polysiliziummuster auf dem Gate-Isolierfilm 36A ausgebildet. Ein Zwischenschicht-Isolierfilm 42A ist als der Oberste ausgebildet. Der Gate-Isolierfilm 36A wird aus einem Oxidfilm gebildet.
Der Aufbau des EEPROMs 16 wird nun beschrieben. Der EEPROM 16 enthält eine hohe Anzahl an Speicherzellen.
7 ist eine Schnittansicht, welche vereinfacht den Aufbau von einer Speicherzelle des EEPROMs 16 zeigt.
Wie in 7 gezeigt, sind n-Typ Diffusionsgebiete 46B, welche als Source- und Drain-Gebiete dienen, in dem p-Typ Si-Halbleitersubstrat 32 ausgebildet. Ein Tunnelisolierfilm 40B, welcher eine Dicke von ungefähr 0,01 μm hat, ist zwischen dem Source- und Drain-Gebiet ausgebildet, genauso wie ein Gate-Isolierfilm 36B, welcher eine Dicke von ungefähr 0,04 μm hat. Ein schwebendes Gate (floating gate) (FG) 38B aus einem Polysiliziummuster ist auf dem Tunnelisolierfilm 40B und Gate-Isolierfilm 36B ausgebildet. Ein Isolierfilm 48 ist auf dem schwebenden Gate (FG) 38B bereitgestellt, und ein Steuergate (CG) 38A ist auf dem Isolierfilm 48 ausgebildet.
Ein weiterer Gate-Isolierfilm 36B, welcher eine Dicke von ungefähr 0,04 μm hat, ist zwischen weiteren Source- und Drain-Gebieten ausgebildet. Ein Auswahl-Gate (SG) 50 ist auf dem Gate-Isolierfilm 36B ausgebildet. Ein Isolierfilm 52 ist auf der gesamten Oberfläche des p-Typ Si-Halbleitersubstrats 32 ausgebildet. Der Gate-Isolierfilm 36B und Tunnelisolierfilm 40B werden beispielsweise aus einem Oxidfilm, einem Oxynitridfilm, und dergleichen gebildet.
Als der Gate-Isolierfilm 36B von einer der Speicherzellen, welche den EEPROM 16 bilden, wird der Isolierfilm 36 der Sicherheitsschaltung 20 in einem Hochspannungs-MOS-Transistor verwendet, und so ausgebildet, dass er eine Dicke von ungefähr 0,04 μm hat. Ferner, was den Tunnelisolierfilm 40B betrifft, welcher zum Durchführen von Schreib- und Löschbetrieben in der Speicherzelle des EEPROMs 16 verwendet wird, ist der Tunnelisolierfilm 40 in dem Isolierfilm 36 so ausgebildet, dass er eine Dicke von ungefähr 0,01 μm hat.
Ferner ist ein Gate-Isolierfilm 36A in einem weiteren Block, welcher die Testschaltung 18 und MPU 12 enthält, so ausgebildet, dass er eine Dicke von ungefähr 0,02 μm hat, und wird hauptsächlich in dem 5 V MOS-Transistor verwendet.
8 stellt die Sicherheitsschaltung 20 dar, dessen in 4 gezeigtes Blockdiagramm durch die in 5 gezeigte Schnittansicht ersetzt ist.
Bezugnehmend auf 8 ist das Testpad 30A über die Verdrahtungsschicht 44 der Sicherheitsschaltung 20 mit dem Eingabeabschnitt der Spannungsversorgung der Testschaltung 18 verbunden, und der Ausgabeabschnitt der Spannungsversorgung der Testschaltung 18 ist mit dem Eingabeabschnitt der Spannungsversorgung des EEPROMs 16 verbunden. Die Spannungsversorgung wird auf das Testpad 30A eingegeben und dann an die Verdrahtungsschicht 44, Testschaltung 18 und den EEPROM 16 angelegt.
Das Testpad 30B ist über eine von der Verdrahtungsschicht 44 unterschiedliche Verdrahtung 54 mit dem Eingabeabschnitt der Referenzspannung VSS der Testschaltung 18 verbunden, und der Ausgabeabschnitt der Referenzspannung VSS der Testschaltung 18 ist mit dem Eingabeabschnitt der Referenzspannung VSS des EEPROMs 16 verbunden. Die Referenzspannung VSS wird auf das Testpad 30B eingegeben und an die Verdrahtung 54, Testschaltung 18 und den EEPROM 16 angelegt.
Das Polysiliziummuster 38 ist mit der Verdrahtungsschicht 44 verbunden, und die n-Typ Diffusionsschicht 34 ist mit der Verdrahtung 54 verbunden. Der Tunnelisolierfilm 40, welcher eine Dicke von ungefähr 0,01 μm hat, ist zwischen dem Polysiliziummuster 38 und dem n-Typ Diffusionsgebiet 34 ausgebildet.
5, 9 und 10 sind Schnittansichten, welche ein Verfahren zum Herstellen der Sicherheitsschaltung 20 zeigen.
Bezugnehmend zunächst auf 9 ist ein n-Typ Diffusionsgebiet 34, dessen Schichtwiderstand 1 kΩ/☐ beträgt, in einem p-Typ Si-Halbleitersubstrat 32 ausgebildet, dessen spezifischer Widerstand 10 Ohm*cm beträgt, und in diesem Fall wird das n-Typ Diffusionsgebiet 34 unter einem Gebiet ausgebildet, an welchem ein Tunnelisolierfilm 40 auszubilden ist. Um das n-Typ Diffusionsgebiet 34 auszubilden, wird Phosphor (P) oder Arsen (As) in das p-Typ Si-Halbleitersubstrat 32 ionenimplantiert, und es wird eine Wärmebehandlung durchgeführt.
Danach werden ein Gate-Isolierfilm 36, welcher eine Dicke von ungefähr 0,04 μm hat, welcher für einen Hochspannungs-(20 V) MOS-Transistor verwendet wird, und ein Tunnelisolierfilm 40, welcher eine Dicke von ungefähr 0,01 μm hat, ausgebildet, der Gate-Isolierfilm wird infolge durch die normale Aufschichtoxidation gebildet. Der Gate-Isolierfilm 36 und Tunnelisolierfilm 40 werden in demselben Prozess wie der zum Ausbilden des Gate-Isolierfilms 36B und Tunnelisolierfilms 40B des EEPROMs 16 ausgebildet.
Danach, wie in 10 gezeigt, wird ein Polysiliziumfilm 38, welcher eine Dicke von 0,4 μm hat, auf dem Tunnelisolierfilm 40 und Gate-Isolierfilm 36 aufgesetzt. Phosphor (P) wird in den Polysiliziumfilm dotiert, dessen Schichtwiderstand auf 20–50 Ω/☐ eingestellt wird. Der Polysiliziumfilm dient ebenfalls als ein Elektrodenmaterial für das schwebende Gate (FG) 38B des EEPROMs 16.
Danach wird der Polysiliziumfilm durch RIE gemustert, um ein Polysiliziummuster 38 auf den Tunnelisolierfilm 40 und Gate-Isolierfilm 36 auszubilden. Zur selben Zeit wird das schwebende Gate (FG) 38B ausgebildet. Darüber hinaus werden n+ und p+ Diffusionsgebiete ausgebildet, deren Schichtwiderstände 20 kΩ/☐ und 80 kΩ/☐ betragen, und welche als Source- und Drain-Gebiete des MOS-Transistors und EEPROMs (nicht gezeigt) dienen.
Wie in 5 dargestellt, wird ein Zwischenschicht-Isolierfilm 42 oberhalb des p-Typ Si-Halbleitersubstrats 32 ausgebildet, um einen Kontaktabschnitt zu öffnen. Ferner wird ein Al-Film auf den Zwischenschicht-Isolierfilm 42 aufgesetzt. Dann wird der Al-Film gemustert, um eine Verdrahtungsschicht 44 zu bilden, und die jeweiligen Blöcke und Elemente werden miteinander verbunden.
Durch den oben beschriebenen Prozess wird, wie in 8 gezeigt, die Sicherheitsschaltung 20 zwischen den Testpads 30A und 30B und der Testschaltung 18 ausgebildet. Wie oben beschrieben, kann die Sicherheitsschaltung durch denselben Prozess wie den zum Ausbilden des EEPROMs 16 auf dem Chip 8, der Testschaltung 18 und der anderen Schaltungen ausgebildet werden.
Ein Betrieb der Halbleitervorrichtung (Chip) gemäß der Ausführungsform der vorliegenden Erfindung wird nun beschrieben. Wenn die Funktion und gespeicherte Information des EEPROMs 16 getestet werden, führt der Chip 8 den folgenden Betrieb durch.
Zunächst werden jeweils eine Spannungsversorgung von SV und eine Referenzspannung von 0 V von den Testpads 30A und 30B angelegt, und es werden Testsignale in Testpads 30X, 30Y, ... eingegeben und davon ausgegeben, um die Testschaltung 18 zu betreiben die Funktion und gespeicherte Information des EEPROMs 16 zu testen. Zu dieser Zeit wird ein elektrisches Feld von 5 MV/cm an den zwischen der n-Typ Diffusionsschicht 34 und dem Polysiliziummuster 38 der Sicherheitsschaltung 20 ausgebildeten Tunnelisolierfilm 40 angelegt. Jedoch wird der Tunnelisolierfilm 40 während des Testens des EEPROMs durch ein solches elektrisches Feld nicht gebrochen.
Nachdem die Funktion und gespeicherte Information des EEPROMs 16 getestet sind, wird eine Spannung von beispielsweise 14 V, welche höher als die zum Zeitpunkt des Testens und nicht niedriger als die minimale Spannung ist, welche zum Brechen des Tunnelisolierfilms 40 notwendig ist, vom Testpad 30A aus angelegt. Ein beträchtlich stärkeres elektrisches Feld von 14 MV/cm wird auf den Tunnelisolierfilm 40 angelegt, und somit wird der Film 40 unmittelbar gebrochen, und das n-Typ Diffusionsgebiet 34 und Polysiliziummuster 38 werden in einen leitfähigen Zustand gebracht. Wenn die Dicke und das Material des Tunnelisolierfilms 40 variiert werden, kann die Spannung, bei welcher er gebrochen wird, geändert werden, und genauso kann dies mit der Spannung getan werden, welche vom Testpad 30A aus angelegt wird.
Sogar obwohl eine Spannungsversorgung von 5 V und eine Referenzspannung von 0 V jeweils von den Testpads 30A und 30B aus angelegt werden, um die Testschaltung 18 zu betreiben, welche ein anderes Testpad verwendet, kann die Schaltung 18 nicht verwendet werden, weil das Polysiliziummuster 38, welches mit dem Testpad 30A verbunden ist, und das n-Typ Diffusionsgebiet 34, welches mit dem Testpad 30B verbunden ist, in den leitfähigen Zustand eingestellt sind. Somit kann unter Verwendung der Testpads 30A und 30B und der Testschaltung 18 eine Information nicht aus dem EEPROM 16 gelesen oder darauf geschrieben werden.
Wenn eine Spannung von 14 V auf den Gate-Isolierfilm 36 angelegt wird, welcher so ausgebildet ist, dass er eine Dicke von ungefähr 0,02 μm hat, und für den 5 V-MOS-Transistor verwendet wird, wird das elektrische Feld von 7 MV/cm darauf angelegt. Jedoch werden die Gate-Isolierfilme 36A und 36B nicht durch das elektrische Feld von 7 MV/cm gebrochen.
Wie oben beschrieben, wird gemäß der Ausführungsform der vorliegenden Erfindung, bevor eine IC-Karte an einen Benutzer ausgegeben wird, der Tunnelisolierfilm, durch welchen die Verdrahtung, mit welcher die Spannungsversorgung VDD zugeführt wird, und die Verdrahtung, mit welcher die Referenzspannung VSS zugeführt wird, welche in der Sicherheitsschaltung 20 voneinander isoliert sind, nach dem Testen der Funktion und gespeicherten Information des EEPROMs gebrochen. Somit kann verhindert werden, dass durch Betreiben der Testschaltung durch die Testpads eine Information widerrechtlich aus dem EEPROM gelesen oder darauf geschrieben wird.
Bei der vorhergehenden Ausführungsform, wie in 8 gezeigt, wird die Sicherheitsschaltung 20 zwischen die Testpads 30A und 30B und die Testschaltung 18 gesetzt. Die vorliegende Erfindung ist nicht darauf beschränkt. Es kann ein Verdrahtungspfad bereitgestellt werden, um die Testschaltung 18 und den EEPROM 16 zu verbinden. Ferner wird in der obigen Ausführungsform ein Medium als der EEPROM erläutert, in welchem Information gespeichert wird. Die vorliegende Erfindung ist nicht darauf beschränkt. Es können ein ROM, ein EPROM und die weiteren Halbleiterspeicher als das Medium verwendet werden.
Es wird nun eine Modifikation auf die Halbleitervorrichtung (Chip) gemäß der obigen Ausführungsform der vorliegenden Erfindung beschrieben.
11 ist ein Blockdiagramm, welches die elektrische Anordnung der Modifikation des Chips inklusive einer Schnittansicht von einer Sicherheitsschaltung 60 zeigt.
Bezugnehmend auf 11 ist ein Testpad 30A über eine Verdrahtungsschicht 44A mit einem Eingabeabschnitt einer Spannungsversorgung von einer Testschaltung 18, einem Polysiliziummuster 38 und einer Verdrahtungsschicht 44B der Sicherheitsschaltung 60 verbunden. Ein Ausgabeabschnitt einer Spannungsversorgung der Testschaltung 18 ist mit einem Eingabeabschnitt einer Spannungsversorgung des EEPROMs 16 verbunden. Die Spannungsversorgung tritt in das Testpad 30A ein, und wird dann auf die Verdrahtungsschicht 44A, das Polysiliziummuster 38, die Verdrahtungsschicht 44B, die Testschaltung 18 und den EEPROM 16 angelegt.
Ein Testpad 30B ist über eine n-Typ Diffusionsschicht 34 der Sicherheitsschaltung 60 mit einem Eingabeabschnitt einer Referenzspannung VSS der Testschaltung 18 verbunden. Ein Ausgabeabschnitt einer Referenzspannung VSS der Testschaltung 18 ist mit einem Eingabeabschnitt einer Referenzspannung VSS des EEPROMs 16 verbunden. Die Referenzspannung VSS tritt auf das Testpad 30B ein und wird dann auf das n-Typ Diffusionsgebiet 34, die Testschaltung 18 und den EEPROM 16 angelegt.
Ein Tunnelisolierfilm 40, welcher eine Dicke von ungefähr 0,01 μm hat, ist zwischen dem Polysiliziummuster 38 und dem n-Typ Diffusionsgebiet 34 ausgebildet. Der weitere Aufbau ist derselbe wie der von der obigen Ausführungsform.
Ein Chipbetrieb der Modifikation wird nun beschrieben. Wenn die Funktion und gespeicherte Information des EEPROMs 16 getestet werden, führt der so aufgebaute Chip 8 den folgenden Betrieb wie in der obigen Ausführungsform durch.
Zunächst werden eine Spannungsversorgung von 5 V und eine Referenzspannung von 0 V jeweils von den Testpads 30A und 30B aus angelegt, und es werden Testsignale in die Testpads 30X, 30Y, ... eingegeben und davon ausgegeben, um die Testschaltung 18 zu betreiben, die Funktion und gespeicherte Information des EEPROMs 16 zu testen. Zu dieser Zeit wird ein elektrisches Feld von 5 MV/cm an den zwischen der n-Typ Diffusionsschicht 34 und dem Polysiliziummuster 38 der Sicherheitsschaltung 60 ausgebildeten Tunnelisolierfilm 40 angelegt. Jedoch wird der Tunnelisolierfilm 40 während des Testens des EEPROMs durch ein solches elektrisches Feld nicht gebrochen.
Nachdem die Funktion und gespeicherte Information des EEPROMs 16 getestet sind, wird eine Spannung von beispielsweise 14 V, welche höher als die zum Zeitpunkt des Testens und nicht niedriger als die minimale Spannung ist, welche zum Brechen des Tunnelisolierfilms 40 notwendig ist, vom Testpad 30A aus angelegt. Ein beträchtlich stärkeres elektrisches Feld von 14 MV/cm wird auf den Tunnelisolierfilm 40 angelegt, und somit wird der Film 40 unmittelbar gebrochen, und das n-Typ Diffusionsgebiet 34 und Polysiliziummuster 38 werden in einen leitfähigen Zustand gebracht. Wenn die Dicke und das Material des Tunnelisolierfilms 40 variiert werden, kann die Spannung, bei welcher er gebrochen wird, geändert werden, und genauso kann dies mit der Spannung getan werden, welche vom Testpad 30A aus angelegt wird.
Sogar obwohl eine Spannungsversorgung von 5 V und eine Referenzspannung von 0 V jeweils von den Testpads 30A und 30B aus angelegt werden, um die Testschaltung 18 zu betreiben, welche ein anderes Testpad verwendet, kann die Schaltung 18 nicht gemacht werden, weil das Polysiliziummuster 38, welches mit dem Testpad 30A verbunden ist, und das n-Typ Diffusionsgebiet 34, welches mit dem Testpad 30B verbunden ist, in den leitfähigen Zustand eingestellt sind. Somit kann unter Verwendung der Testpads 30A und 30B und der Testschaltung 18 eine Information nicht aus dem EEPROM 16 gelesen oder darauf geschrieben werden.
Wenn eine Spannung von 14 V auf den Gate-Isolierfilm 36 angelegt wird, welcher so ausgebildet ist, dass er eine Dicke von ungefähr 0,02 μm hat, und für den 5 V-MOS-Transistor verwendet wird, wird das elektrische Feld von 7 MV/cm darauf angelegt. Jedoch werden die Gate-Isolierfilme 36A und 36B nicht durch das elektrische Feld von 7 MV/cm gebrochen.
Wie oben beschrieben, wird gemäß der Ausführungsform der vorliegenden Erfindung, bevor eine IC-Karte an einen Benutzer ausgegeben wird, der Tunnelisolierfilm, durch welchen die Verdrahtung, mit welcher die Spannungsversorgung VDD zugeführt wird, und die Verdrahtung, mit welcher die Referenzspannung VSS zugeführt wird, welche in der Sicherheitsschaltung 60 voneinander isoliert sind, nach dem Testen der Funktion und gespeicherten Information des EEPROMs gebrochen. Somit kann verhindert werden, dass durch Betreiben der Testschaltung durch die Testpads eine Information widerrechtlich aus dem EEPROM gelesen oder darauf geschrieben wird.
Bei der vorhergehenden Ausführungsform, wie in 11 gezeigt, wird die Sicherheitsschaltung 60 zwischen die Testpads 30A und 30B und die Testschaltung 18 gesetzt. Die vorliegende Erfindung ist nicht darauf beschränkt. Es kann ein Verdrahtungspfad bereitgestellt werden, um die Testschaltung 18 und den EEPROM 16 zu verbinden. Ferner wird in der obigen Ausführungsform ein Medium als der EEPROM erläutert, in welchem Information gespeichert wird. Die vorliegende Erfindung ist nicht darauf beschränkt. Es können ein ROM, ein EPROM und die weiteren Halbleiterspeicher als das Medium verwendet werden.
Gemäß der vorliegenden Erfindung wie oben beschrieben, kann eine Halbleitervorrichtung bereitgestellt werden, welche es verhindert, dass Information widerrechtlich aus einem Halbleiterspeicher gelesen oder darauf geschrieben wird, und zwar indem ein Spannungsversorgungs-Anlegedraht und ein Referenzspannungs-Anlegedraht, welche über eine Testschaltung von einem Testpad aus mit dem Halbleiterspeicher verbunden sind, kurzgeschlossen werden, nachdem der Test der Funktion und gespeicherten Information des Halbleiterspeichers vollendet ist.

Claims

Halbleitervorrichtung, mit einem Halbleiterspeicher, welcher eine Funktion zum Speichern von Information hat, einem Testmittel zum Lesen/Schreiben von Information vom/zum Halbleiterspeicher, um eine Funktion und gespeicherte Information des Halbleiterspeichers zu testen, einem Spannungsversorgungs-Anlegedraht zum Anlegen einer Spannungsversorgung an den Halbleiterspeicher und das Testmittel, und einem Referenzspannungs-Anlegedraht zum Anlegen einer Referenzspannung an den Halbleiterspeicher und das Testmittel, dadurch gekennzeichnet, dass sie ein Sicherheitsmittel (20) enthält, welches zwischen dem Spannungsversorgungs-Anlegedraht (44) und dem Referenzspannungs-Anlegedraht (54) eingefügt ist, um den Spannungsversorgungs-Anlegedraht (44) und den Referenzspannungs-Anlegedraht (54) kurzzuschließen, wenn eine zwischen dem Spannungsversorgungs-Anlegedraht (44) und dem Referenzspannungs-Anlegedraht (54) angelegte Spannung nicht niedriger als eine vorbestimmte Spannung ist.
Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die vorbestimmte Spannung höher als eine Normalspannung ist, welche zum Testen der Funktion und gespeicherten Information des Halbleiterspeichers (16) notwendig ist.
Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Sicherheitsmittel (20) einen Tunnelisolierfilm (40) zwischen dem Spannungsversorgungs-Anlegedraht (44) und dem Referenzspannungs-Anlegedraht (54) hat, um den Tunnelisolierfilm (40) zu brechen und den Spannungsversorgungs-Anlegedraht (44) und den Referenzspannungs-Anlegedraht (54) kurzzuschließen, wenn eine zwischen dem Spannungsversorgungs-Anlegedraht (44) und dem Referenzspannungs-Anlegedraht (54) angelegte Spannung nicht niedriger als eine vorbestimmte Spannung ist.
Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die vorbestimmte Spannung höher als eine Normalspannung ist, welche zum Testen der Funktion und gespeicherten Information des Halbleiterspeichers (16) notwendig ist, und eine Minimalspannung ist, welche zum Brechen des Tunnelisolierfilms (40) notwendig ist.
Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der Tunnelisolierfilm (40) zwischen einem Polysiliziumfilm (38), welcher mit dem Spannungsversorgungs-Anlegedraht (44) verbunden ist, und einer leitfähigen Schicht (34) ausgebildet ist, welche mit dem Referenzspannungs-Anlegedraht (54) verbunden ist.
Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die leitfähige Schicht (34) eine Diffusionsschicht eines zweiten Leitfähigkeitstyps ist, welche in einem Oberflächenbereich eines Halbleitersubstrats (32) eines ersten Leitfähigkeitstyps ausgebildet ist, wobei der Tunnelisolierfilm (40) auf der Diffusionsschicht ausgebildet ist, und der Polysiliziumfilm (38) auf dem Tunnelisolierfilm (40) ausgebildet ist.
Halbleitervorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass der Tunnelisolierfilm (40) eine Dicke von ungefähr 0,01 μm hat.
Halbleitervorrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass der Tunnelisolierfilm (40) ein Oxidfilm oder ein Oxynitridfilm ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass sie einen ersten Anschluss, an welchen eine Spannungsversorgung von außen angelegt wird, wobei der Spannungsversorgungs-Anlegedraht (44) mit dem ersten Anschluss verbunden ist, und einen zweiten Anschluss enthält, an welchen eine Referenzspannung von außen angelegt wird, wobei der Referenzspannungs-Anlegedraht (54) mit dem zweiten Anschluss verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Halbleiterspeicher (16) ein EEPROM ist.
Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Halbleiterspeicher (16) eine Speicherzelle enthält, welche einen Tunnelisolierfilm (40B) hat, und der Tunnelisolierfilm (40) der Sicherheitsschaltung (20) und der Tunnelisolierfilm (40B) der Speicherzelle durch einen gemeinsamen Herstellungsprozess gebildet sind.
Halbleitervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass der Halbleiterspeicher (16), die Testschaltung (18) und die Sicherheitsschaltung (20) durch einen gemeinsamen Herstellungsprozess hergestellt sind.