DE69810064T2

DE69810064T2 - Verfahren und Anordnung zur Veränderung der Durchführung eines Nachfolgebefehls in einem Dataprozessor

Info

Publication number: DE69810064T2
Application number: DE69810064T
Authority: DE
Inventors: William C. Moyer; Jeffrey W. Scott
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1997-11-03
Filing date: 1998-10-26
Publication date: 2003-04-17
Anticipated expiration: 2018-10-27
Also published as: KR100588790B1; JP4750865B2; JP4883824B2; EP0913767B1; SG71861A1; JP2009104675A; TW494363B; US6237089B1; SG101487A1; KR19990044957A; EP0913767A3; US6000029A; DE69810064D1; CN1098487C; EP0913767A2; JPH11219302A; CN1216375A; HK1020218A1

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Datenprozessoren und insbesondere auf die Beeinflussung der Abarbeitung von Folgebefehlen in einem Datenprozessor.

Hintergrund der Erfindung

Da Datenprozessoren mehr und mehr Anwendung in Echtzeit-Steuerungssystemen finden, sind neue Techniken erforderlich, die eine effiziente Nutzung von Systemressourcen sicherstellen. In vielen Multitasking-Systemen beispielsweise gibt es verschiedene Tasks, die sich einige derselben Systemressourcen zu teilen versuchen, wie etwa Speicherplatz, einen Drucker, einen Anschluss oder eine Anzeige. Es ist in solchen Multitasking-Systemen entscheidend, dass die Systemressourcen so effizient wie möglich genutzt werden. Wenn sich beispielsweise mehrere Tasks eine Ressource teilen, muss es eine Möglichkeit geben, festzustellen, welche Task augenblicklich die Ressource nutzt und ob diese Task eine Funktion erfüllt, die nicht gestört werden darf. In vielen Multitasking-Systemen werden hierfür Semaphoren benutzt.
Semaphoren sind eine Art Flags oder Zustandsanzeiger, die den momentanen Zustand einer Systemressource widerspiegeln. Üblicherweise zeigt die Zustandsinformation eines Semaphors an, ob eine Systemressource momentan benutzt wird oder nicht. Bei manchen Multitasking-Systemen kann der Semaphor auch Informationen darüber enthalten, welche Task die Ressource augenblicklich nutzt und möglicherweise sogar über den Funktionstyp, der mit der Ressource ausgeführt wird.
Beispielsweise kann ein spezieller Speicherplatz als Ort des Semaphors für eine gemeinsame Variable (shared variable) X bestimmt sein. Wenn ein Task die gemeinsame Variable X nutzen will, muss dies Task den Semaphor für die gemeinsame Variable X lesen, indem sie jenen speziellen Speicherplatz ausliest. Der Semaphor der Variablen X umfasst Informationen zu dem Zustand der Variablen X, wie etwa, ob die Variable X derzeit für den exklusiven Zugriff einer besonderen Task reserviert ist. Zeigt der Semaphor der Variablen X an, dass diese derzeit reserviert und daher belegt ist, muss die neue Task warten, Die neue Task kann damit fortfahren, den Semaphor der Variablen X abzufragen, indem sie den Semaphor der Variablen X periodisch ausliest und nachsieht, ob die Variable X noch immer in Benutzung ist oder ob sie zugänglich geworden ist.
Zeigt der Semaphor der Variablen X an, dass die Variable X nicht mehr reserviert und daher zugänglich ist, schreibt die wartende Task den Semaphor der Variablen X um, sodass dieser seinen Zustand in "besetzt" oder "nicht zugänglich" ändert. Die wartende Task hat somit die Variable X in effizienter Weise zur Eigenbenutzung blockiert. Keine andere Task kann die Variable X benutzten, solange der Semaphor der Variable X anzeigt, dass die Variable X in Benutzung ist. Sobald die wartende Task ihre Benutzung der Variablen X beendet hat, schreibt sie an den Ort des Semaphors der Variablen X einen neuen Wert, um den Semaphor der Variablen X dahingehend zu ändern, dass er anzeigt, dass die Variable X wieder zugänglich ist.
Es gibt ein wesentliches Problem, das bei Systemen entsteht, die Semaphoren für die Zuweisung gemeinsamer Systemressourcen benutzen. Das Problem entsteht, wenn mehr als eine Task den Semaphor der gemeinsamen Ressource abfragen und nachsehen, ob die Ressource schon zugänglich geworden ist. Es sei bespielsweise angenommen, dass Task #1 und Task #2 beide den Semaphor der Variablen X abfragen. Task #1 sei die erste, die den Semaphor der Variablen X ausliest, nachdem dieser so geändert wurde, dass er die Variable X als zugänglich anzeigt. Task #2 liest nun den Semaphor der Variablen X aus und erfährt ebenfalls, dass die Variable X zugänglich ist. Weder Task #1 noch Task #2 ist sich darüber im Klaren, dass mit ihr eine andere Task um die Benutzung der Variablen X konkurriert. Wenn Task #1 einen Interrupt empfängt, muss Task #1 zunächst eine Interrupt-Routine abarbeiten, bevor sie wieder dort ansetzen kann, wo sie aufgehört hat. Inzwischen schreibt Task #2 dem Semaphor der Variablen X einen Wert zu, der anzeigt, dass die Variable X nun belegt ist. Task #2 fährt dann damit fort, die Variable X zu benutzen. Task #1 beendet ihre Interrupt-Routine und setzt dort wieder an, wo sie ihr Software-Programm verlassen hatte. Task #1 hat angehalten in dem Wissen, dass die Variable X zugänglich ist. Task #1 schreibt dem Semaphor der Variablen X also einen Wert zu, der anzeigt, dass die Variable X nun belegt ist und fährt dann damit fort, zu versuchen, die Variable X zu benutzen. Die Variable X wird aber bereits von Task #2 benutzt. Es ergibt sich eine Kollision. In der Folge kann die Variable X verfälscht werden und die Tasks erhalten einen falschen Wert der Variablen X. Es ist daher ein Ansatz von Nöten, der es gestattet, dass mehrere Tasks gemeinsame Ressourcen effektiv und effizient nutzen.
Ein Artikel mit dem Titel "Practical considerations for non-blocking concurrent objects" in Proceedings of the International Conference on Distributed Computing Systems, US Los Alamitos, IEEE Comp. Soc. Press, Vol CONF. 13, Seiten 264-273, lehrt Compare-And-Swap-Operationen, einschließlich der Benutzung von Test-And-Set und Atomic- Exchange-Grundelementen im Zusammenhang mit zeitgemäßen Shared-Memory-Multiprozessoren. Die Referenz "Implementing atomic sequences on uniprocessors using rollforward", Software Practice and Experience, GB, John Wiley & Sons Ltd., Chichester Vol. 26, Nr. 1, Seiten 1-23, lehrt eine nur auf Software gestützte Lösung des Synchronisationsproblems für Uniprozessoren, wobei atomare Sequenzen ohne jeglichen Hardwareschutz durchgeführt werden können und lehrt in dem seltenen Fall des Vorgreifens das Vorspulen einer Sequenz bis zum Ende, wobei die atomare Eigenschaft erhalten bleibt.

Kurze Beschreibung der Zeichnungen

Fig. 1 illustriert in Form eines Blockdiagramms einen Datenprozessor 10 gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 2 illustriert in Form eines Blockdiagramms einen Teil der zentralen Berechnungseinheit (CPU: Central Processing Unit) 12 in Fig. 1 gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 3 illustriert in Tabellenform ein Ausführungsbeispiel eines Befehls zur Verzögerung der Erkennung von Interrupts gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 4 illustriert in Tabellenform ein Ausführungsbeispiel einer Folge von Befehlen zur Ausführung einer Test- And-Set-Funktion gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 5 illustriert in Tabellenform ein Ausführungsbeispiel eines Befehls zur Ausführung einer Exchange-Memory- Operand-Funktion gemäß einer Ausführungsform der vorliegenden Erfindung.
Fig. 6 illustriert in Tabellenform ein Ausführungsbeispiel eines Befehls zur Ausführung einer Funktion zur Erhöhung eines speicherbasierten Zählers gemäß einer Ausführungsform der vorliegenden Erfindung.

Beschreibung einer bevorzugten Ausführungsform

Fig. 1 illustriert einen Datenprozessor 10. In einer Ausführungsform schließt der Datenprozessor 10 eine zentrale Berechnungseinheit (CPU: Central Processing Unit) 12, einen Speicher 14, ein Bus-Schnittstellenmodul 16 und andere Module 18 ein, die alle über den Bus 20 bidirektional miteinander verbunden sind. Das Bus-Schnittstellenmodul 16 kann über einen externen Bus 26 extern mit dem Datenprozessor 10 verbunden sein. Die Sonstigen Module 18 können optional durch ein oder mehrere integrierte Schaltkreisterminals 28 extern mit dem Datenprozessor 10 verbunden sein. Der Speicher 14 kann optional über einen oder mehrere integrierte Schaltkreisterminals 24 extern mit dem Datenprozessor 10 verbunden sein. Die zentrale Berechnungseinheit kann optional über einen oder mehrere integrierte Schaltkreisterminals 22 extern mit dem Datenprozessor 10 verbünden sein.
Unter weiterer Bezugnahme auf Fig. 1 können alternative Ausführungsformen der vorliegenden Erfindung jede Art von Struktur eines Datenprozessors 10 verwenden. Außerdem kann der Datenprozessor eine breite Vielfalt von Funktionen durchführen können. Beispielsweise kann der Datenprozessor 10 eine RISC-Architektur (Reduced Instruction Set Computer) oder eine Harvard-Architektur verwenden, ein Vektor- Prozessor oder ein SIMD-Prozessor (Single Instruction Multiple Data) sein, Fließkomma-Arithmetik oder digitale Signalverarbeitungsberechnungen durchführen usw.
Fig. 2 illustriert einen Teil der CPU 12 von Fig. 1. In einer Ausführungsform enthält die CPU 12 eine Befehls- Pipe-Schaltung 30, eine Befehlsdekodierungsschaltung 32, Register 34, eine arithmetische Logikeinheit (ALU: Arithmetic Logic Unit) 40 und eine CPU-Steuerschaltung 42. Die CPU-Steuerschaltung 42 steht über Steuer-/Zustandssignale 58 bidirektional mit der Befehls-Pipe 30, der Befehlsdekodierung 32, dem Register 34 und der ALU 40 in Verbindung, um Steuerinformationen zu liefern und Zustandsinformationen zu empfangen. Die Befehls-Pipe 30 erhält Anweisungen über den Bus 20. Die Befehls-Pipe 30 kann eine oder mehrere Befehle, die abgearbeitet werden sollen, speichern. Die Befehls-Pipe 30 liefert über die Leiterbahnen 54 Befehle an die Befehlsdekodierungsschaltung 32. Die Befehlsdekodierungsschaltung 32 dekodiert die Befehle, die sie von der Befehls-Pipe 30 empfängt und liefert die Ausgabesignale über die Leiterbahnen 56 an die CPU-Steuerschaltung 42. Die CPU-Steuerschaltung 42 enthält eine Ausnahme-Steuerschaltung 44, eine Interrupt-Steuerschaltung 46 und eine Zähler- /Zeitgeberschaltung 48.
Bei einer Ausführungsform der vorliegenden Erfindung ist die Interrupt-Steuerschaltung 46 bidirektional mit der Zähler-/Zeitgeberschaltung 48 verbunden. Die CPU- Steuerschaltung 42 empfängt von dem Bus 20 durch Interruptsignale 50 ein oder mehrerer Interruptanfrage-Signale. Weitere Module (siehe Fig. 1) oder (nicht dargestellte) Schaltungen die an den externen Bus 26 angeschlossen sind, können der Ursprung der einen oder mehreren Interruptanfragen sein, die die CPU-Steuerschaltung 42 durch die Interruptsignale 50 erhält. Die CPU-Steuerschaltung 42 kann durch Interruptsignale 50 dem Bus 20 eine oder mehrere Interrupfbestätigungen oder andere Interrupt-bezogenen Signale liefern. Die CPU-Steuerschaltung 42 kann optional durch Ausnahmesignale 52 ein oder mehrere "Ausnahme-aufgetreten"- Signale empfangen. Bei einigen Ausführungsformen der vorliegenden Erfindung kann die CPU-Steuerschaltung 42 dem Bus 20 eine oder mehrer Ausnahmebestätigungen oder andere Ausnahme-Zustandssignale liefern.
Es wird weiter auf Fig. 2 Bezug genommen. Bei einer Ausführungsform der vorliegenden Erfindung ist die Ausnahme-Steuerschaltung 44 mit Ausnahmesignalen 52 und die Interrupt-Steuerschaltung 46 mit Interruptsignalen 50 verbunden. Die Ausnahme-Steuerschaltung 44 und die Interrupt- Steuerschaltung 46 sind beide mit Leiterbahnen 56 und Steuer-/Zustandssignalen 58 verbunden. Die Interrupt- Steuerschaltung 46 kann optional eine Programmeingriffsschaltung 47 enthalten. Bei alternativen Ausführungsformen der vorliegenden Erfindung kann die Programmeingriffsschaltung 47 an anderer Stelle in der CPU-Steuerschaltung 42 angeordnet sein. Die CPU-Steuerschaltung 42 kann optional über integrierte Schaltkreisterminals 22 extern mit dem Datenprozessor 10 verbunden sein. Die Register 34 sind bidirektional mit dem Bus 20 verbunden, um Datenwerte zu liefern und zu empfangen. Die Register 34 enthalten ein Register 36. Das Register 36 enthält ein Bedingungsbit 38. Die Register 34 sind mit der ALU 40 über Leiterbahnen 60 und Leiterbahnen 62 verbunden, um Werte zu liefern. Der Ausgang der ALU 40 ist über Leiterbahnen 64 mit den Registern 34 verbunden, um Ausgabewerte von der ALU 40 zu liefern.
Fig. 3 illustriert eine Ausführungsform eines Befehls zur Verzögerung der Erkennung von Interrupts, die von der CPU in Fig. 2 ausgeführt werden kann.
Fig. 4 illustriert eine Ausführungsform einer Befehlsfolge, die verwendet werden kann, um eine Test-And-Set- Funktion unter Verwendung des Befehls zur Verzögerung der Erkennung von Interrupts gemäß Fig. 3 durchgeführt werden kann.
Fig. 5 illustriert eine Ausführungsform einer Befehlsfolge, die verwendet werden kann, um eine Speicheroperanden-Austausschfunktion ("Exchange-Memory-Operand"-Funktion) unter Verwendung des Befehls zur Verzögerung der Erkennung von Interrupts gemäß Fig. 3 durchzuführen.
Fig. 6 illustriert eine Ausführungsform einer Befehlsfolge, die verwendet werden kann, um eine Funktion zu Erhöhung eines speicherbasierten Zählers ("Increment-Memory- Based-Counter"-Funktion) unter Verwendung des Befehls zur Verzögerung der Erkennung von Interrupts gemäß Fig. 3 durchzuführen.

Arbeitsweise der bevorzugten Ausführungsformen

Die Arbeitsweise der bevorzugten Ausführungsformen soll nun beschrieben werden. Bei einer Ausführungsform stellt die vorliegende Erfindung ein effizientes Verfahren und eine Vorrichtung zur Verzögerung der Erkennung von Interrupts während eines kontrollierten Intervalls zur Verfügung, sei es für eine vorgegebene Zeitspanne oder für eine vorgegebene Anzahl von Befehlen, sodass eine Schreibe/Modifiziere/Lies-Folge von Befehlen ohne besondere Befehle, die die Modifikationsoperation beschreiben, durchgeführt werden kann.
Der Ausdruck "Bus" wird hier benutzt für eine Vielzahl von Signalen, oder Leiterbahnen, die benutzt werden können, um eine oder mehrere Arten von Information zu übertragen, wie etwa Daten, Adressen, Steuerbefehle oder Zustände. Die Ausdrücke "auf Ja setzen" und "auf Nein setzen" werden benutzt, wenn auf eine Veränderung eines Signals, eines Zustandsbits, oder einer ähnlichen Einrichtung in einen logisch wahren bzw. einen logisch falschen Zustand Bezug genommen wird. Wenn ein logisch wahrer Zustand die logische Stufe eins hat, dann hat ein logisch falscher Zustand die logische Stufe null. Und wenn ein logisch wahrer Zustand die logische Stufe null hat, dann hat ein logisch falscher Zustand die logische Stufe eins.
Es wird auf Fig. 3 Bezug genommen. Bei einer Ausführungsform der vorliegenden Erfindung kann ein Befehl zur Erkennung einer Verzögerung von Interrupts (zum Beispiel IDLY4) benutzt werden, um die Erkennung von Interrupts für eine vorgegebene Anzahl von Befehlen in einem Prozessor zu verzögern, der eine Laden/Speichern-Architektur verwendet, wie etwa der in den Fig. 1 und 2 dargestellte Datenprozessor 10.
Bei einer Ausführungsform der vorliegenden Erfindung kann eine vorbestimmte Anzahl von unmittelbar aufeinanderfolgenden Befehlen, während derer die Erkennung von Interrupts aufgeschoben wird, ein fester Wert sein (zum Beispiel vier Befehle). Alternative Ausführungsformen der vorliegenden Erfindung können die vorbestimmte Anzahl von Befehlen auf jede positive ganze Zahl festsetzen. Eine Ausführungsform der vorliegenden Erfindung, die in Fig. 3 dargestellt ist, schiebt die Erkennung von Interrupts für vier Befehle, die unmittelbar nach Ausführung des Befehls zur Verzögerung der Erkennung von Interrupts (IDLY4) ausgeführt werden, auf. Daher wird der Befehl zur Verzögerung der Erkennung von Interrupts ausgeführt, während der folgenden vier Befehle werden dann keine Interrupts erkannt und die Erkennung von Interrupts startet wieder mit Beginn der Ausführung des fünften Befehls, der auf den IDLY4-Befehl folgt.
Man beachte, dass manche Ausführungsformen der vorliegenden Erfindung, die als Teil der Abarbeitung von Ausnahmen ausgeführten Befehle als Teil der vorbestimmten Anzahl aufeinanderfolgender Befehle zählen können, während andere Ausführungsformen der vorliegenden Erfindung, die als Teil der Ausnahmebearbeitung ausgeführten Befehle nicht als Teil der vorbestimmten Anzahl aufeinanderfolgender Befehle zählen.
Bei einer ersten Ausführungsform der vorliegenden Erfindung wird die Erkennung von Interrupts während einer vorbestimmten Anzahl von Befehlen nach Ausführung des Befehls zur Verzögerung der Erkennung von Interrupts unterbunden oder verzögert. Diese vorbestimmte Anzahl von Befehlen, während derer die Erkennung von Interrupts unterbunden oder verzögert ist, kann auf eine Vielzahl von Weisen festgelegt werden. Beispielsweise kann der Befehl zur Verzögerung der Erkennung von Interrupts selbst ein Feld aufweisen, das die Anzahl von Befehlen definiert, während derer die Erkennung von Interrupts aufgeschoben wird (siehe zum Beispiel das optionale Bestimmungsfeld 70 in Fig. 3). Bei alternativen Ausführungsformen kann ein Steuerregister (zum · Beispiel eines der Register 34 in Fig. 2), das vom Benutzer programmierbar ist, einen Wert enthalten, der die vorbestimmte Anzahl an Befehlen bestimmt, während derer die Erkennung von Interrupts aufgeschoben wird. Alternative Ausführungsformen der vorliegenden Erfindung können jede Art von Verfahren zu Auswahl der vorbestimmten Anzahl von Befehlen anwenden, wie etwa beispielsweise das Liefern einer Befehlszahl über die integrierten Schaltkreisterminals oder über eine maskenprogrammierbare Speichervorrichtung.
Bei einer Ausführungsform der vorliegenden Erfindung arbeitet die in Fig. 2 illustrierte Schaltung, wenn der Befehl zur Verzögerung der Erkennung von Interrupts die Erkennung von Interrupts für eine vorbestimmte Anzahl aufeinanderfolgender Befehle aufschiebt, folgender Maßen: Der Befehl zu Verzögerung der Erkennung von Interrupts wird durch die Befehls-Pipe 30 von dem Bus 20 empfangen. Die Befehls- Pipe 30 liefert diesen Befehl dann zu gegebener Zeit an die Befehlsdekodierungsschaltung 32. Die Befehlsdekodierungsschaltung 32 liefert dann ein angemessen dekodiertes Signal für den Befehl zu Verzögerung der Erkennung von Interrupts über die Leiterbahnen 56 an die CPU-Steuerschaltung 42. Die CPU-Steuerschaltung 42 benutzt dann die Interrupt- Steuerschaltung 46, um die Erkennung der über Interruptsignale 50 empfangenen Interruptanfragen zu verzögern. Die CPU-Steuerschaltung 42 schiebt die Erkennung von Interruptanfragen für eine vorbestimmte Anzahl von Befehlen auf. Die CPU-Steuerschaltung 42 kann den Zähler/Zeitgeber 48 sowie Informationen, die sie über Signale 58 von der Befehls- Pipe 30 und der Befehlsdekodierungsschaltung 32 erhält, benützen, um zu bestimmen, wie viele Befehle unmittelbar auf die Ausführung des Befehls zur Verzögerung der Erkennung von Interrupts folgend ausgeführt wurden.
Bei einigen Ausführungsformen der vorliegenden Erfindung, insbesondere bei denjenigen, die eine Pipeline- Prozessorarchitektur verwenden, zählt die CPU- Steuerschaltung 42 nur die Folgebefehle, deren Ausführung vollendet ist oder sie kann jegliche Folgebefehle zählen, für die eine vorbestimmte Stufe während des Einlese-, Dekodierungs- oder Ausführungszyklusses jedes Befehls erreicht ist.
Anstelle der Verzögerung der Erkennung von Interrupts während einer vorbestimmte Anzahl von Folgebefehlen, können alternative Ausführungsformen der vorliegenden Erfindung eine vorbestimmte Zeitspanne definieren, während derer die Erkennung von Interrupts aufgeschoben wird. Bei diesen alternativen Ausführungsformen, kann ein Zähler oder Zeitgeber (zum Beispiel der Zähler/Zeitgeber 48 in Fig. 2) benutzt werden, um eine vorbestimmte Anzahl von Zeitgeberzyklen zu zählen oder eine vorbestimmte Anzahl von Nanosekunden zu zählen, während derer die Erkennung von Interrupts verzögert wird.
Bei einer Ausführungsform der vorliegenden Erfindung, benutzt die in Fig. 2 illustrierte CPU-Steuerschaltung 42 den Zähler/Zeitgeber 48, um Nanosekunden oder Zeitgeberzyklen an Stelle der Anzahl von ausgeführten Befehlen zu zählen, wenn der Befehl zu Verzögerung der Erkennung von Interrupts die Erkennung von Interrupts während der Ausführung einer vorbestimmten Anzahl von aufeinander folgenden Zeitgeberzyklen oder Nanosekunden aufschiebt. Auch hier können ein vom Benutzer programmierbarer Mechanismus, wie etwa der Befehl selbst (zum Beispiel durch das optionale Bestimmungsfeld 70 in Fig. 3), ein Registerwert oder ein anderes programmierbares Verfahren benutzt werden, um dem Zähler/Zeitgeber 48 die Anzahl der Nanosekunden oder Zeitgeberzyklen zur Bestimmung der Länge des Intervalls zu liefern, während dessen Interrupts nach der Ausführung des Befehls zur Verzögerung der Erkennung von Interrupts nicht erkannt werden.
Bei einer Ausführungsform der vorliegenden Erfindung, beginnt die CPU-Steuerschaltung 42 damit, das Intervall der Nichterkennung von Interrupts zu zählen, nachdem der Befehl zur Verzögerung der Erkennung von Interrupts ausgeführt wurde. Bei anderen Ausführungsformen der vorliegenden Erfindung jedoch kann die CPU-Steuerschaltung 42 zu jedem Zeitpunkt nach Beginn der Dekodierung des Befehls zur Verzögerung der Erkennung von Interrupts mit dem Zählen des Intervalls der Nichterkennung von Interrupts beginnen.
Bei einigen Ausführungsformen der vorliegenden Erfindung kann dem Befehl zur Verzögerung der Erkennung von Interrupts jede Art von Befehl folgen. In manchen Situationen kann jedoch die Ausgabe eines Befehls, der eine erhebliche Anzahl von Zyklen benötigt, wie etwa ein Divisionsbefehl, im Rahmen der Befehlsfolge, die auf einen Befehl zu Verzögerung der Erkennung von Interrupts folgt, zu einer allzu langen Interruptlatenz führen. Um diesem Problem zu begegnen, beschränken einige Ausführungsformen der vorliegenden Erfindung die Art der Befehle, die unmittelbar auf einen Befehl zu Verzögerung der Erkennung von Interrupts folgen dürfen. Unter Bezugnahme auf Fig. 3 können beispielsweise die vier Befehle, die unmittelbar auf den Befehl zu Verzögerung der Erkennung von Interrupts folgen, auf arithmetische oder logische Einzelzyklusbefehle, Verzweigungsbefehle sowie Lade- oder Speicherbefehle beschränkt werden. Der Zweck der Beschränkung der Befehle, während derer die Erkennung von Interrupts verzögert wird, ist es, die maximale Latenzzeit für Interrupts zu reduzieren. Alternative Ausführungsformen der vorliegenden Erfindung können die Befehlsarten, während derer die Erkennung von Interrupts verzögert wird, limitieren oder dies unterlassen und damit die Befehlsarten, die einem Befehl zu Verzögerung der Erkennung von Interrupts folgen können, beschränken oder nicht. Der spezielle Satz von Befehlen, die einem Befehl zu Verzögerung der Erkennung von Interrupts folgen dürfen, kann für unterschiedliche Prozessoren 10 variieren und in einigen Ausführungsformen vom Benutzer programmierbar sein.
Alternative Ausführungsformen der vorliegenden Erfindung können von einer Ausnahmenbehandlung in unterschiedlicher Weise beeinflusst werden. Bei der in Fig. 3 illustrierten Ausführungsform der vorliegenden Erfindung werden Ausnahmen auch noch während des Intervalls detektiert, in dem Interrupts nicht erkannt werden. Alternative Ausführungsformen der vorliegenden Erfindung können jedoch Ausnahmen, die während des Intervalls, in dem die Erkennung von Interrupts aufgeschoben ist, zwar detektieren, jedoch nicht abarbeiten. Bei wieder anderen Ausführungsformen können Ausnahmen während des Intervalls, in dem die Erkennung von Interrupts aufgeschoben ist, nicht einmal detektiert und daher auch nicht abgearbeitet werden. Außerdem können bei alternativen Ausführungsformen der vorliegenden Erfindung unterschiedliche Arten von Ausnahmen auch unterschiedlich behandelt werden. Beispielsweise erlaubt der in Fig. 3 illustrierte Befehl zu Verzögerung der Erkennung von Interrupts während des Intervalls, in dem die Erkennung von Interrupts (IDLY4) aufgeschoben ist, das Auftreten von "non- trace"- und "non-breakpoint"-Ausnahmen, um das Bedingungsbit 38 zurück zu setzen (siehe Fig. 2), während "trace"- und "breakpoint"-Ausnahmen das Bedingungsbit 38 nicht beeinflussen.
Bei einigen Ausführungsformen der vorliegenden Erfindung kann ein Mechanismus zur erneuten Zulassung von Interrupts während des der Ausführung eines Befehl zu Verzögerung der Erkennung von Interrupts folgenden Intervalls der Nichterkennung von Interrupts benutzt werden. Beispielsweise kann der Zähler/Zeitgeber 48 benutzt werden, um zu registrieren, dass ein Interrupt einer bestimmten Stufe seit einer vorgegebenen Zeit während des Intervalls in Wartestellung ist und daher erkannt werden muss, bevor das Intervall der Nichterkennung von Interrupts abgelaufen ist. Bei einigen Ausführungsformen der vorliegenden Erfindung können daher Interrupts unter Verwendung der Programmeingriffsschaltung 47 erneut zugelassen werden, während die Abarbeitung noch immer in dem Intervall der Nichterkennung von Interrupts verharrt (das heißt wie durch die vorbestimmte Anzahl von Befehlen, Zeitgeberzyklen oder Nanosekunden definiert). Wird die Erkennung von Interrupts erneut zugelassen, kann der aktuelle Befehl mittendrin unterbrochen oder die Fortsetzung und Vollendung seiner Abarbeitung gestattet werden, bevor Interrupts wieder erkannt werden.
Einige Ausführungsformen der vorliegenden Erfindung können die Erkennung aller Interrupts verzögern, während andere Ausführungsformen der vorliegenden Erfindung nur die Erkennung solcher Interrupts verzögern, die unterhalb einer vorgegebenen Interruptstufe liegen. Die vorgegebene Interruptstufe kann auf jede beliebige Weise bestimmt werden. Beispielsweise kann die vorgegebene Interruptstufe spezifiziert werden als Teil des Formats des Befehls zu Verzögerung der Erkennung von Interrupts selbst, durch Speichern eines Wertes in einem vom Benutzer programmierbaren Register, durch Lieferung eines Wertes durch integrierte Schaltungsterminals oder durch Speichern eines Wertes in einer maskenprogrammierbaren Speicherschaltung.
Bei einer alternativen Ausführungsform gestattet es die vorliegende Erfindung einem ersten Befehl, die Art und Weise zu ändern, in der ein nachfolgender Befehl eine Zustands-Flag beeinflusst. Bei einer Ausführungsform der vorliegenden Erfindung kann der in Fig. 3 illustrierte Befehl zu Verzögerung der Erkennung von Interrupts (IDLY4) die Art und Weise ändern, in der ein oder mehrere Folgebefehle das Bedingungsbit 38 in Fig. 2 beeinflussen. Bezug nehmend auf Fig. 4-6 setzt beispielsweise der IDLY4-Befehl das Bedingungsbit 38 auf Ja. Wenn dann eine Ausnahme während irgend eines der vier Folgebefehle auftritt, setzt derjenige Befehl, der gerade abgearbeitet wird, wenn die Ausnahme auftritt, das Bedingungsbit 38 auf "Nein". Daher kann nun ein Befehl der normalerweise so definiert ist, dass er das Bedingungsbit 38 niemals zurück oder auf Nein setzt (zum Beispiel ein Ladebefehl), das Bedingungsbit 38 zurück setzen, falls eine Ausnahme während der Abarbeitung des Ladebefehls auftritt, wenn der Ladebefehl einer der vier Folgebefehle nach dem IDLY4-Befehl ist. Der IDLY4-Befehl kann daher die Art und Weise beeinflussen, in der ein Folgebefehl (zum Beispiel ein Ladebefehl) das Bedingungsbit 38 beeinflusst. Ein Zweck, zu dem das Bedingungsbit 38 auf diese Weise verwendet werden kann, ist um anzuzeigen, dass die vier Folgebefehle nicht in einer unteilbaren Weise abgearbeitet wurden und dass eine Ausnahmen-Abarbeitung eine gemeinsame Ressource beeinflusst haben könnte.
Man beachte, dass die in Fig. 4-6 illustrierten Befehlsfolgen alle eine Prüfung des Bedingungsbits 38 enthalten, um zu bestimmen, ob während der vier Befehle der Nichtbearbeitung von Ausnahmen nach dem IDLY4-Befehl (zum Beispiel Verzweigung nach SEQUENCE_FAILED, falls das Bedingungsbit 38 gleich null ist) eine Ausnahme empfangen und abgearbeitet wurde. Wurde nach dem IDLY4-Befehl eine Ausnahme empfangen und abgearbeitet, folgt der "BF"-Befehl der Verzweigung zu einer Subroutine von Befehlen, die mit SEQUENCE_FAILED bezeichnet ist und benutzt werden kann, um anzuzeigen, dass die vier Befehle nach dem IDLY4-Befehl nicht in einer unteilbaren Weise abgearbeitet wurden und dass die Abarbeitung der Ausnahme eine gemeinsame Ressource, wie etwa einen Semaphor beeinflusst haben könnte.
Fig. 4 illustriert eine Serie von Befehlen, die den in Fig. 3 illustrierten Befehl zu Verzögerung der Erkennung von Interrupts (IDLY4) benutzen, um eine Test-And-Set- Funktion durchzuführen. Die in Fig. 4 illustrierte Test- And-Set-Funktion testet einen Speicheroperanden, um festzustellen, ob der aktuelle Wert des Speicheroperanden überall null ist und ändert den Wert des Speicheroperanden überall auf eins (das heißt alle Bits des Speicheroperanden werden gesetzt). Daher kann die in Fig. 4 illustrierte Serie von Befehlen benutzt werden, um eine Test-And-Set-Funktion auf einem im Speicher gespeicherten Semaphorwert durchzuführen. Der Befehl zu Verzögerung der Erkennung von Interrupts (ID- LY4) kann benutzt werden, um sicherzustellen, dass die Test-And-Set-Funktion in ungeteilter Weise durchgeführt wird, sodass der Semaphorwert nicht von einer anderen Task verfälscht wird, die die in Fig. 4 illustrierte Softwareroutine zwischen der Test-Operation und der Set-Operation unterbricht.
Man beachte, dass die in Fig. 4 illustrierte Befehlsfolge tatsächlich die Set-Operation vor Durchführung der Test-Operation durchführt. Dies ist möglich, weil der ID- LY4-Befehl benutzt werden kann, um sicherzustellen, dass sowohl die Set- als auch die Test-Operation vollständig ausgeführt werden, bevor es einem anderen Task gestattet wird, zu unterbrechen und weil der Semaphorwert in diesem Fall nur zwei mögliche Werte annehmen kann, nämlich überall null oder überall eins. Wenn daher der Semaphorwert ursprünglich überall eins war, ändert der Schritt des Setzens des Semaphors den Semaphorwert nicht. Man beachte, dass alternative Befehlsfolgen, die eine Test-And-Set-Funktion durchführen, statt dessen die Test-Operation vor der Set- Operation durchführen können.
Fig. 5 illustriert eine Serie von Befehlen, die den in Fig. 3 illustrierten Befehl zu Verzögerung der Erkennung von Interrupts (IDLY4) benutzen, um eine "exchange-memoryoperand-with-register-operand"-Funktion, also eine Funktion zum Austausch eines Speicheroperanden durch einen Registeroperanden, durchzuführen. Die in Fig. 5 illustrierte Funktion zum Austausch eines Speicheroperanden durch einen Registeroperanden bewegt effektiv mit einen "EXCHANGE VALUE" bezeichneten Wert von seiner ursprünglichen Position im Speicher in das Register R1 und dann an die Position des Semaphorwertes. Man beachte, dass auf die Position des Semaphorwertes ein mit "SEMAPHOR" bezeichneter Pointer zeigt. Der Semaphorwert wird von seiner ursprünglichen Position im Speicher in das Register R3 bewegt. In der speziellen, in Fig. 5 illustrierten Befehlsfolge führt die abschließende "OR"-Anweisung keine andere nützliche Operation durch, als die Folge von vier Befehlen nach dem IDLY4-Befehl abzuschließen und so den Aufschub der Erkennung von Interrupts zu unterbrechen. Daher hat die abschließende "OR"-Funktion denselben Effekt, wie ein "no-operation"-Befehl (NOP) und kann durch verschiedene Befehle ersetzt werden.
Fig. 6 illustriert eine Serie von Befehlen, die den in Fig. 3 illustrierten Befehl zu Verzögerung der Erkennung von Interrupts (IDLY4) benutzt, um eine "increment-memorybased-counter"-Funktion, also eine Funktion zur Erhöhung eines speicherbasierten Zählers, durchzuführen. Die in Fig. 6 illustrierte Funktion zur Erhöhung eines speicherbasierten Zählers bewegt effektiv den Semaphorwert von seiner ursprünglichen Position im Speicher in das Register R3 und erhöht dann den Semaphorwert durch Addition von eins. Man beachte, dass auf die Position des Semaphorwertes ein mit "SEMAPHOR" bezeichneter Pointer zeigt. Der erhöhte Semaphorwert wird dann von dem Register R3 zurück an die ursprüngliche Position im Speicher bewegt.
Während die vorliegende Erfindung unter Bezugnahme auf spezielle Ausführungsformen illustriert und beschrieben wurde, sind für den Fachmann weitere Modifikationen und Verbesserungen ersichtlich. Es versteht sich daher, dass diese Erfindung nicht auf die im Besonderen dargestellten Formen beschränkt ist.

Claims

1. Verfahren zur Beeinflussung der Abarbeitung von Folgebefehlen in einem Datenprozessor (10), umfassend die Verfahrensschritte:

Empfangen eines vorgegebenen Befehls; und

Dekodieren des vorgegebenen Befehls, wobei das Verfahren weiter gekennzeichnet ist durch die Schritte:

als Antwort auf die Dekodierung ein Verzögern der Abarbeitung einer Ausnahme durch den Datenprozessor, die der Datenprozessor entweder während einer vorgegebene Anzahl von Befehlen im Anschluss an die Dekodierung des vorgegebenen Befehls oder während eines vorgegebenen Zeitintervalls im Anschluss an die Dekodierung des vorgegebenen Befehls antrifft; und

Ausführen des vorgegebenen Befehls vor der Verzögerung der Abarbeitung der Ausnahme.

2. Verfahren nach Anspruch 1, wobei der vorgegebene Befehl mit IDLY4 bezeichnet ist.

3. Verfahren nach Anspruch 1 oder 2, wobei der Schritt des Verzögerns der Abarbeitung einer Ausnahme weiter den folgenden Schritt umfasst:

Verzögern der Abarbeitung einer Ausnahme bis zur Vollendung der Abarbeitung von vier Folgebefehlen, die von dem Datenprozessor im Anschluss an die Dekodierung des vorgegebenen Befehls ausgeführt werden.

4. Verfahren nach Anspruch 1, wobei der Schritt des Verzögerns der Abarbeitung einer Ausnahme weiter den Schritt umfasst:

Verwendung eines Zählers als Zeitgeber (48) zur Bestimmung des vorgegebenen Zeitintervalls im Anschluss an die Dekodierung des vorgegebenen Befehls.

5. Verfahren nach Anspruch 1, 2, 3 oder 4, wobei der Schritt der Verzögerung der Abarbeitung einer Ausnahme durch den Datenprozessor weiter den Schritt der Verzögerung der Abarbeitung als Antwort lediglich auf Interruptbedingungs-Ausnahmen umfasst.

6. Datenprozessor (10), umfassend: eine Befehlsausführungsschaltung (12), die einen vorgegebenen Satz von Befehlen ausführt und weiter dadurch gekennzeichnet ist, dass der vorgegebene Satz von Befehlen wenigstens einen Befehl enthält, der, wenn er von der Befehlsausführungsschaltung ausgeführt wird, den Datenprozessor veranlasst, die Erkennung von Interruptbedingungen, die mit dem Betrieb des Datenprozessors zusammenhängen, während einer vorgegebenen Anzahl von Folgebefehlen im Anschluss an die Ausführung des wenigstens einen Befehls verzögert.

7. Datenprozessor nach Anspruch 6, wobei die vorgegebene Anzahl von Folgebefehlen, während derer der Datenprozessor die Erkennung einer Interruptbedingung verzögert, von einem Benutzer des Datenprozessor programmierbar ist.

8. Datenprozessor nach Anspruch 6 oder 7, wobei die vorbestimmte Anzahl von Folgebefehlen vier ist.

9. Datenprozessor nach Anspruch 6, 7 oder 8, wobei die Befehlsausführungsschaltung ein Registerbit (38) umfasst, das durch die Ausführung des wenigstens einen Befehls gesetzt wird.

10. Datenprozessor nach Anspruch 6, 7, 8 oder 9, wobei der wenigstens eine Befehl mit IDLY4 bezeichnet ist.