DE69636998T2 - Bidirekektionssperrender akkumulations-grabenleitungs-mosfet - Google Patents

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Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Leistungs-Feldeffekttransistoren mit Anreicherungsmodus, und im Besonderen betrifft sie einen Leistungs-Feldeffekttransistor mit Anreicherungsmodus, der Strom in jede Richtung sperren kann.
  • STAND DER TECHNIK
  • Ein Feldeffekttransistor mit Anreicherungsmodus, der hierin teilweise auch als ein "ACCUFET" bezeichnet wird, ist ein Graben-MOSFET, der keinen Body-Bereich bzw. keine Body-Region benötigt und somit keine PN-Übergänge. Die Region zwischen Graben-Gates, die teilweise als "Mesa" bezeichnet wird, ist relativ schmal gehalten, und das Gate-Material (für gewöhnlich Polysilizium) ist normalerweise so dotiert, dass es eine Arbeitsfunktion aufweist, welche die gesamte Mesa-Region verarmt. Der Strompfad erstreckt sich vertikal durch das Mesa zu dem Substrat. Die Gräben werden teilweise vollständig in einer epitaxialen Schicht ausgebildet, die auf dem Substrat gewachsen wird.
  • Die Abbildung aus 1 zeigt eine Querschnittsansicht eines kennzeichnenden ACCUFET 10, wobei der ACCUFET zwischen einen Verbraucher L und die Erde bzw. Erdung als ein Low-Side-Schalter verbunden ist. Ein Graben-Gate 11 wird in ein Siliziummaterial 12 geätzt, das eine N-Epitaxialschicht 13 gewachsen auf ein N+ Substrat 14 aufweist. Das Graben-Gate 11 definiert eine Zelle 10A. Eine N+ Region 15 ist auf der Oberfläche der invertierten Mesa zwischen dem Gate 11 ausgebildet. Bei einem kennzeichnenden ACCUFET würde das Gate 11 aus Polysilizium gebildet werden, dotiert mit einem P-Typ-Dotierstoff auf eine Konzentration von 1 × 1018 bis 5 × 1019 cm–3, und die N-Epitaxialschicht 13 würde auf eine Konzentration von 1 × 1014 bis 1 × 1015 cm–3 dotiert. Zu Zwecken der Identifikation wird sofern keine anders lautenden Angaben gemacht werden, die N+ Region 15 hierin als die "Source" bezeichnet, und wobei das N+ Substrat 14 hierin als der "Drain" bezeichnet wird, unabhängig von der Polarität der an den ACCUFET 10 angelegten Spannung.
  • Die Zellen eines ACCUFET können in Form von Längsstreifen gegeben sein, wie dies in der Abbildung aus 15A dargestellt ist, oder sie können die Form einer geschlossenen Figur aufweisen, wie etwa eines Hexagons, eines Quadrats, eines Polygons oder einer anderen Form, wie dies in der Abbildung aus 15B dargestellt ist.
  • Der ACCUFET 10 wird ausgeschaltet, wenn die Gate-Spannung gleich der Source-Spannung ist (d.h. Vgs = 0). Wenn Vgs erhöht wird, ziehen sich die die Gates umgebenden Verarmungsregionen (dargestellt durch die gestrichelten Linien) zusammen und öffnen einen Strompfad zwischen der Source und der Drain. Durch weitere Erhöhung von Vgs ziehen sich die Verarmungsregionen weiter zusammen, bis letztlich Anreicherungsregionen angrenzend an die Gräben gebildet werden, wodurch die Kanalleitfähigkeit verbessert und der Einschaltwiderstand der Vorrichtung weiter gesenkt wird.
  • Diese Folge von Ereignissen ist in den Abbildungen der 2A, 2B und 2C veranschaulicht, wobei die Abbildung aus 2A den ACCUFET 10 in dem ausgeschalteten Zustand zeigt, wobei die Abbildung aus 2B den teilweise eingeschalteten ACCUFET 10 zeigt, wobei Vgs eine Spannung erreicht, die in gewisser Weise der Schwellenspannung Vt eines normalen MOSFET entspricht, und wobei die Abbildung aus 2C einen vollständig eingeschalteten ACCUFET 10 darstellt, wobei die Anreicherungsregionen durch die Bezugsziffer 19 bezeichnet sind. In den Abbildungen der 2B und 2C stellen die Pfeile den Elektronenfluss von der Source zu dem Drain dar.
  • Weitere Informationen zu ACCUFETs finden sich in dem U.S. Patent US-A-4.903.189 an Ngo et al., B. J. Baliga et al., "The Accumulation-Mode Field-Effect Transistor: A New Ultralow On-Resistance MOSFET", IEEE Electron Device Letters, Vol. 13, Nr. 8, August 1992, Seiten 427–429 und in "Comparison of Ultralow Specific On-Resistance UMOSFET Structures: The ACCUFET, EXTFET, INVFET, and Conventional UMOSFET's" von T. Syau et al., IEEE Electron Device Letters, Vol. 41, Nr. 5, Mai 1994, Seiten 800–808. Das europäische Patent EP-A-0583028 offenbart eine Halbleitervorrichtung mit einer vertikalen isolierten Gate-Feldeffektvorrichtung.
  • ACCUFETs können mit sehr hoher Zellendichte und einem sehr niedrigen Einschaltwiderstand hergestellt werden. Trotz dieser Vorteile ist es ACCUFETs aus verschiedenen Gründen bislang jedoch nicht gelungen, eine weit verbreitete Nutzung auf dem Gebiet der Leistungshalbleiterbausteine bzw. Leistungshalbleitervorrichtungen zu erreichen. Zwei der Hauptgründe sind deren Unfähigkeit, hohen Spannungen standzuhalten, wenn sie sich in einem ausgeschalteten Zustand befinden, und deren Unfähigkeit, Spannungen bidirektional zu sperren, was wiederum verhindert hat, dass sie als Wechselstromschalter eingesetzt werden.
  • Diese Probleme sind in den Abbildungen der 3, 4A, 4B, 5A und 5B dargestellt. Die Abbildung aus 3 zeigt den ACCUFET 10 in einer Verbindung als ein High-Side-Batterietrennschalter zwischen einer Batterie B und einem Verbraucher L. Eine Batterieladevorrichtung A ist ebenfalls auf der Verbraucherseite des ACCUFET 10 verbunden bzw. angeschlossen. Das Gate 11 ist geerdet, wenn der ACCUFET ausgeschaltet ist. In diesem Zustand muss die Gate-Oxidschicht 11A in der Nähe der N+ Source-Region 15 in der Lage sein, der gesamten Batteriespannung standzuhalten.
  • Die Abbildung aus 4A zeigt die Batterie B als eine Doppelzellen-Lithiumionenbatterie, deren Spitzenspannung 4,2 V je Zelle oder insgesamt 8,4 V beträgt. Der ACCUFET 10 wird ausgeschaltet, wenn das Gate 11 geerdet wird. Die Source des ACCUFET 10 ist mit 8,4 V verbunden und der Drain des ACCUFET 10 befindet sich auf 0 V, da der Verbraucher L in diesem Fall als ein entladener Kondensator dargestellt ist. Die Abbildung aus 4B zeigt eine Detailansicht der Source und des Gate des ACCUFET 10, wobei die Leitungen mit gleichem Potenzial in dem Gate-Oxid 11A zusammengedrückt dargestellt sind. Das Gate-Oxid 11A muss im Wesentlichen den ganzen Spannungsabfall zwischen der Batterie (Vbatt) und dem geerdeten Gate absorbieren.
  • Die Abbildung aus 5A zeigt die Situation, in der die Batterie B vollständig entladen ist und die Batterieladevorrichtung so arbeitet, dass eine Spannung (Vcharger) von 12 V bereitgestellt wird. Der ACCUFET 10 wird wiederum durch Erdung des Gate 11 ausgeschaltet. In diesem Fall tritt der größte Spannungsabfall zwischen dem Gate und dem Drain auf, und in der Abbildung aus 5B sind die Leitungen mit gleichem Potenzial in dieser Region des ACCUFET dargestellt. Der Spannungsabfall insgesamt ist zwar höher als in der Situation aus den Abbildungen der 4A und 4B, wobei in dem vorliegenden Ausführungsbeispiel jedoch ein Abschnitt der N-Epitaxialschicht zwischen dem Boden des Gate-Grabens und dem N+ Substrat liegt, und somit wird ein Teil des Spannungsabfalls durch den verarmten N-Epitaxialbereich absorbiert. Somit kann die Belastung an dem Gate-Oxid in der Praxis niedriger sein als in der Situation aus der Abbildung aus 4A. Nichtsdestotrotz besteht in jeder der Situationen aus den Abbildungen der 4A und 5A die erhebliche Gefahr, dass das Gate-Oxid übermäßigen Spannungen ausgesetzt und als Folge dessen beschädigt wird oder Risse bekommt. Dies gilt im Besonderen für die übliche Situation, in welcher der Verbraucher induktive Komponenten aufweist, die beim Schalten des Verbrauchers Spannungsspitzen erzeugen. Die Unfähigkeit von ACCUFETs, diesen Spannungsspitzen standzuhalten, hat deren Einsatz auf dem Gebiet der Leistungs-MOSFETs stark eingeschränkt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der ACCUFET gemäß der vorliegenden Erfindung ist in dem gegenständlichen Anspruch 1 ausgeführt und umfasst eine Mehrzahl von Zellen, die durch Graben-Gates begrenzt sind und Halbleitermaterial des ersten Leitfähigkeitstyps aufweisen. Die Graben-Gates können zum Beispiel in einer leicht dotierten Epitaxialschicht ausgebildet werden. Jedes der Graben-Gates weist ein leitfähiges Gate-Material auf, für gewöhnlich Polysilizium, und eine isolierende Schicht, für gewöhnlich Siliziumdioxid, welche das leitfähige Gate-Material von dem Halbleitermaterial in jeder Zelle isoliert.
  • Zur Begrenzung des an die Gate-Oxidschicht angelegten elektrischen Felds wird bzw. werden einer bzw. mehrere Regionen bzw. Bereiche eines zweiten Leitfähigkeitstyps erzeugt, wodurch ein oder mehrere PN-Übergänge erzeugt werden, die als Dioden fungieren. Die Dotierwerte und Positionen der PN-Übergänge werden so festgelegt, dass Durchbruchspannungen für die Dioden festgelegt werden, die es verhindern, dass die Spannung an dem Gate-Oxid einen Wert erreicht, der an dem Gate-Oxid Rissbildungen oder Beschädigungen verursachen würde.
  • In einem Ausführungsbeispiel grenzt die Region des zweiten Leitfähigkeitstyps an zwei separate Regionen des ersten Leitfähigkeitstyps an. Eine der Regionen des ersten Leitfähigkeitstyps ist mit der Source des ACCUFET verbunden, und die andere Region des ersten Leitfähigkeitstyps ist mit dem Gate des ACCUFET verbunden. Als Folge dessen wird ein erstes Paar von Back-to-Back-Dioden zwischen der Source und dem Gate erzeugt, und ein zweites Paar von Back-to-Back-Dioden wird zwischen dem Drain und dem Gate erzeugt. Die entsprechenden Diodenpaare erfahren somit einen Durchbruch, wenn die Spannung zwischen dem Source und dem Gate oder zwischen dem Drain und dem Gate eine Spannung übersteigt, die der Summe des Vorwärtsspannungsabfalls einer der Dioden und der Durchbruchspannung der anderen Diode entspricht.
  • Die Regionen des ersten und zweiten Leitfähigkeitstyps werden dort gebildet, wo immer dies erforderlich ist, um eine schützende bzw. Schutzdiode für den ACCUFET bereitzustellen.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Gate-Steuerschaltung mit der Source und dem Drain des ACCUFET verbunden. Die Gate-Steuerschaltung detektiert die niedrigere Spannung der Source- und Drain-Spannungen und stellt eine Gate-Vorspannung bereit, die im Verhältnis zu der niedrigeren dieser beiden Spannungen steht. Dies ermöglicht den Einsatz des ACCUFET als ein Wechselstromschalter.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • 1 eine Querschnittsansicht eines herkömmlichen MOSFET mit Anreicherungsmodus, der als ein Low-Side-Schalter verbunden ist;
  • die 2A–2C Querschnittsansichten, welche die Veränderungen in der Verarmungsregion zeigen, die den Stromfluss durch einen MOSFET mit Anreicherungsmodus steuern;
  • 3 eine Querschnittsansicht eines herkömmlichen MOSFET mit Anreicherungsmodus, der als ein High-Side-Batterietrennschalter verbunden ist;
  • 4A eine Querschnittsansicht eines herkömmlichen MOSFET mit Anreicherungsmodus, dessen Source im Verhältnis zu dessen Drain positiv vorbelastet ist;
  • 4B die elektrischen Feldleitungen in dem Gate-Oxid des MOSFET aus 4A;
  • 5A eine Querschnittsansicht eines herkömmlichen MOSFET mit Anreicherungsmodus, dessen Drain im Verhältnis zu dessen Source positiv vorbelastet ist;
  • 5B die elektrischen Feldleitungen in der Epitaxialschicht und dem Gate-Oxide des MOSFET aus 5A;
  • 6A eine Querschnittsansicht eines MOSFET mit Anreicherungsmodus gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 6B die Anordnung der Dioden in dem MOSFET aus der Abbildung aus 6A;
  • die 6C und 6D äquivalente Schaltungsdiagramme des MOSFET aus 6A;
  • 6E eine Querschnittsansicht eines MOSFET mit Anreicherungsmodus, der als ein Wechselstromschalter eingesetzt wird;
  • 7A eine Querschnittsansicht mit Anreicherungsmodus, bei dem eine Epitaxialschicht den Boden des Gate-Grabens von dem Substrat trennt;
  • 7B ein äquivalentes Schaltungsdiagramm des MOSFET aus 7A;
  • 8A eine Querschnittsansicht einer Gegentakt-Halbbrückenschaltung, die in einem einzelnen Chip unter Verwendung der Grundsätze der vorliegenden Erfindung ausgebildet ist;
  • 8B ein äquivalentes Schaltungsdiagramm der Halbbrückenschaltung aus 8A;
  • 9 ein alternatives Ausführungsbeispiel einer Gegentakt-Halbbrückenschaltung gemäß der vorliegenden Erfindung;
  • 10A eine Querschnittsansicht einer Mehrphasen-Motorsteuereinrichtung, die in zwei Chips gemäß der vorliegenden Erfindung ausgebildet ist;
  • 10B ein äquivalentes Schaltungsdiagramm der Motorsteuerung aus 10A;
  • 11 eine Querschnittsansicht eines alternativen Ausführungsbeispiels eines MOSFET mit Anreicherungsmodus, bei dem die schützenden Dioden in dem Polysilizium-Gate ausgebildet sind;
  • 12 eine Querschnittsansicht eines Ausführungsbeispiels, bei dem ein Abschnitt der Gate-Oxidschicht dicker ausgebildet ist, um zusätzlichen Schutz für den Fall einer hohen Source-Gate-Spannung bereitzustellen;
  • 13 eine Querschnittsansicht eines Ausführungsbeispiels, bei dem die laterale Abmessung der Source-Region reduziert ist, um zusätzlichen Schutz für den Fall einer hohen Source-Gate-Spannung bereitzustellen;
  • 14A eine Prinzipskizze des Gate-Vorspannungsgenerators, der zur Steuerung der Gate-Spannung in einem MOSFET mit Anreicherungsmodus eingesetzt wird, der als bidirektionaler oder Wechselstromschalter eingesetzt wird;
  • 14B eine Prinzipskizze der Vorspannungsgeneratorschaltung in dem Gate-Vorspannungsgenerator aus der Abbildung aus 14A;
  • 15A eine Querschnittsansicht eines MOSFET mit Anreicherungsmodus mit Streifenzelle; und
  • 15B eine Querschnittsansicht eines MOSFET mit Anreicherungsmodus mit rechteckiger Zelle.
  • BESCHREIBUNG DER ERFINDUNG
  • Die Abbildungen der 6A bis 6E zeigen ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung in verschiedenen Ausführungen. Die Abbildung aus 6A zeigt eine Querschnittsansicht des ACCUFET 60, der eine Zelle 60A aufweist (Hinweis: der ACCUFET 60 und die Zelle 60A sind im Vergleich zu dem ACCUFET 10 und der Zelle 10A aus der Abbildung aus 1 umgekehrt dargestellt). Der ACCUFET 60 entspricht dem ACCUFET 10, mit der Ausnahme, dass sich das Gate 61 in das N+ Substrat 64 erstreckt anstatt auf die N-Epitaxialschicht 63 begrenzt zu sein. Der ACCUFET 10 kann auch so hergestellt werden, dass sich der Graben nur auf die in der Abbildung aus 1 dargestellte Art und Weise in die Epitaxialschicht erstreckt. Die zwischen den beiden Abschnitten des Gate 61 gemessene Breite der Zelle 60A liegt für gewöhnlich im Bereich von 0,5 bis 2,0 μm, und die N-Epitaxialschicht 63 wäre mit 1 × 1014 bis 1 × 1015 cm–3 dotiert, um sicherzustellen, dass die Zelle 60A ausgeschaltet ist, wenn die Gate-Source-Spannung gleich Null ist. Bei dem Gate 61 handelt es sich für gewöhnlich um Polysilizium, das stark dotiert ist mit einem P-Dotierstoff für eine N-Kanal-Vorrichtung oder mit einem N-Dotierstoff für eine P-Kanal-Vorrichtung. Eine Metallschicht 66 berührt das N+ Substrat 64, das als der Drain fungiert. Hiermit wird festgestellt, dass eine untergetauchte bzw. tiefliegende N+ Schicht an Stelle des N+ Substrats als Drain verwendet werden kann, und dass eine Berührung der Drain von der Oberseite des ACCUFET erreicht werden kann, wie zum Beispiel durch eine N+ Sinker-Region und einen oberseitigen Kontakt.
  • Eine schützende Zelle 60B ist angrenzend an die Zelle 60A ausgebildet. Die schützende Zelle 60B weist eine P+ Region 67 und die N+ Regionen 68 und 69 auf, die innerhalb der P+ Region 67 ausgebildet sind. Die P+ Region 67 sollte mit einem ausreichenden Wert dotiert sein (z.B. 1017 bzw. 1018 cm–3 oder höher), um die parasitäre bipolare Leitfähigkeit in den beiden NPN-Transistoren so gering wie möglich zu halten, die durch den Übergang der N+ Regionen 68 und 69, des N+ Substrats 64 und der P+ Region 67 gebildet werden. Eine Metallschicht 71 verbindet die N+ Region 68 mit der N+ Source 65, und eine Metallschicht 72 verbindet die N+ Region 69 mit dem Gate 61. In dem vorliegenden Ausführungsbeispiel ist die Zelle 60B deutlich breiter als die Zelle 60A, um die laterale parasitäre NPN bipolare Leitfähigkeit so gering wie möglich zu halten, wobei dies jedoch nicht für alle Ausführungsbeispiele erforderlich ist.
  • Die Abbildung aus 6B zeigt eine detaillierte Ansicht der Zelle 60B, wobei schematisch die drei Dioden J1, J2 und J3 dargestellt sind, die zwischen dem Drain, der Source und dem Gate des ACCUFET ausgebildet sind. Die Diode J1 ist an dem Übergang des N+ Substrats 64 und der P+ Region 67 ausgebildet; die Diode J2 ist an dem Übergang der P+ Region 67 und der N+ Region 68 ausgebildet; und die Diode J3 ist an dem Übergang der P+ Region 67 und der N+ Region 69 ausgebildet. Wie dies in der Abbildung aus 6A dargestellt ist, bilden die Dioden J2 und J3 ein Back-to-Back-Paar zwischen der Source und dem Gate des ACCUFET 60, und die Dioden J1 und J3 bilden ein Back-to-Back-Paar zwischen dem Drain und dem Gate des ACCUFET 60. Die Abbildungen der 6C und 6D zeigen schematische Ansichten des ACCUFET 60, wobei sie die Verbindung der Dioden J1–J3 zwischen der Source, dem Drain und dem Gate des ACCUFET darstellen.
  • In erneutem Bezug auf die Abbildung aus 6A erfolgt mit einer Erhöhung der Spannung in der N+ Source-Region 65 im Verhältnis zu der Spannung an dem Gate 61 ein Betrieb der Diode J2 in die Sperrrichtung und ein Betrieb der Diode J3 in die Vorwärtsrichtung. Wenn die Source-Gate-Spannung einen Wert erreicht, der gleich der Summe der Durchbruchspannung der Diode J2 und des Vorwärtsspannungsabfalls an der Diode J3 ist (ungefähr 0,6 V), erfolgt ein Durchbruch der Diode J2, und die Source-Spannung wird auf der Gate-Spannung geklemmt bzw. blockiert. Somit wird die Spannung an der Gate-Oxidschicht 61A in der Nähe der N+ Source-Region 65 auf diese Spannungsdifferenz geklemmt. Durch entsprechende Festlegung der Dotierstoffkonzentrationen der P+ Region 67 und der N+ Region 68 kann eine Beschädigung der Gate-Oxidschicht 61A verhindert werden. Gemäß dem Industriestandard sollte die Spannung an der Gate-Oxidschicht 61A 4 MV/cm·XOX nicht überschreiten, wobei XOX die Dicke der Gate-Oxidschicht 61A in Zentimetern bezeichnet. Dieser Wert stellt 50% der Spannung dar, bei der eine Siliziumoxidschicht schließlich Rissbildungen erfährt oder beschädigt wird. Zum Beispiel erfährt eine Oxidschicht mit einer Dicke von 400 A (1 A = 0,1 mm) bei etwa 32 V Rissbildungen und sollte auf eine Spannung geklemmt bzw. blockiert werden, die 16 V nicht überschreitet.
  • Wenn die Source-Spannung im Verhältnis zu der Gate-Spannung fällt, erfolgt letztlich ein Durchbruch der Diode J3 und ein Schutz der Gate-Oxidschicht auf ähnliche Art und Weise.
  • Wenn die Spannung an dem N+ Substrat 64 in Bezug auf die Spannung an dem Gate 61 ansteigt, erfolgt in ähnlicher Weise ein Betrieb in die Sperrrichtung der Diode J1 und ein Betrieb der Diode J3 in die Vorwärtsrichtung. Wenn die Drain-Gate-Spannung einen Wert erreicht, der gleich der Summe der Durchbruchspannung der Diode J1 und des Vorwärtsspannungsabfalls an der Diode J3 ist, erfolgt ein Durchbruch der Diode J1, und die Drain-Spannung wird auf die Gate-Spannung geklemmt bzw. blockiert. Somit wird die Spannung an der Gate-Oxidschicht 61A an dem Boden der Gate-Gräben auf diese Spannungsdifferenz begrenzt. Durch entsprechende Gestaltung der Dotierstoffkonzentrationen der P+ Region 67 und der N+ Region 69 kann eine Beschädigung der Gate-Oxidschicht 61A in dieser Region verhindert werden. Wenn die Drain-Spannung im Verhältnis zu der Gate-Spannung fällt, erfolgt letztlich ein Durchbruch der Diode J3 sowie ein Schutz der Gate-Oxidschicht auf ähnliche Art und Weise.
  • Wie dies aus den Abbildungen der 6B–6D deutlich wird, bilden die Dioden J1 und J2 ein drittes Back-to-Back-Paar zwischen der Source und dem Drain des ACCUFET 60 und ermöglichen den Einsatz des ACCUFET 60 zum Blockieren von Strom in jede Richtung, wenn die ACCUFET-Zelle 60A ausgeschaltet bzw. abgeschaltet wird. Wenn die Diode J1 mit einer ausreichend großen Fläche gestaltet wird, kann sie auch dazu eingesetzt werden, Energie von induktiven Belastungen während dem Ausschalten zu absorbieren. Für den Fall, dass die Gate-Vorspannung durch die Steuerschaltkreisanordnung auf ein Potenzial begrenzt ist, das zwischen den Potenzialen der Source- und Drain-Anschlüsse liegt, so können die N+ Region 69 und deren Kontakt eliminiert werden, und die Diode J3 wird durch eine offene Schaltung in den äquivalenten Ansichten der Abbildungen der 6C und 6D ersetzt.
  • Die Abbildung aus 6E zeigt eine dreidimensionale Querschnittsansicht des ACCUFET 60, der als ein Wechselstromschalter eingesetzt wird, der mit einer Wechselstromspannungsquelle 73 verbunden ist. In der Abbildung aus 6E handelt es sich bei den ACCUFET-Zellen (Zelle 60A und die benachbarte Zelle 60C) um geschlossene rechteckige Zellen, während es sich bei der schützenden Zelle 60B um eine verhältnismäßig lange Zelle handelt, die als ein Streifen auf der Oberfläche des ACCUFET 60 erscheint. Wie dies nachstehend im Text näher beschrieen wird, wird ein Gate-Vorspannungsgenerator 74 eingesetzt, um eine Gate-Vorspannung bereitzustellen, die in entsprechendem Verhältnis zu dem Wechselstromsignal von der Spannungsquelle 73 steht. Kurz gesagt, muss ein Gate-Vorspannungsgenerator 74 die niedrigere Spannung der Source- und Drain-Spannungen bei oszillierendem Wechselstromsignal finden und die Gate-Vorspannung auf einen entsprechenden Wert im Verhältnis zu dieser Spannung anpassen, so dass der ACCUFET entweder in einem eingeschalteten oder einem ausgeschalteten Zustand verbleibt. Unabhängig von den relativen Spannungen zwischen der Source, dem Drain und dem Gate ist stets eine Diode mit einem Betrieb in die Sperrrichtung vorhanden, um einen signifikanten Stromfluss durch den ACCUFET zu verhindern, wenn sich dieser in einem ausgeschalteten Zustand befindet. Die P+ Region 67 floatet bzw. schwebt tatsächlich, was bedeutet, dass der Verluststrom durch die parasitären NPN-Transistoren, gebildet durch die N+ Regionen 68 und 69, das N+ Substrat 67 und die P+ Region 67, verstärkt wird, so dass ein Zustand ICEO erzeugt wird. Die P+ Region 67 muss somit stark dotiert werden, um nicht nur Dioden- Durchbruchspannungen bereitzustellen, welche die Gate-Oxidschicht schützen, sondern auch um übermäßige Verlustströme durch die Vorrichtung zu verhindern.
  • Wenn die tatsächliche Anwendung des ACCUFET-Schalters im Verhältnis zu einem Verbraucher bzw. einer Belastung bekannt ist, können schützende Dioden überall dort erzeugt bzw. hergestellt werden, wo sie benötigt werden, ohne dass zwingend die in den Abbildungen der 6A bis 6E dargestellte Matrix mit drei Dioden eingesetzt werden muss.
  • Wenn zum Beispiel eine Seite des ACCUFET einer höheren Spannungsdifferenz im Verhältnis zu dem Gate ausgesetzt wird, so kann der Boden des Gate-Grabens von dem stark dotierten Substrat zurückgehalten werden, wie dies in der Abbildung aus 7A dargestellt ist. Die ACCUFET-Zelle 10A aus der Abbildung aus 7A entspricht der Zelle 10A aus 1 dahingehend, dass sich die Gate-Gräben nicht in das N+ Substrat 14 erstrecken. Eine P+ Region 70 wird neben der Zelle 10A gebildet, und eine N+ Region 71 wird in der P+ Region 70 gebildet. Eine Metallschicht 72 verbindet die P+ Region 70 mit der N+ Source-Region 15, und eine Metallschicht 73 verbindet die N+ Region 71 mit dem Gate 11. Die Übergänge der P+ Region 70 und der N+ Region 71 bilden die Dioden J4 und J5. Wie dies in den äquivalenten Schaltungsdiagrammen aus der Abbildung aus 7B dargestellt ist, sind die Anode und die Kathode der Diode J4 entsprechend mit der Source und dem Gate verbunden, und die Anode und die Kathode der Diode J5 sind entsprechend mit der Source und Drain des ACCUFET verbunden. Die Diode J4 dient dem Schutz der Gate-Oxidschicht nahe der Source auf eine der Diode J3 aus 3 ähnliche Art und Weise. Allerdings ist keine der Diode J2 ähnliche Diode Back-to-Back in Reihe mit der Diode J4 verbunden.
  • Die Diode J5 ist eine PIN-Diode, die durch die Kombination aus P+ Region 70, N-Epitaxialschicht 13 und N+ Substrat 14 gebildet wird. Die Oxidschicht am Boden des Grabens wird dadurch geschützt, dass der Lawinendurchbruch der Diode J5 geregelt wird, allgemein durch Anpassen des Nettoabstands zwischen der P+ Region 70 und dem N+ Substrat 14. In Physics of Semiconductor Devices von S. M. Sze, zweite Ausgabe, John Wiley & Sons (1981), Seite 105, 32, ist ein Graph dargestellt, der die Durchbruchspannung einer PIN-Diode als eine Funktion der Dotierstoffkonzentration und der Breite des intermediären oder "internen" Bereichs zeigt (das "I" in "PIN").
  • Die maximale Spannung an der Gate-Oxidschicht kann durch die folgende Gleichung näherungsweise bestimmt werden:
    Figure 00120001
    wobei Vtotal den Spannungsabfall zwischen dem Gate 11 und dem N+ Substrat 14 darstellt, wobei Eox die Stärke des elektrischen Felds in der Gate-Oxidschicht darstellt, wobei Xepi und Xox die Dicken der N-Epitaxialschicht 13 zwischen dem Boden des Gate-Grabens und dem N+ Substrat 14 sowie entsprechend der Gate-Oxidschicht darstellen, und wobei εox und εsi die entsprechenden Dielektrizitätskonstanten von SiO2 und Silizium darstellen. Dieser Zustand ist jedoch normalerweise nicht beschränkend, da ein Lawinendurchbruch in der N-Epitaxialschicht 13 (nahe einer Ecke des Gate-Grabens) auftritt, bevor die Gate-Oxidschicht den kritischen Wert von Eox erreicht. Der Lawinendurchbruch in der N-Epitaxialschicht 13 kann das Gate-Oxid beschädigen, in dem die Injektion heißer Träger in das Oxid bewirkt wird. Folglich sollte die Diode J5 so gestaltet werden, dass sie deutlich unterhalb der Spannung durchbricht, bei der ein Lawinendurchbruch in der N-Epitaxialschicht 13 eintritt, d.h.: BVIS << (Xepi)(Esi)wobei Esi, die Särke des elektrischen Felds in der N-Epitaxialschicht 13, für gewöhnlich zwischen 20 und 30 V/μm liegt. Für einen Wert von Xepi = 1 μm ist für die Diode J5 eine Durchbruchspannung von 10 V angemessen.
  • Die Abbildung aus 8A veranschaulicht eine Querschnittsansicht einer Gegentakt-Halbbrückenschaltung 80, die in integrierter Form gestaltet ist. Ein Graben-Gate G1 definiert einen High-Side-ACCUFET M1, und ein Graben-Gate G2 definiert einen Low-Side-ACCUFET M2. Eine P+ Region 83 wird neben dem ACCUFET M1 gebildet und bildet eine Diode D1 an einem Übergang mit der N-Epitaxialschicht 13. Eine P+ Region 84 wird neben dem ACCUFET M2 gebildet, und eine flache N+ Region 85 wird in der P+ Region 84 gebildet, wobei der Übergang der Regionen 84 und 85 eine Diode D2 bildet. Eine dritte Diode D3, die an dem Übergang der P+ Region 84 und der N-Epitaxialschicht 13 ausgebildet ist, wird durch eine Verbindung (nicht abgebildet) zwischen der P+ Region 84 und dem N+ Substrat 14 kurzgeschlossen.
  • Die Ausgabe der Schaltung 80 wird an dem N+ Substrat 14 (oder von einem oberseitigen N+ Kontakt) entnommen und führt zu einer Spule L, bei der es sich zum Beispiel um eine Spule eines Motors handeln kann. Die N+ Source-Region 15A des ACCUFET M1 und die P+ Region 83 sind gemeinsam mit der Erde verbunden, und die N+ Drain-Region 15B des ACCUFET M2 und die N+ Region 85 sind gemeinsam mit einer Batteriespannung Vbatt verbunden. Das N+ Substrat 14 und die N-Epitaxialschicht 13 dienen als Drain des ACCUFET M1 und Source-Anschluss des ACCUFET M2. Hiermit wird festgestellt, dass in Bezug auf den ACCUFET M2 von der normalen Bezeichnung abgewichen worden sind, wobei der positivere Anschluss als Drain bezeichnet ist.
  • Ein schematisches Schaltungsdiagramm für die Schaltung 80 ist in der Abbildung aus 8B dargestellt. Es ist ersichtlich, dass die Kombination aus dem ACCUFET M1 und der Diode D1 schematisch zu einem normalen MOSFET identisch ist, mit einem Source/Body-Kurzschluss und einer parallel zu dem Kanal angeordneten Diode. Das gleiche gilt für die Kombination des ACCUFET M2 und der Diode D2. Die Integration der Dioden in den ACCUFET ist vorteilhaft im Vergleich zu dem Einsatz externer (diskreter) Diodenklemmen, da integrierte Dioden nur eine geringe oder gar keine parasitäre Induktanz bzw. Induktivität aufweisen und direkt auf Drain-Spannungsspitzen reagieren (durchbrechen) können.
  • Die Gates G1 und G2 werden auf normale Art und Weise vorgespannt, so dass die ACCUFETs M1 und M2 sequentiell ein- und ausgeschaltet werden, wodurch sichergestellt wird, dass beide ACCUFETs nie gleichzeitig eingeschaltet werden. Die Vorspannung der Gates in einer Gegentakt-Halbbrückenschaltung wird in dem U.S. Patent US-A-5.856.692 beschrieben, das nicht Bestandteil des Stands der Technik ist. Die Dioden D1 und D2 klemmen bzw. blockieren den Ausgang (N+ Substrat 14) wie folgt. Bei Anstiegen der Ausgangsspannung klemmt bzw. blockiert die Diode D1 Vout auf die Durchbruchspannung der Diode D1 (BVD1), und die Diode D2 klemmt Vout auf einen Diodenabfall (ungefähr 0,6 V) von über Vbatt. Vout kann den niedrigeren Wert dieser beiden Werte nicht überschreiten. Für. Rückgänge der Ausgangsspannung (negative Übergänge) klemmt die Diode D2 Vout auf die Batteriespannung abzüglich der Durchbruchspannung der Diode D2 (Vbatt – BVD2), und die Diode D1 klemmt Vout auf einen Diodenabfall unterhalb der Erde. Vout kann nicht unter den höheren dieser beiden Werte fallen. Wenn somit angenommen wird, dass die High-Side-Gate-Ansteuerung zu Vout ins Verhältnis gesetzt wird, unabhängig von den induktiven Spannungsspitzen, die an dem Ausgang auftreten können, wenn die Spule L geschaltet wird, so wird die Spannung an den Oxidschichten der Gates G1 und G2 durch die Dioden D1 und D2 begrenzt. Hiermit wird jedoch festgestellt, dass die N-Epitaxialschicht 13 in dem vorliegenden Ausführungsbeispiel einen Teil der Spannungsdifferenz zwischen dem N+ Substrat 14 und den Gates G1 und G2 absorbiert, so dass die Gate-Oxidschichten nicht unbedingt der vollständigen Höhe dieser Spannungsdifferenz ausgesetzt werden.
  • Die Abbildung aus 9 veranschaulicht im Querschnitt eine alternative Gegentakt-Halbbrückenschaltung 90, die in gewisser Weise der Schaltung 80 entspricht. In der Schaltung 90 befindet sich die P+ Region 83 jedoch zwischen den ACCUFETs M1 und M2, und die P+ Region 84 weist eine flache P+ Kontaktregion 92 auf, die stärker dotiert ist als die P+ Region 84. Eine flache N+ Region 93 ist auf der Oberfläche der Epitaxialschicht 13 ausgebildet, und die P+ Region 92 ist über eine Metallschicht 94 mit der N+ Region verbunden. Diese Verbindung schließt die Diode an dem Übergang der P+ Region 84 und der N-Epitaxialschicht 13 kurz und ermöglicht den Erhalt der Ausgabe Vout der Halbbrückenschaltung entweder auf der oberen Oberfläche bzw. Oberseite (N+ Region 93) oder der Rückseite (N+ Substrat 14) des Chips. Die Abbildung aus 9 zeigt ebenfalls eine Metallschicht 95, welche die Source des ACCUFET M1 und die P+ Region 83 mit der Erde verbindet, und eine Metallschicht 96, welche den Drain-Anschluss des ACCUFET M2 und die N+ Region 91 mit Vbatt verbindet. Die schraffierten Flächen aus der Abbildung aus 9 stellen die sich um die Gates G1 und G2 ausbreitende Verarmung dar, welche den Stromfluss durch die ACCUFETs M1 und M2 abklemmt.
  • Die Abbildung aus 10A veranschaulicht eine Dreiphasen-Motorsteuereinrichtung 100, die in zwei mit H und L bezeichneten Chips ausgebildet ist, die Face-to-Face bzw. Vorderseite an Vorderseite zueinander ausgerichtet sind. Die Motorsteuereinrichtung 100 ist in die Phasen A, B und C unterteilt, die über die Leitungen A, B und C mit den entsprechenden Spulen LA, LB und LC verbunden sind. Der High-Side-Chip H weist die ACCUFETs MAH, MBH und MCH auf, die sich entsprechend in den Phasen A, B und C befinden. Bei erster Berücksichtigung des Abschnitts der Phase A des Chips H wird der ACCUFET MAH durch ein Gate GAH gesteuert. Rechts neben dem Gate GAH angeordnet sind eine P+ Region PH und eine N+ Region NH, die an einer Position an dem Chip H miteinander kurzgeschlossen sind, wobei dieser in der Abbildung aus 10A nicht dargestellt ist. Der Übergang zwischen der P+ Region PH und dem N+ Substrat in dem Chip H bildet eine Diode DAH. Eine Metallschicht NAH verbindet die Anode der Diode DAH mit der Source des ACCUFET MAH. In ähnlicher Weise weist die Phase B in dem Chip H einen ACCUFET MBH und eine Diode DBH auf, und die Phase C in dem Chip H weist einen ACCUFET NCH und eine Diode DCH auf. Die Anode der Diode DBH ist durch eine Metallschicht NBH mit der Source des ACCUFET MBH verbunden, und die Anode der Diode DCH ist über eine Metallschicht NCH mit der Source des ACCUFET MCH verbunden. Das N+ Substrat in dem Chip H ist mit einer positiven Spannungsschiene VCC verbunden.
  • Der Low-Side-Chip L ist allgemein ähnlich in Bezug auf die Struktur zu dem High-Side-Chip H, jedoch mit mehreren wichtigen Unterschieden. Erstens ist das N+ Substrat des Chips L mit der Erde verbunden. Zweitens sind in Bezug auf Phase A eine P+ Region PL und eine N+ Region NL auf der rechten Seite eines Gate GAL ausgebildet, und ein ACCUFET MAL ist auf der linken Seite des Gate GAL ausgebildet. In dem Chip L ist jedoch die P+ Region PL an einer nicht abgebildeten Position geerdet (d.h. mit dem N+ Substrat kurzgeschlossen), wobei eine Diode DAL an dem Übergang der P+ Region PL und der N+ Region NL verbleibt. Die Kathode der Diode DAL ist durch eine Metallschicht NAL mit dem Drain des ACCUFET MAL verbunden. In ähnlicher Weise weist die Phase B in dem Chip L einen ACCUFET MBL und eine Diode DBL auf, und die Phase C in dem Chip H weist einen ACCUFET NCL und eine Diode DCL auf. Die Kathode der Diode DBL ist über eine Metallschicht NBL mit dem Drain des ACCUFET MBL verbunden, und die Kathode der Diode DCL ist über eine Metallschicht NCL. mit dem Drain des ACCUFET MCL verbunden.
  • Zusammengefasst weisen der High-Side-Chip H und der Low-Side-Chip L im Wesentlichen die gleiche Struktur auf, mit der Ausnahme, dass bei dem Chip H die P+ Regionen (z.B. die P+ Region PH) mit den N+ Regionen (z.B. der N+ Region NH) kurzgeschlossen sind, während in dem Chip L die P+ Regionen (z.B. die P+ Region PL) mit dem N+ Substrat kurzgeschlossen werden. Wenn die strukturelle Ähnlichkeit zwischen den Chips H und L nicht wichtig ist, können die N+ Regionen unter den P+ Regionen in dem Chip H weggelassen werden.
  • Die Metallschichten NAH und NAL sind über eine Leitung A miteinander und mit der Spule LA verbunden; die Metallschichten NBH und NBL sind über eine Leitung B miteinander und mit der Spule LB verbunden; und die Metallschichten NCH und NCL sind über eine Leitung C miteinander und mit der Spule LC verbunden.
  • Die Abbildung aus 10B zeigt eine Prinzipskizze einer Dreiphasen-Motorsteuereinrichtung 100. In jeder Phase klemmen die ACCUFETs (z.B. die ACCUFETs MAH und MAL in Phase A) die Ausgabe auf ähnliche Art und Weise, wie dies vorstehend in Bezug auf die Halbbrückenschaltung 80 aus den Abbildungen der 8A und 8B beschrieben worden ist. Die Gates der sechs ACCUFETs werden auf eine im Fach allgemein bekannte Art und Weise gesteuert, wie dies zum Beispiel in dem U.S. Patent US-A-5.455.496 beschrieben wird.
  • Die Grundsätze der vorliegenden Erfindung im weiteren Sinne umfassen somit eine Halbbrückenansteuerung, wobei die High-Side und die Low-Side in einem einzelnen Chip ausgebildet sind, wie dies in den Abbildungen der 8A und 9 dargestellt ist, und wobei sie ferner eine Mehrzahl von Halbbrückensteuereinrichtungen aufweisen (d.h. eine Mehrzahl von Phasensteuereinrichtungen bzw. Phasentreibern), wobei die entsprechenden High-Sides in einem Chip ausgebildet sind, und wobei die entsprechenden Low-Sides in einem zweiten Chip ausgebildet sind, wie dies in der Abbildung aus 10A dargestellt ist. Die zahlreichen zusätzlichen Konfigurationen, die dem Umfang dieser Konzepte im weiteren Sinne entsprechen, sind für den Fachmann auf dem Gebiet ersichtlich. Zum Beispiel kann die Dreiphasensteuerung aus 10A durch drei Halbbrücken vom Typ gemäß der Abbildung aus 8A ersetzt werden.
  • Der ACCUFET 110 aus der Abbildung aus 11 stellt ein Ausführungsbeispiel dar, bei dem die schützenden Dioden in dem dotierten Polysilizium-Gate ausgebildet sind, anstatt in dem Substrat oder der Epitaxialschicht. Der ACCUFET 110 weist die Zellen 110A und 110B auf, die durch ein Graben-Polysilizium-Gate 111 definiert werden. Das Gate 111 ist in die N-Epitaxialschicht 13 und das N+ Substrat 14 geätzt. Das Gate 111 weist einen N+ Hauptabschnitt 111A auf, der sich in die Gräben erstreckt. Der N+ Abschnitt ist mit einem N-Dotierstoff mit einer Konzentration zwischen 3 × 1018 und 5 × 1019 cm–3 dotiert.
  • Das Gate 111 weist ferner eine erste laterale Erstreckung auf, die eine P Region 111B und eine N+ Region 111C aufweist, die über eine Matallschicht 112 mit der N+ Source-Region 15 der Zellen 110A und 110B verbunden ist. Die P Region 111B ist auf eine Konzentration im Bereich von 1 × 1018 bis 5 × 1019 cm–3 dotiert, und die N+ Region 111C ist auf eine Konzentration zwischen 3 × 1018 bis 5 × 1019 cm–3 dotiert. Der Übergang zwischen der N+ Region 111A und der P Region 111B und der Übergang zwischen der P Region 111B und der N+ Region 111C erzeugen Dioden, die Rückseite an Rückseite zwischen der Source und dem Gate auf die gleiche Art und Weise angeordnet sind wie die entsprechenden Dioden J3 und J2 aus 6B.
  • Das Gate 111 weist eine zweite laterale Erstreckung auf, die eine P Region 111D und eine N+ Region 111E aufweist, die über eine Metallschicht 113 mit einer N+ Region 114 verbunden ist und dadurch mit dem Drain des ACCUFET 110 (N+ Substrat 14). Die P Region 111D ist auf eine Konzentration im Bereich von 1 × 1018 bis 5 × 1019 cm–3 dotiert, und die N+ Region 111E ist auf eine Konzentration zwischen 3 × 1018 bis 5 × 1019 cm–3 dotiert. Der Übergang zwischen der N+ Region 111A und der P Region 111D und der Übergang zwischen der P Region 111D und der N+ Region 111E erzeugen Dioden, die Rückseite an Rückseite zwischen der Drain und dem Gate ebenso angeordnet sind wie die entsprechenden Dioden 53 und 51 aus 6B.
  • Die Durchbruchspannung einer in Polysilizium ausgebildeten Diode ist eine schwache Funktion der Dotierstoffkonzentration, aufgrund der Kristallgrenzen bzw. Korngrenzen an der Grenzfläche zwischen den N und P Regionen. Ein normaler PN Übergang ist nicht vorhanden. Somit kann eine Reihe von Dioden in Reihe in dem Polysilizium gebildet werden, wenn es gewünscht wird, die Durchbruchspannung zu verändern. Eine kennzeichnende in Polysilizium ausgebildete Diode weist eine Durchbruchspannung von ungeführ 7 Volt auf.
  • Die in dem Gate 111 ausgebildeten Dioden arbeiten auf die gleiche Weise wie die Dioden J1, J2 und J3, um die Spannungen zwischen der Source und dem Gate und zwischen dem Drain und dem Gate zu klemmen und um dadurch die den Gate-Abschnitt 111A umgebende Gate-Oxidschicht zu schützen. Wenn die Source-Gate-Spannung somit einen vorbestimmten Wert erreicht, bricht die Diode an dem Übergang der P Region 111B und der N+ Region 111C durch, und die Source-Spannung wird auf der Gate-Spannung geklemmt. Somit ist die Spannung an der Gate-Oxidschicht in der Umgebung der N+ Source-Region 15 auf diese Spannungsdifferenz begrenzt. Wie dies vorstehend beschrieben worden ist, sollte die Spannung an der Gate-Oxidschicht 4 MV/cm·XOX nicht überschreiten, wobei XOX die Dicke der Gate-Oxidschicht ausgedrückt in Zentimetern darstellt.
  • Wenn die Source-Spannung im Verhältnis zu der Gate-Spannung fallen sollte, tritt letztlich an dem Übergang der N+ Region 111A und der P Region 111B ein Durchbruch auf und schützt die Gate-Oxidschicht auf ähnliche Weise.
  • Wenn in ähnlicher Weise die Drain-Gate-Spannung einen vorbestimmten Wert erreicht, bricht die Diode an dem Übergang der P Region 111D und der N+ Region 111E durch, und die Drain-Spannung wird auf die Gate-Spannung geklemmt. Somit wird die Spannung an der Gate-Oxidschicht am Boden der Gate-Graben auf diese Spannungsdifferenz begrenzt. Wenn die Drain-Spannung im Verhältnis zu der Gate-Spannugn fällt, bricht die Diode an dem Übergang der N+ Region 111A und der P Region 111D letztlich durch und schützt die Gate-Oxidschicht auf ähnliche Art und Weise. Die Back-to-Back bzw. Rückseite an Rückseite angeordneten Dioden, die zwischen das Gate und die Source geschaltet sind, sowie der Drain weisen den zusätzlichen Vorteil des Schutzes der Vorrichtung vor elektrostatischer Entladung auf.
  • Die Abbildungen der 12 und 13 veranschaulichen alternative Methoden zum Schutz der Gate-Oxidschicht vor einer hohen Spannungsdifferenz zwischen der Source und dem Gate eines MOSFET mit Anreicherungsmodus. Bei dem ACCUFET 120 aus der Abbildung aus 12 weist die Gate-Oxidschicht 121 einen dicken Abschnitt 122 an der Oberseite des Gate 123 auf. Der dicke Oxidabschnitt 122 kann einer größeren Spannungsdifferenz zwischen der N+ Source-Region 124 und dem Gate 123 standhalten (d.h. das Kriterium von 4 MV/cm wird bei größerer Dicke des Gate-Oxids leichter erfüllt). Bei dem ACCUFET 130 aus der Abbildung aus 13 wird die N+ Source-Region 131 lateral begrenzt durch Reduzieren der lateralen Abmessung des Kontaktlochs bzw. der Kontaktöffnung 132 in der Oxidschicht 133, die als eine Maske während dem Implantieren der N+ Source-Region 131 verwendet wird. Der Abschnitt 134 der N-Epitaxialschicht 13 kann somit einen Teil des elektrischen Felds zwischen der N+ Source-Region 131 und dem Gate 136 größtenteils so absorbieren, wie dies vorstehend beschrieben worden ist, wobei die N-Epitaxialschicht 13 einen Teil der Spannungsdifferenz zwischen dem Drain (N+ Substrat 14) und dem Gate 136 absorbiert. Auf diese Weise wird die Belastung an der Gate-Oxidschicht 137 immer dann reduziert, wenn das Siliziumpotenzial (d.h. das Source- oder Drain-Potenzial) in Bezug auf das Gate positiv gestaltet wird. Die maximale Gate-Spannung in dem eingeschalteten Zustand wird nur durch die Dicke des Gate-Oxids bestimmt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung steuert ein Gate-Vorspannungsgenerator das Gate-Potenzial, wodurch der Einsatz des ACCUFET als ein Wechselstromschalter ermöglicht wird. In erneutem Bezug auf die Abbildung aus 6E muss ein Gate-Vorspannungsgenerator 74 die niedrigere Spannung der Source-Spannung und der Drain-Spannung in dem ACCUFET 60 bei oszillierendem Wechselstromsignal finden und die Gate-Vorspannung auf einen entsprechenden Wert im Verhältnis zu der Spannung anpassen, so dass der ACCUFET 60 entweder in einem eingeschalteten oder ausgeschalteten Zustand verbleibt.
  • Die Abbildung aus 14A veranschaulicht eine Prinzipskizze eines Gate-Vorspannungsgenerators 74. Eine Vorspannungsgeneratorschaltung 140 ist dem Body-Vorspannungsgenerator ähnlich, der in der bereits vorstehend genannten U.S. Patentanmeldung 08/367.515 beschrieben wird, und zwar dahingehend, dass er eine Ausgangsspannung Vout erzeugt, die der niedrigeren Spannung der Source- und Drain-Spannungen des ACCUFET 60 entspricht. Die Abbildung aus 14B veranschaulicht ein Schaltungsdiagramm der Vorspannungsgeneratorschaltung 140, die ein Paar von MOSFETs 145 und 146 aufweist. Der MOSFET 145 ist zwischen die Source des ACCUFET 60 und den Ausgang der Vorspannungsgeneratorschaltung 140 geschaltet, und der MOSFET 146 ist zwischen den Drain des ACCUFET 60 und den Ausgang der Vorspannungsgeneratorschaltung 140 geschaltet. Die MOSFETs 145 und 146 weisen einen herkömmlichen Source-Body-Kurzschluss auf. Das Gate des MOSFET 145 ist mit dem Drain des ACCUFET 60 verbunden, und das Gate des MOSFET 146 ist mit der Source des ACCUFET 60 verbunden.
  • Die MOSFETs 145 und 146 arbeiten so, dass sie den Ausgang der Vorspannungsgeneratorschaltung 140 mit Anschluss des Source- oder Drain-Anschlusses des ACCUFET kurzschließen, der die niedrigere Spannung aufweist. Da die Gate-Anschlüsse der MOSFETs 145 und 146 mit den Drain- und Source-Anschlüssen des ACCUFET 60 entsprechend quergekoppelt sind, schaltet sich der MOSFET 145 immer ein, wenn die Spannung an dem Drain die Spannung an der Source des ACCUFET 60 überschreitet, und der MOSFET 146 schaltet sich immer dann ein, wenn die Spannung an der Source die Spannung an dem Drain des ACCUFET 60 überschreitet. Anders ausgedruckt arbeitet der MOSFET 145 so, dass der Ausgang der Vorspannungsgeneratorschaltung 140 mit der Source des ACCUFET 60 kurzgeschlossen wird, wenn die Spannung an der Source niedriger ist als die Spannung an dem Drain des ACCUFET 60, und der MOSFET 146 arbeitet so, dass er den Ausgang der Vorspannungsgeneratorschaltung 140 mit dem Drain des ACCUFET 60 kurzschließt, wenn die Spannung an dem Drain niedriger ist als die Spannung an der Source des ACCUFET 60. Somit stellt der koordinierte Betrieb der MOSFETs 145 und 146 sicher, dass die Ausgabe der Vorspannungsgeneratorschaltung 140 an den Drain- oder den Source-Anschluss des ACCUFET 60 geklemmt wird, der am negativsten vorbelastet ist. Dabei wird jedoch angenommen, dass die Drain-Source-Spannung des ACCUFET 60 die erforderliche Schwellenspannung überschreitet, um einen der MOSFETs 145 und 146 einzuschalten.
  • In der Schaltung aus der Abbildung aus 14A ist der Ausgang der Vorspannungsgeneratorschaltung 140 mit dem Low-Side-Leistungseingang eines Gate-Puffers 141 verbunden und über eine Spannungsquelle 142 mit dem High-Side-Leistungseingang des gleichen Gate-Puffers. Da der Ausgang des Puffers 141 mit dem Gate des ACCUFET verbunden ist, ist das Gate des ACCUFET 6 entweder auf eine Spannung vorbelastet bzw. vorgespannt, die der niedrigeren Spannung der Source- und Drain-Spannung des ACCUFET 60 entspricht oder auf einen spezifizierten Wert (VCC) oberhalb dieser Spannung. Das Eingangssignal Vin für den Gate-Puffer 141 wird eingesetzt, um zwischen Vout und Vout + VCC als Gate-Ansteuerung für den ACCUFET 60 auszuwählen. Dies ist genau der Zustand, der erforderlich ist, um sicherzustellen, dass der ACCUFET 60 entweder aus- oder eingeschaltet wird, unabhängig von der Polarität der Source-Drain-Spannung des ACCUFET 60, und somit ermöglicht es dies, dass der ACCUFET 60 als ein bidirektionaler oder Wechselstromschalter arbeitet.
  • Die vorstehend beschriebenen Ausführungsbeispiele dienen lediglich der Veranschaulichung und schränken den durch die Ansprüche definierten Umfang der vorliegenden Erfindung nicht ein.

Claims (21)

  1. MOSFET mit Anreicherungsmodus, wobei der MOSFET folgendes umfasst: einen Halbleiterchip; ein Gate (61; 11; 111), das in einem Graben in einer Oberfläche des genannten Halbleiterchips ausgebildet und von dem genannten Halbleiterchip durch eine isolierende Schicht getrennt ist, wobei der genannte Graben eine Zelle des genannten MOSFET definiert, wobei eine erste Region (65; 15) des genannten Halbleiterchips in der genannten Zelle angeordnet ist und Halbleitermaterial des genannten ersten Leitfähigkeitstyps aufweist, wobei die genannte erste Region elektrisch mit der Source des genannten MOSFET verbunden ist, wobei die genannte Zelle so gestaltet ist, dass ein wesentlicher Abschnitt der genannten ersten Region verarmt ist, wodurch verhindert wird, dass Strom durch die genannte erste Region fließt, wenn das genannte Gate auf einer vorbestimmten Spannung gehalten wird; eine zweite Region (64, 14) des genannten ersten Leitfähigkeitstyps, die sich unterhalb des genannten Grabens befindet und elektrisch mit der Drain des genannten MOSFET verbunden ist; wobei das genannte Gate (61; 11; 111) elektrisch mit einer dritten Region (69; 71; 111A) des genannten ersten Leitfähigkeitstyps verbunden ist, und wobei es ferner entweder mit der genannten zweiten Region (64; 14) oder einem Oberflächenabschnitt der genannten ersten Region (65; 15) verbunden ist, durch: einen ersten Übergang zwischen der genannten dritten Region (69; 71, 111A) des genannten ersten Leitfähigkeitstyps und einer vierten Region (67; 70; 111D; 111B) eines zweiten Leitfähigkeitstyps; und einen zweiten Übergang zwischen der genannten vierten Region (67; 70; 111D; 111B) des genannten zweiten Leitfähigkeitstyps und einer fünften Region (64; 68; 13; 111E; 111C) des genannten ersten Leitfähigkeitstyps, wobei der genannte erste Übergang und der genannte zweite Übergang erste (J3) und zweite (J1; J2) Dioden bilden, wobei die genannte fünfte Region (64; 68; 13; 111B, 111C) elektrisch mit der genannten ersten Region verbunden ist, wenn das genannte Gate mit einem Oberflächenabschnitt der genannten ersten Region verbunden ist, und wobei sie elektrisch mit der genannten zweiten Region verbunden ist, wenn das genannte Gate mit der genannten zweiten Region verbunden ist.
  2. MOSFET mit Anreicherungsmodus nach Anspruch 1, wobei das genannte Gate (61; 11; 111) über die genannten ersten (J3) und zweiten J1) Dioden mit der genannten zweiten Region (64; 14) verbunden ist.
  3. MOSFET mit Anreicherungsmodus nach Anspruch 2, wobei das genannte Gate (61) ferner mit einem Oberflächenabschnitt der genannten ersten Region (65) verbunden ist, durch: den genannten ersten Übergang zwischen der dritten Region (69) des genannten ersten Leitfähigkeitstyps und der vierten Region (67) des genannten zweiten Leitfähigkeitstyps; und einen dritten Übergang zwischen der genannten vierten Region (67) des genannten zweiten Leifähigkeitstyps und einer sechsten Region (68) des genannten ersten Leitfähigkeitstyps; wobei der genannte dritte Übergang eine dritte Diode (J2) bildet, und wobei die genannte sechste Region (68) mit dem genannten Oberflächenabschnitt der genannten ersten Region verbunden ist.
  4. MOSFET mit Anreicherungsmodus nach Anspruch 1, wobei das genannte Gate (61; 111) mit dem genannten Oberflächenabschnitt der genannten ersten Region (65; 15) über die genannten ersten (J3) und zweiten (J2) Dioden verbunden ist.
  5. MOSFET mit Anreicherungsmodus nach Anspruch 4, wobei: die genannte Zelle im Wesentlichen nur Material des ersten Leitfähigkeitstyps aufweist; und wobei die genannte erste Region folgendes umfasst: eine stark dotierte Region (114) des genannten ersten Leitfähigkeitstyps, die auf einer Oberfläche der genannten Zelle angeordnet ist; und eine leicht dotierte Region (13) des genannten ersten Leitfähigkeitstyps angrenzend an die genannte stark dotierte Region.
  6. MOSFET mit Anreicherungsmodus nach Anspruch 5, wobei die genannten ersten (J3) und zweiten (J2) Dioden Rückseite an Rückseite verbunden sind.
  7. MOSFET mit Anreicherungsmodus nach Anspruch 5, wobei die genannte erste Diode (J3) zwischen das genannte Gate (111) und die genannte zweite Region (14) des genannten ersten Leitfähigkeitstyps gekoppelt ist, wobei die genannte zweite Region stark dotiert ist.
  8. MOSFET mit Anreicherungsmodus nach Anspruch 7, wobei dieser ferner einen dritten Übergang in dem genannten Halbleitermaterial umfasst, wobei der genannte dritte Übergang eine dritte Diode (J1) bildet, wobei die genannte dritte Diode in Reihe mit der genannten ersten Diode (J3) zwischen der genannten zweiten stark dotierten Region (14) und dem genannten Gate (111) verbunden ist.
  9. MOSFET mit Anreicherungsmodus nach Anspruch 4, wobei: das genannte Gate die genannte dritte Region (111A) umfasst, die genannte vierte Region (111B), angrenzend an die genannte dritte Region, und die genannte fünfte Region (111C), angrenzend an die genannte vierte Region; und wobei die genannte fünfte Region (111C) mit dem genannten Oberflächenabschnitt (15) der genannten ersten Region verbunden ist.
  10. MOSFET mit Anreicherungsmodus nach Anspruch 9, wobei das genannte Gate ferner eine sechste Region (111D) angrenzend an die genannte dritte Region (111A) umfasst, welche dotiert ist mit einem Dotierstoff des genannten zweiten Leitfähigkeitstyps, und mit einer siebten Region (111E) angrenzend an die genannte sechste Region (111D) und dotiert mit einem Dotierstoff des genannten ersten Leitfähigkeitstyps, und wobei die genannte siebte Region (111E) mit einer Rückseite des genannten Halbleiterchips verbunden ist.
  11. MOSFET mit Anreicherungsmodus nach Anspruch 2, wobei: das genannte Gate die genannte dritte Region (111A), die genannte vierte Region (111D), angrenzend an die genannte dritte Region, und die genannte fünfte Region (111E), angrenzend an die genannte vierte Region umfasst; und wobei die genannte fünfte Region (111E) mit einer Rückseite des genannten Halbleiterchips verbunden ist.
  12. MOSFET mit Anreicherungsmodus nach Anspruch 2 oder 3, wobei die genannte erste Region eine stark dotierte Source-Region (65; 15) angrenzend an die genannte Oberfläche und eine leicht dotierte Drift-Region (63; 13) angrenzend an die genannte Source-Region umfasst.
  13. MOSFET mit Anreicherungsmodus nach Anspruch 2 oder 3, wobei die genannte zweite Region (64; 14) eine Drain-Region mit einem Kontakt auf einer gegenüber liegenden Oberfläche des genannten Chips umfasst.
  14. MOSFET mit Anreicherungsmodus nach Anspruch 2, wobei die genannten dritten (69) und vierten (67) Regionen auf einer gegenüber liegenden Seite des genannten Grabens zu der genannten ersten Region (65) angeordnet sind.
  15. MOSFET mit Anreicherungsmodus nach Anspruch 3, wobei die genannten dritten (69), vierten (67) und sechsten (68) Regionen auf einer gegenüberliegenden Seite des genannten Grabens zu der genannten ersten Region (65) angeordnet sind.
  16. MOSFET mit Anreicherungsmodus nach Anspruch 9, wobei das genannte Gate zumindest teilweise in dem genannten Graben angeordnet ist, wobei die genannte Zelle im Wesentlichen nur Material des genannten ersten Leitfähigkeitstyps aufweist; und folgendes umfassend: eine stark dotierte erste Region (15) des genannten ersten Leitfähigkeitstyps, die auf einer Oberfläche der genannten Zelle angeordnet ist; und eine leicht dotierte Region (13) des genannten ersten Leitfähigkeitstyps, angrenzend an die genannte stark dotierte Region; wobei die genannte zweite Region (14) eine stark dotierte Region darstellt; und wobei das genannte Gate (111) aus Polysilizium gebildet wird, wobei das genannte Polysilizium so dotiert ist, dass es erste und zweite Dioden in dem genannten Gate bildet, wobei die genannten ersten (J3) und zweiten (J2) Dioden in Reihe zwischen einen Abschnitt des genannten Gate (111A) in dem genannten Graben und der genannten ersten stark dotierten Region (15) verbunden sind.
  17. MOSFET mit Anreicherungsmodus nach Anspruch 16, wobei die genannten ersten und zweiten Dioden Rückseite an Rückseite verbunden sind.
  18. MOSFET mit Anreicherungsmodus nach Anspruch 16 oder 17, wobei das genannte Polysiliziu8m so dotiert ist, dass es dritte und vierte Dioden in dem genannten Gate bildet, wobei die genannten dritten und vierten Dioden in Reihe zwischen den genannten Abschnitt des genannten Gate in dem genannten Graben (111A) und einer stark dotierten achten Region (114) des genannten ersten Leitfähigkeitstyps verbunden sind, wobei die genannte achte Region mit der genannten stark dotierten zweiten Region (14) gekoppelt ist.
  19. MOSFET nach Anspruch 18, wobei die genannten dritten und vierten Dioden Rückseite an Rückseite verbunden sind.
  20. MOSFET mit Anreicherungsmodus nach Anspruch 11, wobei das genannte Gate zumindest teilweise in dem genannten Graben positioniert ist, wobei die genannte Zelle im Wesentlichen nur Material des genannten ersten Leitfähigkeitstyps aufweist, und folgendes umfassend: eine stark dotierte erste Region (15) des ersten Leitfähigkeitstyps, die auf einer Oberfläche der genannten Zelle angeordnet ist; eine leicht dotierte Region (13) des genannten ersten Leitfähigkeitstyps angrenzend an die genannte stark dotierte Region; wobei die genannte zweite Region (14) eine stark dotierte Region darstellt; und wobei das genannte Gate (111) aus Polysilizium gebildet ist, wobei das genannte Polysilizium so dotiert ist, das es erste und zweite Dioden in dem genannten Gate bildet, wobei die genannten ersten und zweiten Dioden in Reihe zwischen einem Abschnitt des genannten Gate in dem genannten Graben (111A) und einer stark dotierten sechsten Region (114) des genannten ersten Leitfähigkeitstyps verbunden sind, wobei die genannte sechste Region (114) mit der genannten zweiten Region (14) gekoppelt ist.
  21. MOSFET nach Anspruch 20, wobei die genannten ersten und zweiten Dioden Rückseite an Rückseite verbunden sind.
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