DE69614331T2

DE69614331T2 - Signalangepasstes Filter

Info

Publication number: DE69614331T2
Application number: DE69614331T
Authority: DE
Inventors: Guoliang Shou; Sunao Takatori; Makoto Yamamoto; Changming Zhou
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1995-09-18
Filing date: 1996-09-16
Publication date: 2001-11-22
Anticipated expiration: 2016-09-17
Also published as: EP0763890A1; KR970019017A; EP0763890B1; JPH0983483A; CN1153427A; US5737368A; DE763890T1; CN1100385C; DE69614331D1

Description

ERFINDUNGSGEBIET

Die vorliegende Erfindung betrifft ein signalangepasstes Filter zum Einsatz in einem Kommunikationssystem mit Streuspektrum, beispielsweise für Mobilfunk und drahtlose lokale Netze (LAN), insbesondere ein signalangepasstes Filter, das aufweist: I) eine Hauptsignalabtast- und -halteschaltung, in der eine Vielzahl von Signalabtast- und -halteschaltungen parallel an eine Eingangsspannung angeschlossen sind, um die Eingangsspannung in Zeitserien zu halten, wobei jede der Signalabtast- und -halteschaltungen erste und zweite Ausgangsgrößen aufweist, die ersten und zweiten Werten eines PN-Code entsprechen, II) die erste Additionsschaltung zur Addition der ersten Ausgangsgrößen der Signalabtast- und -halteschaltungen, III) die zweite Additionsschaltung zur Addition der zweiten Ausgangsgrößen der Signalabtast- und -halteschaltungen, IV) eine Subtraktionsschaltung zur Subtraktion einer Ausgangsgröße der zweiten Additionsschaltung von einer Ausgangsgröße der ersten Additionsschaltung.

HINTERGRUND DER ERFINDUNG

Die US-A-4,507746 schlägt ein signalangepasstes Filter für sichere Kommunikationssysteme vor, das ein Signalschieberegister, das die Eingangssignale empfängt, und ein Referenzschieberegister aufweist, das einen Sequenzcode maximaler Länge enthält. Ausschließende ODER-Gates koppeln das codierte Signal an Summierungsnetze, um die passenden Signale, die in die Einheit gelangen, zu addieren und so eine angepasste Filterausgabe zu erzeugen.
Die Anmelder der japanischen Patentanmeldung 7-212438 haben ein angepasstes Filter vorgeschlagen. Unter Beachtung der Tatsache, dass es sich bei einem PN- Code (Pseudo-Rauschcode) um einen 1-Bit-Code handelt, wird eine Schaltung für die Multiplikation durch einen Multiplexer vereinfacht.
Fig. 17 zeigt die vorgeschlagene angepasste Filterschaltung, Fig. 18 eine Signalabtast- und -halteschaltung S/H in der in Fig. 17 dargestellten angepassten Filterschaltung. In der Signalabtast- und -halteschaltung S/H wird eine analoge Eingangsschaltung Vin bei einer kapazitiven Reaktanz C1 gehalten und je nachdem, ob der PN-Code plus oder minus ist, in ein Ausgangsterminal VH bzw. VL geleitet. Die Ausgangsgrößen werden in Additionsschaltungen AD1p und AD1 m addiert, woraufhin Minuselemente von den Pluselementen mittels zweier Schritte der umgekehrten Addition durch AD2 und AD3 subtrahiert werden.
In einer derartigen analogen Rechenschaltung wird eine Offsetspannung durch eine Restladung in einem Inverter und eine kapazitive Reaktanz erzeugt, wodurch die Genauigkeit einer Ausgangsgröße schlechter wird. Um die elektrische Ladung zu verringern, ist es erforderlich, einen Kurzschluss zu dem Teil der Kapazität zwecks Auffrischung herzustellen. Da die Berechnung während des Auffrischens der Schaltung angehalten werden muss, müssen Abstriche bei der Rechengeschwindigkeit der gesamten Schaltung in Kauf genommen werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung löst die oben angesprochenen Probleme des Standes der Technik und hat die Aufgabe, ein signalangepasstes Filter zu schaffen, bei dem die gesamte Schaltung aufgefrischt werden kann, ohne die Rechengeschwindigkeit zu verringern.
In einem erfindungsgemäßen signalangepassten Filter sind außerdem untergebracht:
I) eine Vielzahl von Hilfssignalabtast- und -halteschaltungen zum Halten eines Teils der analogen Eingangsspannung in der Hauptsignalabtast- und -halteschaltung,
II) die zweite Additions- und Subtraktionsschaltung, einschließlich eines Schaltungsäquivalents zur Additions- und Subtraktionsschaltung,
III) einen Multiplexer für die abwechselnde Ausgabe von der Additions- und Subtraktionsschaltung oder der zweiten Additions- und Subtraktionsschaltung.
Folglich ist ein Zeitraum vorgesehen, während dessen eine Signalabtast- und -halteschaltung und die Additions- und Subtraktionsschaltung in der Hauptsignalabtast- und -halteschaltung angehalten werden; in diesem Zeitraum erfolgt eine Auffrischung.
Es ist möglich, mittels des erfindungsgemäßen signalangepassten Filters eine höhere Rechengenauigkeit zu erreichen und eine hohe Rechengeschwindigkeit beizubehalten.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockschaltbild eines signalangepassten Filters nach einer ersten erfindungsgemäßen Ausführungsform.
Fig. 2 zeigt ein Blockschaltbild einer Signalabtast- und -halteschaltung der Ausführungsform aus Fig. 1.
Fig. 3 zeigt ein Blockschaltbild der Hauptsignalabtast- und -halteschaltung der Ausführungsform aus Fig. 1.
Fig. 4 zeigt eine der Signalabtast- und -halteschaltungen der Hauptsignalabtast- und -halteschaltung aus Fig. 3.
Fig. 5 zeigt eine Hilfssignalabtast- und -halteschaltung der Ausführungsform.
Fig. 6 zeigt eine Schaltung eines Schalters.
Fig. 7 zeigt eine Schaltung eines weiteren Schalters.
Fig. 8 zeigt eine Schaltung eines Multiplexers.
Fig. 9 zeigt ein Blockschaltbild einer Additions- und Subtraktionseinrichtung.
Fig. 10 zeigt eine Schaltung eines Additionsabschnittes.
Fig. 11 zeigt eine Schaltung einer anderen Additionsschaltung.
Fig. 12 zeigt eine Schaltung einer Subtraktionsschaltung.
Fig. 13 zeigt ein Zeitdiagramm der in der Ausführungsform ablaufenden Vorgänge.
Fig. 14 zeigt eine Schaltung zur Erzeugung von PN-Codes.
Fig. 15 zeigt eine Schaltung zur Erzeugung eines Signalabtast- und -haltesignals in der Hauptsignalabtast- und -halteschaltung.
Fig. 16 zeigt eine Schaltung zur Erzeugung eines Signalabtast- und -haltesignals in einer Hilfssignalabtast- und -halteschaltung.
Fig. 17 zeigt ein Blockschaltbild eines herkömmlichen signalangepassten Filters.
Fig. 18 zeigt eine Signalabtast- und -halteschaltung eines herkömmlichen signalangepassten Filters.

BEVORZUGTE AUSFÜHRUNGSFORM DER VORLIEGENDEN ERFINDUNG

Im Folgenden wird die erste Ausführungsform eines erfindungsgemäßen signalangepassten Filters unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Nach Fig. 1 weist ein signalangepasstes Filter Hilfssignalabtast- und -halteschaltungen SHa und SHb zusätzlich zu einer Hauptsignalabtast- und -halteschaltung SHm auf, die die einer herkömmlichen Signalabtast- und -halteschaltung gleicht (mit einer Vielzahl von S/Hs in Fig. 17). Die Hilfssignalabtast- und -halteschaltungen haben die Funktion, eines der Datenelemente zu halten, die in der Hauptsignalabtast- und -halteschaltung gehalten werden sollen. Das heißt, die Hilfssignalabtast- und -halteschaltung kann an Stelle einer der Signalabtast- und -halteschaltungen in der Hauptsignalabtast- und -halteschaltung verwendet werden. Deshalb ist es möglich, Signalabtast- und -halteschaltungen aufeinanderfolgend in der Hauptsignalabtast- und -halteschaltung anzuhalten. Da zwei der Hilfssignalabtast- und -halteschaltungen als SHa und SHb vorhanden sind, kann eine der beiden angehalten werden. Die Ausgangsgrößen der Signalabtast- und -halteschaltungen SHm und SHa sind Eingangssignale in die erste Additions- und Subtraktionsschaltung ADD1, die von SHm und SHb Eingangssignale in die zweite Additions- und Subtraktionsschaltung ADD2. Diese Additions- und Subtraktionsschaltungen führen die Addition und Subtraktion ebenso wie eine herkömmliche Additions- und Subtrakticnsschaltung aus. In Fig. 1 sind die Plus- und Minus-Ausgangsgrößen von SHa und SHb mit p und m und die Plus- und Minus-Ausgangsgrößen der SHm für die Eingabe in ADD1 mit p1 und ml, für die Eingabe in ADD2 mit p2 und m² bezeichnet. Eine der beiden Additions- und Subtraktionsschaltungen kann angehalten werden, wenn zwei Additions- und Subtraktionsschaltungen vorhanden sind. Dann werden die Ausgangsgrößen der Additions- und Subtraktionsschaltungen ADD1 und ADD2 abwechselnd von einem Multiplexer MUXo als Analog-Ausgangsspannung Aout ausgegeben.
Fig. 2 zeigt die Hauptsignalabtast- und -halteschaltung SHm im Detail, wobei die Hilfssignalabtast- und -halteschaltungen ebenfalls dargestellt sind. Die Hauptsignalabtast- und -halteschaltung weist vier Signalabtast- und -halteschaltungsmodule SHM1, SHM2, SHM3 und SHM4 auf. Diese Signalabtast- und -halteschaltungen erzeugen zwei Arten von Ausgangsgrößen von p und m je nach dem mit den gehaltenen Daten zu multiplizierenden PN-Code. Diese Ausgangsgrößen werden in ADD1 bzw. ADD2 eingegeben, indem die Ausgangsgrößen von SHa und SHm wie auch SHb und SHm integriert werden. Hier wird definiert, dass ein Plus-Element und ein Minus-Element für die Eingabe in ADD1 Oshp1 bzw. Oshm1 und die entsprechenden Eingaben in ADD2 Oshp2 bzw. Oshm2 sind. Ein Eingabeterminal eines Plus- Elementes und eines Minus-Elementes von ADD1 ist tp1 bzw. tm1, im Falle von ADD2 tp2 und tm2.
Wie in Fig. 3 dargestellt, in der ein Signalabtast- und -halteschaltungsmodul die Schaltungen SH&sub1; bis SH32 hält, ist es folglich möglich, 128 Daten als Gesamtbestand von SHm (32 · 4 = 128) zu halten. Da SHM2 und SHM4 ebenso aufgebaut sind wie SHM1, wird hier auf deren Beschreibung verzichtet.
Nach Fig. 4 weist eine Signalabtast- und -halteschaltung SH&sub1; einen mit der Eingangsspannung Ain verbundenen Eingangsschalter SWH41 und eine mit dem Eingangsschalter gekoppelte Eingangskapazität Cin4 auf. Die Eingangskapazität wird in einen Inverter INV4 eingegeben, der drei Stufen serieller MOS-Inverter aufweist. Eine Ausgangsgröße des INV4 wird über die Rückkopplungskapazität Cf4 zu seinem Eingang zurückgeleitet. Die Linearität der Beziehung zwischen einer Eingangsgröße und einer Ausgangsgröße wird durch eine hohe offene Rückkopplungsschleifenverstärkung in INV4 aufrechterhalten. INV4 gleicht der Schaltung, die in der Anmeldung des Anmelders für die japanische Offenlegungsschrift Nr. 7-94957 beschrieben wurde und eine hohe Verstärkung durch drei Stufen von MOS-Invertern Erreicht und unnötige Oszillation durch eine geerdete Kapazität und einen Ausgleichswiderstand verhindert. Wenn Daten von einer Signalabtast- und -halteschaltung gehalten werden, wird durch das Öffnen des Schalters SWH1 nach seinem Schließen und das Halten einer elektrischen Aufladung in den Kapazitäten Cin4 und Cf4 eine Eingangsspannung Ain vom Ausgang des INV4 ausgegeben. Das Kapazitätsverhältnis der Kapazitäten Cin4 und Cf4 ist 1 : 1 und eine Umkehrung von Ain wird unverändert von INV4 ausgegeben. An den Ausgang von INV4 sind Multiplexer MUX41, MUX42, MUX43 und MUX44 angeschlossen, die Oshp1, Oshm1, Oshp2 und Oshm2 entsprechen. INur einer der Multiplexer gibt Ain aus, andere die Referenzspannung. Die Referenz- Spannung ist die Referenz der Ausgangsspannung, die 0 entspricht.
Die Signalabtast- und -halteschaltung SH&sub1; weist Schalter für die Auffrischung von SWH42 und SWA4 auf, die von einem Steuersignal Ctrl4 gesteuert werden. Die Multiplexer MUX41 bis MUX44 werden ebenfalls von Ctrl4 gesteuert. SWH42 dient dem Anschluß von VR an Cin4 und SWA4 dem Kurzschließen des Eingangs und Ausgangs von INV4. SH1 wird aufgefrischt, und der Offset durch Schließen der Schalter beseitigt. Da SH1 während des Auffrischens Ain nicht halten und ausgeben kann, werden an seiner Stelle SHa oder SHb verwendet. Nach erfolgter Auffrischung werden die MUX41 bis MUX44 verwendet, um die Referenzspannung an die Additions- und Subtraktionsschaltung auszugeben.
Da SH2 bis SH32 ebenso aufgebaut sind wie SH1, wird auf eine Beschreibung verzichtet.
Wie in Fig. 5 dargestellt, ist die Hilfssignalabtast- und -halteschaltung SHa eine Schaltung, die der Einheitssignalabtast- und -halteschaltung ähnelt. Der Unterschied besteht darin, dass die Anzahl der Multiplexer der Hilfssignalabtast- und -halteschaltung zwei und nicht vier beträgt. Die SHa gibt nur Oshp1 und Oshm1 aus, die Ausgangsgrößen an ADD1 darstellen. In Fig. 5 ist SWH51 ein Schalter zum Anschluss der Ain an eine Eingangskapazität Cin5, SWH52 ein Schalter zum Anschluss der VR an eine Cin5, INV5 eine an Cin5 angeschlossene Dreistufen-MOS- Inverterschaltung, Cf5 ein Schalter zum Kurzschließen eines Eingangs und eines Ausgangs von INV5, MUX51 ein Multiplexer für die Ausgabe einer Ausgangsgröße von INV5 als Oshp1 und MUX52 ein Multiplexer für die Ausgabe einer Ausgangsgröße von INV5 als Oshm1. Das Kapazitätsverhältnis der Kapazitäten von Cin5 und Cf5 beträgt 1 : 1. Die Umkehrung von Ain wird unverändert von INV5 ausgegeben.
Die Schalter SWH51, SWH52, SWA5, MUX51 und MUX52 werden von einem Steuersignal Ctrl5 gesteuert. Bei Ausführung der Auffrischung ist SWH51 geöffnet, SWH52 geschlossen, SWA5 geschlossen, während MUX51 und MUX52 zur Ausgabe der Referenzspannung dienen. Eine Offsetspannung wird dadurch reduziert und eine Ausgangsgröße an eine Additions- und Subtraktionsschaltung ist die Referenz- Spannung. Die Hilfssignalabtast- und -halteschaltung SHb erzeugt Ausgangsgrößen Oshp2 und Oshm2 für ADD2 mittels einer gleichartigen Struktur.
In Fig. 6 schaltet der Schalter SWA4 (in Fig. 4) eine Transistorschaltung T6, die aus miteinander verbundener pMOS- und nMOS-Drain und -Source besteht. Die Sourceelektrode von pMOS und die Drainelektrode von nMOS sind über ein Steuersignal Ctrl6 miteinander verbunden. Eine Eingangsspannung Vin6 ist an den Drain von pMOS von Tr6 über einen Dummy-Transistor DT6 angeschlossen. Ctrl6 ist der Eingang für die Gates von nMOS6 von T6 und nMOS von DT6 sowie zu Gates von pMOS von T6 und nMOS von DT6 über einen Inverter INV6. T6 ist geschlossen, wenn Ctrl6 einen Hochpegel aufweist. DT6 besteht aus MOSs, die mit umgekehrter Polarität zu jener von T6 parallel angeschlossen sind. Es beseitigt den Offset von Cin4, und die Ausgangsgröße von Vout6 wird genauer. Da SWA5 ebenso aufgebaut ist wie SWA4, wird auf die Beschreibung des ersteren verzichtet.
In Fig. 7 wird ein Schalter SWH41 (dargestellt in Fig. 4) strukturiert durch die Umkehrung des Transistors und des Dummy-Transistors in SWA4 und kann ein Ausgangs- Offset beseitigen. T7 ist ein MOS-Schalter, in dem nMOS und pMOS parallel an die Eingangsspannung Vin angeschlossen sind; DT7 ist ein Dummy-Transistor zur Ausgangsgröße einer umgekehrten Polarität des MOS von T7 an einen Ausgang von T7, INV7 ist ein Inverter zur Eingabe eines Steuersignals Ctrl7 an einen pMOS von T7 und einen nMOS von DT7. Da die Schalter SWH42, SWH51 und SWH52 dem Schalter SWH41 v gleichen, wird auf deren Beschreibung verzichtet.
In Fig. 8 schaltet ein Multiplexer MUX51 (dargestellt in Fig. 5) zwei parallele MOS- Schalter mittels eines Steuersignals umgekehrter Polarität. MOS-Schalter T81 und T82 sind vorhanden, in denen pMOS und nMOS mit Eingangssparinungen Vin81 und Vin82 parallel geschaltet sind. Ein Steuersignal Ctrl8 wird durch einen Inverter INV8 in ein Gate des nMOS von T81, ein Gate des pMOS von T82, ein Gate des pMOS von T81 sowie ein Gate des pMOS von T81 eingegeben. Wenn an Ctrl8 Spannung anliegt, ist T81 geschlossen, wenn keine Spannung anliegt, ist T8 : 2 geschlossen. Eine Vin81 oder Vin82 wird als Ausgangs-Vout ausgegeben. Da die Multiplexer MUXo, MUX41, MUX42, MUX43, MUX44 und MUX52 dem MUX51 gleichen, wird auf deren Beschreibung verzichtet.
In Fig. 9 weist die Additions- und Subtraktionseinrichtung ADD1 (dargestellt in Fig. 1) vier Additionsabschnitte ADD33-1, ADD32-1, ADD32-2 und ADD32-3 für das Addieren von Oshp1 sowie vier Additionsabschnitte ADD33-2, ADD32-4, ADD32-5 und ADD32-6 für das Addieren von Oshm1 auf Die Additionsabschnitte ADD33-1 und ADD33-2 bilden den Additionsabschnitt für 33 Eingangsgrößen und addieren die Plus- und Minusausgaben von SHM1 und SHa. ADD32-1. ADD32-2 und ADD32-3 > ind Additionsabschnitte von 32 Eingangsgrößen und addieren die Plusausgaben von SHM2, SHM3 und SHM4. ADD32-4, ADD32-5 und ADD32-6 sind Additionsabschnitte von 32 Eingangsgrößen und addieren die Minusausgaben von SHM2, SHM3 und SHM4. Die Additionsergebnisse von Oshp1 und Oshm1 werden in SUB9 eingegeben, und das Additionsergebnis von Oshm1 wird von dem des Oshp1 subtrahiert. Das Anhalten und die Auffrischung der Additions- und Subtraktionseinrichtung ADD1 wird durch ein Steuersignal Ctrl9 gesteuert, damit die Multiplexer MIJX41 und MUX42 (dargestellt in Fig. 4) in der Signalabtast- und -halteschaltung SHm sowie MUX51 und MUX52 (dargestellt in Fig. 5) in der SHa, die jeweils MUX41 und MUX42 entsprechen, die Referenzspannung ausgeben. Deshalb bilden alle Ausgaben der Additionsschaltungen, das heißt alle Eingangsgrößen der Subtraktionsschaltungen, die Referenzspannung, woraufhin die Additions- und Subtraktionsschaltung ADD1 die Referenzspannung als Vout9 ausgibt. Da ADD2 ADD1 gleicht, wird auf eine Beschreibung verzichtet.
In Fig. 10 weist ADD32-1 eine kapazitive Kopplung auf, in der 32 Kapazitäten von C101 bis C1032 parallel an die Inverterschaltung INV10 angeschlossen sind. Diese Kapazitäten weisen die gleiche Kapazität auf wie ADD32-1. Die Inverterschaltung INV10 besteht aus drei Stufen von MOS-Invertern. Eine Ausgangsgröße von INV10 wird von einer Rückkopplungskapazität Cf10 mit ihrem Eingang rückgekoppelt und bildet eine Ausgangsgröße als Ausgangsspannung Vout10, die eine umgekehrte Ausgangsgröße der kapazitiven Kopplung mit guter Linearität darstellt. Das Kapazitätsverhältnis der Kapazitäten C101 bis C1032 und Cf10 beträgt 1 : 32. Wenn beispielsweise eine Eingangsspannung gleichermaßen C101 bis C1032 zugeführt wird, gibt INV10 eine Spannung aus, die gleich der Eingangsspannung ist. Weiterhin ist ein Schalter SWA10 (der in seinem Aufbau SWA4 gleicht) zum Kurzschließen eines Eingangs und eines Ausgangs an INV10 angeschlossen und frischt ADD32-1 auf, wenn INV10 durch ein Steuersignal CtrllO geschlossen wird. Da ADD32-2 bis ADD32-6 der ADD32-1 gleichen, wird auf deren Beschreibung verzichtet.
In Fig. 11 weist ADD33-1 eine kapazitive Kopplung auf, in der 33 Kapazitäten von C111 bis C1133 parallel mit der gleichen Kapazität wie ADD33-1 angeschlossen sind. Ein Ausgang der kapazitiven Kopplung ist an eine Inverterschaltung INV11 angeschlossen, die aus drei Stufen von MOS-Invertern besteht. Eine Ausgangsgröße von INV11 ist über eine Rückkopplungskapazität Cf11 mit ihrer Eingangsgröße rückgekoppelt und bildet eine Ausgangsgröße als Ausgangsspannung Vout11, die eine umgekehrte Ausgangsgröße der kapazitiven Kopplung mit guter Linearität darstellt. Das Kapazitätsverhältnis der Kapazitäten C111 bis C1133 und Cf11 beträgt 1 : 32. Das gleiche Gewicht der ADD32-1 wird gewichtet. Wenn eine ungültige Eingangsgröße (die Referenzspannung) in einen von C111 bis C1133 eingegeben wird, wird das Verhältnis unter Nichtbeachtung einer der Eingangskapazitäten geregelt. Wenn beispielsweise eine Eingangsspannung gleichermaßen C111 bis C1133 zugeführt wird, gibt INV11 eine Umkehrung der Eingangsspannung aus. Weiterhin ist ein Schalter SWA11 (der in seinem Aufbau SWA4 gleicht) zum Kurzschließen eines Eingangs und eines Ausgangs an INV11 angeschlossen und frischt ADD33-1 auf, wenn INV11 durch ein Steuersignal Ctrl11 geschlossen wird. Wie erwähnt, bilden alle Eingangsgrößen der Additionsabschnitte die Referenzspannung, wenn eine Auffrischung durchgeführt wird; deshalb stellt die Ausgangsspannung Vout11 die Referenzspannung dar, die durch das Kurzschließen eines Eingangs und eines Ausgangs von INV11 anliegt. Da ADD32-2 der ADD32-1 gleicht, wird auf deren Beschreibung verzichtet.
In Fig. 12 weist die Subtraktionsschaltung SUB9 eine kapazitive Kopplung mit vier Kapazitäten Cp1, Cp2, Cp3, Cp4 für die Addition der Ausgangsgrößen von ADD33-1, ADD32-1, ADD32-2 und ADD32-3 (in der Zeichnung bezeichnet als p1, p2, p3 und p4) auf. Ein Ausgang der kapazitiven Kopplung ist an eine Inverterschaltung INV121 angeschlossen, die aus drei Stufen von MOS-Invertern besteht. Eine Ausgangsgröße von INV121 wird zwecks guter Linearität von einer Rückkopplungskapazität Cf121 mit ihrem Eingang rückgekoppelt. Eine Inverterschaltung INV122, die INV121 gleicht, ist mittels einer Kapazität C12 an die folgende Stufe der INV122 angeschlossen. Eine kapazitive Kopplung, bestehend aus den Kapazitäten Cml, Cm2, Cm3 und Cm4 ist an INV122 angeschlossen. Weiterhin ist eine Rückkopplungskapazität Cf122 an INV122 angeschlossen. Die Minusausgaben von ADD33-2, ADDS2-4, ADD32-5 und ADD32-6 werden in die Kapazitäten eingegeben, deren Additionsergebnis die Ausgangsgröße darstellt. Eine Ausgangsgröße von INV121 ist die Umkehrung des Additionsergebnisses von p1 bis p4. INV121 wird zu der Summe von ml bis m4 in C12 und der kapazitiven Kopplung einschließlich Cm1 bis Cm4 hinzuaddiert. Da das Additionsergebnis durch INV122 umgekehrt wird, wird der Wert der Subtraktion des Additionsergebnisses von ml bis m4 vom Additionsergebnis von p1 bis p4 als Vout12 des Ausgangs von INV122 erzeugt. Das Kapazitätsverhältnis der Kapazitäten Cp1 bis Cp4 und Cf121 beträgt 1 : 4 01 bis C1032 und Cf10 beträgt 1 : 32. Wenn beispielsweise eine Eingangsspannung gleichermaßen Cp1 bis Cp4 zugeführt wird, gibt INV121 eine Spannung aus, die gleich jeder Eingangsspannung ist. Das Kapazitätsverhältnis jeder der Kapazitäten Cm1 bis Cm4, der Kapazität C12 und Cf122 beträgt 1 : 4 : 4. Die Eingangsgrößen von Cp1 bis Cp4 und Cm1 bis Cm4 werden gleichermaßen gewichtet. Wenn beispielsweise alle Eingangsgrößen den gleichen Plus- oder Minuswert aufweisen, ist die letzte Ausgangsgröße Vout12 gleich der Eingangsgröße. INV121 und INV122 sind zum Auffrischen an Schalter SWA121 und SWA122 angeschlossen, die mittels eines Steuersignals Ctrl12 gesteuert werden. Laut Fig. 13 frischt das erfindungsgemäße signalangepasste Filter periodisch je eine der Signalabtast- und -halteschaltungen auf und führt sukzessive die Signalabtastung und das Halten einer analogen Eingangsgröße en eine Signalabtast- und -halteschaltung durch. Im Bild zeigen SH1 bis SH128 den Zefltakt jeder Einheitssignalabtast- und -halteschaltung von SH1 bis SH128, während SHa und SHb den Zeittakt der Hilfssignalabtast- und -halteschaltungen zeigen. Tc der Periode eines Signalabtast- und -haltevorgangs ist genug Zeit zur Änderung der Kapazitäten in einer Signalabtast- und -halteschaltung (Cin4 und Cf4 in Fig. 4). Die Signalabtast- und -haltevorgänge werden nacheinander von SH1 bis SH128 in der ersten Periode durchgeführt. Die unterbrochene Linie vor SH128 bedeutet das Auslassen der Zeiträume von SH4 bis SH127. Danach werden die Signalabtast- und -haltevorgänge der Hilfssignalabtast- und -halteschaltung SHa durchgeführt. Wenn die Signalabtast- und -haltevorgänge im gleichen Zeittakt wie während der ersten Periode durchgeführt würden, würde SH1 den Signalabtast- und -haltevorgang durchführen, doch SH1 ist angehalten. Die Auffrischtakte von SH1 bis SH128 sind mit RSH1 bis RSH128 bezeichnet. Wie durch RSH1 deutlich wird, wird SH1 aufgefrischt, während sie angehalten ist. In der dritten Periode wird SH2 angehalten und an ihrer Stelle die Hilfssignalabtast- und -halteschaltung SHb verwendet, während gleichzeitig SH&sub2; aufgefrischt wird. Nacheinander wird während jeder Periode eine der Schaltungen SH&sub3; bis SH128 angehalten und aufgefrischt. SHa und SHb werden abwechselnd an Steile der jeweils angehaltenen Signalabtast- und -halteschaltung verwendet. Wenn Tc als Einheitszeit betrachtet wird, beträgt die Haltezeit von SHa und SHb Tc und deren Periode 258Tc. Die Haltezeit von RSH1 bis RSH128 beträgt 128Tc und deren Periode 129 · 128Tc.
Für die Hilfssignalabtast- und -halteschaltungen SHa und SHb gilt, dass die eine aufgefrischt wird, während die andere verwendet wird. In der Zeichnung sind die Zeittakte des Auffrischens von SHa und SHb mit RSHa bzw. RSHb bezeichnet. Das Auffrischen von SHb beginnt beispielsweise in der zweiten Periode und wird bis unmittelbar vor der Wiederverwendung von SHb in der dritten Periode fortgesetzt. Danach wird SHb bis unmittelbar vor Verwendung der SHa und SHa bis unmittelbar vor Verwendung der SHb aufgefrischt. In dieser Weise erfolgt ihre abwechselnde Auffrischung. Die Haltezeit von RSHa und RSHb beträgt 130Tc und deren Periode 258Tc. Wie in Fig. 2 und 9 dargestellt, sind die Hilfssignalabtast- und -halteschaltungen an Additions- und Subtraktionsschaltungen ADD1 bzw. ADD2 angeschlossen. Deshalb muss eine Additions- und Subtraktionsschaltung ausgewählt werden, die der Hilfssignalabtast- und -halteschaltung entspricht. Das heißt: wenn SHa verwendet wird, wird ADD1 gewählt, und wenn SHb verwendet wird, wird ADD2 gewählt. Während der Periode einer der Additions- und Subtraktionsschaltungen wird die andere aufgefrischt. In Fig. 13 zeigen RADD1 und RADD2 die Auffrischzeihakte von ADD1 und ADD2. Haltezeit und Periode von RADD1 und RADD2 betragen 129Te bzw. 258Tc. Der Multiplexer MUXo wählt eine Ausgangsgröße der ausgewählten Additions- und Subtraktionsschaltung und gibt stets die effektiven Daten als Aout aus.
Die PN-Codes für die Multiplikation einer analogen Eingangsspannung werden von jeder Periode im Rotationssystem verwendet. Der PN-Code für jede Einheitssignalabtast- und -halteschaltung wird in einem Schieberegister gespeichert, wie in Fig. 14 dargestellt. Ein Zeittakt CLK14 wird pro Periode des Signalabtastens und -haltens in das Schieberegister eingegeben. Die PN-Codes werden bei jeder Eingangsgröße verschoben. Die PN-Codes, die das Ende des Schieberegisters erreicht haben, gelangen zurück zum Startpunkt. In der Zeichnung ist der PN-Code rür SH1, SH2, SH3, ..., SH128 bezeichnet mit PN1, PN2, PN3, ..., PN128.
Das Signal, das jede Einheitssignalabtast- und -halteschaltung veranlasst, einen Signalabtast- und -haltevorgang auszuführen, besteht aus einem Signal 1 und 127 Signalen 0. Die Signalabtast- und -halteschaltung, in die das Signal 1 eingegeben wird, führt den Signalabtast- und -haltevorgang aus. Das Signal wird in einem Schieberegister gemäß Fig. 15 gespeichert. Das Signalabtasten und -halten wird durch Rotieren des Signals ausgeführt, wie in Fig. 14 dargestellt. Zu dem Zeitpunkt, an dem die Hilfssignalabtast- und -halteschaltungen gewechselt werden, bilden NOR für SHa und SHb und AND für jedes Signalabtast- und -haltesignal das abschließende Signalabtast- und -haltesignal, da das Signalabtasten und -halten gestoppt werden muss. In Fig. 15 sind SH1 bis SH128 das abschließende Signalahtast- und -haltesignal und SH1' bis SH128' die Signale einer vorbestimmten Periode, bevor AND in Bezug auf die Hilfssignalabtast- und -halteschaltungen ausgeführt wird.
Fig. 16 zeigt eine Schaltung zur Erzeugung von Signalabtast- und --haltesignalen für SHa und SHb. Wenn eine Ausgangsgröße eines 8-Bit-Zählers (bezeichnet als COUNTER) 129 ist ("10000001" in binärer Form), wird sie von AND1 der ersten UND-Schaltung ausgewertet, und das UND der Auswertung sowie ein für den Zähler üblicher Zeittakt CLK16 werden von AND2 der zweiten UND-Schaltung erzeugt. Er ist ein Impuls, erzeugt von dem Zyklus von je 129 Signalabtast- und -haltevorgängen. Der Impuls wird in ein Flipflop FF1 eingegeben, dessen Ausgangsgröße Q in den Dateneingang des Flipflop FF2 der zweiten Stufe eingegeben wird. Die umgekehrte Ausgangsgröße von FF2 wird in einen Dateneingang von FF1 eingegeben. Die Signalabtast- und -halteschaltung SHa wird von einer Schaltung AND3 erzeugt, in die eine Ausgangsgröße Q von FF1 und eine Ausgangsgröße von AND2 eingegeben werden.
Wie oben erwähnt, ist in einem erfindungsgemäßen signalangepassten Filter weiterhin vorhanden:
I) eine Vielzahl von Hilfssignalabtast- und -halteschaltungen zum Halten eines Teils der analogen Eingangsspannung, die in der Hauptsignalabtast- und -halteschaltung gehalten werden soll,
II) die zweite Additions- und Subtraktionsschaltung als Äquivalent zur Additions- und Subtraktionsschaltung,
III) einen Multiplexer zur abwechselnden Ausgabe einer Ausgangsgröße der Additions- und Subtraktionsschaltung oder der zweiten Additions- und Subtraktionsschaltung.
Folglich ist eine Periode für das Anhalten einer Signalabtast- und -halteschaltung und einer Additions- und Subtraktionsschaltung in der Hauptsignalabtast- und -halteschaltung vorhanden; während dieser Periode wird eine Auffrischung durchgeführt, so dass es möglich ist, mittels des erfindungsgemäßen signalangepassten Filters eine höhere Rechengenauigkeit zu erreichen und dabei die hohe Rechengeschwindigkeit beizubehalten.

Claims

1. Signalangepasstes Filter, das aufweist:

I) eine Hauptsignalabtast- und -halteschaltung (SHm), in der eine Vielzahl von Signalabtast- und -halteschaltungen (SH1-SH32) parallel an eine Eingangsspannung (Ain) angeschlossen sind, um diese Eingangsspannung (Ain) in Zeitserien zu halten, wobei jede der Signalabtast- und -halteschaltungen (SHm, SH1-SH32) erste und zweite Ausgangsgrößen (p1, p2, ml, m2) aufweist, die ersten und zweiten Werten eines PN-Code entsprechen;

II) eine erste Additionsschaltung zur Addition der ersten Ausgangsgrößen der Signalabtast- und -halteschaltungen (SH1-SH32),

III) eine zweite Additionsschaltung zur Addition der zweiten Ausgangsgrößen der Signalabtast- und -halteschaltungen (SH1-SH32),

IV) eine erste Additions- und Subtraktionsschaltung (ADD1) zur Subtraktion einer Ausgangsgröße (tm1) der zweiten Additionsschaltung von einer Ausgangsgröße (tp1) der ersten Additionsschaltung, wobei die erste Additions- und Subtraktionsschaltung (ADD1) aus Additions- und Subtraktionsabschnitten (ADD33-1, ADD32-1-32-6, ADD33-2, SUB9) besteht;

V) eine Vielzahl von Hilfssignalabtast- und -halteschaltungen (SHa, SHb) zum Signalabtasten und Halten eines Teils der genannten Eingangsspannung (Ain), die von der Signalabtast- und -halteschaltung (SH1-SH32) in der Hauptsignalabtast- und -halteschaltung (SHm) abgetastet und gehalten werden soll;

VI) eine zweite Additions- und Subtraktionsschaltung (ADD2), die aus Schaltungen besteht, die denen der ersten Additions- und Subtraktionsschaltung (ADD1) gleichen;

V11) einen Multiplexer (MUXo) zur abwechselnden Ausgabe einer Ausgangsgröße (Aout) entweder von der ersten (ADD1) oder der zweiten (AC)D2) Additions- und Subtraktionsschaltung; und

VIII) eine Auffrischungseinrichtung (SWH42, SWA4, SWA10) zum Auffrischen der Signalabtast- und -halteschaltung (SH&sub1;-SH32) in der Hauptsignalabtast- und -halteschaltung (SHm), für die die Hilfssignalabtast- und -halteschaltungen (SHa, SHb) die Eingangsspannung (Ain) halten, und zum Auffrischen der ersten (ADD1) oder der zweiten (ADD2) Additions- und Subtraktionsschaltung, die jeweils von dem Multiplexer (MUXo) nicht ausgewählt ist;

wobei die Ausgangsgrößen der Signalabtast- und -halteschaltung (SH1-SH32) und der Hilfssignalabtast- und -halteschaltung (SHa, SHb) sowohl in die erste (ADD1) als auch in die zweite (ADD2) Additions- und Subtraktionsschaltung eingegeben werden.

2. Signalangepasstes Filter nach Anspruch 1, wobei die Hilfssignalabtast- und -halteschaltung (SHa, SHb) zwei Signalabtast- und -halteschaltungen (SHa, SHb) aufweist, die jeweils die Eingangsspannung (Ain) abtasten und halten, wobei eine der Signalabtast- und -halteschaltungen (SHa, SHb) aufgefrischt wird, während die andere die Eingangsspannung (Ain) hält.

3. Signalangepasstes Filter nach Anspruch 1 oder 2, wobei die Auffrischungseinrichtung (SWH42, SWA4) nacheinander jeweils eine der Signalabtast- und -halteschaltungen (SH1-SH32) in der Hauptsignalabtast- und -halteschaltung (SHm) auffrischt.