DE69518693T2 - Speichervorrichtung - Google Patents

Speichervorrichtung

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Description

  • Die vorliegende Erfindung bezieht sich auf Festkörper- Speichereinrichtungen, inbesondere auf einmal programmierbare Nur-Lese-Speichereinrichtungs(OT-PROM)-Zellen, -Felder und Schaltungen, die dieselben enthalten, und Verfahren zur Programmierung und zum Lesen derartiger Felder.
  • In den letzten Jahren wurden zusammen mit der Entwicklung von Informations/Video-Industrien Medien und Vor- bzw. Einrichtungen zur Speicherung von Informationen ausgedehnt entwickelt. Von diesen Medien und Einrichtungen besitzen Speichereinrichtungen, wie beispielsweise dynamische Direktzugriffsspeichereinrichtungen bzw. DRAMs, statische Direktzugriffsspeichereinrichtungen bzw. SRAMs und dergleichen große Speicherkapazitäten, auch wenn sie eine kompakte, leichtgewichtige und Niedrigenergie-Struktur besitzen und hochgenaue Lese/Schreibvorgänge mit hoher Geschwindigkeit erlauben. Aus diesen Gründen werden diese Einrichtungen in Ausrüstungen auf zahlreichen Gebieten verwendet.
  • Auch erfuhr kürzlich eine Speichereinrichtung, eine sogenannte Flash-Speichereinrichtung, die programmierbar ist und Informationen halten kann, viel Aufmerksamkeit. Diese Speichereinrichtung übertrifft die DRAM auf dem Gebiet des Grads der Integration.
  • Andererseits wurde eine OT-PROM bzw. einmal programmierbare Nur-Lese-Speichereinrichtung, in die Informationen nur einmal geschrieben werden, in der japanischen Patent-Qffenlegungsschrift Nr. 62-188260 (Erfinder: Levi Gersburg (phonetisch)) und der japanischen Patent-Offenlegungsschrift Nr. 62-49651 (Erfinder: Brian E. Cook, Douglas P. Berlet (phonetisch)) vorgeschlagen. In der Anordnung der einmal programmierbaren Nur- Lese-Speichereinrichtung ist ein Verdrahtungsmetall in Reihe mit einer Hauptelektrode (der Source oder Drain eines Metall- Oxid-Halbleiter-Feldeffekt-Transistors bzw. MOSFET; dem Emitter eines Bipolartransistors) eines Transistors über eine a-Si Schicht verbunden. Durch Veränderung der a-Si Schicht von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands wird ein Speichervorgang erreicht.
  • Jedoch weist eine Speichereinrichtung, wie beispielsweise eine DRAM unter Verwendung eines Halbleiters die folgenden Probleme auf.
  • 1. Durch DRAMs und SRAMs dargestellte Halbleiter- Speichereinrichtungen leiden unter einer hohen Rate von Bausteinkostenerhöhung zusammen mit einer Erhöhung der Speicherkapazität und leiden auch unter höheren Bitkosten als die von Floppydisks bzw. Disketten, Magnetbändern und CD-ROMs. Aus diesen Gründen kann eine derartige Speichereinrichtung gegenwärtig nicht als ein Speichermedium mit hoher Speicherkapazität verwendet werden.
  • 2. Gegenwärtig ist die Speicherkapazität auch auf dem Forschungsniveau auf dem 256-Mbit Pegel und ist als ein Informationsvolumen für Bilder unzureichend.
  • 3. Wenn Informationen in einer DRAM oder SRAM gespeichert werden, müssen die DRAM oder SRAM mit einer Energieversorgungsspannung versorgt bleiben und es ist schwierig, sie bei tragbarer Ausrüstung zu verwenden. Unter diesen Umständen wird in einer derartigen Ausrüstung eine Einrichtung mit eingebauter Batterie verwendet.
  • Andererseits weist eine Flash-Speichereinrichtung, die eine DRAM im Integrationsgrad übertrifft, auch die folgenden Probleme auf.
  • 1. Da eine Ladung durch Injektion eines Ford-Nordheim(FN)- Tunnelstroms, heisser Elektronen oder dergleichen in ein Floating-Gate bzw. schwebendes Gate geschrieben oder daraus gelöscht wird, wird die Zuverlässigkeit einer Isolierschicht, die einem Ladungseingabe/-ausgabevorgang unterzogen wird, verschlechtert, wenn die Anzahl von Verwendungsanzahlen zunimmt.
  • 2. Die FN-Tunnelstromdichte J wird ausgedrückt durch:
  • J = αE²exp(-β/E)... (1)
  • wobei E das an die Isolierschicht anzulegende elektrische Feld und α und β Konstanten sind. Gemäß Gleichung (1) fließt ein großer Strom, wenn die elektrische Feldstärke groß ist. Wenn sich jedoch das Potential des schwebenden Gate verändert, nimmt der Strom exponentiell ab. Daher ist die Schreibe- oder Löschzeit pro Bit so lang wie ungefähr 100 us bis 10 ms, was eine schlechte Funktionsfähigkeit der Speichereinrichtung ergibt.
  • 3. Der FN-Tunnelstrom hängt stark von der Schichtqualität und Dicke der Isolierschicht ab und die richtige Schreibe- oder Löschzeit verändert sich zwischen Abtastungen und Bits unerwünscht. Aus diesem Grund werden in der Praxis, nach der Herstellung der Bausteine, die Bausteine in einem Untersuchungsvorgang in eine Vielzahl von Gruppen klassifiziert und werden mit Zeitabläufen betätigt, die für diese Gruppen geeignet sind. Somit ist die Belastung des Untersuchungsvorgang stark, was hohe Kosten verursacht.
  • 4. Wenn die Speicherkapazität zunimmt, nimmt der Bereich des schwebenden Gate ab. Aus diesem Grund nimmt die Kapazität des schwebenden Gate proportional ab und das Potential des schwebenden Gate verändert sich auch durch einen kleinen Leckstrom stark. Um eine gewünschte Kapazität sicherzustellen, ist daher eine bemerkenswerte Verringerung im Bereich des schwebenden Gate begrenzt und diese Begrenzung stört eine Zunahme der Kapazität.
  • Weiterhin ist die OT-PROM, in die Informationen nur einmal geschrieben werden können, dahingehend ausgezeichnet, daß der Zustand, nachdem Informationen geschrieben wurden, permanent ist. Jedoch erforderte eine Art von OT-PROM eine a-Si Schicht und einen Kontaktbereich zwischen der a-Si Schicht und eine Verdrahtungsschicht pro Bit. In einem Halbleitervorgang ist eine Erzeugung von Kontaktlöchern verglichen mit einer Erzeugung von Leitungsmustern schwierig zu erreichen. Auch wenn ein 0,8 um Regelvorgang verwendet wird, ist die Kontaktgröße in der 1 um²-Größenordnung, die ungefähr 20% größer als 0,8 um ist. Da die Verdrahtungsbreite größer als jedes Kontaktloch sein muß, kann der Bereich pro Bit nicht verringert werden. Aus diesen Gründen ist es schwierig, in den vorgeschlagenen Speichereinrichtungen eine große Speicherkapazität zu verwirklichen. Da in einem Schreibvorgang auch ein großer Strom durch die a-Si Schicht fließt, ist der Energieverbrauch hoch und es ist schwierig, eine derartige Speichereinrichtung bei einer tragbaren Ausrüstung anzuwenden.
  • Eine andere Art von OT-PROM ist in der Europäischen Patentanmeldung EP-A-0089457 beschrieben, in der eine PMOS-Transistor- Zelle mit einzelnem Gate offenbart ist, in der die Gate- Isolierschicht dünnere und dickere Teile benachbart der Drain bzw. der Source besitzt. Die Gate-Elektrode, der Kanal und der dünnere Teil der Gate-Isolierschicht benachbart zum Drain dient als eine Anti-Fuse bzw. Gegensicherung, die unwiderruflich von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands veränderbar ist.
  • Noch eine andere Art von OT-PROM ist in der veröffentlichten japanischen Patentanmeldung JP-A-51-147135 beschrieben. Die Hauptmerkmale der Speichereinrichtungszelle, eines Feldeffekttransistors (FET) mit doppelt isoliertem Gate sind im Oberbegriff von Anspruch 1 wiedergegeben. Im Fall dieser veröffentlichten Offenbarung ist jedoch die ausgebildete Gegensicherung durch das schwebende Gate, den Kanal und einen dünneren Teil der Schwebendes-Gate- bzw. schwebenden Gate-Isolierschicht an dem Sourceende des Kanals gebildet.
  • Die Speichereinrichtungszelle gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, daß:
  • Die Kapazität zwischen dem schwebenden Gate und dem Kanal größer ist als die Kapazität zwischen dem Steuer-Gate und dem schwebenden Gate und die Gegensicherung ist aus dem Steuer- Gate, der Steuer-Gate-Isolierschicht und dem schwebenden Gate gebildet.
  • Andere Gesichtspunkte der vorliegenden Erfindung enthalten die Speichereinrichtungsfelder, Schaltungen und Verfahren zur Programmierung und zum Lesen derartiger Felder wie in den anhängenden Ansprüchen dargelegt.
  • Soweit in den beanspruchten Feldern eine Gegensicherung in jeder Zelle am Schnitt jeder Wortleitung mit der Bitleitung ausgebildet ist, ist erwähnt, daß in IEEE Electron Device Letters, Vol. 13, Nr. 1, Januar 1992, Seiten 53-55, dem Artikel "A Sublithographic Antifuse Structure for Field Programmable Gate Array Applications" von Chen, K. L. et al. ein Matrix- verdrahtetes Feld von Gegensicherungen offenbart ist. Dort ist ein Gegensicherungsaufbau genau beschrieben.
  • Insoweit die beanspruchte Speichereinrichtungszelle ein Transistor mit einer Source, einer Drain, einem Kanal, einem isolierten schwebenden Gate und einem isolierten Steuer-Gate ist, wird erkannt, daß das US-Patent US-A-4,332,077 eine elektrisch löschbare Nur-Lese-Speichereinrichtung bzw. EEPROM mit derselben offenbart. In der dort beschriebenen Transistorzelle überlappt das Steuer-Gate mit sowohl einem Teil des schwebenden Gate als auch einem Teil des Kanals am Drainende davon. Die Kapazität zwischen dem schwebenden Gate und dem Kanal ist größer als die zwischen dem Steuer-Gate und dem schwebenden Gate. Die Speichereinrichtungszelle wird programmiert, indem eine Ladungsübertragung zwischen dem schwebenden Gate und dem Kanal durch ein Ford-Norheim-Tunneln verursacht wird. Die Steuer- Gate-Isolierschicht bleibt isolierend, wobei sie zu allen Zeiten einen Zustand hohen Widerstands besitzt. Dasselbe ist für die schwebendes Gate-Isolierschicht richtig.
  • Da ein Einschalt- bzw. ON-Strom eines Transistors nicht über eine Gegensicherung fließt, ungleich einer herkömmlichen Gegensicherungs-ROM, kann ein durch Wärme verursachter Funktionsfehler verhindert werden und eine hohe Zuverlässigkeit kann garantiert werden.
    • Kurzbeschreibung der Zeichnung
  • Es zeigen:
  • Fig. 1 ein Schaltbild der Schaltungsanordnung einer erfindungsgemäßen Speichereinrichtung,
  • Fig. 2 ein Zeitablaufdiagramm des Schreibvorgangs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 3 ein Zeitablaufdiagramm des Lesevorgangs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 4 eine Draufsicht eines Zellenteils gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • Figur en 5A und 5B Schnittansichten des Zellenteils gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • Figur en 6A bis 6D Schnittansichten der Vorgänge in dem Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung,
  • Figur en 7A und 7B Schnittansichten eines Zellenteils gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
  • Figur en 8A bis 8C Schnittansichten der Vorgänge in dem Herstellungsverfahren gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
  • Figur en 9A bis 9C jeweils eine Draufsicht und Schnittansichten eines Zellenteils gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 10 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 11 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 12 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 13 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 14 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 15 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 16 eine perspektivische Ansicht eines Vorgangs in dem Herstellungsverfahren gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 17 ein Schaltbild einer äquivalenten Schaltung eines Zellenteils gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 18 eine Draufsicht des Zellenteils gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 19 eine Schnittansicht des Zellenteils gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 20 eine Schnittansicht des Zellenteils gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 21 eine Schnittansicht des Zellenteils gemäß dem vierten Ausführungsbeispiel gemäß der vorliegenden Erfindung,
  • Fig. 22 ein Schaltbild einer äquivalenten Schaltung gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 23 ein Blockschaltbild eines Systems bei Anwendung bei einer PC-Karte gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung und
  • Fig. 24 eine perspektivische Ansicht einer Speichereinrichtung gemäß dem siebenten Ausführungsbeispiel der vorliegenden Erfindung.
    • Genaue Beschreibung der bevorzugten Ausführungsbeispiele
  • Gemäß einem bevorzugten Gesichtspunkt der vorliegenden Erfindung sind Source- und Drain-Halbleiterbereiche eines zweiten Leitfähigkeittyps an jedem Ende eines Kanal-Halbleiterbereichs eines ersten Leitfähigkeitstyps gebildet und eine Gate- Elektrodenstruktur ist über dem Kanalbereich gebildet. Weiterhin ist die Gate-Elektrode entworfen, daß sie eine Struktur mit zwei geschichteten Gate-Elektroden besitzt, nämlich einem Floating-Gate bzw. schwebenden Gate und einem Steuer-Gate. Zusätzlich werden durch Verwendung des Unterschieds zwischen den Widerständen zwischen den geschichteten Gate-Elektroden Informationen gespeichert.
  • Wenn die Transistoren in einer Matrix angeordnet sind, wie erforderlich, kann eine Speichereinrichtung mit großer Kapazität verwirklicht werden.
  • Wie später beschrieben wird, kann durch Verbesserung der Struktur des Transistors, der Struktur der geschichteten Gate- Elektrode und dergleichen die Einrichtungsleistung weiter verbessert werden.
  • Die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die Zeichnung genau beschrieben.
    • (Erstes Ausführungsbeispiel)
  • Fig. 1 zeigt eine äquivalente Schaltung von fundamentalen Blöcken einer Speichereinrichtung gemäß der vorliegenden Erfindung. Die in Fig. 1 gezeigte Schaltung besitzt Speichereinrichtungszellen 11, 12, 13, 14, 21, 22, 23, 24, 31, 32, 33, 34, 41, 42, 43 und 44 und dieses Ausführungsbeispiel veranschaulicht der Einfachheit halber eine 4 · 4 Zellen-Struktur (es ist zu beachten, daß die genaue Struktur jeder Zelle nachstehend genauer beschrieben wird).
  • Jede Speichereinrichtungszelle besitzt ein Steuer-Gate 1 (das als ein schwebendes Gate 2 dient), einen Kanal 3, der als eine Quelle oder Insel definiert ist, eine Source 5 und eine Drain 6, die somit einen doppelt isolierten Gate- Feldeffekttransistor bzw. Gate-FET bilden. Die Steuer-Gates der Speichereinrichtungszellen jeder Reihe sind über eine Wortleitung 4 verbunden. Die Sources und Drains der Zellen sind miteinander in Einheiten von Spalten in Reihen verbunden. Diese Zellen sind mit einer Spaltendekodiereinrichtung 7 als eine Einrichtung zur Auswahl jeder Schreib-Bitleitung, einer Reihenansteuereinrichtung 9 zur Ansteuerung jeder Wortleitung, einer Reihendekodiereinrichtung 10 zur Auswahl jeder Wortleitung, einer Leseverstärkereinrichtung 15 und einer Trennverstärkereinrichtung 16 verbunden. Spaltenadressenpufferspeichereinrichtungen 17 und 18 führen Adresseingaben 20 zu den Spaltendekodiereinrichtungen 7 und 8 zu. Schalter SW1 bis SW13 umfassen Metall-Oxid-Halbleiter-Feldeffekttransistoren bzw. MOSFETs. Von diesen Schaltern sind die Schalter SW9, SW10, SW12 und SW13 durch Impulse φ1, φ2, φ3, 44 und φ5 Ein/Ausgesteuert. Die Schaltung empfängt ein Reihenadressstrobe- bzw. -taktsignal ( ) 26, ein Spaltenadressstrobe- bzw. -taktsignal ( ) 27, ein Schreibfreigabesignal ( ) 28 und ein Eingabedatensignal (DIN) 29 und gibt ein Ausgabedatensignal (DOUT) 30 aus. Es ist zu beachten, daß , und in Fig. 1 gezeigt sind.
  • Die Funktion dieser Speichereinrichtung wird nachstehend beschrieben. In dieser Einrichtung werden zwei verschiedene Adresssignale zeitgemultiplext von einem einzelnen Eingabeanschluß eingegeben. Nach der Bestimmung der Spaltenadresse ändert sich das -Signal 27 von einem hohen Pegel auf einen niedrigen Pegel, um die Spaltenadresse in dem Baustein zu holen. Nach der Bestimmung der Reihenadresse ändert sich das -Signal 26 von einem hohen Pegel auf einen niedrigen Pegel, um die Reihenadresse in dem Baustein zu holen. Mit dieser Steuerung kann die Anzahl von Adressanschlüssen halbiert werden. Ob der Baustein in einer Lese- oder Schreibbetriebsart ist, wird abhängig von einem hohen oder niedrigen Pegel des -Signals 28 bestimmt.
  • In der Lesebetriebsart werden nach einem Ablauf eines vorbestimmten Zeitraums seit der Änderung in dem -Signal bedeutende Ausgabedaten von einem DOUT-Anschluß 30 erhalten. In der Schreibbetriebsart werden Daten von einem DIN-Anschluß 29 geschrieben.
  • Der Schreibvorgang wird nachstehend unter Bezugnahme auf das in Fig. 2 gezeigte Ablaufdiagramm genau beschrieben. Die Energieversorgungsspannung dieses Bausteins wird auf 3,3 V eingestellt, um einen niedrigen Energieverbrauch zu erreichen. In Fig. 2 stellen CG1, CG2, CG3 und CG4 die ersten, zweiten, dritten und vierten Wortleitungspotentiale in Fig. 1 dar. Auch stellen BL1, BL2, BL3 und BL4 die jeweils in die Schalter SW5 bis SW8 als n-MOSFETs eingegebenen Impulse dar. Fig. 2 veranschaulicht Impulse, die erzeugt werden, wenn Informationen in die Zelle 21 in der Speichereinrichtung gemäß diesem Ausführungsbeispiel geschrieben werden. Vor dem Schreibvorgang setzt die Spaltendekodiereinrichtung-1 8 jeweils die Impulse BL1, BL2, BL3 und BL4 auf einen hohen Pegel, niedrigen Pegel, niedrigen Pegel und niedrigen Pegel, wodurch der Schalter SW5 in einen Ein-Zustand gesetzt wird und andere Schalter SW6, SW7 und SW8 in einen Aus-Zustand gesetzt werden. In diesem Zustand wird das Quellenpotential der ersten Spalte mit einer Schreibzielzelle auf dem Masse- bzw. GND-Pegel, wie der Bezugsspannung auf niedrigem Potential, gehalten und die Quellenpotentiale der verbleibenden zweiten bis vierten Spalten werden in den Floating- bzw. schwebenden Zustand gesetzt.
  • Andererseits umfassen die Schalter SW9, SW10, SW11, SW12 und SW13 auch n-Typ MOSFETs und Impulse φ1, φ2, φ3, φ4 und φ5 werden jeweils auf einen niedrigen Pegel, hohen Pegel, hohen Pegel, hohen Pegel und niedrigen Pegel gesetzt, wie in Fig. 2 gezeigt. Die Schalter SW1 bis SW4 umfassen p-Typ MOSFETs und alle Impulse von der Spaltendekodiereinrichtung-2 7 werden auf einen niedrigen Pegel gesetzt, wodurch die Source- und Drain- Potentiale der jeweiligen Zellen auf dem Masse- bzw. GND- Potential, wie der Bezugsspannung mit niedrigem Potential gehalten werden.
  • Dann legt die Reihenansteuereinrichtung 9 einen Impuls mit einer Amplitude von 10 V nur an eine Wortleitung an, die mit der Schreibzielzelle 21 verbunden ist. Obwohl die Energieversorgungsspannung 3,3 V beträgt, kann in diesem Fall, da kein Strom fließt, durch eine Spannungserhöhungsschaltung in dem Baustein einfach eine hohe Spannung erzeugt werden. Bei einem Anlegen dieses Schreibimpulses wird eine Vorspannung von ungefähr 6,6 V über das Steuer-Gate 1 und das schwebende Gate 2 der Zelle 21 angelegt und der Widerstand zwischen dem Steuer- Gate 1 und dem schwebenden Gate 2 verändert sich von einem Zustand hohen Widerstands in einigen zehn ns in einen Zustand niedrigen Widerstands, wodurch der Schreibvorgang vervollständigt wird. Auch wenn der vorstehend erwähnte Impuls über das Steuer-Gate und das schwebende Gate jeder der Zellen 22, 23 und 24 angelegt wird, die mit derselben Wortleitung verbunden sind, bleibt der Widerstand zwischen dem Steuer-Gate und dem schwebenden Gate jeder Zelle in einem Zustand hohen Widerstands, da nur eine Vorspannung so niedrig wie 0,1 bis 0.5 V über diese Gates angelegt wird. Aus diesem Grund werden in diese Zellen keine Informationen geschrieben. Dies ist, da die Spannung hauptsächlich an die Well bzw. Senke und das Substrat angelegt wird und nicht über das Steuer-Gate und das schwebende Gate angelegt wird, da die Schalter SW6 bis SW8 in einen AUS-Zustand gesetzt sind, und die Well- bzw. Senkenpotentiale der zweiten, dritten und vierten Spalten werden in einen schwebenden Zustand gesetzt, wie vorstehend beschrieben. Nach der Vervollständigung des Schreibvorgangs wird das Wortleitungspotential auf 0 V zurückgesetzt, wie in Fig. 2 durch CG2 angezeigt.
  • Wie vorstehend beschrieben, ist die Speichereinrichtung gemäß der vorliegenden Erfindung neu, da die Gate-Struktur des Transistors, die in jeder Zelle ausgebildet ist, eine gestapelte Struktur eines schwebenden Gate und eines Steuer-Gate besitzt, und die Speichereinrichtung den Schreibvorgang durch Veränderung des Widerstands zwischen dem schwebenden Gate und dem Steuer-Gate (auf einen niedrigen Widerstand) erreicht, indem ein Impuls an das Steuer-Gate angelegt wird.
  • Der Lesevorgang gemäß der vorliegenden Erfindung wird nächstehend unter Bezugnahme auf das in Fig. 3 gezeigte Zeitablaufdiagramm beschrieben. Es wird angenommen, daß die Transistoren, die die jeweiligen Zellen bilden, p-Typ MOSFETs sind und ihr Schwellenwert wird auf -1,8 V gesetzt. In diesem Ausführungsbeispiel wird angenommen, daß jeder Zellenteil ein p-Typ MOSFET ist, aber es kann ein n-Typ MOSFET sein.
  • Angenommen, daß eine dem Lesevorgang zu unterziehende Spalte die erste Spalte in Fig. 1 ist, wurden Informationen bereits nur in die Zelle 21 in dieser Spalte geschrieben und es wurden keine Informationen in andere Zellen 11, 31 und 41 geschrieben.
  • Um Informationen aus der ersten Spalte auszulesen, legt die Spaltendekodiereinrichtung-2 7 Impulse zur Einstellung des Transistors nur des Schalters SW1 in einen EIN-Zustand an und setzt die Transistoren anderer Schalter SW2, SW3 und SW4 in einen AUS-Zustand zu den Gates der Schalter. Im Lesevorgang werden die Schalter SW12, SW13 und SW5 in AUS-, EIN- und EIN- Zustände gesetzt, so daß das Senkenpotential der dem Lesevorgang zu unterziehenden Spalte auf dem höchsten Potential fixiert ist, wenn der Zellentransistor ein PMOS ist. Unnötig, zu sagen, wenn der Zellentransistor ein NMOS ist, ist das feste Senkenpotential das niedrigste Potential.
  • Zuerst wird der Impuls φ1 auf einen hohen Pegel gesetzt, um die Source-Drain-Pfade der Zellen 11, 21, 31 und 41 auf einen Vcc- Pegel vorzuladen. Dieser Vorgang kann erreicht werden, wenn alle Wortleitungen auf 0 V gesetzt sind und die p-Typ MOSFETs der jeweiligen Zellen in einen EIN-Zustand gesetzt sind. Der Impuls φ1 wird auf einen niedrigen Pegel gesetzt und ein Impuls CG1 mit einer Amplitude von 3,3 V wird an eine mit der Zelle 11 verbundene Wortleitung angelegt, wie in Fig. 3 gezeigt, um Informationen aus der Zelle 11 auszulesen. Da keine Informationen in die Zelle 11 geschrieben sind, beträgt das schebende Potential 1,1 V, das durch Teilen der Kapazitäten des Steuer- Gates und des schwebenden Gates der Zelle bestimmt ist. Wie vorstehend beschrieben, wird der Schwellenwert des p-Typ MOS- FET gemäß diesem Ausführungsbeispiel auf -1,8 V gesetzt und, auch wenn der vorstehend erwähnte Impuls angelegt wird, bleibt der p-Typ MOSFET der Zelle 11 in einem EIN-Zustand. Wenn der Impuls φ3 angelegt wird, nimmt daher die Ausgabe von der Leseverstärkereinrichtung 15 ab, wie durch 35 in Fig. 3 gezeigt, da alle p-Typ MOSFETs der ersten Spalte in einem EIN-Zustand sind, und es wird bestimmt, daß keine Informationen in die Zelle 11 geschrieben sind. Als nächstes wird der Impuls φ1 wieder angelegt, um die Zellen vorzuladen, und danach wird der Impuls CG2 auf einen hohen Pegel gesetzt, um Informationen aus der Zelle 21 auszulesen. Da der Impuls eine Amplitude von 3,3 V besitzt und bereits Informationen in die Zelle 21 geschrieben wurden, sind das Steuer-Gate und das schwebende Gate der Zelle 21 miteinander in einem Zustand niedrigen Widerstands verbunden und der Impuls von 3,3 V wird direkt an die Zelle 21 angelegt. Daher wird der p-MOSFET der Zelle 21 in einen AUS- Zustand gesetzt. Als Ergebnis wird, auch wenn der Impuls φ3 angelegt wird, die Leseverstärkereinrichtungsausgabe auf einem hohen Pegel gehalten, wie durch 36 in Fig. 3 angezeigt, und es wird bestimmt, daß Informationen in die Zelle 21 geschrieben sind. Durch Wiederholung desselben Vorgangs sind die Ausgaben von den Zellen 31 und 41 auf einem niedrigen Pegel, wie durch 37 und 38 in Fig. 3 gezeigt, und es sind keine Informationen in diese Zellen geschrieben.
  • Nach dem Lesevorgang werden die Impulse φ2, φ3 und φ4 auf einen hohen Pegel gesetzt und die Impulse φ1 und φ5 werden auf einen niedrigen Pegel gesetzt, wodurch nicht nur die Steuer-Gates der Zellen, sondern auch die Sources, Drains und die Senken von ihnen auf 0 V sind. Mit diesem Vorgang wird das schwebendes Gate-Potential stabil auf 0 V als einem Anfangszustand zurückgesetzt, wodurch ein Funktionsfehler verhindert wird. Genauer, in einem Standby-Zustand sind alle Sources, Drains, Steuer-Gates und Senken auf 0 V und, auch wenn ein kleiner Leckstrom durch das schwebende Gate fließt, wird das Gate immer automatisch auf 0 V zurückgesetzt, wodurch die Funktion stabilisiert wird.
  • Es ist zu beachten, daß ein stabilerer Schreibvorgang sichergestellt wird, wenn die folgenden Beziehungen erfüllt sind:
  • wobei VBD die Spannung über das schwebende Gate 2 und das Steuer-Gate 1 ist, wenn sich der Widerstand zwischen ihnen von einem Zustand hohen Widerstands zu einem Zustand niedrigen Widerstands verändert, Vth der Schwellenwert des MOSFET ist, CFG die zwischen dem schwebenden Gate 2 und dem Source/Drain- Bereich und dem Senkenbereich des MOSFET gebildete Kapazität ist, CCG die zwischen dem schwebenden Gate 2 und dem Steuer- Gate 1 gebildete Kapazität ist und V&sub1; und V&sub2; die jeweils in den Schreib- und Lese-Betriebsarten an das Steuer-Gate anzulegenden Spannungen sind.
  • Fig. 4 ist eine Draufsicht auf den Speichereinrichtungszellenteil gemäß der vorliegenden Erfindung. Der Zellenteil umfaßt Wortleitungen 51, 52 und 53, die aus Poly-Si und W- Vielfachseiten, p&spplus;-Typ Schichten 54 und 55 bestehen, die die Sources und Drains der p-Typ MOSFETs bilden, schwebende Gates 56 und 57, die aus Poly-Si bestehen und Kanalteile 58 der p- Typ MOSFETs. Die Figur en 5A und 5B zeigen jeweils einen X&sub1;-X&sub1;'- Abschnitt und einen Y&sub1;-Y&sub1;'-Abschnitt gemäß Fig. 4. Dieselben Bezugszahlen in den Figur en 5A und 5B bezeichnen dieselben Teile wie in Fig. 4 und eine genaue Beschreibung davon wird weggelassen.
  • Eine Gateisolierschicht 59 für die p-Typ MOSFETs besteht bevorzugterweise aus: einer Kombination einer Nitridschicht und einer thermischen Oxidschicht aus Si oder einer durch Lp-CVD gebildeten Oxidschicht, um eine große Kapazität zu erreichen, einer thermischen in einer Atmosphäre von O&sub2;, NH&sub3; und N&sub2;O oder Ta&sub2;O&sub5; gebildeten Oxynitridschicht mit einer hohen Dielektrizitätskonstante. In diesem Ausführungsbeispiel wurde eine 10 nm (100-Å) dicke Schicht mit einer effektiven Dielektrizitätskonstante von 5 durch Kombination einer Oxidschicht und einer Nitridschicht gebildet und wurde als die Isolierschicht verwendet.
  • Der Zellenteil umfaßt auch ein p-Typ Substrat 60 und eine unter der n-Typ Senke gebildete n&spplus;-Typ Schicht 63 mit hoher Konzentration. Wenn die Anzahl von in Reihe miteinander zu verbindenden p-Typ MOSFETs klein ist, wenn der Widerstand des n- Typ Kanals ausreichend ist, ist die n&spplus;-Typ Schicht 63 nicht immer erforderlich. Eine Isolierschicht 61 ist zwischen dem schwebenden Gate und dem Steuer-Gate gebildet. In diesem Ausführungsbeispiel ist eine 5 nm (50-Å) dicke Poly-Si-Schicht durch thermische Oxidation des schwebenden Gate gebildet, um als die Isolierschicht 61 zu dienen. Bei dieser Struktur ist die Kapazität pro Einheitsbereich zwischen dem Steuer-Gate und dem schwebenden Gate (um 1,5 mal) höher als die zwischen dem schwebenden Gate und der unteren Si-Schicht. Wie jedoch aus den Figur en 4 bis 5B ersichtlich, ist das schwebende Gate gebildet, um einen Bereich aufzuweisen, der größer als der überlappende Bereich des Steuer-Gate und des schwebenden Gate ist, und die praktische Kapazität zwischen dem schwebenden Gate und der darunter liegenden Si-Schicht wird größer eingestellt als die zwischen dem Steuer-Gate und dem schwebenden Gate. Somit wird eine gewünschte Spannung über das Steuer-Gate und das schwebende Gate bei Anlegen eines Schreibimpulses angelegt.
  • Das Verfahren zur Herstellung der Struktur gemäß der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figur en 6A bis 6D beschrieben. Es ist zu beachten, daß dieselben Bezugszahlen in den Figur en 6A bis 6D dieselben Teile wie in den Figur en 4 bis 5B bezeichnen.
  • Als das p-Typ Si-Substrat 60 kann ein Substrat mit einer Störstellenkonzentration von 10¹&sup4; bis 10¹&sup7; cm&supmin;³ verwendet werden. In diesem Fall ist unter Berücksichtigung der Breite den aufzuteilenden Senken und der in jeder Senke gebildeten Kapazität ein Substrat mit einer Störstellenkonzentration von 10¹&sup6; cm&supmin;³ bevorzugt. Wie in Fig. 6A gezeigt, ist eine Feldoxidschicht 64 für eine Elementisolation durch ein auswählendes Oxidations- oder modifiziertes auswählendes Oxidationsverfahren gebildet (wenn eine Si-Schicht oxidiert wird, nachdem ein Graben in der Si-Schicht gebildet ist, wo eine Feldoxidschicht durch Ätzen zu formen ist, wird der Bird's Peak bzw. Vogelschnabel wird geschmälert und die Isolationsbreite kann verringert werden). Danach wird ein Mit-Muster-Versehen zur Bildung der n-Typ Senke 58 durchgeführt und eine Senke mit einer Störstellenkonzentration von ungefähr 2 bis 7 mal der Substratkonzentration wird durch Ionenimplantation gebildet. In diesem Fall ist, um die Haltespannung zwischen benachbarten n-Typ Senken sicherzustellen, die Tiefe der Senke auf einem Pegel mit dem Pegel des tiefsten Teils der Feldoxidschicht 64, d. h. die Senke ist bedeutend flacher als eine herkömmliche. Im nächsten Schritt wird, wie in Fig. 6B gezeigt, eine 8,5 nm (85-Å) dicke thermische Oxidschicht durch Naßoxidation bei 750ºC bis 1.100ºC gebildet und einer Wärmebehandlung in einer NH&sub3;-Atmosphäre bei 950ºC bis 1.100ºC für 90 Sekunden und in einer O&sub2;- oder N&sub2;O- Atmosphäre bei 1.150ºC für 90 Sekunden unterzogen, wodurch im wesentlichen eine SiON-Schicht mit einer Dicke von ungefähr 10 nm (100Å) gebildet wird. Dann werden 400 nm (4.000-Å) dicke Poly-Si-Schichten 57 und 66 als die erste Schicht durch Lp-CVD gebildet und einer Ionenimplantation und einem Ausheilen unterzogen, um eine Verunreinigung in die Poly-Si-Schichten zu dotieren. Danach werden n&spplus;-Typ-Schichten 65, die als die Source und Drain des n-Typ-MOSFET dienen, und p&spplus;-Typ-Schichten 54, die als die Source und Drain des p-Typ-MOSFET dienen, gebildet. Um elektrische Felder in den Source- und Drain-Anschlüssen bei Miniaturisierung zu entspannen, besitzen die n- und p-MOSFETs bevorzugterweise bei Vorgängen mit niedriger Temperatur gebildete LDD- bzw. GOLD-Strukturen.
  • Nachfolgend wird, wie in Fig. 6B gezeigt, die auf der Poly-Si- Oberfläche gebildete Oxidschicht unter Verwendung eines verdünnten Fluorwasserstoff abgelöst. Nach dem Ablösen wird eine chemische Oxidschicht mit einer Dicke von ungefähr 1 nm (10Å) bis 5 nm (50Å) in reinem Wasser unter Beifügung von Ozon (O&sub3;), einer Säure (H&sub2;SO&sub4;, HCl) unter Beifügung von Wasserstoffperoxidwasser oder Alkali (NH&sub4;OH) gebildet und einer Wärmebehandlung in einer Ar- oder N&sub2;-Atmosphäre hoher Reinheit bei 500ºC bis 600ºC für 30 Minuten unterzogen. Wenn die Dicke der Oxidschicht leicht erhöht werden soll, wird auch eine O&sub2;-Atmosphäre gemischt. Mit diesem Vorgang wird eine sehr dünne Oxidschicht gebildet, obwohl sie eine Dicke verschieden von der durch eine Verunreinigung in der Poly-Si-Oberfläche der ersten Schicht gebildeten besitzt. Auf diesem Wafer wird wieder eine Poly-Si- Schicht als die zweite Schicht durch Lp-CVD gebildet. Dann wird eine Verunreinigung auf dieselbe Weise wie in dem vorhergehenden Vorgang dotiert und die sich ergebende Struktur wird mit Muster versehen, um die Wortleitungen 51 zu bilden. Wenn die Wortleitungslänge groß ist, ist eine W-Vielfachseite oder dergleichen bevorzugterweise verwendet, um einen niedrigen Widerstand zu erreichen. Schließlich werden, wie in den Figur en 6C und 6D gezeigt ist, eine Isolierzwischenschicht 70, wie beispielsweise BPSG, ein Kontakt 67, eine Metallverdrahtungsleitung 68, eine Passivierungsschicht wie in einem herkömmlichen LSI-Vorgang gebildet und die sich ergebende Struktur wird mit einem Muster versehen, um einen Anschlußteil 69 zu bilden, wodurch der Herstellungsvorgang gemäß diesem Ausführungsbeispiel vervollständigt wird. Die Anzahl von zur Bildung der Struktur gemäß diesem Ausführungsbeispiel verwendeten Masken beträgt die Hälfte oder weniger als für die Herstellung von herkömmlichen Speichereinrichtungen, wie beispielsweise DRAMs, SRAMs, Flash-E²PROMs und dergleichen erforderlich. Daher wird nicht nur der Bereich pro Bit verringert, sondern die Verfahren sind auch sehr einfach, was eine hohe Güte und niedrige Kosten ergibt. Bei der Beschreibung des Herstellungsverfahrens gemäß dieser Struktur wurde eine einzelne Senkenstruktur veranschaulicht. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Das Verfahren gemäß der vorliegenden Erfindung ist in einigen Fällen auch für eine Doppel-Senken-Struktur einschließlich n- und p-Typ-Senken, eine mit einer Kanalstopschicht in einem Isolierteil gebildete Struktur und eine eine Trenchisolierung anpassende Struktur wirkungsvoll.
  • In dieser Struktur wird als die Isolierschicht zwischen den ersten und zweiten Poly-Si-Schichten die chemische Oxidschicht bei einer niedrigen Temperatur (500ºC bis 600ºC) ausgeheilt, um eine Schicht zu bilden, die eine Haltespannung von ungefähr der Hälfte oder weniger als die einer thermischen Oxidschicht aus großem Si besitzt und nur unter geringer Veränderung leidet. Wenn eine Sauerstoff-Ionenimplantationsschicht auf der Oberfläche der ersten Poly-Si-Schicht gebildet wird, wird in diesem Fall eine Oxidschicht mit einer Defektschicht mit Sauerstoff erhalten und die Haltespannung wird mit hoher Steuerbarkeit erniedrigt. In diesem Fall kann anstelle einer chemischen Oxidschicht eine thermische Oxidschicht mit einer Dicke von ungefähr 10 nm (100Å) gebildet werden, um eine gewünschte Haltespannung sicherzustellen, und die Kapazität kann verringert werden, wenn die Schichtdicke erhöht werden kann.
  • Wie vorstehend beschrieben, besitzt eine Speichereinrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung die folgenden Vorteile:
  • 1) Die Speichereinrichtungsstruktur ist einfach und der Bereich eines Zellenteils wird nur durch die Wortleitung und die Musterbildungsgenauigkeit einer aktiven Si-Schicht bestimmt. Da der Bereich pro Zelle gleich oder kleiner als der einer herkömmlichen Speichereinrichtung ohne Bildung eines Kontakts ist, können daher die Bitkosten gesenkt werden,
  • 2) Die Anzahl von zur Bildung dieser Struktur erforderlichen Masken beträgt die Hälfte der für DRAMs, SRAMs, Flash-RAMs und dergleichen, wodurch eine weitere Kostenverringerung erreicht wird. Da die Vorgänge einfach sind, treten auch Probleme mit Staub und Musterfehler kaum auf, wodurch die Güte verbessert wird.
  • 3) Der Schreibvorgang wird durch einen Zusammenbruch der Isolierschicht zwischen den ersten und zweiten Poly-Si- Schichten erreicht. Da die Haltespannung der Poly-Si- Oxidschicht aufgrund der Anwesenheit der C-Si-Oxidschicht niedrig ist und die Haltespannung stabil auf einen gewünschten Wert mit hoher Steuerbarkeit bei Kombination mit einer neuen Prozeßtechnik, wie beispielsweise einem chemischen Oxidationsverfahren oder ein Sauerstoffdotierungsverfahren, eingestellt werden kann, treten Schreibfehler kaum auf.
  • 4) Geschriebene Informationen sind permanent. Daher ist weder eine mit einer Speichereinrichtung zu verbindende Spannungsversorgung noch ein komplizierter Vorgang, wie beispielsweise ein Auffrischvorgang, erforderlich.
  • 5) Die Schreibzeit ist sehr kurz, einige 10 ns oder weniger.
  • 6) Da die Lese- und Schreibzustände nicht so stark von Umgebungsbedingungen anhängen (Flash-Speichereinrichtungen, DRAMs und dergleichen hängen stark von einem Leckstrom ab), können Anwendungsveränderungen ausgedehnt ausgeforscht werden.
    • (Zweites Ausführungsbeispiel)
  • Das zweite Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figur en 7A bis 8C beschrieben. Ein Si-Wafer wurde als das Substrat des ersten Ausführungsbeispiels verwendet, während in dem zweiten Ausführungsbeispiel ein SOI-Substrat verwendet wurde. Die Figur en 7A und 7B zeigen abschnittsweise Strukturen (entsprechend den Figur en 5A und 5B) eines Speichereinrichtungszellenteils und die Figur en 8A bis 8C zeigen das Herstellungsverfahren. Es ist zu beachten, daß dieselben Bezugszahlen in den Figur en 7A bis 8C dieselben Teile bezeichnen wie in den Figur en 4 bis 6D, die das erste Ausführungsbeispiel zeigen, und eine genaue Beschreibung davon wird weggelassen. Ein SOI-Substrat 71 kann einen SOI-Wafer hoher Qualität verwenden, wie beispielsweise SIMOX, einen laminierten SOI-Wafer, einen SOI-Wafer, der durch Laminierung hergestellt ist, auf einem Wafer mit einer Isolierschichtoberfläche, einen Wafer, der durch Bildung einer porösen Schicht auf einer Si-Oberfläche gebildet ist, und durch Bildung einer Epitaxieschicht auf der porösen Oberfläche gebildet ist und dergleichen. Der Leitfähigkeitstyp des Substrats kann entweder n- oder p-Leitfähigkeitstyp sein, so lange die Vorspannung des Substrats gesteuert wird, daß sie keinen über eine SOI-Oxidschicht 72 gebildeten parasitären MOS- Transistor einschaltet (einen MOS-Transistor, der gebildet ist, wenn die Oxidschicht 72 als eine Gate-Isolierschicht betrachtet wird). Transistoren in dem Zellenteil werden in einem Inselmuster isoliert, wie durch 76 in Fig. 7A angezeigt.
  • Bei dieser Struktur kann eine Isolationsbreite 73 in einer Richtung parallel zu den Wortleitungen kleiner sein als die unter Verwendung einer herkömmlichen auswählenden Oxidation oder einer modifizierten auswählenden Oxidation erhaltene und der Bereich pro Bit kann weiter verringert werden. Aus diesem Grund kann die Bausteingröße weiter verringert werden, wodurch niedrige Kosten und eine hohe Güte erreicht werden.
  • Benachbarte Senken sind durch eine Isolierschicht vollständig isoliert und die Funktion kann stabilisiert werden.
  • Wie aus den Figur en 7A und 7B ersichtlich, wird eine Stufe zwischen benachbarten Zellen unerwünscht groß, da ein Kanalteil 76 und ein schwebendes Gate-Teil 56 eines TFTs bzw. Dünnschichttransistors in dem Zellenteil vertikal geschichtet sind. Aus diesem Grund wird eine Isolierschicht 74 zur Planarisierung zwischen benachbarten Zellen gebildet, so daß Wortleitungen flach gebildet werden können.
  • Da die Isolierschicht unter der Senke gebildet ist, kann in der Struktur gemäß dem zweiten Ausführungsbeispiel die Kapazität der Senke kleiner als die sein, die erhalten wird, wenn ein großes Substrat verwendet wird. Als ein Ergebnis kann in der Schreibbetriebsart die Spannung zwischen dem Steuer-Gate und dem schwebenden Gate für ein Nicht-Schreib-Bit verringert werden, Schreibfehler treten kaum auf und der Rand des Strukturvorgangs kann verbreitert werden.
  • Das Herstellungsverfahren gemäß dem zweiten Ausführungsbeispiel gemäß der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figur en 8A bis 8C beschrieben. Nach der Bildung von n-Typ Senken 77 und p-Typ Senken 78 in entsprechenden Bereichen auf dem SOI-Substrat 71 werden Regionen 79 und 80, in denen n- und p-Typ-MOSFETs herzustellen sind, mit Muster versehen. Dann werden die erste Poly-Si-Schicht und die Sources und Drains der n- und p-Typ-MOSFETs denselben Vorgängen wie in dem ersten Ausführungsbeispiel folgend gebildet. Danach wird eine TEOS-Isolierschicht gebildet und zurückgeätzt, um die oberen Teile von höchsten schwebenden Gates 57 freizulegen. Danach wird die Oxidschicht auf der Oberfläche der ersten Poly-Si-Schicht zeitweise unter Verwendung eines verdünnten Fluorwasserstoffs entfernt und es wird eine dünne Isolierschicht auf der Oberfläche durch chemische Oxidation oder thermische Niedrig-Temperatur-Oxidation gebildet, wodurch Wortleitungen 51 gebildet werden. Somit wird eine planarisierte Struktur erhalten und, auch wenn die Mustergröße einer oberen Metall-Verdrahtungsleitung 68 verringert wird, wird hohe Güte erhalten.
    • (Drittes Ausführungsbeispiel)
  • Das dritte Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figur en 9A bis 9C beschrieben.
  • Fig. 9A ist eine Draufsicht auf eine Speichereinrichtungszelle, Fig. 9B zeigt einen X&sub2;X&sub2;'-Abschnitt dieser Draufsicht und Fig. 9C einen Y&sub2;Y&sub2;'-Abschnitt dieser Draufsicht. Der in den Figur en 9A bis 9C gezeigte Speichereinrichtungszellenteil umfaßt Wortleitungen 91, 92 und 93, p&spplus;-Typ Diffusionsschichten 94 und 95, die als die Sources und Drains von p-Typ MOSFETs dienen, die NICHT-UND- bzw. NAND-verbunden sind, schwebende Gates 96 und 97 der MOSFETs, n-Typ Senkenschichten 98 und 99 der MOSFETs, ein p-Typ Substrat 81, buried bzw. beerdigte n&spplus;-Typ Schichten 82 und 83, eine Metallschicht 101 (z. B. eine Ta- basierte Metallschicht (Ta, TaN)), die auf der Oberfläche jedes schwebenden Gate gebildet ist, und eine Isolierschicht 102 einschließlich dem Metall. Wie aus den Figur en 9B und 9C ersichtlich, haben das schwebende Gate 96 und 97 gegenüberliegende Teile, die die Senkenschichten 98 bzw. 99 dazwischen aufeinander schichten.
  • Das ausstehende Merkmal dieser Struktur ist verglichen mit den ersten und zweiten Ausführungsbeispielen, daß die schwebenden Gates 96 und 97 gebildet sind, eine kleine zweidimensionale Größe zu besitzen, um den Zellenbereich pro Bit in der Praxis weiter zu verringern und dieser Struktur ist für eine hohe Integration geeignet. Der Grund, aus dem diese Struktur verwirklicht wird, ist der, daß die Transistoren in dem Zellenteil dreidimensionale Strukturen besitzen, wie in Fig. 9B gezeigt, und die schwebendes Gate-Kapazität kann erhöht werden, indem nicht nur obere Teile 103 der Transistoren verwendet werden, sondern auch Seitenwandteile 104.
  • Das zweite Merkmal des dritten Ausführungsbeispiels wird nachstehend beschrieben.
  • Diese Struktur führt einen SOI-Vorgang unähnlich einem herkömmlichen großen FET durch, da die Kanalteile 98 und 99 durch die parallelen schwebenden Gates 96 und 97 gesteuert werden. Da die effektive Trägerbeweglichkeit hoch ist, kann somit ein Lesevorgang mit hoher Geschwindigkeit erreicht werden. Zusätzlich kann ein Kurzkanaleffekt, der bei Miniaturisierung der Transistoren auftritt, unterdrückt werden und eine kompakte Struktur kann einfach verwirklicht werden. Dies ist, da die Kanäle durch die zweiseitigen Gates gesteuert werden, es wird kaum ein hohes elektrisches Feld angelegt und das Potential kann gesteuert werden. Daher kann die schwebendes Gate- Kapazität erhöht werden, während einfach die zweidimensionale Größe des schwebenden Gate verringert wird, wodurch eine Miniaturisierung verwirklicht wird. Zusätzlich ist diese Transistorstruktur für die Miniaturisierung am geeignetsten.
  • Als ein Problem eines SOI-Transistors wird, sofort nachdem der Transistor von EIN auf AUS geschaltet wurde, der AUS(schalt)- Vorgang durch die in dem Kanalteil verbleibenden Minoritätsträger verzögert. Da die n&spplus;-Typ Schicht direkt unter dem Kanal gebildet wird und ein Verbleiben der Minoritätsträger verhindern kann, kann in dieser Struktur jedoch ein Speichervorgang mit hoher Geschwindigkeit verwirklicht werden.
  • Das dritte Merkmal der Struktur gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist, daß die Wortleitungen 91 bis 93 mit Muster versehen werden, um Größen größer als die schwebenden Gates 96 und 97 zu besitzen. Bei dieser Struktur kann bei einem Mit-Muster-Versehen der Wortleitungen verhindert werden, daß die Oberfläche jedes schwebenden Gate einem Ätzplasma oder dergleichen ausgesetzt ist, und die Zuverlässigkeit der isolierenden Haltespannung zwischen den schwebenden Gates und den Wortleitungen kann weiter verbessert werden.
  • Das vierte Merkmal der Struktur gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist, daß die schwebenden Gates 96 und 97 Vielseiten-Schichten bestehend aus TaSix sind, um einen niedrigen Widerstand zu besitzen, obwohl jedes schwebende Gate eine sehr geringe Schichtdicke besitzt und die das Metall bedeckende Isolierschicht hoher Qualität in Selbstausrichtung auf der Oberflächenschicht jedes schwebende Gate gebildet wird. In der Speichereinrichtungsstruktur gemäß der vorliegenden Erfindung muß die Wortleitung und das schwebende Gate bei einer gewünschten Haltespannung (z. B. 5 V) in einen Zustand niedrigen Widerstands verändert werden und ein Zustand hohen Widerstands muß zuverlässig auf 3 V gehalten werden. Wenn die Struktur angepaßt wird, um eine gewünschte Haltespannung unter Verwendung einer dünnen Isolierschicht zu erhalten, beginnt ein Leckstrom ungewünscht zu fließen.
  • Daher ist es wichtig, eine dichte Schicht mit einem breiten Bandabstand und einer hohen Isolierkennlinie in zumindest einem Teil der Struktur zu bilden. In diesem Fall wird eine Metallschicht aus Ta, TaN, Ni oder Zr oder eine Polysiliziumschicht auf der Oberfläche der ersten Poly-Si-Schicht gebildet, die als das schwebende Gate dient, und eine die Metallschicht bedeckende Isolierschicht wird vor der Bildung der zweiten Poly-Si-Schicht gebildet. Bei dieser Struktur kann eine Isolierschicht, die eine gewünschte Haltespannung sicherstellen und den Leckstrom um 50% oder mehr verglichen mit einer herkömmlichen Struktur verringern kann, gebildet werden.
  • Als ein Ergebnis kann die Fehlerrate der Speichereinrichtung weiter verringert werden und eine Speichereinrichtung mit hoher Zuverlässigkeit und hoher Stabilität kann verwirklicht werden.
  • Das Verfahren zur Herstellung der Speichereinrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Figur en 10 bis 16 beschrieben. Die Figur en 9A bis 9C veranschaulichten einen Fall, in dem die Speichereinrichtungsstruktur auf einem großen Si- Substrat gebildet ist. Da jedoch eine äquivalente Struktur auch auf einem SOI-Substrat gebildet werden kann und eine Elementisolierung vereinfacht wird, wie in dem zweiten Ausführungsbeispiel beschrieben, wird eine Beschreibung des Herstellungsverfahrens in den Figur en 10 bis 16 unter Verwendung eines SOI-Substrats erfolgen. Zur Vereinfachung der Beschreibung wird angenommen, daß alle Zellen p-Typ Dünnschichttransistoren bzw. TFTs sind.
  • Wie in Fig. 10 gezeigt, wird eine als ein beerdigte n-Typ Schicht dienende n&spplus;-Typ Schicht auf einem Bereich, in dem ein p-Typ MOSFET herzustellen ist, auf der Oberfläche eines SOI- Wafers 105 gebildet. Bei dieser Bildung kann ein Ionenimplantationsverfahren, wie in Fig. 10 durch 10&sup6; angezeigt, ein Verfahren, in dem eine Verunreinigung bei Bildung eines laminierten Wafers dotiert wird, oder dergleichen verwendet werden. Die Schichtdicke einer Si-Schicht, die die n&spplus;-Typ Schicht bildet, ist bevorzugterweise so klein wie möglich, z. B. einige Hundert nm (einige Tausend Å).
  • Wie in Fig. 11 gezeigt, wird eine 1-um dicke Epitaxieschicht 108 auf einer n&spplus;-Typ Schicht 107 aufgewachsen. Ein Schichtaufwachsen wird bevorzugterweise bei niedriger Temperatur und mit hoher Geschwindigkeit durchgeführt, um zu verhindern, daß eine Verunreinigung wiederverteilt oder aus der n&spplus;-Typ Schicht autodotiert wird. Der Epitaxievorgang kann nicht häufig erforderlich sein, abhängig von der Konzentration der Epitaxieschicht 108, da es die Kosten erhöht.
  • Wie in Fig. 12 gezeigt, werden die Schichten 107 und 108 durch anisotropes Ätzen außer einem als eine aktive Schicht dienenden Teil 109 mit einem Muster versehen. Als das Resist mit Muster versehen kann ein Mit-Muster-Versehen in der Größenordnung von 0,35 um unter Verwendung einer Phasenverschiebungsmaske, einer modifizierten Beleuchtung oder dergleichen in einer i-Linien-Schritteinrichtung verwirklicht werden. Eine Schritteinrichtung unter Verwendung eines ArF-Excimer-Lasers, EB-Lithographie und dergleichen sind auch zum Mit-Mikromuste- Versehen geeignet.
  • Nachfolgend wird, wie in Fig. 13 gezeigt, eine Oxynitridschicht 110 auf der Oberfläche des Teils 109 gebildet.
  • Nach einer Oxidation der Si-Oberfläche in einer O&sub2;-Atmosphäre bei 1.100ºC für 50 Sekunden wird sie dann einer Behandlung in einer NH&sub3;-Atmosphäre bei 900ºC für 60 Sekunden und in einer N&sub2;O-Atmosphäre bei 1.100ºC für 30 Sekunden unterzogen. Nach einer Bildung der Isolierschicht werden eine als ein schwebendes Gate dienende Poly-Si-Schicht und eine Metallschicht aufeinanderfolgend gebildet, wird in Fig. 13 durch 111 gezeigt. Genauer, eine 200 nm (2.000-Å) dicke Poly-Si-Schicht wird bei 620ºC gebildet und eine 150 nm (1.500-Å) Ta-Schicht darauf durch Kathodenzerstäubung bzw. Sputtern aufgewachsen. Dann wird Phosphor in die Oberfläche der Ta-Metallschicht ionenimplantiert, wodurch eine Metall-Ta enthaltende Ta-Vielfachseiten-Schicht in seiner Oberflächenschicht gebildet wird.
  • Im nächsten Schritt wird, wie in Fig. 14 durch 112 angezeigt, ein schwebendes Gate mit Muster versehen. Unter Verwendung der Resistmaske für das schwebende Gate wird Bor ionenimplantiert, wie in Fig. 14 durch 113 angezeigt, wodurch die Source und das Drain gebildet sind.
  • Danach wird, wie in Fig. 15 gezeigt, eine TEOS-Schicht 114 gebildet und nach einer Beschichtung eines Resist darauf wird die Schicht zurückgeätzt, um eine Oberfläche 115 des schwebenden Gate 112 freizulegen. Nachdem der freigelegte Teil gewaschen wird, um die Isolierschicht auf der Ta enthaltenden Oberflächenschicht zeitweise zu entfernen, wird die sich ergebende Struktur einer Wärmebehandlung in einer O&sub2;-Atmosphäre bei 200ºC bis 400ºC unterzogen, wodurch eine ein Ta-Metall enthaltende isolierende Oxidschicht gebildet wird. Bei der Bildung der isolierenden Oxidschicht kann ein Verfahren verwendet werden, das auch eine Plasmabestrahlung verwendet. Die Behandlung wird bei einem Druck von 4 Pa (30 mtorr) und bei einer Temperatur von 450ºC durchgeführt, während Ar- und O&sub2;- Gase bei 300 und 8 sccm zugeführt werden.
  • Wie in Fig. 16 gezeigt, wird die zweite Poly-Si-Schicht einer Wortleitung 116 mit einem Muster versehen, um die isolierende Oxidschicht auf der schwebendes. Gate-Oberfläche zu bedecken. Danach wird eine isolierenden Zwischenschicht, beispielsweise BPSG, gebildet und ein Kontaktloch, ein Verdrahtungsmetall und eine Passivierungsisolierschicht werden gebildet. Schließlich wird ein Anschlußplättchen geätzt, um den Probebaustein zu vervollständigen.
  • In der vorstehenden Beschreibung wurde eine Struktur beispielhaft beschrieben, in der eine Metallschicht auf die schwebendes Gate-Oberfläche geschichtet ist. Alternativ kann eine Oxidschicht auf einer einzelnen Poly-Si-Schicht wie in den ersten und zweiten Ausführungsbeispielen verwendet werden.
  • Wenn eine Schicht mit demselben Leitfähigkeitstyp wie der der Senkenschicht und einer höheren Konzentration als die Senkenschicht auf einem oberen Kantenteil der Senkenschicht gebildet wird, verändert sich am Kantenteil ihr Schwellenwert und Haltespannungsfehler am Kantenteil können wirkungsvoll verhindert werden.
    • (Viertes Ausführungsbeispiel)
  • Das vierte Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf Fig. 17 und die Figur en 18 bis 21 beschrieben. Im vierten Ausführungsbeispiel werden Zellen in einer Nicht-Oder- bzw. NOR-Matrix angeordnet, um mit Funktionen, wie beispielsweise einer Wahlzugriffsfunktion, verbundene Kennlinien zu verbessern. Fig. 17 zeigt eine Äquivalenzschaltung von zahlreichen Zellen eines Teils des vierten Ausführungsbeispiels. Die Schaltung umfaßt vergrabene Bitleitungen 120 und 121 und vergrabene Sourceleitungen 122 und 123, die aus Diffusionsschichten bestehen. Kontakte in Einheiten von Zellen werden nicht gebildet, um jeden Zellenbereich zu verringern. Die Bit- und Sourceleitungen sind mit einer gemeinsamen Sourceleitung 126 und Haupt-Bitleitungen 127 und 128 über Auswahltransistoren 124 und 125 zu einem gewünschten Zeitraum gemäß einem Anlegen, wie beispielsweise 8 Bits, 32 Bits, 64 Bits, oder dergleichen verbunden. Die Schaltung umfaßt Wortleitungen 129, 130 und 131. Ein Transistor 132 des Zellenteils umfaßt einen n-Typ MOSFET und die Diffusionsschichten der Source und Drain besitzen den n&spplus;- Leitfähigkeitstyp. P-Typ Senkenschichten 133 und 134 sind in Einheiten von Spalten angeordnet und jede zwei benachbarten Spalten sind voneinander isoliert.
  • Das Ansteuerverfahren für diese Einrichtung wird nachstehend beschrieben. Zuerst wird der Schreibvorgang beschrieben. Wenn angenommen wird, daß ein Schreibbit die Transistorzelle 132 gemäß Fig. 17 ist, werden die vergrabene Sourceleitung 122, die vergrabene Bitleitung 120 und die p-Typ Senke 133 dieses Transistors auf 0 V gefestigt und zumindest die Senkenpotentiale (134 in Fig. 17) anderer Spalten werden in einen schwebenden Zustand versetzt. Wenn ein Impuls von 10 V an die Wortleitung 129 angelegt wird, wird eine Spannung von ungefähr 6 V über das schwebende Gate des Transistors 132 und die Wortleitung 129 angelegt und das schwebende Gate und die Wortleitung 129 wechseln in einen Zustand niedrigen Widerstands. Andererseits wird nur eine Vorspannung von 1 V oder weniger über das schwebende Gate eines Transistors 135 und die Wortleitung 129 angelegt, da die Senke 134 In den schwebenden Zustand versetzt wird, wodurch ein Zustand hohen Widerstands beibehalten wird. Die jeweiligen Wortleitungen werden gleichzeitig angesteuert, um parallele Schreibvorgänge zu erreichen.
  • Der Lesevorgang wird nachstehend beschrieben. Der Schwellenwert des n-Typ MOSFET wird auf ungefähr 1,5 V gesetzt. Beim Lesevorgang werden die Senkenpotentiale aller Zellen auf einem niedrigsten Potentialwert festgesetzt, eine an eine Lese- Wortleitung angelegte Spannung wird auf 2,0 V gesetzt und eine an die Nicht-Lese-Wortleitung angelegte Spannung wird auf 0 V gesetzt. Vor dem Lesen werden jeweilige Bitleitungen auf VDD = 2 V vorgeladen, um die Bitleitungsschalter (Transistoren) 125 auszuschalten, und eine auszuwählende Wortleitung wird auf 2 V gesetzt. Die effektive Gatevorspannung einer geschriebenen Zelle wird 2 V, der Kanal wird eingeschaltet und die Bitleitung wird auf das Sourcepotential gesetzt, z. B. 0 V. Andererseits wird die effektive Gatevorspannung jeder nichtgeschriebenen Zelle 1,2 V gleich oder niedriger als der Schwellenwert, da er einer Kapazitätsteilung mit dem schwebenden Gate unterzogen wird. Als ein Ergebnis wird der Transistor der Zelle in einen AUS-Zustand gesetzt und die Bitleitung wird auf VDD gehalten. Ein Leseverstärker liest Veränderungen im Potential dieser Bitleitungen wie in dem ersten Ausführungsbeispiel aus.
  • Die zweidimensionale Struktur und die Schnittstruktur des vierten Ausführungsbeispiels wird nachstehend unter Bezugnahme auf die Figur en 18 bis 21 beschrieben. Fig. 18 ist eine Draufsicht eines Speichereinrichtungszellenteils, Fig. 19 eine Schnittansicht entlang einer Linie X&sub3;X&sub3;' gemäß Fig. 18, Fig. 20 eine Schnittansicht entlang einer Linie X&sub4;X&sub4;' gemäß Fig. 18 und Fig. 21 eine Schnittansicht entlang einer Linie Y&sub3;Y&sub3;' gemäß Fig. 18.
  • Dieselben Bezugszahlen in den Figur en 18 bis 21 bezeichnen dieselben Bereiche wie in Fig. 17 und eine genaue Beschreibung davon wird weggelassen. Dieses Ausführungsbeispiel veranschaulicht eine Struktur auf einem großen Si-Substrat. Wie in den vorstehend erwähnten Ausführungsbeispielen kann die Struktur dieses Ausführungsbeispiels jedoch auch auf einem SOI-Substrat hergestellt werden. Senken in jeden zwei benachbarten Spalten sind voneinander durch eine auswählende Oxidschicht 145 isoliert und schwebenden Gates in jeden zwei benachbarten Reihen sind voneinander durch eine dünne auswählende Oxidschicht 144 isoliert. Die vergrabenen Bitleitungen sind mit Metallverdrahtungsschichten 146 und 147 für globale Bitleitungen bei jeden 8 bis 64 Bits verbunden. Zellen besitzen schwebende Gates 140 bis 143.
  • Wenn die Nicht-Oder- bzw. NOR-Matrix gemäß dem vierten Ausführungsbeispiel angenommen wird, werden zahlreiche Lese- und Schreibverfahren verwirklicht und die Speichereinrichtung gemäß diesem Ausführungsbeispiel kann bei zahlreichen Systemen angewendet werden.
    • (Fünftes Ausführungsbeispiel)
  • Das fünfte Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf Fig. 22 beschrieben. Dieselben Bezugszahlen in Fig. 22 bezeichnen dieselben Teile wie in den vorstehenden Ausführungsbeispielen und eine genaue Beschreibung davon wird weggelassen. Die in Fig. 22 gezeigte Schaltung umfaßt eine in dem ersten Ausführungsbeispiel beschriebene Speichereinrichtungseinheit 150, eine SRAM-Einheit 151, eine Abtastschaltung 152 zum aufeinanderfolgenden Auslesen von Daten aus dem SRAM, eine EXOR-Schaltung 153 zur Verifizierung des Ausleseergebnisses der Speichereinrichtung gemäß der vorliegenden Erfindung durch Vergleich mit Daten von dem SRAM und eine Steuerschaltung 154 zur Steuerung des Absteuervorgangs der Speichereinrichtungseinheit 150 entsprechend einer Ausgabe von der EXOR-Schaltung. Die SRAM-Einheit 151 enthält CMOS-SRAM-Speichereinrichtungszellenteile 155, die bevorzugterweise p-Typ MOS-Last-Speichereinrichtungszellen umfassen, da sie einen niedrigen Energieverbrauch erfordern. Die SRAM-Einheit 151 enthält auch MOS-Schalter TR1, TR2, TR3 und TR4 zur Steuerung der Ansteuervorgänge der SRAM-Speichereinrichtungszellen, gemeinsamer Datenleitungen 156, Leseverstärkern 157, Ausgabezwischenspeichereinrichtungen 158 und Schaltern 159 zur Auswahl der Ausgaben von den Ausgabezwischenspeichereinrichtungen. Die EXOR-Schaltung 153 umfaßt Gates 160, 161, 166, 167 und 168, die in CMOS-Invertereinrichtungen über schwebende Gates 162, p-Typ MOS-Transistoren 163 und n-Typ MOS-Transistoren 164 eingegeben werden. Eine Ausgabe 165 von dem ersten CMOS-Inverter wird in ein Gate 166 des zweiten CMOS-Inverters eingegeben. Eine Ausgabe 169 von dem zweiten CMOS-Inverter wird in die Steuerschaltung 154 eingegeben. Wortleitungen 170, 171 und 172 sind gemeinsam in der Speichereinrichtungszelleneinheit gemäß der vorliegenden Erfindung und der SRAM-Speichereinrichtungseinheit angeordnet.
  • Das Betriebsverfahren gemäß dem fünften Ausführungsbeispiel gemäß der vorliegenden Erfindung wird nachstehend beschrieben. Daten werden in eine gewünschte Spalte in der Speichereinrichtungseinheit 150 geschrieben und dieselben Daten werden in die SRAM-Zellen in der SRAM-Speichereinrichtungseinheit 151 geschrieben. Die Speichereinrichtungseinheit 150 wird in eine Lesebetriebsart gesetzt und die Daten in der Spalte werden aufeinanderfolgend unter Verwendung eines Leseverstärkers 15 ausgelesen. Synchron mit diesem Lesevorgang liest die Abtastschaltung 152 die entsprechenden Bits aus den SRAM-Zellen der SRAN-Speichereinrichtungseinheit 151 über die Leseverstärker 157 aus und diese ausgelesenen Ausgaben werden in die Gates 160 und 161 der EXOR-Schaltung 153 eingegeben. Da die Ausgabe von der EXOR-Schaltung 153 sich auf einen hohen Pegel verändert, wenn sich die in die Gates 160 und 161 eingegebenen Werte voneinander unterscheiden, und verändert sich auf einen niedrigen Pegel, wenn sie einander gleich sind, kann basierend auf der Ausgabe von der EXOR-Schaltung 153 überprüft werden, ob Daten normal in die Speichereinrichtungseinheit 150 geschrieben oder daraus ausgelesen werden.
  • Die EXOR-Schaltung 153 ist eine CMOS-Schaltung mit einer Vielzahl von Eingabegates über die schwebenden Gates und kann auf der Grundlage einer Struktur äquivalent der der Speichereinrichtungseinheit 150 hergestellt werden. Zusätzlich kann die EXOR-Schaltung 153 eine Verarbeitung mit hoher Leistung unter Verwendung einer kleineren Anzahl von Transistoren verwirklichen. In diesem Ausführungsbeispiel wird eine logische EXOR- Funktion ausgeführt. Wenn Eingabe-Gates für 8-Bit Eingaben über den schwebenden Gates angeordnet sind, um dieselben CMOS- Inverter zu bilden, wie vorstehend, kann alternativ eine Majoritätslogik von Eingabedaten durch zwei Transistoren (n-Typ und p-Typ MOS-Transistoren) verwirklicht werden. Durch Verwendung dieser Majoritätslogik können auch Paritätsüberprüfungsvorgänge von Eingabe- und Auslese-8Bit-Daten erreicht werden.
  • Die Beschreibung der Funktion der in Fig. 22 gezeigten Schaltung wird fortgesetzt. Wenn ein Funktionsfehler auf der Grundlage des Ausgabeergebnisses 169 bestätigt wird, werden die SRAM-Daten wieder in die nächste Spalte der Speichereinrichtungseinheit 150 geschrieben. Mit dieser Steuerung kann eine Funktion zur Korrektur von Schreib- und Lesefehlern verwirklicht werden.
  • Zumindest ein Bit einer Datenkette kann als ein Fehlerüberprüfungsbit der Datenkette bezeichnet werden und wird bestätigt, wenn die Datenkette ausgelesen wird.
  • In der in Fig. 22 gezeigten Anordnung besitzt die SRAM- Speichereinrichtungseinheit eine Speichereinrichtungsgröße gleich der einer Spalte der Speichereinrichtungseinheit 150. Jedoch ist die vorliegende Erfindung nicht auf diese Größe beschränkt. Beispielsweise kann die Speichereinrichtungsgröße auf einen Pegel als eine Zwischenspeichereinrichtung vergrößert werden, um einen wahlfreie Speichereinrichtungszugriffs- und Schreibvorgänge hoher Geschwindigkeit zu erreichen. In der vorstehenden Beschreibung umfaßt die Zwischenspeichereinrichtung ein SRAM. Alternativ kann eine DRAN, eine Flash- Speichereinrichtung oder dergleichen auf einem einzelnen Baustein angeordnet werden, um den vorstehend erwähnten Vorgang durchzuführen.
  • Die vorstehend erwähnte Anordnung gemäß dem fünften Ausführungsbeispiel besitzt die folgenden Vorteile.
  • 1) Die Fehlerrate ist sehr niedrig.
  • 2) Es kann auf dem Baustein bestätigt werden, ob Daten normal geschrieben sind oder nicht.
  • 3) Die Logikschaltung zur Durchführung einer Bestätigung kann hergestellt werden, um dieselbe Struktur zu besitzen wie die der Speichereinrichtung gemäß der vorliegenden Erfindung ohne Hinzufügen irgendeines neuen Vorgangs.
  • 4) Die Logikschaltung kann durch eine kleinere Anzahl von Transistoren gebildet werden als herkömmliche Logikschaltungen. Da eine periphere Schaltung in einem kleinen Bereich verwirklicht werden kann, können aus diesem Grund niedrige Kosten und eine hohe Leistung erreicht werden.
  • 5) Da eine Speichereinrichtung (SRAM, DRAM, Flash- Speichereinrichtung oder dergleichen) mit einer Struktur verschieden von der Speichereinrichtungsstruktur gemäß der vorliegenden Erfindung enthalten ist, können ein wahlfreier Speichereinrichtungszugriff- und Schreibvorgänge mit hoher Geschwindigkeit verwirklicht werden.
    • (Sechstes Ausführungsbeispiel)
  • Im sechsten Ausführungsbeispiel der vorliegenden Erfindung wird die Speichereinrichtung der vorliegenden Erfindung bei einer externen Speichereinrichtungskarte (PC-Karte) für z. B. einen Personalcomputer angewendet.
  • Eine Anwendung der vorliegenden Erfindung wird nachstehend beschrieben. Fig. 23 ist eine Darstellung, die die Beziehung zwischen einer Karte und einem System zeigt, wenn die vorliegende Erfindung bei einer PC-Karte angewendet wird.
  • Eine Anwendung der vorliegenden Erfindung wird nachstehend beschrieben. Fig. 23 ist eine Darstellung der Beziehung zwischen einer Karte und einem System, wenn die vorliegende Erfindung bei einer PC-Karte verwendet wird.
  • In einem existierenden Personalcomputer vom Notebooktyp oder einer tragbaren Informationsübertragungseinrichtung, die mit einer PC-Karte zurechtkommt, wohnt eine Einrichtungsansteuereinrichtung für eine zu verwendende PC-Karte einer Hauptspeichereinrichtung inne. Wenn ein Personalcomputer oder eine tragbare Informationsübertragungseinrichtung eine Vielzahl von Arten von PC-Karten verwendet, nimmt die Anzahl von Einrichtungsansteuereinrichtungen, die der Hauptspeichereinrichtungseinheit innewohnt, zu und einige Anwendungssoftwareprogramme können aufgrund der zu großen Gesamtkapazität der residenten Einrichtungsansteuereinrichtungen nicht funktionieren.
  • In einer unter Verwendung des Speichereinrichtungsbausteins gemäß der vorliegenden Erfindung gebildeten Karte ist auch eine ROM-Einheit auf dem Baustein angeordnet, um die Einrichtungsansteuereinrichtung der Karte und CIS-Informationen (Karten-Informations-Struktur), d. h. die Art und Kapazität der Karte, Identifizierungsinformationen und Konfigurationsinformationen der Karte und dergleichen zu speichern. Somit besitzt die Karte gemäß diesem Ausführungsbeispiel eine Funktion eines Erfassen eines Karteneinfügens und eines Ausführens eines Herunterladens entsprechend einer Einrichtungsansteuereinrichtungs-Herunterladeanweisung, wie in Fig. 12 gezeigt.
  • Eine Schnittstelle zwischen der Karte und dem Hauptkörper besitzt eine 68-Anschluß-Verbindungseinrichtung und erfüllt eine Datenbusbreite von 32 Bit, eine Taktfrequenz von 16 MHz, eine maximale Datenübertragungsrate von 60 Mbyte/s und dergleichen entsprechend den Formaten von PCMCIA (der Standardisierungsgruppe in den U.S.A) und JEIDA (Japan Electronic Industry Development Association).
    • (Siebentes Ausführungsbeispiel)
  • Das siebente Ausführungsbeispiel der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf Fig. 24 beschrieben. Das siebente Ausführungsbeispiel ist auf eine IC-Karte gerichtet, die Informationen auf der Grundlage von Licht eingibt/ausgibt. Die IC-Karte umfaßt eine Speichereinrichtung 180 gemäß der vorliegenden Erfindung, eine Batterie 181, einen Halbleiterlaser 182, eine Photoerfassungseinrichtung 185, eine Steuerschaltung 186 zur Steuerung der auf eine Karte 179 befestigten Speichereinrichtung, des Lasers und der Photoerfassungseinrichtung, ein transparentes Harzgehäuse 183 und eine Linse 184. Die IC-Karte gemäß der vorliegenden Erfindung tauscht alle Arten von mit einer externen Schaltung auszutauschenden Informationen aus, wie beispielsweise zu schreibenden Daten, auszulesenden Daten, Steuertakten und dergleichen auf der Grundlage Ton Licht und alle verbleibenden Funktionen werden durch die auf der Karte 179 angeordnete Steuerschaltung 186 ausgeführt.
  • Obwohl es in Fig. 24 nicht gezeigt ist, sind Ausrichtungsmarkierungen zur Ausrichtung eines optischen Systems auf der Karte 179 gebildet. Wenn die IC-Karte gemäß diesem Ausführungsbeispiel in einer Leseeinrichtung/Schreibeinrichtung dieser Karte gesetzt ist, wird die Karte auf eine gewünschte Position mit hoher Geschwindigkeit gesetzt.
  • Die IC-Karte gemäß diesem Ausführungsbeispiel besitzt die folgenden Vorteile.
  • 1) Im Gegensatz zu einer herkömmlichen IC-Karte besitzt die Karte gemäß diesem Ausführungsbeispiel eine hohe Zuverlässigkeit, da sie frei von einem Problem eines Kontaktfehlers von Kontaktanschlüssen, einem Problem niedriger Zuverlässigkeit von Anschlüssen und dergleichen ist.
  • 2) Eine IC-Karten-Montage kann mit sehr niedrigen Kosten verwirklicht werden, da die IC-Karte ein transparentes Harzgehäuse umfaßt, das durch ein einfaches integrales Gießen erhalten wird.
  • 3) Da die Modulationsfrequenz des Halbleiterlasers hoch ist, können Informationen mit einer hohen Bitrate eingegeben/ausgegeben werden und es wird ein niedriger Energieverbrauch erreicht.
    • (Achtes Ausführungsbeispiel)
  • Das achte Ausführungsbeispiel der vorliegenden Erfindung ist auf eine Speichereinrichtung gerichtet, die ein programmierbares Logikfeld enthält, in der die erste Poly-Si-Schicht, die die schwebenden Gates der Speichereinrichtung gemäß der vorliegenden Erfindung bildet, und die zweite Poly-Si-Schicht, die Wortleitungen bildet, in einer Matrix angeordnet sind, eine große Anzahl von UND- bzw. AND-Gates und ODER- bzw. OR- Gates angeordnet sind, und Leitungen an jeder Kreuzung der Matrix vom einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands verändert werden, um im wesentlichen miteinander verbunden zu sein, wodurch eine Logik gemäß dem beabsichtigten Anwendungszweck jedes Benutzers frei gesetzt wird. Der Widerstand zwischen den Leitungen kann entsprechend der an in einer Matrix angeordnete Leitungen anzulegenden Vorspannung in einen Zustand niedrigen Widerstands verändert werden.
  • Wenn die Speichereinrichtung ein programmierbares Logikfeld enthält, kann eine Funktion gemäß den Spezifikationen jedes Benutzers ohne Veränderung der Maske verwirklicht werden, wodurch Kosten verringert werden und die Auslieferzeit an Benutzer verkürzt wird.
  • Die Speichereinrichtung gemäß der vorliegenden Erfindung besitzt die folgenden Wirkungen: eine größere Kapazität und ein kleinerer Zellenbereich pro Bit als die der herkömmlichen Halbleiterspeichereinrichtung, permanent stabil geschriebene Informationen, niedriger Spannungsverbrauch, niedrige Ansteuerspannung, Speicherung und Halten ohne eine Batterie, hohe Zuverlässigkeit, ein einfaches Ansteuerverfahren und hohe Funktionalität, Hochgeschwindigkeits-Lese/Schreib-Vorgänge, eine niedrige Fehlerrate, weit verwendbare Umgebungen, ein kurzer Herstellungsvorgang, hohe Güte und hohe Leistung eines durch Integration anderer Arten von Speichereinrichtungen verwirklichten Bausteins, Logikschaltungen und dergleichen als periphere Schaltungen auf einem einzelnen Baustein und dergleichen. Die Speichereinrichtung gemäß der vorliegenden Erfindung kann nicht nur als Speichereinrichtungen für Computer verwendet werden, sondern auch als Speichermedien für Audio/Video-Informationen, und kann kommerziell verfügbare Kassetten, Videokassetten, CD-ROMs und dergleichen durch Verwendung höherer Leistungskennlinien als sie ersetzen. Auch ist die Speichereinrichtung gemäß der vorliegenden Erfindung für eine externe Speichereinrichtung für eine tragbare Einrichtung, eine elektronische Veröffentlichung, eine Steuereinrichtung und eine elektronische Video/Bild-Speichereinrichtung geeignet, z. B. ein System, das eine Ausgabe von einer Standbild- Videokamera, FAX, Kopiereinrichtung oder dergleichen in einer Karte speichert, die durch die Speichereinrichtung gemäß der vorliegenden Erfindung gebildet ist, um einem Benutzer zu erlauben, Videodaten einfach zu tragen.
  • In der vorstehenden Verwendung bedeutet die Abkürzung "GOLD" ein Gate-Drain-Überlapptes leicht dotiertes Drain.

Claims (26)

1. Einmal programmierbare Nur-Lese-Speichereinrichtungs(OT- PROM)-Zelle (11) mit:
einer Source (5; 54; 94),
einer Drain (6; 54; 94),
einem Kanal (3; 58; 76; 98) mit zu Source und Drain entgegengesetztem Leitfähigkeitstyp,
einem über dem Kanal angeordneten schwebenden Gate (2; 56; 96),
einer zwischen dem schwebenden Gate und dem Kanal angeordneten Schwebendes-Gate-Isolierschicht (59; 104),
einem über dem schwebenden Gate angeordneten Steuer-Gate (1; 51; 75-91) und
einer zwischen dem Steuer-Gate und dem schwebenden Gate angeordneten Steuer-Gate-Isolierschicht (61; 101 & 102),
wobei die Zelle eine Gegensicherung (51, 61, 56; 75, 61, 56; 91, 101, 102, 96) besitzt, die unumkehrbar von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands umwandelbar ist,
dadurch gekennzeichnet, daß
die Kapazität CFG zwischen dem schwebenden Gate (2; 56; 96) und dem Kanal (3; 58; 76; 98) größer als die Kapazität CCG zwischen dem Steuer-Gate (1; 51; 75; 91) und dem schwebenden Gate (2; 56; 96) ist und die Gegensicherung (51, 61, 56; 75, 61, 56; 91, 101, 102, 96) aus dem Steuer-Gate (1; 51; 75; 91), der Steuer-Gate-Isolierschicht (61; 101 & 102) und dem schwebenden Gate (2; 56; 96) gebildet ist.
2. Zelle nach Anspruch 1, dadurch gekennzeichnet, daß die Kapazität pro Einheitsbereich zwischen dem Steuer-Gate (1; 51; 75; 91) und dem schwebenden Gate (2; 56; 96) größer als die zwischen dem schwebenden Gate (2; 56; 96) und dem Kanal (3; 58; 76; 98) ist, wodurch der Bereich des schwebenden Gate (2; 56; 96) größer als der überlappende Bereich des Steuer-Gate (1; 51; 75; 91) und des schwebenden Gate (2; 56; 96) ist.
3. Zelle nach Anspruch 2, dadurch gekennzeichnet, daß das schwebende Gate zwischen dem Steuer-Gate und dem Kanal angeordnet ist, was keinen Bereich von direkter Überlappung zwischen dem Steuer-Gate und dem Kanal läßt.
4. Zelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Source und die Drain in einem Senken(58; 133)-Bereich eines Halbleitersubstrats (60; -) definiert sind, wobei der Kanal ein Teil der Senke ist, der sich zwischen der Source und der Drain erstreckt.
5. Zelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Source (54) und die Drain (54) in einem isolierten Teil (80) einer aktiven Halbleiterschicht (77, 78) auf einem isolierenden Substrat (71) definiert sind, wobei der Kanal ein Teil des isolierten Teils (80) der aktiven Halbleiterschicht ist, der sich zwischen der Source und der Drain erstreckt.
6. Zelle nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß die Schwebendes-Gate-Isolierschicht (104; 113) und das schwebende Gate (96; 112) sich vertikal abwärts auf jeder Seite des Kanals (98; 108) erstrecken, um die Kapazität dazwischen zu erhöhen.
7. Zelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schwebendes-Gate-Isolierschicht aus Siliziumoxynitrid (SiON) besteht und das schwebende Gate aus dotiertem polykristallinen Silizium (Poly-Si) besteht.
8. Zelle nach einem der vorhergehenden Ansprüche, die einmal programmiert ist und somit die Gegensicherung in dem Zustand niedrigen Widerstands besitzt.
9. OT-PROM-Speichereinrichtungsfeld mit:
einer Vielzahl von in Reihen und Spalten angeordneten Speichereinrichtungszellen (11-44), wobei jede Zelle eine Zelle nach einem der vorhergehenden Ansprüche 1 bis 7 ist,
einer Vielzahl von sich parallel in der Reihenrichtung erstreckenden Wortleitungen, wobei jeweilige Wortleitungen die Steuer-Gates der in jeweiligen Reihen angeordnet Zellen verbinden, und
einer Vielzahl von sich parallel in der Spaltenrichtung erstreckenden Bitleitungen, wobei jeweilige Bitleitungen die Kanäle der in jeweiligen Spalten angeordneten Zellen verbinden.
10. Feld nach Anspruch 9, dadurch gekennzeichnet, daß in jeder Spalte die Zellen (11-41; 12-42, 13-43, 14-44) in Reihe verbunden sind.
11. Feld nach Anspruch 10, dadurch gekennzeichnet, daß die benachbarten Zellen in jeder Spalte eine gemeinsame Source/Drain-Elektrode (54) dazwischen besitzen.
12. Feld nach Anspruch 9, dadurch gekennzeichnet, daß in jeder Spalte die Zellen (11-41; 12-42, 13-43, 14-44) parallel verbunden sind, wobei in jeder Spalte die Sources der Zellen mit einer Source-Leitung (122, 123) und die Drains der Zellen mit einer Drain-Leitung (120, 121) verbunden sind.
13. Feld nach Anspruch 12, dadurch gekennzeichnet, daß in jeder Spalte die Sources sich gemeinsam erstrecken und die Source-Leitung definieren und die Drains sich gemeinsam erstrecken und die Drain-Leitung definieren.
14. Feld nach einem der Ansprüche 9 bis 13, mit als die Vielzahl von Speichereinrichtungszellen Zellen nach einem der Ansprüche 4 oder 5, wobei sich in jeder Spalte die Senken (58; 98) oder die isolierten Bereiche (76; 108) gemeinsam erstrecken.
15. Feld nach Anspruch 14, dadurch gekennzeichnet, daß die sich gemeinsam erstreckenden Senken (58; 98) oder isolierten Bereiche (108) einen Nebenschluß mit einem Halbleiter (63; 82; 107) mit einer höheren Konzentration Verunreinigungen desselben Leitfähigkeitstyps bilden.
16. Feld nach einem der Ansprüche 9 bis 15, das einmal programmiert ist und somit die Gegensicherungen von ausgewählten Zellen in dem Zustand niedrigen Widerstands hat und die Gegensicherungen von nicht ausgewählten Zellen in dem Zustand hohen Widerstands hat.
17. Verfahren zum Programmieren des Feld nach einem der Ansprüche 9 bis 15, wobei die Gegensicherung einer ausgewählten Zelle von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands verändert wird, mit den Schritten:
auf Masse Legen der Sources und Drains aller Zellen,
auf Masse Legen der Bitleitung der Spalte von Zellen, die die ausgewählte Zelle enthält,
Isolieren der Bitleitungen der Spalten von Zellen, die die ausgewählte Zelle nicht enthalten, so daß deren Kanäle auf einem schwebenden Potential sind, und
Anlegen eines Schreibimpulses einer Spannung V&sub1; an die Wortleitung der Reihe von Zellen, die die ausgewählte Zelle einschließt, während die Wortleitungen der Reihen von Zellen, die die ausgewählte Zelle nicht enthalten, auf Masse gelegt sind, wobei die Impulsspannung V&sub1; sich auf die Durchbruchspannung VBD der Steuer-Gate-Isolierschicht der ausgewählten Zelle durch die folgende Ungleichungsbeziehung bezieht:
V&sub1; ≥ VBD (1 + CCG/CFC)
18. Speichereinrichtungsprogrammierungsschaltung zur Durchführung des Verfahrens nach Anspruch 17, mit:
dem Feld nach einem der Ansprüche 9 bis 15,
einer Reihendekodiereinrichtung (10) und einer Reihenansteuereinrichtung (9), die damit zusammenwirkt, zum Anlegen der Impulsspannung V&sub1; an die Wortleitung der Reihe, die die ausgewählte Zelle enthält, und zum auf Masse Legen der Wortleitungen der Reihen, die die ausgewählte Zelle nicht einschließen,
einer Masseleitung (-, SW12),
einem Feld von Schaltern (SW5-SW8), das zwischen den Bitleitungen des Felds und der Masseleitung angeordnet ist, einer Spaltendekodiereinrichtung (8), die zur Steuerung des Felds von Schaltern angeordnet ist, um die Bitleitung der Spalte, die die ausgewählte Zelle enthält, auf Masse zu legen, während die Bitleitungen der Spalten, die die ausgewählte Zelle nicht enthalten, isoliert sind,
einer Auf-Masse-Legeeinrichtung (7, SW1-SW4, SW10, SW11) zum auf Masse Legen der Sources und Drains aller Zellen und einer Adressierungseinrichtung (18 bis 20) zur Zuführung der Reihen- und Spaltenadressen der ausgewählten Zelle zu der Reihendekodiereinrichtung und der Spaltendekodiereinrichtung.
19. Verfahren zum Lesen des Felds nach Anspruch 16, mit den Schritten:
Setzen der Bitleitung einer ausgewählten Spalte auf eine Versorgungsspannung VCC,
Vorladen der Source und Drain jeder Zelle der ausgewählten Spalte auf die Versorgungsspannung,
Anlegen eines Leseimpulses mit einer Spannung V&sub2; an die Wortleitung einer ausgewählten Reihe, wobei V&sub2; die folgenden Ungleichungen erfüllt:
V&sub2; > Vth; V&sub2; < Vth (1 + CFG/CCG)
wobei Vth der Schwellenwert des Transistors ist, der die Source, Drain, Kanal und das schwebende Gate der ausgewählten Zelle besitzt,
auf Masse Legen der End-Source oder Source-Leitung der ausgewählten Reihe und
Erfassen der Spannung an der End-Drain oder Drainleitung, um die Spannung der Zelle zu lesen, die in der ausgewählten Reihe und der ausgewählten Spalte enthalten ist.
20. Speichereinrichtungsleseschaltung zur Durchführung des Verfahrens nach Anspruch 19, mit:
dem Feld nach Anspruch 16,
einer Reihendekodiereinrichtung (10) und einer Reihenansteuereinrichtung (9), die damit zusammenwirkt, zum auf Masse Legen der Wortleitungen während des Vorladens, zum Anlegen des Leseimpulses V&sub2; an die Wortleitung der ausgewählten Reihe und zum auf Masse Legen der Wortleitungen der nicht ausgewählten Reihen während des Lesens, einer Erfassungsleitung,
einem ersten Schalterfeld (SW1-SW4), das zwischen der Erfassungsleitung und den End-Drains oder Drain-Leitungen des Felds angeordnet ist,
einer ersten Spaltendekodiereinrichtung (7) zur Steuerung des ersten Schalterfelds, um die End-Drains oder Drainleitungen einer ausgewählten Spalte mit der Erfassungsleitung zum Vorladen und Erfassen zu verbinden,
einer gemeinsamen Leitung, die mit den End-Sources oder Erfassungsleitungen verbunden ist,
einer Kanalvorspannungsleitung,
einem zweiten Schalterfeld (SW5-SW8), das zwischen den Bitleitungen des Felds und der Kanalvorspannungsleitung angeordnet ist,
einer zweiten Spaltendekodiereinrichtung (8) zur Steuerung des zweiten Schalterfelds, um die Bitleitung der ausgewählten Spalte mit der Kanalvorspannungsleitung zu verbinden, während die Bitleitungen der nicht ausgewählten Spalten von der Bitleitung isoliert sind,
einer Schalteinrichtung (SW9-SW13) zum Schalten der Erfassungleitung auf die Versorgungsspannung VCC zur Vorladung, zum Isolieren der Erfassungsleitung von der Versorgungsspannung und von Masse zur Erfassung und zum auf Masse legen der Erfassungsleitung nach der Erfassung, zur Isolierung der gemeinsamen Leitung während des Vorladens und zum auf Masse Legen der gemeinsamen Leitung während des Lesens, zum Schalten der Kanalvorspannungsleitung auf die Versorgungsspannung Vcc zur Vorladung und zum Lesen und zum auf Masse Legen der Kanalvorspannungsleitung während eines Rücksetzens,
einer Steuereinrichtung (25) zur Steuerung der Funktion der Schalteinrichtung entsprechend dem Verfahren nach Anspruch 19,
und einer Adresseinrichtung (17-20) zur Zuführung der Reihen- und Spaltenadressen einer ausgewählten Zelle zur Reihendekodiereinrichtung und den ersten und zweiten Spaltendekodiereinrichtungen.
21. Speichereinrichtungsschaltung zur Durchführung des Verfahrens nach jedem der Ansprüche 17 und 19, mit:
einem Feld nach einer der Ansprüche 9 bis 15,
einer Reihendekodiereinrichtung (10) und einer Reihenansteuereinrichtung (9), die damit zusammenwirkt, zum Anlegen der Spannungen an die Wortleitungen von ausgewählten Reihen und zum auf Masse Legen von nicht ausgewählten Reihen des Felds,
einer Erfassungsleitung,
einem ersten Feld von Schaltern (SW1-SW4), das zwischen der Erfassungsleitung und dem End-Drain oder Drain-Leitungen der Spalten des Felds angeordnet ist,
einer ersten Spaltendekodiereinrichtung (7) zur Steuerung des ersten Felds von Schaltern,
einer gemeinsamen Leitung, die mit den End-Sources oder Source-Leitungen des Felds verbunden ist,
einer Kanalvorspannungsleitung,
einem zweiten Feld von Schaltern (SW5-SW8), das zwischen der Kanalvorspannungsleitung und den Bitleitungen des Felds angeordnet ist,
einer zweiten Spaltendekodiereinrichtung zur Steuerung des zweiten Felds von Schaltern,
einer Adresseinrichtung zur Zuführung der Reihen- und Spaltenadressen einer ausgewählten Zelle zur Reihendekodiereinrichtung und den ersten und zweiten Spaltendekodiereinrichtungen,
einer Schalteinrichtung zur Isolierung der Erfassungsleitung, der gemeinsamen Leitung und der Kanalvorspannungsleitung von der Versorgungsspannung VCC und Masse und zum Schalten von ihnen zur Versorgungsspannung VCC oder Masse und
einer Steuereinrichtung zur Koordination der Funktion der Adresseinrichtung und der Schalteinrichtung entsprechend dem Verfahren nach den Ansprüchen 17 und 19.
22. Speichereinrichtungsschaltung nach Anspruch 21 mit dem Speichereinrichtungsfeld (im folgenden dem ersten Speichereinrichtungsfeld),
einem zweiten Speichereinrichtungsfeld vom SRAM, DRAM oder Flash-Speichereinrichtungs-Typ,
einer Einrichtung zum Schreiben und Lesen von Daten darin,
einer Dateneingabeeinrichtung zur Zufuhr derselben Daten,
damit sie sowohl in das erste Speichereinrichtungsfeld als auch in das zweite Speichereinrichtungsfeld geschrieben werden, und
einer Vergleichseinrichtung zum Vergleich der Ergebnisse eines Lesens der ersten und zweiten Speichereinrichtungsfelder.
23. Speichereinrichtungsschaltung nach Anspruch 22, die zur Speicherung der Ergebnisse eines Vergleichs durch die Vergleichseinrichtung in dem ersten Speichereinrichtungsfeld ausgebildet ist.
24. Speichereinrichtungsschaltung nach einem der Ansprüche 22 oder 23, dadurch gekennzeichnet, daß die Speichereinrichtungsschaltung ein Nicht-Oder- Logikgatter ist, das aus Transistoren besteht, die Kopie der Zellen des ersten Speichereinrichtungsfelds sind.
25. Speichereinrichtungsschaltung nach einem der vorhergehenden Ansprüche 18 bis 24, die auf einer Karte montiert ist.
26. Speichereinrichtungsschaltung nach Anspruch 25 mit einem Lichtempfangselement und einem Lichtemissionselement, die zur Eingabe und Ausgabe von Informationen angeordnet sind.
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