DE69420620T2 - Halbleiteranordnung mit einer Durchgangsleitung - Google Patents

Halbleiteranordnung mit einer Durchgangsleitung

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Description

    GEBIET DER ERFINDUNG
  • Die vorliegende Vorrichtung betrifft eine Halbleitervorrichtung mit einem Halbleitersubstrat mit gegenüberliegenden Vorder- und Rückflächen und Erdungs-Durchgangslöchern, die das Halbleitersubstrat von der Rückfläche aus durchdringen. Die Erfindung betrifft ferner ein Verfahren zur Herstellung der Halbleitervorrichtung.
    • HINTERGRUND DER ERFINDUNG
  • Fig. 15(a) ist eine Draufsicht einer Halbleitervorrichtung im Stand der Technik mit einem Hochfrequenz- und Hochleistungs-GaAs-Feldeffekttransistor (welcher nachfolgend als GaAs-FET bezeichnet wird) und Fig. 15(b) ist eine Schnittansicht längs einer Linie 15b-15b von Fig. 15(a). In diesen Figuren weist eine Halbleitervorrichtung 500 eine Scheibchenauflage 500a mit einer Oberfläche, welche mit Au oder ähnlichem beschichtet ist, und einen GaAs-FET-Chip 500b auf, welcher unter Verwendung eines AuSn-Lötmittels 8 an die Oberfläche der Scheibchenauflage 500a gelötet ist.
  • Der GaAs-FET-Chip 500b weist ein GaAs-Substrat 1 mit gegenüberliegenden Vorder- und Rückflächen auf. Eine aktive Schicht 2 eines n-Typs ist innerhalb des GaAs-Substrats 1 angeordnet, wobei sie die Vorderfläche erreicht. Beabstandete Source-Elektroden 3a und 3b mit einer Au enthaltenden Legierung sind auf der Vorderfläche des Substrats 1 angeordnet. Eine Drain-Elektrode 4 mit einer Au enthaltenden Legierung und eine Gate-Elektrode 5 mit Abschnitten 5a und 5b sind derart auf dem Substrat 1 angeordnet, daß sich die Abschnitte 5a und 5b der Gate-Elektrode zwischen der Drain- Elektrode 4 und den Source-Elektroden 3a bzw. 3b befinden. Gewölbte Durchgangslöcher 6 sind gegenüber den jeweiligen Source-Elektroden 3a und 3b derart angeordnet, daß sie Abschnitte des Substrats 1 von der Rückfläche aus durchdringen,. Eine Rückplatte 7 ist auf der Rückfläche des GaAs-Substrats 1 und auf den inneren Oberflächen der gewölbten Durchgangslöcher 6 angeordnet, wobei sie teilweise die Source-Elektroden 3a und 3b berührt. Die Rückplatte 7 weist eine galvanisierte Au-Schicht auf. Der GaAs-FET-Chip 500b ist auf die Scheibchenauflage 500a über ein AuSn-Lötmittel 8 aufgebracht. Das Bezugszeichen 9 bezeichnet einen Leiter, das Bezugszeichen 10 bezeichnet einen Isolierring und das Bezugszeichen 11 bezeichnet einen Bonddraht. Bei dieser Struktur dienen die gewölbten Durchgangslöcher 6 und die Rückplatte 7 auf den inneren Oberflächen der Durchgangslöcher 6 dazu, den GaAs-FET-Chip 500b zu erden und in dem FET-Chip erzeugte Wärme abzustrahlen.
  • Die Fig. 16(a) und 16(b) sind Schnittansichten, welche einen Teil der Halbleitervorrichtung 500 in der Nähe des Durchgangslochs 6 vor bzw. nach dem Kontaktierungsvorgang darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 15(a) und 15(b) die gleichen oder entsprechende Teile. Das Bezugszeichen 6a bezeichnet einen Raum in dem Durchgangsloch 6 und das Bezugszeichen 1a bezeichnet einen in dem GaAs-Substrat 1 während des Kontaktierungsvorgangs erzeugten Riß.
  • Bei dem herkömmlichen Kontaktierungsvorgang einer Halbleitervorrichtung wird im allgemeinen ein AuSn-Lötmittel verwendet, da es eine gute Haft- und Wärmeabstrahlungseigenschaft aufweist. Jedoch dringt, wenn der GaAs-FET-Chip 500b mit dem Durchgangsloch 6 an der Rückfläche des Substrats 1 mit der Scheibchenauflage 500a unter Verwendung des AuSn-Lötmittels 8, welches durch Erwärmung geschmolzen wird, verbunden wird, das geschmolzene AuSn-Lötmittel 8 in den Raum 6a des Durchgangslochs 6 ein (Fig. 16(b)). Wenn das Lötmittel 8 abgekühlt und erhärtet ist, tritt eine Wärmespannung an der Grenze zwischen dem Lötmittel 8 und dem Substrat 1 infolge einer Differenz der linearen Ausdehnungskoeffizienten zwischen dem Lötmittel und dem Substrat auf. Die Wärmespannung verursacht einen Riß 1a in einem dünnen Teil des Substrats 1 in der Nähe des Durchgangslochs 6. Dies führt zu Halbleitervorrichtungen mit geringer Leistung und Zuverlässigkeit. Außerdem ist die Fertigungsausbeute sehr schlecht.
  • Der Erfinder der vorliegenden Erfindung schlug ein Kontaktierungsverfahren zum Unterdrücken der Rißbildung in Published Transactions of Engineering Nr. 91-11870 der Japan Inventor's Society vor.
  • Fig. 17 ist eine Schnittansicht, welche einen Teil einer Halbleitervorrichtung nach einem Kontaktierungsvorgang schematisch darstellt, um das Kontaktierungsverfahren zu erläutern. In dieser Figur bezeichnen die gleichen Bezugszeichen wie in den Fig. 16(a)-16(b) die gleichen oder entsprechende Teile. Das Bezugszeichen 3 bezeichnet eine Elektrodenauflage, das Bezugszeichen 24 bezeichnet eine geschichtete Ni-P-Schicht, die durch ein stromloses Beschichten ausgebildet ist, und das Bezugszeichen 500c bezeichnet einen Halbleiterchip.
  • Bei diesem Kontaktierungsverfahren ist, wie in Fig. 17 dargestellt, ein Teil der Rückplatte 7, die auf der inneren Oberfläche des Durchgangslochs 6 angeordnet ist, mit der stromlos geschichteten Ni-P-Schicht 24 bedeckt, welche eine schlechte Benetzbarkeit bezüglich des AuSn-Lötmittels aufweist. Daher verhindert die Ni-P-Schicht 24, wenn der Halbleiterchip 500c an die Scheibchenauflage 500a unter Verwendung des AuSn-Lötmittels 8 gelötet wird, daß das AuSn-Lötmittel 8 in den Raum 6a des Durchgangslochs 6 dringt. Die stromlos geschichtete Ni-P-Schicht 24 wird in dem folgenden Vorgang ausgebildet. Dies bedeutet, daß Abschnitte der Rückplatte 7 auf der Rückfläche des Substrats 1, die nicht auf der inneren Fläche des Durchgangslochs 6 angeordnet sind, mit einem Resistfilm maskiert werden, worauf ein stromloses Beschichten folgt.
  • Das von dem Erfinder der vorliegenden Erfindung vorgeschlagene in Fig. 17 dargestellte Kontaktierungsverfahren verringert das Auftreten von Rissen in der Nähe des Durchgangslochs 6 gegenüber dem in den Fig. 16(a)-16(b) dargestellten Kontaktierungsverfahren im Stand der Technik erheblich. Jedoch ist es, da das stromlose Beschichten ein vorteilhaftes Wachsen einer Schicht auf einem engen Bereich nicht gewährleistet, schwierig, die Ni-P-Schicht 24 auf dem sehr engen Bereich der inneren Oberfläche des Durchgangslochs 6 durch das stromlose Beschichten unter Verwendung der Resistmaske selektiv auszubilden. Außerdem beeinträchtigt ein bei der Photolithographie zum Ausbilden der Resistmaske erzeugter Resistschaum das Wachsen des beschichteten Films nachteilig. Derzeit werden Durchgangslöcher ohne Ni-P-geschichtete Schichten mit einem Anteil von 10 - 20% in einem Wafer hergestellt. Obwohl dieser Prozentanteil klein ist, werden Halbleitervorrichtungen mit Rissen in der Nähe des Durchgangslochs bei diesem Verfahren im Stand der Technik noch immer hergestellt.
  • Ferner bleibt bei dem in Fig. 17 dargestellten Kontaktierungsverfahren, da die stromlos geschichtete über der inneren Oberfläche des Durchgangslochs 6 angeordnete Ni-P- Schicht 24 verhindert, daß das AuSn-Lötmittel 8 in das Durchgangsloch dringt, der große Raum 6a in dem Durchgangsloch 6 erhalten. Jedoch müssen bei der oben beschriebenen Halbleitervorrichtung mit dem GaAs-FET-Chip 500c oder einem Hochleistungs-GaAs-MMIC (monolithisch integrierter Mikrowellen-IC) mit einer Vielzahl von FETs, da die Wärmeabstrahlungseigenschaft der Vorrichtung die Leistung erheblich beeinträchtigt, die Abmessungen des Raums 6a, welcher die Wärmeabstrahlungseigenschaft verringert, auf dem Minimum in einem Bereich zum Verhindern des Risses in dem Halbleitersubstrat gehalten werden. Bei dem oben beschriebenen Kontaktierungsverfahren von Fig. 17 ist jedoch der im Inneren des Durchgangslochs 6 verbleibende Raum 6a zu groß, um eine erwünschte Wärmeabstrahlungseigenschaft der Vorrichtung zu gewährleisten.
  • Inzwischen offenbart die Japanische veröffentlichte Patentanmeldung Nr. Hei. 2-162735 ein Kontaktierungsverfahren ähnlich dem Verfahren von Fig. 17. Jedoch ist auch bei diesem Verfahren im Stand der Technik die Wärmeabstrahlungseigenschaft der Vorrichtung überhaupt nicht berücksichtigt und der Raum im Inneren des Durchgangslochs bleibt so wie nach dem Kontaktierungsvorgang. Daher kann dieses Verfahren das oben beschriebene Problem nicht lösen.
    • KURZFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Struktur einer Halbleitervorrichtung zu schaffen, welche die Verringerung der Wärmeabstrahlungseigenschaft der Vorrichtung auf das Minimum beschränkt und Risse in dem Halbleitersubstrat in der Nähe des Durchgangslochs verhindert.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung der Struktur mit einer guten Ausbeute zu schaffen.
  • Erfindungsgemäß wird daher eine Halbleitervorrichtung mit einer leitfähigen Auflage und einem Halbleiterchip mit einem Halbleitersubstrat mit gegenüberliegenden Vorder- und Rückflächen, einer auf der Vorderfläche angeordneten ersten Elektrode, einem gewölbten Durchgangsloch mit einer Öffnung an der Rückfläche des Substrats und der Oberseite davon in Berührung mit der ersten Elektrode und einer zweiten Elektrode, welche eine gute Benetzbarkeit bezüglich des Lötmittels aufweist, die Rückfläche des Substrats und die innere Oberfläche des Durchgangslochs bedeckt und mit der ersten Elektrode an der Oberseite in Berührung ist, wobei der Halbleiterchip an der leitfähigen Auflage über ein Lötmittel haftet, wobei sich ein Raum zwischen einem Teil der inneren Oberfläche des Durchgangslochs und dem Lötmittel befindet, geschaffen.
  • Die vorliegende Erfindung ist ferner dadurch gekennzeichnet, daß der Raum durch eine Distanz von der Oberseite des gewölbten Durchgangslochs in der Richtung senkrecht zur Oberfläche des Substrats vorgegeben ist, wobei die Distanz d dargestellt ist durch
  • wobei x die Tiefe des Durchgangslochs, y die Bruchfestigkeit des Halbleitersubstrats, E&sub1; der Youngsche Elastizitätsmodul des Halbleitermaterials des Substrats, E&sub2; der Youngsche Elastizitätsmodul des Lötmittels, α&sub1; der lineare Ausdehnungskoeffizient des Halbleitermaterials, α&sub2; der lineare Ausdehnungskoeffizient des Lötmittelmaterials und ΔT die Differenz zwischen der Kontaktierungstemperatur und der Raumtemperatur ist; und dadurch, daß die Halbleitervorrichtung weiterhin eine auf einem Teil der zweiten Elektrode in dem Durchgangsloch entsprechend der Distanz d angeordnete Metallschicht aufweist, wobei die Metallschicht ihre Form an der Kontaktierungstemperatur beibehält und eine schlechte Benetzbarkeit bezüglich des Lötmittels aufweist.
  • Da der Raum durch die Distanz d vorgegeben ist, wie oben erwähnt, überschreitet die durch eine Differenz der linearen Ausdehnungskoeffizienten zwischen dem Halbleitersubstrat und dem Lötmittel verursachte Wärmespannung die Bruchspannung des Halbleitersubstrats nicht, und die Verringerung der Wärmeabstrahlungseigenschaft der Vorrichtung infolge des Raums wird auf dem Minimum gehalten. Daher wird eine Halbleitervorrichtung mit verbesserter Leistung und Zuverlässigkeit, bei welcher das Halbleitersubstrat keinen Riß aufweist, erzielt.
  • Vorzugsweise weist bei der oben beschriebenen Halbleitervorrichtung die zweite Elektrode eine galvanisierte Au- Schicht auf, weist das Lötmittel AuSn auf und ist die Metallschicht eine galvanisierte Ni-Schicht. Die Ni-Schicht mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels wird auf einem Teil der geschichteten Au-Schicht entsprechend der Distanz d angeordnet. Daher wird der Raum in dem Durchgangsloch mit hoher Zuverlässigkeit ausgebildet, was die Fertigungsausbeute erhöht.
  • Alternativ hierzu weist bei der oben beschriebenen Halbleitervorrichtung die zweite Elektrode eine galvanisierte Au-Schicht auf, weist das Lötmittel AuSn auf, und ist die Metallschicht eine durch Aufdampfen oder Sputtern aufgebrachte Metallschicht mit Ti, Mo, Ni oder Cr. Die Metallschicht wird auf einen Teil der geschichteten Au- Schicht entsprechend der Distanz d aufgebracht. Daher wird der Raum in dem Durchgangsloch mit hoher Zuverlässigkeit ausgebildet, was die Fertigungsausbeute erhöht.
  • Ferner weist vorzugsweise bei der oben beschriebenen Halbleitervorrichtung die zweite Elektrode eine galvanisierte Au-Schicht auf, weist das Lötmittel AuSn, und ist die Metallschicht eine Ni enthaltende Schicht, welche auf der zweiten Elektrode über einen Pd-Film durch stromloses Beschichten ausgebildet ist.
  • Erfindungsgemäß wird ferner ein Verfahren zur Herstellung der oben beschriebenen Halbleitervorrichtung geschaffen, welches aufweist: Vorbereiten eines Halbleiterchip mit einem Halbleitersubstrat mit gegenüberliegenden Vorder- und Rückflächen und ferner mit einer auf der Vorderfläche angeordneten ersten Elektrode; derartiges Ausbilden eines gewölbten Durchgangslochs von der Rückfläche des Halbleitersubstrats, daß die Oberseite des gewölbten Durchgangslochs mit der ersten Elektrode an der Vorderfläche des Halbleitersubstrats in Berührung ist; Ausbilden einer zweiten Elektrode über der Rückfläche des Substrats mit der inneren Oberfläche des gewölbten Durchgangslochs, wobei die zweite Elektrode eine gute Benetzbarkeit bezüglich des vorbestimmten Lötmittels aufweist; Ausbilden einer Metallschicht, welche ihre Form an einer vorbestimmten Kontaktierungstemperatur beibehält und eine schlechte Benetzbarkeit bezüglich des Lötmittels aufweist, auf einem Bereich der zweiten Elektrode, wobei der Bereich durch eine Distanz d von der Oberseite des gewölbten Durchgangslochs in der Richtung senkrecht zu der Oberfläche des Substrats vorgegeben ist, wobei die Distanz d dargestellt ist durch
  • wobei x die Tiefe des Durchgangslochs, y die Bruchspannung des Halbleitersubstrats, E&sub1; der Youngsche Elastizitätsmodul des Halbleitermaterials des Substrats, E&sub2; der Youngsche Elastizitätsmodul des Lötmittels, α&sub1; der lineare Ausdehnungskoeffizient des Halbleitermaterials, α&sub2; der lineare Ausdehnungskoeffizient des Lötmittelmaterials und ΔT die Differenz zwischen der Kontaktierungstemperatur und der Raumtemperatur ist; und Anhaften des Halbleitersubstrats an einer leitfähigen Auflage über die zweite Elektrode unter Verwendung des Lötmittels.
  • Weitere Aufgaben und Vorteile der vorliegenden Erfindung gehen aus der nachfolgenden genauen Beschreibung deutlich hervor; es sei jedoch darauf hingewiesen, daß die genaue Beschreibung und die spezifischen Ausführungsbeispiele lediglich der Veranschaulichung dienen, da verschiedene Änderungen und Abwandlungen innerhalb des Umfangs der Erfindung für Fachleute aus dieser genauen Beschreibung klar ersichtlich sind.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die Fig. 1(a) und 1(b) sind eine Draufsicht bzw. Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Die Fig. 2(a) und 2(b) sind Schnittansichten, welche den GaAs-FET-Chip vor dem Kontaktierungsvorgang bzw. die Halbleitervorrichtung nach dem Kontaktierungsvorgang darstellen, gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • Fig. 3 ist eine schematische Darstellung zur Erläuterung des Auftretens von Rissen in einem Halbleitersubstrat infolge des Kontaktierungsvorgangs.
  • Fig. 4 ist ein Graph, welcher die Beziehung zwischen der Wärmespannung (σ), welche an der Grenze zwischen dem Durchgangsloch und dem Halbleitersubstrat ausgeübt wird, und der Dicke des Halbleitersubstrats in der Richtung senkrecht zu dem Durchgangsloch während des Kontaktierungsvorgangs darstellt.
  • Fig. 5 ist eine schematische Darstellung, welche einen Bereich darstellt, in welchem Risse in einem Halbleitersubstrat mit einem Durchgangsloch, das mit einem Lötmittel gefüllt ist, auftreten.
  • Die Fig. 6(a)-6(b) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung der in Fig. 1 dargestellten Halbleitervorrichtung darstellen.
  • Fig. 7 ist eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • Die Fig. 8(a)-8(d) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 7 darstellen.
  • Die Fig. 9(a)-9(d) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 7 gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Die Fig. 10(a)-10(d) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 7 gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Fig. 11 ist eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • Die Fig. 12(a)-12(d) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 11 darstellen.
  • Die Fig. 13(a)-13(d) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 11 gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Die Fig. 14(a) und 14(b) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung einer Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Die Fig. 15(a) und 15(b) sind eine Draufsicht und eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip im Stand der Technik darstellen.
  • Die Fig. 16(a) und 16(b) sind Schnittansichten, welche den GaAs-FET-Chip der Fig. 15(a)-15(b) vor dem Kontaktierungsverfahren bzw. die Halbleitervorrichtung nach dem Kontaktierungsverfahren darstellen.
  • Fig. 17 ist eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip im Stand der Technik darstellt.
    • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Fig. 1(a) ist eine Draufsicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt, und
  • Fig. 1(b) ist eine Schnittansicht längs einer Linie 1b-1b von Fig. 1(a). In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 15(a)-15(b) die gleichen oder entsprechende Teile. Eine Halbleitervorrichtung 100 weist eine Scheibchenauflage 100a mit einer mit Au oder ähnlichem beschichteten Oberfläche und einen auf die Scheibchenauflage 100a mit einem AuSn-Lötmittel 8 gelöteten GaAs-FET-Chip 100b auf.
  • In dem gewölbten Durchgangsloch 6 des GaAs-FET-Chip 100b ist ein vorgegebener Teil der zweiten Elektrode oder Rückplatte 7 auf der inneren Oberfläche des Durchgangslochs 6 mit einer galvanisierten Ni-Schicht 12 mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels 8 bedeckt, wodurch ein Raum 13 zwischen der Ni-Schicht 12 und dem AuSn-Lötmittel ausgebildet wird.
  • Die Fig. 2(a) und 2(b) sind Schnittansichten, welche einen Teil der Halbleitervorrichtung 100 in der Nähe des Durchgangslochs 6 vor bzw. nach dem Kontaktierungsvorgang darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Das Bezugszeichen d bezeichnet eine Distanz von der Oberseite des gewölbten Durchgangslochs 6 in Berührung mit der Source-Elektrode 3a (3b) zu der Öffnung des Durchgangslochs 6 in der Richtung senkrecht zum Substrat 1 hin, was einen Bereich auf der inneren Oberfläche des Durchgangslochs 6 bestimmt, in welchem die galvanisierte Ni-Schicht 12 anzuordnen ist.
  • Bei der Halbleitervorrichtung 100 gemäß diesem ersten Ausführungsbeispiel ist die galvanisierte Ni-Schicht 12 mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels 8 auf dem vorgegebenen Teil der zweiten Elektrode oder Rückplatte 7 in dem Durchgangsloch selektiv angeordnet, wird das Eindringen des AuSn-Lötmittels 8 in das Durchgangsloch 6 wird an der galvanisierten Ni-Schicht 12 gestoppt, und wird ein Raum 13 in dem Durchgangsloch 6 erzeugt.
  • Der Bereich, in welchem die galvanisierte Ni-Schicht anzuordnen ist, das heißt, die Distanz d, wird wie unten beschrieben bestimmt.
  • Fig. 3 ist eine schematische Darstellung zur Erläuterung des Auftretens von Rissen in einem GaAs-Substrat mit einem gewölbten Durchgangsloch bei dem Kontaktierungsvorgang. In Fig. 3 ist das gewölbte Durchgangsloch 6 mit dem AuSn-Lötmittel 8 gefüllt. Die die zweite Elektrode ausbildende geschichtete Au-Schicht 7 ist weggelassen. Um die auf das GaAs-Substrat in der Nähe des Durchgangslochs während der Kontaktierung ausgeübte Wärmespannung zu messen, werden das mit dem AuSn-Lötmittel gefüllte Durchgangsloch 6 und das GaAs-Substrat in Berührung mit dem Durchgangsloch 6 radial in eine Vielzahl von Streifen 111 mit der Mitte der Öffnung des Durchgangslochs 6 als Angelpunkt geteilt, wie in Fig. 3 dargestellt. Jeder Streifen 111 ist ein Bimetall mit einer GaAs-Schicht 1a mit einer Dicke t&sub1; und einer AuSn-Schicht 8a mit einer Dicke t&sub2;.
  • Vorausgesetzt, daß der Streifen 111 keiner Entspannung infolge einer Verformung, wie einer Verwölbung, unterzogen wird, ist die durch eine Differenz der linearen Ausdehnungskoeffizienten zwischen der GaAs-Schicht 1a und der AuSn-Schicht 8a erzeugte Wärmespannung (σ) ausgedrückt durch
  • σ = ΔT (α&sub1; - α&sub2;) E&sub1;E&sub2;t&sub2; / (t&sub1;E&sub1; + t&sub2;E&sub2;) ... (1),
  • wobei ΔT eine Differenz (275 Grad) zwischen der Kontaktierungstemperatur (300ºC) und der Raumtemperatur (25ºC), α&sub1; der lineare Ausdehnungskoeffizient von GaAs, α&sub2;, der lineare Ausdehnungskoeffizient des AuSn-Lötmittels, E&sub1; der Youngsche Elastizitätsmodul von GaAs und E&sub2; der Youngsche Elastizitätsmodul von AuSn ist.
  • Die linearen Ausdehnungskoeffizienten und die Youngschen Elastizitätsmodule von GaAs, Au, Sn und AuSn sind in der folgenden Tabelle 1 dargestellt. In der Tabelle 1 sind der lineare Ausdehnungskoeffizient und der Youngsche Elastizitätsmodul von AuSn aus den linearen Ausdehnungskoeffizienten und den Youngschen Elastizitätsmodulen von Au und Sn auf der Grundlage des Zusammensetzungsverhältnisses von AuSn (Au : Sn = 8 : 2) berechnet. Tabelle 1
  • Fig. 4 ist ein Graph, welcher Wärmespannungen (σ) bei verschiedenen Dicken (t&sub1;) der GaAs-Schicht 1a des in Fig. 3 dargestellten Streifens 111, berechnet gemäß der oben beschriebenen Gleichung (1), in einem Fall darstellt, bei welchem das GaAs-Substrat 1 von Fig. 3 150 um dick ist und das in dem Substrat 1 ausgebildete Durchgangsloch 6 vollständig mit dem AuSn-Lötmittel 8 gefüllt ist. Die Tiefe des Durchgangslochs 6 beträgt 150 um. In dem Graphen stellt die gestrichelte Linie die Schwellenbruchspannung (1 · 10&sup9; dyn/cm²) eines durch Schleifen oder ähnliches beschädigten GaAs-Substrats dar. Die Dicke (t&sub2;) der AuSn-Schicht 8a ist gleich dem Radius des gewölbten Durchgangslochs 6, das heißt, der Tiefe des Durchgangslochs.
  • Wenn das in dem GaAs-Substrat 1 ausgebildete gewölbte Durchgangsloch 6 150 um dick mit AuSn-Lötmittel 8 gefüllt wird, wird, wenn die durch die Differenz der linearen Ausdehnungskoeffizienten zwischen GaAs und AuSn erzeugte Wärmespannung (σ) die Bruchspannung (1 · 10&sup9; dyn/cm²) des GaAs-Substrats 1 überschreitet, ein Riß in dem Substrat 1 in der Nähe der Grenze zwischen dem Substrat und dem Lötmittel erzeugt. Genauer gesagt wird ein Riß in einem Bereich des GaAs-Substrats 1 erzeugt, in welchem die Dicke t&sub1; der GaAs-Schicht 1a, dargestellt in Fig. 3, kleiner ist als 145 um, und wird kein Riß in einem Bereich erzeugt, in welchem die Dicke t&sub1; der GaAs-Schicht 1a größer ist als 145 um.
  • In Fig. 5 ist der Bereich des Substrats 1, in welchem der Riß erzeugt wird (und welcher nachfolgend als Rißbereich 1b bezeichnet wird), durch eine Schraffur dargestellt. In dem Rißbereich 1b ist die Dicke t&sub1; des GaAs- Substrats 1 in der Richtung senkrecht zu der Oberfläche des AuSn-Lötmittels 8 mit einer Dicke t&sub2; von 150 um kleiner als 145 um. Die Distanz d bestimmt die obere Grenze des in das Durchgangsloch 6 zu füllenden AuSn-Lötmittels 8 von der Oberseite des Durchgangslochs 6, das heißt, der Oberfläche des Substrats 1, an welchem die Dicke t&sub1; 145 um beträgt.
  • Das rechtwinklige Dreieck, welches von der Distanz d, der oberen Fläche des Substrats 1 und der Dicke t&sub1; umgeben ist, ist dem rechtwinkligen Dreieck ähnlich, welches von der Mittellinie 1, der oberen Oberfläche des Substrats 1 und der Dicke t&sub1; + t&sub2; umgeben ist. Daher ist die Distanz ausgedrückt durch
  • d = t&sub1; · t&sub2;/ (t&sub1; + t&sub2;) ... (2)
  • Da t&sub1; 145 um und t&sub2; 150 um beträgt, beträgt d 73,7 um.
  • Vorausgesetzt, daß die Dicke t&sub2; von AuSn durch eine Tiefe x eines Durchgangslochs ersetzt wird, die Dicke t&sub1; von GaAs durch eine Dicke z eines Halbleitersubstrats in der Richtung senkrecht zu dem Durchgangsloch ersetzt wird und die Bruchspannung des Halbleitersubstrats y beträgt, werden folgende allgemeine Formeln (3) und (4) aus den oben beschriebenen Formeln (1) bzw. (2) erzielt.
  • z = xE&sub2;[ΔT(α&sub1; - α&sub2;)/y - 1/E&sub1;] ... (3)
  • d = zx/(z + x) ... (4)
  • Wenn die Formeln (3) und (4) kombiniert werden, wird die folgende allgemeine Formel (5) erzielt.
  • wobei E&sub1; der Youngsche Elastizitätsmodul des Halbleitermaterials des Substrats, E&sub2; der Youngsche Elastizitätsmodul des Materials des Lötmittels, α&sub1; der lineare Ausdeh nungskoeffizient des Halbleitermaterials, α&sub2; der lineare Ausdehnungskoeffizient des Lötmittelmaterials und ΔT eine Differenz zwischen der Kontaktierungstemperatur und der Raumtemperatur ist.
  • Bei dem Kontaktierungsvorgang wird die Distanz d gemäß der Formel (5) berechnet und das Halbleitersubstrat wird derart an eine leitfähige Platte gelötet, daß ein Raum entsprechend der Distanz d in dem Durchgangsloch verbleibt, wodurch eine Halbleitervorrichtung, bei welcher kein Riß in dem Halbleitersubstrat erzeugt wird und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, erzielt wird.
  • Die Fig. 6(a)-6(d) sind Schnittansichten von Verfahrensschritten bei einem Verfahren zur Herstellung einer Halbleitervorrichtung, dargestellt in den Fig. 1(a)- 1(b). In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Das Bezugszeichen 14 bezeichnet ein Resistmuster.
  • Zuerst wird ein 150 um dickes GaAs-Substrat 1 mit einem aktiven Bereich 2 eines n-Typs, Source-Elektroden 3a und 3b, einer Drain-Elektrode 4 und einer Gate-Elektrode 5 (siehe Fig. 1(b)) vorbereitet. In dem Schritt von Fig. 6(a) wird ein gewölbtes Durchgangsloch 6 von der Rückfläche des GaAs-Substrats 1 durch herkömmliche Photolithographie- und Ätzverfahren ausgebildet, bis die Ätzfront die Source- Elektrode 3a (3b) erreicht. Anschließend wird die Rückfläche des GaAs-Substrats 1 einer Au-Galvanisierung unterzogen, was eine Rückplatte 7 der geschichteten Au-Schicht auf der Rückfläche des Substrats 1 und auf der Innenwand des Durchgangslochs 6 ausgebildet.
  • In dem Schritt von Fig. 6(b) wird ein Resistmuster 14 auf einem Teil der Oberfläche der Rückplatte 7 unter Aus schließung eines durch die Distanz d (= 73,7 um 74 um), berechnet in der oben beschriebenen Formel (5), vorgegebenen Teils durch herkömmliche Photolithographieverfahren selektiv ausgebildet.
  • In dem Schritt von Fig. 6(c) wird unter Verwendung des Resistmusters 14 als Maske eine Ni-Schicht 12 auf dem durch die Distanz d vorgegebenen Teil der Rückplatte 7 unter Verwendung einer Galvanisierung selektiv ausgebildet, worauf eine Entfernung des Resistmusters 14 folgt, was zu der Struktur von Fig. 6(d) führt.
  • Anschließend wird ein AuSn-Lötmittel (Au : Sn = 8 : 2) auf die Oberfläche der Scheibchenauflage 100a, wobei diese Oberfläche mit Au oder ähnlichem beschichtet ist, aufgebracht, und das GaAs-Substrat 1 wird an die Scheibchenauflage 100a über die Rückplatte 7 bei der Kontaktierungstemperatur von 300ºC gelötet.
  • Bei dem Kontaktierungsvorgang, wie in Fig. 2(b) dargestellt, verhindert die galvanisierte Ni-Schicht 12, daß das AuSn-Lötmittel 8 in den durch die Distanz d vorgegebenen Raum 13 eindringt, was zu der Halbleitervorrichtung 100 von Fig. 1(b) mit dem Raum 13 in jedem Durchgangsloch 6 führt.
  • Wie oben beschrieben, wird gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung nach der Ausbildung des gewölbten Durchgangslochs 6 auf der Rückfläche des GaAs-Substrats 1 die Rückplatte 7 einer geschichteten Au- Schicht auf der Rückfläche des Substrats 1 mit der inneren Oberfläche des Durchgangslochs 6 ausgebildet, und die geschichtete Ni-Schicht 12 wird auf einem vorgegebenen Bereich der Rückplatte 7 in dem Durchgangsloch 6 ausgebildet. Der Bereich, in welchem die geschichtete Ni-Schicht 12 auszubilden ist, das heißt, die in Fig. 2(b) dargestellte Distanz d, wird in der oben beschriebenen Formel (5) berechnet, so daß die durch die Differenz der linearen Ausdehnungskoeffizienten zwischen dem GaAs-Substrat 1 und dem AuSn-Lötmittel 8 erzeugte Wärmespannung die Bruchspannung dea GaAs-Substrats 1 nicht überschreitet. Da die geschichtete Ni-Schicht 12 mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels 8 in dem Durchgangsloch 6 vorhanden ist, wird der Raum 13 in dem Durchgangsloch 6 ausgebildet, wenn das Substrat 1 an die Scheibchenauflage 100a unter Verwendung des AuSn-Lötmittels 8 gelötet wird, wodurch kein Riß in dem GaAs-Substrat 1 erzeugt wird. Außerdem wird die Wärmeabstrahlungseigenschaft der Vorrichtung nicht bedeutend verringert, da der Raum 13 die Minimalabmessungen zum Verhindern des Reißens des Substrats aufweist. Folglich wird eine Halbleitervorrichtung mit verbesserter Leistung und Zuverlässigkeit erzielt. Ferner wir die Ni-Schicht 12, da die Ni-Schicht 12 auf der Rückplatte 7 durch eine Galvanisierung ausgebildet wird, welche durch den Schaum des auf der Rückplatte 7 verbleibenden Resistmusters 14 nicht nachteilig beeinträchtigt wird, gegenüber der durch stromloses Beschichten ausgebildeten Ni-P-Schicht 24 von Fig. 17 mit höherer Zuverlässigkeit ausgebildet, wodurch Halbleitervorrichtungen mit hoher Leistung und Zuverlässigkeit mit einer guten Ausbeute hergestellt werden.
  • Fig. 7 ist eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt. In Fig. 7 bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Eine Halbleitervorrichtung 200 weist eine Scheibchenauflage 200a mit einer mit Au oder ähnlichem beschichteten Oberfläche und einen GaAs-FET-Chip 200b auf, welcher an die Oberfläche der Scheibchenauflage 200a mit einem AuSn-Lötmittel 8 gelötet ist.
  • Die Halbleitervorrichtung 200 ist von der Halbleitervorrichtung 100 des ersten Ausführungsbeispiels lediglich darin verschieden, daß ein Pd-Film 15 (Palladium-Film) über der Rückplatte 7 angeordnet ist und eine durch stromloses Beschichten ausgebildete, Ni enthaltende Schicht 12a auf einem Teil des Pd-Films 15 in jedem Durchgangsloch 6 anstelle der galvanisierten Ni-Schicht 12 des ersten Ausführungsbeispiels angeordnet ist. Vorzugsweise weist die stromlos geschichtete Ni enthaltende Schicht 12a Ni-P, Ni-B oder Ni-B-W auf. Auch bei diesem zweiten Ausführungsbeispiel ist der Bereich, in welchem die stromlos geschichtete Ni enthaltende Schicht 12a anzuordnen ist, durch die in der oben beschriebenen Formel (5) berechnete Distanz d (= 73,7 um) vorgegeben.
  • Die Fig. 8(a)-8(b) sind Schnittansichten von Verfahrensschritten bei einem Verfahren zur Herstellung der Halbleitervorrichtung 200 von Fig. 7. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in Fig. 7 die gleichen oder entsprechende Teile. Das Bezugszeichen 16 bezeichnet ein Resistmuster.
  • Zuerst wird ein 150 um dickes GaAs-Substrat 1 mit dem aktiven Bereich 2 eines n-Typs, den Source-Elektroden 3a und 3b, der Drain-Elektrode 4 und der Gate-Elektrode 5 (siehe Fig. 7) vorbereitet. In dem Schritt von Fig. 8(a) wird das gewölbte Durchgangsloch 6 von der Rückfläche des Substrats 1 ausgebildet und die Rückplatte 7 wird auf der Rückfläche des Substrats 1 mit der inneren Oberfläche des Durchgangslochs 6 ausgebildet. Anschließend wird die Rückplatte 7 in eine Lösung eingetaucht, die PdCl&sub2; und verdünnte Chlorwasserstoffsäure aufweist, was den Pd-Film 15 über dar gesamten Oberfläche der Rückplatte 7 ausbildet.
  • In dem Schritt von Fig. 8(b) wird ein Resistmuster 16 auf einem Teil der Oberfläche des Pd-Films 15 unter Ausschließung eines durch die Distanz d (= 73,7 um), berechnet in der oben beschriebenen Formel (5), vorgegebenen Teils durch herkömmliche Photolithographieverfahren selektiv ausgebildet.
  • In dem Schritt von Fig. 8(c) wird unter Verwendung des Resistmusters 16 als Maske die Ni enthaltende Schicht 12a, die Ni-p, Ni-B, Ni-B-W oder ähnliches aufweist, auf dem Pd- Film 15 in dem Durchgangsloch 6 durch stromloses Beschichten selektiv ausgebildet, worauf eine Entfernung des Resistmusters 16 folgt, was zu der Struktur von Fig. 8(d) führt.
  • Anschließend wird das AuSn-Lötmittel (Au : Sn = 8 : 2) 8 auf die Oberfläche der Scheibchenauflage 200a, wobei diese Oberfläche mit Au oder ähnlichem beschichtet ist, aufgebracht und das GaAs-Substrat 1 wird an die Scheibchenauflage 200a über den Pd-Film 15 bei einer Temperatur von 300ºC gelötet.
  • Bei dem Kontaktierungsvorgang verhindert die stromlos geschichtete Ni enthaltende Schicht 12a, daß das AuSn-Lötmittel 8 in den Raum 13 entsprechend der Distanz d dringt, was zu der Halbleitervorrichtung 200 von Fig. 7 mit dem Raum 13 in jedem Durchgangsloch 6 führt.
  • Wie oben beschrieben, wird gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung, da die stromlos geschichtete Ni enthaltende Schicht 12a mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels 8 in dem Durchgangsloch 6 vorhanden ist, wenn das Substrat 1 an die Scheibchenauflage 200a unter Verwendung des AuSn-Lötmittels 8 gelötet wird, das Eindringen des Lötmittels in das Durchgangsloch 6 an der Schicht 12a gestoppt, wodurch der Raum 13 in dem Durchgangsloch 6 erhalten bleibt. Da der Raum 13 durch die in der oben beschriebenen Gleichung (5) berechnete Distanz d (73,7 um) derart vorgegeben ist, daß die durch eine Differenz der linearen Ausdehnungskoeffizienten zwischen dem GaAs-Substrat 1 und dem AuSn-Lötmittel 8 hervorgerufene Wärmespannung die Bruchspannung des GaAs- Substrats 1 nicht überschreitet, wird kein Riß in dem GaAs- Substrat 1 erzeugt. Außerdem wird die Wärmeabstrahlungseigenschaft der Vorrichtung nicht bedeutend verringert, da der Raum 13 die Minimalabmessungen aufweist. Folglich wird eine Halbleitervorrichtung mit verbesserter Leistung und Zuverlässigkeit erzielt. Ferner wird der Raum 13, da die stromlos geschichtete Ni enthaltende Schicht 12a auf dem Pd-Film 15 mit guter Haftung an der Schicht 12a ausgebildet ist, in dem Durchgangsloch 6 mit hoher Zuverlässigkeit ausgebildet, wodurch Halbleitervorrichtungen mit hoher Leistung und Zuverlässigkeit mit guter Ausbeute hergestellt werden.
  • Die Fig. 9(a)-9(b) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung 100, dargestellt in den Fig. 1(a)-1(b), gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Das Bezugszeichen 17 bezeichnet ein Resistmuster.
  • Nach der Ausbildung der Rückplatte 7 wird eine Ni- Schicht 12 über die gesamten Oberfläche der Rückplatte 7 geschichtet (Fig. 9(a)).
  • In dem Schritt von Fig. 9(b) wird ein Resistmuster 17 auf einem Bereich der galvanisierten Ni-Schicht 12 unter Verwendung herkömmlicher Photolithographieverfahren ausgebildet. Der Bereich, in welchem die Ni-Schicht 12 auszubilden ist, ist durch die in der oben beschriebenen Formel (5) berechnete Distanz d (73,7 um) vorgegeben.
  • In dem Schritt von Fig. 9(c) wird unter Verwendung des Resistmusters 17 als Maske eine Ionenabtragung oder elektrolytische Ätzung ausgeführt, um Abschnitte der geschichteten Ni-Schicht 12, welche nicht durch das Resistmuster 17 maskiert sind, zu entfernen, worauf eine Entfernung des Re sistmusters 17 folgt, was zu der Struktur von Fig. 9(d) führt.
  • Anschließend wird, ähnlich wie bei dem oben beschriebenen ersten Ausführungsbeispiel, das GaAs-Substrat 1 an die Scheibchenauflage 100a unter Verwendung des AuSn-Lötmittels (Au : Sn = 8 : 2) bei 300ºC gelötet. Bei dem Kontaktierungsvorgang wird, da die galvanisierte Ni-Schicht 12 mit einer schlechten Benetzbarkeit bezüglich des AuSn-Lötmittels 8 in dem Durchgangsloch vorhanden ist, das Eindringen des AuSn- Lötmittels 8 an der Ni-Schicht 12 gestoppt, wodurch der Raum 13 in dem Durchgangsloch 6 erzeugt wird.
  • Auch bei diesem dritten Ausführungsbeispiel der vorliegenden Erfindung wird eine Halbleitervorrichtung mit hoher Leistung und Zuverlässigkeit, bei welcher das GaAs-Substrat keinen Riß aufweist und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, erzielt. Ferner wird, da die Musterung der geschichteten Ni-Schicht 12 nach der Ausbildung der geschichteten Ni-Schicht 12 über der Rückplatte 7 ausgeführt wird, die Ni-Schicht 12 auf dem durch die Distanz d vorgegebenen Bereich der Rückplatte 7 mit hoher Zuverlässigkeit ausgebildet, wodurch Halbleitervorrichtungen mit verbesserter Leistung und Zuverlässigkeit mit guter Ausbeute hergestellt werden.
  • Die Fig. 10(a)-10(d) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung 100 der Fig. 1(a)- 1(b) gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Die Bezugszeichen 18 und 18a bezeichnen einen Resistfilm bzw. ein Resistmuster.
  • Bei diesem vierten Ausführungsbeispiel wird nach der Ausbildung der galvanisierten Ni-Schicht 12 auf der Rück platte 7 ein Resistfilm 18 über die gesamte Oberfläche des Substrats aufgebracht, um das Durchgangsloch 6 vollständig mit dem Resistfilm 18 zu füllen (Fig. 10(a)). Anschließend wird der Resistfilm 18 von der Rückfläche des Substrats geätzt, was ein Resistmuster 18a auf einem Bereich in dem Durchgangsloch 6, vorgegeben durch die in der oben beschriebenen Formel (5) berechnete Distanz d (= 73,7 um), zurückläßt. Die Verfahrensschritte nach der Ausbildung des Resistmusters 18a sind mit den unter Bezugnahme auf die Fig. 9(c)-9(d) bereits beschriebenen Verfahrensschritten identisch, so daß sich deren wiederholte Beschreibung erübrigt.
  • Auch bei dem vierten Ausführungsbeispiel der vorliegenden Erfindung wird eine Halbleitervorrichtung mit hoher Leistung und Zuverlässigkeit, bei welcher das GaAs-Substrat keinen Riß aufweist und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, erzielt. Ferner wird, da das Resistmuster 18a durch Rückätzen ausgebildet wird, das Resistmuster 18a auf dem vorgegebenen Bereich in dem Durchgangsloch 6 mit höherer Genauigkeit als bei dem Verfahren gemäß dem dritten Ausführungsbeispiel ausgebildet, wodurch die Fertigungsausbeute weiter verbessert wird.
  • Fig. 11 ist eine Schnittansicht, welche eine Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellt. In der Figur bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Eine Halbleitervorrichtung 300 gemäß diesem fünften Ausführungsbeispiel ist von der Halbleitervorrichtung 100 gemäß dem ersten Ausführungsbeispiel lediglich darin verschieden, daß eine Metallschicht 19, die Ti, Mo, Cr oder Ni aufweist und durch Aufdampfen oder Sputtern ausgebildet wird, anstelle der galvanisierten Ni-Schicht 12 des ersten Ausführungsbeispiels verwendet wird.
  • Die Fig. 12(a)-12(d) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 11 darstellen.
  • Nach der Ausbildung der Rückplatte 7 wird eine Metallschicht 19, die Ti, Mo, Cr oder Ni aufweist, über der gesamten Oberfläche der Rückplatte 7 durch Aufdampfen oder Sputtern ausgebildet (Fig. 12(a)).
  • In dem Schritt von Fig. 12(b) wird ein Resistmuster 17 auf einem Bereich der Metallschicht 19 unter Verwendung herkömmlicher Photolithographieverfahren ausgebildet. Der Bereich, in welchem die Metallschicht 19 auszubilden ist, ist durch die in der oben beschriebenen Formel (5) berechnete Distanz d (= 73,7 um) vorgegeben.
  • In dem Schritt von Fig. 12(c) wird unter Verwendung des Resistmusters 17 als Maske eine Ionenabtragung, eine Naßätzung oder eine elektrolytische Ätzung durchgeführt, um nicht benötigte Abschnitte der Metallschicht 12, welche nicht mit dem Resistmuster 17 maskiert sind, zu entfernen, worauf eine Entfernung des Resistmusters 17 folgt, was zu der Struktur von Fig. 12(d) führt.
  • Anschließend wird, ähnlich wie bei dem oben beschriebenen ersten Ausführungsbeispiel, das GaAs-Substrat 1 an die Scheibchenauflage unter Verwendung des AuSn-Lötmittels (Au : Sn = 8 : 2) bei 300ºC gelötet. Bei dem Kontaktierungsvorgang wird, da die durch Aufdampfen oder Sputtern aufgebrachte Metallschicht 19, die Ti, Mo, Cr oder Ni aufweist, in dem Durchgangsloch vorhanden ist, das Eindringen des AuSn-Lötmittels 8 an der Metallschicht 19 gestoppt, wodurch der Raum 13 in dem Durchgangsloch 6 erzeugt wird.
  • Auch bei diesem fünften Ausführungsbeispiel der vorliegenden Erfindung wird eine Halbleitervorrichtung mit hoher Leistung und Zuverlässigkeit, bei welcher das GaAs-Substrat keinen Riß aufweist und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, erzielt. Ferner wird, da die Musterung der Metallschicht 19 nach der Ausbildung der Metallschicht 19 über der Rückplatte 7 ausgeführt wird, die Metallschicht 12 auf dem vorgegebenen Bereich der Rückplatte 7 mit hoher Zuverlässigkeit ausgebildet, wodurch Halbleitervorrichtungen mit verbesserter Leistung und Zuverlässigkeit mit guter Ausbeute hergestellt werden.
  • Die Fig. 13(a)-13(d) sind Schnittansichten, welche Verfahrensschritte bei einem weiteren Verfahren zur Herstellung der Halbleitervorrichtung 300, dargestellt in Fig. 11, gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in Fig. 11 die gleichen oder entsprechende Teile. Die Bezugszeichen 20 und 20a bezeichnen einen Resistfilm bzw. ein Resistmuster.
  • Bei diesem sechsten Ausführungsbeispiel der vorliegenden Erfindung wird nach der Ausbildung der durch Aufdampfen oder Sputtern aufgebrachten Metallschicht 19, die Ti, Mo, Ni oder Cr aufweist, auf der Rückplatte 7 ein Resistfilm 20 über der gesamten Oberfläche des Substrats aufgebracht, um das Durchgangsloch 6 vollständig mit dem Resistfilm 20 zu füllen (Fig. 13(a)). Anschließend wird der Resistfilm 20 von der Rückfläche des Substrats geätzt, was ein Resistmuster 20a auf einem durch die in der oben beschriebenen Formel (5) berechnete Distanz d (= 73,7 um) vorgegebenen Bereich zurückläßt. Die Verfahrensschritte nach der Ausbildung des Resistmusters 20a sind mit den unter Bezugnahme auf die Fig. 12(c)-12(d) bereits beschriebenen Verfahrensschritten identisch, so daß sich deren wiederholte Beschreibung erübrigt.
  • Auch bei diesem sechsten Ausführungsbeispiel der vor liegenden Erfindung wird eine Halbleitervorrichtung mit hoher Leistung und Zuverlässigkeit, bei welcher das GaAs- Substrat keinen Riß aufweist und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, erzielt. Ferner wird, da das Resistmuster 20a durch Rückätzen ausgebildet wird, das Resistmuster 20a auf dem vorgegebenen Bereich in dem Durchgangsloch 6 mit höherer Genauigkeit als bei dem Verfahren gemäß dem fünften Ausführungsbeispiel ausgebildet, wodurch die Fertigungsausbeute weiter verbessert wird.
  • Die Fig. 14(a)-14(b) sind Schnittansichten, welche Verfahrensschritte bei einem Verfahren zur Herstellung einer Halbleitervorrichtung mit einem GaAs-FET-Chip gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in den Fig. 1(a)-1(b) die gleichen oder entsprechende Teile. Das Bezugszeichen 12b bezeichnet einen auf der Oberfläche der galvanisierten Ni-Schicht 12 ausgebildeten Oxidfilm.
  • Nach der Ausbildung der galvanisierten Ni-Schicht 12 (Fig. 14(a)) wird die Oberfläche der Ni-Schicht 12 mit Oxidasche oxidiert, um einen Oxidfilm 12b auszubilden. Anschließend wird, ähnlich wie bei dem oben beschriebenen ersten Ausführungsbeispiel, das GaAs-Substrat 1 an die Scheibchenauflage unter Verwendung eines AuSn-Lötmittels (Au : Sn = 8 : 2) gelötet.
  • Bei diesem siebten Ausführungsbeispiel wird, da der Oxidfilm auf der Oberfläche der geschichteten Ni-Schicht 12 vorhanden ist, die Benetzbarkeit der Ni-Schicht 12 bezüglich des AuSn-Lötmittels weiter verringert, wodurch der Raum 13 in dem Durchgangsloch 6 mit hoher Zuverlässigkeit erzeugt wird. Daher werden Halbleitervorrichtungen mit hoher Leistung und Zuverlässigkeit, bei welchen das GaAs- Substrat 1 keinen Riß aufweist und die Verringerung der Wärmeabstrahlungseigenschaft auf dem Minimum gehalten wird, mit guter Ausbeute hergestellt.
  • Während bei den oben beschriebenen ersten bis siebten Ausführungsbeispielen eine Halbleitervorrichtung mit einem GaAs-FET-Chip beschrieben ist, kann die vorliegende Erfindung auf andere Halbleitervorrichtungen mit anderen auf einer Scheibchenauflage befestigten Halbleiterchips angewandt werden.

Claims (8)

1. Halbleitervorrichtung mit:
einer leitfähigen Auflage (100a; 200a; 300a); und
einem Halbleiterchip (100b; 200b; 300b) mit einem Halbleitersubstrat (1) mit gegenüberliegenden Vorder- und Rückflächen, einer ersten Elektrode (3a oder 3b), welche auf der Vorderfläche angeordnet ist, einem gewölbten Durchgangsloch (6) mit einer Öffnung an der Rückfläche des Substrats (1) und der Oberseite davon in Berührung mit der ersten Elektrode (3a oder 3b), und
einer zweiten Elektrode (7) mit einer guten Benetzbarkeit bezüglich eines Lötmittels, welche die Rückfläche des Substrats (1) und die innere Oberfläche des Durchgangslochs (6) bedeckt und in Berührung mit der ersten Elektrode (3a oder 3b) an der Oberseite ist, wobei der Halbleiterchip (100b; 200b; 300b) an der leitfähigen Auflage (100a; 200a; 300a) über ein Lötmittel (8) haftet, wobei sich zwischen einem Teil der inneren Oberfläche des Durchgangslochs (6) und dem Lötmittel (8) ein Raum (13) befindet,
dadurch gekennzeichnet, daß
der Raum (13) durch eine Distanz d von der Oberseite des gewölbten Durchgangslochs (6) in der Richtung senkrecht zu der Oberfläche des Substrats (1) vorgegeben ist, wobei die Distanz dargestellt ist durch
wobei x die Tiefe des Durchgangslochs (6), y die Bruch spannung des Halbleitersubstrats (1), E&sub1; der Youngsche Elastizitätsmodul des Halbleitermaterials des Substrats (1), E&sub2; der Youngsche Elastizitätsmodul des Lötmittels (8), α&sub1; der lineare Ausdehnungskoeffizient des Halbleitermaterials, α&sub2; der lineare Ausdehnungskoeffizient des Lötmittelmaterials und ΔT die Differenz zwischen der Kontaktierungstemperatur und der Raumtemperatur ist; und
die Halbleitervorrichtung ferner eine auf einem Teil der zweiten Elektrode (7) in dem Durchgangsloch (6) entsprechend der Distanz d angeordnete Metallschicht (12) aufweist, wobei die Metallschicht (12) ihre Form an der Kontaktierungstemperatur beibehält und eine schlechte Benetzbarkeit bezüglich des Lötmittels (8) aufweist.
2. Halbleitervorrichtung nach Anspruch 1, bei welcher die zweite Elektrode (7) eine galvanisierte Au-Schicht aufweist, das Lötmittel (8) AuSn aufweist und die Metallschicht (12) eine galvanisierte Ni-Schicht ist.
3. Halbleitervorrichtung nach Anspruch 1, bei welcher die zweite Elektrode (7) eine galvanisierte Au-Schicht aufweist, das Lötmittel (8) AuSn aufweist und die Metallschicht eine durch Aufdampfen oder Sputtern aufgebrachte Metallschicht (19) mit Ti, Mo, Ni oder Cr ist.
4. Halbleitervorrichtung nach Anspruch 1, bei welcher die zweite Elektrode (7) eine galvanisierte Au-Schicht aufweist, das Lötmittel (8) AuSn aufweist und die Metallschicht eine Ni enthaltende Schicht (12a) ist, welche auf der zweiten Elektrode (7) über einen Pd-Film (15) durch stromloses Beschichten ausgebildet ist.
5. Verfahren zur Herstellung einer Halbleitervorrichtung, welches aufweist:
Vorbereiten eines Halbleiterchips mit einem Halbleitersubstrat (1) mit gegenüberliegenden Vorder- und Rückflächen und ferner mit einer auf der Vorderfläche angeordneten ersten Elektrode (3a oder 3b);
Derartiges Ausbilden eines gewölbten Durchgangslochs (6) von der Rückfläche des Halbleitersubstrats (1), daß die Oberseite des gewölbten Durchgangslochs (6) in Berührung mit der ersten Elektrode (3a oder 3b) an der Vorderfläche des Halbleitersubstrats (1) ist;
Ausbilden einer zweiten Elektrode (7) über der Rückfläche des Substrats (1) mit der inneren Oberfläche des gewölbten Durchgangslochs (6), wobei die zweite Elektrode (7) eine gute Benetzbarkeit bezüglich eines vorbestimmten Lötmittels (8) aufweist;
Ausbilden einer Metallschicht (12), welche ihre Form an einer vorbestimmten Kontaktierungstemperatur beibehält und eine schlechte Benetzbarkeit bezüglich des Lötmittels (8) aufweist, auf einem Bereich der zweiten Elektrode (7), wobei sich der Bereich von der Oberseite des gewölbten Durchgangslochs (6) nach unten über eine Distanz d ausdehnt, die in der Richtung senkrecht zur Oberfläche des Substrats (1) genommen ist, wobei die Distanz d dargestellt ist durch
wobei x die Tiefe des Durchgangslochs (6), y die Bruchspannung des Halbleitersubstrats (1), E&sub1; der Youngsche Elastizitätsmodul des Halbleitermaterials des Substrats (1), E&sub2; der Youngsche Elastizitätsmodul des Lötmittels (8), α&sub1; der lineare Ausdehnungskoeffizient des Halbleitermaterials, α&sub2; der lineare Ausdehnungskoeffizient des Lötmittelmate rials und ΔT Die Differenz zwischen der Kontaktierungstemperatur und der Raumtemperatur ist; und
Anhaften des Halbleitersubstrats (1) an eine leitfähige Auflage (100a; 200a; 300a) über die zweite Elektrode (7) unter Verwendung des Lötmittels (8).
6. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, bei welchem die zweite Elektrode (7) eine galvanisierte Au-Schicht aufweist, das Lötmittel AuSn aufweist und die Metallschicht (12) eine galvanisierte Ni- Schicht ist.
7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, bei welchem die zweite Elektrode (7) eine galvanisierte Au-Schicht aufweist, das Lötmittel (8) AuSn aufweist und die Metallschicht (12) eine durch Aufdampfen oder Sputtern aufgebrachte Metallschicht mit Ti, Mo, Ni oder Cr ist.
8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, bei welchem
der Schritt eines Ausbildens der zweiten Elektrode (7) aus einem Galvanisieren von Au über der Rückfläche des Substrats (1) mit der inneren Oberfläche des gewölbten Durchgangslochs (6) und einem Ausbilden eines Pd-Films (15) über der gesamten Fläche des galvanisierten Au besteht;
die Metallschicht (12a) eine durch stromloses Beschichten ausgebildete Ni enthaltende Schicht ist; und
der Schritt eines Anhaftens des Halbleitersubstrats (1) an eine leitfähigen Auflage (100a; 200a; 300a) über den Pd- Film (15) unter Verwendung eines AuSn-Lötmittels (8) ausgeführt wird.
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