DE69408362T2

DE69408362T2 - Halbleiterintegrierte Schaltung

Info

Publication number: DE69408362T2
Application number: DE69408362T
Authority: DE
Inventors: Hiroto Matsubayashi; Yasuharu Nakajima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-05-19
Filing date: 1994-05-05
Publication date: 1998-09-24
Anticipated expiration: 2014-05-06
Also published as: DE69408362D1; EP0625822B1; EP0625822A2; EP0625822A3; US5412235A; JPH06334445A

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltung, welche einen Verstärker-FET und eine Gatevorspannungsschaltung für den Verstärker-FET enthält.

Hintergrund der Erfindung

Fig. 7 zeigt ein äquivalentes Schaltungsdiagramm, welches eine integrierte Halbleiterschaltung (hiernach als IC bezeichnet) eines einstufigen Verstärkers unter Verwendung einer herkömmlichen Gatevorspannungsschaltung veranschaulicht. Entsprechend der Figur bezeichnet Bezugszeichen 1 einen Feldeffekttransistor (hiernach als FET bezeichnet), Bezugszeichen, 2 bezeichnet einen Signaleingangsanschluß, und Bezugszeichen 3 bezeichnet einen Kondensator. Ein Eingangsende des Kondensators 3 ist mit dem Signaleingangsanschluß 2 verbunden, und ein Ausgangsende des-Kondesators 3 ist mit einem Gate des FET's 1 verbunden. Bezugszeichen 10 bezeichnet einen Masseanschluß, Bezugszeichen 112 und 113 bezeichnen Widerstände R&sub1;&sub2; bzw. R&sub1;&sub3;, und Bezugszeichen 114 bezeichnet einen Gatevorspannungsanschluß. Ein Ende des Widerstands R&sub1;&sub2; ist mit dem Ausgangsende des Kondensators 3 und mit dem Gate des FET's 1 verbunden, während das andere Ende mit dem Gatevorspannungsanschluß 114 verbunden ist. Ein Ende des Widerstands R&sub1;&sub3; ist mit dem Ausgangsende des Kondensators 3 und mit dem Gate des FET's 1 verbunden, während das andere Ende mit dem Masseanschluß 10 verbunden ist. Bezugszeichen 21 und 22 bezeichnen eine erste bzw. zweite Übertragungsleitungen, welche jeweils als Ausgangsanpassungsschaltung dienen. Diese Übertragungsleitungen 21 und 22 sind Mikrostreifenleitungen oder auf dem IC gebildete koplanare Leitungen. Bezugszeichen 23 bezeichnet eine Induktivität, welche durch Strukturieren einer dünnen Metallschicht mit einer vorgeschriebenen Breite in einer Spiralform oder der Form Mäanderlinie gebildet ist. Bezugszeichen 24 und 25 bezeichnen Kondensatoren, Bezugszeichen 26 bezeichnet einen Drainvorspannungsanschluß, und Bezugszeichen 27 bezeichnet einen Signalausgangsanschluß.
Fig. 9 zeigt eine Querschnittsansicht des in dem einstufigen Verstärker von Fig. 7 enthaltenen FET's 1. Entsprechend der Figur bezeichnet Bezugszeichen 31 ein GaAs- Substrat. Der FET enthält eine Gateelektrode 33, welche Wolframsilicid (WSi) enthält bzw. daraus besteht, eine Sourceelektrode 36 und eine Drainelektrode 37. Die Sourceund Drainelektrode 36 bzw. 37 weist AuGe auf bzw. besteht 15 daraus. Ein aktives n-Typ Gebiet 32 ist innerhalb des Substrats 31 angeordnet und liegt an einer Obehfläche, an welcher die Gateelektrode 33 angeordnet ist. Relativ stark dotierte n&spplus;-Typ Source- und Draingebiete 34 und 35 sind innerhalb des Substrats 31 angeordnet und liegen unter der Source- bzw. Drainelektrode 36 und 37. Bei der Herstellung wird das aktive n-Typ 32 durch Implantieren von n-Typ Störstellenionen wie Si-Ionen in das Substrat 31 gebildet. Danach wird der mittlere Teil des n-Typ Gebiets maskiert und die n&spplus;-Typ Source- und Draingebiete 34 und 35 durch starkes Implantierten der n-Typ Störstellenionen gebildet.
Es wird eine Beschreibung des Betriebs gegeben.
Ein Hochfrequenzsignal (hiernach als HF-Signal bezeichnet), welches dem Signaleingangsanschluß 2 eingegeben wird, wird durch den Kondensator 3 dem Gate des FET's 1 übertragen. Eine partielle Spannung Vg1, welche durch eine an den Gatevorspannungsanschluß 114 angelegte Spannung Vg0 und durch die Widerstände R&sub1;&sub2; und R&sub1;&sub3; entsprechend der folgenden Gleichung (1) bestimmt wird, wird an das Gate des FET's 1 als Gatespannung angelegt.
Vg1 = Vg0(R&sub1;&sub3;/(R&sub1;&sub2; + R&sub1;&sub3;)) (1)
Des weiteren wird eine Drainspannung Vdd an den Drain des FET's 1 an dem Drainvorspannungsanschluß 26 angelegt. Daher fließt ein Drainstrom Id1, welcher durch die Drainspannung Vdd, die Gatespannung Vg1 und die Gleichstromcharakteristik des FET's 1 bestimmt wird, zwischen Source und Drain des FET's 1, wodurch das HF-Signal in dem Gate des FET's 1 verstärkt wird und das verstärkte HF-Signal wird durch die ersten und zweiten Übertragungsleitungen 21 und 22 und den Kondensator 25 übertragen und an dem Signalausgangsanschluß 27 ausgegeben.
Fig. 8 veranschaulicht die Gleichstromcharakteristik zwischen dem Drainstrom Id und der Gatespannung Vg des FET's 1. Ein Drainstrom Id1 des FET's 1 wird durch die Schwellenwertspannung Vth des FET's 1, den Verstärkungskoeffizienten K und die Gatespannung Vg1 entsprechend der folgenden Gleichung (2) bestimmt.
Id1 = K(Vg1 - Vth)² (2)
Bei der in Fig. 7 dargestellten Gatevorspannungsschaltung ist die Gatespannung Vg1 der Gleichung (2) eine festgelegte Gatespannung, welche durch die Gleichung (1) bestimmt wird, so daß die oben beschriebene Verstärkung mit dem Drainstrom Id1 entsprechend den Gleichungen (1) und (2) durchgeführt wird.
Bei der oben beschriebenen Gatevorspannungsschaltung des herkömmlichen Hableiter-IC's ist die an die Gateelektrode des FET's 1 angelegte Gatespannung Vg1 festgelegt, wenn die an den Gatevorspannungsanschluß 114 angelegte Spannung Vg0 konstant ist. Bei dem herkömmlichen Halbleiter-IC ist es jedoch unmöglich, eine Mehrzahl von FET's 1 mit gleichförmiger Störstellendotierungskonzentration und gleichförmiger Dicke der aktiven n-Typ Schicht 32 und gleichförmiger Länge der Gateelektrode 33 von Wafer zu Wafer oder von einer zur anderen abgeteilten Menge herzustellen, so daß sich die Schwellenwertspannung Vth und der Verstärkungskoeffizient K in der Gleichung (2), d.h. Id1 = K(Vg1 - Vth)² zwischen Bauelementen unerwünscht ändern, was zu unerwünschten Unterschieden des Drainstroms Id zwischen den Bauelementen führt. Obwohl in diesem Fall wie in Fig. 8 dargestellt der Verstärker-FET 1 derart entwohfen ist, daß er einen Arbeitspunkt Q mit der durch die durchgezogene Linie dargestellten Gleichstromcharakteristik aufweist, verschiebt sich der Arbeitspunkt ungünstigerweise auf Q1 oder Q2, wenn sich wie durch die gestrichelte Linie (a) oder (b) das Gleichstromsprofil ändert, was zu unerwünschten Änderungen der Hochfrequenzcharakteristik wie einer Eingangslausgangscharakteristik von Chip zu Chip führt.

Kurzfassung der Erfindung

Aufgabe der vorliegenden Erfindung ist es, Halbleiter- IC-Chips bereitzustellen, die jeweils einen Verstärker-FET enthalten, deren Betriebsstromwert über die IC-Chips unabhängig von Unterschieden der Gleichstromcharakteristik des Gleichstrom-FET's konsistent ist.
Weitere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung; es versteht sich jedoch, daß die detaillierte Beschreibung und die spezifische Ausführungsform lediglich im Rahmen einer Erläuterung gegeben sind, da verschiedene Änderungen und Modifizierungen im Rahmen der durch die beigefügten Ansprüche definierten Erfindung dem Fachmann aus der detaillierten Beschreibung ersichtlich sind.
Entsprechend einem ersten Aspekt der vorliegenden Erfindung sind in einem Halbleiter-IC-Chip ein erster FET zur Verstärkung und ein zweiter FET mit derselben Struktur wie derjenigen des ersten FET's und einer gesamten Gatebreite, die kleiner als diejenige des ersten FET's ist, nahe beieinander angeordnet. Der zweite FET ist eine Komponente einer Gatevorspannungsschaltung für den ersten FET, und die Gatevorspannungsschaltung ist derart gebildet, daß ein Stromwert, welcher durch den Drainstrom des zweiten FET's, erste und zweite Widerstände, welche jeweils mit dem Source und Drain des zweiten FET's verbunden sind, und einer Diode bestimmt wird, welche mit den Widerständen in Serie verbunden ist, an den ersten FET als Gatevorspannung aufgebracht wird. Wenn bei dieser Struktur die Gleichstromcharakteristik des ersten FET's von Chip zu Chip sich ändert, ändert sich ebenfalls die Gleichstromcharakteristik des zweiten FET's, welcher in der Nähe des ersten FET's und in demselben Verfahren gebildet worden ist. D.h. wenn der Sättigungsstromwert Idss1 des ersten großen FET's größer als ein vorgeschriebener Wert ist, erhöht sich der Drainstrom Id2 des zweiten FET's, und die durch den Drainstrom Id2 und den Widerstand R bestimmte Spannung erhöht sich ebenfalls, so daß sich die Gatevorspannung Vg1 in negative Richtung verschiebt. Wenn demgegenüber der Sättigungsstromwert Idss1 des ersten FET's kleiner als der vorgeschriebene Wert ist, verringert sich der Drainstrom Id2 des zweiten FET's, und die durch den Drainstrom Id2 und den Widerstand R bestimmte Spannung verringert sich ebenfalls, so daß sich die Gatevorspannung Vg1 in die positive Richtung verschiebt. Auf diese Weise kompensiert der Betrieb des zweiten FET's den Unterschied zwischen dem Arbeitspunkt und dem gewünschten Arbeitspunkt des ersten FET's, und daher ist es möglich, den Betriebsstromwert Id1 des ersten FET's über eine Mehrzahl von IC-Chips unabhängig der Unterschiede des Drainstromwerts des ersten FET's konstistent zu machen, was zu einer gleichförmigen Hochfrequenzcharakteristik wie einer Eingangs/Ausgangscharakteristik der IC-Chips führt.
Entsprechend einem zweiten Aspekt der vorliegenden Erindung ist bei dem Halbleiter-IC der zweite FET in der Nähe des ersten FET's angeordnet, so daß die Gatefinger dieser zwei FET's parallel zueinander ausgerichtet sind und eine Vorspannungskontaktstelle des zweiten FET's auf einem Teil des IC-chips außerhalb des Source des zweiten FET's oder außerhalb der Verbindungsstelle zwischen einem Ende eines Widerstands, dessen anderes Ende mit dem Source des zweiten FET's verbunden ist, und einem Ende eines Widerstands, dessen anderes Ende mit dem Gate des zweiten FET's verbunden ist, angeordnet ist.

Kurze Beschreibung der Figuren

Fig. 1 zeigt ein äquivalentes Schaltungsdiagramm eines Halbleiter-IC's entsprechend einer ersten Ausführungsform der vorliegenden EHFindung.
Fig. 2 zeigt eine Draufsicht, welche eine Chipstruktur des Halbleiter-IC's von Fig. 1 veranschaulicht.
Fig. 3 zeigt einen Graphen, welcher die I-V-Charakteristik zwischen dem Drain-Source-Strom Id22 und der Vorspannung Vbb eines Gatevorspannungs-FET's darstellt.
Fig. 4 zeigt ein äquivalentes Schaltungsdiagramm eines Halbleiter-IC's entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 5 zeigt ein äquivalentes Schaltungsdiagramm eines Halbleiter-IC's entsprechend einer dritten Ausführungsform der vorliegenden Erfindung.
Fig. 6 zeigt ein äquivalentes Schaltungsdiagramm eines Halbleiter-IC's entsprechend einer vierten Ausführungsform der vorliegenden Erfindung.
Fig. 7 zeigt ein äquivalentes Schaltungsdiagramm einer integrierten Halbleiterschaltung unter Verwendung einer herkömmlichen Gatevorspannungsschaltung.
Fig. 8 zeigt einen Graphen, welcher eine I-V-Charakteristik zwischen dem Drain-Source-Strom Id und der Gatespannung Vg eines Verstärker-FET's darstellt.
Fig. 9 zeigt eine Querschnittsansicht, welche einen Teil eines herkömmlichen einstuf igen Verstärker-FET's veranschaulicht.
Fig. 10 zeigt einen Graphen, welcher eine J-V-Charakteristik zwischen dem Drain-Source-Strom Id und der Gatespannung Vg eines herkömmlichen Gatevorspannungs-FET's darstellt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Fig. 1 zeigt ein äquivalentes Schaltungsdiagramm eines Halbleiter-IC's entsprechend einer ersten Ausführungsform der vorliegenden EHFindung. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie die in Fig. 7 verwendeten Bezugszeichen dieselben oder entsprechende Teile. Die Schaltung enthält einen ersten FET 1 zur Verstärkung und einen zweiten FET 4 als Gatevorspannungsquelle für den Verstärker-FET 1. Der Gatevorspannungs-FET 4 besitzt dieselbe Struktur wie der Verstärker-FET 1 und eine Gesamtgatebreite in der Größenordnung von 2 bis 4 kleiner als diejenige des Verstärker-FET's 1. Diese zwei FET's sind nahe zueinander in demselben IC-Chip angeordnet. Bezugszeichen 9 bezeichnet einen Vorspannungszufuhranschluß für den Gatevorspannungs FET 4. Bezugszeichen 5 bis 8 bezeichnen jeweils erste bis vierte Widerstände R&sub1; bis R&sub4;.
Es wird eine Beschreibung der Struktur der Gatevorspannungsschaltung für den Verstärker-FET 1 gegeben.
Das Gate (G) des FET's 4 ist über den Widerstand R&sub3; mit dem Vorspannungszufuhranschluß 9 des FET's 4 und über den Widerstand R&sub4; mit dem Masseanschluß 10 verbunden. Das Source (S) des FET's 4 ist über den Widerstand R&sub1; mit der Vorspannungsanschlußklemme 9 verbunden. Der Drain (D) des FET's 4 ist mit dem Masseanschluß 10 über den Widerstand R&sub2; und mit dem Gatevorspannungsanschluß des Verstärkers FET 1 verbunden.
An der Drainseite des Verstärker-FET's 1 sind die ersten und zweiten Übertragungsleitungen 21 und 22, die Induktivität 23, die Kondensatoren 24 und 25, der Drainvorspannungsanschluß 26 und der Signalausgangsanschluß 27 auf dieselbe Weise wie bei der herkömmlichen Schaltung angeschlossen.
Es wird eine Beschreibung des Betriebs gegeben.
Ein HF-Signaleingang zu dem Signaleingangsanschluß 2 wird durch den Kondensator 3 dem Gate des Verstärker-FET's 1 übertragen. Das HF-Signal wird an in dem FET 1 verstärkt, und das verstärkte Signal wird an dem Drain des FET's 1 ausgegeben, durch die Signalübertragungsleitungen 21 und 22 und den Kondensator 25 übertragen und an dem Signalausgangsanschluß 27 ausgegeben.
Der Arbeitspunkt des Verstärker-FET's 1 während der HF- Signalverstärkung wird detailliert beschrieben. Die Querschnitte der FET's 1 und 4 sind identisch zu demjenigen, der in Fig. 9 dargestellt ist.
Eine partielle Spannung Vg2 welche durch eine an die Vorspannungsanschlußklemme 9 angelegte Spannung Vbb und durch die Widerstände R&sub3; und R&sub4; entsprechend der folgenden Gleichung (3) bestimmt wird, wird an das Gate des FET's 4 als Gatespannung angelegt.
Vg2 Vbb(R&sub4;/(R&sub3; + R&sub4;)) (3)
Die Vorspannung Vbb wird ebenfalls an den Widerstand R&sub2;, den Drain und das Source des FET's 4 und an den Widerstand R&sub1; angelegt, welche in Serie verbunden sind. Die Gleichstromcharakteristik zwischen dem Drain-Source-Strom Id22 des FET's 4 und der Vorspannung Vbb ist durch die durchgezogene Linie (a) in Fig. 3 dargestellt, und die durch die Gleichung (3) bestimmte Gatespannung Vg2 wird an das Gate des FET's 4 angelegt, wodurch der Drainstrom Id2 des FET's 4 bestimmt wird. Darüber hinaus ist die Verbin dungstelle des Drains des FET's 4 und des Widerstands R&sub2; mit der Gateelektrode des FET's 1 verbunden, so daß die Gatevorspannung Vg1 des Verstärker-FET's 1 wie folgt dargestellt wird:
Vg1 = Id2 R&sub2; (4)
Der Arbeitspunkt des Verstärker-FET's 1 ist gleich der durch die Gleichung (4) bestimmten Gatespannung Vg1, und der Verstärker-FET 1 arbeitet bei der Spannung Vg1.
Wenn bei der ersten Ausführungsform der vorliegenden EHFindung die Gleichstromcharakteristik des Verstärker- FET's 1 sich von Chip zu Chip ändert und der Drain-Source- Strom des FET's 1 größer als der EntwuHFswert ist (gestrichelte Linie (a) in Fig. 8), ist der Drain-Source- Strom Id2 des Gatevorspannungs-FET's 4, welcher proportional zu dem Drianstrom des Verstärker-FET's 1, ebenfalls groß. Daher verschiebt sich die Spannung an dem Drain des FET's 4, d.h. die Gatevorspannung Vg1 des FET's 1, welche durch die Gleichung (4) bestimmt wird, ebenfalls von Vg1 auf Vg1' in die negative Richtung, wenn die vorgeschriebene Vorspannung Vbb ( =Vgg ) angelegt wird, wodurch der Arbeitspunkt des FET's 1 auf den vorgeschriebenen Entwuhfswert Id1 kompensiert wird.
Wenn demgegenüber der Drain-Source-Strom des Verstärker-FET's 1 kleiner als der Entwuhfswert ist (gestrichelte Linie (b) in Fig. 8), ist der Drian-Source-Strom Id22 des FET's 4 ebenfalls klein, und daher verschiebt sich die Spannung an dem Drain des FET's 4, d.h. die Gatevorspannung Vg1 des FET's 1, welche durch die Gleichung (4) bestimmt wird, ebenfalls von Vg1 auf Vg1" in die positive Richtung, wenn die vorgeschriebene Vorspannung Vdd (= -Vgg) angelegt wird, wodurch der Arbeitspunkt des FET's 1 auf den vorgeschriebenen Entwuhfswert Id1 kompensiert wird.
In der Zwischenzeit offenbart die offengelegte japanische Patentanmeldung Nr. 2-84764 (US-Patent Nr. 4,921,914) eine Gatevorspannungsschaltung für einen Verstärker-MESFET, welcher eine Gateausparungsstruktur, die eine Gatevorspannungsschaltung wie die vorliegende EHFindung enthält, Widerstände und einen MESFET aufweist, welcher als kompensierte Gatevorspannungsquelle für den Verstärker-MESFET dient (vgl. Fig. 2 der Veröffentlichung). Bei der Herstellung wird das Naßätzen der Gateaussparungen für den Verstärker-FET und den Gatevorspannungs-FET zur selben Zeit durchgeführt, so daß die Ausparungen für die zwei FET's genau dieselbe Tiefe besitzen. Wenn daher die Tiefe der Gateausparung größer (oder kleiner) als eine gewünschte Tiefe ist, verringert (oder erhöht) sich der Sättigungsstrom in dem Verstärker-FET, und die Gatevorspannung verschiebt sich in die positive (oder negative) Richtung in dem Gatevorspannungs-FET, wodurch die Vorspannung des Verstärkers stets konstant ist. Jedoch dient die Gatevorspannungsschaltung nach diesem Stand der Technik lediglich der Korrektur der Änderungen bei der Herstellung und besitzt gegenüber der vorliegenden EHFindung eine unterschiedliche Schaltungsstruktur. Dieser Unterschied der Schaltungsstrukturen zwischen dem Stand der Technik und der vorliegenden EHFindung ruft einen Unterschied der entsprechenden Kompensationsoperation hervor. Insbesondere sind bei der Schaltung nach dem Stand der Technik das Gate und das Source des Gatevorspannungs-FET's kurzgeschlossen, und es wird lediglich der Drainstrom IDSS mit der Gatespannung von 0V verwendet, so daß der Gatevorspannungspunkt lediglich durch den Widerstand RB2 bestimmt wird. D.h. entsprechend Fig. 10 ist ein Punkt K Vth auf der Achse von Vg = 0 der Arbeitspunkt des Gatevorspannungs-FET's, und es wird lediglich der Drainstrom IDSS ( IDSS = K Vth) mit der Gatespannung von 0V verwendet. Der Gradient des Drainstromprofils von IDSS an dem Punkt auf der Achse von Vg = 0 ändert sich mit der Änderung des Herstellungsverfahrens. Bei der Gatevorspannungschaltung nach dem Stand der Technik wird die Änderung des Drainstroms IDSS durch gleichzeitiges Ätzen der Gateaussparung für den Verstärker-FET und den Gatevorspannungs- FET kompensiert. Bei dieser Gatevorspannungsschaltung jedoch kann der Vorspannungspunkt nicht auf einen willkürlichen Punkt gesetzt werden, und die Arbeitspunkte beider FET's sind zueinander unterschiedlich, so daß eine hinreichende Kompensierung unmöglich ist. Demgegenüber liegt bei der vorliegenden EHFindung der Arbeitspunkt des Gatevorspannungs-FET's 4 in einem in Fig: 10 dargestellten Bereich "A" mit derselben Spannungs-Strom-Charakteristik wie derjenigen des Arbeitspunkts des Verstärker-FET's 1, wodurch eine genaue Kompensierung bei dem Betrieb des Verstärker- FET's 1 erzielt wird.
Die veröffentlichte japanische Patentanmeldung Nr. 2-101808 offenbart eine Hochfrequenzverstärkerschaltung, welche einen ersten Verstgrker-FET und einen zweiten FET enthält, der als Gatevorspannungsquelle für den ersten Verstärker- FET dient (vgl. Fig. 1 der Veröffentlichung). Bei dieser Schaltung nach dem Stand der Technik wird der Ausgangssignalpegel des Verstärker-FET's reduziert und der Drainstrom des Gatevorspannungs-FET's erhöht, wodurch die Gatevorspannung des Verstärker-FET's herabgesetzt wird, um den Source- Drain-Strom zu reduzieren, und die Effizienz an dem Kleinsignalpegel wird verbessert. Der Unterschied zu der vorliegenden Erfindung besteht jedoch darin, daß diese Schaltung nach dem Stand der Technik Änderungen des Herstellungsverfahrens nicht kompensiert, sondern die Änderung der Ausgangsleistung infolge eines Ansteigens oder Verringerns der Eingangsleistung während des praktischen Betriebs durch Extrahieren eines Rückkopplungssignals von dem verstärkten Ausgangssignal und durch Anlegen des Rückkopplungssignal an das Gate kompensiert wird. Dementsprechend ist dargelegt, daß bei diesem Stand der Technik der zweite Gatevorspannungs-FET in unmittelbarer Nähe des zweiten Verstärker- FET's angeordnet sein sollte und diese FET's in einer integrierten Hybridschaltung enthalten sein können. Da die nahe Anordnung dieser zwei FET's jedoch lediglich der Kompaktheit des IC-Chips dient und sich von vorliegenden EHFindung unterscheidet, werden diese zwei FET's nicht monolithisch auf demselben Substrat hergestellt. Darüber hinaus dient diese Schaltung nach dem Stand der Technik nicht dem Kompensieren der Änderungen infolge des Herstellungsverfahrens durch Betreiben der zwei FET's an demselben Arbeitspunkt.
Die veröffentlichte japanische Patentanmeldung Nr. 2-151109 offenbart eine ähnliche Gatevorspannungschaltung, welche einen Gatevorspannungs-FET 12, Widerstände 10a und 10b und dergleichen enthält (vgl. Fig. 1 der Veröffentlichung). Bei dieser Gatevorspannungsschaltung wird jedoch der Gatevorspannungs-FET 12 als Widerstand verwendet. Da darüber hinaus das Gate und der Drain und das Source direkt wie bei der oben beschriebenen Veröffentlichung Nr. 2-84764 angeschlossen sind, wird lediglich die Gatespannung an dem Punkt 0V auf dem Id-Vg-Profil verwendet. Daher unterscheiden sich die Arbeitspunkte beider FET's voneinander, und es wird keine hinreichende Kompensierung erzielt. Da demgegen über bei der vorliegenden EHFindung der Verstärker-FET und der Gatevorspannungs-FET an demselben Arbeitspunkt arbeiten, ist eine genaue Kompensierung möglich.
Im folgenden wird der Kompensierungsmechanismus der oben beschriebenen Veröffentlichungen Nr. 2-84764 und Nr. 2- 151109 mit dem Kompensierungsmechanismus der ersten Ausführungsform der vorliegenden EHFindung verglichen.
Bei der Veröffentlichung Nr. 2-84764 wird unter der Annahme, daß die Drainsättigungsströme der FET's 4 und 5 als Idss1 bzw. Idss2 bezeichnet werden der festgelegte bzw. eingestellte Drainstrom Id1 des Verstärker-FET's 4 während des Betriebs wie folgt dargestellt:
Id1 = Idss1 - gml 1dss2 Rb2 (5)
wobei gml die Übertragungskonduktanz des FET's 4 und Rb2 den Widerstandswert des Vorspannungswiderstands RB von Fig. 2 darstellen.
Wenn die Stromcharakteristik des eingestellten Drainsstroms Id1 sich infolge der Änderung bei der Herstellung ändert, wird der Drainstrom Id1' wie folgt dargestellt:
Id1'= Idss1' - gm1' Idss2' Rb2 =(¹+δ)Idss1 - gm1 (1+δ)1dss2 Rb2 (5)
wobei δ die Änderung des Drainstroms infolge der Änderung der Herstellung darstellt. Die Differenz ΔId1 zwischen dem eingestellten Drainstrom Id1 und dem Drainstrom Id1' wird wie folgt dargestellt:
ΔId1 = Id1' - Id1 = δIdss1 - gml δIdss2 Rb2 = δId1 (6)
Wenn angenommen wird, daß der FET 4 eine verstärkung der Klasse A durchführt, wird der Drainstrom Id1 auf 1/2 Idss1 eingestellt und die obige Gleichung (6) umgewandelt
ΔId1 = δ(1/2 Idss1 ) (7)
Aus der Gleichung (7) ergibt sich, daß dann, wenn der Arbeitstrom Id1 auf einen vorbestimmten Prozentsatz von Idss1 eingestellt wird, der Arbeitstrom Id1 sich um die Differenz ΔId1 ändert.
Bei der veröffentlichten japanischen Patentanmeldung Nr. 2-151109 wird unter der Annahme, daß die Drainsättigungsströme des in Fig. 1 dargestellten Verstärker-FET's 6 und des Vorspannungs-FET's 12 als Idss1 und Idss2 und die jeweiligen Übertragungskonduktanzen als gml bzw. 9m2 dargestellt werden, die Pinch-off-Spannung Vp&sub2; des Vorspannungs- FET's 12 wie folgt dargestellt:
Vp&sub2; = - gm2 Idss2 (8)
Unter der Annahme, daß die Widerstandswerte der Gatevorspannungswiderstände 10a und 10b als R10a bzw. R10b' bezeichnet werden, wird der eingestellte Drainstrom Id1 des Verstärker-FET's 6 wie folgt dargestellt:
Wenn bei der obigen Gleichung (9) die Stromcharakteristik des eingestellten Drainstroms Id1 sich infolge der Änderung der Produktion ähnlich wie in Gleichung (5) ändert, wird der geänderte Drainstrom Id1' wie folgt dargestellt:
In diesem Fall ist die Differenz ΔId1 zwischen dem eingestellten Drainstrom Id1 und dem Drainstrom Id1' infolge der Änderung der Herstellung gleich derjenigen von Gleichung (6) entsprechend der Veröffentlichung Nr. 2-84764, und es wird in etwa derselbe Effekt der Kompeniserung wie oben beschrieben erzielt.
Demgegenüber wird bei der ersten Ausführungsform der vorliegenden EHFindung unter der Annahme, daß die Drainsättigungsströme des FET's 1 und des FET's 4 jeweils als Idss1 bzw. Idss2 bezeichnet werden, der eingestellte Drainstrom Id1 in dem Operationszustand wie folgt dargestellt:
Id1 = Idss1 - gm1 Id22 R&sub2; (10)
wobei gm1 die Übertragungskonduktanz des FET's 1 bezeichnet. Danach wird der Drain-Source-Strom Id22 des FET's 4 in dem Betriebszustand wie folgt dargestellt:
wobei gm2 die Übertragungskonduktanz des FET's 4 bezeichnet.
Wenn sich die Stromcharakteristik des eingestellten Drainstroms Id1 infolge der Änderung der Herstellung ändert, wird der Drainstrom Id1' wie folgt dargestellt:
Id1' = Idss1' - gm1 Idss' R&sub2; (10)
wobei die jeweiligen Stromwerte Id1', Idss1' -, gml' und Id22' aus den jeweils eingestellten Stromwerten Id1, Idss1, gm1 und Id22 und der Änderung δ infolge der Änderung der Herstellung bestehen, und die Differenz ΔId1 zwischen dem eingestellten Stromwert Id1 und dem Stromwert Id1' wird wie in der folgenden Gleichung (12) in Übereinstimmung mit den obigen Gleichungen (10) und (11) und der Änderung 6 dargestellt.
Entsprechend der ersten Ausführungsform der vorliegenden EHFindung ist es möglich, die Widerstände R&sub2; bis R&sub4; in der obigen Gleichung (12) derart zu wählen, daß die Differenz ΔId1 zwischen dem eingestellten Drainstrom Id1 und dem Drainstrom Id1' reduziert wird, wodurch eine verbesserte Kompensierung im Vergleich mit den oben beschriebenen Schaltungen nach dem Stand der Technik der Veröffentlichun gen Nr. 2-84764 und 2-151109 erzielt wird.
Fig. 2 zeigt eine Draufsicht, welche ein Beispiel einer Chipstruktur des Halbleiter-IC's einschließlich der Gatevorspannungsschaltung für den Verstärker-FET 1 der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.
In Fig. 2 bezeichnen dieselben Bezugszeichen wie die in Fig. 1 verwendeten Bezugszeichen dieselben oder entsprechende Teile. Bezugszeichen 10a bezeichnet ein Durchgangsloch, Bezugszeichen 12 bezeichnet einen Metalldraht, Bezugszeichen 13 bezeichnet eine Signaleingangskontaktstelle, welche dem Signaleingangsanschluß 2 von Fig. 1 entspricht, und Bezugszeichen 14 bezeichnet eine Vorspannungskontaktstelle, welche der Vorspannungsanschlußklemme 9 von Fig. 1 entspricht. Bezugszeichen 20 bezeichnet eine Ausgangsanpassungs/Drainvorspannungsschaltung für den Verstärker-FET 1, welche die Übertragungsleitungen 21 und 22, die Induktivität 23, die Kondensatoren 24 und 25, den Drainvorspannungsanschluß 26 und den Signalausgangsanschluß 27 aufweist.
Bei dieser Gatevorspannungsschaltung ist der Gatevorspannungs-FET 4, dessen Gatebreite in der Größenordnung von 2 bis 4 kleiner als die Gesarntgatebreite des Verstärker- FET's 1 ist, in der engeren Nähe des Verstärker-FET's 1 angeordnet, so daß die Gatefinger dieser zwei FET's parallel zueinander ausgerichtet sind. Das Source 5 des FET's 1, ein Ende des Widerstands R&sub2;, welches dem Ende gegenüberliegt, das mit dem Drain des FET's 4 verbunden ist, und ein Ende des Widerstands R&sub4;, welches in dem Ende gegenüberliegt, das mit dem Gate G des FET's 4 verbunden ist, sind durch das Durchgangsloch 10a mit dem Masseanschluß 10 verbunden, welcher als Metallschicht ausgebildet ist, die auf der Rückseite des Substrats gebildet ist. Die Verbindungsstelle des Drain D des FET's 4 und des Widerstands R&sub2; ist mit dem Gate G des FET's 1 unter Verwendung des Metalldrahts 12 verbunden. Des weiteren ist die Vorspannungskontaktstelle 14 auf einem Teil des Rands des IC-Chips außerhalb der Verbindungsstelle des Source 5 und des Gates G des FET's 4 angeordnet, welche miteinander über die Widerstände R&sub1; bzw. R&sub3; verbunden sind.
Bei der ersten Ausführungsform der vorliegenden EHFindung sind der erste Verstärker-FET 1 und der zweite Gatevorspannungs-FET 4, welcher dieselbe Struktur wie der erste FET 1 und eine Gesamtgatebreite aufweist, welche kleiner als diejenige-des ersten FET's 1 ist und in dem selben Verfahren wie der erste FET 1 hergestellt wird, nahe zueinander in demselben IC-Chip als Komponenten der Gatevorspannungs schaltung angeordnet. Die Gatevorspannungs schaltung ist derart konstruiert, daß die Spannung an dem Drain des zweiten FET's 4, welche durch den Drainstrom des zweiten FET's 4 und den mit dem Drain verbundenen Widerstand R&sub2; erzielt wird, an das Gate des ersten FET's als die Gatevorspannung angelegt wird. Wenn bei dieser Struktur der Drain strom Id des ersten Verstärker- FET's 1 sich von Wafer zu Wafer oder von einer zur anderen abgeteilten Menge ändert, ändert sich ebenfalls der Drainstrom des zweiten Gatevorspannungs-FET's 4, welcher in der Nähe des ersten FET's 1 und in demselben Vehfahren gebildet wird, wodurch der Arbeitspunkt des ersten FET's 1 auf einen vorgeschriebenen Wert kompensiert wird. Daher ist der Arbeitsstromwert Id1 des ersten FET's 1 gleichförmig über eine Mehrzahl von Halbleiter-IC-Chips unabhängig der Änderungen des Drainstromwerts des ersten FET's 1, wodurch sich eine gleichförmige Hochfrequenzcharakteristik wie eine Eingangs/Ausgangscharakteristik der Halbleiter-IC-Chips ergibt.
Fig. 4 zeigt ein äquivalentes Schaltungsdiagramm einer integrierten Halbleiterschaltung einer zweiten Ausführungsform der vorliegenden EHFindung. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie die in Figuren 1 und 7 verwendeten Bezugszeichen dieselben oder entsprechende Teile. Während bei der oben beschriebenen ersten Ausführungsform der Widerstand R&sub1; (5) zwischen dem Source 5 des FET's 4 und der Vorspannungsanschlußklemme 9 eingesetzt ist, ist bei dieser zweiten Ausführungsform das Source 5 des FET's 4 direkt mit der Vorspannungsanschlußklemme 9 verbunden. Andere Widerstände R&sub2; (2), R&sub3; (7) und R&sub4; (8) und der zweite FET 4 sind ähnlich wie bei der ersten Ausführungsform angeschlossen. Darüber hinaus sind an der Drainseite des FET's 1 die ersten und zweiten Übertragungsleitungen 21 und 22, die Induktivität 23, die Kondensatoren 24 und 25, der Drainvorspannungsanschluß 26 und der Signalausgangsanschluß 27 ähnlich wie bei der in Fig. 7 dargestellten Schaltung nach dem Stand der Technik angeschlossen.
Der Betrieb der Gatevorspannungsschaltung der zweiten Ausführungsform ist ähnlich wie derjenige der ersten Ausführungsform. Die Gleichstromcharakteristik zwischen dem Drain-Source-Strom Id22 und der Vorspannung Vbb des zweiten FET's 4 ist durch die gestrichelte Linie (b) von Fig. 3 dargestellt. Ähnlich wie die Gatevorspannungsschaltung der ersten Ausführungsform, bei welcher die durch Gleichung (3) bestimmte Gatespannung Vg2 an das Gate des FET's 4 angelegt wird, führt der FET 1 der zweiten Ausführungsform eine Verstärkung an dem Arbeitspunkt der Gatevorspannung Vg1 des FET's 1 durch, welche durch die Gleichung (4) bestimmt ist.
Daher werden dieselben Effekte wie bezüglich der ersten Ausführungsform beschrieben bei der zweiten Ausführungsform erzielt.
Fig. 5 zeigt ein äquivalentes Schaltungsdiagramm einer integrierten Halbleiterschaltung einer dritten Ausführungsform der vorliegenden Erfindung. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie die in Fig. 1 und 7 verwendeten Bezugszeichen dieselben oder entsprechende Teile. Bei der dritten Ausführungsform ist eine Diode D&sub1; (11) zwischen dem Gatevorspannungs-FET 4 und dem Masseanschluß 10 eingesetzt. Insbesondere ist eine Kathode der Diode D&sub1; mit dem Drain des Gatevorspannungs-FET's 4 über den Widerstand R&sub2; verbunden, und eine Anode der Diode D&sub1; ist mit dem Masseanschluß 1 verbunden. Das Gate und der Source des Gatevorspannungs-FET's 4 sind ähnlich wie bei der ersten Ausführungsform angeschlossen. Darüber hinaus ist die Struktur an der Drainseite des Verstärker-FET's 1 identisch zu derjenigen der Schaltung nach dem Stand der Technik von Fig. 7.
Die Gleichstromcharakteristik zwischen dem Drain- Source-Strom Id22 und der Vorspannung Vbb bei der dritten Ausführungsform ist durch die durchgezogene Linie (c) von Fig. 3 dargestellt. Ähnlich wie bei der oben beschriebenen ersten und zweiten Ausführungsform wird die Verstärkung an dem Arbeitspunkt der Gatevorspannung Vg1 des FET's 1 durchgeführt, welche durch die Gleichung (4) bestimmt wird. Bei der dritten Ausführungsforrn jedoch besitzt im Unterschied zu der ersten und zweiten Ausführungsform die durch die durchgezogene Linie (c) dargestellte Gleichstromcharakteristik die Offsetspannung Vos, wodurch der eingestellte Spannungsbereich der Gatevorspannung Vg1 gegenüber denjenigen der ersten und zweiten Ausführungsform geändert werden kann.
Fig. 6 zeigt ein äquivalentes Schaltungsdiagramm einer integrierten Halbleiterschaltung einer vierten Ausführungsform der vorliegenden EHFindung. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie die in Fig. 1 und 7 verwendeten Bezugszeichen dieselben oder entsprechende Teile. Ebenfalls ist bei der vierten Ausführungsform die Struktur an der Drainseite des FET's 1 identisch zu derjenigen der in Fig. 7 dargestellten Schaltung nach dem Stand der Technik. Das Gate und das Source des Gatevorspannungs- FET's 4 sind ähnlich wie bei der zweiten Ausführungsform angeschlossen. Darüber hinaus ist ähnlich wie bei der drit ten Ausführungsform die Diode D&sub1; zwischen dem Gatevorspannungs-FET 4 und dem Masseanschluß 10 eingesetzt, so daß die Kathode über den Widerstand R&sub2; mit dem Drain des FET's 4 und die Anode mit dem Masseanschluß 10 verbunden sind. Der Betrieb dieser Gatevorspannungsschaltung ist identisch zu demjenigen der dritten Ausführungsform.
Während bei der oben beschriebenen dritten und vierten Ausführungsform lediglich eine Diode D&sub1; (11) angeschlossen ist, können zwei oder mehr Dioden angeschlossen werden, und in diesem Fall kann die Offsetspannung Vos auf n Vbi [V) unter Verwendung von n Dioden eingestellt werden. Wenn die Diode eine Schottkydiode unter Verwendung eines GaAs- Substrats ist, beträgt Vbi 0,6 bis 0,75 [V].
Während bei den oben beschriebenen ersten bis vierten Ausführungsformen der einstufige Verstärker, welcher den Verstärker-FET 1 als eine Stufe enthält, beschrieben wird, kann eine Mehrzahl von Stufen angeschlossen werden, um einen vielstufigen Verstärker zu bilden. Ebenfalls werden in diesem Fall dieselben Effekte wie oben beschrieben erzielt, wenn jede Stufe des Verstärker-FET's mit einer Kompensierungsschaltung versehen ist.

Claims

1. Integrierte Halbleiterschaltung, in welcher Transistoren, Widerstände, Kondensatoren, Übertragungsleitungen und dergleichen auf einem Halbleitersubstrat monolithisch integriert sind, mit:

einem ersten Feldeffekttransistor (1), welcher ein Source, ein Gate und einen Drain aufweist und eine Verstärkung durchführt;

einem Gate-Vorspannungsanschluß für den ersten Feldeffekttransistor;

einem zweiten Feldeffekttransistor (4), welcher ein Source, ein Gate und einen Drain aufweist, dessen Gesamtgatebreite kleiner als diejenige des ersten Feldeffekttransistors (1) ist und der in demselben Prozeß wie der erste Feldeffekttransistor (1) hergestellt wird;

einer Vorspannungsanschlußklemme (9) für den zweiten Feldeffekttransistor (4);

ersten bis vierten Widerständen (R&sub1;, R&sub2;, R&sub3;, R&sub4;), welche jeweils gegenüberliegende Enden aufweisen;

einer Gate-Vorspannungsschaltung, welche den zweiten Feldeffekttransistor (4), die Vorspannungsanschlußklemme (9) und die ersten bis vierten Widerstände (R&sub1;, R&sub2;, R&sub3;, R&sub4;) aufweist, wobei das Source des zweiten Feldeffekttransistors (4) mit der Vorspannungsanschlußklemme (9) über den ersten Widerstand (R&sub1;) verbunden ist, das Gate des zweiten Feldeffekttransistors (4) mit der Vorspannungsanschlußklemme (9) über den dritten Widerstand (R&sub3;) und mit Masse (10) über den vierten Widerstand (R&sub4;) verbunden ist und der Drain des zweiten Feldeffekttransistors (4) über den zweiten Widerstand (R&sub2;) mit Masse (10) und mit dem Gatevorspannungsanschluß des ersten Feldeffekttransistors (1) verbunden ist, wobei die Drainspannung des zweiten Feldeffekttransistors (4) Änderungen des Arbeitsstroms des ersten Feldeffekttransistors (1) kompensiert.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Source des zweiten Feldeffekttransistors (4) direkt mit der Vorspannungsanschlußklemme (9) für den zweiten Feldeffekttransistor (4) verbunden ist.

3. Integrierte Halbleiterschaltung nach Anspruch 1, gekennzeichnet durch eine Diode (11), welche zwischen dem Drain des zweiten Feldeffekttransistors (4), der mit dem Gate-Vorspannungsanschluß des ersten Feldeffekttransistors (1) verbunden ist, und dem zweiten Widerstand (R&sub2;) angeordnet ist.

4. Integrierte Halbleiterschaltung nach Anspruch 1, gekennzeichnet durch eine Diode (11), welche zwischen dem zweiten Widerstand (R&sub2;) und Masse (10) angeordnet ist.

5. Integrierte Halbleiterschaltung nach Anspruch 2, gekennzeichnet durch eine Diode (11), welche zwischen dem Drain des zweiten Feldeffekttransistors (4), der mit dem Gatevorspannungsanschluß des ersten Feldeffekttransistors (1) verbunden ist, und dem zweiten Widerstand (R&sub2;) angeordnet ist.

6. Integrierte Halbleiterschaltung nach Anspruch 2, gekennzeichnet durch eine Diode (11), welche zwischen dem zweiten Widerstand (R&sub2;) und Masse (10) angeordnet ist.

7. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistors (1) angeordnet ist, so daß die Gatefinger dieser Transistoren parallel zueinander ausgerichtet sind, und eine Vorspannungskontaktstelle (14) als Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle eines Endes des ersten Widerstands (R1) gegenüberliegend dem Ende, das mit dem Source des zweiten Feldeffekttransistors (4) verbunden ist, und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem Ende, das mit dem Gate des zweiten Feldeffekttransistors (4) verbunden ist, angeordnet ist.

8. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistors (1) derart angeordnet ist, daß die Gatefinger dieser Transistoren parallel zueinander angeordnet sind, und eine Vorspannungskontaktstelle (14) als die Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle des Source des zweiten Feldeffekttransistors (4) und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem Ende, das mit dem Gate des zweiten Feldeffekttransistors (4) verbunden ist, angeordnet ist.

9. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistörs (1) derart angeordnet ist, daß die Gatefinger dieser Transistoren parallel zueinander ausgerichtet sind, und eine Vorspannungskontaktstelle (14) als die Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle eines Endes des ersten Widerstands (R&sub1;) gegenüberliegend dem Ende, das mit dem Source des zweiten Feldeffekttransistors (4) verbunden ist, und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem Ende, das mit dem Gate des zweiten Feldeffekttransistors (4) verbunden ist, angeordnet ist.

10. Integrierte Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistors (1) derart angeordnet ist, daß die Gatefinger dieser Transistoren parallel zueinander ausgerichtet sind, und eine Vorspannungskontaktstelle (14) als die Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle eines Endes des ersten Widerstands (R&sub1;) gegenüberliegend dem Ende, das mit dem Source des zweiten Feldeffekttransistors verbunden ist, und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem Ende, das mit dem Gate des zweiten 10 Feldeffekttransistors (4) verbunden ist, angeordnet ist.

11. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistors (1) derart angeordnet ist, daß die Gatefinger dieser Transistoren parallel zueinander ausgerichtet sind, und eine Vorspannungskontaktstelle (14) als die Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle 20 des Source des zweiten Feldeffekttransistors (4) und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem Ende, das mit dem Gate des zweiten Feldeffekttransistors (4) verbunden ist, angeordnet ist.

12. Integrierte Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor (4) in der Nähe des ersten Feldeffekttransistors (1) derart angeordnet ist, daß die Gatefinger dieser Transistoren parallel zueinander ausgerichtet sind, und eine Vorspannungskontaktstelle (14) als die Vorspannungsanschlußklemme (9) des zweiten Feldeffekttransistors (4) auf einem Teil der integrierten Schaltung außerhalb der Verbindungsstelle des Source des zweiten Feldeffekttransistors (4) und eines Endes des dritten Widerstands (R&sub3;) gegenüberliegend dem 35 Ende, das mit dem Gate des zweiten Feldeffekttransistors (4) verbunden ist, angeordnet ist.