DE69319754T2

DE69319754T2 - Redundanzdekodierer

Info

Publication number: DE69319754T2
Application number: DE69319754T
Authority: DE
Inventors: David Charles Carrollton Texas 75007 Mcclure
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1992-01-31
Filing date: 1993-01-27
Publication date: 1999-01-14
Anticipated expiration: 2013-01-28
Also published as: DE69319754D1; EP0554052A2; US5471426A; EP0554052B1; JPH0644798A; JP3598119B2; EP0554052A3

Description

Diese Erfindung ist auf das Gebiet integrierter Schaltungen, die Speicherarrays enthalten, und genauer auf redundante Schemata in derartigen Schaltungen gerichtet.
Diese Anmeldung steht in Bezug zu den europäischen Patentanmeldungsveröffentlichungen Nrn. 0 554 054, 0 554 053 und 0 554 055, die alle zeitgleich mit dieser Anmeldung eingereicht wurden.
Moderne integrierte Schaltungen, insbesondere Lese-/Schreibschaltungen, wie z. B. statische Speicher mit wahlfreiem Zugriff (SRAMs) und dynamische Speicher mit wahlfreiem Zugriff (DRAMs) werden hinsichtlich ihrer physischen Größe und der Dichte der Speicherstellen darin ziemlich groß. Zum Beispiel sind SRAMs mit 2²&sup0; adressierbaren Stellen und DRAMs mit 2²² adressierbaren Stellen nun leicht verfügbar, selbst mit Sub-Mikrometer-Merkmalsgrößen; kann die physische Größe des integrierten Schaltungschips, der derartige Speicher enthält, so groß sein wie in der Ordnung von 180 kmil². Zusätzlich beinhalten viele komplexe Mikroprozessoren nun signifikante Mengen an sich in einem auf einem Chip befindlichen Speicher bzw. On-Chip-Speicher, wie z. B. 64 kBytes oder mehr eines Nur-Lese-Speichers bzw. ROMs und 64 kBytes oder mehr eines Speichers mit wahlfreiem Zugriff bzw. RAMs. Die physische Chipgröße mancher dieser modernen Mikroprozessoren kann so groß sein wie etwa 250 kmil².
Es ist gut bekannt, daß, wenn die minimale Merkmalsgröße in integrierten Schaltungschips kleiner wird, die Größe eines Defekts, der einen Fehler verursachen kann, (das heißt die Größe eines "tötenden" Defekts) schrumpft. Infolgedessen ist es insbesondere bei Chips großer Größe schwieriger, eine adäquate Herstellungsausbeute zu erzielen, da sich die Größe der tötenden Defekte reduziert. Um die Verletzlichkeit eines relativ großen integrierten Schaltungschips gegenüber einem einzigen kleinen Defekt zu verringern, verwenden moderne integrierte Schaltungen Reservezeilen und -spalten, die verwendet werden können, um defekte Zeilen und Spalten jeweilig zu ersetzen, und zwar in dem Speicherabschnitt der Schaltung. Der Ersatz einer der Reservezeilen oder -spalten wird herkömmlicherweise durch das Öffnen von Sicherungen (oder das Schließen von Antisicherungen, wie dies der Fall sein kann) in der Dekoderschaltung bewerkstelligt, so daß ein Zugriff auf die Reservezeile oder -spalte nach Empfang der Adresse für die defekte Zeile oder Spalte in dem primären Speicherarray durchgeführt wird. Herkömmliche Sicherungen beinhalten Polysiliziumsicherungen, die durch einen Laserstrahl geöffnet werden können, und ebenso Sicherungen und Antisicherungen vom Lawinentyp.
Beispiele für Speicherbauelemente, die konventionelle redundante Schematas realisieren, sind in Hardee, et al., "A Fault-Tolerant 30 ns/375 mW 16K X 1 NMOS Static RAM", J. Solid State Circuits, Band SC-16, Nr. 5 (IEEE, 1981), Seiten 435-43, und in Childs, et al., "An 18 ns 4K X 4 CMOS SRAM", J. Solid State Circuits, Band SC- 19, Nr. 5 (IEEE, 1984), Seiten 545-51, beschrieben. Ein Beispiel eines herkömmlichen redundanten Dekoders ist im US-Patent Nr. 4,573,146 beschrieben, das am 25. Februar 1986 herausgegeben und auf SGS-Thomson Microelectronics, Inc. übertragen wurde.
In den meisten Speichern, die redundante Elemente enthalten, ist jedoch die Zeit, die für den Zugriff auf eine redundante Speicherzelle erforderlich ist, länger als jene, die für den Zugriff auf eine Speicherzelle in dem primären Array erforderlich ist. Dementsprechend wird die Zugriffszeit im schlimmsten Fall bzw. die langsamste Zugriffszeit auf den Speicher im allgemeinen durch die Freigabe redundanter Elemente verschlechtert. Es wurde beobachtet, daß ein signifikanter Teil der Zugriffszeitverschlechterung auf zusätzliche Verzögerungen in den Dekodern zurückzuführen ist, die redundanten Elementen zugeordnet sind, die den empfangenen Adressenwert gegenüber dem programmierten Adressenwert vergleichen, auf den das redundante Element antwortet (das heißt die Adresse des ersetzten primären Arrayelements).
Nimmt man nun Bezug auf Fig. 10, so wird nun ein herkömmlicher Redundanzdekoder beschrieben. Wie gut bekannt ist, ist jedem redundanten Element ein Dekoder zugeordnet, der einen Adressenwert hat, der dort hinein durch Sicherungen programmiert ist; die empfangene Adresse wird mit diesem programmierten Wert verglichen und, falls sie übereinstimmt, soll das redundante Element freigegeben werden. Der konventionelle Dekoder der Fig. 10 ist ein redundanter Spaltendekoder und beinhaltet ein summierendes NAND-Gatter 104, das Eingänge von Dekoderblöcken 102 und von einem Freigabeblock 100 empfängt; der Ausgang des NAND-Gatters 104 ist mit einem Eingang eines NOR-Gatters 106 verbunden, der ebenso Eingänge auf der Leitung HALFSEL (invertiert durch Inverter 103) und Leitung CEc empfängt. Die Leitung HALFSEL zeigt mit einem hohen Pegel an, daß eine Zeilenadresse empfangen worden ist, die dem Teil des Arrays entspricht, der durch die redundante Spalte bedient wird, die diesem Dekoder zugeordnet ist; die Leitung CEc zeigt mit einem niedrigen Pegel an, daß die Schaltung freigegeben ist. Bei diesem herkömmlichen Dekoder zeigt ein hoher Logikpegel am Ausgang des NOR-Gatters 106 auf der Leitung RDSEL an, daß die redundante Spalte, die dem Dekoder der Fig. 10 zugeordnet ist, auszuwählen ist, wenn die Adresse, die von dem Speicher empfangen wurde, mit jener übereinstimmt, für die die Sicherungen geöffnet wurden (und somit befindet sich jeder Eingang des NAND-Gatters 104 auf seinem hohen Pegel).
Der Freigabeblock 100 in diesem herkömmlichen Dekoder beinhaltet eine Sicherung 110, die zwischen der Vcc- Leistungsversorgungsspannung und dem Drain des Transistors 112 angeschlossen ist, der mit dem Eingang des Inverters 111 verbunden ist. Der Source des Transistors 112 ist mit der Erde verbunden und der Ausgang des Inverters 111 ist mit dem Gate des Transistors 112 und über die Leitung EN mit dem Eingang des summierenden NAND-Gatters 104 verbunden. Im Betrieb wird die Sicherung 110 geöffnet, um eine Redundanz freizugeben, in diesem Fall wird der Eingang des Inverters 111 auf Erde lecken, und zwar aufgrund der Sperrschichtleckage am Transistor 112; die Leitung EN am Ausgang des Inverters 111 wird auf Hoch gehen, wobei der Transistor 112 eingeschaltet wird, um diesen Zustand einzurasten. Das summierende NAND-Gatter 104 wird somit auf den Zustand der Leitungen M0 bis M3 an seinen übrigen Eingängen antworten, die von den Dekoderblöcken 102 empfangen werden.
Die Dekoderblöcke 102&sub0; bis 102&sub3; empfangen wahre und komplementäre Spaltenadressen-Eingänge CA0t, CA0c bis CA2t, CA2c und wahre und komplementäre vordekodierte Signale BLKt, BLKc, und zwar jeweilig. Jeder Dekoderblock 102 beinhaltet eine Sicherung 114, die zwischen Vcc auf der einen Seite und dem Drain des Transistors 106 und dem Eingang des Inverters 105 auf der anderen Seite angeschlossen ist; der Source des Transistors 106 ist mit Erde verbunden und das Gate des Transistors 106 ist mit dem Ausgang des Inverters 105 verbunden. In jedem Dekoderblock 102 hat der Inverter 107 einen Eingang, der mit dem Ausgang des Inverters 105 verbunden ist. Der Ausgang des Inverters 107 ist mit dem N-Kanal-Transistor eines Durchlaßgatters bzw. Durchlaßgates 1081 und dem P-Kanal-Transistor eines Durchlaßgatters bzw. Durchlaßgates 108c verbunden, während der Ausgang des Inverters 105 mit dem P-Kanal- Transistor des Durchlaßgatters 108t und dem N-Kanal-Transistor des Durchlaßgatters 108c verbunden ist. Das Durchlaßgatter bzw. Durchlaßgates 108t empfängt den wahren Adresseneingang (z. B. CA0t im Dekoderblock 102&sub0;) und das Durchlaßgatter bzw. Durchlaßgates 108c empfängt den komplementären Adresseneingang (z. B. CA0c im Dekoderblock 102&sub0;); die anderen Seiten der Durchlaßgatter bzw. Durchlaßgates 108t, 108c in den Dekoderblöcken 102&sub0; bis 102&sub3; sind zusammen und mit einem Eingang eines summierenden NAND-Gatters 104 über die Leitungen M0 bis M3 jeweilig verbunden.
Im Betrieb wird der Adressenwert, auf den der Dekoder antworten soll, indem die Leitung RDSEL auf Hoch getrieben wird, durch den Zustand einer Sicherung 114 in Dekoderblöcken 102 bestimmt. Zum Beispiel, falls die Sicherung 114 im Dekoderblock 102&sub0; intakt gelassen wird, ist der Ausgang des Inverters 105 niedrig und der Ausgang des Inverters 107 hoch, wobei ein Durchlaßgatter bzw. Durchlaßgates 108t eingeschaltet wird und ein Durchlaßgatter bzw. Durchlaßgates 108c ausgeschaltet wird, wodurch es einem hohen Pegel auf der Leitung CA0c ermöglicht wird, die Leitung M0 auf Hoch zu treiben. Im Gegensatz hierzu wird, falls die Sicherung 114 geöffnet wird, der Ausgang des Inverters 105 auf Hoch gehen und der Ausgang des Inverters 107 wird niedrig sein, wobei das Durchlaßgatter bzw. Durchlaßgates 108t ausgeschaltet wird und das Durchlaßgatter bzw. Durchlaßgates 108c eingeschaltet wird; ein hoher Pegel auf der Adressenleitung CA0c wird somit einen hohen Pegel auf der Leitung M0 zu dem NAND-Gatter 104 treiben. Der Adressenwert, auf den der Dekoder antworten soll, wird somit dadurch bestimmt, welche Sicherungen 114 in der Dekoderschaltung geöffnet sind.
Während die Dekoderschaltung der Fig. 10 eine gute Funktionalität bereitstellt, wurde eine Leistungsfähigkeits-Verschlechterung aufgrund dieses Designs beobachtet. Insbesondere sollte die relativ große Anzahl von Transistoren (z. B. neun pro Dekoderblock) bemerkt werden, da jeder Dekoderblock eine Sicherung 114 enthält, die in ähnlicher Weise wie jene im Freigabeblock 100 angeschlossen ist. Weiter erfordert die Gegenwart des Freigabeblocks 100 eine zusätzliche Reihe von Pull-down-Bauelementen bei der summierenden NAND-Funktion 104 (wenn sie in der herkömmlichen Art und Weise aufgebaut sind), was ihre Leistungsfähigkeit verlangsamt.
Zusätzlich wird die Schaltzeit der Adresseneingänge zu den Dekoderblöcken nachteilig durch nicht ausgeglichene Ladeeffekte beeinträchtigt, da eine der Eingangs-Adressenleitungen eine Sperrschichtkapazität und eine Durchlaß-Gatekapazität ihres Durchlaßgates und die Gatekapazität eines Eingangs des NAND-Gatters 104 sehen wird, wohingegen die andere nur die Sperrschichtkapazität ihres nichtleitenden Durchlaßgates sieht. Die Leistungsfähigkeit der Dekodieroperation wird somit negativ durch relativ große Ladungen beeinträchtigt, die durch eine Leitung zu treiben sind, und durch nicht ausgeglichene Ladungen auf den komplementären Adressenleitungen.
Es ist deshalb ein Ziel der vorliegenden Erfindung eine integrierte Schaltung bereitzustellen, die einen redundanten Dekoder mit einer minimalen Leistungsfähigkeitsdegradation umfaßt.
Die veröffentlichte europäische Patentanmeldung Nr. 0 376 245 offenbart ein Halbleiter-Speicherelement mit einer redundanten Speicherzellengruppe, die durch einen redundanten Dekoder auswählbar ist. Der redundante Dekoder umfaßt eine Anzahl von Adressen-Programmschaltungen, die die Adresse einer defekten Speicherzelle oder von Zellen speichert, und eine Steuerschaltung, um die Adressen-Programmschaltungen freizugeben, wenn wenigstens eine defekte Speicherzelle vorhanden ist, und um die Adressen-Programmschaltungen nicht freizugeben, wenn keine defekte Speicherzelle vorhanden ist.
Die europäische Patenanmeldungsveröffentlichungsschrift Nr. 0 290 094 offenbart einen Speicher, der eine Redundanz in der Gestalt von einer oder mehreren redundanten Spalten realisiert. Ein erster Dekoder dekodiert die empfangenen n-Adressenbits, um eine der 2n Adressenleitungen auf den Speicher einzustellen. Die 2n Adressenleitungen werden dann auf einen Hauptspeicher-Dekoder sowie auf einen redudanten Dekoder angewendet. Der redundante Dekoder empfängt alle Bits, die durch den ersten Dekoder geliefert werden, und zwar über eine Reihenverbindung eines aktivierbaren torenden Elements bzw. Gate-Elements und eines Sicherungselements. Wenn eine redundante Spalte zu adressieren ist, werden alle Sicherungselemente bis auf eines einer Gruppe geöffnet und die torenden Elemente bzw. Gate-Elemente werden aktiviert.
Gemäß der vorliegenden Erfindung wird folgendes bereitsgestellt:
Eine Integrierte Schaltung, die folgendes umfaßt:
eine Anzahl von Primärspeicherzellen, die in einer Anzahl von Primär-Array- Blöcken angeordnet sind;
eine Einrichtung zum Zugreifen auf eine Primärspeicherzelle, die auf ein Spaltenadressensignal anspricht, das an dieses angelegt wird, und die folgendes aufweist:
einen Spalten-Präkodierer mit einer Anzahl von Block-Auswahlausgängen, um einen ersten Abschnitt des Spaltenadressensignals zu dekodieren und um ein Blockauswahlsignal bei seinen Blockauswahlausgängen zu erzeugen, um einen der Anzahl von Primär-Arrayblöcken auszuwählen, der dem zweiten Abschnitt bzw. Teil des Spaltenadressensignals entspricht;
einen Spaltendekoder, um einen zweiten Teil des Spaltenadressensignals zu dekodieren und um eine Spalte in dem ausgewählten Primär-Arrayblock auszuwählen, die den zweiten Abschnitt des Spaltenadressensignals entspricht;
eine Redundant-Speicherarray, das eine Anzahl von Redundant-Speicherzellen umfaßt; und
einen Redundantdekoder, um eine Redundant-Speicherzelle auszuwählen, die auf ein Adressensignal anspricht, das an sie angelegt wird, und das einem programmierten Wert in dem Redundantdekoder entspricht, wobei der Redundantdekoder folgendes aufweist:
eine Freigabeschaltung, die eine Sicherung und einen Ausgang hat, der anzeigt, ob oder ob nicht der Redundantdekoder in Antwort auf den Zustand ihrer Sicherung freigegeben ist;
eine erste Anzahl von Vergleichsschaltungen, die jeweils einen Eingang zum Empfangen eines zugeordneten der Blockauswahl-Ausgangssignale des Spalten-Prädekodierers aufweisen und die jeweils einen Ausgang aufweisen, wobei die Ausgänge der ersten Anzahl von Vergleichsschaltungen miteinander verbunden sind;
eine zweite Anzahl von Vergleichsschaltungen, die jeweils einen Eingang aufweisen, der mit einer Adressenleitung verbunden ist, die dem zweiten Abschnitt des Spaltenadressensignals entspricht, und Ausgänge aufweisen, wobei jeder der ersten und zweiten Anzahl von Vergleichsschaltungen (a) ein Durchlaßgatter (61) mit einem leitenden Pfad und mit einem Steueranschluß, der mit dem Ausgang der Freigabeschaltung verbunden ist, so daß das Durchlaßgatter leitend ist, und zwar in Antwort auf die Freigabeschaltung, die anzeigt, daß der Redundanzdekoder freigegeben ist, und (b) eine Sicherung aufweist, die in Reihe mit dem leitenden Pfad des Durchlaßgatters zwischen dem Eingang und Ausgang seiner Vergleichsschaltung geschaltet ist, um, wenn geöffnet, den Eingang ihrer Vergleichsschaltung von dem Ausgang ihrer Vergleichsschaltung zu trennen;
eine Logikschaltung, die angeschlossen ist, um die zusammengeschlossenen Ausgänge der ersten Anzahl von Vergleichsschaltungen zu empfangen und um die Ausgänge der zweiten Anzahl von Vergleichsschaltungen zu empfangen, wobei die Logikschaltung einen Ausgang aufweist, der angeschlossen ist, um eine Auswahl einer Redundant-Speicherzelle in dem Redundant-Speicherarray zu ermöglichen, und zwar in Antwort auf das Spaltenadressensignal, das mit einem programmierten Wert übereinstimmt, der einem Muster von geöffneten Sicherungen in der ersten und zweiten Anzahl von Vergleichsschaltungen entspricht; und
eine Anzahl von Vorspannungstransistoren, von denen jeder einen Leitungspfad aufweist, der zwischen dem Ausgang von entweder der ersten oder zweiten Anzahl von Vergleichsschaltungen angeschlossen ist und eine Vorspannung hat, und von denen jeder einen Steueranschluß hat, der an den Ausgang der Freigabeschaltung in einer solchen Art und Weise angeschlossen ist, daß, wenn der Redundantdekoder nicht freigegeben ist, jeder der Eingänge mit der Logikschaltung zu der Vorspannung vorgespannt ist, um den Ausgang der Logikschaltung zu veranlassen, nicht die Auswahl einer Redundant-Speicherzelle in dem Redundant-Speicherarray freizugeben.
Es ist eine weiteres Ziel der vorliegenden Erfindung eine derartige Schaltung bereitzustellen, bei der komplementäre Eingänge zu dem redundanten Dekoder ein ausgeglichenes Laden sehen.
Es ist ein anderes Ziel der vorliegenden Erfindung, eine derartige Schaltung bereitzustellen, bei der weniger Transistoren bei der Implementation des Dekoders erforderlich sind.
Es ist deshalb ein anderes Ziel der vorliegenden Erfindung, eine derartige Schaltung bereitzustellen, bei der der Leistungsfähigkeitsverlust beim Zugreifen auf eine redundanze Spalte minimiert oder eliminiert wird.
Andere Ziele und Vorteile der vorliegenden Erfindung werden für gewöhnliche Fachleute klar, die Bezug auf die folgende Beschreibung zusammen mit den Zeichnungen haben.
Die Erfindung kann in einem redundanten Dekoder, wie z. B. einem Spaltendekoder, realisiert werden, durch den redundante Elemente in einer integrierten Speicherschaltung in Antwort auf die empfangene Adresse, die mit einem programmierten Wert übereinstimmt, ausgewählt werden. Der redundante Dekoder gemäß der vorliegenden Erfindung beinhaltet Reihen-Durchlaßgates und Sicherungen für jede der komplementären Adressenleitungen, die mit den Sicherungsausgängen für die komplementären Leitungen, die miteinander und mit einem Eingang eines Summiergatters verbunden sind, verglichen werden sollen. Die Adresse wird durch Öffnen jener Sicherungen für das Komplement des gewünschten Wertes für jedes Adressenbit programmiert. Eine gesicherte Freigabeleitung schaltet die Durchlaßgates ein, wenn freigegeben, und hält die Durchlaßgates auf Aus, wenn nicht freigegeben. Der Dekoder ist dazu in der Lage, in einem relativ kleinen Chipbereich realisiert zu werden, und zwar aufgrund der geringeren Anzahl von Transistoren, die relativ zu herkömmlichen Dekodern erforderlich sind, und er stellt eine verringerte und ausgeglichene Last für die Adresseneingangsignale bereit.
Gewisse Ausführungsformen der Erfindung werden nun beispielhaft und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, für die gilt:
Fig. 1 ist ein elektrisches Diagramm in Blockform eines Speichers, der die bevorzugte Ausführungsform dieser Erfindung realisiert.
Fig. 2 ist ein elektrisches Diagramm in Blockform der redundanten Spaltenarchitektur in dem Speicher der Fig. 1.
Fig. 3 ist ein elektrisches Diagramm in schematischer Form eines Paares von redundanten Spalten in der Architektur der Fig. 2.
Fig. 4 ist ein elektrisches Diagramm in schematischer Form einer Fühl- /Schreibschaltung in der Architektur der Fig. 2.
Fig. 5 ist ein elektrisches Diagramm in schematischer Form eines der redundanten Spaltenauswahlschaltungen in der Architektur der Fig. 2.
Fig. 6 ist ein elektrisches Diagramm in schematischer Form einer der redundanten Eingangs-/Ausgangs-Multiplexer in der Architektur der Fig. 2.
Fig. 7 ist ein elektrisches Diagramm in schematischer Form einer der Finaldaten-Multiplexer in dem Speicher der Fig. 1.
Fig. 8 ist ein elektrisches Diagramm in schematischer Form eines Abschnittes der Steuerschaltung in der Architektur der Fig. 2.
Fig. 9 ist ein Zeitsteuerdiagramm, das den Betrieb des Speichers der Fig. 1 für ein Lesen von einer redundanten Spalte erläutert.
Fig. 10 ist ein elektrisches Diagramm in schematischer Form eines redundanten Dekoders gemäß dem Stand der Technik.
Nimmt man nun Bezug auf die Fig. 1, so wird ein Beispiel einer integrierten Schaltung beschrieben, in der die bevorzugte Ausführungsform der Erfindung implementiert ist. Bei diesem Beispiel handelt es sich bei dem Speicher 1 um einen statischen Speicher mit wahlfreiem Zugriff (SRAM) von ansonsten herkömmlicher Architektur, dessen Speicherzellen in mehreren Blöcken 10 sind, die in Fig. 1 gemäß einem Beispiel ihrer physischen Stelle in einem derartigen Speicher gezeigt sind. Es wird in Erwägung gezogen, daß integrierte Schaltungen anderer Typen, die Speicherarrays haben, die redundante Spalten enthalten, ebenso von der vorliegenden Erfindung profitieren können, wie z. B. integrierte Schaltungen, die andere Typen von Speichern, einschließlich Nur-Lese-Speicher, FIFOs, DRAMs und der gleichen, sowie Mikroprozessoren und andere Logikbauelemente mit eingebetteten Speichern enthalten.
In herkömmlicher Weise werden Speicherzellen im Speicher 1 in Zeilen und Spalten angeordnet. In diesem Beispiel ist der Speicher 1 ein 128k-mal-8 1 Mbit-SRAM, der Speicher 1 beinhaltet 1024 Spalten für jede der 1024 Zeilen; natürlich ist die vorliegende Erfindung auf andere Zeilen-mal-Spalten-Organisationen anwendbar, und zwar gemäß der Speicherdichte und der Funktionalität. Bemerkenswert ist, daß die Bezeichnung von Zeilen und Spalten im Speicher 1 und insbesondere die redundante Spaltenarchitektur, die im folgenden zu beschreiben ist, den Ausdruck Zeile verwendet, um auf die Arrayrichtung Bezug zu nehmen, bei der eine Anzahl von Speicherzellen mittels einer Wortleitung ausgewählt werden; bei herkömmlichen Speichern werden die Speicherzellen in der ausgewählten Zeile im allgemeinen mit einem oder einem komplementären Paar an Bitleitungen gekoppelt. Der Ausdruck Spalte wird in dieser Beschreibung verwendet, um auf die Arrayrichtung Bezug zu nehmen, bei der eine oder mehrere der Speicherzellen in der ausgewählten Zeile zum Lese- oder Schreibzugriff ausgewählt wird; bei herkömmlichen Speichern wird dies im allgemeinen bewerkstelligt, indem eine der Bitleitungen mit einer Fühlverstärker-/Schreibschaltung oder einem internen Datenbus gekoppelt wird. Es wird in Erwägung gezogen, daß eine derartige Verwendung der Ausdrücke, Zeilen und Spalten mit dem allgemeinen Verständnis in der Fachwelt konsistent ist.
Die Adressenanschlüsse A&sub0; bis An empfangen ein Adressensignal, gemäß dem die Speicherzellen, auf die zugegriffen werden soll, bezeichnet sind. In der herkömmlichen Art und Weise werden die Adressenanschlüsse A&sub0; bis An mit Adressenpuffern 28 verbunden, der das empfangene Adressensignal puffert und einen Teil des Adressensignals zu Zeilendekodern 24a, 24b auf einen Bus ROW übermittelt und den Rest zu Spaltendekodern 26a, 26b auf den Bus COL übermittelt. Die Zeilendekoder 24a, 24b wählen eine Zeile der Speicherzellen aus, indem die ausgewählte Wortleitung in der herkömmlichen Art und Weise freigegeben wird, und sie sind in diesem Beispiel entlang einer Seite der Speicherarrayblöcke 10 angeordnet. Spaltendekoder 26a, 26b wählen in diesem Beispiel acht Speicherzellen in der ausgewählten Zeile aus, die durch einen Fühlverstärker 13 gemäß dem Spaltenabschnitt der Adresse gefühlt werden soll.
Im Speicher 1 sind gemäß diesem Beispiel die Speicherzellen in sechzehn primäre Arrayblöcke 10&sub0; bis 10&sub1;&sub5; gruppiert. Die Anzahl der Arrayblöcke 10 kann natürlich von Implementation zu Implementation gemäß der gewünschten Funktionalität des Speichers 1 variieren. Dieses Unterteilen des Speichers in sechzehn primäre Arrayblöcke 10 ist insbesondere vorteilhaft in Speichern mit niedriger Leistung, wie sie z. B. bei tragbaren Computern verwendet werden, da nur der Block 10, in dem sich die ausgewählten Speicherzellen befinden, während eines Zyklus freigegeben werden muß. In diesem Beispiel beinhaltet jeder primäre Arrayblock 10 64 Spalten. Die Auswahl des Blocks kann gemäß einer der Zeilenadressenbits (die die obere oder untere Hälfte anzeigen) und gemäß vier der Spaltenadressenbits (die eine von sechzehn primären Arrayblöcken 10 anzeigen, die ausgewählt werden sollen) durchgeführt werden. Eine weitere Reduktion der aktiven Leistung kann durch die Implementation von eingerasteten Zeilenleitungswiederholern zwischen primären Arrayblöcken 10 erzielt werden, wie in der europäischen Patentanmeldungsveröffentlichung Nr. 0 478 253 beschrieben ist.
Alternativ kann die Auswahl einer Zeile innerhalb eines der primären Arrayblöcke 10 mittels einer globalen Wortleitung durchgeführt werden, die durch die Zeilendekoder 24a, 24b erzeugt wird und sich über jene primären Arrayblöcke 10 erstreckt, hinsichtlich derer sie betreibbar ist. Die Durchlaßgates, durch die die Speicherzellen innerhalb der primären Arrayblöcke 10 mit ihren Bitleitungen verbunden sind, werden bei dieser alternativen Anordnung durch lokale Wortleitungen gesteuert, die sich nur innerhalb eines jeden primären Arrayblocks 10 für jeden Zeilenabschnitt darin erstrecken. Bei dieser Anordnung werden Durchlaßtransistoren, die zwischen jeder globalen Wortleitung und den lokalen Wortleitungen angeschlossen sind, gemäß einem Blockabschnitt der Spaltenadresse freigegeben, so daß nur die lokale Wortleitung, die dem primären Arrayblock 10 zugeordnet ist, der durch die Spaltenadresse ausgewählt wird, freigegeben wird, womit der aktive Leistungsverbrauch einer jeden Speicherzelle reduziert wird. Ein Beispiel einer derartigen Anordnung wird in Sakurai, et al., "A Low Power 46 ns 256 kBit CMOS Static RAM with Dynamic Double Word Line", IEEE J. Solid State Circuits, Band SC-19, Nr. 5 (IEEE, Oktober 1984), Seiten 578-585, beschrieben.
Der Speicher 1 beinhaltet, wie in dem Fall der meisten modernen SRAMs und DRAMs, einen gewissen Umfang an dynamischer Operation, wie z. B. das Vorladen und das Gleichgewicht gewisser Knoten (z. B. Bitleitungen) bei bestimmten Punkten in dem Speicherzyklus. Das Auslösen des Zyklus im SRAM 1 tritt mittels einer Adressenübergangsdetektion auf, die durch die Adressenübergangsdetektions-(ATD)-Schaltung 25 durchgeführt wird. Die ATD-Schaltung 25 ist mit jedem Adresseneingang A&sub0; bis An verbunden, und zwar vorzugsweise vor den Adressenpuffern 28 (wie gezeigt), und erzeugt einen Puls auf der Leitung ATD in Antwort auf die Detektion eines Übergangs bei irgendeinem oder bei mehreren Adresseneingängen A&sub0; bis An, wobei ein derartiger Puls bei der Steuerung des internen Betriebs eines Speichers 1 in der herkömmlichen Art und Weise nützlich ist. Ein bevorzugtes Beispiel der ATD-Schaltung 25 und des Adressenpuffers 28 ist in der europäischen Patentanmeldungsveröffentlichung Nr. 0 482 868 beschrieben.
Andere interne Betriebsfunktionen werden durch die Zeitsteuerungs- und Steuerschaltung 29 gesteuert, die das Signal auf der Leitung ATD von der ATD-Schaltung 25 empfängt, und die ebenso gewisse externe Steuersignale, wie z. B. das Chip-Freigabesignal am Anschluß CE und das Lese-/Schreib-Auswahlsignal am Anschluß R/W empfängt. Die Zeitsteuer- und Steuerschaltung 29 erzeugt verschiedene Steuersignale, die auf diesen Eingängen basieren, um verschiedene Funktionen innerhalb des Speichers 1 in der herkömmlichen Art und Weise zu steuern. Wie in Fig. 1 gezeigt ist, ist der Steuerbus CBUS angeschlossen, um Verstärker 13 und Datentreiber 15 zu fühlen; andere Funktionen werden in ähnlicher Weise durch die Zeitsteuer- und Steuerschaltung 29 in der herkömmlichen Art und Weise gesteuert, wobei ihre Verbindungen in der Fig. 1 aus Klarheitsgründen nicht gezeigt sind.
Der Speicher 1 in diesem Beispiel ist einer vom Byte-Breitentyp und hat als solcher acht Eingangs-/Ausgangsanschlüsse DQ&sub0; bis DQ&sub7; an denen Ausgangsdaten während eines Lesebetriebs angeboten werden und an denen Eingangsdaten während eines Schreibbetriebs empfangen werden. Die Eingangs-/Ausgangsschaltung ist zwischen dem Datenbus 22 und den Anschlüssen DQ angeschlossen und beinhaltet herkömmliche Eingangs- und Ausgangspuffer, die damit verbunden sind. Ein bevorzugter Typ von Ausgangspuffer ist in der europäischen Patentanmeldungsveröffentlichung Nr. 0 547 891 beschrieben.
Jeder primäre Arrayblock 10&sub0; bis 10&sub1;&sub5; ist mit einer entsprechenden Gruppe von Fühlverstärkern 13&sub0; bis 13&sub1;&sub5; verbunden, wie in Fig. 1 gezeigt ist. In diesem Beispiel sind acht individuelle Fühlverstärker 13 innerhalb jeder Gruppe von Fühlverstärkern 13&sub0; bis 13&sub1;&sub5; enthalten, wobei ein Fühlverstärker 13 für jeden der acht Bits dient, die auf dem internen Datenbus 22 von dem Ausgewählten der primären Arrayblöcken 10&sub0; bis 10&sub1;&sub5; zu übermitteln sind. Gruppen von Datentreibern 15&sub0; bis 15&sub1;&sub5; sind jeweils mit einer entsprechenden Gruppe von Fühlverstärkern 13&sub0; bis 13&sub1;&sub5; zum Empfangen des Datensignals davon und zum Treiben eines internen Datenbusses 22 damit zugeordnet; individuelle Datentreiber 15 sind individuellen Fühlverstärkern 13 in jeder Gruppe zugeordnet, wobei ein Datentreiber 15 da ist, um jede Leitung in dem Datenbus 22 zu treiben.
In diesem Beispiel wird das Speicherarray ebenso in Hälften geteilt, wobei primäre Arrayblöcke 10&sub1;&sub0; bis 10&sub7; in einer Arrayhälfte und primäre Arrayblöcke 10&sub8; bis 10&sub1;&sub5; in der anderen Hälfte sind. Der interne Datenbus 22 läuft entlang der Länge der Arrayhälften und befindet sich dazwischen, wie in Fig. 2 gezeigt ist. In diesem Beispiel beinhaltet der Datenbus 22 acht Datenleiter, wobei jeder einem Eingangs-/Ausgangsanschluß DQ&sub0; bis DQ&sub7; zugeordnet ist und damit über eine Eingangs-/Ausgangsschaltung 20 verbunden ist. Jeder einzelne Datenleiter ist mit einem entsprechenden Datentreiber 15 in einer jeden der sechzehn Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der sechzehn primären Arrayblöcke 10&sub0; bis 10&sub1;&sub5; verbunden. Für einen Lese-/- Schreibspeicher, wie z. B. dem Speicher 1, kann ein separater Eingangsdatenbus verwendet werden, um Eingangsdaten, die in die ausgewählten Speicherzellen zu schreiben sind, in der herkömmlichen Art und Weise zu übermitteln. Alternativ können die Eingangsdaten ebenso entlang dem Datenbus 22 übermittelt werden, wie dies für manche Speicherdesigns herkömmlich ist.
Bei diesem Beispiel beinhaltet der Datenbus 22 ebenso acht Dummydaten- bzw. Leerdatenleiter, wobei jeder ebenso mit einem entsprechenden Datentreiber 15 in einer jeden der sechzehn Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der sechzehn primären Arrayblöcke 10&sub0; bis 10&sub1;&sub5; verbunden ist, um den Datenbus 22 mittels Ladungsteilung vorzuladen, wie in der europäischen Patentanmeldungsveröffentlichung Nr. 0 547 892 beschrieben ist. Wie darin beschrieben ist, ähnelt jeder dieser Leerdatenleiter vorzugsweise physisch bzw. physikalisch einem der wahren Datenleiter, wobei sie vorzugsweise dieselbe Länge und Querschnittsfläche haben und aus demselben Material ausgebildet sind, und jeder wird vorzugsweise immer in einem komplementären Zustand relativ zu seinem wahren Datenleiter gehalten.
Nimmt man Bezug auf Fig. 1 und 2, so beinhaltet der Speicher 1 in Kombination ein Paar von redundanten Arrayblöcken 30a, 30b, die jeweils einem der Halb-Arrays von primären Arrayblöcken 10 zugeordnet sind. Die Fig. 2 zeigt die Redundanzarchitektur des Speichers 1 in blockfunktionaler Form, und zwar ohne Beziehung zu dem Layout, das in Fig. 1 vorgeschlagen wird. Bei dieser Ausführungsform hat der redundante Arrayblock 30a acht redundante Spalten 35&sub0; bis 35&sub7; darin, wobei jede Speicherzellen enthält, die gemäß einer Zeilenleitung auswählbar sind, die von dem Zeilendekoder 24a herausgegeben bzw. abgegeben werden, und zwar entsprechend denselben Zeilenadressen, durch die Speicherzellen in primären Arrayblöcken 10&sub0; bis 10&sub7; ausgewählt werden. In ähnlicher Weise hat der redundante Arrayblock 30b acht redundante Spalten 35&sub8; bis 35&sub1;&sub5; darin, wobei jeder Speicherzellen enthält, die gemäß einer Zeilenleitung auswählbar sind, die von dem Zeilendekoder 24b herausgegeben wird, und zwar gemäß denselben Zeilenadressen, durch die Speicherzellen in primären Arrayblöcken 10&sub8; bis 10&sub1;&sub5; ausgewählt werden. Wie im folgenden genauer beschrieben werden wird, kann jeder der acht redundanten Spalten 25 in jedem der redundanten Arrayblöcke 30a, 30b eine Spalte in irgendeinem der primären Arrayblöcke 10 in seiner Arrayhälfte ersetzen (das heißt auswählbar durch eine Zeilenleitung von demselben Zeilendekoder 24a, 24b, und zwar jeweilig) und kann irgendeinem der Eingangs-/Ausgangsanschlüsse DQ zugeordnet werden.
Zugeordnet zu den redundanten Arrayblöcken 30a, 30b sind jeweilig redundante Spaltenauswahlblöcke 34a, 34b. Jeder redundante Spaltenauswahlblock 34a, 34b enthält einen redundanten Spaltendekoder 36 für jede der redundanten Spalten 25 in seinem assoziierten redundanten Arrayblock 30a, 30b, und zwar jeweilig. Jeder redundante Spaltendekoder 36 beinhaltet Sicherungen, durch die die Spaltenadresse, der die ihm zugeordnete redundante Spalte 25 entspricht, ausgewählt werden kann, empfängt die Spaltenadresse auf dem Bus COL und gibt ein Auswahlsignal auf einer Leitung RCOL an seine zugeordnete redundante Spalte 25 aus. Die redundanten Spaltendekoder 36a, 36b empfangen ebenso jeweils eine Zeilen-Auswahlleitung LSEL, RSEL, und zwar jeweilig, von den Zeilendekodern 24a, 24b, und zwar jeweilig; die Leitungen LSEL, RSEL zeigen jeweils an, ob die ausgewählte Zeile innerhalb des Halb-Arrays ist, das jeweilig den Zeilendekodern 24a, 24b zugeordnet ist, und sie entspricht dementsprechend dem Zustand des höchstwertigen Zeilen-Adressenbits. Jeder redundante Spaltendekoder 36 ist betreibbar, um das Auswahlsignal auf seiner Ausgangsleitung RCOL abzugeben, wenn die Redundanz freigegeben ist, falls die Spaltenadresse auf dem Bus COL mit der Adresse übereinstimmt, die durch den Zustand seiner Sicherungen angezeigt ist, und falls das Auswahlsignal auf seiner zugeordneten Zeilen-Auswahlleitung LSEL, RSEL anzeigt, daß eine Zeile in seinem Halb-Array ausgewählt ist. Der Betrieb eines redundaten Spaltendekoders 36 wird im folgenden detaillierter beschrieben.
Zwei redundante Fühl-/Schreibschaltungen 23&sub0;, 23&sub1; werden bei dieser Ausführungsform der Erfindung bereitgestellt, wobei jede dazu in der Lage ist, den gespeicherten Datenzustand in einer ausgewählten Speicherzelle in einer redundanten Spalte 25 zu fühlen, und um Daten dorthin zu schreiben, und zwar in Abhängigkeit davon, ob ein Lesebetrieb oder ein Schreibbetrieb ausgeführt wird. Bei dieser Ausführungsform der Erfindung sind redundante Fühl-/Schreibschaltungen 23&sub0;, 23&sub1; jeweils vier redundanten Spalten 35 in jedem redundanten Arrayblock 30a, 30b zugeordnet und damit mittels eines komplementären redundanten Datenbusses 21 verbunden. Zum Beispiel ist die redundante Fühl-/Schreibschaltung 23&sub0; den redundanten Spalten 35&sub4; bis 35&sub7; eines redundanten Arrayblocks 30a und redundanten Spalten 35&sub8; bis 35&sub1;&sub1; eines redundanten Arrayblocks 30b zugeordnet, und die redundante Fühl-/Schreibschaltung 23&sub1; ist redundanten Spalten 35&sub0; bis 35&sub3; eines redundanten Arrayblocks 30a und redundanten Spalten 35&sub1;&sub2; bis 35&sub1;&sub5; eines redundanten Arrayblocks 30b zugeordnet. Jede redundante Fühl-/- Schreibschaltung 23 stellt gefühlte (das heißt Lese-)Daten der Eingangs-/Ausgangsschaltung 20 über ein einziges Paar von komplementären Datenleitungen RSN bereit und empfängt jeweilig Eingangs-(Schreib-)Daten auf einem einzigen Paar von komplementären Leitungen RD&sub0;, RD&sub1;, und zwar jeweilig von redundanten Multiplexerblöcken 38a, 38b.
Redundante Multiplexerblöcke 38a, 38b enthalten jeweils acht redundante Multiplexer 39, wobei einer jedem Eingangs-/Ausgangsanschluß DQ zugeordnet ist; der redundante Multiplexerblock 38a ist der redundanten Fühl-/Schreibschaltung 23&sub1; zugeordnet und der redundante Multiplexerblock 38b ist der redundanten Fühl-/Schreibschaltung 23&sub0; zugeordnet. Jeder redundante Multiplexer 39 empfängt alle acht redundanten Spaltenauswahlsignale RCOL, die durch jene redundanten Spaltendekoder 36 erzeugt werden, die seiner zugeordneten redundanten Fühl-/Schreibschaltung 23 zugeordnet sind. In diesem Beispiel empfängt der redundante Multiplexerblock 38a redundante Spaltenauswahlsignale RCOL&sub0; bis RCOL&sub3; und RCOL&sub1;&sub2; bis RCOL&sub1;&sub5;, während der redundante Multiplexerblock 38b redundante Spaltenauswahlsignale RCOL&sub4; bis RCOL&sub1;&sub1; empfängt. Jeder der redundanten Multiplexer 39 beinhaltet Sicherungen, um zu bestimmen, welches (oder welche) seiner empfangenen redundanten Spaltenauswahlsignale RCOL seinem zugeordneten Eingangs-/Ausgangsanschluß DQ entspricht, und verbindet den Ausgang seiner zugeordneten redundanten Fühl-/Schreibschaltung 23 mit dem Treiber für seinen zugeordneten Eingangs-/Ausgangsanschluß DQ mittels eines Signals auf seiner Ausgangsleitung RSEL; zusätzlich koppelt jeder redundante Multiplexer 39 ebenso differentielle Eingangs-Datenleitung DT, DC mit seiner zugeordneten redundanten Fühl-/Schreibschaltung 23, und zwar gemäß den Sicherungen, die darin geöffnet sind.
Beispielhaft ist der redundante Multiplexer 39a&sub0; der redundanten Fühl-/Schreibschaltung 23&sub1; und dem Eingangs-/Ausgangsanschluß DQ&sub0; zugeordnet. Der redundante Multiplexer empfängt redundante Spaltenauswahlsignale RCOL&sub0; bis RCOL&sub3; von redundanten Spaltendekodern 36&sub0; bis 36&sub3; in einem redundanten Spaltenauswahlblock 34a und redundante Spaltenauswahlsignale RCOL&sub1;&sub2; des RCOL&sub1;&sub5; von redundanten Spaltendekodern 36&sub1;&sub2; bis 36&sub1;&sub5; in einem redundanten Spaltenauswahlblock 34b. Die Sicherungen innerhalb des redundanten Multiplexer 39a&sub0; werden, wie im folgenden genauer beschrieben werden wird, das eine (oder mehrere) der redundanten Spaltenauswahlsignale RCOL&sub0; bis RCOL&sub3; und RCOL&sub1;&sub2;bis RCOL&sub1;&sub5; auswählen, für das er ein aktives Signal auf der Leitung RSEL1&sub0; nach Empfang eines der redundanten Spaltenauswahlsignale RCOLn abgeben wird, das mit dem Sicherungsmuster im redundanten Multiplexer 39a&sub0; übereinstimmt. Dies wird die Eingangs-/Ausgangsschaltung 20 veranlassen, den Eingangs-/Ausgangsanschluß DQ&sub0; mit der redundanten Fühl-/Schreibschaltung 23&sub1; und somit mit der übereinstimmenden redundanten Spalte 35n zu verbinden, die durch den passenden redundanten Spaltendekoder 36n ausgewählt wird, und zwar eher als mit dem Datenbus 22 und somit mit den ausgewählten Speicherzellen in den primären Arrayblöcken 10.
Bei dieser Ausführungsform der Erfindung verbinden redundante Multiplexer 39 die Eingangsdaten von dem passenden Eingangs-/Ausgangsanschluß DQ ebenso mit Fühl- /Schreibschaltungen 23&sub0;, 23&sub1; auf Komplementärleitungen RD&sub0;, RD&sub1;, und zwar jeweilig in Antwort auf den Zustand der Sicherungen darin und auf die redundanten Spaltenauswahlsignale auf den Leitungen RCOL.
Nimmt man Bezug auf Fig. 3, so wird nun ein Beispiel des Aufbaus und des Betriebs von redundanten Spalten 35 beschrieben, wie sie bei der bevorzugten Ausführungsform der Erfindung realisiert werden. Die redundanten Spalten 35&sub0;, 35&sub1;, die in Fig. 3 gezeigt sind, sind ähnlich aufgebaut, wie in der europäischen Patentanmeldungsveröffentlichung Nr. 0 491 523 beschrieben ist. Wie in Fig. 3 gezeigt ist, sind redundante Spalten 35&sub0;, 35&sub1; in der herkömmlichen Art und Weise für ein SRAM aufgebaut; Spalten in primären Arrayblöcken 10 (und natürlich die anderen redundanten Spalten 35) sind ähnlich aufgebaut. Die redundante Spalte 35&sub0; beinhaltet in diesem Beispiel 256 Speicherzellen 40, die jeweils mit differentiellen Bitleitungen RBLT&sub0; und RBLC&sub0; (jeweilig wahr und komplement) mittels Durchlaßgattern 31 verbindbar sind; die Durchlaßgatter bzw. Durchlaßgates 31 für eine jede der 256 Speicherzellen 40 werden durch eine assoziierte lokale Zeilenleitung RL gesteuert, so daß das Freigeben einer der 256 lokalen Zeilenleitungen RL veranlassen wird, daß die Durchlaßgatter bzw. Durchlaßgates 31 für eine und nur für eine Speicherzelle 40 in der redundanten Spalte 35&sub0; mit den Bitleitungen RBLT&sub0; und RBLC&sub0; zu verbinden ist. Die lokalen Zeilenleitungen RL sind für redundante Spalten 35&sub0;, 35&sub1;, die in Fig. 3 gezeigt sind, und für alle redundanten Spalten 35 in dem redundanten Spaltenarrayblock 30a gemeinsam.
Die Bitleitungen BLT&sub0; und BLC&sub0; in der redundanten Spalte 35&sub0; sind jeweils mit dem Drain eines P-Kanal-Transistors 49 verbunden, die Sources der Transistoren 49 sind mit einer Vorladespannung verbunden, die in diesem Fall Vcc ist und die Gates der Transistoren 49 werden durch die Leitung RCOLC&sub0; gesteuert, die durch den redundanten Spaltendekoder 35&sub0; abgegeben wird, der der redundanten Spalte 35&sub0; zugeordnet ist, wie im folgenden beschrieben wird. Die Transistoren 49 laden die Bitleitungen RBLT&sub0; und RBLC&sub0; vor, wenn die Leitung RCOLC&sub0; bei einem niedrigen Logikpegel ist, der auftritt, wenn die redundante Spalte 35&sub0; nicht ausgewählt wird. Der P-Kanal-Gleichgewichtstransistor 44 hat seinen Source-zu-Drain-Pfad in Verbindung mit Bitleitungen RBLT&sub0; und RBLC&sub0;, und seinen Gate in Verbindung mit der Leitung RCOLC&sub0;, so daß während einer derartigen Zeit, wenn die Leitung RCOLC&sub0; niedrig ist (das heißt während des Vorladens über den Transistor 49) die Bitleitungen RBLT&sub0; und RBLC&sub0; auf dasselbe Potential ausgeglichen sind, was in diesem Fall Vcc ist. Im Gegensatz hierzu werden, wenn die redundante Spalte 35&sub0; auszuwählen ist, was durch das auf Niedrig gehen der Leitung RCOLC&sub0; angedeutet ist, die Vorladetransistoren 49 und der Ausgleichtransistor 44 ausgeschaltet, wodurch der ausgewählten Speicherzelle 40 ermöglicht wird, ein differentielles Signal auf den Bitleitungen RBLT&sub0;, RBLC&sub0; über die Durchlaßgates 31 zu plazieren.
Die Bitleitungen RBLT&sub0; und RBLC&sub0; sind mit den Durchlaßgates 46T; 46C jeweilig verbunden, die die Verbindung der Bitleitungen RBLT&sub0; und RBLC&sub0; mit dem redundanten Datenbus 21 und somit mit seiner zugeordneten redundanten Fühl-/Schreibschaltung 23&sub1; steuern. Die Durchlaßgates 46T, 46C beinhalten jeweils N-Kanal- und P-Kanal- Transistoren, die parallel geschaltet sind, wobei das Gate des N-Kanal-Transistors durch die Leitung RCOLC&sub0; gesteuert wird, und das Gate des P-Kanal-Transistors durch die Leitung RCOLC&sub0; gesteuert wird. Wenn die redundante Spalte 35&sub0; auszuwählen ist, wird ihr zugeordneter Spaltendekoder 35&sub0; die Leitung RCOLT&sub0; hochtreiben und die Leitung RCOLC&sub0; auf niedrig treiben. Die Durchlaßgates 46T, 46C verbinden somit die Bitleitungen RBLT&sub0;, RBLC&sub0; mit redundanten Datenbusleitungen 21T, 21C, und zwar jeweilig, wobei die ausgewählte Speicherzelle 40 in Verbindung mit der redundanten Fühl-/Schreibschaltung 23&sub1; gebracht wird, und zwar in diesem Fall zur Kommunikation von Daten dazwischen.
Bei diesem Beispiel, wenn die Spaltenadresse, die dem Speicher 1 angeboten wird, nicht mit der Adresse der Spalte übereinstimmt, die durch die redundante Spalte 35&sub0; zu ersetzen ist, wird ihr zugeordneter redundanter Spaltendekoder 36&sub0; die Leitung RCOLC&sub0; veranlassen, auf Hoch getrieben zu werden und die Leitung RCOLT&sub0; veranlassen auf Niedrig getrieben zu werden. In Antwort darauf, daß die Leitung RCOLC&sub0; hoch ist, werden die Bitleitungen RBLT&sub0; und RBLC&sub0; nicht mit dem redundanten Datenbus 21 verbunden werden, und die Vorladetransistoren 49 und der Gleichgewichtstransistor 44 wird eingeschaltet.
Nimmt man Bezug auf Fig. 4, so wird nun der Aufbau eines Beispiels der redundanten Fühl-/Schreibschaltung 23 beschrieben, der sowohl Lese- als auch Schreibpfade enthält.
Weitere Details, die den Aufbau und den Betrieb dieses Beispiels einer redundanten Fühl-/Schreibschaltung 23 betreffen, werden in der europäischen Patentanmeldungsveröffentlichung Nr. 0 491 523 bereitgestellt. Natürlich können andere herkömmliche Fühlverstärker- und Schreibtreiber-Designs anstelle desjenigen, das in Fig. 4 gezeigt ist, verwendet werden, selbstverständlich ist das Beispiel der redundanten Fühl- /Schreibschaltung 23, die hierin vorgestellt wird, rein beispielhaft.
Differentielle redundante Datenbusleitungen 21T, 21C sind jeweils mit dem Drain eines P-Kanal-Vorladetransistors 42 verbunden; die Sources der Transistoren 42 sind beide mit der Vorladespannung für die redundanten Datenbusleitungen 21T, 21C verbunden, die in diesem Fall Vcc ist. Die redundanten Datenbusleitungen 21T, 21C sind ebenso mit einem anderen P-Kanal-Gleichgewichtstransistor 41 verbunden. Die Gates der Transistoren 41 und 42 sind mit der Leitung IOEQ verbunden, die durch die Zeitsteuer- und Steuerschaltung 29 in Antwort auf einen Adressenübergang, der durch die ATD-Schaltung 25 detektiert wird, oder auf derartige andere Vorfälle während des Zyklus erzeugt wird, in Antwort auf welche ihr Ausgleich gewünscht ist.
Auf der Leseseite der redundanten Fühl-/Schreibschaltung 23&sub1;, sind redundante Datenbusleitungen 21T, 21C jeweilig mit einem P-Kanal-Durchlaßtransistor 43 verbunden, dessen Gate durch ein Isoliersignal auf der Leitung ISO gesteuert wird. Dementsprechend können redundante Datenbusleitungen 21T, 21C von der Leseschaltung durch die Leitung ISO bei einem hohen Logikpegel isoliert werden und können damit durch die Leitung ISO bei einem niedrigen Logikpegel verbunden werden. Die komplementären Leitungen auf der gegenüberliegenden Seite der Durchlaßtransistoren 43 von den redundanten Datenbusleitungen 21T, 21C werden in Fig. 4 als Fühlknoten RSNT und RSNC jeweilig bezeichnet. Wie in Fig. 1 und 2 gezeigt ist, werden Fühlknoten RSNT, RSNC einer Eingangs-/Ausgangsschaltung 20 von jedem redundanten Fühlverstärker 23&sub0;, 23&sub1; übermittelt.
Die Fühlknoten RSNT und RSNC werden ebenso vorzugsweise vorgeladen und ausgeglichen, und zwar während des passenden Abschnitts des Zyklus, wenn der Fühlverstärker 48 innerhalb der redundanten Fühl-/Schreibschaltung 23&sub1; in einer dynamischen Art und Weise arbeitet, wie im folgenden beschrieben werden wird. Die P-Kanal- Vorladetransistoren 46 haben jeweils ihre Source-zu-Drain-Pfade in Verbindung mit Vcc und mit Fühlknoten RSNT und RSNC, und zwar jeweilig. Der Ausgleichstransistor 45 ist ein P-Kanal-Transistor, dessen Source-zu-Drain-Pfad zwischen Fühlknoten RSNT und RSNC angeschlossen ist. Die Gates der Transistoren 45 und 46 werden durch die Leitung RSAEQ gesteuert, die, wenn sie sich bei einem niedrigen Pegel befindet, die Fühlknoten RSNT und RSNC in einer ähnlichen Art und Weise vorlädt, wie oben relativ zu den Bitleitungen RBLT, RBLC und redundanten Datenbusleitungen 21T, 21C beschrieben ist.
Der Fühlverstärker 48 ist ein herkömmliches CMOS-Latch, das aus kreuzgekoppelten Invertern dort innerhalb besteht; die Eingänge und Ausgänge der kreuzgekoppelten Latchs sind mit Fühlknoten RSNT und RSNC in der herkömmlichen Art und Weise verbunden. Der N-Kanal-Pull-down-Transistor 47 hat seinen Source-zu-Drain-Pfad in Verbindung mit den Sources der N-Kanal-Transistoren im Fühlverstärker 48 und der Erde, und sein Gate wird durch die Leitung RSCLK&sub1; gesteuert.
Der Pull-down-Transistor 47 stellt eine dynamische Steuerung des Fühlverstärkers 48 bereit, so daß das Fühlen von Fühlknoten RSNT und RSNC in einer dynamischen Art und Weise durchgeführt wird. Wie es bei dynamischen RAMs gut bekannt ist, wird das dynamische Fühlen bei dieser Anordnung gesteuert, wobei der Transistor 47 anfänglich zu der Zeit, zu der die Durchlaßtransistoren 43 die Fühlknoten RSNT und RSNC mit den Eingangs-/Ausgangsleitungen 21T und 21C jeweilig verbinden, aus ist; während dieses Teils des Zyklus, wird der Fühlverstärker 48 mit einer kleinen Differenzspannung zwischen den Fühlknoten RSNT und RSNC angeboten. Nach Entwicklung dieser kleinen Differenzspannung wird die Leitung RSCLK&sub1; auf Hoch getrieben, so daß die Sources der Pull-down-Transistoren im Fühlverstärker 48 auf Erde gezogen wer den. Dies veranlaßt die Fühlverstärker 48, ein großes Differenzsignal auf den Fühlknoten RSNT und RSNC zu entwickeln und den gefühlten Zustand der Fühlknoten RSNT und RSNC einzurasten.
Wie im folgenden detaillierter beschrieben werden wird, ist es bei dieser Ausführungsform der Erfindung vorzuziehen, daß die Steuersignale RSCLK&sub1; so gesteuert werden, daß beide redundanten Fühl-/Schreibschaltungen 23 freigegeben werden, um zu Beginn eines jeden Zyklus fühlen, und zwar ungeachtet des Adressenwerts. Falls die Adresse, die durch den Speicher 1 empfangen und dekodiert wird, nicht irgendeiner der Spalten entspricht, die durch redundante Spalten 35 ersetzt werden sollen, die dem zugeordnet sind, werden Steuersignale ISO, RSAEQ und RSCLK&sub1; dann vorzugsweise gesteuert, um die redundanten Fühl-/Schreibschaltungen 23 zu desaktivieren. Auf diese Art und Weise wird, weil das Freigeben einer redundanten Fühl-/Schreibschaltung 23 nicht von der Adresse abhängt, die Zugriffszeit für Speicherzellen 40 in redundanten Spalten 35 nicht relativ zu einem Zugriff zu einer Speicherzelle in einem primären Arrayblock 10 durch das zusätzliche Dekodieren von redundanten Spaltendekodern 36 verlangsamt. Wenn sie (dadurch, daß Leitungen ISO auf Hoch gehalten werden und Leitungen RSAEQ und RSCLK&sub1; auf Niedrig gehalten werden) desaktiviert werden, verbleiben Fühlknoten RSNT und RSNC in Fühl-/Schreibschaltungen 23 ausgeglichen und auf Vcc vorgeladen.
Die Schreibschaltung 54 in der redundanten Fühl-/Schreibschaltung 23&sub1; empfängt Eingangsdaten auf den Leitungen RDT, RDC von redundanten Multiplexern 39a, 39b, wie in Fig. 1 und 2 oben angezeigt ist, und empfängt ebenso ein Schreibsteuersignal WRSEL von der Zeitsteuer- und Steuerschaltung 29. Während Schreiboperationen wird, wie oben bemerkt wurde, die Leitung ISO auf Hoch getrieben, so daß die Transistoren 43 aus sind, und so daß die Eingangsdaten, die auf den redundanten Datenbusleitungen 21 angeboten werden, nicht durch den Fühlverstärker 48 gefühlt werden. Die Schreibschaltung 54 beinhaltet herkömmliche Schreibtreiber zum Anbieten eines differentiellen Signals auf redundanten Datenbusleitungen 21T, 21C, die den differentiellen Daten auf den Leitungen RDT, RDC entsprechen, wenn sie durch die Leitung WRSEL freigegeben werden. Die obige parallel anhängige Anmeldung S. N. 627,403 beschreibt ein bevorzugtes Beispiel einer derartigen Schreibschaltung.
Nimmt man Bezug auf Fig. 5, so wird der Aufbau eines redundanten Spaltendekoders 36 detailliert beschrieben, während der redundante Spaltendekoder 36&sub0; in Fig. 5 gezeigt ist und hierin beispielhaft beschrieben wird, werden die redundanten Spaltendekoder 36&sub1; bis 36&sub1;&sub5; natürlich in ähnlicher Weise aufgebaut sein. Wie oben angezeigt ist, beinhaltet jeder redundante Spaltendekoder 36 Sicherungen, durch die die Redundanz für seine zugeordnete redundante Spalte 35 freigegeben wird und durch die die Spaltenadresse der primären Spalte, die dadurch ersetzt werden soll, spezifiziert wird. Bei dieser Ausführungform der Erfindung sind die Sicherungen vorzugsweise herkömmliche Sicherungen, wie z. B. Polysiliziumsicherungen, und sie werden vorzugsweise durch einen Laser, elektrische Überspannung oder andere herkömmliche Techniken geöffnet. Natürlich können andere Typen von Sicherungen sowie Antisicherungen und andere permanent programmierbare Auswahltechniken anstelle derartiger Sicherungen verwendet werden.
Gemäß der bevorzugten Ausführungsform der Erfindung beinhaltet der redundante Spaltendekoder 35&sub0; eine Blockauswahl 50&sub0; und eine Spaltenauswahl 52&sub0;. Die Spaltenauswahl 52&sub0; empfängt auf den Leitungen CAT, CAC wahre und komplementäre Signale, die in diesem Beispiel vier niedrigstwertigen Spaltadressenbits der Adresse entsprechen, die durch den Adressenpuffer 28 empfangen wird. Die drei höchstwertigen Spaltenadressenbits CA&sub4; bis CA&sub6; werden nach einem Puffern durch den Spaltenvordekodierer 56 (der sich z. B. bei den Spaltendekodern 26a, 26b befindet) in einer ähnlichen Art und Weise dekodiert, wie sie verwendet wird, um einen der acht primären Arrayblöcke 10&sub0; bis 10&sub7; auszuwählen. Während dieses bestimmte Beispiel eines redundanten Spaltendekoders 36&sub0; die Spaltenadresse dekodiert, indem prädekodierte Signale für die drei höchstwertigen Spaltenadressenbits verwendet werden, wird es natürlich in Erwägung gezogen, daß die Verwendung von Vordekodierern und das Ausmaß, in dem es verwendet wird, innerhalb der Erfindung variiert werden kann. Zur besten Effizienz, ist es jedoch wünschenswert, daß das redundante Spaltendekodieren mit jenem übereinstimmt, das beim Dekodieren der Spalten in primären Arrayblöcken 10 verwendet wird. Da jeder primäre Arrayblock 10 in diesem Beispiel 128 Spalten enthält, wobei auf acht davon durch jeden Spaltenadressenwert zugegriffen wird, befinden sich sechzehn Spaltenadressen innerhalb eines jeden primären Arrayblocks 10. Es wird deshalb vorgezogen, daß die redundanten Spaltendekoder 36 jeweils ebenso einen Eins-von-sechzehn-Spaltenauswählabschnitt 52 enthalten, so daß die Block- Auswahlleitungen im Bus BLK direkt verwendet werden können.
Bei dieser Ausführungsform der Erfindung beinhaltet der Spaltenvordekodierer 56 sechs Block-Auswahlleitungen BZ0 bis BZ5, die zu der Blockauswahl 50&sub0; auf den Bus BLK übermittelt werden. Die Auswahl eines von acht Blöcken wird durch die Kombination, das eine der Blockleitungen BZ4 oder BZ5 hoch ist, damit, daß die vier Block- Auswahlleitungen BZ0 bis BZ3 hoch sind, durchgeführt. Die acht Blöcke werden gemäß der Wahrheitstabelle der Tabelle 1 ausgewählt: Tabelle 1
Es wird in Erwägung gezogen, daß ein derartiges Dekodieren leicht durch einen Fachmann erweitert werden kann. Zum Beispiel kann man sich sechzehn Blöcke pro Array-Hälfte vorstellen, indem ein zusätzliches Spaltenadressenbit vordekodiert wird, was zu zwei zusätzlichen Leitungen BZ6, BZ7 führt, so daß ein Block von sechzehn Blöcken ausgewählt werden würde, indem eine der Leitungen BZ4 bis BZ7 hoch ist und wobei dies in Kombination damit ist, daß eine der Leitungen BZ0 bis BZ3 hoch ist. Andere herkömmliche Vordekodierungsschematas werden natürlich für Fachleute offensichtlich sein.
Die Blockauswahl 50&sub0;, die in Fig. 5 gezeigt ist, beinhaltet eine Freigabeschaltung 55, um ihren Betrieb in dem Fall freizugeben, daß ihre zugeordnete Spalte 35&sub0; durch eine Spalte in einem primären Arrayblock 10 zu ersetzen ist, und um ihren Betrieb ansonsten zu desaktivieren. Die Freigabeschaltung 55b beinhaltet eine Sicherung 51, die zwischen Vac und dem Drain des N-Kanal-Transistors 52 angeschlossen ist; der Source des Transistors 52 ist mit Erde verbunden. Der Drain des Transistors 52 ist mit dem Eingang des Inverters 53 verbunden, der die Leitung RENT an seinem Ausgang treibt. Der Ausgang des Inverters 53 ist ebenso mit dem Gate des Transistors 52 und dem Eingang des Inverters 57 verbunden, der die Leitung RENC an seinem Ausgang treibt. Dementsprechend wird mit intakter Sicherung 51 (wie dies der Fall ist, wenn die Redundanz nicht freigegeben ist) Vcc am Eingang des Inverters 53 angeboten, der ein niedriges Logikniveau an seinem Ausgang auf der Leitung RENT anbietet, wobei der Transistor 52 auf Aus gehalten wird; die Leitung RENC wird durch den Inverter 57 auf Hoch getrieben. Wenn die Sicherung 51 geöffnet ist (wie dies der Fall ist, wenn die Redundanz freigegeben ist), schaltet der Transistor 52 eventuell ein, da der Eingang des Inverters 53 mittels einer Sperrschichtleckage durch den Transistor 52 auf Erde leckt. Ein hoher Logikpegel erscheint dann auf der Leitung RENT, wobei der Transistor 52 auf Ein gehalten wird und der Eingang des Inverters 53 auf Erde gehalten wird, und wobei ebenso ein niedriger Logikpegel am Ausgang des Inverters 57 auf der Leitung RENC getrieben wird.
Die Leitungen RENT, RENC von der Freigabeschaltung 55b werden mit einer Anzahl von Durchlaßgates 61 in einer Blockauswahl 50&sub0; verbunden, wobei jedes Durchlaßgate 61 N-Kanal- und P-Kanal-Transistoren parallel zueinander enthält. Das Gate eines jeden der N-Kanal-Transistoren empfängt die Leitung RENT und das Gate eines jeden P-Kanal-Transistors empfängt die Leitung RENC. Jeder der Durchlaßgates 61 empfängt eine der Blockleitungen auf der Leitung BLK von der Spaltenvordekodierung 56 auf einer Seite und ist mit einer Sicherung 62 auf seiner anderen Seite verbunden. Die vier Sicherungen 62, die den Blockauswahlleitungen BZ0 bis BZ3 zugeordnet sind, sind miteinander beim Knoten ML verbunden, der mit einem ersten Eingang eines NAND- Gatters 74 verbunden ist. Der Pull-down-N-Kanal-Transistor 66 hat seinen Source- /Drain-Pfad in Verbindung mit dem Knoten ML und der Erde, und sein Gate wird durch die Leitung RENC so gesteuert, daß der Transistor 66 ein ist, wenn die Redundanz nicht freigegeben ist, und so, daß der Transistor 66 aus ist, wenn die Redundanz freigegeben ist. Die zwei Sicherungen 62, die den Blockauswahlleitungen BZ4, BZ5 zugeordnet sind, sind miteinander am Knoten MH und mit einem zweiten Eingang des NAND-Gates 74 verbunden; der N-Kanal-Transistor 68 ist in ähnlicher Weise zwischen dem Knoten MH und der Erde angeschlossen, wobei sein Gate ebenso durch die Leitung RENC in derselben Art und Weise wie der Transistor 66 gesteuert wird.
Die zwei Ausgänge des NAND-Gates 74 bieten Signale auf den Leitungen RCOLC&sub0;, RCOLT&sub0; über zwei und drei Inverter 75 jeweilig an, die zu der redundanten Spalte 35 übermittelt werden, wie oben beschrieben wurde. Bei dieser Ausführungsform der Erfindung wird deshalb die redundante Spalte 35&sub0; nur ausgewählt, wenn der Ausgang des NAND-Gates 74 auf Niedrig ist, was nur dann auftritt, wenn alle drei Eingänge dazu (Knoten MH, ML und RDSEL) auf Hoch sind.
Der dritte Eingang des NAND-Gates 74 auf der Leitung RDSEL wird durch ein NOR- Gate 72 in der Spaltenauswahl 52&sub0; erzeugt. Das NOR-Gate 72 empfängt einen Eingang auf der Leitung NDOUT von dem NAND-Gate 70 und empfängt ebenso einen Eingang auf der Leitung LSELC von dem Zeilendekoder 24a (was mit einem niedrigen Logik pegel anzeigt, daß eine Zeile in der Array-Hälfte, die dem redundanten Spaltendekoder 36&sub0; zugeordnet ist, ausgewählt wird), und einen Eingang auf der Leitung CEC (die mit einem niedrig Logikpegel anzeigt, daß der Speicher 1 freigegeben ist).
Die Spaltenauswahl 52&sub0; beinhaltet in ähnlicher Weise eine Freigabeschaltung 55c, die in ähnlicher Weise aufgebaut ist und arbeitet wie die Freigabeschaltung 55b, wobei Signale auf ihren Leitungen RENT, RENC erzeugt werden, wie oben beschrieben wurde. Die Spaltenauswahl 52&sub0; empfängt acht Leitungen von dem Bus COL (siehe Fig. 1 und 2), auf dem wahre und komplementäre Signale für ein jedes der vier niedrigstwertigen Spaltenadressenbits CA&sub0; bis CA&sub4; übermittelt werden. Jede der Leitungen von dem Bus COL ist mit einer Seite eines Durchlaßgates 61 und wiederum mit einer Sicherung 62 verbunden; die Durchlaßgates 61 sind mit den Leitungen RENT, RENC verbunden und werden dadurch gesteuert, und zwar in einer ähnlichen Art und Weise, wie dies bei der Blockauswahl 50&sub0; ist, die oben beschrieben wurde.
In der Spaltenauswahl 52&sub0; wird das Paar von Sicherungen 62, die der wahren und der komplementären Leitung CAT, CAC für dasselbe Adressenbit zugeordnet sind, miteinander verbunden und einem Eingang des NAND-Gatters 70 übermittelt. Zum Beispiel ist die wahre und die komplementäre Spaltenadressenleitung CAT&sub3;, CAC&sub3; jeweilig über Durchlaßgates 61 und Sicherungen 62 mit einem gemeinsamen Knoten M3 und mit einem Eingang des NAND-Gatters 70 verbunden. Der N-Kanal-Pull-down-Transistor 64&sub3; hat seinen Source-/Drain-Pfad in Verbindung mit dem Knoten M3 und der Erde, und sein Gate ist mit der Leitung RENC verbunden, so daß, wenn die Redundanz nicht freigegeben ist, der Transistor 64&sub3; eingeschaltet wird, und so daß der Transistor 64&sub3; ausgeschaltet wird, wenn die Redundanz freigegeben ist. Die Knoten M0 bis M2 liefern ebenso Eingänge bzw. Eingangssignale zu dem NAND-Gatter 70, und sie sind jeweils mit dem Paar von Sicherungen 62 verbunden, die jeweilig ihrem wahren und komplementären Spaltenadressensignal zugeordnet sind. Wie aus dem folgenden klar werden wird, erfordert die Auswahl einer redundanten Spalte 35&sub0;, daß alle drei Knoten M0 bis M3 auf Hoch sind, so daß der Ausgang des NAND-Gatters 70 niedrig ist, wobei der Ausgang des NOR-Gatters 72 hoch ist, was wiederum dem Ausgang des NAND-Gatters 74 ermöglicht, niedrig zu sein.
Der Betrieb des redundanten Spaltendekoders 36&sub0; gemäß dieser Ausführungsform der Erfindung wird nun detailliert beschrieben. Als erstes sollte bemerkt werden, daß die Verwendung einer der redundanten Spalten 35 nicht die Verwendung aller redundanten Spalten 35 erforderlich macht, da Spaltendekoder 36 individuell durch Freigabeschaltungen 55b, 55c dort innerhalb freigegeben werden. Für den Fall, daß in diesem Beispiel die redundante Spalte 35&sub0; nicht eine primäre Spalte ersetzen soll, werden die Sicherungen 51 in Freigabeschaltungen 55b, 55c beide intakt gelassen. Wie oben diskutiert wurde, erzwingt dies, daß die Leitungen RENT am Ausgang einer jeden Freigabeschaltung 55b, 55c auf Niedrig geht, wobei alle Durchlaßgates 61 auf Aus verbleiben. Die Transistoren 64&sub0; bis 64&sub3;, 66 und 68 werden alle auf Ein gehalten, was den Ausgang der NAND-Gatter 70, 74 veranlaßt, hoch zu sein. Der hohe Pegel am Ausgang des NAND-Gatters 74 wird zu der redundanten Spalte 35&sub0; als ein hoher Pegel auf der Leitung RCOLC&sub0; und ein niedriger Pegel auf der Leitung RCOLT&sub0; übermittelt, wobei die Durchlaßgatter bzw. Durchlaßgates 46T, 46C darin (siehe Fig. 3) ausgeschaltet werden und die redundante Spalte 35&sub0; von einem Zugriff isoliert wird.
Falls die redundante Spalte 35&sub0; eine primäre Spalte in einem der primären Arrayblöcke 10 ersetzen soll, werden ausgewählte Sicherungen im redundanten Spaltendekoder 36 geöffnet, z. B. mittels eines Laserstrahls. Ungeachtet der zu ersetzenden Adresse werden die Sicherungen 51 in beiden Freigabeschaltungen 55b, 55c geöffnet, wobei jeweils die Leitung RENT auf Hoch und die Leitung RENC auf Niedrig gezwungen wird, wobei alle Durchlaßgates 61 eingeschaltet werden und alle Transistoren 64&sub0; bis 64&sub3;, 66 und 68 ausgeschaltet werden. Die Spaltenauswahl 52&sub0; und die Blockauswahl 50&sub0; werden somit freigegeben, um den hereinkommenden Spaltenadressenwert gegenüber jenem zu vergleichen, der durch das Auslösen der Sicherungen 62 spezifiziert ist.
Die Adresse der zu ersetzenden Spalte wird in die Spaltenauswahl 52&sub0; programmiert, in dem jene Sicherungen 62 ausgelöst werden, die nicht den vier niedrigstwertigen Bits der Adresse der zu ersetzenden Spalte entsprechen. Falls z. B. die vier niedrigstwertigen Bits der Adresse der zu ersetzenden Spalte 0110 (jeweilige Adresse CA&sub3;, CA&sub2;, CA&sub1;, CA&sub0;) betragen, werden die Sicherungen 62, die den Leitungen CAT&sub3;, CAC&sub2;, CAC&sub1; und CAT&sub0; zugeordnet sind, geöffnet. Alle Knoten M0 bis M3 werden somit hoch sein und der Ausgang des NAND-Gatters 70 wird niedrig sein, und zwar nur, falls die vier niedrigstwertigen Bits der Spaltenadresse 0110 betragen; wie zuvor bemerkt wurde, muß der Ausgang des NAND-Gatters 70 niedrig sein, damit eine redundante Spalte 35&sub0; ausgewählt wird. Jeder andere Vier-Bitwert wird bewirken, daß wenigstens einer der Knoten M0 bis M3 niedrig ist, wobei der Ausgang des NAND- Gatters 70 auf Hoch gezwungen wird, wobei die Auswahl der redundanten Spalte 35&sub0; verhindert wird.
Das Blockdekodieren 50&sub0; wird in ähnlicher Weise programmiert, indem die Sicherung 51 in der Freigabeschaltung 55b geöffnet wird und indem jene Sicherungen geöffnet werden, die nicht dem gewünschten Blockauswahlkode der durch die redundante Spalte zu ersetzenden Spalte entspricht. Zum Beispiel würden, falls die zu ersetzende Spalte im primären Arrayblock 10&sub3; ist, was einem Blockauswahlkode von 011000 entspricht (siehe Tabelle 1), die Sicherung 62, die den Blockauswahlleitungen BZ5, BZ2, BZ1, BZ0 entspricht, geöffnet werden. Infolgedessen werden beide Knoten MH und ML hoch, was die Auswahl einer redundanten Spalte 35&sub0; ermöglicht, und zwar nur falls die Spaltenadresse dem primären Arrayblock 10&sub3; entspricht, wobei in diesem Fall die Leitungen BZ3 und BZ4 beide auf einem hohen Pegel sind.
In dem Fall, daß eine Spaltenadresse, die von dem Speicher 1 empfangen wird, der Block- und Spaltenadresse entspricht, die durch die Sicherungen 62 in dem redundanten Spaltendekoder 36&sub0; programmiert werden, und daß die Zeilenadresse, die durch den Speicher 1 empfangen wird, eine von jenen ist, die dem Halb-Array zugeordnet sind, das durch die redundante Spalte 35&sub0; bedient wird (derartig, daß die Leitung LSELC, die dem NOR-Gatter 72 angeboten wird, niedrig ist), sind alle Eingänge zu dem NAND-Gatter 74 auf hohen Logikpegeln. Das NAND-Gatter 74 verhindert somit einen hohen Logikpegel auf der Leitung RCOLT&sub0; und einen niedrigen Logikpegel auf der Leitung RCOLC&sub0;, wobei die Durchlaßgates 46T, 46C für die redundante Spalte 35&sub0; eingeschaltet werden und ein Zugriff zu der Speicherzelle 40 darin freigegeben wird, die der empfangenen Zeilenadresse entspricht.
Das Programmieren von Sicherungen 51, 62 in dem redundanten Spaltendekoder 36&sub0; bestimmt somit die durch ihre zugeordnete redundante Spalte 35&sub0; zu ersetzende Spalte. Da jeder redundante Spaltendekoder 36 ähnlich aufgebaut ist, können in diesem Beispiel des Speichers 1 bis zu acht redundante Spalten 35 in jedem Halb-Array des Speichers 1 programmiert werden, um eine Spalte zu ersetzen, und zwar ungeachtet des primären Arrayblocks 10, in dem sich die zu ersetzende Spalte befindet. Infolgedessen ermöglicht die Spalten-Redundanz-Architektur, die durch die vorliegende Erfindung bereitgestellt wird, Flexibilität beim Ersetzen von Spalten, und stellt somit ein hohes Niveau an Reparaturfähigkeit für relativ wenige Spalten bereit.
Dieser Aufbau des redundanten Spaltendekoders 36 ist besonders gegenüber früheren redundanten Dekodern vorteilhaft, die sowohl für Zeilen als auch für Spalten gedacht sind. Herkömmliche Redundanzdekoder beinhalten eine Inverterschaltung, wie z. B. Freigabeschaltungen 55, die oben beschrieben wurden, und zwar für jedes der wahren und komplementären Adressenpaare in dem Dekoder, und beinhalten ebenso eine Freigabeschaltung, wie z. B. eine Schaltung 55; in derartigen konventionellen Dekodern empfing ein Logikgatter, wie z. B. ein NAND, ein Eingangssignal von jeder der Wahr- /Komplement-Adressenleitungen und ebenso von der Freigabeschaltung selbst. Im Gegensatz hierzu werden die Durchlaßgates 61 durch die Freigabeschaltungen 55 gesteuert, so daß ein Eingang des Ausgangs-Logikgatters (das heißt der NANDs 70, 74) nicht mit einer Freigabeschaltung verbunden zu sein braucht. Dies entfernt eines der Reihenbauelemente aus dem internen NAND-Stack bzw. NAND-Stapel, was seine Schaltgeschwindigkeit verbessert.
Weiter bietet der redundante Spaltendekoder 36 gemäß dieser Ausführungsform der Erfindung ebenso eine reduzierte und ausgeglichenere Last für die wahren und komplementären Adressenleitungen. Zum Beispiel werden, falls die Redundanz nicht freigegeben ist, alle Durchlaßgates 61 ausgeschaltet, so daß die wahre und komplementäre Adressenleitung nur die Sperrschichtkapazität von ausgeschalteten Transistoren als Lasten haben; bei früheren Dekodern würde eines der Wahr-/Komplementär-Adressenleitungspaare nicht nur eine Sperrschichtkapazität sehen, sondern ebenso eine Kapazität eines leitenden Gates des Durchlaßgates plus der Gatekapazität des stromabwärts gelegenen Logikgatters, so daß seine Last größer ist als die der komplementär gepaarten Leitung und gegenüber dieser nicht ausgeglichen ist. Demensprechend wird die Leistungsfähigkeit des Speichers 1 verbessert, insbesondere in dem nicht reparierten Zustand, und zwar mittels der Redundanzdekoder darin.
Der redundante Spaltendekoder 36 kann ebenso mit weniger Transistoren realisiert werden, als herkömmliche redundante Dekoder. Während eine derartige Implementation zu Lasten von mehr Sicherungen erzielt wird, wird in Erwägung gezogen, daß die Layoutfläche, die für den redundanten Spaltendekoder 36 gemäß der vorliegenden Erfindung benötigt wird, von jener herkömmlicher Dekoder in den meisten Anwendungen reduziert wird. Weiter wird, obwohl mehr Sicherungen gemäß dieser Ausführungsform der Erfindung notwendig sind, im schlimmsten Fall die Anzahl der ausgelösten Sicherungen in jedem Fall dieselbe sein und dementsprechend ergibt sich gemäß der vorliegenden Erfindung kein Testzeit-Nachteil.
Es ist natürlich selbstverständlich, daß redundante Zeilendekoder in ähnlicher Weise aufgebaut sein können, wie redundante Spaltendekoder 36 gemäß der vorliegenden Erfindung, in dem Fall, wo redundante Zeilen bereitgestellt werden. Zusätzlich kann, wie von der obigen Beschreibung offensichtlich ist, das Redundanz-Dekoderschema gemäß dieser Ausführungsform der Erfindung mit wahren/komplementären Adressenleitungspaaren verwendet werden, sowie mit vordekodierten Auswahlleitungen (wie in dem Fall der Blockauswahl 50&sub0;).
Wie oben bemerkt wurde, sind zwei Fühl-/Schreibschaltungen 23 für redundante Spalten 35 bei jedem Zugriff verfügbar (vier redundante Spalten 35 in jedem Halb- Array, das jeder Fühl-/Schreibschaltung 23 zugewiesen ist). Dies ermöglicht es, daß zwei redundante Spaltendekoder 36 in demselben Halb-Array mit derselben Spaltenadresse programmiert werden, was den Zugriff auf zwei redundante Spalten 35 bei demselben Zugriff ermöglicht, da die vorliegende Erfindung die Auswahl eines Eingangs-/Ausgangsanschlusses DQ, dem jede redundante Fühl-/Schreibschaltung 23 zuzuweisen ist, für jeden programmierten redundanten Spaltendekoder ermöglicht. Dies wird mittels redundanter Multiplexer 39 bewerkstelligt, von denen ein Beispiel in Fig. 6 gezeigt ist.
Der redundante Multiplexer 39a&sub0; in Fig. 6 ist einer der redundanten Multiplexer 39a im redundanten Multiplexerblock 38a der Fig. 1 und 2. Dementsprechend sind die redundanten Multiplexer 39% der redundanten Fühl-/Schreibschaltung 23&sub1; (und nicht der redundanten Fühl-/Schreibschaltung 23&sub0;) zugeordnet, und jenen redundanten Spalten 35 zugeordnet, die durch die redundante Fühl-/Schreibschaltung 23&sub1; gefühlt werden oder zu denen damit geschrieben wird. Dementsprechend empfängt der redundante Multiplexer 39a&sub0; der Fig. 6 als Eingänge redundante Spaltenauswahlleitungen RCOLT&sub0; bis RCOLT&sub3; von den Spaltendekodern 35&sub0; bis 36&sub3; im redundanten Spaltenauswahlblock 34a und ebenso redundante Spaltenauswahlleitungen RCOLT&sub1;&sub2; bis RCOLT&sub1;&sub5; von redundanten Spaltendekodern 36&sub2; bis 36&sub1;&sub5; im redundanten Spaltenauswahlblock 34b.
Jede der redundanten Spaltenauswahlleitungen RCOLT wird am Gate eines zugeordneten N-Kanal-Transistors 79 empfangen, dessen Drain mit einer zugeordneten Sicherung 78 verbunden ist und dessen Source mit der Erde verbunden ist. Wie oben diskutiert wurde, wird die redundante Spaltenauswahlleitung RCOLT zu einem hohen Logikpegel durch ihren zugeordneten redundanten Spaltendekoder 36 getrieben, wenn ihre zugeordnete redundante Spalte 35 durch die Spaltenadresse (und einem Bit der Zeilenadresse in diesem Beispiel) ausgewählt wird. Jede Sicherung 78 ist zwischen dem Drain und ihrem zugeordneten Transistor 79 und Knoten 77 angeschlossen. Der P-Kanal-Pull-up- Transistor 76 hat seinen Source-/Drain-Pfad in Verbindung zwischen dem Knoten 77 und der Vcc-Stromversorgung und hat sein Gate auf Erde vorgespannt; der Transistor 76 ist vorzugsweise ein relativ kleiner Transistor, so daß übermäßiger Gleichstrom nicht dort hindurchgezogen wird, wenn der Knoten 77 durch einen der Transistoren 79 auf niedrig gezogen wird, während er immer noch dazu in der Lage ist, den Knoten 77 auf Hoch zu ziehen, falls er nicht durch irgendeinen der Transistoren 79 auf Niedrig gezogen wird. Der Zustand des Knotens 77 wird über die Inverter 81, 83 als ein Signal auf der Leitung RSEL1&sub0; übermittelt.
Wie detaillierter im folgenden diskutiert wird, ermöglicht die Leitung RSEL1&sub0;, wenn sie auf einem niedrigen Logikpegel ist, eine Auswahl der redundanten Daten, die von der redundanten Fühl-/Schreibschaltung 23&sub1; an den Eingangs-/Ausgangsanschluß DQ&sub0; angelegt werden. Zusätzlich ist die Leitung RSEL1&sub0; mit den Gates der P-Kanal-Transistoren in den Durchlaßgates 80T, 80C verbunden, während ihr Komplement von dem Ausgang des Inverters 81 mit den Gates der N-Kanal-Transistoren in Durchlaßgates 80T, 80C verbunden ist. Dementsprechend wird ein niedriger Logikpegel am Knoten 77 ebenso eine Kopplung der Eingangsdatenleitungen DT&sub0;, DC&sub0; von dem Eingangs- /Ausgangsanschluß DQ&sub0; zu redundanten Eingangsdatenleitungen RDT&sub1;, RDC&sub1; verursachen, die mit der Schreibschaltung 54 der redundanten Fühl-/Schreibschaltung 23&sub1; verbunden sind.
Im Betrieb wird, falls eine Redundanz durch das Öffnen von Sicherungen in redundanten Spaltendekodern 36 freigegeben wird, die Auswahl des Eingangs-/Ausgangsanschlusses DQ, dem jede ausgewählte redundante Spalte 35 zuzuordnen ist, durch Öffnen ausgewählter Sicherungen 78 in den redundanten Multiplexer durchgeführt. In diesem Beispiel muß, wenn eine Redundanz in dem Fall einer Detektion einer zu ersetzenden primären Arrayspalte freigegeben wird, das Testprogramm die Zuordnung zwischen jeder redundanten Spalte 35, die zu verwenden ist, und dem Eingangs- /Ausgangsanschluß DQ, zu der sie für die ersetzte Adresse zuzuordnen ist, bestimmen.
Hinsichtlich jeder redundanten Spalte 35, auf die zuzugreifen ist, werden Sicherungen 78 in jedem redundanten Multiplexer 39 geöffnet, dem Eingangs-/Ausgangsanschlüsse zugeordnet sind, mit denen die redundante Spalte 35 nicht kommunizieren soll; in dem redundanten Multiplexer 39, der mit seinem Eingangs-/Ausgangsanschluß in Verbindung steht, ist die Sicherung 78 für die redundante Spalte 35 intakt gelassen. Nach Vollendung des Programmierens von redundanten Mulitplexern 39 hinsichtlich jeder redundanten Spalte 35, auf die zugegriffen werden soll, wird eine und nur eine ihrer Sicherungen 78 intakt gelassen, nämlich die Sicherung 78 in dem redundanten Multiplexer 39, der mit dem operativen Eingangs-/Ausgangsansclhluß DQ in Verbindung steht. Bemerkenswert ist, daß ein redundanter Multiplexer 39 mehr als eine ihrer Sicherungen 78 intakt gelassen haben kann, da mehrere redundante Spalten 35 (die natürlich verschiedenen Spaltenadressenwerten entsprechen) mit demselben Eingangs-/- Ausgangsanschluß DQ assoziiert sein können. Zum Beispiel, falls die redundanten Spalten 35, die in Verbindung mit dem Eingangs-/Ausgangsanschluß DQ&sub0; sein sollen, wenn sie ausgewählt sind, 35&sub2; und 35&sub1;&sub2; sind, werden die Sicherungen 78&sub0;, 78&sub1;, 78&sub3;, 78&sub5;, 78&sub6;, 78&sub7; im redundanten Multiplexer 39a&sub0; alle geöffnet, und die Sicherungen 78&sub2; und 78&sub4; werden intakt gelassen. Die entsprechenden Sicherungen 78&sub2; und 78&sub4; in den anderen redundanten Multiplexern 39a werden geöffnet, ela die redundanten Spalten 35&sub2; und 35&sub1;&sub2; niemals in Verbindung mit irgendeinem der Eingangs-/Ausgangsanschlüsse DQ sein werden, bei denen es sich nicht um den Anschluß DQ&sub0; handelt.
Vor dem Vollenden des Dekodierens der Spaltenadresse durch die redundanten Spaltendekoder 36, befinden sich alle Leitungen RCOLT auf niedrigen Logikpegeln. Dies veranlaßt den Knoten 77, auf einem hohen Pegel über dem Transistor 76 zu verbleiben, so daß die Leitung RSEL1&sub0; am Ausgang eines redundanten Multiplexers 39a&sub0; auf einen hohen Pegel über Inverter 81, 83 gezogen wird. Falls die Spaltenadresse, die durch die redundanten Spaltendekoder 36 dekodiert wird, nicht irgendeinem der redundanten Spalten 35 entspricht, für die die entsprechenden Sicherungen 78 intakt bleiben können, wird der Konten 77 nicht über eine Kombination eines Transistors 79 und eine intakte Sicherung 78 auf Niedrig gezogen. Falls jedoch die Spaltenadresse, die durch redun dante Spaltendekoder 36 dekodiert wird, mit jener einer redundanten Spalte 35 übereinstimmt, hinsichtlich derer ihre entsprechende Sicherung 78 intakt ist, wird das Einschalten des zugeordneten Transistors 79 den Knoten 77 durch die intakte Sicherung 78 auf Niedrig ziehen. Ein niedriger Logikpegel wird dann durch eine Leitung RSEL1&sub0; getrieben, die die redundante Fühl-/Schreibschaltung 23&sub1; mit einem Eingangs-/Ausgangsanschluß DQ&sub0; verbindet, und zwar hinsichtlich sowohl des Schreib- als auch Lesebetriebs.
Die Verwendung von redundanten Multiplexern 39 gemäß dieser Ausführungsform der Erfindung liefert somit einen großen Grad an Flexibilität bei der Verwendung von redundanten Spalten 35. Jede der redundanten Spalten 35 kann auf irgendeine der verfügbaren Eingangs-/Ausgangsanschlüsse DQ mittels eines relativ einfachen Algorithmus gemäß der vorliegenden Erfindung abgebildet werden. Die redundanten Multiplexer 39 stellen eine derartige Abbildung mit relativ wenigen Transistoren, minimaler Belastung auf den Datenleitungen und geringer, falls überhaupt irgendeiner Leistungsfähigkeitsverschlechterung beim Zugriff auf eine redundante Stelle relativ zu einer primären Speicherzelle bereit. Konventionelle Abbildungsschaltungen haben beträchtlich mehr Transistoren erforderlich gemacht, als dies gemäß der vorliegenden Erfindung der Fall ist, womit eine relativ hohe Last an den Datenleitungen anliegt, was häufig zu einem Zugriffszeitunterschied zwischen redundanten und primären Speicherzellen führt.
Nimmt man nun Bezug auf Fig. 7, so wird ein Ausgangsmultiplexer 84k nun detailliert beschrieben, der sich innerhalb der Eingangs-/Ausgangsschaltung 20 befindet und der durch den Ausgang der redundanten Multiplexer 39ak, 39bk durch Leitungen RSEL0k, RSEL1k, der wie oben beschrieben erzeugt wird, gesteuert. Wie in Fig. 7 gezeigt ist, ist der Ausgangsmultiplexer 84k mit zugeordneten Datenbusleitern DBUSk im Datenbus 22 verbunden, wie dies für die passenden Datentreiber 15 gilt, die mit den primären Arrayblöcken 10 verbunden sind. Bei dieser Ausführungsform der Erfindung wird die primäre Spalte, die durch eine der redundanten Spalten 35 zu ersetzen ist, nicht physisch bzw. physikalisch desaktiviert; stattdessen wählen Ausgangsmultiplexer 84 nur aus, ob der Datenbusleiter DBUSk oder der Ausgang einer redundanten Fühl-/Schreibschaltung 23 in Verbindung mit dem zugeordneten Eingangs-/Ausgangsanschluß DQk zu setzen ist.
In dem Ausgangsmultiplexer 84k ist ein Durchlaßgate 88 enthalten, das aus N-Kanal- und P-Kanal-Transistoren ausgebildet ist, deren Source-/Drain-Pfade parallel zwischen dem Datenbusleiter DBUSk und dem Knoten 95k geschaltet sind. Der Knoten 95k ist mit dem Ausgangstreiber 82k verbunden, der den Eingangs-/Ausgangsanschluß DQk in der herkömmlichen Art und Weise treibt. Während irgendeine herkömmliche Ausgangstreiberschaltung als ein Ausgangstreiber 82k verwendet werden kann, wird ein bevorzugter Ausgangstreiber in der europäischen Patentanmeldungsveröffentlichung Nr. 0 547 891 beschrieben.
Ebenso mit dem Knoten 95k verbunden sind die Durchlaßgates 90&sub0;, 90&sub1;, die jeweils aus N-Kanal- und P-Kanal-Transistoren ausgebildet sind, deren Source-/Drain-Pfade parallel zwischen dem Knoten 95k und Leitungen RSNT&sub0;, RSNT&sub1; jeweilig angeschlossen sind. Wie oben beschrieben wurde, sind die Leitungen RSNT die wahren Datenzustandsleitungen, die durch redundante Fühl-/Schreibschaltungen 23 angeboten werden, und zwar in Antwort auf den Datenzustand, der dadurch gefühlt wird.
Die Signale auf den Leitungen RSEL0k und RSEL1&sub1; steuern welche Durchlaßgatter bzw. Durchlaßgates 88, 90&sub0; oder 90&sub1; für eine Leseoperation leitend sind. Die Leitung RSEL0k ist mit dem Gate des P-Kanal-Transistor im Durchlaßgatter bzw. Durchlaßgates 90&sub0; verbunden, und zwar mit einem Eingang des NAND-Gatters 86 und über den Inverter 81&sub0; mit dem Gatter des N-Kanal-Transistors im Durchlaßgatter bzw. Durchlaßgates 90&sub0;. In ähnlicher Weise ist die Leitung RSEL1k mit dem Gate des P- Kanal-Transistors im Durchlaßgate 90&sub1; mit einem Eingang des NAND-Gates 86 und über den Inverter 91&sub1; mit dem Gate des N-Kanal-Transistors im Durchlaßgate 90&sub1; verbunden. Der Ausgang des NAND-Gates ist mit dem Gate des P-Kanal-Transistors im Durchlaßgate 88 verbunden und ist mit dem Gate: des N-Kanal-Transistors im Durchlaßgate 88 über den Inverter 89 verbunden.
Im Betrieb werden sich beide Leitungen RSEL0k und RSEL1k auf hohen Logikpegeln befinden, falls die Redundanz nicht freigegeben wird oder falls die Redundanz freigegeben wird, aber die Spaltenadresse nicht mit jener übereinstimmt, für die eine redundante Spalte, die mit dem Eingangs-/Ausgangsanschluß DQk in Verbindung steht, ausgewählt ist. Beide Durchlaßgates 90&sub0;, 90&sub1; werden aus sein und das Durchlaßgate 88 wird ein sein, so daß der Datenbus-Leiter DBUSk mit dem Knoten 95k verbunden sein wird, und zwar zum Ausschluß der redundanten Datenleitungen RSNT. Im Lesebetrieb wird der Ausgangstreiber 82k somit seinen Eingangs-/Ausgangsanschluß DQk zu dem Datenzustand treiben, der jenem des Datenbusleiters DBUSk entspricht, und zwar entsprechend dem Treiben durch den Ausgewählten der primären Arraydatentreiber 15.
In dem Fall, in dem jedoch die Redundanz freigegeben wird und die Spaltenadresse, die durch den Speicher 1 empfangen wird, einer der redundanten Spalten 35 entspricht, die dem Eingangs-/Ausgangsanschluß DQk zugeordnet werden soll, wird, wie oben beschrieben, der passende redundante Multiplexer 39ak, 39bk seine entsprechende Leitung RSEL0k oder RSEL1k auf einen niedrigen Logikpegel treiben. Dies wird bewirken, daß der Ausgang des NAND-Gatters 86 auf einen hohen Logikpegel geht, was das Durchlaßgater 88 ausschaltet und den Knoten 95k von dem Datenbusleiter DBUSk isoliert, so daß der Datenzustand, der darauf durch den Datentreiber 15 getrieben wird, der mit der primären Spalte in Verbindung steht, die ersetzt werden soll, ignoriert wird. Das eine Durchlaßgate 90, das mit der einen Leitung RSELk in Verbindung steht, die auf Niedrig getrieben wird, wird eingeschaltet, so daß die Datenleitung RSNT von der zugeordneten redundanten Fühl-/Schreibschaltung 23 mit dem Knoten 95k verbunden werden wird. Der Ausgangstreiber 82k wird somit einen Logikpegel anbieten, der mit der ausgewählten Speicherzelle 40 in der redundanten Spalte 35 übereinstimmt, die die fehlerhafte primäre Spalte ersetzt hat.
Wie oben bemerkt wurde, wird das Koppeln der redundanten Eingangsdatenleitungen RD für die ausgewählte redundante Fühl-/Schreibschaltung 23 innerhalb redundanter Multiplexer 39 bewerkstelligt. Da das Schreiben eines Datenzustands zu den Speicherzellen in der ersetzten Spalte irrelevant ist, da die ersetzte Spalte durch den Betrieb von Ausgangsmultiplexern 84 ignoriert wird, wird keine Unterbrechung von dem primären Eingangsdatenbus erforderlich. Die Chipfläche, die zur Implementation des Speichers 1 gemäß dieser Ausführungsform der Erfindung erforderlich ist, ist somit relativ effizient, da Spalten-Unterbrechungssicherungen nicht notwendig sind.
Einer der Ausgangsmultiplexer 84 ist mit jedem der Eingangs-/Ausgangsanschlüsse DQ im Speicher 1 verbunden; in diesem Beispiel werden deshalb acht derartige Ausgangsmultiplexer bereitgestellt. Natürlich müßte, falls differentielle Datenbusse bereitgestellt werden, jeder Ausgangsmultiplexer 84 verdoppelt werden, so daß ein Multiplexen der primären und redundanten Daten für den differentiellen Eingang zu den Ausgangstreibern 82 bewerkstelligt wird. Ein anderes Beispiel eines Datenbus-Leiterschemas, mit dem Ausgangsmultiplexer verwendet werden können, wird in der europäischen Patentanmeldungsveröffentlichung Nr. 0 547 892 beschrieben. Andere herkömmliche Datenkommunikationsschematas können natürlich ebenso in Verbindung mit der vorliegenden Erfindung verwendet werden.
Nimmt man nun Bezug auf Fig. 8, so wird nun der Aufbau und der Betrieb der Redundanz-Steuerschaltung 92&sub1; zum Steuern des Betriebs der redundanten Fühl- /Schreibschaltung 23&sub1; beschrieben; natürlich wird eine ähnlich aufgebaute redundante Steuerschaltung 92&sub0; innerhalb des Speichers 1 zum Steuern einer redundanten Fühl- /Schreibschaltung 23&sub0; bereitgestellt. Die Redundanz-Steuerschaltungen 92 steuern den Betrieb von gewissen Zeitsteuersignalen innerhalb des Speichers 1, um den redundanten Spaltenzugriff, insbesondere die Zeitsteuerung von Fühlverstärkern 48 in redundanten Fühl-/Schreibschaltungen 23 mittels eines redundanten Fühltakts RSCLK durchzuführen (siehe Fig. 4).
Die Einbeziehung redundanter Elemente, insbesondere redundanter Spalten in herkömmliche Speicher führt im allgemeinen zu langsameren Zugriffszeiten für die Speicher. Dies ist auf die herkömmliche Anordnung zurückzuführen, in der ein zusätzliches Niveau an Dekodieren bereitgestellt wird, um zu bestimmen, ob oder ob nicht die empfangene Adresse mit jener übereinstimmt, für die ein redundantes Element freizugeben ist. Da die spezifizierte Zugriffszeit von dem Zugriff im schlechtesten Fall abhängt und somit, da der Zugriff von redundanten Elementen gegenüber jenem von primären Elementen verzögert ist, bestimmt die Zeitverzögerung, die für das zusätzliche Dekodieren redundanter Elemente erforderlich ist, direkt die spezifizierte Bauelementleistungsfähigkeit.
Bei dieser Ausführungsform der vorliegenden Erfindung ist jedoch die zusätzliche Verzögerung, die zum Lesezugriff auf redundante Spalten 35 erforderlich ist, minimiert oder sogar eliminiert, und zwar mittels der Steuerung von redundanten Fühl-/Schreibschaltungen 23 durch die Steuerschaltungen 92. Die Steuerschaltung 92&sub1; beinhaltet z. B. das NAND-Gatter 94a, das die redundanten Spaltenauswahlleitungen RCOLC&sub0; bis RCOLC&sub3; an ihren Eingängen empfängt, und das NAND-Gatter 94b, das die redundanten Spaltenauswahlleitungen RCOLC&sub1;&sub2; bis RCOLC&sub1;&sub5; an seinen Eingängen empfängt; wie oben beschrieben wurde, zeigen die redundanten Spaltenauswahlleitungen RCOLC&sub0; bis RCOLC&sub3; und RCOLC&sub1;&sub2; bis RCOLC&sub1;&sub5;, wenn sie niedrig sind, die Auswahl ihrer redundanten Spalte 35 an, von denen jede mit einer redundanten Fühl-/Schreibschaltung 23, in Verbindung steht bzw. dazu zugeordnet ist. Die Ausgänge der NAND-Gatter 94a, 94b werden an den Eingängen des ODER-Gatters 96 empfangen, wie dies für die Steuerleitung CRD gilt. Ein Eingang des UND-Gatters 98 empfängt den Ausgang des ODER-Gatters 96 auf der Leitung RDBLK und der andere Eingang des UND-Gatters 98 empfängt die Leitung ATDC von der ATD-Schaltung 25; die Leitung ATDC zeigt einen Adressenübergang mittels eines niedrigen Logikniveaupulses an. Der Ausgang des UND-Gatters 98 treibt die Leitung RSCLK&sub1;, bei der es sich um den Takt handelt, der das Fühlen von Daten durch den Fühlverstärker 48 in der redundanten Fühl- /Schreibschaltung 23&sub1; fühlt.
Die Leitung ATD von der ATD-Schaltung 25 wird ebenso durch einen Eingang des NOR-Gatters 97 und durch das Verzögerungsgatter 93 empfangen; der Ausgang des Verzögerungsgatters 93 ist mit dem anderen Eingang eines NOR-Gatters 97 verbunden. Der Ausgang des NOR-Gatters 97 ist mit einem Eingang des NOR-Gatters 99 verbunden, das die Leitung CEC an ihrem anderen Eingang empfängt; die Leitung CEC zeigt mit einem niedrigen Logikniveau an, daß der Speicher 1 freigegeben ist. Der Ausgang des NOR-Gatters 99 treibt die Leitung CRD und ist als solcher mit einem Eingang des ODER-Gatter 96 verbunden.
Bemerkenswert ist, daß die Leitungen ATD, ATDC anzeigen können, daß die Direktion von Übergängen nicht nur bei Adressenanschlüssen des Speichers 1, sonderen ebenso bei Steueranschlüssen, wie z. B. jene, die Chipfreigabe-, Lese-/Schreibauswahl-, Ausgangsfreigabe- und andere ähnliche Signale empfangen. Zusätzlich kann es insbesondere dort, wo die Chipgröße des Speichers 1 groß ist, vorgezogen werden, daß mehrere ATD-Schaltungen 25 für verschiedene Bereiche des Chips (z. B. oben und unten) verwendet werden, wobei Verzögerungen, soweit nötig, eingeführt werden, so daß die Zeitsteuerung eines jeden, wie es z. B. durch die Steuerschaltung 92 empfangen wird, mit dem anderen übereinstimmt. Falls mehrere ATD-Schaltungen verwendet werden, würden natürlich die Leitungen ATD, ATDC als das logische ODER (oder NOR, wie dies der Fall sein kann) des Ausgangs davon erzeugt werden.
Der Betrieb der Steuerschaltung 92 sowie der Betrieb des Speichers 1 gemäß dieser Ausführungsform wird nun unter Bezugnahme auf Fig. 9 beschrieben, und zwar für das Beispiel einer Leseoperation in eine Speicherzelle mit einer Spaltenadresse, die jener entspricht, für die die redundante Spalte 35&sub2; programmiert ist. Es wird in Erwägung gezogen, daß der Betrieb des Speichers 1 bei der Durchführung anderer Zyklen, wie z. B. Schreiboperationen, in redundante Spalten 35 oder andere konventionelle Typen von Speicherzugriffen, einem gewöhnlichen Fachmann klar sein werden, der Bezug zu der obigen Beschreibung hat, insbesondere wie im folgenden relativ zu dem beispielhaften Betrieb erläutert ist, der in Fig. 9 gezeigt ist. Während der folgenden Be schreibung des Betriebs des Speichers 1 sollte ebenso auf alle vorhergehenden Fig. 1 bis 8 Bezug genommen werden.
Im Betrieb beginnt dieses Beispiel eines Speicherzyklus mit einer neuen Adresse, die bei den Adressenanschlüssen des Speichers 1 empfangen wird (gezeigt auf der Leitung ADDR der Fig. 9). In Antwort auf die Detektion eines Überganges auf einem oder mehreren Adressenanschlüssen A, gibt die ATD-Schalturig 25 einen Puls hohen Pegels auf der Leitung ATD und einen Puls niedrigen Pegels auf der Leitung ATDC ab. Der niedrige Logikpegel auf der Leitung ATDC bewirkt ebenso, daß die Leitung RSCLK&sub1; am Ausgang des UND-Gates 98 auf einem niedrigen Logikpegel bleibt (wobei man annimmt, daß der vorhergehende Zyklus keinen Zugriff auf eine redundante Spalte 35 darstellte, die durch die redundante Fühl-/Schreibschaltung 23&sub1; bedient wird; falls dies so war, wurde die Leitung RSCLK&sub1; zu dieser Zeit auf Niedrig getrieben werden).
In Antwort auf den hohen Logikpegel auf der Leitung ATD wird der Ausgang des NOR-Gatters 97 auf Niedrig getrieben und unter der Annahme, daß der Speicher 1 freigegeben ist (das heißt, die Leitung CEC ist niedrig), erzeugt das NOR-Gatter 99 einen hohen Logikpegel auf der Leitung CRD. Dies veranlaßt das ODER-Gatter 96 die Leitung RDBLK auf Hoch zu treiben, wie dies dem UND-Gatter 98 angeboten wird, und die Leitung RDBLK auf Hoch aufrechtzuerhalten, bis die Verzögerungszeit des Verzögerungsgates bzw. Verzögerungsgatters 93 (t&sub9;&sub3; in Fig. 9) nach dem Ende des ATD-Pulses abläuft.
Zu der Zeit, zu der die Leitung CRD auf Hoch geht, wurde jedoch das Fortschreiten der dekodierten Spaltenadressensignale durch die redundanten Spaltendekoder 36 noch nicht vollendet (insbesondere wurde das Signal RDBLK noch nicht basierend auf der ausgewählten Spaltenadresse bestätigt). Weil die Leitung CRD die Leitung RDBLK während ihrer Dauer trotzdem auf Hoch zwingt, wird das Ende des ATD-Pulses, das auf der Leitung ATDC angezeigt wird, den Betrieb des Fühlverstärkers 48 in der redundanten Fühl-/Schreibschaltung 23&sub1; durch Hochtreiben der Leitung RSCLK&sub1; auslösen; die redundante Fühl-/Schreibschaltung 23&sub0; wird auf ähnliche Weise durch ihre Steuerschaltung 92&sub0; zu dieser Zeit freigegeben. Aufgrund der Kombination von Dekodierverzögerungen, insbesondere in redundanten Spaltendekodern 36, und aufgrund des Summierens, das durch die NANDs 94a, 94b und das ODER 96 durchgeführt wird, gewährleistet das Hochtreiben der Leitung RDBLK gemäß dieser Ausführungsform der Erfindung, daß beide redundante Fühlverstärker 48 ausreichend vor der Erzeugung des Signals auf der Leitung RDBLK einschalten werden, und zwar nur basierend auf einer Übereinstimmung des Spaltenadressenwertes. Andere Steuersignale können ebenso in ähnlicher Weise erzeugt werden, wie z. B. zur Steuerung des Ausgleichens in redundanten Fühl-/Schreibschaltungen 23. Wegen des frühen auf Hoch zwingens der Leitung RDBLK schalten die redundantert Fühl-/Schreibschaltungen 23 sich zur selben Zeit wie die primären Fühl-/Schreibschaltungen 13 ein, und für den Fall, daß eine redundante Spalte 35 ausgewählt wird, wird die eine der redundanten Fühl-/Schreibschaltungen 23, die damit in Verbindung steht bzw. dazu zugeordnet ist, auf Ein bleiben. Dieser Betrieb hilft, jede Zugriffszeitdifferenz zwischen Zugriffen der Speicherzellen in redundanten Spalten 35 und jenen in primären Arrayblöcken 10 zu beseitigen.
Für den Fall, daß keine der redundanten Spalten 35, die der redundanten Fühl- /Schreibschaltung 23&sub1; zugeordnet sind, ausgewählt wird, wird keine redundante Spaltenauswahlleitung RCOLC&sub0; bis RCOLC&sub3; und RCOLC&sub1;&sub2; bis RCOLC&sub1;&sub5; auf niedrig getrieben, und somit verbleiben die Ausgänge der NAND-Gatter 94a, 94b auf Niedrig. Nach dem Ende der Verzögerungszeit t&sub9;&sub3;, nachdem die ATD-Pulse vollendet sind, kehrt die Leitung CRD auf Niedrig zurück und, falls beide NAND-Gatter 94a an ihrem Ausgang niedrig sind, wird die Leitung RDBLK zu Niedrig zurückkehren, wie dies die Leitung RSCLK&sub1; tun wird. Der Fühlverstärker 48 in der redundanten Fühl-/Schreibschaltung 23&sub1; wird somit ausgeschaltet, falls keine seiner redundanten Spalten 35 ausgewählt wird.
In dem Beispiel der Fig. 9 ist jedoch die Adresse, die dem Speicher 1 angeboten wird, jene der primären Spalte, die durch eine redundante Spalte 35&sub2; ersetzt werden soll. Dementsprechend wird die Leitung LSELC auf Niedrig getrieben, da das höchstsignifikante Zeilenadressenbit, das Halb-Array anzeigt, das der redundanten Spalte 35&sub2; entspricht. Nach dem Dekodieren der Spaltenadresse durch die Spaltenauswahl 522 in der redundanten Spaltendekodierung 36&sub2;, und da eine Übereinstimmung existiert, werden alle Knoten M0&sub2; bis M3&sub3; darin auf ein hohes Logikpegel gehen. Zusätzlich, da die Blockadresse ebenso übereinstimmt, werden die Knoten ML&sub2; und MH&sub2; in der Blockauswahl 50&sub0; in dem redundanten Spaltendekoder 36&sub2; ebenso auf einen hohen Logikpegel gehen. Infolge der Übereinstimmung wird der redundante Spaltendekoder 36&sub2; einen niedrigen Logikpegel auf der Leitung RCOLC&sub2; und einen hohen Logikpegel auf der Leitung RCOLT&sub2; abgeben, was die zugeordneten Durchlaßgates 46T, 46C einschalten wird und die Bitleitungen in der redundanten Spalte 35&sub2; mit dem Bus 21 und wiederum mit der redundanten Fühl-/Schreibschalturig 23&sub1; koppeln wird, die der redundanten Spalte 35&sub2; zugeordnet ist.
Die Verzögerungszeit t&sub9;&sub3; des Verzögerungsgatters 93 wird so ausgewählt, daß sie nicht bis zu der Zeit abläuft, wenn die redundanten Spaltendekoder 36 dazu in der Lage waren, ihre redundanten Spaltenauswahlleitungen RCOLT, RCOLC zu treiben, falls die Adresse übereinstimmt. Nimmt man dementsprechend Bezug auf die Fig. 9, so wird in diesem Beispiel die Leitung RCOLC, durch ihren redundanten Spaltendekoder 36&sub2; vor dem Ende des Pulses hohen Pegels auf der Leitung CRD auf Niedrig getrieben. Als solches verbleibt die Leitung RDBLK am Ausgang des ODER-Gatters auf Hoch, wie dies die Leitung RSCLK&sub1; am Ausgang des UND-Gatters 98 tut, wobei ein Fühlverstärker 48 in der redundanten Fühl-/Schreibschaltung 23&sub1; auf Ein gehalten wird und ihm ermöglicht wird, den Zustand der ausgewählten Speicherzelle 40 in der redundanten Spalte 35&sub2; zu fühlen.
Der logische Niedrigpegel auf der Leitung RCOLC&sub2; und der Hochpegel auf der Leitung RCOLT&sub2;, der sich aus der Adressenübereinstimmung ergibt, wurde ebenso zu den redundanten Multiplexern 39a übermittelt. In diesem Beispiel wurde die redundante Spalte 35&sub2; dem Eingangs-/Ausgangsanschluß DQ&sub3; zugewiesen, und zwar durch Öffnen aller Sicherungen 78&sub3;, die der Leitung RCOLT&sub2; in redundanten Mulitplexern 39a&sub0; bis 39a&sub2; und 39a&sub4; bis 39a&sub7; zugeordnet sind, und indem die Sicherung 78&sub3; in dem redundanten Multiplexer 39a&sub3; intakt gelassen wird, der dem Anschluß DQ&sub3; zugeordnet ist. Der Knoten 77 im redundanten Multiplexer 39a&sub3; wird somit durch die Leitung RCOLT&sub2; auf niedrig getrieben, die wiederum die Leitung RSEL1&sub3; amf Niedrig treibt, wobei die redundante Fühl-/Schreibschaltung 23&sub1; mit dem Ausgangstreiber, der mit dem Eingangs-/Ausgangsanschluß DQ&sub3; verbunden ist, verbindet. Mit der Vollendung der Zugriffszeit erscheint der Inhalt der ausgewählten Speicherzelle 40 in der redundanten Spalte 35&sub2; somit am Anschluß DQ&sub3;, womit der Zugriff vollendet wird.
Infolge der redundanten Steuerschaltungen 92 hängt somit die Zugriffszeit einer Speicherzelle 40 in einer redundanten Spalte 35 nicht von der Dekodierzeit der redundanten Spaltendekoder 36 ab, da die Fühlverstärker 48 in den redundanten Fühl- /Schreibschaltungen 23 bei jedem Zugriff vor der Vollendung des Dekodierens freigegeben werden. Zum Beispiel, wie in Fig. 9 gezeigt ist, ist der Übergang des Steuersignales RSCLK&sub1;, das auftreten würde, falls es von dem redundanten Spaltenadressendekodieren abhängen würde, und somit von der redundanten Spaltenauswahlleitung RCOLC&sub2;, durch eine gestrichelte Linie gezeigt. Weiter, falls keine Übereinstimmung auftritt, werden die Fühlverstärker 48 schnell ausgeschaltet (z. B. nach ungefähr 2 ns), was den Leistungsverbrauch minimiert, der sich aus dem Einschalten der redundanten Fühl-/Schreibschaltungen 23 ergibt; zusätzlich wird, da keine Differenzspannung auf redundanten Bitleitungen RBL für jene redundanten Spalten 35, die nicht ausgewählt sind, vorhanden ist, dieses schnelle Ausschalten von redundanten Fühl-/Schreibschaltungen 23 das Risiko von Schwingungen bzw. Oszillationen oder Crowbar-Zuständen bzw. Eingangskurzschluß-zuständen beseitigen. Dementsprechend wird die verbesserte Zugriffszeit mit einem minimalen Leistungsverlust-Nachteil erreicht.
Ähnliche Techniken können verwendet werden, um andere Signale innerhalb des Redundanzschemas vor dem Dekodieren zu erzeugen, womit die Zugriffszeitverschlechterung infolge der Redundanz reduziert wird. Zum Beispiel wird, falls die Zeilenleitungen im Speicher 1 als eine globale Zeilenleitung konfiguiert werden, die durch Zeilendekoder 24a, 24b getrieben wird und die mittels eines Durchlaßtransistors mit lokalen Zeilenleitungen für jeden primären Arrayblock 10 und den zugeordneten redundanten Arrayblock 30 verbunden ist, vorgezogen, daß die lokale Zeilenleitung für den redundanten Arrayblock 30 erzeugt wird, und zwar ungeachtet, ob oder ob nicht ein redundanter Zugriff auftreten wird. Dies beseitigt das Erfordernis, daß die Spaltendekodierung vor der Freigabe einer Zeilenleitung in dem redundanten Arrayblock vollendet wird; stattdessen sind alle Speicherzellen 40 in dem redundanten Arrayblock 30 mit ihren Bitleitungen verbunden, und zwar vor der Zeit, zu der die Durchlaßgates 46T, 46C für die ausgewählte redundante Spalte 35 freigegeben werden. Man glaubt, daß der zusätzliche Leistungsverbrauch-Nachteil, der sich aus dem Freigeben des redundanten Arrayblocks 30 bei jedem Zugriff ergibt, durch die verbesserte Zugriffszeit in vielen Fällen mehr als ausgeglichen wird. Insbesondere wird jeder zusätzliche Leisungsverlust-Nachteil, der sich so ergibt, gemäß der vorliegenden Erfindung minimiert, da die Anzahl der redundanten Spalten 35 ziemlich gering gehalten werden kann (z. B. acht Spalten pro Halb-Array), und zwar aufgrund der Flexibilität, die bei dieser Ausführungsform der Erfindung relativ zum Abbilden von redundanten Spalten 35 auf jeden Spaltenadressenwert und auf jeden Eingangs-/Ausgangsanschluß DQ bereitgestellt wird.
Die Spalten-Redundanz-Architektur, die hierin beschrieben ist, bereitet somit andere wesentliche Vorteile. Insbesondere wird ein Redundanzschema von hoher Effizienz bereitgestellt, das es erlaubt, daß jede redundante Spalte einem primären Arrayblock, mit dem sie eine gemeinsame Wortleitung hat, zugewiesen wird, und jedem der Eingangs-/Ausgangsanschlüsse zugewiesen wird. Dies ermöglicht, daß die redundanten Spalten auf einer relativ kleinen Chipfläche realisiert werden, während immer noch eine hohe Reparaturfähigkeitsausbeute bereitgestellt wird.
Weiter stellen die besonderen redundanten Spaltendekoderschaltungen, die oben beschrieben sind, ebenso eine hohe Effizienz der Implementation bereit, da weniger Transistoren in der Dekoderschaltung notwendig sind. Die Dekoderschaltungen stellen ebenso eine ausgeglichene Last auf den Adressenleitungen bereit, womit weiter die Leistungsfähigkeit beim Dekodieren von Adressen verbessert wird, insbesondere, falls eine Redundanz nicht freigegeben wird.
Während die Erfindung hierin relativ zu ihren bevorzugten Ausführungsformen beschrieben wurde, ist es selbstverständlich, daß Modifikationen von und Alternativen zu diesen Ausführungsformen für Fachleute, die auf diese Beschreibung und ihre Zeichnungen Bezug nehmen, offensichtlich sein werden, wobei derartige Modifikationen und Alternativen die Vorteile und den Nutzen dieser Erfindung erzielen. Es wird davon ausgegangen, daß derartige Modifikationen und Alternativen innerhalb des Umfangs dieser Erfindung liegen, wie sie im folgenden beansprucht wird.

Claims

1. Integrierte Schaltung, die folgendes umfaßt:

eine Anzahl von Primärspeicherzellen, die in einer Anzahl von Primär- Array-Blöcken (10) angeordnet sind;

eine Einrichtung zum Zugreifen auf eine Primärspeicherzelle, die auf ein Spaltenadressensignal anspricht, das an dieses angelegt wird, und die folgendes aufweist:

einen Spalten-Präkodierer (56), mit einer Anzahl von Block-Auswahlausgängen (BLK), um einen ersten Abschnitt des Spaltenadressensignals (CA&sub4;-CA&sub6;) zu dekodieren und um ein Blockauswahlsignal bei seinen Blockauswahlausgängen (BLK) zu erzeugen, um einen der Anzahl von Primär-Arrayblöcken (10) auszuwählen, der dem zweiten Abschnitt bzw. Teil des Spaltenadressensignals (CA&sub0;-CA&sub3;) entspricht;

einen Spaltendekoder (26), um einen zweiten Teil des Spaltenadressensignals (CA&sub0;-CA&sub3;) zu dekodieren und um eine Spalte in dem ausgewählten Primär-Arrayblock (10) auszuwählen, die den zweiten Abschnitt des Spaltenadressensignals (CA&sub0;- CA&sub3;) entspricht;

eine Redundant-Speicherarray, das eine Anzahl von Redundant-Speicherzellen umfaßt; und

einen Redundantdekoder (36), um eine Redundant-Speicherzelle auszuwählen, die auf ein Adressensignal anspricht, das an sie angelegt wird, und das einem programmierten Wert in dem Redundantdekoder entspricht, wobei der Redundantdekoder folgendes aufweist:

eine Freigabeschaltung (55), die eine Sicherung (51) und einen Ausgang (RENT) hat, der anzeigt, ob oder ob nicht der Redundantdekoder in Antwort auf den Zustand ihrer Sicherung freigegeben ist;

eine erste Anzahl von Vergleichsschaltungen (50&sub0;), die jeweils einen Eingang zum Empfangen eines zugeordneten der Blockauswahl-Ausgangssignale (BLK) des Spalten-Prädekodierers (56) aufweisen und die jeweils einen Ausgang aufweisen, wobei die Ausgänge der ersten Anzahl von Vergleichsschaltungen (50&sub0;) miteinander verbunden sind;

eine zweite Anzahl von Vergleichsschaltungen (52&sub0;), die jeweils einen Eingang aufweisen, der mit einer Adressenleitung verbunden ist, die dem zweiten Abschnitt des Spaltenadressensignals (CA&sub0;-CA&sub3;) entspricht, und Ausgänge auf weisen, wobei jeder der ersten (50&sub0;) und zweiten (52&sub0;) Anzahl von Vergleichsschaltungen (a) ein Durchlaßgatter bzw. Durchlaßgate (61) mit einem leitenden Pfad und mit einem Steueranschluß, der mit dem Ausgang der Freigabeschaltung (55) verbunden ist, so daß das Durchlaßgatter bzw. Durchlaßgate (61) leitend ist, und zwar in Antwort auf die Freigabeschaltung (55), die anzeigt, daß der Redundanzdekoder freigegeben ist, und (b) eine Sicherung (62) aufweist, die in Reihe mit dem leitenden Pfad des Durchlaßgatters bzw. Durchlaßgates (61) zwischen dem Eingang und Ausgang seiner Vergleichsschaltung geschaltet ist, um, wenn geöffnet, den Eingang ihrer Vergleichsschaltung von dem Ausgang ihrer Vergleichsschaltung zu trennen;

eine Logikschaltung (70, 74), die angeschlossen ist, um die zusammengeschlossenen Ausgänge der ersten Anzahl von Vergleichsschaltungen (50&sub0;) zu empfangen und um die Ausgänge der zweiten Anzahl von Vergleichsschaltungen (52&sub0;) zu empfangen, wobei die Logikschaltung (70, 74) einen Ausgang aufweist, der angeschlossen ist, um eine Auswahl einer Redundant-Speicherzelle in dem Redundant-Speicherarray zu ermöglichen, und zwar in Antwort auf das Spaltenadressensignal (CA&sub0;-CA&sub6;), das mit einem programmierten Wert übereinstimmt, der einem Muster von geöffneten Sicherungen (62) in der ersten (50&sub0;) und zweiten (52&sub0;) Anzahl von Vergleichsschaltungen entspricht; und

eine Anzahl von Vorspannungstransistoren (64, 66), von denen jeder einen Leitungspfad aufweist, der zwischen dem Ausgang von entweder der ersten (50&sub0;) oder zweiten (52&sub0;) Anzahl von Vergleichsschaltungen angeschlossen ist und eine Vorspannung hat, und von denen jeder einen Steueranschluß hat, der an den Ausgang der Freigabeschaltung (55) in einer solchen Art und Weise angeschlossen ist, daß, wenn der Redundantdekoder nicht freigegeben ist, jeder der Eingänge mit der Logikschaltung (70, 74) zu der Vorspannung vorgespannt ist, um den Ausgang der Logikschaltung (70, 74) zu veranlassen, nicht die Auswahl einer Redundant-Speicherzelle in dem Redundant-Speicherarray freizugeben.

2. integrierte Schaltung nach Anspruch 1, bei welcher die Adressenleitungen, die dem zweiten Abschnitt des Spaltenadressensignals (CA&sub0;-CA&sub3;) entsprechen, die an den Eingängen der zweiten Anzahl von Vergleichsschaltungen (52&sub0;) angelegt werden, wahre (CAT) und komplementäre (CAC) Adressenleitungen in Paaren aufweisen; und

bei welchem die Ausgänge der zweiten Anzahl von Vergleichsschaltungen (52&sub0;), die sich mit den wahren (CAT) und komplementären (CAC) Adressenleitungen in Paaren in Zuordnung befinden, miteinander in Paaren zu einem Eingang der Logikschaltung (70, 74) angeschlossen sind.