DE69318747T2

DE69318747T2 - Adaptiver Phasenregelkreis

Info

Publication number: DE69318747T2
Application number: DE69318747T
Authority: DE
Inventors: Barth Alan Canfield; Mark Francis Rumreich; Heinrich Schemmann
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1992-02-25
Filing date: 1993-02-16
Publication date: 1998-09-24
Anticipated expiration: 2013-02-17
Also published as: JPH0645921A; US5159292A; TR28311A; FI110041B; DE69318747D1; JP3296618B2; FI930820A; FI930820A0; CN1076815A; EP0557856A3; ES2116361T3; EP0557856A2; KR100258643B1; MY109097A; KR930018863A; CN1033349C; EP0557856B1; SG52884A1

Description

Die Erfindung bezieht sich auf Phasenregeischleifen (PLL's), und insbesondere auf eine Vorrichtung zur Steuerung von Fehlersignalen, die in deren Rückkopplungsschleifen vorgesehen werden.
Phasenregelschleifen sind in Überübertragungstechnik bekannte Schaltungen, um einen veränderbaren Hilfsoszillator mit der Phase und/oder der Frequenz einer Komponente eines übertragenen Signals zu synchronisieren. Üblicherweise enthalten solche Schaltungen einen Phasendetektor, der auf das übertragene Signal und den Ausgang des Hilfsoszillators anspricht, um ein Phasenfehlersignal zu erzeugen, das proportional zu der Differenz darin zwischen einer Komponente des übertragenen Signals und dem Oszillator-Ausgang ist. Das Phasenfehlersignal steuert die Schwingungsfrequenz des veränderbaren Qszillators. Um den Betrieb der PLL zu verbessern, enthalten einige Systeme eine zweite Schleife, die ein Fehlersignal erzeugt, das proportional zu der Differenz zwischen der Frequenz des veränderbaren Oszillators und der Frequenz der Komponente des übertragenen Signals ist. Das Frequenzfehlersignal wird dem Phasenfehlersignal hinzugefügt, um die Frequenz des Oszillators zu steuern. Nominal erreicht der veränderbare Oszillator die gewünschte Frequenz, bevor die Phasenverriegelung erzielt wird, wobei zu dieser Zeit das Frequenzfehlersignal im wesentlichen null ist und die PLL hauptsächlich nur durch das Phasenfehlersignal gesteuert wird.
Es wurde hier erkannt, daß es in bestimmten PLL-Systemen erwünscht sein kann, aktiv das Frequenzfehlersignal abzuschalten, wenn die Frequenzverriegelung im wesentlichen erreicht wird. Die aktive Abschaltung des Frequenzfehlerterms verhindert, daß Rauschen im Freguenzfehlersignal Rauschen in der Phase des Signals bewirkt, das von dem veränderbaren Oszillator geliefert wird. Phasenrauschen ist insbesondere ein Problem in PLL's, die eine Frequenzfehlerschaltung enthalten, die so ausgebildet ist, daß sie auf digitalisierte Signale anspricht, beispielsweise PLL's, die auf die impulscodemodulierte (PCM) -Darstellung des Zwischenträger-Bursts eines zusammengesetzten Videosignals anspricht. US-Patent 4,884,040, ausgegeben für R.T. Fling, zeigt eine solche PLL. Die Ausführung einer PLL vom Fling-Typ kann beträchtlich durch aktive Abschaltung des Frequenzfehlerterms verbessert werden, wenn das System im wesentlichen eine Frequenzverriegelung erreicht.
Die oben erwähnte Aufgabe wird durch eine Phasenregelschleife gemäß Anspruch 1 gelöst.
Die vorliegende Erfindung ist ein PLL-System mit einem veränderbaren Oszillator und einer Vorrichtung zur Erzeugung von sowohl Phasen- als auch Frequenzfehlersignalen zur Steuerung des veränderbaren Oszillators. Ferner sammelt die Vorrichtung Abtastungen einer Signalkomponente an, mit der das System in der Phase verriegelt werden soll und schaltet in Abhängigkeit von der Polarität dieser angesammelten Abtastungen wahlweise das Frequenzfehlersignal von dem veränderbaren Oszillator ab, wenn das PLL-System im wesentlichen die Frequenz-Phasenverriegelung erreicht.
Fig. 1 ist ein Blockschaltbild eines Systems, in dem die Erfindung angewendet werden kann.
Fig. 2 ist eine schematische Darstellung einer die Erfindung verkörpernden Phasenregelschleife.
Fig. 3 und 4 sind Blockschaltbilder von Frequenzverriegelungs-Detektoren, die für das Element 100 in Fig. 2 verwendet werden können.
Fig. 3A ist ein Blockschaltbild einer Vorrichtung, die zur Ausführung des Elements 13 in Fig. 3 verwendet werden kann.
Fig. 5 ist ein Blockschaltbild einer zusätzlichen Vorrichtung, die in der Schaltung von Fig. 2 angewendet wird, um diese Schaltung für den Betrieb mit PAL-Videosignalen zu konditionieren.
Die Erfindung wird nachfolgend in Verbindung mit einem NTSC- Videosignal-Verarbeitungssystem beschrieben, obwohl auch leicht ersichtlich ist, daß sie in der Praxis bei jedem PLL-System angewendet werden kann, das sowohl Phasen- als auch Frequenzfehlersignale verwendet. In Fig. 1 wird ein analoges Videosignal von beispielsweise einem Femsehtuner einem Analog/Digital-wandler (ADC) 30 zugeführt. Eine digitalisierte Version des analogen Signals wird von dem Ausgang des ADC einer Horizontal-Synchronsignal-Abtrennschaltung 31, einem Videosignal-Prozessor 34 und einem Phasendetektor 32 zugeführt. Der Videosignal-Prozessor 34 konditioniert das Videosignal für die Anzeige oder zur Speicherung. Die Abtrennschaltung 31 erzeugt Horizontal-Synchronimpulse, die dem Phasendetektor zugeführt werden, um den Phasendetektor in die Lage zu versetzen, in einem Phasenmeßbetrieb während der Chrominanz-Bezugs-Burst-Intervalle zu arbeiten. Der Phasendetektor 32 spricht auf das digitalisierte Videosignal an, um ein Signal zur Steuerung der relativen Phase eines spannungsgesteuerten Oszillators (VCO) 35 zu erzeugen. Schließlich erzeugt der VCO 35 ein Haupt-Taktsignal zum Betrieb der anderen Schaltungselemente. Insbesondere bestimmt die Zeitsteuerung der Impulse des Haupt-Taktsignals die Augenblicke, bei denen der ADC 30 digitale Abtastungen des analogen Eingangssignals erzeugt.
Fig. 2 veranschaulicht eine digitale Ausführungsform des phasendetektors, der in einer PLL enthalten ist, die eine allgemeine Version der PLL ist, die in dem US-Patent 4,884,040 beschrieben ist. Kurz gesagt wird ein Phasenfehlersignal, das von einem Skalierer 96 erzeugt wird, und ein Frequenzfehlersignal, das von einer Zweier-Komplementschaltung 88 erzeugt wird, in einer Addierstufe 94 kombiniert und dazu verwendet, einen spannungsgesteuerten Oszillator (VCO) 86 zu steuern. Das Frequenzfehlersignal wird wahlweise der Addierschaltung 94 über eine Torschaltung 90 zugeführt, die durch einen Entriegelungsdetektor 100 gesteuert wird. Dies bedeutet, daß das Tor 90 den Durchlaß des Frequenzfehlersignals sperrt, wenn das System im wesentlichen die Frequenzverriegelung erreicht. Der VCO 86 erzeugt ein Haupt-Taktsignal FC, das zum Betrieb des Gesamtsystems verwendet wird, und das bei diesem Beispiel die vierfache Frequenz der Farb-Hilfsträgerfrequenz hat.
In Fig. 2 werden Horizontal-Synchronsignale HSYNC1 von der üblichen Horizontal-Synchronsignal-Abtrennschaltung 31 einem Zeitsteuer-Signalgenerator 78 zugeführt, und digitale Videoabtastungen von dem Analog/Digital-wandler 30 werden einem Bus 50 zugeführt. Der Zeitsteuer-Signalgenerator 78, der auf das Taktsignal FC und die Horizontal-Synchronimpulse anspricht, erzeugt ein Burst-Torsignal BG. Das Burst-Torsignal liefert nominal einen Impuls, der eine integrale Anzahl von Zyklen der Hilfsträger-Burst-Komponente jeder aktiven horizontalen Zeile des zusammengesetzten Videosignals umfaßt. Das Burst-Torsignal kann durch übliche Zählschaltungen erzeugt werden, die auf das Haupt-Taktsignal FC und die Horizontal-Synchronsignale ansprechen.
Das digitale Videosignal im Bus 50 wird einer Ergänzungsschaltung 52 und einem Eingangsanschluß eines Multiplexers 53 zugeführt. Der Ausgangsanschluß der Ergänzungsschaltung ist mit einem zweiten Eingangsanschluß des Multiplexers 53 verbunden. Der Multiplexer 53 wird durch ein Rechteckwellen-Taktsignal mit der Hilfsträgerfrequenz in die Lage versetzt, abwechselnd zwei aufeinanderfolgende Abtastungen vom Bus 50 seinem Ausgangsanschluß und dann zwei aufeinanderfolgende Abtastungen von der Ergänzungsschaltung 52 seinem Ausgangsanschluß zuzuführen. Das dem Multiplexer 53 zugeführte Taktsignal wird durch Teilung des Haupt-Taktsignals FC von dem VCO 86 durch vier in der Teilerschaltung 84 erzeugt. Der Abtaststromausgang des Multiplexers 53 stellt währen des Burst-Intervalls eine im wesentlichen gleichgerichtete Version des Burst-Signals dar, wenn das System in der Phase verriegelt ist. Von dem Multiplexer 53 gelieferte abwechselnde Abtastungen stellen Abtastungen von quadraturbezogenen Signalen dar, die beispielsweise den R-Y- und B-Y- oder den I- und Q-Farbdifferenz-Videosignalkomponenten entsprechen.
Die von dem Multiplexer 53 gelieferten Abtastungen werden einem Eingangsanschluß einer Addierschaltung 54 zugeführt, die in Kaskade mit Speicherelementen 58 und 60 für eine Abtastperiode über die Bank von UND-Toren 56 verbunden ist. Der Ausgangsanschluß des Speicherelements 60 ist mit einem zweiten Eingangsanschluß der Addierschaltung 54 verbunden. Die Kombination der Addierschaltung 54 und der Speicherelemente 58 und 60 bildet einen Mehrfach-Akkumulator. Der Akkumulator ist aktiv, wenn die Bank von UND-Toren durch das Burst-Torsignal BG in die Lage versetzt wird, die Addierschaltung 54 mit dem Speicherelement 58 zu verbinden. Wenn alternativ das Burst-Torsignal niedrig ist, liefert die Bank von UND-Toren ein Null-Ausgangssignal, das den Akkumulator wirksam auf null bringt. Als solcher summiert der Akkumulator nacheinander die Abtastungen des Burst-Signals von einzelnen Zeilenintervallen. Während der Zeit, in der der Akkumulator aktiv ist, werden Summen von Abtastungen, die die entsprechenden Quadratursignale darstellen, getrennt in den beiden Speicherelementen 58 und 60 gehalten. Am Ende des Burst-Intervalls sind die angesammelten R-Y- und B-Y-Summen in den Speicherelementen 60 bzw. 58 vorhanden (wenigstens wenn das System die Phasenverriegelung erreicht hat).
Der Vorzeichen-Bit-Leiter des Ausgangsanschlusses des Speicherelements 58 ist mit dem Daten-(D)-Eingang einer Latch-Vorrichtung vom Ein-Bit-D-Typ verbunden. Das Vorzeichen-Bit stellt die Polarität der von der Latch-Vorrichtung 58 gelieferten angesammelten Abtastung dar.
Der Ausgangsanschluß des Speicherelements 60 ist mit dem Dateneingangsanschluß einer Latch-Vorrichtung 66 vom Parallel-Bit- D-Typ verbunden. Eine zweite Latch-Vorrichtung 68 vom Parallel- Bit-D-Typ ist in Kaskade mit der Latch-Vorrichtung 66 verbunden. Das Burst-Torsignal wird dem Dateneingangsanschluß einer weiteren Latch-Vorrichtung 80 vom D-Typ zugeführt, die eine invertierte Version des Burst-Torsignals an seinem Ausgangsanschluß liefert. Das invertierte Burst-Torsignal von der Latch-Vorrichtung 80 wird den Takt-Eingangsanschlüssen der Latch-Vorrichtungen 62, 66 und 68 zugeführt und versetzt die Latch-Vorrichtungen 62 und 66 in die Lage, das Vorzeichen-Bit bzw. den angesammelten Wert von den Latch-Vorrichtungen 58 und 60, der am Ende des Burst-Intervalls auftritt, zu speichern. Die Werte in den Latch- Vorrichtungen 62 und 66 werden für die Dauer eines Zeilenintervalls gespeichert. Die Werte in der Latch-Vorrichtung 66 werden zur Latch-Vorrichtung 68 bei aufeinanderfolgenden Zeilenintervallen übertragen. Die Latch-Vorrichtungen 66 und 68 speichern die angesammelten R-Y-Abtastungen von zwei aufeinanderfolgenden Videozeilen, und die Latch-Vorrichtung 62 speichert das Vorzeichen-Bit der angesammelten B-Y-Abtastungen von entsprechenden aufeinanderfolgenden Videozeilen.
Bei Phasenverriegelung sollten die Werte am Ausgang der Latch-Vorrichtung 66 den Wert null haben. Jegliche Unterschiede von null sind proportional zu dem Maß, um das das System aus der phasenverriegelung heraus ist. Somit kann der Ausgang der Latch- Vorrichtung 66 als Phasenfehlersignal verwendet werden. Der Ausgang der Latch-Vorrichtung 66 wird einer Skalierschaltung 96 zugeführt, um das Phasenfehlersignal zu verstärken und die Phasenfehler-Empfindlichkeit zu verbessern. Das verstärkte Phasenfehlersignal wird dann einem Eingang der Addierschaltung 94 zugeführt.
Die Ausgangsanschlüsse der Latch-Vorrichtungen 66 und 68 werden jeweils dem Minuend- und Subtrahend-Eingangsanschluß einer Subtraktionsschaltung 70 zugeführt, die die Differenz der angesammelten R-Y-Werte von aufeinanderfolgenden Videozeilen erzeugt. Es wird die Annahme gemacht, daß das dem Anschluß 50 zugeführte Signal synchron mit dem Taktsignal FC genommen wird, und daß über entsprechenden Burst-Intervallen die Taktfrequenz verhältnismäßig konstant ist. Die von den Latch-Vorrichtungen 66 und 68 gelieferten angesammelten Werte werden auf die Phasedifferenz zwischen dem Burst-Signal und dem Taktsignal FC bezogen. Die von der Subtraktionsschaltung 70 gelieferten Differenzen nähern die Phasendifferenz von Zeile zu Zeile an (ungeachtet eines möglichen Polaritätsfehlers) und sind somit ein Maß für die Frequenzdifferenz zwischen der Burst-Komponente und dem Abtast-Takt.
Die von der Subtraktionsschaltung 70 erzeugten Differenzen werden einer Ergänzungsschaltung 88 zugeführt. Die Ergänzungsschaltung 88 wird durch das von der Latch-Vorrichtung 62 gelieferte Vorzeichen-Bit gesteuert, um die Polarität des Frequenzfehlersignals zu korrigieren. Der Ausgang der Ergänzungsschaltung wird einer Tast-Schaltung 90 zugeführt, die durch den Detektor 100 gesteuert wird, um das Frequenzfehlersignal zu der Addierschaltung 94 durchzulassen, wenn die Schleife nicht in der Frequenz verriegelt ist, und sonst wird der Addierschaltung ein Null-Wert zugeführt. Die Phasen- und Frequenzfehlersignale werden von der Addierschaltung 94 addiert und einem Begrenzer 92 zugeführt. Der Begrenzer 92 begrenzt das kombinierte Fehlersignal auf Werte, die gleich oder kleiner als eine vorgegebene Grenze sind. Das begrenzte Fehlersignal wird tiefpaßgefiltert, in analoge Form umgewandelt und dem VCO 86 zugeführt. Es sei bemerkt, daß der Frequenzfehlerterm von den durch die Latch-Vorrichtung 60 angesammelten R-Y-Werten abgeleitet wird, daß die Ableitung aber auch von den durch die Latch-Vorrichtung 58 gelieferten angesammelten B-Y-Werten erfolgen kann. Im letzteren Fall sind die nahe der Phasenverriegelung auftretenden angesammelten Werte größer, und der Frequenzfehlerterm ist weniger anfällig für Fehler infolge von Signalrauschen.
Nominal sollten die von der Subtraktionsschaltung 70 gelieferten Unterschiede den Wert null haben, wenn das System die Frequenzverriegelung erreicht, und somit sollte der Frequenzfehlerterm null sein. Aufgrund von Rausch- und/oder Quantisierungs- Effekten kann der Frequenzfehler jedoch einen Restwert enthalten, der die Phasenverriegelung schädlich beeinflußt. Somit ist es von Vorteil, den Frequenzfehlerterm zur Addierschaltung 94 zu sperren (d.h. tasten), nachdem die Frequenzverriegelung erreicht worden ist.
Bei Betrachtung einer "Nicht-Verriegelungs"-Feststellung haben die Erfinder bestimmt, daß das Vorzeichen-Bit oder die Polarität der angesammelten Abtastungen für entsprechende Zeilen sich eine beträchtliche Anzahl von Malen während eines Halbbild- Intervalls ändert, wenn das System nicht frequenzverriegelt ist. Alternativ ändert sich das Vorzeichen-Bit der angesammelten Abtastungen nicht, wenn das System frequenzverriegelt ist. Es ist daher möglich, den Nicht-Verriegelungszustand in der Frequenz durch bloßes Zählen der Anzahl von Malen zu bestimmen, die die angesammelten Abtastungen während eines Intervalls die Polarität ändern, und diesen Zählwert mit einem Schwellwert zu vergleichen.
Die Polarität der angesammelten Abtastungen von entweder der Latch-Vorrichtung 58 oder der Latch-Vorrichtung 60 kann überwacht werden. Bei dem Ausführungsbeispiel von Fig. 2 sei jedoch daran erinnert, daß die Werte in der Latch-Vorrichtung 60 gegen null tendieren, wenn das System sich dem Verriegelungszustand nähert, und einen ziemlich niedrigen Rauschabstand haben. Somit ist vorzuziehen, die Polarität der durch die Latch-Vorrichtung 58 gelieferten angesammelten Abtastungen zu überwachen. Unter der Annahme, daß die verarbeiteten Abtastungen in binärer Form sind und ein Vorzeichen-Bit in der bedeutsamsten Bit-Position (MSB) und Bit-Werte in den weniger bedeutsamen Bit-Positionen (LSB's) enthalten, kann die Polarität der angesammelten Abtastungen durch einfache Überwachung des Vorzeichen-Bits oder der MSB der angesammelten Abtastungen überwacht werden. Die MSB der angesammelten Abtastungen ist in der Latch-Vorrichtung 62 von Fig. 2 verfügbar.
Fig. 3 veranschaulicht eine Ausführungsform eines Entriegelungsdetektors, der als Detektor 100 ausgeführt werden kann. In Fig. 3 werden die MSB's von der Latch-Vorrichtung 62 einem Eingangsanschluß einer Exklusiv-ODER-Schaltung (XOR) 12 und dem Dateneingang einer Latch-Vorrichtung 11 zugeführt. Der Ausgang der Latch-Vorrichtung 11, der die MSB's darstellt, die um ein Zeilenintervall verzögert sind, wird einem zweiten Eingangsanschluß des XOR 12 zugeführt. XOR 12 erzeugt logische "1"- und "0"- Werte, wenn die Signale an seinen beiden Eingangsanschlüssen unterschiedlich bzw. gleich sind. Wenn es eine Polaritätsänderung in den angesammelten Abtastungen zwischen aufeinanderfolgenden Zeilen gibt, erzeugt XOR 12 einen logischen Wert 1. Der Ausgang des XOR 12 wird einem Element 13 zugeführt, worin die logischen Werte 1 angesammelt oder über einem Zeitintervall gezählt werden, das in diesem Fall einem Video-Halbbildintervall entspricht. Die Gesamtzahl der logischen Werte 1 über diesem Intervall werden mit einem Bezugs- oder Schwellwert in der Vergleichsschaltung 14 verglichen. Wenn die Zahl der logischen Werte 1 den Bezugswert überschreitet, gibt die Vergleichsschaltung 14 einen logischen Wert 1 aus, der in der Latch-Vorrichtung 15 für die Dauer des nächsten Halbbildintervalls gespeichert wird. Der Ausgang der Latch-Vorrichtung 15 wird der Torschaltung 90 als Steuersignal zugeführt.
Die Latch-Vorrichtung 15 wird durch ein Vertikal-Impulssignal Fv konditioniert, um die von der Vergleichsschaltung gelieferten Ausgangswerte zu speichern. Das Signal Fv kann durch eine übliche Vertikal-Synchronsignal-Abtrennschaltung erzeugt werden. Zusätzlich zur Steuerung der Latch-Vorrichtung 15 wird das Signal Fv dem Element 13 zugeführt, um am Ende jedes Halbbildintervalls den Zählwert darin auf null zurückzustellen.
Fig. 3A veranschaulicht ein Beispiel einer Vorrichtung zur Erzeugung der Zählung der logischen Werte 1, die von dem XOR 12 geliefert werden. In Fig. 3A ist das Element 13' als einfacher Binärzähler realisiert. Die Ausgangswerte von dem XOR 12 werden einem Auslöse-Eingang des Zählers zugeführt, und das Signal wird dem Takteingang des Zählers zugeführt. Der Zähler wird ausgelöst, um Zählimpulse des Signals bei jedem Auftreten einer von dem XOR 12 gelieferten logischen 1 zu zählen. Das Vertikal- Signal Fv wird einem Rückstelleingang des Zählers zugeführt, um den Zähler einmal in jedem Halbbildintervall auf null zurückzustellen.
Fig. 4 zeigt eine weitere Ausführungsform, bei der die von dem XOR 12 gelieferten logischen Werte 1 über einen Akkumulator, der aus der Addierschaltung 20 und der Latch-Vorrichtung 21 besteht, addiert werden. Die Latch-Vorrichtung 21 wird mit der Zeilenrate getaktet, um den Akkumulator in die Lage zu versetzen, die von dem XOR 12 gelieferten Null- oder Eins-Werte der angesammelten Summe aller vorherigen Null- und Eins-Werte, die während des Halbbildintervalls auftreten, hinzuzufügen. Einmal pro Halbbildintervall wird die Latch-Vorrichtung 21 durch Zuführung eines Signals Fv, das einen Impuls pro Halbbildintervall hat, auf einen Null-Wert zurückgestellt. In Fig. 4 wird die Vergleichsfunktion durch ein ODER-Tor 14' vorgesehen. In diesem Fall werden die bedeutsameren Bit-Verbindungen des Ausgangs der Latch-Vorrichtung 21 entsprechenden Eingangs-Anschlüssen des ODER-Tors 14' zugeführt. Der Ausgang des ODER-Tors 14' ist ein logischer Wert 1, wenn irgendeine dieser bedeutsameren Bit-Verbindungen einen logischen Wert 1 hat. Es sei angenommen, daß die Latch-Vorrichtung 21 N Bit Zeilen hat, um den Zählwert darzustellen, und daß alle außer M dieser N Bit Zeilen entsprechenden Eingangsanschlüssen des ODER-Tors 14' zugeführt werden. Das ODER-Tor 14' gibt einen logischen Wert 1 für alle Zählwerte aus, die (2M-1) überschreiten.
Eine ähnliche Schaltung kann in PLL-Systemen verwendet werden, die PAL-Videosignale verarbeiten. PAL-Signale enthalten eine Burst-Komponente, in der eine der Quadratur-Phasenkomponenten des Bursts die Phase von Zeile zu Zeile um 90º ändert. Um diese Phasenverschiebung in der Phasen/Frequenz-Feststellungsschaltung zu berücksichtigen, wird von angesammelten Werten aus benachbarten Zeilen der Durchschnitt oder die Summe gebildet. Dies bewirkt, daß die schwingende Phase des PAL-Burst-Signals ähnlich wie der Burst von NTSC-Signalen erscheint. Die zusätzliche Schaltung, die erforderlich ist, um PAL-Signale zu verarbeiten, ist in Fig. 5 dargestellt. In Fig. 5 ist ein erstes Filter 202, das eine Übertragungsfunktion H(z) = 1 + z-H hat, zwischen den Latch-Vorrichtungen 60 und 66 angeordnet, und ein zweites Filter 200, das eine ähnliche Übertragungsfunktion hat, ist mit dem Ausgang der Latchvorrichtung 58 verbunden. Dem Filter 200 werden von der Latch-Vorrichtung 58 sowohl Wert- aus auch Polaritäts-Bits zugeführt, jedoch nur das von dem Filter 200 gelieferte Polaritäts-Bit wird der Latch-Vorrichtung 62 zugeführt. In der Übertragungsfunktion ist "z" die übliche Zee-Transformationsvariable, und der Exponent "H" gibt ein Abtastverzögerungsintervall von einer Zeilenperiode an. Der Rest der Schaltung ist unverändert.
Es sei ein weiteres System betrachtet, in dem die Videosignal-Abtastung und damit die Phasenverriegelung 45º zu den Achsen der Farbdifferenzkomponenten des Burst-Signals beträgt. In diesem Fall kann das Exklusiv-ODER-Tor von Fig. 3 oder 4 durch ein NOR-Tor ersetzt werden. Wenn, und nur wenn beide Eingänge zu dem NOR-Tor eine positive Polarität haben, wird angenommen, daß das System aus der Verriegelung heraus ist, und der Frequenzterm wird zu dem Phasenterm hinzugefügt. Es ist ein Nachteil dieses Detektors, daß der Nutzen des Frequenzfehlerterms nur etwa während 50% der Zeit realisiert wird.
Die oben beschriebenen PLL-Systeme können außer bei Videosignalen auch bei anderen Signalen angewendet werden. Bei einer solchen Anwendung kann der Akkumulator, der aus der Addierschaltung 54, dem Tor 56 und den Latch-Vorrichtungen 58, 60 besteht, so konditioniert werden, daß kontinuierlich Abtastwerte angesammelt werden oder eine wahlweise Rückstellung in vorgegebenen Intervallen erfolgt. Die Latch-Vorrichtungen 62, 66 und 68 werden mit einer regulären Rate getaktet. Zusätzlich wird die Latch- Vorrichtung 11 mit einer ähnlichen regulären Rate getaktet, und der Akkumulator 13 muß in vorgegebenen Intervallen zurückgestellt werden.

Claims

1.) Phasenregeischleife zur Erzeugung eines schwingenden Signals, das in der Phase mit einer Komponente eines weiteren Signals verriegelt ist, umfassend:

einen veränderbaren Oszillator (86) zur Erzeugung des schwingenden Signals;

eine Quelle für das weitere Signal (50);

Mittel (30) zur Abtastung des weiteren Signals in Augenblicken, die durch das schwingende Signal bestimmt werden, um Abtastungen des weiteren Signals zu erzeugen; und

Mittel (32), die auf die Abtastungen ansprechen, um Phasenfehler- und Frequenzfehlersignale zur Steuerung der Rate des veränderbaren Oszillators (86) zu erzeugen;

wobei die Frequenzfehlersignale durch Differenzieren der erzeugten Phasenfehlersignale in bezug auf die Zeit gewonnen werden; gekennzeichnet durch

Mittel (90, 100), die auf die Polarität von einzelnen der Abtastungen ansprechen, um die Frequenzfehlersignale daran zu hindern, den veränderbaren Oszillator (86) zu steuern, wenn das schwingende Signal eine vorgegebene Frequenzbeziehung zu der Komponente des weiteren Signals einnimmt.

2.) Phasenregelschleife nach Anspruch 1, bei der die Abtastungen Multi-Bit-Abtastungen sind, die Wert-Bits und ein Polaritäts-Bit enthalten, dadurch gekennzeichnet. daß die Mittel (32) zur Erzeugung von Phasen- und Frequenzfehlersignalen Mittel (54, 58, 60) enthalten, um angesammelte Werte der Abtastungen zu erzeugen; und

daß die Hinderungsmittel Auftastmittel (90) enthalten, die durch den Polaritäts-Bit der angesammelten Abtastungen in den Zustand versetzt werden, das Frequenzfehlersignal zu dem veränderbaren Oszillator (86) durchzulassen oder nicht.

3.) Phasenregelschleife nach Anspruch 2, dadurch gekennzeichnet, daß die Hinderungsmittel (90, 100) ferner enthalten: Mittel (11, 12) zum Vergleich der Polaritäts-Bits der angesammelten Abtastungen, die bei vorgegebenen Intervallen erzeugt werden, und zum Erzeugen von logischen Werten von einem ersten und einem zweiten Zustand, wenn die verglichenen Polaritäts-Bits gleich bzw. nicht gleich sind.

4.) Phasenregelschleife nach Anspruch 3, dadurch gekennzeichnet, daß die Hinderungsmittel ferner enthalten:

Mittel (13) zum Zählen der Anzahl des Auftretens von einem der ersten und zweiten Zustände während eines vorgegebenen Zeitperioden-Intervalls, um einen Zählwert zu erzeugen; und

Mittel (14, 15) zur Erzeugung eines Signals, um die Auftastmittel (90) in einen Zustand zu versetzen, in dem sie das Frequenzfehlersignal durchlassen, wenn der Zählwert einen vorgegebenen Wert überschreitet.

5.) Phasenregelschleife nach Anspruch 3, dadurch gekennzeichnet, daß die Vergleichsmittel (11, 12) umfassen:

Verzögerungsmittel (11) mit einem Eingangsanschluß zum Empfang des Polaritäts-Bits der angesammelten Abtastungen, und mit einem Ausgangsanschluß zur Lieferung des Polaritäts-Bits der um das vorgegebene Intervall verzögerten angesammelten Abtastungen; und

eine Exklusiv-ODER-Schaltung (12) mit ersten und zweiten Eingangsanschlüssen, wobei die Eingangsanschlüsse mit den Eingangs- und Ausgangsanschlüssen der Verzögerungsmittel (11) verbunden sind.