DE69317250T2

DE69317250T2 - Verfahren zur uniformen Programmierung eines elektrisch programmierbaren Speichers und Speicher zur Durchführung des Verfahrens

Info

Publication number: DE69317250T2
Application number: DE69317250T
Authority: DE
Inventors: Olivier Rouy
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1992-12-31
Filing date: 1993-12-16
Publication date: 1998-06-25
Anticipated expiration: 2013-12-17
Also published as: US5457651A; DE69317250D1; JPH06282995A; FR2700056B1; FR2700056A1; EP0606796A1; EP0606796B1

Description

Die vorliegende Erfindung betrifft ein Verfahren zur uniformen Programmierung eines elektrisch programmierbaren Speichers. Sie findet Anwendung bei Speichern mit einer dynamischen Steuerschnittstelle, insbesondere bei Speichern vom Flash-EPROM-Typ.
Die vorliegende Erfindung betrifft außerdem einen Speicher, mit dem dieses Verfahren umgesetzt werden kann.
Die Speicher mit dynamischer Steuerschnittstelle umfassen die interne Schaltung, die notwendig ist, um die interne Abfolge gewisser Operationen im Speicher zu gewährleisten, wie z.B. die Programmierung. Die Flash-EPROM-Speicher haben eine solche Struktur.
Ein Flash-EPROM-Speicher besteht aus Zellen mit schwimmendem Gate mit einem Gateoxid, das eine geringe Dicke in der Ordnung von 0,1 Mikrometer gleichförmig über dem Leitungskanal hat. Die Programmierung der Zellen erfolgt über heiße Elektronen. Das gesamte Löschen des Speichers erfolgt über den Tunneleffekt.
Diese unterschiedlichen Operationen nutzen unterschiedliche Spannungspotentiale an den Gate-, Source- und Drain-Anschlüssen und spezielle Dauern beim Anlegen dieser Potentiale. Jeder kann eine Operation zur Verifizierung folgen, die in dem Lesen der programmierten oder gelöschten Zellen besteht, wobei die Spannungspegel zum Lesen höher sind als die beim normalen Lesen, wodurch eine größere Zuverlässigkeit bei den Operationen der Programmierung und der Löschung erreicht wird.
Zur Vereinfachung der Verwendung solcher Speicher wurde eine Architektur mit Befehlsregister vorgeschlagen.
Diese Speicher vom Flash-EPROM-Typ umfassen ein Befehlsregister, um Befehlscodes zu empfangen, und eine Schaltung, um die entsprechenden Aufgaben zu takten.
Allgemein gesprochen werden als externe Signale ein Signal zur Freigabe des Schreibens, /WE, ein Signal zur Freigabe des Datenausgangs beim Lesen, /OE, Datensignale, z.B. D0-D7, Adreßsignale, z.B. A0-A15, eine Versorgungsspannung VCC, eine hohe Spannung VPP und Masse VSS verwendet.
Vereinbarungsgemäß sind die Signale /OE und /WE aktiv im niedrigen Zustand.
Der Speicherschaltkreis erwartet als ersten Zyklus einen Zyklus zum Schreiben eines Befehlscodes. Dieser erfolgt mit dem Signal /OE im inaktiven Zustand, wodurch die Ausgabe von Daten über die Signale D0-D7 gesperrt wird, indem das Signal /WE zur Freigabe des Schreibens aktiviert wird und indem auf den externen Datensignalen D0-D7 ein Befehlscode anliegt, der in dem Befehlsregister abgelegt wird.
In dem Fall eines Befehls zur Programmierung von Daten bei einer Speicheradresse erwartet der Schaltkreis also als nächsten Zyklus einen Zyklus zum Schreiben der Daten und der Adresse. Die Programmierung wird also ausgelöst.
Der Speicherschaltkreis erwartet danach einen neuen Schreibzyklus für den Befehl zur Freigabe der Programmierung. Dieses Schreiben hat zur Folge, daß die Programmierung gestoppt wird. Das Signal bE befindet sich auf dem aktiven Pegel, um die Ausgabe auf den Datensignalen D0-D7 einer Information zu ermöglichen, die den Erfolg oder Mißerfolg der Programmierung anzeigt.
Die Dauer der Programmierung wird durch den zweiten Schreibzyklus für zu programmierende Daten gegeben, wodurch der Beginn der Programmierung gesteuert wird, und durch den dritten Schreibzyklus für den Befehlscode zur Verifizierung, wodurch die Unterbrechung der Programmierung gesteuert wird.
In dem Fall eines Löschbefehls ist die Abfolge der Befehle ähnlich aber auch einfacher, da das Löschen die gesamte Speicherebene (oder einen Sektor, wenn die Ebene segmentiert ist) und nicht die Adressen von speziellen Worten betrifft.
Jedoch erfordert das Löschen der Speicherebene vorher, daß die gesamte Speicherebene programmiert ist, um ein uniformes und zuverlässiges Löschen des Speichers sicherzustellen. Wenn das Löschen vereinbarungsgemäß darin besteht, die Speicherzellen in den logischen Zustand "1" zu bringen, und die Programmierung darin besteht, sie in den logischen Zustand "0" zu bringen, ist es also notwendig, den gesamten Speicher gleichmäßig auf Null ("0") zu setzen.
Die gesamte Zeit für die Steuersequenzen zur Programmierung der gesamten Speicherebene werden daher besonders groß, weil wie gesehen drei Schreibzyklen für jede Speicheradresse notwendig sind.
Für Speicher mit großer Kapazität ist die notwendige Zeit für die gleichmäßige Programmierung für den Nutzer besonders lästig.
Der Hersteller selbst wird betroffen in bezug auf eine Prozedur zum Testen des Löschens, aber auch allgemeiner bei der Erfassung von Fehlern, bei denen man oft die uniforme Programmierung mit logisch komplementären Zuständen für zwei benachbarte Zellen in einem Wort verwendet (Schachbrettest genannt, mit Programmierung jedes Speicher-Bytes wie z.B. 55H) . Mit anderen Worten, man weiß, daß die Kosten für Tests sehr hoch sind.
Die Erfindung schlägt eine Lösung dieses Problems durch ein anderes Verfahren für die uniforme Programmierung vor, was die Reduzierung der Zahl der notwendigen Schreibzyklen erlaubt.
Der Erfindung liegt die Idee zugrunde, die zu programmierenden Daten nur einmal zu schreiben, bei der Programmierung bei der ersten Adresse, und sie zum Programmieren der folgenden Adressen abzuspeichern.
Eine weitere Idee der Erfindung ist es, nur einmal den Befehlscode zur uniformen Programmierung zu schreiben. Die Dauer der Programmierung und die Berücksichtigung der nachfolgenden Adressen werden mit Hilfe des einzigen Freigabesignals /OE gesteuert. So gibt es nur zwei Schreibzyklen /WE zu Beginn der Sequenz, danach sind nur das Freigabesignal /OE und die Adreßsignale A0-A15 zu verwalten.
Wie beansprucht, betrifft die Erfindung daher ein Verfahren zur Programmierung einer Dateneinheit in einem elektrisch programmierbaren Speicher in einem integrierten Schaltkreis, der einen Eingangs-/Ausgangsdatenbus, einen Adreßbus, ein Modussteuerregister für das Takten der Befehle und eines Freigabesignals (/OE) umfaßt, wobei dieses Signal den Datenausgangsbus in einem aktiven Zustand freigibt.
Wenn das Steuerregister einen Befehl zur uniformen Programmierung empfängt, sendet es erfindungsgemäß ein Modussignal zum Takten der uniformen Programmierung ab, damit ein inaktiver Zustand des Freigabesignals die Programmierung der Dateneinheit bei einer Speicheradresse, die sich auf dem Adreßbus befindet, befiehlt und der aktive Zustand des Freigabesignals die Unterbrechung der Programmierung befiehlt.
Die Erfindung betrifft außerdem einen elektrisch programmierbaren Speicher in einem integrierten Schaltkreis mit einem Adreßbus, einem Eingangs-/Ausgangsdatenbus und einem Modussteuerregister für das Takten von Befehlen und den Empfang eines Freigabesignals /OE, wobei dieses Signal den Datenausgangsbus bei einem aktiven Zustand freigibt, und eines Schreibfreigabesignals IWE, um einen Datenabspeicherungstaktgeber in einem Datenregister zu verwalten, einen Adressenabspeicherungstaktgeber in einem Dekoder des Speichers und einen I-CLK-Taktgeber zur Abspeicherung von Befehlen in dem Steuerregister.
Erfindungsgemäß umfaßt der Speicher Vorrichtungen, um ein Steuersignal zur uniformen Programmierung auszugeben, der am Eingang ein Modussignal zur uniformen Programmierung empfängt, das Taktsignal zur Abspeicherung von Daten und das Freigabesignal /OE, und am Ausgang einen aktiven Pegel des Steuersignals zur uniformen Programmierung auf einem inaktiven Pegel des Freigabesignals /OE ausgibt und einen inaktiven Pegel des Steuersignals zur uniformen Programmierung auf einem aktiven Pegel des Freigabesignals ausgibt, wobei das Modussignal zur uniformen Programmierung durch das Steuerregister ausgegeben wird.
Weitere Eigenschaften und Vorteile folgen aus der folgenden Beschreibung der Einzelheiten, die zur Erläuterung dient und keinesfalls die Erfindung einschränkt, wobei Bezug genommen wird auf die beigefügten Zeichnungen, bei denen:
- Figur 1 ein Blockdiagramm eines Flash-EPROM-Speichers ist, mit dem das erfindungsgemäße Verfahren der uniformen Programmierung umgesetzt werden kann,
- Figur 2 ein Zeitdiagramm einer Abfolge der normalen Programmierung des Speichers in Figur 1 darstellt,
- Figur 3 ein Zeitdiagramm einer Abfolge der uniformen Programmierung gemäß der Erfindung ist.
Figur 1 zeigt einen Speicherschaltkreis, dessen Architektur die Umsetzung des erfindungsgemäßen Verfahrens erlaubt.
In dem Beispiel entspricht er einem Speicherschaltkreis mit einer Speicherebene MEM vom Flash-EPROM-Typ, der elektrisch programmierbar und elektrisch löschbar ist. Er kann für einige Aufrufe verwendet werden. Eine Speicherebene ist in Zeilen und Spalten unterteilt. Alle Zellen der gleichen Zeile haben dasselbe Gate. Alle Zellen einer gleichen Spalte haben denselben Drain. Die Sourceanschlüsse der Zellen sind miteinander an einem gemeinsamen Knoten des Schaltkreises verbunden. Der Zugriff auf eine Zelle erfolgt durch Anlegen einer Spannung UG an der Zeile, die mit dem Gate dieser Zelle verbunden ist, einer Spannung UD an der Spalte, die mit dem Drain dieser Zelle verbunden ist, und einer Spannung US an dem gemeinsamen Knoten der Sourceanschlüsse
Das Auslesen einer Flash-EPROM-Zelle erfolgt danach, indem an die Zeile eine Spannung am Gate UG in der Ordnung von 5 Volt (VCC), an der Spalte eine Drainspannung UD in der Ordnung von 1 Volt angelegt wird und der gemeinsame Knoten der Sourceanschlüsse der Speicherebene auf eine Spannung US gleich Null Volt (VSS) gelegt wird. Der Inhalt der Zelle wird über die Zeile gelesen.
Die Programmierung einer Flash-EPROM-Zelle erfolgt, indem an die Zeile eine Gatespannung UG von ungefähr 12 Volt (VPP), an die Spalte eine Drainspannung UD der Ordnung 6 Volt und an den gemeinsamen Knoten der Sourceanschlüsse der Speicherebene eine Sourcespannung US gleich Null Volt (VSS) angelegt wird.
Das Löschen erfolgt, indem eine Gatespannung UG gleich der Masse VSS angelegt wird, die Spalte nicht verbunden wird und die Sourcespannung US etwa 9 Volt beträgt.
Das Lesen zum Verifizieren erfolgt vorzugsweise nach einer Schreiboperation oder Programmierungsoperation. Dieses Lesen erfolgt vorzugsweise bei einer Gatespannung UG, die höher ist als beim normalen Lesen und in der Ordnung von 7 Volt liegt.
Die allgemein bekannten Schaltkreise zur Erzeugung von Lese- und Löschbefehlen, die hier nicht Gegenstand sind, werden nicht weiter erläutert.
Im folgenden wird besonders Augenmerk auf die Programmierung gelegt, speziell auf das erfindungsgemäße Verfahren der uniformen Programmierung und auf die Möglichkeit des Lesens zum Verifizieren nach der Programmierung.
Ein Speicherschaltkreis empfängt prinzipiell als externe Signale:
- die Eingangs-/Ausgangsdatensignale D0-D7 in dem Beispiel nach Figur 1,
- die Adreßsignale A0-A15 in dem Beispiel,
- das Signal /OE zur Freigabe des Ausgangsbusses 5-MEM zum Lesen von Daten in dem Speicher über externe Eingangs-/ Ausgangssignale D0-D7, das aktiv im niedrigen Zustand ist (logisch "0"),
- das Signal /WE zur Schreibfreigabe, das aktiv im niedrigen Zustand ist. Ein negativer Impuls dieses Signals erlaubt die Erzeugung von Taktsignalen zum Abspeichern von Daten, Adressen und Befehlen. Im folgenden wird unter dem Ausdruck "Schreibzyklus" die Erzeugung eines aktiven (daher negativen) Impulses auf dem Signal /WE verstanden.
Die externen Eingangs-/Ausgangssignale D0-D7 erreichen einerseits den Eingang E eines Registers 1, das den internen Eingangsdatenbus, bezeichnet mit D-BUS, des Schaltkreises ausgibt. Das Register 1 empfängt andererseits den Ausgangsdatenbus S-MEM der Speicherebene MEM, um am Ausgang 5 des Registers eine im Speicher gelesene Dateneinheit unter Steuerung durch das Freigabesignal /OE auszugeben. Dieser Ausgang 5 ist mit den Ausgängen D0-D7 verbunden. Das Freigabesignal der Ausgänge /OE gibt im aktiven Zustand (/OE = 0) die Übertragung des Ausgangsbusses S-MEM des Speichers über den Ausgang S des Registers 1 frei. Im inaktiven Zustand (/OE = 1) wird der Ausgang 5 in einen schwimmenden Zustand versetzt: Er stellt keine logischen Zustände für die externen Signale D0-D7 dar.
Der Eingangsdatenbus D-BUS ist mit dem Eingang eines Registers 2 zur Abspeicherung von Daten verbunden, bei dem der Ausgang mit E-MEM bezeichnet ist und mit dem Eingangsschaltkreis zur Programmierung 8e verbunden ist, der mit dem Schaltkreis 8 mit Ports zum Ansteuern von Bit- oder Zeilen-Leitungen der Speicherebene MEM zusammenhängt. Das Register 2 zur Abspeicherung von Daten empfängt ein Taktsignal D-CLK, das bei einem Impuls die Abspeicherung einer Dateneinheit auslöst, die sich auf dem Datenbus D-BUS befindet. Der Eingangsschaltkreis 8e umfaßt insbesondere auf bekannte Art und Weise (nicht dargestellte) Schreibverstärker.
Der Schaltkreis mit Steuergattern 8 ist im übrigen verbunden mit einem Ausgangsschaltkreis 85, der Leseverstärker und Ausgangsverstärker umfaßt und der den Ausgang S-MEM der Speicherebene ausgibt.
Die Adreßsignale A0-A15 werden intern über den Adreßbus A-BUS übertragen, der mit dem Adreßdekoder DEC der Speicherebene verbunden ist. Dieser Dekoder umfaßt typischerweise einen Dekoder DR für die Zeilenadresse (oder Wortleitung), einen Dekoder für die Spaltenadresse DC (oder Bitleitung) und ein Register zum Abspeichern einer Adresse 9.
Dieses Register 9 empfängt über den Eingang den Adreßbus A-BUS und ein Taktsignal A-CLK. Ein Impuls dieses Signals löst die Abspeicherung der Adresse, die sich auf dem Adreßbus befindet, in dem Speicher 9 und die Dekodierung dieser Adresse durch die Dekoder DR und DC aus.
Der Dekoder DR empfängt über den Eingang einen Befehl mit der Gatespannung UG, die an der durch die dekodierte Adresse bezeichneten Zeile anliegt, wobei die anderen Zeilen z.B. auf Masse VSS gehalten werden.
Der Dekoder DC empfängt über seinen Eingang einen Befehl mit der Drainspannung UD, die an den durch die dekodierte Adresse bezeichneten Spalten anliegt, wobei die übrigen Spalten z.B. nicht verbunden sind. Man erinnert sich, daß die Adresse eines Wortes in der Speicherebene eine einzige Zeile und eine oder mehrere Spalten bezeichnet. Die Zahl der bezeichneten Spalten entspricht der Zahl der Bits der Daten eines Speicherworts. In dem Beispiel, in dem die Dateneinheit 8 Bit belegt (Byte), bezeichnet eine Adresse eines Speicherworts eine Zeile und 8 Spalten, wobei jede Spalte mit einem Bit vorgegebenen Gewichts des Datenworts zusammenhängt. Für die Programmierung eines Speicherworts mit einer Dateneinheit wird die Programmierspannung nur an die Spalten angelegt, deren Wert des entsprechenden Bits in der zu programmierenden Dateneinheit den Wert zur Programmierung annimmt. Wenn zum Beispiel der programmierte Zustand einer Zelle der logische Zustand 1 ist und die zu programmierende Dateneinheit gleich 55 H (hexadezimal) ist, wird nur an die Spalten mit den Bits mit dem Gewicht 0, 2, 4 und 6 die Programmierspannung angelegt.
Der Dekoder DC legt daher nicht direkt die Gatespannung UG an die Spalten. Er legt sie über den Datenprogrammierschaltkreis 8e und den Portschaltkreis 8 zum Steuern der Spalten. Der Datenprogrammierschaltkreis 8e wird während der Programmierung einer Adresse des Speichers mit einer Dateneinheit D ausgewählt, die in dem Datenregister 2 abgespeichert ist. Er empfängt diese Dateneinheit über den Bus E-MEM vom Ausgang des Registers 2. Der Portschaltkreis 8 wird bei der Programmierung durch den Dekoder DC angesteuert, um die adressierten Spalten auszuwählen, und durch den Datenprogrammierschaltkreis 8e, um nur die Spalten zu programmieren, die durch die Dateneinheit D bezeichnet wurden.
Außerhalb der Programmierung ist es der Ausgangsschaltkreis 85, der default-mäßig ausgewählt wird, wobei der Eingangsschaltkreis 8e also nicht ausgewählt ist.
Die Funktion eines solchen Speichers wird durch ein Steuerregister 3 und Schaltkreise für das Takten der Aufgaben kontrolliert.
Das Steuerregister 3 empfängt über den Eingang den Datenbus D-BUS, ein Taktsignal I-CLK und ein Resetsignal CLR. Es umfaßt einen Dekoder 4, der einen aktiven Pegel (= 1) auf dem Ausgang für den Betriebsmodus ausgibt, der mit dem in dem Befehlsregister abgelegten Befehl zusammenhängt, und zwar bei einem Taktimpuls I-CLK. Das Resetsignal CLR ist in diesem Beispiel aktiv bei 1 und setzt alle Ausgänge des Befehlsregisters auf Null zurück. In dem Beispiel sind 5 Steuerausgänge vorgesehen:
- ein Ausgang L für den Lesemode, entsprechend einem Befehlscode IL,
- ein Ausgang E für den Löschmode, entsprechend einem Befehlscode IE,
- ein Ausgang V für den Verifizierungsmode nach dem Löschen, entsprechend einem Befehlscode IV,
- ein Ausgang P für den normalen Programmierungsmode, entsprechend einem Befehlscode IP,
- ein Ausgang T für den Verifizierungsmode nach der Programmierung, entsprechend einem Befehlscode IT,
- ein Ausgang F für den schnellen uniformen Programmierungsmode, entsprechend einem Befehlscode IF, der erfindungsgemäß vorgesehen ist.
Der Modus des Lesens, Löschens und der Verifizierung nach dem Löschen wird nur beim Speichern angegeben. Im folgenden werden nur der Modus der normalen Programmierung oder uniformen Programmierung gemäß der Erfindung betrachtet.
Ein erster Schaltkreis 50 zur Steuerung der Gatespannung UG empfängt am Eingang einerseits das Signal zur Steuerung der Programmierung P-K und in dem dargestellten Beispiel das Signal zur Steuerung der Verifizierung der Programmierung T-K. Er schaltet über seinen Ausgang UG die Spannung, die der aktiven Steuerung am Eingang entspricht, wobei er diese Spannung aufgrund von externen Spannungen erzeugt.
In dem Beispiel des Flash-EPROMs, wo die Gatespannung zur Programmierung VPG 12 Volt ist und die Gatespannung zur Verifizierung der Programmierung VTG 7 Volt beträgt, ist die externe durch den Schaltkreis 50 verwendete Spannung für das Erzeugen der Spannungen VPG und VTG die hohe Spannung VPP (12 Volt). Die allgemein bekannten Schaltkreise zur Erzeugung der Spannung werden nicht erläutert.
Ein zweiter Schaltkreis 51 zum Steuern der Drainspannung UD empfängt über seinen Eingang die gleichen Steuersignale. Er erzeugt die Drainspannungen, die der Programmierung VPD (5 Volt) und der Verifizierung der Programmierung VTD (1 Volt) entsprechen, in dem Beispiel aus der Versorgungsspannung VCC (5 Volt) des Schaltkreises und schaltet über seinen Ausgang UD die Spannung, die mit dem aktiven Befehlspegel am Eingang zusammenhängt.
Schließlich empfängt ein dritter Schaltkreis 52 zur Steuerung der Sourcespannung US der Speicherebene über seinen Eingang die gleichen Steuersignale P-K und T-K und in dem dargestellten Fall eines Flash-EPROM-Speichers die Spannung VSS auf Masse des Schaltkreises. Es ist diese Spannung VSS, die auf den Ausgang US in den zwei Fällen geschaltet wird (Programmierung oder Verifizierung der Programmierung).
Die interne Schaltung muß Taktsignale erzeugen, um das unterschiedliche Takten sicherzustellen. Die Signale sind bekanntermaßen:
- Ein Taktimpulssignal D-CLK zum Abspeichern von Daten in dem Register 2 für Daten, das mit dem Speicher zusammenhängt. Ein Impuls D-CLK wird bei jeder ansteigenden Flanke des Schreibfreigabesignals /WE erzeugt. Bei jedem Impuls dieses Taktsignals D-CLK werden die Daten auf dem Datenbus in dem Register 2 für Daten abgelegt.
- Ein Taktimpuissignal A-CLK zum Abspeichern von Adressen in dem Dekoder DEC. Ein Impuls A-CLK wird bei jeder abfallenden Flanke des Schreibfreigabesignals /WE erzeugt. Bei jedem Impuls dieses Taktsignals A-CLK wird die Adresse auf dem Adreßbus A-BUS in dem Adreßdekoder DEC des Speichers abgelegt.
- Ein Taktimpulssignal I-CLK zum Abspeichern der Befehle. Bei jedem Impuls dieses Taktsignals I-CLK wird die Dateneinheit (die ein Befehlscode ist) auf dem Datenbus D-BUS in dem Befehisregister abgelegt. Ein Impuls I-CLK wird bei jedem Impuls des Taktsignals D-CLK erzeugt, wenn der Programmodus P nicht aktiviert ist oder wenn der Modus der uniformen Programmierung F gemäß der Erfindung nicht aktiviert ist. In der Tat ist ein Befehl zur Auslösung der normalen oder uniformen Programmierung gemäß der Erfindung notwendig, gefolgt von einem Schreibzyklus der zu programmierenden Dateneinheit. Daher muß diese Dateneinheit nicht in dem Befehlsregister abgespeichert werden.
Zum Erzeugen von unterschiedlichen Taktsignalen wird das Schreibfreigabesignal /WE am Eingang eines Schaltkreises 10 zur Erzeugung von Taktsignalen A-CLK und D-CLK angelegt.
Dieser Schaltkreis 10 umfaßt bekanntermaßen:
- einen Schaltkreis 11 zum Erfassen der ansteigenden Flanke des Signals /WE, der in Serie mit einer ersten monostabilen Kippstufe 12 zum Ausgeben des Taktsignals D-CLK geschaltet ist,
- einen Schaltkreis 13 zum Erfassen der abfallenden Flanke des Signals /WE, der in Serie mit einer zweiten monostabilen Kippstufe 14 geschaltet ist. Diese monostabile Kippstufe 14 gibt ein Ausgangssignal 140 aus, das mit dem Eingang eines Inverters 6 in Serie mit einem Eingang eines NICHT-ODER-Gatters 15 verbunden ist, das als weiteren Eingang das Steuersignal zur normalen Programmierung P-KP empfängt.
Erfindungsgemäß ist der Ausgang 150 dieses NICHT-ODER- Gatters 15 mit einem Eingang eines ODER-Gatters 16 verbunden. Der andere Eingang dieses Gatters 16 empfängt das Signal für den Modus der uniformen Programmierung F. Der Ausgang des ODER-Gatters 16 gibt das Taktsignal A-CLK aus.
Dieses Gatter 16 erlaubt es, das Taktsignal A-CLK äuf den hohen Pegel zu setzen (A-CLK = 1), wenn der Modus der uniformen Programmierung aktiviert ist (F = 1). Die Adresse in dem Dekoder des Speichers ist also die Adresse, die sich in demselben Moment auf dem Adreßbus A-BUS befindet.
Das Taktsignal I-CLK ist normalerweise eine Kopie des Taktsignals der Abspeicherung der Daten D-CLK, außer bei der Programmierung (normal oder uniform), wo es inhibiert sein muß. Ein Schaltkreis 20 zur Erzeugung des Taktsignals I-CLK umfaßt so ein NICHT-ODER-Gatter 21, das am Eingang die Signale für den Modus der normalen Programmierung P und uniformen Programmierung F empfängt, und dessen Ausgang 210 verbunden ist mit dem Eingang eines UND-Gatters 22. Dieses Gatter 22 empfängt über einen anderen Eingang das Taktsignal D-CLK. Das Gatter 22 liefert am Ausgang 220 das Taktsignal I-CLK aus. Der Logikschaltkreis 20 erlaubt es, im normalen Programmiermodus (P = 1) oder im uniformen erfindungsgemäßen Programmiermodus (F = 1) die Kopie der Impulse D-CLK auf dem Taktsignal I-CLK zu vermeiden.
Ein Schaltkreis 30 zur Erzeugung des Befehls zur Programmierung P-K umfaßt bekanntermaßen eine erste Kippstufe 31, die am Eingang das Signal P des normalen Programmiermodus und das Taktsignal zur Abspeicherung von Daten D-CLK empfängt. Sie liefert über ihren Ausgang 310 das Signal CLR zum Zurücksetzen des Befehlsregisters 3 und das Signal zur Steuerung der normalen Programmierung P-KP aus.
Erfindungsgemäß umfaßt der Schaltkreis 30 zur Erzeugung des Signals zur Steuerung der Programmierung eine zweite Kippstufe 32. Diese Kippstufe empfängt über den Eingang das Signal F des uniformen Programmiermodus und das Taktsignal D-CLK. Ihr Ausgang 320 ist mit einem Eingang eines UND- Gatters 33 verbunden, dessen anderer Eingang des Freigabesignal für den Ausgang /OE empfängt. Dieses UND-Gatter 33 liefert über seinen Ausgang 330 das Signal für die Ansteuerung der uniformen Programmierung P-KF aus.
Die Ausgänge 310 der ersten Kippstufe 31 und 330 des UND- Gatters 33 sind mit dem Eingang eines ODER-Gatters 34 verbunden, dessen Ausgang 340 das Signal P-K zur Steuerung der Programmierung des Speichers ausgibt.
Ein Schaltkreis 40 zur Erzeugung der Steuerung der Verifizierung nach der Programmierung T-K umfaßt ein ODER-Gatter 41, das über die Eingänge das Signal des Verifizierungsmodus der normalen Programmierung TP und das Signal des Venfizierungsmodus der uniformen Programmierung TF empfängt. Es gibt an seinem Ausgang das Signal zur Steuerung der Verifizierung der Programmierung T-K aus, das das Anlegen von Lesespannungen bei der Verifizierung VTG und VTD steuert, die jeweils die Ordnung von 7 Volt und 1 Volt bei einem Flash-EPROM haben. (Für den Fall, daß die Verifizierung bei normalen Lesespannungen abläuft, ist die Gatespannung UB also 5 Volt.)
Das Signal des Verifizierungsmodes der uniformen Programmierung TF wird über den Ausgang eines UND-Gatters 42 ausgegeben, das am Eingang das Modussignal für die uniforme Programmierung F empfängt, ausgegeben von dem Befehlsregister 3, sowie das invertierte Freigabesignal OE. In diesem Fall ist daher der Programmierbefehl T-K aktiv auf aktivem Pegel des Freigabesignals /OE, ein Pegel, der das Auslesen des Ausgangs S-MEM der Dateneinheit ST, die im Speicher gelesen wurde, auf die Datensignale DG-D7 ermöglicht.
In dem Fall der Aktivierung des Signais für den Verifizierungsmodus der normalen Programmierung TP ist das Signal für die Steuerung der Programmierung T-K die Kopie des Modussignals TP. Im allgemeinen wartet man also einige Mikrosekunden, um das Freigabesignal /OE am Ausgang zu aktivieren, die Zeit, während der das Lesen stattfindet.
Im folgenden wird die Funktion eines solchen Speichers beschrieben. Das Zeitdiagramm des Taktens der normalen Programmierung ist in Figur 2 dargestellt. Das Befehlsregister 3 empfängt den Befehlscode IP für die normale Programmierung in einem ersten Schreibzyklus (1), (negativer Impuls auf dem Signal /WE), wobei das Freigabesignal auf dem inaktiven Pegel ist (/OE = 1), was den Datenausgang sperrt. Das Befehlsregister 3 aktiviert das Modussignal P auf 1. In einem zweiten Schreibzyklus (2) wird eine Dateneinheit DG in dem Register 2 für Daten abgespeichert, und eine Adresse MG wird in dem Register 9 des Dekoders abgespeichert. Das Taktsignal I-CLK ist inaktiv (Schaltkreis 20). Die Kippstufe 31 gibt also einen aktiven Pegel gleich 1 am Ausgang aus. Der aktive Pegel steuert einerseits den Beginn der Programmierung: Die Signale P-KP und P-K gehen auf 1 über, was das Anlegen von Spannungen zur Programmierung bei der Speicheradresse MG befiehlt. Andererseits befiehlt dieser aktive Pegel das Rücksetzen auf Null CLR des Befehlsregisters 3: Das Modussignal P geht auf Null zurück. Ein dritter Schreibzyklus (3) erzeugt einen neuen Impuls D-CLK. Aber der Impuls A-CLK ist inhibiert (Ports 6, 15), da der Befehl zur normalen Programmierung PK-P aktiviert ist. Dieses erlaubt es, die programmierte Adresse im Dekoder zu halten. Wenn das Modussignal P auf 0 ist, gibt die Kippstufe 31 einen Pegel 0 am Ausgang aus, und daher geht das Signal für den Programmierbefehl P-K auf Null zurück: Die Programmierung der Adresse MG mit der Dateneinheit DG ist beendet. Eine Abfolge der Programmierung einer Adresse umfaßt somit 3 Schreibzyklen (1), (2) und (3). Die Dauer der Programmierung wird bestimmt durch die letzten zwei Schreibzyklen.
Vorzugsweise sieht man nach jeder normalen Programmierung einer Speicheradresse vor, diese Programmierung zu verifizieren. Der Befehl IT der Verifizierung der normalen Programmierung wird so in das Befehisregister 3 während des dritten Schreibzyklus (3) geschrieben. Dieser dritte Zyklus erzeugt in der Tat einen Impuls I-CLK, da bei dem zweiten Schreibzyklus das Modesignal P auf Null gesetzt worden ist (Schaltkreise 20 und 30). Der Verifizierungsmodus der Programmierung wird also aktiviert T = TP = 1, und ein Verifizierungsbefehl T-K wird durch die Kopie des Modussignals TP aktiviert. Dieser Befehl ist ein Lesen der Speicheradresse, die gerade programmiert wurde und die noch während des dritten Schreibzyklus (3) im Register 9 des Dekoders präsent ist, wobei der Impuls A-CLK beim dritten Schreibzyklus durch das Gatter 15 inhibiert ist. Bei Aktivierung des Freigabesignals /OE (/OE = 0) wird die gelesene Dateneinheit ST auf dem Ausgang S-MEM des Speichers und über die externen Datensignale DG-D7 ausgegeben. Man wartet im allgemeinen einige Mikrosekunden zwischen der Aktivierung des Befehis T-K und der des Freigabesignals /OE, die Zeit, in der das Lesen erfolgt (Zeit für das Umschalten der Spannungen ...).
Das Zeitdiagramm des Taktens der uniformen Programmierung ist in Figur 3 dargestellt. Das Befehlsregister 3 empfängt den Befehlscode für die uniforme Programmierung IF in einem ersten Schreibzyklus (1), wobei das Freigabesignal sich auf dem inaktiven Pegel (/OE = 1) befindet. Das Befehisregister 3 aktiviert das Modussignal F auf 1. Dieses Modussignal F zwingt danach das Taktsignal A-CLK auf einen hohen Pegel, was die Busadresse transparent für den Dekoder DEC des Speichers macht. Das Taktsignal I-CLK wird auf den niedrigen inaktiven Pegel gelegt. Bei einem zweiten Schreibzyklus wird eine Dateneinheit D in dem Register 2 für die Daten abgelegt, und eine Adresse MG, die auf dem Adreßbus A-BUS angelegt und beibehalten wurde, wird durch den Dekoder DEC dekodiert. Die Kippstufe 32 gibt einen aktiven Pegel am Ausgang aus. Wenn das Freigabesignal bE auf 1 ist (inaktiver Pegel), bewirkt der Ausgang des Gatters 33 einen hohen Pegel auf dem Programmiersteuersignal P-K, was das Anlegen von Programmierspannungen an der Adresse MG veranlaßt. Der Übergang auf den niedrigen aktiven Pegel des Freigabesignals /OE hat den Übergang auf Null des Befehis P-K (Gatter 33) zur Folge: Die Programmierung wird angehalten. Eine neue Adresse Ml kann positioniert werden und auf dem Adreßbus gehalten werden. Der Übergang auf den inaktiven Pegel des Freigabesignals /OE führt zur Steuerung der Programmierung bei dieser Adresse Ml mit der Dateneinheit D, die immer in dem Register 2 für Daten abgelegt ist. Zusammenfassend, die Abfolge der uniformen Programmierung umfaßt zwei Schreibzyklen: einen ersten zum Aktivieren des Modus (F), einen zweiten zum Abspeichern der zu programmierenden Dateneinheit und zum Positionieren der ersten Adresse. Danach ist es das Freigabesignal /OE, das die Programmierung von anliegenden Adressen auf seinem aktiven Pegel (/OE = 1) steuert.
Man stellt fest, daß die neue zu programmierende Adresse etabliert sein muß, bevor das Freigabesignal /OE inaktiv ist, d.h. bevor die Programmierung dieser neuen Adresse beginnt. Sie muß daher während des aktiven Pegels des Freigabesignals /OE positioniert werden. Aber für den Fall der Verifizierung der Programmierung muß sie nach dem Lesen der Verifizierung der vorangehenden Programmierung positioniert werden. Die Änderung der Adresse erfolgt daher, während das Freigabesignal /OE aktiv ist (/OE = 0), und ein wenig, bevor es inaktiv wird (/OE = 1). Die Zeiten für die Etablierung der Daten und Adressen werden nicht weiter erläutert.
In dem Fall der uniformen Programmierung kann man feststellen, daß die Zeit der Programmierung bestimmt wird durch die Dauer zwischen zwei aktiven Impulsen des Freigabesignals /OE.
Die Abfolgen der normalen Programmierung und der uniformen Programmierung, die mit der Verifizierung nach der Programmierung beschrieben wurden, entsprechen dem bevorzugten Fall der Programmierung bei sukzessivem Ansatz. In diesem Fall ist die Zeit der Programmierung relativ kurz (ungefähr 10 Mikrosekunden), und es ist möglich, dieselbe Adresse mehrfach neu zu programmieren, wenn die Dateneinheit ST, gelesen nach der Programmierung, nicht ausreicht. Dieses allgemein bekannte Verfahren der Programmierung erlaubt die bessere Annäherung an eine Spannungsschwelle mit vorgegebener Leitung der programmierten Zellen. Man verbessert so die Zuverlässigkeit (weniger belastete Zellen) und die Geschwindigkeit der Programmierung.
Aber es ist möglich, eine Programmierung mit bewußt langer Zeit zu wählen, vorgegeben durch die Technologie des Speichers, an deren Ende man sicher ist, daß die Speicherzellen programmiert sind. In diesem Fall braucht der Nutzer die Verifizierung nicht durchzuführen. Also hat man bei der Abfolge der uniformen Programmierung gemäß der Erfindung als
Folge, daß es kein Lesen der programmierten Adresse gibt. Die dazugehörigen logischen Schaltkreise für diesen Verifizierungsmodus, bezeichnet mit 40, 41, 42 und 15 und gestrichelt dargestellt in der Architektur des Speichers in Figur 1, werden nicht verwendet. Aber das Verfahren der uniformen Programmierung unter Verwendung des Freigabesignals /OE zum Steuern und Anhalten der Programmierung wird in der gleichen Art angewendet.
In dem erfindungsgemäßen Verfahren initialisiert man die uniforme Programmierung in einem ersten Schreibzyklus. In einem zweiten Schreibzyklus beginnt man die Programmierung einer ersten Adresse, die auf dem Adreßbus anliegt und eingehalten wird, mit der zu programmierenden Dateneinheit, die in dem Register 2 der Daten abgespeichert ist, das zu dem Speicher gehört. Dann verwendet man nur das Freigabesignal /OE und die Adreßsignale zum Anhalten der Programmierung und zum Anlegen einer neuen Adresse auf dem aktiven Pegel (/OE = 0) und zum Programmieren dieser Adresse auf dem inaktiven Pegel (/OE = 1).
Vorzugsweise wird für den Fall der Verifizierung der Programmierung die programmierte Adresse bei einer inaktiven Flanke (/OE = 1) für die Verifizierung bei der aktiven Flanke nach dem Freigabesignal /OE (/OE = 0) gelesen.
Das erfindungsgemäße Verfahren erlaubt es, die Schreibzyklen der Befehlscodes außer dem ersten und die Schreibzyklen der zu programmierenden Dateneinheit, außer der ersten, zu unterdrücken, wenn eine gleiche Dateneinheit bei mehreren Adressen programmiert werden soll. Es ergibt sich daraus ein besonders großer Zeitgewinn, insbesondere bei Programmierungen eines großen Teils des Speichers.

Claims

1. Verfahren zur Programmierung einer Dateneinheit D in einem elektrisch programmierbaren Speicher in einem integrierten Schaltkreis mit einem Eingangs-/Ausgangs- Datenbus (D-BUS/S-MEM), einem Adreßbus (A-BUS), einem Befehlsregister (3) für Moden der Abfolge von Befehlen und eines Freigabesignals (/OE), wobei dieses Signal den Datenausgangsbus (S-MEM) in einem aktiven Zustand freigibt, dadurch gekennzeichnet, daß beim Empfang eines Befehls zur uniformen Programmierung (IF) durch das Steuerregister (3) dieses ein Signal für den Mode des Ablaufs der uniformen Programmierung (IF) abschickt, damit das Freigabesignal (bE) die Programmierung der Dateneinheit D bei einer Speicheradresse steuert, die auf dem Adreßbus in dem inaktiven Zustand (/OE=1) anliegt, und die Unterbrechung der Programmierung in dem aktiven Zustand (/OE=G) steuert.

2. Verfahren der Programmierung nach Anspruch 1, dadurch gekennzeichnet, daß eine erste zu programinierende Adresse (MG) auf den Adreßbus (A-BUS) und. die Dateneinheit D in ein Datenregister (2) geschrieben wird, um diese erste Adresse (MG) zu programmieren, wobei das Freigabesignal (/OE) sich im inaktiven Zustand (/OE=1) befindet, der Übergang in den aktiven Zustand des Freigabesignals (/OE) die Programmierung der ersten Adresse (MG) unterbricht.

3. Verfahren der Programmierung nach Anspruch 2, dadurch gekennzeichnet, daß eine neue zu programmierende Adresse (M1) auf den Adreßbus (A-BUS) während des aktiven Pegeis des Freigabesignals (/OE=G) geschrieben wird und programmiert wird mit der Dateneinheit D auf dem inaktiven Pegel nach dem Freigabesignal (/OE)

4. Verfahren der Programmierung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die auf einen inaktiven Pegel programmierte Adresse auf dem aktiven Pegel nach dem Freigabesignal (/OE) gelesen wird.

5. Verfahren der Programmierung nach Anspruch 4, dadurch gekennzeichnet, daß eine Adresse auf den Adreßbus auf einem aktiven Pegel des Freigabesignais (/OE) nach einem Lesen während des aktiven Pegels der programmierten Adresse bei dem vorangehenden inaktiven Pegel geschrieben wird.

6. Elektrisch programmierbarer Speicher in einem integrierten Schaltkreis mit einem Adreßbus, einem Eingangs-/Ausgangs-Datenbus (D-BUS/S-MEM) und einem Befehlsregister (3) für den Mode der Abfolge eines Befehis auch ein Freigabesignal (/OE) empfangend, wobei dieses Signal den Datenausgangsbus (S-MEM) auf einem aktiven Zustand freigibt, und ein Schreibfreigabesignal (/WE) zum Erzeugen eines Taktsignals (D-CLK) zum Abspeichern von Daten in einem Datenregister (2), einen Taktgeber (A-CLK) zum Abspeichern der Adresse in einem Dekoder (DEC) des Speichers und einen Taktgeber (I-CLK) zum Abspeichern von Befehlen in dem Befehisregister (3), dadurch gekennzeichnet, daß er außerdem Vorrichtungen (32, 33) zum Ausgeben eines Signals zum Steuern der uniformen Programmierung (P-KF), die am Eingang ein Modesignal für die uniforme Programmierung (F) empfangen, einen Taktgeber (D-CLK) zum Abspeichern von Daten und des Freigabesignals (/OE) und zum Ausgeben am Ausgang (330) eines aktiven Pegels des Signais zum Steuern der uniformen Programmierung (P-KF=1) auf einem inaktiven Pegel des Freigabesignals (/OE=G) und eines inaktiven Pegels des Signais zur Steuerung der uniformen Programmierung (P-KF=G) auf einem aktiven Pegel des Freigabesignals (/OE=1) umfaßt&sub1; wobei das Modesignal der uniformen Programmierung (F) ausgegeben wird durch das Befehlsregister (3).

7. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß er außerdem Vorrichtungen (16) umfaßt, um einen durchgehenden Pegel dem Taktgeber zum Abspeichern von Adressen (A-CLK) auf zuzwingen, wobei diese Vorrichtungen gesteuert werden durch das Modesignal der uniformen Programmierung (F).

8. Speicher nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß er Vorrichtungen (40) umfaßt, um ein Lesesteuersignal (T-K) auszugeben, wobei diese Vorrichtungen am Eingang das Modesignal der uniformen Programmierung (F) und das Freigabesignal (bE) empfangen, wobei sie ein Lesesteuersignal (T-K) ausgeben, das aktiv auf dem aktiven Pegel des Freigabesignals (/OE) ist.

9. Speicher nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Vorrichtungen zum Ausgeben eines Befehis zur uniformen Programmierung (P-KP) eine Kippstufe (32) beinhalten, die am Eingang des Modesignals der uniformen Programmierung (F), am Taktgeber den Taktgeber (D-CLK) zum Abspeichern von Daten empfängt und ein Ausgangssignal (320) ausgibt, das mit dem Eingang eines UND-Gatters (33) verbunden ist, wobei der andere Eingang des UND-Gatters das Freigabesignal (/OE) empfängt, wobei der Ausgang des UND-Gatters (33) das Signal zur Steuerung der uniformen Programmierung (P-KF) ausgibt.