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Diese Erfindung betrifft ein System zur Feststellung der
Ungleichheit von codierten Signalen, und insbesondere ein
System, mit dem festgestellt wird, ob die Anzahl der Fehlerbits
eines codierten Signals kleiner als oder gleich einer
tolerierbaren Anzahl ist.
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Eine Art eines herkömmlichen Systems zum Feststellen von
Ungleichheit codierter Signale, das z. B. bei einem drahtlosen
Telefonsystem verwendet wird, umfaßt eine Schaltung zum
Feststellen einer Ungleichheit von je zwei Bits zwischen einem
codierten Eingangssignal und einem vorgegebenen codierten Signal,
ein Schieberegister zum Speichern der festgestellten Ergebnisse
der Ungleichheit bei jedem Bit des codierten Eingangssignals
und einen Zähler zum Zählen der Anzahl an Bits, die als nicht
übereinstimmend beurteilt werden.
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Im Betrieb wird das codierte Eingangssignal mit dem
vorgegebenen codierten Signal in der Erfassungsschaltung für
Ungleichheit Bit für Bit verglichen, so daß die festgestellten
Ergebnisse als Signale mit hohem und niederem Pegel
entsprechend der Nichtübereinstimmung bzw. der Übereinstimmung von je
zwei Bits des Eingangs- und des vorgegebenen codierten Signals
erzeugt werden. Die Signale mit hohem und niederem Pegel werden
in dem Schieberegister gespeichert und seriell an ein UND-
Gatter geliefert, um dem Zähler Taktsignale zuzuführen, in dem
die Anzahl der Signale mit hohem Pegel gezählt werden. Wenn die
gezählte Anzahl kleiner als oder gleich einer vorgegebenen
tolerierbaren Zahl in dem Zähler ist, wird festgelegt, daß das
codierte Eingangssignal korrekt ist, selbst wenn das codierte
Eingangssignal bei manchen Bits Fehler enthält.
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Eine andere Art eines herkömmlichen Systems zum
Feststellen von Ungleichheit bei codierten Signalen umfaßt eine feste
Anzahl von Schaltungen, von denen jede zwischen einem codierten
Eingangssignal und einem von vorgegebenen codierten Signalen
Übereinstimmung feststellt, wobei die vorgegebene Anzahl so
vorgegeben wird, daß sie einer tolerierbaren Anzahl von
Bitfehlern entspricht, und alle codierten Fehlersignale, die bei der
tolerierbaren Anzahl von Bitfehlern bei einem codierten
Eingangssignal vorkommen können, werden entsprechend an die
Erfassungsschaltungen für Übereinstimmung geliefert.
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Im Betrieb wird das codierte Eingangssignal an die
Erfassungsschaltungen für Übereinstimmung geliefert und dort mit dem
gelieferten codierten Fehlersignal verglichen, um hinsichtlich
der Übereinstimmung mit diesem erfaßt zu werden. Wenn keine der
Erfassungsschaltungen für Übereinstimmung ein Signal mit hohem
Pegel erzeugt, das die Übereinstimmung zwischen dem codierten
Eingangssignal und einem der codierten Fehlersignale darstellt,
wird das codierte Eingangssignal als korrekt erkannt.
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Bei den herkömmlichen Systemen zum Feststellen von
Ungleichheit bei codierten Signalen gibt es jedoch Nachteile,
indem:
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(1) bei dem früheren System das Feststellen eine lange
Zeit beansprucht, weil die festgestellten Ergebnisse von dem
Schieberegister an das UND-Gatter seriell geliefert werden,
obwohl ein Vorteil darin erkannt worden ist, daß der Umfang des
Systems relativ klein ist, und
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(2) der Umfang des Systems größer wird, weil die Anzahl
der tolerierbaren Bitfehler von der Feststellungsschaltung für
Übereinstimmung bereitgestellt werden muß, obwohl ein Vorteil
darin erkannt worden ist, daß die Feststellung in einer kurzen
Zeit durchgeführt wird.
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In JP-A-56-093452 wird ein digitaler Synchronisations-
Detektor offenbart, der die Anzahl an Fehlern für jedes
Bitmuster in einem ROM speichert. Diese Anzahl wird mit der Anzahl
an erlaubten Fehlerbits verglichen, was zu einem
Synchronisationserkennungs signal führt.
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Folglich ist es eine Aufgabe der Erfindung, ein System zum
Feststellen von Ungleichheit bei codierten Signalen
bereitzustellen, bei welchem die Zeit zum Feststellen einer
Ungleichheit zwischen einem codierten Eingangssignal und einem
vorgegebenen codierten Signal kurz ist, und bei welchem der Umfang des
Systems zum Realisieren einer kurzen Feststellungszeit nicht
groß sein darf. Diese Aufgabe wird mit den Merkmalen der
Patentansprüche gelöst.
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Die Erfindung wird nun in Verbindung mit den anhängenden
Zeichnungen ausführlich beschrieben, wobei:
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die Figuren 1 und 2 Blockdiagramme von zwei Arten
herkömmlicher Systeme zum Feststellen von Ungleichheit bei codierten
Signalen sind;
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Fig. 3 ein Blockdiagramm eines Systems zum Feststellen von
Ungleichheit bei codierten Signalen in einem bevorzugten
Ausführungsbeispiel gemäß der Erfindung zeigt;
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Fig. 4 ein Blockdiagramm einer Erfassungsschaltung für
Ungleichheit in dem bevorzugten Ausführungsbeispiel zeigt;
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Fig. 5 ein Blockdiagramm einer Schaltung zum Erfassen von
Restfehlerbits in dem bevorzugten Ausführungsbeispiel ist;
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Fig. 6 ein Blockdiagramm einer Schaltung zum Feststellen
von Übereinstimmung zwischen einem codierten Eingangssignal und
einem vorgegebenen codierten Signal in dem bevorzugten
Ausführungsbeispiel ist;
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Fig. 7 ein Blockdiagramm eines drahtlosen Telefonsystems
ist, in dem die Erfindung enthalten ist; und
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Fig. 8 ein erklärendes Diagramm eines codierten Signals
ist, das in dem drahtlosen Telefonsystem verwendet wird.
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Vor der Beschreibung eines Systems zum Feststellen einer
Ungleichheit von codierten Signalen in einem bevorzugten
Ausführungsbeispiel gemäß der Erfindung werden die oben erwähnten
herkömmlichen Systeme in den Figuren 1 und 2 erklärt.
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Fig. 1 zeigt das erstere der herkömmlichen Systeme, das
eine Ungleichheit feststellende Schaltung 51, ein
Schieberegister 52, einen Inverter 53, eine Differenzierschaltung 54, ein
UND-Gatter 55 und einen Zähler 56 beinhaltet.
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Im Betrieb werden der eine Ungleichheit feststellenden
Schaltung 51 ein vorgegebenes codiertes (richtiges oder Bezugs-)
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Signal 500 und ein codiertes Eingangssignal 501 zugeführt,
bei dem zwischen jeweils zwei entsprechenden Bits des
Eingangsund des vorgegebenen codierten Signals eine EXKLUSIV-ODER-
Funktion durchgeführt wird, so daß ein Signal mit hohem Pegel
erzeugt wird, wenn die zwei Bits gleich sind, und ein Signal
mit niederem Pegel, wenn die zwei Bits nicht gleich sind. Die
Signale mit hohem und niederem Pegel werden über eine
Signalleitung 502 durch ein Ladesignal, das einer Steuerleitung 503
zugeführt wird, zu dem Schieberegister 52 übertragen. Das
Schieberegister 52 versorgt das UND-Gatter 55 über eine
Signalleitung 505 mit den Signalen mit hohem und niederem Pegel
nacheinander entsprechend einem Taktsignal, das zu einer
Taktleitung 504 geliefert wird. Das Taktsignal wird in dem Inverter 53
invertiert, und das invertierte Signal wird in der
Differenzierschaltung 54 als Impulskennzeichen erkannt, das dann über
die Signalleitung 506 dem UND-Gatter 55 zugeführt wird. Somit
wird das Impulskennzeichen über das UND-Gatter 55 und eine
Signalleitung 507 zum Zählen in den Zähler 56 geliefert, wenn das
Signal mit hohem Pegel von dem Schieberegister 52 an das UND-
Gatter 55 geliefert wird. Wenn sich der Zählerstand um mehr als
eine vorgegebene tolerierbare Bitfehlerzahl erhöht, erscheint
auf einer Signalleitung 508, die mit dem Zähler 56 verbunden
ist, ein Signal, das zwischen dem Eingangssignal und dem
vorgegebenen codierten Signal Ungleichheit meldet.
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Fig. 2 zeigt das letztere der herkömmlichen Systeme, das
eine vorgegebene Anzahl von Übereinstimmungsschaltungen 61, 62,
----- 6n und eine ODER-Schaltung 70 beinhaltet, wobei die
vorgegebene Anzahl eine Anzahl von Signalen ist, die eventuell mit
einer tolerierbaren Anzahl von Bitfehlern codiert werden soll.
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Im Betrieb wird über eine Signalleitung 600 den
Übereinstimmungsschaltungen 61, 62, ----- 6n ein codiertes
Eingangssignal zugeführt, und codierte Fehlersignale, die eventuell mit
der vorgegebenen Anzahl von Fehlerbits und einem richtig
codierten Signal codiert werden sollen, werden über die
Signalleitungen 601, 602, ----- 60n den Übereinstimmungsschaltungen
61, 62, ----- 6n zugeführt.
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In einer der Übereinstimmungsschaltungen 61, 62, ----- 6n
wird ein Übereinstimmungssignal erzeugt, wenn das codierte
Eingangssignal mit einem der codierten Signale, die über die
Signalleitungen 601, 602, ----- 60n geliefert wurden,
übereinstimmt. Das Übereinstimmungssignal wird über eine der
Signalleitungen 611, 612, ----- 61n dem ODER-Gatter 70 zugeführt und
erscheint auf einer Ausgangssignalleitung 620, die mit dem
ODER-Gatter 70 verbunden ist.
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Als nächstes wird in den Figuren 3 - 6 ein System zum
Feststellen einer Ungleichheit von codierten Signalen in einem
bevorzugten Ausführungsbeispiel gemäß der Erfindung erklärt.
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Fig. 3 zeigt das System zum Feststellen einer Ungleichheit
von codierten Signalen, das eine Feststellungsschaltung für
Ungleichheit 11 zum Vergleichen der entsprechenden Bits eines
codierten Eingangssignals auf einer Signalleitung 100 und eines
vorgegebenen codierten Signals auf einer Signalleitung 101 und
zum Bereitstellen von Vergleichsergebnissen auf einer
Signalleitung 102, erste bis dritte Erfassungsschaltungen 14 - 16 für
das Restfehlerbit, die durch die Signalleitungen 105 und 106 in
Reihe geschaltet sind und jeweils Restfehlerbits in den
Vergleichsergebnissen auf der Signalleitung 102 erkennen und die
Restfehlerbits um ein Bit verringern, und eine
Feststellungsschaltung für Übereinstimmung 17 zum Feststellen der
Übereinstimmung zwischen dem codierten Eingangssignal und dem
vorgegebenen codierten Signal aufweist, um auf einer Signalleitung 108
durch Feststellen des Fehlens eines Fehlerbits ein
Übereinstimmungssignal bereitzustellen, das auf einer Signalleitung 107
von der Erfassungsschaltung für das dritte Restfehlerbit 16
geliefert wird.
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Fig. 4 zeigt die Ungleichheit feststellende Schaltung 11,
die EXKLUSIV-ODER-Schaltungen 21, 22, ----- 2i mit ersten
Eingängen, die mit der Signalleitung 100 für das codierte
Eingangssignal a1, a2, ----- ai verbunden sind, mit zweiten
Eingängen, die mit der Signalleitung 101 für das vorgegebene
codierte Signal b1, b2, ----- bi verbunden ist, und mit
Ausgängen, die mit der Signalleitung 102 für ein Ungleichheitssignal
verbunden sind und aus den Übereinstimmungsergebnissen c1, c2,
----- ci bestehen, beinhaltet.
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Fig. 5 zeigt die erste Erfassungsschaltung für
Restfehlerbits 14, die eine Additionsschaltung (Volladdierer) 12 zum
Addieren des Ungleichheitssignals d1, d2, ----- di (gleich c1,
c2, ----- ci) zu einem Signal, das in allen i Bits "1" enthält
und auf einer Signalleitung 103 geliefert wurde, und UND-Gatter
131, 132, ..... 13i mit ersten Eingängen, die mit der
Signalleitung 102 verbunden sind, zweiten Eingängen, die mit
Ausgängen der Additionsschaltung 12 verbunden sind, und Ausgänge, die
mit der Signalleitung 105 verbunden sind, aufweist. In der
Additionsschaltung 12 wird ein Übertragssignal zu einem Bit
addiert, das normalerweise um ein Bit höher ist, und ein
Übertragssignal, das als höchstwertiges Bit erscheint, wird
aufgegeben. Die zweite und dritte Erfassungsschaltung für ein
Restfehlerbit, 15 und 16, sind ebenso aufgebaut wie die erste
Erfassungsschaltung 14 für ein Restfehlerbit.
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Fig. 6 zeigt die Feststellungsschaltung für
Übereinstimmung 17, die eine ODER-Schaltung 170 mit Eingängen, die mit der
Signalleitung 107 für ein Restfehlerbit-Abnahmesignal g1, g2,
----- gi verbunden ist, und einen Ausgang, der mit der
Signalleitung 108 verbunden ist, beinhaltet.
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Es wird angenommen, daß im Betrieb eine tolerierbare
Anzahl an Fehlerbits drei ist, und daß das codierte
Eingangssignal "10010000" und das vorgegebene codierte Signal
"10100001" (i=8) ist.
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Zuerst wird "10010000" (a1, a2, ----- ai) über die
Signalleitung 100 den ersten Eingängen der EXKLUSIV-ODER-Schaltungen
21, 22, ----- 2i in der Ungleichheit feststellenden Schaltung
11 zugeführt, und "10100001" (b1, b2, ----- bi) wird über die
Signalleitung 101 den zweiten Eingängen der EXKLUSIV-ODER-
Schaltungen 21, 22, ----- 2i zugeführt, so daß das
Ungleichheitssignal "00110001" (c1, c2, ----- ci), das die Existenz von
drei Bitfehlern meldet, auf der Signalleitung 102 von Ausgängen
der EXKLUSIV-ODER-Schaltungen 21, 22, ----- 2i erscheint.
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Zweitens werden das Ungleichheitssignal "00110001" (d1,
d2, ----- di) und das Additionssignal "11111111" in der ersten
Erfassungsschaltung für ein Restfehlerbit 14 der
Additionsschaltung 12 addiert, so daß ein addiertes Signal "00110000"
auf der Signalleitung 104 von den Ausgängen der
Additionsschaltung 12 erscheint. Das somit erhaltene addierte Signal
"00110000" und das Ungleichheitssignal "00110001" (d1, d2,
----- di) werden den UND-Gattern 131, 132, ----- 13i in der ersten
Erfassungsschaltung für ein Restfehlerbit 14 zugeführt, so daß
von den Ausgängen der UND-Gatter 131, 132, ----- 13i ein um ein
Bit verringertes Fehlersignal "00110000" (f1, f2, ----- fi) auf
der Signalleitung 105 erscheint.
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Der Prozeß in der ersten Erfassungsschaltung für ein
Restfehlerbit 14, bei dem ein Fehlerbit um ein Bit verringert wird,
wird später in der zweiten und dritten Erfassungsschaltung für
ein Restfehlerbit 15 und 16 durchgeführt. Folglich rescheint
auf der Signalleitung 106 von den Ausgängen der UND-Gatter
(nicht gezeigt) in der zweiten Erfassungsschaltung für ein
Restfehlerbit 15 ein Ungleichheitssignal "00100000", und auf
der Signalleitung 107 von den Ausgängen der UND-Gatter (nicht
gezeigt) in der dritten Erfassungsschaltung für ein
Restfehlerbit 16 erscheint ein Ungleichheitssignal "00000000".
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Schließlich wird das Ungleichheitssignal "00000000" von
der dritten Erfassungsschaltung für ein Restfehlerbit 16 der
ODER-Schaltung 170 in der Feststellungsschaltung für
Übereinstimmung 17 zugeführt, so daß auf der Signalleitung 108 von
einem Ausgang der Feststellungsschaltung für Übereinstimmung 17
ein Signal mit hohem Pegel erscheint, das Übereinstimmung
zwischen dem codierten Eingangssignal "10010000" und dem
vorgegebenen codierten Signal "10100001" meldet.
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Wenn andererseits ein codiertes Eingangssignal (a1, a2,
----- ai) eine über die tolerierbare Anzahl hinausgehende Zahl an
Fehlerbits beinhaltet, in dem bevorzugten Ausführungsbeispiel
z. B. drei, erzeugt die Feststellungsschaltung für
Übereinstimmung 17 ein Signal mit niederem Pegel.
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In der Praxis ist die tolerierbare Anzahl zwei oder drei,
wenn ein codiertes Eingangssignal aus 32 Bit besteht, und bei
16 Bit ist sie null oder eins.
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Fig. 7 zeigt ein drahtloses Telefonsystem, das gemäß der
Erfindung ein System zum Feststellen von Ungleichheit bei den
codierten Signalen beinhaltet. Das drahtlose Telefonsystem
umfaßt eine Antenne 71 zum Empfangen und Übertragen von
Funksignalen, eine Funkempfangsschaltung 72 zum Verstärken und
Demodulieren der empfangenen Funksignale, eine
Funksendeschaltung 73 zum Verstärken und Modulieren des zu übertragenden
Funksignals, eine TDMA/TDD-
(Zeitvielfachzugriff/Zweifachausnutzung im Zeitmultiplex) Einheit 74,
eine Codier-/Decodiereinrichtung 80 zum Decodieren der
empfangenen Funksignale und zum Codieren der Funksignalübertragung,
eine Steuereinheit 81 zum Steuern der TDMA/TDD-Einheit 74 und
der Codier-/Decodiereinrichtung 80 und einen Handapparat 82 mit
einem Mikrophon und einem Hörer für eine Bedienperson. Die
TDMA/TDD-Einheit 74 umfaßt eine Code-Übereinstimmungsschaltung
75 zum Erzeugen eines Code-Übereinstimmungssignals durch
Verwendung des Systems zum Feststellen von Ungleichheit codierter
Signale in dem oben erwähnten bevorzugten Ausführungsbeispiel,
eine Zeitsteuerschaltung 76 zum Erzeugen eines Taktsignals
durch Empfangen des Übereinstimmungssignals, ein Gatter 77, das
durch den Empfang des Taktsignals eingeschaltet wird, eine
Pufferschaltung 78 zum Speichern des empfangenen Signals und ein
Übertragungssystem 79 zum Zuführen codierter Signale zu
vorgegebenen Zeitpunkten in die Übertragungsschaltung 73.
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Fig. 8 zeigt ein Beispiel eines empfangenen oder
übertragenen Signals, das ein Dateianfangs-Etikett (PRE), ein einziges
Wort (UW), eine Kanalkennung (CI), Daten und einen zyklischen
Blocksicherungscode (CRC) aufweist, wobei das einzige Wort ein
codiertes Signal für den Zeitpunkt ist, der mit einem
vorgegebenen codierten Signal hinsichtlich der Übereinstimmung bzw.
der Nichtübereinstimmung geprüft wird.
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Im Betrieb wird das empfangene Funksignal in der
Empfangsschaltung 72 demoduliert, und das demodulierte Signal wird
geprüft, ob das einzige Wort mit einem vorgegebenen codierten
Signal übereinstimmt, wie in dem oben erwähnten bevorzugten
Ausführungsbeispiel erklärt wurde. Wenn das Übereinstimmungssignal
in der Code-Übereinstimmungsschaltung 75 erzeugt wird, steuert
die Zeitsteuerschaltung 76 das Gatter 77 so, daß es zu einem
vorgegebenen Zeitpunkt eingeschaltet wird, so daß das
demodulierte Signal das Gatter 77 passiert und in der Pufferschaltung
78 gespeichert wird. Dann wird die Pufferschaltung 78 von der
Steuereinheit 81 angesteuert, so daß ein von der
Pufferschaltung 78 gelesenes Signal der Codier-/Decodiereinrichtung 80
zugeführt wird, wobei das zugeführte Signal in der
Codier-/Decodiereinrichtung 80 decodiert wird. Somit kann eine
Bedienperson, auf dem decodierten Signal basierend, durch Verwendung
des Handapparats 82 vokale Nachrichten empfangen.