DE69221025T2

DE69221025T2 - Stopfsynchronisationssystem

Info

Publication number: DE69221025T2
Application number: DE69221025T
Authority: DE
Inventors: Hiroshi Oikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-05-23
Filing date: 1992-05-20
Publication date: 1998-02-05
Anticipated expiration: 2012-05-21
Also published as: US5638411A; DE69221025D1; EP0514866A3; EP0514866B1; EP0514866A2

Description

Gebiet der Erfindung:
Die vorliegende Erfindung bezieht sich allgemein auf ein Übertragungssystem für digitale Signale, und insbesondere auf ein Stopfbit-Synchronisationssystem.
Beschreibung des Standes der Technik
In einem gestopften synchronen Übertragungssystem wird ein digitales Signal entsprechend einem Takt übertragen, welcher von dem digitalen Signal unabhängig ist. Der Takt wird so ausgewählt, daß er eine Frequenz aufweist, die geringfügig höher als das digitale Signal ist. Eine Synchronisation des digitalen Signals mit dem Takt wird erreicht durch Hinzufügen zusätzlicher "Stopfbits" zu dem digitalen Signal. Mehrere digitale Signale können einem Zeitmultiplexbetrieb unterworfen werden, indem die Signale mit einem einzigen Takt synchronisiert werden, um die Phasen der digitalen Signale mit dem Takt auszurichten.
Fig. 6 ist ein funktionelles Blockschaltbild des Senderabschnitts eines gestopften synchronen Übertragungssystems, wie es in Makoto Yamashita, "Easy Digital Transmission", DENKI TUSHIN KYOKAI, veröffentlicht von OHM Company, 1984, beschrieben ist. Fig. 7 ist ein funktionelles Blockschaltbild des Empfängerabschnitts des Systems, welcher ebenfalls in der gleichen Veröffentlichung beschrieben ist.
Wie in den Fign. 6 und 7 gezeigt ist, umfaßt das Stopfbit-Synchronisationssystem Pufferspeicher 1 und 8, Phasenkomparatoren 2 und 9, eine Stopf-Steuerschaltung 31 einen Lesetaktgenerator 4, eine Taktquelle 5, einen Schreibtaktgenerator 6, eine Entstopf-Steuervorrichtung 7, ein Tiefpaßfilter 10 und einen spannungsgesteuerten Oszillator 11.
Während des Betriebs wird ein digitales Eingangssignal "a" aufeinanderfolgend in den Pufferspeicher 1 in dem Senderabschnitt geschrieben in Übereinstimmung mit einem Schreibtaktsignal "b". Das Schreibtaktsignal wird mit dem Eingangssignal "a" synchronisiert. Der Pufferspeicher 1 kann als ein herkömmliches Datenregister realisiert werden. Der Lesetaktgenerator 4 erzeugt danach ein Lesetaktsignal, das von einem von der Taktquelle 5, welche ein Kristalloszillator sein kann, ausgegebenen Taktsignal abgeleitet ist. Das Lesetaktsignal wirkt als ein Lesefreigabesignal für das Eingabesignal, das in dem Pufferspeicher 1 gespeichert ist. Die Frequenz des Lesetaktsignals, das von dem Lesetaktgenerator 4 erzeugt wird, ist geringfügig höher als die des Schreibtaktsignals "b".
Der Lesetaktgenerator 4 leitet das Lesetaktsignal von einem Taktsignal ab, das von der Taktquelle 5 erzeugt wird. Der Lesetaktgenerator 5 teilt das Hochfrequenz- Taktsignal in ein Lesetaktsignal niedrigerer Frequenz. Der Inhalt des Pufferspeichers 1 wird seriell aus diesem in der Reihenfolge, in welcher die Daten in den Pufferspeicher geschrieben wurden, ausgelesen. Der Inhalt des Pufferspeichers 1 wird seriell als das synchronisierte Ausgangssignal "c" über einen zu dem Empfängerabschnitt führenden Übertragungspfad ausgegeben.
Da die Frequenz des Lesetaktsignals geringfügig höher ist als das Schreibtaktsignal "b", würde der Inhalt des Pufferspeichers 1 vollständig ausgegeben sein, wenn der Lesevorgang aufeinanderfolgend durch den Inhalt des Pufferspeichers fortgesetzt würde. Schließlich würde das Lesetaktsignal das Schreibtaktsignal "b" hinter sich lassen. Um ein solches Ereignis zu vermeiden, steuert die Stopf-Steuervorrichtung 3 die Phase des Lesetaktsignals, das zu dem Pufferspeicher 1 geliefert wird. Die Stopf-Steuervorrichtung 3 kann als eine Torschaltung realisiert sein, welche entscheidet, ob ein Stopsignal auf der Grundlage des Ausgangssignals des Phasenkomparators 2 erzeugt wird. Das Stopsignal hält den Lesevorgang an, so daß ein Stopfbit eingefügt werden kann.
Der Phasenkomparator 2 vergleicht das Schreibtaktsignal "b" mit dem Lesetaktsignal, um die Phasenbeziehung zwischen den Signalen zu bestimmen. Fig. 8 gibt eine detailliertere Darstellung einer Ausführung des Phasenkomparators 2. Bei dieser Ausführung ist der Phasenkomparator 2 als ein Flip-Flop von D-Typ realisiert. Der D-Eingang des Flip-Flops ist das Schreibtaktsignal, und der T-Eingang des Flip-Flops ist das Lesetaktsignal. Ein resultierendes Phasendifferenzsignal wird als das Q-Ausgangssignal ausgegeben. Dieses Phasendifferenzsignal geht zur Stopf-Steuervorrichtung 3, wie nachfolgend näher beschrieben wird.
Auf der Grundlage des Ergebnisses des von dem Phasenkomparator 2 durchgeführten Vergleichs stellt die Stopf-Steuervorrichtung 3 die Phase des Lesetaktsignals ein. Die Stopf-Steuervorrichtung 3 stellt die Phase des Lesetaktsignals ein, indem ein Stopfbit in das synchronisierte Ausgangssignal "c" eingefügt wird. Insbesondere fügt die Stopf-Steuervorrichtung 3 ein Stopfbit oder Stopfbits in das synchronisierte Ausgangssignal "c" ein, um das Signal mit dem von der Taktquelle 5 erzeugten Taktsignal zu synchronisieren. Diese Einfügung von Stopfbits kann betrachtet werden als eine Art von Einstellung der Phase des Lesetaktsignals.
In der Praxis hat jeder das synchronisierte Ausgangssignal "c" bildende Rahmen eine vorbestimmte Bitposition, an welcher ein Stopfbit eingefügt werden kann. Jeder Rahmen enthält auch eine andere vorbestimmte Position, an welcher ein Stopf-Steuerbit eingefügt ist. Das Stopf-Steuerbit bestimmt, ob ein Stopfbit in den Rahmen eingefügt wird oder nicht. Im allgemeinen wird ein Stopfbit eingefügt, wenn das Stopf-Steuerbit gleich eins ist, und wenn das Stopf-Steuerbit gleich null ist, wird ein Stopfbit nicht eingefügt.
Der Schreibtaktgenerator 6 des Empfängerabschnitts erzeugt ein Schreibtaktsignal aus einem Empfangstaktsignal "e", das mit dem synchronisierten Eingangssignal "d" synchronisiert ist. Das synchronisierte Eingangssignal "d" entspricht dem synchronisierten Ausgangssignal "c" in Fig. 6.
Die Entstopf-Steuervorrichtung 7 beurteilt, ob das synchronisierte Eingangssignal "d" ein Stopfbit enthält oder nicht, indem das Stopf-Steuerbit geprüft wird. Auf der Grundlage der Beurteilung durch die Entstopf-Steuervorrichtung 7 steuert der Schreibtaktgenerator 6 das Schreibtaktsignal des Pufferspeichers 8 derart, daß nur Datenbits in den Pufferspeicher 8 geschrieben werden. Stopfbits und Stopf-Steuerbits werden nicht inden Pufferspeicher 8 geschrieben. Mit anderen Worten, der Schreibtaktgenerator 6 bewirkt, daß Informationsbits aus dem synchronisierten Eingangssignal "d" erst in den Pufferspeicher 8 geschrieben werden, nachdem jegliche Stopfbits und Stopf-Steuerbits aus diesem entfernt wurden.
Die Bits des synchronisierten Eingangssignals "d", welche in dem Pufferspeicher 8 gespeichert sind, werden dann in der Reihenfolge, in welcher sie geschrieben wurden, zurückgelesen in Übereinstimmung mit dem durch den Takt des spannungsgesteuerten Oszillators 11 erzeugten Lesetaktsignal. Das resultierende Signal wird als das Ausgangssignal "f" ausgegeben.
Das von dem Schreibtaktgenerator 6 erzeugte Schreibtaktsignal wird lokal mit dem synchronisierten Eingangssignal "d" synchronisiert. Da das Stopfbit und das Stopf-Steuerbit aus dem Eingangssignal "d" entfernt sind, wie zuvor beschrieben ist, ist das Schreibtaktsignal mit dem Eingangssignal "a" synchronisiert, welches anfänglich von dem Sendeabschnitt empfangen wurde.
Der Phasenkomparator 9 vergleicht die Phase des Schreibtaktsignals mit der Phase des Lesetaktsignals. Auf der Grundlage des Ergebnisses des Vergleichs stellt der Phasenkomparator 9 die Oszillationsfrequenz des spannungsgesteuerten Oszillators 11 ein. Die Einstellung erfolgt durch eine geschlossene Schleifenschaltung mit einem Tiefpaßfilter 10 (z.B. eine Phasenregelschleifen(PLL)-Schaltung). Fig. 9a gibt eine nähere Darstellung des Tiefpaßfilters 10. Ein Eingangssignal wird an ein Bein angelegt, welches einen damit verbundenen Widerstand 54 hat, und das Eingangssignal wird an den invertierenden Eingang eines Verstärkers 55 angelegt. Der nichtinvertierende Eingang ist mit einem Widerstand 58 verbunden, welcher seinerseits mit Erde verbunden ist. Ein Widerstand 62 und ein Kondensator 64 sind in einem Rückführbein verbunden, das von dem Ausgang des Verstärkers zu dem invertierenden Eingang des Verstärkers läuft. Ein zusätzliches Rückführbein ist parallel mit dem anderen Rückführbein gekoppelt und enthält einen Widerstand 60. Aus dem resultierenden Ausgangssignal sind Hochfrequenzkomponenten entfernt.
Eine alternative Ausführung von Tiefpaßfiltern ist in Fig. 9b gezeigt. Dieses Filter 10 ist eher ein passives Filter als das in Fig. 9a gezeigte aktive Filter. Das passive Filter 10 wird durch einen Widerstand 66 gebildet, der mit einem Bein mit einem Widerstand 68 und einem Kondensator 70 gekoppelt ist. Der Kondensator 70 ist auch mit Erde verbunden. Wie die andere Tiefpaßfilter-Anordnung dient diese Anordnung zum Entfernen der Hochfrequenzkomponenten aus dem Eingangssignal.
Als ein Ergebnis der Einstellung, die an der Oszillationsfrequenz des spannungsgesteuerten Oszillators durchgeführt wird, wird ein Durchschnitt des Oszillationsfrequenz des spannungsgesteuerten Oszillators durch das Tiefpaßfilter 10 gebildet, um ein Taktsignal zu erzeugen, das mit dem Eingangssignal "a" in dem Senderabschnitt synchronisiert ist. Somit enthält das Ausgangssignal "f" das Eingangssignal "a" von dem Senderabschnitt.
Die herkömmlichen Stopfsynchronisationssysteme, wie in den Fign. 6 und 7 gezeigt, sind typischerweise mit Hochgeschwindigkeits-Großentfernungs-Kommunikationsnetzen gekoppelt, wie Großentfernungs-Telefonnetzen. Diese Kommunikationsnetze arbeiten mit extrem hohen Geschwindigkeiten wie 1,3 Mbps oder 1,5 Mbps. Im Gegensatz hierzu arbeiten die herkömmlichen Stopfsynchronisationssysteme, wie das in den Fign. 6 und 7 gezeigte, im Serienbetrieb, und arbeiten als eine Folge langsam im Vergleich mit den Kommunikationsnetzen. Die langsamen seriellen Übertragungen von Stopfbit-Synchronisationssystemen verhindern, daß Stopfsynchronsysteme bei einem Kommunikationsnetz optimal arbeiten. Weiterhin wurden Hochgeschwindigkeitskomponenten bei den herkömmlichen Stopfbit-Synchronisationssystemen verwendet, um die seriellen Systeme auf Geschwindigkeiten zu bringen, die mehr mit den schnelleren Kombinationsnetzen vergleichbar sind. Derartige Hochgeschwindigkeitskomponenten verbrauchen eine erhebliche Leistung und sind teuer.
EP-A-0 422 443 offenbart ein Stopfbit-Synchronisationssystem, aufweisend einen Senderabschnitt zum Hinzufügen eines Stopfbits zu einem digitalen Signal und zum Senden eines durch Synchronisieren des digitalen Signals mit einem Takt erzeugten synchronisierten Signal und einen Empfängerabschnitt zum Empfangen des synchronisierten Signals und zum Wiedergeben des digitalen Signals darin. Der Senderabschnitt umfaßt senderseitige Speichermittel mit mehreren adressierbaren Stellen zum vorübergehenden Speichern des digitalen Signals, senderseitige Schreibmittel zum aufeinanderfolgenden Schreiben des digitalen Signals in die senderseitigen Speichermittel in Übereinstimmung mit einem Schreibtaktsignal, senderseitige Lesemittel zum Lesen der Bits des digitalen Signals parallel aus den senderseitigen Speichermitteln in Übereinstimmung mit einem Lesetaktsignal und Steuermittel zum Vergleichen des Schreibsignals mit dem Lesesignal, wobei ein Ergebnis des Vergleichs verwendet wir zum Modifizieren einer durch die senderseitigen Lesemittel gelesenen Adresse, um zu steuern, ob ein Stopfbit in das digitale Signal eingefügt wird. Der Empfängerabschnitt umfaßt senderseitige Speichermittel zum vorübergehenden Speichern der parallelen digitalen Daten, empfängerseitige Schreibmittel zum gleichzeitigen Schreiben von Informationsbits des parallelen digitalen Signals in die empfängerseitigen Speichermittel, empfängerseitige Lesemittel zum aufeinanderfolgenden Lesen der geschriebenen Informationsbits, und Schreibsteuermittel zum Steuern der empfängerseitigen Schreibmittel durch Unterscheiden der Informationsbits in dem zu schreibenden parallelen digitalen Signal von Stopfbits.

Zusammenfassung der Erfindung

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Stopfbit-Synchronisationssystem zu schaffen, welches mit hohen Geschwindigkeiten arbeitet, ohne teuere Komponenten oder Komponenten, die große Mengen an Leistung verbrauchen, zu verwenden.
Die Aufgabe wird gelöst durch die kennzeichnenden Merkmale der unabhängigen Ansprüche in Verbindung mit technischen Merkmalen, die in den oberbegriffen der unabhängigen Ansprüche wiedergegeben sind.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein funktionelles Blockschaltbild eines Ausführüngsbeispiels des Senderabschnitts in einem gestopften synchronen System vom Paralleltyp, das gemäß der vorliegenden Erfindung ausgebildet ist.
Fig. 2 ist ein Zeitdiagramm, das die Arbeitsweise des Senderabschnitts in Fig. 1 illustriert, wenn kein Stopfbit eingefugt wird.
Fig. 3 ist ein Zeitdiagramm, das die Arbeitsweise des Senderabschnitts in Fig. 1 illustriert, wenn ein Stopfbit eingefügt wird.
Fig. 4 ist ein Zeitdiagramm, das die Arbeitsweise des Senderabschnitts in Fig. 1 illustriert, wenn ein Bit entfernt wird.
Fig. 5 ist ein Blockschaltbild eines Ausführungsbeispiels des Empfängerabschnitts in einem Stopfbit-Synchronisationssystem, das gemäß der vorliegenden Erfindung ausgebildet ist.
Fig. 6 ist ein Blockschaltbild des Senderabschnitts in einem herkömmlichen Stopfbit-Synchronisationssystem.
Fig. 7 ist ein Blockschaltbild des Empfängerabschnitts in einem herkömmlichen Stopfbit-Synchronisationssystem.
Fig. 8 ist eine Darstellung einer Ausführung des Phasenkomparators 2 in Fig.6.
Fig. 9a ist ein schematisches Schaltbild einer aktiven Ausführung des Tiefpaßfilters nach Fig. 7.
Fig. 9b ist ein schematisches Schaltbild einer passiven Ausführung des Tiefpaßfilters nach Fig. 7.

Detaillierte Beschreibung eines bevorzugten Ausführungsbeispiels

Die Anordnung und Arbeitsweise des Senderabschnitts eines Stopfbit-Synchronisationssystems eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung wird zunächst nachstehend beschrieben, gefolgt durch eine Erörterung der Anordnung und der Arbeitsweise des Empfängerabschnitts.

Senderabschnitt

Fig. 1 zeigt einen Senderabschnitt eines Stopfbit- Synchronisationssystems, das in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausgebildet ist. Bei diesem Ausführungsbeispiel wird ein digitales Eingangssignal "g" anfänglich in einem senderseitigen Speicher 20 gespeichert, welcher ein Pufferspeicher mit einer Speicherkapazität von M Bits ist. Der Speicher 20 kann als ein herkömmliches Datenregister ausgeführt sein. Der Inhalt des senderseitigen Speichers 20 wird nachfolgend durch eine senderseitige Lesevorrichtung 22 gelesen. Die Lesevorrichtung 22 kann als ein variabler Frequenzteiler realisiert sein. Der Senderabschnitt enthält auch einen Phasenkomparator 24, der die Phase eines Schreibtaktsignals "h" mit der Phase eines durch die Lesevorrichtung 22 erzeugten Lesetaktsignals vergleicht. Der Phasenkomparator 24 kann gleich dem in Fig. 6 gezeigten herkömmlichen Komparator sein. Auf der Grundlage des Ergebnisses der Vergleichs der Phasen des Schreibtaktsignals und des Lesetaktsignals modifiziert eine Lesesteuervorrichtung 26 die von der senderseitigen Lesevorrichtung 22 erzeugte Adresse derart, daß ein Stopfbit in das ausgegebene synchronisierte parallele Signal "i" eingefügt wird, welches N Bits codiert. Die Lesevorrichtung 22 erzeugt das Lesetaktsignal synchron mit einem durch eine Taktquelle 28 erzeugten Taktsignal.
Die Arbeitsweise des Senderabschnitts wird nun mit Bezug auf die Fign. 2 und 3 4 beschrieben.
Die Daten des Eingangssignals "g" werden anfänglich durch den Schreibtakt "h", welcher mit dem Eingangssignal "g" synchronisiert ist, in den Pufferspeicher geschrieben. Insbesondere wird das Schreiben des Pufferspeichers 20 für die Adressen 0 - (m-1) des Pufferspeichers 20 aufeinanderfolgend durchgeführt.
Wenn die Daten einmal in den Pufferspeicher 20 geschrieben sind, können die Daten ausgelesen und als das Signal "i" übertragen werden. Das Lesen von Daten aus dem Pufferspeicher 20 erfolgt auch aufeinanderfolgend. Insbesondere verwendet der variable Frequenzteiler, der die senderseitige Lesevorrichtung 22 bildet, das Taktsignal von der Taktquelle 28 bei der Geschwindigkeit des synchronisierten parallelen Signals "i" als einen Betätigungstakt zum Auslesen des Inhalts des Pufferspeichers 20. In dem normalen Zustand, in welchem kein Stopfbit eingefügt ist, erzeugt der variable Frequenzteiler der Lesevorrichtung 22 bis zu N Taktimpulse für jede Taktperiode. Wenn die Einfügung eines Stopfbits erforderlich ist, wird der variable Frequenzteiler der Lesevorrichtung 22 durch die Lesesteuervorrichtung 26 gesteuert, um die Adressen 0 - (m-1) sequentiell zu ordnen. Das Ausgangssignal des variablen Frequenzteilers windet sich zu null, wenn die Zählung (m-1) überschreitet.
Die jeweiligen N Bits des synchronisierten parallelen Signals "i" werden nachfolgend als #1 - #N bezeichnet in der Reihenfolge, in der die Bits in serielle Signale umgewandelt werden.

Übertragung ohne Einfügung eines Stopfbits

Fig. 2 zeigt die Ausgangszeiten, wenn kein Stopfbit in das Signal "i" eingefügt ist. Die Ausgangsadresse des variablen Frequenzteilers der Lesevorrichtung 22 wird in der gezeigten Bezugstaktperiode als n bezeichnet. Somit wird der kontinuierliche N-Bit-Inhalt des Pufferspeichers 20 aus dem Pufferspeicher von der Adresse n bis zur Adresse (n+N-1) ausgelesen. Der Inhalt des Pufferspeichers 20 wird aufeinanderfolgend als das synchronisierte parallele Ausgangssignal "i" ausgegeben, welches parallele Elemente #1- #N hat.
In der nächsten Taktperiode wird die Ausgangsadresse um N erhöht, so daß die Ausgangsadresse des variablen Frequenzteilers gleich (n+N) ist. Der kontinuierliche N-Bit-Inhalt des Pufferspeichers 20 von der Adresse (n+N) bis zur Adresse (n+2N-1) wird dann daraus ausgelesen. Wie in dem Bezugstaktsignal wird der Inhalt der Speicherstellen als ein synchronisiertes paralleles Signal mit N parallelen Elementen #1 - #N ausgegeben. Die Elemente werden in der Reihenfolge ausgelesen, in welcher die Elemente in den Pufferspeicher geschrieben wurden.
Wenn das Ausgangssignal des variablen Frequenzteilers gleich n ist und der Wert von (n+N) größer als oder gleich M ist (die Speicherkapazität des Pufferspeichers), dann windet sich die Leseadresse gegen null. Mit anderen Worten, der Inhalt des Pufferspeichers 20 von der Adresse 0 bis zur Adresse (n+N-1-M) wird zusätzlich zu dem Inhalt des Pufferspeichers von der Adresse n bis zur Adresse (M-1) gelesen.

Übertragung mit Einfügung eines Stopfbits

Der Phasenkomparator 24 vergleicht die Phase des Schreibtakts "h" mit der Phase des Lesetaktsignals. Wenn das Lesetaktsignal dabei ist, das Schreibtaktsignal zu überholen, wird die aus dem Pufferspeicher 20 zu lesende Adresse so eingestellt, daß ein Stopfbit in das synchronisierte parallele Signal "i" von N parallelen Elementen eingefügt wird.
Fig. 3 zeigt die Ausgangszeit, wenn ein Stopfbit in das synchronisierte parallele Ausgangssignal "i" eingefügt wird. Wenn die Ausgangsadresse des variablen Frequenzteilers der Lesevorrichtung 22 gleich n ist, erhöht in einer Bezugstaktperiode, die sich unmittelbar vor einer Periode, in welcher ein Stopfbit einzufügen ist, befindet, die Lesesteuervorrichtung 26 die Ausgangsadresse (n) des variablen Frequenzteilers um N-1, um in der nächsten Taktperiode eine Ausgangsadresse (n+N-1) zu erzeugen. Genauer gesagt, in der Bezugstaktperiode wird der kontinuierliche N-Bit-Inhalt des Pufferspeichers 20 von der Adresse n bis zu der Adresse (n+N-1) gelesen. Während der nächsten Taktperiode wird der kontinuierliche N-Bit-Inhalt des Pufferspeichers 20 von der Adresse (n+N-1) bis zu der Adresse (n+2N-2) ausgelesen. Die so aus dem Pufferspeicher 20 ausgelesenen Inhalte werden als das synchronisierte parallele Signal "i" ausgelesen mit N parallelen Elementen #1 - #N.
Das erste Element #1 des Signals, das in der nächsten Taktperiode ausgegeben wird, ist somit der Inhalt des Pufferspeichers 20 bei der Adresse (n+N-1), welches dasselbe ist wie das Element #N des Signals, welches während der Bezugstaktperiode ausgegeben wird. Daher wird der Inhalt des Pufferspeichers 20 bei der Adresse (n+N-1) zweimal ausgegeben. Das durch zweimaliges Lesen dieser Adresse erzeugte Extrabit dient als ein Stopfbit. Durch Anwendung dieser Annäherung wird ein Stopfbit eingefügt, während die Bitfolge des Eingangssignals "g" noch aufrechterhalten wird.
Wenn keine Einfügung eines Stopfbits in der der nächsten Taktperiode folgenden Taktperiode stattfindet, wird das Ausgangssignal des variablen Frequenzteilers der Lesevorrichtung um N erhöht, um eine Ausgangsadresse (n+2N-1) zu erzeugen. In dieser nächsten folgenden Taktperiode wird der kontinuierliche N-Bit- Inhalt des Pufferspeichers 20 von der Adresse (n+2N-1) bis zur Adresse (n+3N-2) hieraus ausgelesen. Wie in den beiden vorhergehenden Taktperioden wird der folgende N-Bit-Inhalt des Pufferspeichers als das synchronisierte parallele Signal "i" ausgegeben, das aus parallelen Ausgangssignalen #1 - #N besteht.

Übertragung mit negativem Stopfen

Die Arbeitsweise des Stopfbit-Synchronisationssystems, wenn ein negatives Stopfen durchgeführt wird, ist in Fig. 4 gezeigt. Wenn die Geschwindigkeit des Eingangssignals "g" größer ist als die des Lesetaktsignals, wird wenigstens ein Bit des Eingangssignals "g" in der folgenden Weise gelöscht. Zuerst vergleicht der Phasenkomparator 24 die Phase des Schreibtaktsignals "h" mit der Phase des Lesetaktsignals. Wenn festgestellt wird, daß die Phasenbeziehung zwischen diesen Taktsignalen sich so verschlechtert hat, daß das Schreibtaktsignal das Lesetaktsignal hinter sich läßt, wird das Lesen aus dem Speicher so gesteuert, daß wenigstens ein Bit in dem Eingangssignal "g" gelöscht wird. Wenn zum Beispiel ein Bit des Eingangssignals gelöscht wird, wird die Zunahme des variablen Teilers durch die Lesesteuervorrichtung 26 auf (N+1) eingestellt. Wenn angenommen wird, daß das Ausgangssignal des variablen Teilers gegenwärtig n ist, dann wird das Ausgangssignal des variablen Teilers (n+N+1). Die N Bits von der Adresse (n+N+1) bis zur Adresse (n+2N) werden dann aus dem Pufferspeicher 20 gelesen und als Bits #1 bis #N in dem synchronisierten parallelen Signal von N parallel ausgegeben. Mit anderen Worten, der Inhalt an der Adresse n+N des Speichers wird nicht gelesen. Somit wird ein Bit gelöscht, während die anderen Bits in dem Eingangssignal "g" aufrechterhalten werden. Wenn ein negatives Stopfen nicht länger gewünscht wird unmittelbar nachdem ein negatives Stopfen durchgeführt wurde, wird das Ausgangssignal des variablen Teilers um N auf (n+2N+1) erhöht. Der kontinuierliche Speicherinhalt von N Bits von (n+2N+1) bis (n+3N) wird dann aus dem Speicher gelesen und in gleicher Weise wie das synchronisierte parallele Signal von N parallelen Bits ausgegeben.

Empfängerabschnitt

Die Anordnung und die Arbeitsweise des Empfängerabschnitts wird nun beschrieben. Fig. 5 ist ein funktionelles Blockschaltbild eines Ausführungsbeispiels eines Empfängerabschnitts in dem gestopften synchronen System eines Ausführungsbeispiels nach der vorliegenden Erfindung. Es wird hier angenommen, daß N Bits in dem synchronisierten parallelen Eingangssignal "j" vorhanden sind, so wie dies in dem Signal "i" ist, das von dem Senderabschnitt ausgegeben wird. Die empfängerseitige Speichervorrichtung hat eine Speicherkapazität von L.
Das synchronisierte parallele Signal "j" wird von dem Empfängerabschnitt empfangen und in einen Speicher 32 durch eine empfängerseitige Schreibvorrichtung 30 (welche ein variabler Frequenzteiler ist) geschrieben. Der Speicher 32 ist ein Pufferspeicher mit einer Speicherkapazität von L Bits. Die Zeit für das Schreiben in den Speicher 32 wird durch ein Empfangstaktsignal "k" gesteuert. Die Schreibsteuervorrichtung 34 wählt zu schreibende Bits aus dem synchronisierten parallelen Signal "j" aus. Weiterhin vergleicht der Phasenkomparator 38 die Phase eines von der empfängerseitigen Schreibvorrichtung 30 erzeugten Schreibtaktsignals mit der Phase eines von dem spannungsgesteuerten Oszillator 36 erzeugten empfängerseitigen Lesetaktsignals. Der Phasenkomparator 38 kann gleich dem in Fig. 7 gezeigten herkömmlichen Komparator 9 sein. Die aus diesem Vergleich erhaltene Phasendifferenz wird dann zu dem spannungsgesteuerten Oszillator 36 durch das Tiefpaßfilter 40 geführt, um die Ausgangsfrequenz des Ausgangssignals von dem spannungsgesteuerten Oszillator 36 zu steuern. Das Tiefpaßfilter 40 und der spannungsgesteuerte Oszillator 36 können unter Verwendung herkömmlicher Komponenten wie dem Tiefpaßfilter 10 und dem spannungsgesteuerten Oszillator 11, die in Fig. 7 gezeigt sind, realisiert werden.

Empfang ohne ein Stopfbit

Während des Betriebs schreibt die Empfängerseite und liest dann die Adressen 0 - (L-1) aufeinanderfolgend in dem Pufferspeicher 32. Der variable Frequenzteiler, der die empfängerseitige Schreibvorrichtung 30 bildet, verwendet das Empfangstaktsignal "k" mit der Geschwindigkeit des synchronisierten parallelen Signals "j" als einen Betätigungstakt. In dem normalen Zustand, in welchem kein Stopfbit eingefügt ist, erhöht der variable Frequenzteiler seine Ausgangsadresse bei jeder Taktperiode um N Bits. Da das Ausgangssignal dieses variablen Frequenzteilers als eine Adresse in dem Pufferspeicher 32 verwendet wird, ist das sich ergebende Ausgangssignal von den Adressen bis (L-1). Wenn das Ausgangssignal des variablen Frequenzteilers den Maximalwert (L-1) überschreitet, windet sich die Ausgangsadresse gegen null.
Die jeweiligen Bits des synchronisierten parallelen Signals "j" werden nachfolgend als #1 - #N in der Reihenfolge bezeichnet, in der die Bits in serielle Signale umgewandelt wurden, so wie in dem Senderabschnitt.
Wenn das von dem Empfängerabschnitt in einer Taktperiode empfangene parallele synchronisierte Signal "j" kein Stopfbit enthält und das Ausgangssignal des variablen Frequenzteilers in der empfängerseitigen Schreibvorrichtung gleich n ist, schreibt die empfängerseitige Schreibvorrichtung 30 das synchronisierte parallele Signal "j" mit Elementen #1 bis #N in aufeinanderfolgenden Bereichen in den Pufferspeicher 32, die durch Adressen n bis (n+N-1) bestimmt sind. In der nachfolgenden Taktperiode wird das Ausgangssignal des variablen Frequenzteilers um N erhöht, um ein Ausgangssignal (n+N) zu erzeugen. Die Informationen des synchronisierten parallelen Signals "j" als Bits #2 bis #2 werden in aufeinanderfolgenden Bereichen in den Pufferspeicher 32 geschrieben, die durch die Adressen (n+N) bis (n+2N-1) angezeigt sind.
Die Schreibadresse windet sich gegen null, wenn das Ausgangssignal des variablen Frequenzteilers gleich n ist und wenn (n+N) größer als oder gleich L ist. Mit anderen Worten, das Schreiben in den Pufferspeicher 32 wird durchgeführt bei der Speicheradresse von 0 bis (n+N-1-L), und das Schreiben wird zusätzlich von der Adresse n bis zur Adresse (L-1) durchgeführt.

Empfang mit einem Stopfbit

In Übereinstimmung mit einem Stopf-Steuerbit in dem synchronisierten parallelen Signal "j" beurteilt die Schreibsteuervorrichtung 34, ob ein Stopfbit in dem "j"-Signal enthalten ist oder nicht. Wenn das Ergebnis dieser Beurteilung anzeigt, daß das Signal "j" ein Stopfbit enthält, wird die empfängerseitige Schreibvorrichtung 30 so gesteuert, daß sie das Stopfbit löscht. In einer Taktperiode, in welcher ein Stopfbit auf der Empfängerseite empfangen wird, be wirkt die Schreibsteuervorrichtung 34, daß der variable Frequenzteiler um (N-1) erhöht wird, so daß die Ausgangsadresse gleich (n+N-1) ist, worin n das vorhergehende Ausgangssignal des Teilers in der unmittelbar vorhergehenden Taktperiode ist.
Das sich ergebende (N-1)-Bit-Signal, das durch die Entfernung des Stopfbits aus dem synchronisierten parallelen Signal "j" erhalten wird, wird in den Pufferspeicher 32 in aufeinanderfolgenden (N-1)-Bit Speicherbereichen geschrieben, die durch Adressen (n+N) bis (n+2N-2) bestimmt sind. Kein Bit wird an der Adresse (n+N-1) in den Pufferspeicher 32 geschrieben, da ein dort in der unmittelbar vorhergehenden Taktperiode geschriebenes Signal kein Stopfbit enthält.
In der nachfolgenden Taktperiode, in welcher kein Stopfbit durch die Empfangsseite empfangen wird, wird der variable Frequenzteiler um N erhöht, um eine Ausgangsadresse (n+2N-1) zu erzeugen. Die jeweiligen, das synchronisierte parallele Signal "j" definierenden Bits werden in den Pufferspeicher 32 in aufeinanderfolgende N-Bit-Speicherbereiche geschrieben, die durch Adressen (n+2N-1) bis (n+3N-2) bestimmt sind.
Das synchronisierte parallele Signal "j" wird in den Pufferspeicher 32 geschrieben, nachdem das Rahmenbit und das Stopf-Steuerbit aus diesem entfernt wurden. Somit wird die Bitfolge in dem synchronisierten parallelen Signal "j" aufrechterhalten, um das Eingangssignal "g" des Senderabschnitts in dem Pufferspeicher 32 wiederzugeben.
Die Bits des geschriebenen synchronisierten parallelen Signals "j" werden aufeinanderfolgend aus dem Pufferspeicher 32 ausgelesen, um ein Ausgangssignal "l" in Übereinstimmung mit einem Lesetaktsignal von dem spannungsgesteuerten Oszillator 36 zu bilden. Der Phasenkomparator 38 vergleicht die Phase des Schreibtaktsignals mit der Phase des Lesetaktsignals des Pufferspeichers 32. Auf der Grundlage des Ergebnisses dieses Vergleichs wird die Oszillationsfrequenz des spannungsgesteuerten Oszillators 36 durch eine das Tiefpaßfilter 40 verwendende geschlossene Schleifenschaltung gesteuert, um ein Taktsignal mit einer Durchschnittsfrequenz wiederzugeben. Die Durchschnittsfrequenz wird mit dem Eingangssignal "g", das in den Senderabschnitt eingegeben wird, synchronisiert. Somit enthält das Ausgangssignal "1" das Eingangssignal "g" für den Senderabschnitt.

Empfang mit negativem Stopfen

In dem Fall, in welchem ein negatives Stopfen verwendet wird, beurteilt die Schreibsteuervorrichtung 34 anhand des Stopf-Steuerbits in dem synchronisierten parallelen Signal "j", ob ein negatives Stopfen vorhanden ist. Wenn die Steuervorrichtung 34 feststellt, daß ein negatives Stopfen verwendet wurde, steuert die Steuervorrichtung das Schreiben in den Pufferspeicher 32 so, daß jedes gelöschte Bit wieder eingefügt wird.
Wenn das Ausgangssignal des variablen Teilers gleich n ist, wird der variable Teiler in der Zahl um (N+1) durch die Schreibsteuervorrichtung 34 erhöht, so daß sein Ausgangssignal gleich (n+N+1) ist. Somit wird das synchrone parallele Signal "j" in den Speicher in einen kontinuierlichen Speicherbereich von N Bits von der Adresse (n+N+1) bis zur Adresse (n+2N) geschrieben. Die Adresse (n+N), in die nicht geschrieben wurde, speichert aber jedes vorhergehend geschriebene Signal. Daher wird das in dem Senderabschnitt gelöschte Signal in dem Empfängerabschnitt wieder eingefügt.
Wenn das während der nächsten Taktperiode empfangene Signal kein negatives Stopfen hat, wird das Ausgangssignal des variablen Teilers um N auf (n+2N+1) erhöht. Als ein Ergebnis wird das synchronisierte parallele Signal "j" in den Pufferspeicher 32 in seinem kontinuierlichen Speicherbereich von N Bits von der Adresse (n+2N+l) bis zur Adresse (n+3N) geschrieben.
Obgleich die vorliegende Erfindung mit Bezug auf ein Beispiel beschrieben wurde, in welchem das synchronisierte parallele Signal von N parallelen Elementen ein Stopfbit in einer Taktperiode enthält, ist es für die vorliegende Erfindung möglich, angewendet zu werden, wenn mehrere Stopfbits verwendet werden.
Obgleich der positive Stopfvorgang, bei welchem die Synchronisation durch die Einfügung eines Stopfbits durchgeführt wird, beschrieben wurde, kann die vorliegende Erfindung auf den negativen Stopfvorgang angewendet werden, bei welchem die Synchronisation durch Löschen eines vorher eingefügten Stopfbits durchgeführt wird. Es wird daher verstanden, daß die vorliegende Erfindung auf den Fall angewendet werden kann, in welchem der positive und der negative Stopfvorgang in demselben Rahmen hergestellt werden.
Durch Bit-Multiplexen von Ausgangssignalen des Senderabschnitts in der Reihenfolge von Zeitserien erhält das gestopfte synchrone System nach der vorliegenden Erfindung einfacher dasselbe Ausgangsseriensignal als durch das gestopfte synchrone System nach dem Stand der Technik erhalten würde.
Selbst wenn das gestopfte synchrone System nach der vorliegenden Erfindung auf die Synchronisation von Hochgeschwindigkeitssignalen angewendet wird, deren Geschwindigkeiten gleich oder höher sind als mehrere zehn Mbit/s, wird es ökonomisch realisiert, da das System aus Niedriggeschwindigkeits-Komponenten hergestellt sein kann.

Claims

1. Stopfbit-Synchronisationssystem, welches aufweist:

a) einen Übertrager zum Übertragen eines digitalen Signals, welcher Übertrager aufweist:

i) eine übertragerseitige Speichervorrichtung (20) zum vorübergehenden Halten des zu übertragenden digitalen Signals;

ii) eine übertragerseitige Lesevorrichtung (22, 26) zum Steuern des Lesens der übertragerseitigen Speichervorrichtung (20), so daß ein in der übertragerseitigen Speichervorrichtung (20) gespeichertes Bit zweimal gelesen wird, um eine Stopfbit zur Verfügung zu stellen, das in das digitale Signal eingefügt wird, welches parallel aus der übertragerseitigen Speichervorrichtung (20) gelesen und von dem Übertrager übertragen wird;

b) einen Übertragungsweg für das digitale Signal; und

c) einen Empfänger zum Empfangen des digitalen Signals und Entfernen des Stopfbits aus dem digitalen Signal,

dadurch gekennzeichnet, daß

die übertragerseitige Lesevorrichtung (22,26) einen variablen Frequenzteiler aufweist.

2. Stopfbit-Synchronisationssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Übertrager weiterhin aufweist:

eine übertragerseitige Schreibvorrichtung für aufeinanderfolgendes Schreiben des digitalen Signals in die übertragerseitige Speichervorrichtung mit einer Vielzahl von adressierbaren Stellen gemäß einem Schreibtaktsignal;

wobei die übertragerseitige Lesevorrichtung (22, 26) die Bits des digitalen Signals parallel aus der übertragerseitigen Speichervorrichtung gemäß einem Lesetaktsignal liest; und

eine Schreibsteuervorrichtung (24) zum Vergleichen der Phase des Schreibtaktsignals mit der Phase des Lesetaktsignals, wobei ein Ergebnis des Vergleichs verwendet wird, um eine von der übertragerseitigen Lesevorrichtung (22,26) gelesene Adresse zu modifizieren zur Steuerung, ob ein Stopfbit in das digitale Signal eingefügt ist;

daß der Empfänger aufweist:

eine empfängerseitige Speichervorrichtung (32) zum vorübergehenden Speichern des von dem Übertrager übertragenen parallelen digitalen Signals;

eine empfängerseitige Schreibvorrichtung (30) zum gleichzeitigen Schreiben von Informationsbits des parallelen digitalen Signals, die keine Stopfbits in dem parallelen digitalen Signal sind, in die empfängerseitige Speichervorrichtung (32);

eine empfängerseitige Lesevorrichtung (40,36) zum aufeinanderfolgenden Lesen der geschriebenen Informationsbits aus der empfängerseitigen Speichervorrichtung (32); und

eine Schreibsteuervorrichtung (34) zum Steuern der empfängerseitigen Schreibvorrichtung (30) durch Unterscheiden der Informationsbits in dem zu schreibenden parallelen digitalen Signal von Stopfbits, wodurch das in den Übertrager eingegebene digitale Signal von der empfängerseitigen Lesevorrichtung (40,36) ausgegeben wird.

3. Stopfbit-Synchronisationssystem nach Anspruch 2, dadurch gekennzeichnet, daß die empfängerseitige Schreibvorrichtung (30) einen variablen Frequenzteiler aufweist.

4. Stopfbit-Synchronisationssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Übertrager weiterhin eine Parallel/Serien- Umwandlungsvorrichtung aufweist zum Umwandeln des von der übertragerseitigen Lesevorrichtung (22,26) übertragenen parallelen digitalen Signals in ein synchronisiertes serielles Signal, welches seinerseits von der Parallel/Serien-Umwandlungsvorrichtung ausgegeben wird, und daß der Empfänger weiterhin eine Serien/Parallel- Umwandlungsvorrichtung aufweist zum Umwandeln des synchronisierten seriellen Signals in ein synchronisiertes paralleles digitales Signal, welches seinerseits in die empfängerseitige Speichervorrichtung (32) geschrieben wird.

5. Stopfbit-Synchronisationssystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Übertrager weiterhin eine Phasenvergleichsvorrichtung (24) aufweist zum Vergleich der Phasen des Schreibsignals und des Lesesignals, und daß die übertragerseitige Lesevorrichtung (22,26) geeignet ist zum Vergleich dieser Phasen durch Prüfen der durch die Phasenvergleichsvorrichtung (24) bestimmten Phasendifferenz.

6. Stopfbit-Synchronisationssystem, welches aufweist:

a) einen Übertrager zum Übertragen eines digitalen Signals, welcher aufweist:

ii) eine übertragerseitige Lesevorrichtung (22,26) zum Steuern des Lesens der übertragerseitigen Speichervorrichtung (20), so daß ein in der übertragerseitigen Speichervorrichtung (20) gespeichertes Bit nicht gelesen wird, um ein Stopfbit zur Verfügung zu stellen, das in dem digitalen Signal weggelassen wird, welches aus der übertragerseitigen Speichervorrichtung (20) parallel ausgelesen und von dem Übertrager übertragen wird;

b) einen Übertragungsweg für das digitale Signal; und

c) einen Empfänger zum Empfang des digitalen Signals und zum Einfügen des Stopfbits von dem digitalen Signal,

dadurch gekennzeichnet, daß

die übertragerseitige Lesevorrichtung einen variablen Frequenzteiler aufweist.

7. Stopfbit-Synchronisationssystern nach Anspruch 6, dadurch gekennzeichnet, daß der Übertrager weiterhin aufweist:

wobei die übertragerseitige Lesevorrichtung (22,26) die Bits des digitalen Signals parallel aus der übertragerseitigen Speichervorrichtung gemäß einem Lesetaktsignal liest; und

eine Schreibsteuervorrichtung (24) zum Vergleichen der Phase des Schreibtaktsignals mit der Phase des Lesetaktsignals, wobei eine Ergebnis des Vergleichs verwendet wird, um eine von der übertragerseitigen Lesevorrichtung (22,26) gelesene Adresse zu modifizieren zur Steuerung, ob ein Stopfbit aus dem digitalen Signal weggelassen ist;

daß der Empfänger aufweist:

eine empfängerseitige Schreibvorrichtung (30) zum gleichzeitigen Schreiben von Informationsbits des parallelen digitalen Signals mit den Stopfbits in dem parallelen digitalen Signal, in die empfängerseitige Speichervorrichtung (32); eine empfängerseitige Lesevorrichtung (40,36) zum aufeinanderfolgenden Lesen der geschriebenen Informationsbits aus der empfängerseitigen Speichervorrichtung (32); und

eine Schreibsteuervorrichtung (34) zum Steuern der empfängerseitigen Schreibvorrichtung (30) durch Erfassen, ob die Informationsbits in dem parallelen digitalen Signal mit Stopfbits geschrieben sind oder nicht, wodurch das in den Übertrager eingegebene digitale Signal von der empfängerseitigen Lesevorrichtung ausgegeben wird.

8. Stopfbit-Synchronisationssystem nach Anspruch 7, dadurch gekennzeichnet, daß die empfängerseitige Schreibvorrichtung (30) einen variablen Frequenzteiler aufweist.

9. Stopfbit-Synchronisationssystem nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der Übertrager weiterhin eine Parallel/Serien- Umwandlungsvorrichtung aufweist zum Umwandeln des von der übertragerseitigen Lesevorrichtung (22,26) übertragenen parallelen digitalen Signals in ein synchronisiertes serielles Signal, welches seinerseits von der Parallel/Serien-Umwandlungsvorrichtung ausgegeben wird, und daß der Empfänger weiterhin eine Serien/Parallel-Umwandlungsvorrichtung aufweist zum Umwandeln des synchronisierten seriellen Signals in ein synchronisiertes paralleles digitales Signal, welches seinerseits in die empfängerseitige Speichervorrichtung (32) geschrieben wird.

10. Stopfbit-Synchronisationssystem nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß der Übertrager weiterhin eine Phasenvergleichsvorrichtung (24) aufweist zum Vergleich der Phasen des Schreibtaktsignals und des Lesetaktsignals, und daß die übertragerseitige Lesevorrichtung (22,26) geeignet ist zum Vergleich dieser Phasen durch Prüfen der durch die Phasenvergleichsvorrichtung (24) bestimmten Phasendifferenz.