DE3126941A1

DE3126941A1 - Eingabedaten-synchronisierungsschaltung

Info

Publication number: DE3126941A1
Application number: DE3126941A
Authority: DE
Inventors: Takatoshi Ome Tokyo Ishii; Kiyoshi Kinoshita
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-07-11
Filing date: 1981-07-08
Publication date: 1982-05-27
Also published as: US4425646A; JPS5720052A; DE3126941C2; GB2080658A; GB2080658B

Description

Registered Representatives barere ti© _ 6 _ European Patent Office

Tokyo Shibaura Denki K. K. D-8Q00 München

Kawasaki / Japan

Telex: G5298Ö2 hnkl d Telegramme: ellipsoid

1. Juli 1981 YK-55P1371-3

Eingabedaten-Synchronisierungsschaltung

Die Erfindung betrifft eine Eingabedaten-Synchronisierungsschaltung zur Verwendung als Spannungsfrequenzoszillator (VFO) bei einem Floppy-Speicherplatten-Regler oder als Eingangsdaten-Synchronisierungsschaltung bei einer Datenübertragungs-Schnittstelle.

Ein Floppy-Speicherplattenantrieb ist im Vergleich zu einer Austausch- bzw. Umspeicherplatte insofern vorteilhaft, als er billiger ist, geringere Größe besitzt, einfacher zu warten ist und einen wahlfreien Zugriff bzw. Direktzugriff erlaubt. Im Vergleich zu einem Kassetten-(magnet)band und einem Papierstreifen ist ein solcher Antrieb auch deshalb vorteilhaft, weil die Zugriffzeit um eine Stelle oder Ziffer (digit) höher und die Zuverlässigkeit der Daten größer ist. Aus diesen Gründen nahm in letzter Zeit die Zahl der eingesetzten Floppy-Speicherplattenantriebe erheblich zu, was auf dem zunehmenden Bedarf für Bürorechner, periphere Vorrich-

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tungen, Mini- bzw. Kleinrechneranlagen, Mikrorechneranlagen und dgl. beruht.

Da es in jüngster Zeit möglich wurde, einen großintegrierten Schaltkreis (LSI) spezieller Auslegung für die Steuerung der sog. Floppy-Speicherplatte bzw. flexiblen Magnetplatte zu verwenden, konnte das Gesamtsystem ganz beträchtlich vereinfacht werden. Ein Floppy-Speicherplattenantrieb des IBM-Formattyps erforderte mehr als einhundert integrierte Schaltkreise, wie mittelintegrierte Schaltkreise (MSI) und kleinintegrierte Schaltkreise (SSI). Diese verschiedenen Schaltkreise werden nun durch einen einzigen großintegrierten Schaltkreis (LSI) ersetzt, wodurch eine einfache Verbindung zwischen dem elektronischen Rechner und den Floppy-Speicherplattenantrieben (FDDs) realisiert werden konnte. Ein einziger LSI vermag dabei die Ansteuerung der Schnittstelle oder Koppelschaltung (interface) mit dem Rechner sowie die mit hoher Genauigkeit vorzunehmende Ansteuerung des Magnetkopfes (Suche), die Lese/Einschreibsteuerung, die Ansteuerung der Schnittstellen mit den Speicherplattenantrieben, die Fehlerprüfsteuerung usw. durchzuführen. Großintegrierte Schaltkreise für das normale IBM-Format sind derzeit von zahlreichen Herstellern erhältlich, ebenso wie Regler oder Steuerungen für Speichermedien in Form von doppelseitigen Floppy-Speicherplatten oder solcher doppelter Dichte. Ebenfalls auf dem Markt sind großintegrierte Schaltkreise bzw. LSIs für allgemeine Zwecke, die eine Mehrfunktionssteuerung erlauben und die so ausgelegt sind, daß sie mittels einfacher Bedingungs- oder Zustandseinstellungen die Regel- bzw. Steuerfunktionen für eine doppelseitige Floppy-Speicherplatte, das für Aufzeichnung mit doppelter Dichte erforderliche modifizierte Frequenzmodulations-Auf Zeichnungssystem, die Hinzufügung einer Regel- oder Steuerfunktion für den Floppy-Speicherantrieb usw. gewährleisten.

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Fig. 1 ist ein Blockschaltbild einer Schnittstelle 6 und ihrer peripheren Einheiten (auch als CPU/FDD-Schnittstelle bezeichnet) zwischen einem allgemeinen Haupt-Zentraleinheitssystem und Floppy-Speicherplattenantrieben (FDD) 4. Gemäß Fig. 1 ist diese CPU/FDD-Schnit ..stelle 6 mit dem Haupt-Zentraleinheits- oder -CPU-System 2 über eine CPU-Schnittstelle 8 und mit den Floppy-Antrieben 4 über eine FDD-Schnittstelle 10 verbunden. Ein FDD-Regler (FDC) 12 bildet den Hauptteil der Schnittstelle 6 zur Durchführung einer Formatverarbeitung. Das CPU-System 2 und die CPU/FDD-Schnittstelle 6 sind an eine System-Sammelschiene 14 angeschlossen, mit welcht-r auch eine Eingabe/Ausgabe-Vorrichtung 16 und ein Randomspeicher (RAM) 18 verbunden sind.

Die FDD-Schnittstelle 10 als Schnittstelle oder Koppelelektronik zwischen dem Regler 12 und den Floppy-Antrieben 4 besteht gemäß Fig. 2 im wesentlichen aus vier Teilen: einem durchstimmbaren bzw. freischwingenden Oszillator (VFO) 20, einem Wähler/Dekodierer 22, einer Verzögerungs/ Wählschaltung 24 und einem Leitungstreiber/Empfänger 26.

Der freischwingende Oszillator 20 besitzt im wesentlichen den Aufbau gemäß Fig. 3 und bildet eine Phasenregelschleife (PLL) 20, die eine Rückkopplungsschleife aus einem Phasenkomparator 28, einem Filter/Verstärker 30 und einem spannungsgesteuerten Oszillator (VCO) 32 umfaßt und welche die Beseitigung eines erheblichen Anteils an Fehlerdaten, wie Drehzahl- oder Geschwindigkeitsschwankungen des Aufzeichnungsmediums und Spitzenverschiebungen (peakshifts) in den Auslesedaten von den Floppy-Antrieben 4, erlaubt und daher als Trennschaltung zur Trennung von Taktimpulsen von den für das magnetische Aufzeichnungsmedium optimalen Impulsen benutzt wird. Ein Datentrenner 34 trennt die Datenimpulse von den Taktimpulsen nach Maß-

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gäbe eines WINDOW- bzw. FENSTER-Signals. Die aus den (im folgenden einfach als Antriebe bezeichneten) Floppy-Speicherplattenantrieben 4 ausgelesenen Impulsreihen werden nach Maßgabe eines DATENFENSTER-Signals als Daten reproduziert bzw. wiedergegeben. Die von den Antrieben 4 erhaltenen Auslesedaten werden dem freischwingenden Oszillator 20 eingegeben, dessen Ausgangssignal zu einem DATENFENSTER-Signal eines TAKTFENSTER-Signals (invertiertes Signal des DATENFENSTER-Signals) wird. Das Eingangssignal (Auslesedaten von den Antrieben 4) wird dem Oszillator 20 über den Leitungstreiber/ Empfänger 26 eingegeben. Der Oszillator 20 erzeugt ein FENSTER-Signal, das mit den Eingabedaten synchronisiert ist und mit diesen zum FD-Regler 12 ausgegeben wird. Letzterer liest die Daten nach Maßgabe des FENSTER-Signals aus, führt Verarbeitungen, wie Reihen- oder Parallelumwandlung und Wagenrücklaufzeichen- bzw. CRC-Prüfung, durch und schreibt die resultierenden Daten nach Maßgabe der Steuerung des CPU-Systems 2 in den Speicher 18 ein.

Gleichzeitig stellt im freischwingenden Oszillator 20 der Phasenkomparator 28 den Phasenunterschied und den Frequenzfehler zwischen den Eingabedaten (Auslesedaten von den Antrieben 4) und den vom spannungsgesteuerten Oszillator (VCO) 32 gelieferten Taktimpulsen fest, wobei der Filter/Verstärker 30 den Fehler in Form eines Analogsignals integriert und die integrierte Größe dem Oszillator 32 zugeliefert wird, der sodann dieses Analogsignal in ein Digitalsignal umsetzt. Die auf diese Weise erhaltene Spannung verändert die Schwingungsfrequenz des Oszillators 32 und erzeugt ein FENSTER-Signal (Grenze zwischen den Datensignalen und den Taktimpulsen) in Synchronismus mit den Eingabedaten .

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Bei einem allgemein verwendeten Magnetplattenformat sind SYNCHRONISIER- bzw. SYNC-Felder jeweils in den Anfangsteilen von KENNZEICHNUNGS- bzw. ID-Feldern enthalten. Da ein solches SYNC-FeId aus den Daten"00" besteht, enthält es nur Taktimpulse, die eine Reihe von Impulsen mit gleichen Abständen (2 με im Fall der Doppeldichte) bilden. Die Impulse interferieren daher gleichmäßig mit den benachbarten bzw. angrenzenden Impulsen, so daß keine Spitzenverschiebung herbeigeführt wird. Durch Verriegelung (Synchronisierung) mit der Ausleseimpulsreihe des SYNC-Felds kann gemäß den Fig. 4 und 5 ein mit den Eingabedaten synchronisiertes FENSTER-Signal erhalten werden. Die Fig. 4A bis 4C veranschaulichen das IBM-Format (FDD-Aufzeichnungsformat) und das Ausgangssignal des freischwingenden Oszillators. Die Fig. 5A bis 5C veranschaulichen die Art und Weise, auf welche das Oszillator-Ausgangssignal synchronisiert wird, d.h. die Art und Weise, auf welche dieses Ausgangssignal sequentiell auf die Datenleseimpulse folgt und synchronisiert wird (der Datenleseimpuls, d.h. das Takt-Bit, koinzidiert mit dem Zentrum des Fensters).

Bei einem solchen herkömmlichen freischwingenden Oszillator erfordert der spannungsgesteuerte Oszillator 32 zahlreiche Einzelteile, wie Widerstände und Kondensatoren, sowie eine hohe Präzision.

Außerdem muß nach der Montage zum Enderzeugnis jede Anordnung auf Schwingungsfrequenz, Zeit (Steuer)impulsbreite usw. eingestellt bzw. justiert werden. Weiterhin geht der derzeitige Trend in Richtung einer Zunahme der Zahl von Aufzeichnungsmedien in Form von Floppy-Speicherplatten bzw. flexiblen Magnetplatten, wie Floppy-Speicherplatten doppelter Dichte, Minifloppy-Speicherplatten,

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Doppeldichte-Minifloppy-Speicherplatten und dgl. Dieser bisherige freischwingende Oszillator ist daher insofern unvorteilhaft, als er nicht ohne weiteres an diese Vielfalt von Anwendungsfällen anpaßbar ist und für unterschiedliche Arten von Floppy-Speicherscheiben Änderungen an Elementen und Schaltkonstanten erfordert.

Aufgabe der Erfindung ist damit insbesondere die Ausschaltung der vorstehend geschilderten Mangel des Standes der Technik durch Schaffung einer Eingabedaten-Synchronisierungsschaltung, die ohne Einstellungen oder Justierungen ohne weiteres an eine Vielzahl verschiedener Magnetplattenantriebe (drives) anpaßbar ist und nur eine kleine Zahl von (Bau-)Teilen benötigt.

Diese Aufgabe wird bei einer Eingabedaten-Synchronisierungsschaltung zur Feststellung von Phasenunterschieden und Frequenzfehlern zwischen den Eingabedaten und den von einem Takt(signal)generator erzeugten Taktsignalen zwecks Lieferung von mit den Eingabedaten synchronisierten FENSTER-Signalen erfindungsgemäß gelöst durch

A) einen Takt(signal)generator,

B) eine Synchronsteuerzählereinheit zur Abnahme einer Anfangsgröße, zum Zählen bei jedesmaliger Lieferung eines Taktsignals vom Taktgenerator, zur Ausgabe von Steuersignalen, welche den Phasenstatus oder -zustand während der augenblicklichen Dateneingabe sowie den Phasenstatus während der vorhergehenden Dateneingabe repräsentieren, und zur Abgabe von mit den Eingabedaten synchronen FENSTER-Signalen, und

C) eine Korrekturschaltung, welcher die Steuersignale von der Synchronsteuerzählereinheit zugeliefert werden und die eine Korrekturgröße als Anfangsgröße für die Synchronsteuerzählereinheit abgibt, so daß letztere das FENSTER-Signal in Synchronismus mit den Eingabe-

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daten nahezu in der Mitte der Impulsbreite des FENSTER-Signals liefert, wobei die Anfangsgröße von der Korrekturschaltung zur Synchronsteuerzählereinheit geliefert wird, welche die Steuersignale zur Korrekturschaltung ausgibt.

Die erfindungsgeraäße Eingabedaten-Synchronisierungsschaltung kann als freischwingender Oszillator (VFO) einer Floppy-Speicherplattenschnittstelle, als Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle o.dgl. benutzt werden. Insbesondere dann, wenn diese Schaltung als freischwingender Oszillator benutzt wird, benötigt sie eine kleinere Zahl von Einzelteilen, wie Widerstände und Kondensatoren, als ein analoger freischwingender Oszillator, wobei sie einfach als großintegrierter Schaltkreis bzw. LSI auszubilden ist, weil sie eine Digitalschaltung darstellt. Die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung erfordert weiterhin keine Einstellung der Zeitsteuerwellenform der Schwingungsfrequenz nach dem Zusammenbau, so daß die Zahl der Fertigungsschritte entsprechend verringert wird. Durch einfaches Umschalten der Frequenz der Taktsignale können verschiedene Arten von Floppy-Plattendateien verwendet werden. Da für die Zählerkorrekturdaten ein Festwertspeicher (ROM) verwendet wird, läßt sich eine Zähler-Feinkorrektur durchführen, wodurch die Präzision der Synchronisation verbessert wird. Durch die Anwendung eines Rotationskorrekturregisters werden die durch Rotationsfehler der Floppy-Speicherplattenantriebsvorrichtungen hervorgerufenen ungünstigen Einflüsse vermindert.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines Beispiels für die Verbindung zwischen einem Rechner und einem Floppyplattenregel-LSI nach dem Stand der Technik,

Fig. 2 ein Blockschaltbild zur Darstellung der Innenkonfiguration einer Floppy-Speicherplattenantriebs- bzw. FDD-Schnittstelle bei der Anordnung nach Fig. 1,

Fig. 3 ein Blockschaltbild des allgemeinen Aufbaus eines freischwingenden Oszillators nach Fig. 2,

Fig. 4A bis 4C das Aufzeichnungsformat einer Floppy-Speicherplatte und der Signale des freischwingenden Oszillators bei der bisherigen Anordnung, wobei Fig. 4A das IBM-Format für die Aufzeichnung in Floppy-Speicherplattenantrieben, Fig. 4B die Ausgangssignalwellenform des freischwingenden Oszillators bei erreichter Synchronisierung und Fig. 4C die aus den Floppy-Speicherplattenantrieben ausgelesenen Datenimpulssignale veranschaulichen,

Fig. 5A bis 5C die Synchronisierung der Ausgangssignale des freischwingenden Oszillators, wobei Fig. 5A das SYNC-FeId, Fig. 5B die aus den Floppy-Speicherplattenantrieben ausgelesenen Datenimpulssignale und Fig. 5C die Ausgangssignale des freischwingenden Oszillators zeigen,

Fig. 6 ein logisches Schaltbild eines Synchronsteuerzählers und seiner Korrekturschaltung gemäß einer Ausführungsform der Erfindung,

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Fig. 7 ein logisches Schaltbild einer Schaltung zur Erzeugung von Zeit(Steuer)impulsen zur Eingabe in den Synchronsteuerzähler und die Korrekturschaltung nach Fig. 6,

Fig. 8 ein logisches Schaltbild einer Schaltung zur Lieferung von Schalttaktsignalen, die je nach der Art des Floppy-Speicherplattenmediums verwendet werden, bei der Ausführungsform nach Fig. 6,

Fig. 9A bis 9D graphische Darstellungen des Arbeitsprinzips der Erfindung, wobei Fig. 9A eine Zählgröße des Synchronsteuerzählers, Fig. 9B die FENSTER-Signalwellenform, Fig. 9C die Eingabedaten wellenform und Fig. 9D die Ausgabedatenwellenform veranschaulichen,

Fig. 1OA bis 1OJ Zeitsteuerdiagrainme zur Durchführung der grundsätzlichen Operationen des Synchronsteuer Zählers und einer Dekodierlogik nach Fig. 6, wobei Fig. 1OA die dem Synchronsteuerzähler eingegebenen Taktsignale ($MCLK1), Fig. 1OB bis 1OE die Ausgangsgrößen von vier Bitausgängen des Synchronsteuerzählers, Fig. 10F die Zählgröße des Synchronsteuerzählers und Fig. 10G bis 10J die Ausgangssignale der Dekodierlogik bei der Ausführungsform nach Fig. 6 veranschaulichen, während die Fig. 1OG bis 101 der Logikschaltung nach Fig. 7 zugeführte Zeit(Steuer)signale und Fig. 10J das FENSTER-Signal darstellen,

Fig. 1 1A bis 11L Zeitsteuerdiagrainme zur Darstellung der Arbeitsweise der Schaltung nach Fig. 6 und 8, wobei Fig. 11A die Zählgröße des Synchron-

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Steuerzählers, Fig. 11B die Eingabedaten, Fig. 11C die $SET10-Signale, Fig. 11D die DAFG11-Signale, Fig. 11E die Signale CT18, Fig. 11F die Signale $SET 20, Fig. 11G die Signale DAFG21, Fig. 11H die Signale CTF1, Fig. 111 die Signale CTFEB1, Fig. 11J die Signale $SET30, Fig. 11K die Signale CTDF1 und Fig. 11L die Ausgangs- bzw. Ausgabedaten veranschaulichen,

Fig. 12A bis 12L der Fig. 11 ähnelnde Zeitsteuerdiagramme zur Darstellung der Arbeitsweise einer anderen Ausführungsform der Erfindung, wobei Fig. 12A die Zählgröße des Synchronsteuerzählers, Fig. 12B die Signale $SET10, Fig. 12C die Signale $SET20, Fig. 12D die Signale $SET30, Fig. 12E die Signale CTDF1, Fig. 12F die Ausgabedaten, Fig. 12G die Zählerregister-Ausgangssignale (CRO1, CR11), Fig. 12H die Zählerregister-Ausgangssignale (CR21, CR31), Fig. 121 Einstellregister-Ausgangssignale (AR01 - AR31), Fig. 12J die RC-Register-Ausgangssignale (RC01 - RC31), Fig. 12K die Signale SCRY1 und Fig. 12L Parameter-Festwertspeicher-Ausgangssignale (PAO1 PA31) veranschaulichen,

Fig. 13 und 14 die Inhalte der Parameter-Festwertspeicher, d.h. die Korrekturdaten für den Synchronsteuerzähler und die Korrekturdaten für RC-Register und Synchronsteuerzähler,

Fig. 15A und 15B graphische Darstellungen zur Verdeutlichung, an welchen Teilen des Datenfensters die Dateneingabeimpulse während der Eingabe der augenblicklichen Daten (n) und der Eingabe der unmittelbar vorhergehenden Daten (n-1) synchronisiert werden, und

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Fig. 16A und 16B sowie Fig. 17A bis 1 7C Zeitsteuerdiagramme zur Verdeutlichung der Arbeitsweise (Synchronisierung der empfangenen Taktsignale nach Maßgabe der Eingabedaten) bei einer Ausführungsform, bei der die Erfindung auf eine Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle angewandt ist, wobei Fig. 16A ein Zeitsteuerdiagramm für das Aufzeichnungsformat in den Floppy-Speicherplattenantrieben (FDDs), Fig. 16B ein Zeitsteuerdiagramm von Lesebetriebsartsignalen, Fig. 17A ein Zeitsteuerdiagramm für EingabediLan, Fig. 17B ein Zeitsteuerdiagramm für Signale $SET1O und Fig. 17C ein Zeitsteuerdiagramm für Signale CT31 zeigen.

Die Fig. 1 bis 5 sind eingangs bereits erläutert worden.

Die Fig. 6 bis 8 sind Blockschaltbilder einer Ausführungsform der erfindungsgemäßen Dateneingabe-Synchronisierungsschaltung.

Gemäß Fig. 6 ist. ein Vierbit-Synchronsteuerzähler 36 vorgesehen, dessen Zählgröße bzw. Zählstand zur Synchronisierung mit den Eingabedaten variabel ist. Im Synchronsteuerzähler 36 ist eine Anfangsgröße (Variable) von einem noch näher zu beschreibenden Parameter-Festwertspeicher 38 gesetzt, um eine vorbestimmte Zählung bei jedesmaliger Eingabe eines eines Taktsignals durchzuführen. An eine Taktklemme CLK dieses Synchronsteuerzählers 36 werden Treiber- oder Ansteuer-Taktsignale $MCLK1 zur Ansteuerung der Schaltung angelegt, während an seine Ladeklemme LD noch zu beschreibende Zählerkorrektur-Zeit(steuer)signale $SET 30 angelegt werden. Vom Synchronsteuerzähler 36 erhaltene Vierbit-Signale CTO1 - CT31 werden einer noch zu beschreibenden

Dekodierlogik 52 eingespeist, wobei die beiden signifikantesten Bits CT21 und CT31 auch einem ebenfalls noch zu beschreibenden 4-Bit-Zählregister 4 0 eingegeben werden, dessen Ausgang in ein Justier- oder Einstellregister 42 verriegelt (latched) ist; die beiden signifikantesten Bits CR01 und CR11 dieses Ausgangs(signals) werden auch an die Eingangsklemme des Zählregisters 40 rückgekoppelt, wo sie um zwei Bits verschoben und wieder eingegeben werden. Dies geschieht, um die beiden betreffenden signifikantesten Bist des Synchronsteuerzählers 36 zum Zeitpunkt der Dateneingabe und zum Zeitpunkt der Eingabe der unmittelbar vorhergehenden Daten zu halten (for holding). Einer Taktklemme CK dieses Zählregisters 4 0 werden noch zu erläuternde $SET1O-Signale aufgeprägt. Das einen Vierbitaufbau besitzende Einstellregister 42 nimmt die Ausgangssignale CRO1 - CR31 vom Zählregister 40 ab und hält (speichert) seinen Inhalt, bis die Inhalte des Synchronsteuerzählers 36 entsprechend den Inhalten des Zählregisters 40 korrigiert werden. An eine Taktklemme CK des Einstellregisters 42 werden noch zu erläuternde Signale $SET20 angelegt. Das Ausgangssignal des Einstellregisters 42 wird zum Parameter-Festwertspeicher 38 geliefert, der eine Anfangsgröße (Zählgrößen-Korrekturwert oder -größe) im Synchronsteuerzähler 36 setzt. Vier.bit-Ausgangssignale PA01 PA31 des Parameter-Festwertspeichers 38 werden dem Synchronsteuerzähler 36 zugeliefert; das signifikanteste Bit PA31 wird dabei auch einem noch zu beschreibenden Synchronzähler 44 zugeliefert, während die restlichen drei Bits PA01-PA21 auch einem ebenfalls noch zu beschreibenden RC- bzw. Rotationskorrektur-Register 46 eingegeben werden. Das RC-Register 46 ist ein 3-Bit-Register zum Korrigieren eines Rotationsfehlers, welches den Rotationsfehler der Floppy-Speicherplatten-Antriebe 4 aus den Eingabedaten berechnet und die erhaltenen oder ermittelten Daten hält (speichert).

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Eine Taktklemme CK des RC-Registers 46 wird mit den Ausgabedaten vom FD-Regler 12 gespeist, während seine Löschoder Frei-Klemme CLR mit einem vom FD-Regler 12 erhaltenen Lesebetriebsart-Signal RDMD1 gespeist wird. Drei— bit-Ausgangssignale RC01 - RC21 des RC-Registers 45 werden als Teil der Adresse dem Parameter-Festwertspeicher 38 zugeführt. Der Synchronzähler 44 ist ein Vierbit-Synchronzähler zur Bestimmung, ob nach der Initialisierung der Dateneingabe Synchronisierung erreicht worden ist oder nicht· Die Eingangsklemme des Synchronzählers 44 ist für alle Bits an Masse gelegt, und seine Taktkleimae CK wird mit den Ausgabedaten vom FD-Regler 12 gespeist, während seiner Ladeklemme LD das signifikanteste Bit-Ausgangssignal PA31 des Parameter-Festwertspeichers 38 und seiner Frei-Klemme CLR das vom FD-Regler 12 erhaltene Lesebetriebsartsignal RDMD1 zugeführt werden. Ein Ausgangssignal SCRY1 des Synchronzählers 44 wird zu einem Teil der Adresse für den Parameter-Festwertspeicher 38 und wird auch über einen Umsetzer 48 einer Eingangsklemme eines UND-Glieds 50 aufgeprägt. Das signifikanteste Bit-Ausgangssignal PA31 dieses Festwertspeichers 38 wird an die andere Eingangsklemroe des UND-Glieds 50 angelegt. Ein UND-Ausgangssignal wird einer Freigabeklemme E des Synchronzählers 4 4 zugeliefert. Die Dekodierlogik 52 nimmt die vom Synchronsteuerzähler 36 gelieferten Signale CT01 - CT31 ab und gibt Signale CT81, CTF1, CTDF1 zusammen mit einem ABTAST-FENSTER-Signal entsprechend den jeweiligen Zählpositionen ab. Diese Signale werden später noch näher erläutert werden.

Gemäß Fig. 7 greifen D-Typ-Flip-Flops 54 und 56 Eingabedaten ab und erzeugen Signale $SET1O. An eine Eingangsklemme D des Flip-Flops 54 werden die Eingabedaten von den FD-Antrieben 4 angelegt, während einer Taktklemme CK die Treiber-Taktsignale $MCLK1 aufgeprägt werden, die auch

einer Taktkleinitie CK des Flip-Flps 56 aufgeprägt werden. Eine Frei-Klemme CLR des Flip-Flops 54 wird mit dem vom FD-Regler 12 erhaltenen Lesebetriebsartsignal RDMD1 beschickt. Ein Q-Ausgangssignal des Flip-Flops 54 wird an eine Eingangsklemme D des Flip-Flops 56 sowie an eine Eingangsklemme eines NAND-Glieds 58 angelegt. Ein Q-Ausgangssignal des Flip-Flops 56 wird der anderen Eingangsklemme des NAND-Glieds 58 zugeliefert. D-Typ-Flip-Flops 60 und 62 sind Datenkennzeichen-Flip-Flops zum Halten der Eingabedaten als Kennzeichen (flags). Einer Eingangsklemme D des Datenkennzeichen-Flip-Flops 60 werden die vom NAND-Glied 58 ausgegebenen $SET1O-Signale über einen Umsetzer 64 aufgeprägt. Einer Taktklemme CK dieses Flip-Flops 60 werden diese $SET1O-Signale über ein UND-Glied 66 zugeführt. Noch zu erläuternde Signale $SET20 werden der anderen Eingangsklemme des UND-Glieds 66 zugeführt. Das Ausgangssignal des Datenkennzeichen-Flip-Flops 60 wird in Form von Zeitsignalen DFAG11 ausgegeben, die einer Eingangsklemme eines NAND-Glieds 68 zugeliefert werden. Ein von der Dekodierlogik 52 erhaltenes Signal CT81 wird an die andere Eingangsklemme des NAND-Glieds 68 angelegt, dessen Ausgangssignal zu Zeit(Steuer)Signalen $SET20 wird, die über einen Umsetzer 70 einer Eingangsklemme D des Datenkennzeichen-Flip-Flops 62 aufgeprägt werden, dessen Taktklemme CK mit einem UND-Ausgangssignal (Ausgangssignal von einem UND-Glied 72) der $SET20-Signale und der noch zu erläuternden $SET30-Signale beschickt wird. Ein Q-Ausgangssignal dieses Flip-Flops 62 wird in Form von Zeitsignalen DAFG21 zu einer Eingangsklemme eines UND-Glieds 74 geliefert, 'dessen andere Eingangsklemme mit den von der Dekodierlogik gelieferten Signalen CTDF1 beschickt wird, während das Ausgangssignal dieses Flip-Flops 74 dem FD-Regler 12 zugeführt wird.

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Ein D-Typ-Flip-Flop 76 sperrt oder verhindert (inhibits) die kontinuierliche Abgabe von Zeitsignalen $SET30 in Abhängigkeit von den von der Dekodierlogik 52 gelieferten Signalen CTF1. An eine Eingangsklemme D des Flip-Flops 76 werden die von der Dekodierlogik 52 abgegebenen Signale CT81 angelegt. Die Signale CTF1 werden einer Eingangsklemme eines UND-Glieds 82 über einen Umsetzer 78 zugeführt, während an seine andere Eingangsklemme die Signale CT81 über einen Umsetzer 80 angelegt werden. Das Ausgangssignal des UND-Glieds 82 wird an eine Taktklemme CK des Flip-Flops 76 angelegt. Das Q-Ausgangssignal des Flip-Flops 76, in Form ^o η 'Zeitsignalen CTFEB1, wird einer Eingangsklemme eines NAND-Glieds 84 aufgeprägt. Die Signale CTF1 werden an die andere Eingangsklemme des NAND-Glieds 84 angelegt, dessen Ausgangssignal· zu den Signalen $SET30 wird.

Fig. 8 ist ein logisches Schaltbild einer Schaltung zum Umschalten der zu verwendenden Taktsignale entsprechend der Art des (jeweils) verwendeten Floppy-Speicherplattenmediums. Ein Grundtaktgenerator 86 gibt Schwing-(ungs)frequenzsignale von 16 MHz ab, die durch D-Typ-Flip-Flops 88 und 90 zu Signalen von 8 MHz und 4 MHz geteilt werden. Die 16 MHz-Ausgangsfrequenzsignale des genannten Generators 86 werden einer Taktklemme CK des Flip-Flops 88 sowie der einen Eingangsklemme eines UND-Glieds 92 zugeführt. Ein Ausgangssignal des Flip-Flops in Form von Frequenzsignalen $8M1 von 8 MHz wird einer Taktklemme CK des Flip-Flops 90 der letzten (latter) Stufe sowie einer Eingangsklemme eines UND-Glieds 94 zugeführt. Schwingfrequenzsignale $4M1 von 4 MHz als Q-Ausgangssignale des Flip-Flops 90 werden an die eine Eingangsklemme eines UND-Glieds 96 angelegt. Q-Ausgangssignale der Flip-Flops 88 und 90 werden an die jeweiligen Eingangsklemmen D dieser Flip-Flops angelegt. Die

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anderen Eingangsklemmen von Flip-Flops 92, 94 bzw. 96 werden vom FD-Regler 12 mit einem Signal D, das angibt, daß das Aufzeichnungsmedium von der normalen Doppeldichte (8 Zoll bzw. 203,2 mm Durchmesser) ist, mit einem Signal S oder MINI-D zur Angabe, daß das Aufzeichnungsmedium von der normalen Einfachdichte bzw. der Mini-Doppeldichte (5 Zoll bzw. 127 mm Durchmesser) ist, und einem Signal MINI-S für ein Aufzeichnungsmedium der Mini-Einfachdichte beschickt. Die jeweiligen Ausgangssignale der UND-Glieder 92, 94 und 96 werden einem ODER-Glied 98 zugeführt, welches eines dieser Signale wählt und Takt-Ausgangssignale $MCLK1 zur Taktklemme CK des Synchronsteuerzählers 36 sowie zur Taktklemme CK des Flip-Flops 54 liefert.

Die Fig. 9A bis 9D verdeutlichen das Arbeitsprinzip der erfindungsgemäßen Schaltung. Dabei zeigen Fig. 9A die Zählgröße des Synchronsteuerzählers, Fig. 9B die Wellenform des FENSTER-Signals, Fig. 9C die Wellenform der Eingabedaten und Fig. 9D die Wellenform der Ausgabedaten. In Fig. 9a stellen der Bereich "8 —■» 9 —* ... —» 7" den Bereich für die Abnahme der Eingabedaten und der anschließende Bereich "8 —*> . . . —* 7" den Bereich für Datenausgabe dar. Bei dieser Ausführungsform wird die Impulsbreite des FENSTER-Signals in vier Bereiche unterteilt; es sei angenommen, daß die Eingabedaten innerhalb der beiden mittleren dieser vier unterteilten Bereiche liegen. Deshalb wird die Zählgröße des Synchronsteuerzählers 36 korrigiert, um die Eingabedaten mit der Zählgröße des Synchronsteuerzählers 36 zu synchronisieren, damit die Eingabedaten ständig in dieser Position gehalten werden können. Wenn die Eingabedaten von der zentralen Position zur Seite LANGSAM verschoben werden, wird die Zählgröße (count value) am Zählerkorrekturpunkt ent-

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sprechend "E —» F ~* E —> F —> O —> 1 ? ..." korrigiert, so daß sich die nächste Dateneinheit der Mitte der Impulsbreite nähern kann. Wenn dagegen die Eingabedateneinheit zur Seite SCHNELL verschoben wird, wird die Zählgröße am Zählerkorrekturpunkt entsprechend "E —> F —> 1 —=? 2 —y- ..." korrigiert, so daß die nächste Eingabedateneinheit an die Mitte der Impulsbreite herangezogen werden kann.

Die Fig. 1OA bis 10J sind Zeit (steuer)diagramme zur Veranschaulichung der grundsätzlichen Operationen des Synchronsteuerzählers 36 und der Dekodierlogik 52, wobei die einzelnen Figuren Zeitsteuerdiagramme für die eingangs beschriebenen Einzelheiten darstellen.

Die Fig. 11A bis 11L sind Zeitsteuerdiagramme zur Erläuterung der Arbeitsweise der Ausführungsform nach Fig. 6 und 8, wobei die einzelnen Figuren jeweils Zeitsteuerdiagramme für die eingangs beschriebenen Einzelheiten darstellen.

Die Fig. 12A bis 12L sind Zeitsteuerdiagramme zur Erläuterung der Arbeitsweise der erfindungsgemäßen Schaltung entsprechend den Fig. 11A bis 11L mit jeweils der eingangs angegebenen Bedeutung.

Im folgenden ist die Arbeitsweise der erfindungsgemäßen Eingabedaten-Synchronisierungsschaltung im einzelnen erläutert. Zunächst ist ein Generator zur Erzeugung von Taktsignalen ($MCLK1) für die Ansteuerung der erfindungsgemäßen Schaltung anhand von Fig. 8 beschrieben. Das Aufzeichnungsformat und die Dichte der Floppy-Speicherplatten bzw. FD-Antriebe (FDDs) ändern sich je nach dem verwendeten (Aufzeichnungs-)Medium. Entsprechend diesen Änderungen muß auch die Arbeitsweise der erfindungsge-

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mäßen Schaltung geändert werden. Diese Änderung der Arbeitsweise erfolgt durch Umschalten (switching) der Frequenz der Taktsignale ^MCLKI). Die Grundfrequenz von 16 MHz der Grund-Taktsignale vom Grundtaktsignal-Generator 86 wird durch die Flip-Flops 88 und 90 zu Taktfrequenzen von 8 MHz ($8M1) bzw. 4 MHz ($4M1) geteilt. Im Fall der normalen Doppeldichte-Floppyplatten (standard double density floppy disk) werden somit die Taktsignale von 16 MHz als Taktsignale ($MCLK1) gewählt.

Die grundsätzliche (basic) Arbeitsweise des Synchronsteuerzählers 36 und der Dekodierlogik 52 ist im folgenden anhand von Fig. 10A bis 10J erläutert. An den Vorderflanken der Taktsignale $MCLK1 gemäß Fig. 1 wird der (Zählstand des) Synchronsteuerzählers 36 erhöht, so daß die jeweiligen Signale CTO1, CT11, CT21 und CT31 gemäß den Fig. 1OB bis 10E abgegeben werden. Der Inhalt des Synchronsteuerzählers 36 ist im folgenden als "Zählgröße" bezeichnet und läßt sich als "0-1-2 ... E-F" ausdrücken. Am Zählerkorrekturpunkt werden die Signale $SET30 der Ladeklemme LD des Synchronsteuerzählers 36 zugeführt, und die Ausgangssignale PA31, PA21, PA11 und PA01 des Parameter-Festwertspeichers 38 werden in den Synchronsteuerzähler 36 geladen, um dabei die Anfangsgröße zu setzen. Die Ausgangssignale CTO1, CT11, CT21 und CT31 des Synchronsteuerzählers 36 werden der Dekodierlogik 52 zugeliefert, um durch diese dekodiert zu werden. Folglich gibt die Dekodierlogik 52 die FENSTER-Signale entsprechend den jeweiligen Zählgrößen ab, und sie liefert auch die Signale CT81 zum NAND-Glied 68 (Fig. 7), die Signale CTF1 zum Umsetzer und zum NAND-Glied 84 sowie die Signale CTDF1 zum UND-Glied 74.

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Im folgenden ist die Arbeitsweise der Ausführungsform nach Fig. 6 und 7 anhand der Zeitsteuerdiagramme gemäß den Fig. 11 und 12 beschrieben.

Bei Dateneingabe liefern die Flip-Flops 54 und 5 6 sowie das NAND-Glied 58 gemäß Fig. 7 die Signale $S£T10. Diese Signale setzen das Datenkennzeichen-Flip-Flop 60, und sie werden der Klemme CK des Zählregisters 40 zugeführt. Als Ergebnis werden die beiden signifikantesten Bits (CT31, CT21) des Ausgangssignals des Synchronsteuerzählers 36 in den beiden weniger signifikanten Bits (CR01 , CR11) des Zählregisters 40 gesetz-t-. Gleichzeitig werden die Ausgangssignale CT31 und CT21 des Synchronsteuer.zähler 36_# die in den beiden weniger signifikanten Bits (CR01, CR11) des Zählregisters 40 gesetzt sind, bei der unmittelbar vorhergehenden Dateneingabe zu den beiden signifikantesten Bits (CR31, CR21) des Zählregisters verschoben.

Wenn bei dieser Ausführungsform die Zählgröße des Synchronsteuer Zählers 36 gemäß Fig. 11A zu "8" wird, gibt die Dekodierlogik 52 die Signale CT81 gemäß Fig. 11E ab. Diese Signale CT81 werden an die eine Eingangsklemme des NAND-Glieds 68 (Fig. 7) angelegt, dessen anderer Eingangsklemme die Signale DAFG11 (Fig. 11D) als das Ausgangssignal Q des Datenkennzeichen-Flip-Flops 60 zugeführt werden, um die NAND-Funktion durchzuführen, so daß die Signale $SET20 gemäß Fig. 11F erzeugt werden. Letztere werden dem Datenkennzeichen-Flip-Flop 62 zugeliefert, woraufhin an dessen Q-Ausgang die Signale DAFG21 erhalten werden. Letztere werden gleichzeitig über das UND-Glied 66 dem Flip-Flop 60 zu dessen Rückstellung zugeführt. Gemäß den Fig. 12G und 12H wird weiterhin der Inhalt des Zählregisters 40 zum Einstellregister 42 übertragen, und das Zählregister 40 wird für die nächste Dateneingabe vorbereitet.

Wenn gemäß Fig. 11A die Zählgrößen (Zählstände) des Synchronsteuerzählers 36 zu "D", "E" und "F" werden, werden gemäß Fig. 11K die Zeit(Steuer)signale CTDF1 von der Dekodierlogik 52 abgegeben. Ein logisches Produkt (UND) des Signals CTDF1 mit dem Signal DAFG21 (Fig. 11G) - das Ausgangssignal Q des Flip-Flops 62 - wird am UND-Glied 74 (Fig. 7) erhalten, und die Ausgabedaten gemäß Fig. 11L werden vorbereitet oder bereitgestellt (prepared). Wenn die Zählgröße des Synchronsteuersählers 36 gemäß Fig. 11A zu "F" wird, wird gemäß Fig. 11H das Signal CTF1 von der Dekodierlogik 52 abgegeben. Ein invertiertes logisches Produkt (NAND) des Signals CTFI mit dem Signal CTFEB1 (Fig. 111) - das Q-Ausgangssignal des Flip-Flops 76 - wird am NAND-Glied 84 geliefert, und das Zählerkorrektursignal $SET30 gemäß Fig. 11J wird erhalten. Das Flip-Flop 76 wird durch das von der Dekodierlogik 52 gelieferte Zeitsignal CT81 gesetzt und das auf ähnliche Weise von der Dekodierlogik 52 gelieferte Signal CTF1 rückgestellt (Fig. 11E, 11H und 111). Wenn demzufolge die Zählerkorrektur gemäß Fig. 11 gleich "...D —τ E -** F -^? E —9¹ F —9· 0 —* 1 —r ..." ist, wird das Signal $SET30 nur beim ersten CTF1-Signal erzeugt (vgl. hintere (latter) Teile von Fig. 11H bis 11J). Durch das Zählerkorrektur-Zeitsignal $SET30 werden die Ausgangssignale PA31, PA21, PA11 und PA01 des Parameter-Festwertspeichers 38 in den Synchronsteuerzähler 3 6 geladen. Danach wird die Korrektur wiederholt, bis die Eingabe ausreichend nahe an der Mitte des FENSTER-Signals liegt.

Im folgenden ist die Arbeitsweise des Rotationskorrektur- bzw. RC-Registers 46 beschrieben, das die Dreibit-Rotationskorrekturdaten hält. Der Synchronsteuerzähler 36 arbeitet als 4-Bit-Hexadezimalzähler zum Korrigieren der Zählgröße nach Maßgabe der Eingabedaten, um dadurch die Synchronisierung herzustellen. Wenn jedoch

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die Geschwindigkeit der Eingabedaten infolge eines Drehzahlfehlers o.dgl. des Motors des FD-Antriebs 4 vom Bezugswert abweicht, läßt sich eine Synchronisierung durch Korrektur an jedem Punkt schwierig erreichen. Insbesondere im ungünstigsten Fall einer Aufzeichnmg mit doppelter Dichte (double density recording) wird nur ein Datenimpuls für vier Zyklen oder Perioden des FENSTER-Signals eingegeben, und die Spitzenverschiebung (peak-shift) ist groß, so daß sich Asynchronismus ergibt. Als Gegenmaßnahme für dieses Problem werden die Abweichungen der Eingabedaten von der Bezugsgröße, d.h. die Abweichungen zu den Seiten SCHNELL und LANGSAM gegenüber der Hexadezimalzählzeit, gemäß Fig. 9A im RC-Register 46 gesetzt. Wenn die Eingabedaten(einheit) um 1/16 Zählung zur Seite SCHNELL verschoben sind (ist), wird +1 (001) gesetzt, während bei einer Verschiebung von 2/16 Zählung zur Seite SCHNELL +2 (002) gesetzt wird. Bei einer Verschiebung der Eingabedaten um 1/16 Zählung zur Seite bzw. in Richtung LANGSAM wird -1 (1111 als Komplement von 2) gesetzt, während bei einer Verschiebung um 2/16 Zählung in derselben Richtung -2 (110 als Komplement von 2) gesetzt wird. Zur Bereitstellung der Zählkorrekturdaten werden die Größen entsprechend dem Inhalt des RC-Registers 46 als Bezugsgröße bestimmt. Die Dateneinsetzung in das RC-Register 46 erfolgt durch die Vorderflanken der drei weniger signifikanten Bits PA21, PA11 und PAO1 des Parameter-Festwertspeichers 38 gemäß Fig. 12J und 12L.

Wie erwähnt, ist der Synchronzähler 44 ein Vierbit-Hexadezimalzähler zur Anzeige, ob die Eingabedaten mit dem Inhalt des Synchronsteuerzählers 36 synchronisiert sind oder nicht. Vor der Dateneingabe ist der Inhalt des Synchronzählers 44 gleich "0", und das an seinem Ausgang

abgegebene Signal SCRY1 besitzt den IC-Pegel NIEDRIG (unter Schwellenwertpegel). Bei Einleitung der Dateneingabe und bei Dateneingabe in den SCHNELL-O- oder LÄNGSAM-0-Bereich nahe dem FENSTER-Signal an der Mitte zählt der Synchronzähler 44 hoch. Wenn die Eingabedaten zu dem gegenüber dem Abtastpunkt in der Mitte stark verschobenen Bereich SCHNELL-1 oder LANGSAM-1 verschoben werden, wird "0" geladen, und der Zähler wird anschließend freigemacht. Wenn dann die Zählgröße des Zählers 44 gleich 16 wird, geht das Signal SCRY1 auf den IC-Pegel HOCH (über dem Schwellenwertpegel) über (vgl. Fig. 12K), und das anschließende Hochzählen wird unterdrückt; hierdurch wird angezeigt, daß die Eingabedaten(einheit) mit dem Inhalt des Synchronsteuerzählers 36 synchronisiert worden sind (ist).

Die beschriebene Arbeitsweise findet im allgemeinen während der Eingabe von SYNC-Kodedaten (Fig. 4A) des FDD-Aufzeichnungsformats statt. Wenn das Signal SCRY1 den IC-Pegel NIEDRIG besitzt (im folgenden als SYNC NOT ENTER-(= Synchron-Nicht-Eingabe-)Betriebsart bezeichnet), erhöht der Parameter-Festwertspeicher 38 die Zählkorrekturgröße,, um die Eingabedaten schnell an das FENSTER-Signal in der Mitte heranzuziehen. Wenn das Signal SCRY1 den IC-Peg'el HOCH besitzt (im folgenden als SYNC ENTER-(= Synchron-Eingabe-)Betriebsart bezeichnet), verkleinert der Festwertspeicher 38 die Korrekturgröße. Der Synchronzähler 44 wird freigemacht, wenn das Signal PA31 als Ausgangssignal des Parameter-Festwertspeichers 38 an der Vorderflanke des Ausgabedatensignals den niedrigen logischen Pegel besitzt, während er hochzählt, wenn das Signal PA31 den hohen logischen Pegel besitzt, wie im Fall des RC-Registers 46.

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Nachstehend ist der Inhalt des Parameter-Festwertspeichers 38 beschrieben. Die Tabelle gemäß Fig. 13 zeigt die Korrekturdaten für den Synchronsteuerzähler 36, während die Tabelle gemäß Fig. 14 die Korrekturdaten für das RC-Register 46 und den Synchronzähler 44 ζ...igt. Wenn das von der Dekodierlogik 52 gelieferte Zeitsignal CTDF1 den hohen IC-Pegel besitzt, liefert der Parameter-Festwertspeicher 38 die Daten gemäß Fig. 13. Besitzt das Signal CTDF1 den niedrigen IC-Pegel, so werden vom Festwertspeicher 38 die Daten gemäß Fig. 14 erhalten. Der Inhalt dieses Festwertspeichers 38 wird entsprechend den nachstehend angegebenen Bedingungen gesetzt:

1. Die Zählerkorrekturgröße wird beim Vorhandensein von Ausgabedaten erhöht und beim Fehlen von Ausgabedaten verkleinert.

2. Einstellregister

Im Einstellregister 42 werden die beiden (oberen) signifikantesten Bits (CT31, CT21) des Synchronsteuerzählers 36 bei Eingabe der augenblicklichen Daten (n) und der unmittelbar vorhergehenden Daten (n-1) gehalten, welche den Beziehungen gemäß Fig. 15A und 15B sowie Tabelle 1 entsprechen. Gemäß diesen Figuren erfolgt im Fall von F1, da hierbei eine große Verschiebung von der Mitte (Markierung A. ) vorliegt, eine Korrektur eines großen Inkrements. Im Fall von FO erfolgt eine Korrektur eines kleinen Inkrements. Im Fall von S1 erfolgt eine Korrektur mit großem Inkrement, während im Fall von fO bzw. SO eine Korrektur mit kleinem Dekrement erfolgt.

Tabelle 1

	CT31	CT21
Fl	H	L
FO	H	H
SO	L	L
Sl	L	H

3. Synchronzähler (SCRY1)

Wenn das Signal SCRY1 den niedrigen IC-Pegel besitzt (SYNC NOT ENTER-Betriebsart), werden eine Synchronisierung angestrebt (is sought) und die Zählerkorrekturgröße erhöht. Wenn dieses Signal andererseits den hohen IC-Pegel besitzt (SYNC ENTER-Betriebsart), ist die Synchronisierung erreicht, und die Zählerkorrekturgröße wird verkleinert.

4. RC-Register (3-Bit RC21, RC11, RC01)

Unter Heranziehung des Rotationskorrektur- bzw. RC-Registers 46 als Bezugsgröße werden die Zählkorrekturdaten unter Hinzufügung der obigen Bedingungen 1, 2 und 3 bereitgestellt. Die Beziehung zwischen den Zählkorrekturdaten (Fig. 13) und dem Ausgangssignal des Parameter-Festwertspeichers 38 ist in Tabelle 2 veranschaulicht.

Tabelle 2
Parameter-

Festwert speicher	Festwertspeicher -	PA21	PA1	Ausgangs signal	Synchronsteuer zähler
	PA31	L	L	1 PA01	(Zählgröße)
O	T,	L	L	L	O
+ 1	L	L	H	H	1
+ 2	L	L	H	L	2
+ 3	L			H	3
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Parameter-Festwertspeicher

Fortsetzung Tabelle 2

Festwertspeicher - Ausgangssignal

PA31

PA21

PA11

Synchronsteuer-

zähler (Zählgröße)

PA01

+ 4 -4 -3 -2 -1

L	H	L	L
H	H	L	L
H	H	L	H
H	H	H	L
H	H	H	H

4 C

E F

Wenn eine inkrementelle Korrektur von +2 erfolgt, wird die Zählgröße des Synchronsteuerzählers 36 zu "...D —*

E—> F —> 2 —* 3 —> ", so daß die Zählperiode

um 2/16 Zählung schneller wird.

Die Bedingungen (Zustände) nach der Tabelle von Fig. 14 sind dieselben wie diejenigen gemäß Fig. 13. Da jedoch die Dateneinsetzung nicht durchgeführt wird, wenn die Ausgabedaten den niedrigen IC-Pegel besitzen, sind die Bedingungen 0,0. In den Figuren geben die Größen 0, +2 beispielsweise folgendes an:

+ 2

<* Setzdaten für RC-Register 46 * Setzdaten für Synchronzähler 44

0; PA31 logischer niedriger Pegel, frei (clear) 1; PA31 hoher logischer Pegel, hochzählen

In der SYNC NOT ENTER-Betriebsart (Signal SCRY1 auf niedrigem

1. Wenn die Eingabedaten aus der Mitte verschoben sind und sich im Bereich F1 oder S1 befinden, wird der Synchronzähler 44 freigemacht. Wenn sich dagegen die Eingabedaten im Bereich FO oder SO nahe der Mitte befinden, zählt der Synchronzähler 44 hoch.

2. Wenn die Eingabedaten zu F1, F1 oder FO, F1 werden, wird der Inhalt des Rotationskorrektur- bzw. RC-Registers 46 von der augenblicklichen Größe um 1 hochgezählt. Der Höchstwert muß jedoch +3 betragen. Wenn die Eingabedaten andererseits SO, S1 oder ST, S1 werden, wird der Inhalt des RC-Registers 4 6 vom Augenblickswert um 1 herabgezählt. Der Mindestwert muß jedoch -3 betragen.

In der SYNCH ENTER-Betriebsart (Signal SCRY1 auf hohem IC-Pegel):

1 . Wenn die Eingabedaten aus der Mitte zur Seite SCHNELL verschoben sind und sich zu zwei aufeinanderfolgenden Zeiten im Bereich F1 befinden, wird der Synchronzähler 44 freigemacht, und der Inhalt des RC-Registers 46 wird vom Augenblickswert um 1 hochgezählt.

2. Wenn die Eingabedaten aus der Mitte zur Seite LANGSAM verschoben sind und sich zu zwei aufeinanderfolgenden Zeiten im Bereich S1 befinden, wird der Synchronzähler 44 freigemacht, und der Inhalt des RC-Registers 46 wird vom Augenblickswert um 1 herabgezählt.

3. In von den obigen Fällen 1 und 2 abweichenden Fällen bleiben der Synchronzähler 4 4 undjdas RC-Register 46 unverändert.

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Die Zeitsteuerungen(timings) zum Auslesen von Daten aus den Floppy-Speicherplatten- bzw. FD-Antrieben 4 sind im folgenden anhand von Fig. 16A und 16B beschrieben. Da sich das vom FD-Regler 12 gelieferte Lesebetriebsartsignal RDMD1 zunächst auf dem niedrigen IC-Pegel befindet, werden das Flip-Flop 54 freigemacht und die Dateneingabe von den Antrieben 4 unterdrückt. Die Inhalte des Synchronzählers 44 und des RC-Registers 4 6 werden ebenfalls freigemacht . Wenn der FD-Regler 12 die Datenauslesung beginnt, geht das Lesebetriebsartsignal RDMD1 auf den hohen IC-Pegel über, wobei der Betrieb der erfindungsgemäßen Schaltung einsetzt. Gemäß den Fig. 16A und 16B wird im FDD-Aufzeichnungsformat der SYNC-Kode von 6 Bytes im Fall der Einfachdichte und von 12 Bytes im Fall der Doppeldichte vor dem auszulesenden ID-FeId oder Datenfeld addiert.

Wenn das Lesebetriebsartsignal RDMD1 den hohen IC-Pegel besitzt, werden das Setzen der Rotationsfehlerdaten im RC-Register 46 und das Hochzählen (Inkrementieren) des Synchronzählers 44 durchgeführt, während die SYNC-Kodedaten zur Einstellung der SYNC ENTER-Betriebsart eingegeben werden. Nach hergestellter Synchronisierung erfolgen Eingabe und Ausgabe der Daten des ID-Felds oder des Datenfelds. Wenn das Auslesen aus dem ID- oder Datenfeld abgeschlossen ist, setzen die FD-Antriebe das Lesebetriebsartsignal· RDMD1 auf den niedrigen IC-Pegel·, woraufhin der Synchronzähler 44 und das RC-Register 46 freigemacht werden, um die Dateneingabe zu verhindern (to inhibit). Diese Bauteile sind daher für das Auslesen von Daten entsprechend dem nächsten SYNC-Kode vorbereitet.

Vorstehend ist die Erfindung anhand einer Ausführungsform beschrieben, bei welcher die erfindungsgemäße Ein-

gabedaten-Synchronisierungsschaltung als freischwingender Oszillator in der Floppy-Speicherscheiben-Schnittstelle oder -Koppelfläche (interface) eingesetzt ist. Im folgenden ist jedoch kurz der Fall erläutert, in welchem die Erfindung auf eine Empfangsdaten-Synchronisierungsschaltung einer Datenübertragungs-Schnittstelle angewandt ist.

Im Gegensatz zum Floppy-Speicherplattenantrieb bestehen im Fall einer Empfangsdaten-Synchronisierungsschaltung die Eingabedaten aus Signalen eines hohen oder niedrigen Pegels. Dabei werden mit den Eingabedaten synchronisierte Empfangstaktsignale RDCK1 (entsprechend CT31) durch die erfindungsgemäße Eingabedaten-Synchronisierungsschaltung erzeugt, und die Eingabedaten werden an den Vorderflanken dieser Signale abgegriffen (sampled). Dieser Vorgang ist in den Fig. 17A bis 17C dargestellt, in denen die Empfangs taktsignale RDCK1 entsprechend den Eingabedaten synchronisiert sind (wobei die Hinterflanken die Zentren der Eingabedaten bilden). Bei diesem Ausführungsbeispiel werden die Ausgabedaten-FENSTER-Signale nicht verwendet.

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Leerseite

Claims

Patentansprüche

/Ί .j Eingabedaten-Synchronisierungsschaltung zur Feststellung von Phasenunterschieden und Frequenzfehlern zwischen den Eingabedaten und den von einem Takt(signal)-generator erzeugten Taktsignalen zwecks Lieferung von mit den Eingabedaten synchronisierten FENSTER-Signalen, gekennzeichnet durch

A) einen Takt(signal)generator (86, 88, 90, 92, 94, 96, 98) ,

B) eine Synchronsteuerzählereinheit (36) zur Abnahme einer Anfangsgröße, zum Zählen bei jedesmaliger Lieferung eines Taktsignals vom Taktgenerator (86 - 98) , zur Ausgabe von Steuersignalen, welche den Phasenstatus oder -zustand während der augenblicklichen Dateneingabe sowie den Phasenstatus während der vorhergehenden Dateneingabe repräsentieren, und zur Abgabe von mit den Eingabedaten synchronen FENSTER-Signalen, und

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C) eine Korrekturschaltung (38, 40), welcher die Steuersignale von der Synchronsteuerzählereinheit (36) zugeliefert werden und die eine Korrekturgröße als Anfangsgröße für die Synchronsteuerzählereinheit abgibt, so daß letztere das FENSTER-Signal in Synchronismus mit den Eingabedaten nahezu in der Mitte der Impulsbreite des FENSTER-Signals liefert, wobei die Anfangsgröße von der Korrekturschaltung zur Synchronsteuerzählereinheit geliefert wird, welche die Steuersignale zur Korrekturschaltung ausgibt.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturschaltung (38, 40) mindestens ein Register (40) zum Halten (Speichern) von Steuersignalen und eine Wandlereinheit (38) zur Abnahme der Steuersignale vom Register und zur Abgabe von Korrekturgrößen als Anfangsgrößen für die Synchronsteuerzählereinheit aufweist.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Wandlereinheit (38) einen Festwertspeicher aufweist, welcher die Korrekturgrößen speichert und zu dem ein Zugriff an einer Adresse erfolgt, die zum Teil die vom Register (40) abgegebenen Steuersignale einschließt.
4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß im Register (40) als Steuersignale zumindest ein Teil der Zählgröße (Zählstand) der Synchronsteuerzählereinheit zu einem Zeitpunkt, zu dem Daten eingegeben werden, und zumindest ein Teil ihrer Zählgröße zu einem Zeitpunkt, zu dem unmittelbar vorhergehende Daten eingegeben werden, setzbar sind.

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5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Synchronzählereinheit (44) zur Feststellung des Erreichens von Synchronisation durch Zählung zu N aufeinanderfolgenden Zeiten (mit N = eine positive ganze Zahl) der Eingabedaten nahe der Mitte des FENSTER-Signals, so daß die Korrekturgrößen vor und nach dem Erreichen von Synchronisation in der Synchronsteuerzählereinheit (36) gesetzt werden, vorgesehen ist.
6. Eingabedaten-Synchronisierungsschaltung für Floppy-Speicherplattenantriebe zur Feststellung von Phasenunterschieden und Frequenz fehlem zwischen den Eingabedaten und den von einem Takt(signal)generator erzeugten Taktsignalen zwecks Lieferung von mit den Eingabedaten synchronisierten FENSTER-Signalen, gekennzeichnet durch

A) eine Synchronsteuerzählereinheit (36) zur Abnahme einer Anfangsgröße, zum Zählen auf vorbestimmte Weise bei jedesmaliger Zufuhr eines Taktsignals, zur Abgabe von für einen Phasenstatus oder -zustand während der augenblicklichen Dateneingabe und einen Phasenstatus während der Eingabe der unmittelbar vorhergehenden Daten stehenden Steuersignalen und zur Abgabe von mit den Eingabedaten synchronen FENSTER-Signalen,

B) mindestens ein erstes Register (40) zum Halten der Steuersignale, welche den Phasenstatus während der Eingabe der augenblicklichen Daten und den Phasenstatus während der Eingabe der unmittelbar vorhergehenden Daten repräsentieren,

C) eine Wandlereinheit (38) zur Abnahme der Steuersignale vom ersten Register und zur Abgabe von

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Korrekturgrößen als Anfangsgrößen für die Synchronsteuerzählereinheit (36), wobei die Wandlereinheit (38) die Anfangsgrößen der Synchronsteuerzählereinheit zuführt,

D) ein zweites Register (46) zum Halten von Steuersignalen, die stationäre Zeitverschiebungsinformationen darstellen, welche von der Wandlereinrichtung geliefert und der Reihe nach (serially) durch Rotationsfehler der Floppy-Speicherplattenantriebe erzeugt werden, und zur Rückkopplung der Steuersignale zur Wandlereinheit, und

C) einen Takt(signal)generator (86, 8C, 90, 92, 94, 96, 98) zur Lieferung von Taktsignalen zur Synchronsteuerzählereinheit, zur Wandlereinheit sowie zu erstem und zweitem Register.
7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Wandlereinheit (38) einen Festwertspeicher aufweist, welcher die Korrekturgrößen speichert und zu dem ein Zugriff an einer Adresse erfolgt, die zum Teil die von erstem und zweitem Register (40, 46) abgegebenen Steuersignalen einschließt.
8. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß der Takt(signal)generator (86-98) in Abhängigkeit davon, ob ein Aufzeichnungsmedium der Floppy-Speicherplattenantriebe eine einfache oder eine doppelte Dichte besitzt, sowie in Abhängigkeit von der Art des Aufzeichnungsmediums Taktsignale verschiedener Frequenzen liefert.

Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß eine Synchronzählereinheit (44) zur Feststellung des Erreichens von Synchronisation durch Zählung zu N aufeinanderfolgenden Zeiten (mit N = eine positive ganze Zahl) der Eingabedaten nahe der Mitte des FENSTER-Signals, so daß die Korrekturgröße vor und nach dem Erreichen von Synchronisation in der Synchronsteuerzählereinheit (36) gesetzt werden, vorgesehen ist.

BAD

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