DE69114539T2 - Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind. - Google Patents

Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind.

Info

Publication number
DE69114539T2
DE69114539T2 DE69114539T DE69114539T DE69114539T2 DE 69114539 T2 DE69114539 T2 DE 69114539T2 DE 69114539 T DE69114539 T DE 69114539T DE 69114539 T DE69114539 T DE 69114539T DE 69114539 T2 DE69114539 T2 DE 69114539T2
Authority
DE
Germany
Prior art keywords
lines
intervals
film
semiconductor device
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69114539T
Other languages
English (en)
Other versions
DE69114539D1 (de
Inventor
Hidenori Suzuki
Satoshi Yamano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Publication of DE69114539D1 publication Critical patent/DE69114539D1/de
Application granted granted Critical
Publication of DE69114539T2 publication Critical patent/DE69114539T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Vielzahl von Leitungen, die in naher Nachbarschaft zueinander angeordnet sind, und insbesondere eine Halbleitervorrichtung mit einem Feinleitungsmuster.
  • Im allgemeinen ist es notwendig, daß das Leitungsmuster einer Halbleitervorrichtung so entworfen ist, daß die Leitungen unter Mininalintervallen angeordnet sind, und zwar in Übereinstimmung mit Designregeln, da die Größe eines Chips limitiert ist.
  • Bei einer herkömmlichen Halbleitervorrichtung ist eine Vielzahl stukturierter Leitungen unter Minimalintervallen angeordnet, und zwar bevor und nachdem sie an ihren Krümmungsabschnitten gekrümmt sind. Mit anderen Worten ist das Intervall zwischen benachbarten Leitungen dasselbe in jeglichem Abschnitt des Leitungsmusters.
  • Ein CVD-Oxidfilm ist auf dem gesamten Leitungsmuster gebildet, mit Ausnahme der Bonding-Kissen, um die Oberfläche des Chips zu schützen. Insbesondere wird, nachdem das Leitungsmuster gebildet ist, ein CVD-Oxidfilm abgeschieden auf dem Chip, und Öffnungen werden dann ausgebildet in erwünschten Abschnitten des CVD-Films mittels folgender Schritte: einem CVD-Film-Abscheidungsschritt, einem Reinigungsschritt, einem Trocknungsschritt, einem Photolack- Auftragungsschritt, einem Lack-Vorheizschritt, einem Musterdruckschritt, einem Entwicklungsschritt und einem CVD- Film-Ätzschritt.
  • Falls das Intervall zwischen benachbarten Leitungen zu klein ist, gibt es eine Tendenz, daß sich Poren bilden zwischen den benachbarten Leitungen, wenn der CVD-Film gebildet wird, und zwar aufgrund eines Überhangs des CVD-Films.
  • Falls Poren in dem CVD-Oxydfilm gebildet werden, wie oben beschrieben, gibt es eine Tendenz, daß eine Flüssigkeit, die in dem nachfolgenden Reinigungsschritt benutzt wird, die Poren in dem Krümmungsabschnitt des Leitungsmusters aufgrund des Kapillaritätsphänomens füllt. Die Flüssigkeit, welche die Poren füllt, trocknet nicht hinreichend im Trocknungsschritt und bleibt im Krümmungsabschnitt. Dann explodiert, wenn die Flüssigkeit im Photolack-Vorheizschritt verdampft wird, der Photolackfilm, der auf den CVD-Film aufgebracht worden ist, um dadurch ein Loch zu bilden. Demzufolge wird ein Abschnitt, welcher durch den Photolackfilm bedeckt gewesen sein sollte, freigelegt, und unerwünschtes Ätzen wird an diesem Abschnitt durchgeführt, was in einer defekten Vorrichtung resultiert.
  • Sogar falls die Poren in dem CVD-Film nicht mit Flüssigkeit gefüllt werden, können sie sich mit Gas füllen, wobei das Gas sich im Photolack-Vorheizschritt ausdehnen wird, was wiederum ein Loch bildet.
  • IBM-Technical Disclosure Bulletin, Band 31, Nr. 10, März 1989, Seiten 213 bis 215 offenbart eine Halbleitervorrichtung, welche erste und zweite Verdrahtungsleitungen, angeordnet auf einer Isolationsschicht, zeigt, wobei die jeweiligen Endabschnitte der ersten und zweiten Leitungen miteinander verbunden sind und die zweiten Leitungen eine Breite haben, die größer ist als die der ersten Leitungen.
  • Patent Abstracts of Japan, Band 12, Nr. 287 (E-643), 5. August 1988 und JP-A-63 064 399 offenbaren, daß strukturierte Leitungen durch einen CVD-Oxydfilm bedeckt sind.
  • Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, in der ein CVD- Oxydfilm abgeschieden wird auf einem Leitungsmuster mit einem Krümmungsabschnitt und eine Vielzahl strukturierter Leitungen unter vorbestimmten Intervallen angeordnet sind, wobei ein unerwünschtes Atzen des CVD-Oxydfilms verhindert wird.
  • Diese Aufgabe wird gelöst gemäß Patentsanspruch 1 der vorliegenden Erfindung.
  • Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen ausgeführt.
  • Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit der begleitenden Zeichnung.
  • Die Figuren zeigen im einzelnen:
  • Figur 1A eine ebene Ansicht zum Zeigen eines linienmusters einer herkömmlichen Halbleitervorrichtung;
  • Figur 1B eine Querschnittsansicht der in Figur 1A gezeigten Vorrichtung;
  • Figur 2A eine ebene Ansicht zum Zeigen eines Leitungmusters einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Figur 2B eine Querschnitsansicht der in Figur 2A gezeigten Vorrichtung, aufgenommen entlang der Linie II-II;
  • Figur 3 eine ebene Ansicht zum Zeigen eines Leitungsmusters einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Figur 4 eine Querschnittsansicht zum Erklären der ersten und zweiten Ausführungs formen; und
  • Figur 5 eine ebene Ansicht zum Zeigen eines Leitungsmusters einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Im allgemeinen ist es notwendig, daß das Leitungsmuster einer Halbleitervorrichtung so entworfen ist, daß die Leitungen unter Minimalintervallen angeordnet sind, und zwar in Übereinstimmung mit Designregeln, da die Größe eines Chips limitiert ist.
  • Bei einer herkömmlichen Halbleitervorrichtung ist eine Vielzahl strukturierter Leitungen angeordnet unter Minimalintervallen, und zwar bevor und nachdem.sie an ihren Krümmungabschnitten gekrümmt sind.
  • Zum Beispiel sind, wie gezeigt in Figur 1A, drei Leitungen 1, 1, 1, welche aus Aluminium oder dergleichen hergestellt sind und sich in einer horizontalen Richtung erstrecken, angeordnet unter Minimalintervallen λ1 gemäß Designregeln. Drei weitere Leitungen 2, 2, 2, hergestellt aus Aluminium oder dergleichen, erstrecken sich senkrecht zu den Leitungen 1, 1, 1 und sind mit den Endabschnitten der Leitungen 1, 1, 1 verbunden. Die Leitungen 2, 2, 2 sind ebenfalls unter Minimalintervallen angeordnet. Die Leitungen 1, 1, 1 und 2, 2, 2 haben Minimalbreiten gemäß den Designregeln.
  • Bei einem herkömmlichen Verfahren zum Herstellen der Halbleitervorrichtung wird ein CVD-Oxydfilm gebildet auf dem gesamten Linienmuster zum Schützen der Oberfläche des Chips. Insbesondere wird, nachdem das Leitungsmuster gebildet ist, ein CVD-Oxydfilm abgeschieden auf dem Chip, und Öffnungen werden dann gebildet in erwünschten Abschnitten des CVD-Films mittels der folgenden Schritte: einem CVD-Film- Abscheidungsschritt, einem Reinigungsschritt, einem Trocknungsschritt, einem Photolack-Auftragungsschritt, einem Photolack-Vorheizschritt, einem Musterdruckschritt, einem Entwicklungsschritt und einem CVD-Atzschritt.
  • Falls das Intervall zwischen benachbarten Leitungen zu klein ist, gibt es eine Tendenz, daß sich Poren ausbilden zwischen den benachbarten Leitungen, wenn der CVD-Film gebildet wird, und zwar aufgrund eines Überhängens des CVD-Films. Dies tritt insbesondere hervor in den Krümmungsabschnitt A des Leitungsmusters, wie in Figur 1A gezeigt, d.h. einem Abschnitt, in dem die Leitungen 1, 1, 1 mit den Leitungen 2, 2, 2 verbunden sind.
  • Figur 1B zeigt einen Zustand, in dem Poren 4 in den CVD- Oxydfilm 3 gebildet sind. Im allgemeinen werden die Leitungen 1, 1, 1 und 2, 2, 2 auf einem Isolationsfilm 5 gebildet.
  • Falls Poren 4 in dem GVD-Oxydfilm 3 gebildet sind, wie oben beschrieben, gibt es eine Tendenz, daß eine Flüssigkeit die im folgenden Reinigungsschritt benutzt wird, die Poren in dem Krümmungsabschnitt des Linienmusters aufgrund des Kapillaritätsphänomens füllt. Die Flüssigkeit, welche die Poren füllt, trocknet nicht hinreichend im Trocknungsschritt und bleibt insbesondere im Krümmungsabschnitt. Dann explodiert, wenn die Flüssigkeit im Photolack-Vorheizschritt verdampft, der Photolackfilm, der auf den CVD-Film aufgetragen worden ist, und dadurch ein Loch bilden. Dementsprechend wird ein Abschnitt, der durch den Lackfilm bedeckt gewesen sein sollte, freigelegt, und ein unerwünschtes Atzen wird durchgeführt an dem Abschnitt, was in einer defekten Vorrichtung resultiert.
  • Eine erste Ausführungsform der vorliegenden Erfindung wird jetzt beschrieben werden mit Bezug auf Figuren 2A und 2B.
  • Wie in Figur 2A gezeigt, sind drei erste stukturierte Linien 1, 1, 1, hergestellt aus Aluminium oder dergleichen, welche sich in einer horizontalen Richtung der Zeichnung erstrecken, angeordnet unter Minimalintervallen λ1 gemäß Designregeln. Drei zweite strukturierte Leitungen, 2, 2, 2, hergestellt aus Aluminium oder dergleichen, erstrecken sich senkrecht zu den Leitungen 1, 1, 1, und ihre Endabschnitte sind jeweils verbunden mit den Endabschnitten der Leitungen 1, 1, 1. Die Leitungen 2, 2, 2 sind angeordnet unter Intervallen λ2, welche breiter als die Minimalintervalle λ1 sind. Alle der Leitungen 1, 1, 1, und 2, 2, 2 haben minimale Breiten innerhalb der Grenzen ihrer Designregeln.
  • Figur 2B zeigt einen Querschnitt des Leitungsmusters, aufgenommen entlang der Linie II-II von Figur 2A. Der Querschnitt, aufgenommen entlang der Linie I-I, ist derselbe wie derjenige, der in Figur 1B gezeigt ist. Ein CVD-Oxydfilm 3 ist abgeschieden auf den Leitungen 1, 1, 1 und 2, 2, 2, welche auf einen Isolationsfilm 5 gebildet sind.
  • Da bei dieser Ausführungsform die Leitungen 1, 1, 1 unter Minimalintervallen λ1 auf der linken Seite eines Krümmungsabschnitts A von Figur 2A angeordnet sind, können Poren in diesem Abschnitt des CVD-Films 3 gebildet werden. Da jedoch das Intervall λ2 breiter ist als das Minimalintervall λ1, wird, sogar falls eine Flüssigkeit, die in dem Reinigungsschritt benutzt wird, die die Poren aufgrund des Kapillaritätsphänomens füllt, nämlich wie bei der herkömmlichen Vorrichtung, die Flüssigkeit entladen aus den Poren durch den breiteren Intervallabschnitt eines CVD-Films 3. Daher wird eine Explosion des Photolackfilms aufgrund einer Verdampfung der Flüssigkeit im Vorheizschritt verhindert, und keine Löcher werden in dem Photolackfilm ausgebildet.
  • Figur 3 zeigt eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform verbinden mittlere Leitungen 6, 6, 6 zwei Satze strukturierter Leitungen 1, 1, 1 und 2, 2, 2, welche unter rechten Winkeln zueinander angeordnet sind, und zwar im Gegensatz zur ersten Ausführungsform, bei der die ersten strukturierten Leitungen 1, 1, 1, direkt verbunden sind mit den zweiten strukturierten Leitungen 2, 2, 2. Die mittleren Leitungen 6, 6, 6 bilden einen Winkel θ (θ = 135º) mit den Leitungen 1, 1, 1 und 2, 2, 2.
  • Bei einer integrierten Schaltung dürfen im allgemeinen zwei Leitungen einen Winkel von 90º oder 135º bilden. Die zweite Ausführungsform entspricht dem Fall, in dem zwei Leitungen einen Winkel von 135º bilden. Die vorliegende Erfindung kann angewendet werden auf eine Vorrichtung, bei der Leitungen unter beliebigen Winkeln gekrümmt sind.
  • Da ebenfalls bei der zweiten Ausführungform das Intervall λ2 zwischen den zweiten strukturierten Linien 2, 2 breiter ist als das Intervall λ1 zwischen den ersten strukturierten Linien 1, 1, wird eine Explosion des Photolackfilms aufgrund einer Verdampfung der Flüssigkeit in dem Vorheizschritt verhindert, und deshalb werden keine Löcher in dem Photolackfilm gebildet.
  • Die Beziehung zwischen den Intervallen λ1 und λ2 bei der ersten und zweiten Ausführungsform wird jetzt beschrieben werden.
  • Figur 4 ist eine Querschnittsansicht des Leitungsmusters an einem Abschnitt, wo die Leitungen unter Intervallen λ (entsprechend λ2) angeordnet sind, welches größer ist als das Minimalintervall λ1. Der CVD-Film 3, der gebildet ist aus den Leitungen 2, hergestellt aus Aluminium, hat eine Dicke T1. Die Dicke T2 des überhängenden Abschnitts der Schulter der Leitung 2 ist etwa 0,9 x T1. Der Abstand T3 zwischen dem Rand der Bodenoberfläche des gestuften Abschnitts des CVD-Films 3 und dem Rand der Leitung 2 ist etwa 0,8 x T1. Poren werden in dem CVD-Film 3 aufgrund der Tatsache gebildet, daß die Dicke T3 kleiner ist als die Dicke T2. Falls die Leitungen 2, 2, 2 parallel zueinander sind, liegt ein überhängender Abschnitt des CVD-Films 3, der auf einer Leitung 2 gebildet ist, nahe dem gegenüber, der auf einer benachbarten Leitung 2 gebildet ist. Daher reduziert sich ein Abstand T4, der erhalten wird durch Subtrahieren von 2 x T2 ( die Dicken der überhängenden Abschnitte, gebildet auf beiden Schultern einer Leitung 2) von λ ( der Abstand zwischen zwei benachbarten Leitungen) umgekehrt proportional zu T1 (die Dicke des CVD-Films 3). Falls T4 = 0 ist, wird eine Pore ausgebildet in dem CVD-Film 3 zwischen 2 benachbarten Leitungen, wenn λ = 1,8 x T1 oder weniger ist.
  • Das obige Verhalten wird beschrieben werden unter Benutzung spezifischer Werte. Es sei angenommen, daß das Linienmuster so entworfen ist, daß das Minimalintervall λ1 der Aluminiumleitungen 1 um ist, und daß die Dicke des CVD-Films auf den Aluminiumleitungen im wesentlichen 0,9 um ist. Da der kritische Wert des Intervalls λ, der das Intervall T4 des überhängenden Abschnitts des CVD-Films zu Null macht, 1,8 mal der Dicke T1 des CVD-Films ist, ist das Intervall λ (entsprechend λ2 in Figuren 2A und 3) 0.9 x um x 1,8 = 1,62 um. Daher ist es zum Verhindern, daß sich eine Pore ausbildet im CVD-Oxydfilm (auf dem Verbindungsabschnitt zwischen den Leitungen 1 und 2 und der Leitung 2), notwendig die Leitungen 2, 2, 2 unter Intervallen von mehr als 1,62 um, beispielsweise 1,8 um anzuordnen.
  • Eine dritte Ausführungsform der Erfindung wird jetzt beschrieben werden mit Bezug auf Figur 5. Bei dieser Ausführungsform haben erste strukturierte Linien 1, 1, 1 eine Breite W1, die breiter ist als die Mionimalbreite gemäß Designregeln, während zweite strukturierte Leitungen 2, 2, 2 eine Breite W2 haben, welches die Minimalbreite gemäß den Designregeln ist. Ein Intervall zwischen benachbarten Leitungen 1, 1, 1 ist λ1, welches das Minimalintervall innerhalb der Grenzen der Designregeln ist. Ein Intervall zwischen benachbarten Leitungen 2, 2, 2 ist λ2 und ist breiter als λ1. Derselbe Effekt wie bei den oben erwähnten Ausführungsformen wird erhalten durch dritte Ausführungsform, in der die Leitungen 1, 1, 1 eine Breite haben, die verschieden ist von der der Leitungen 2, 2, 2.
  • Die Erfindung ist nicht begrenzt auf die oben beschriebene Ausführungsform, kann aber in mannigfaltiger Weise modifiziert werden. Beispielsweise brauchen, obwohl die Leitungen 2, 2, 2 unter regulären Intervallen λ2 in den obigen Ausführungsformen angeordnet sind, die Intervalle nicht dieselben zu sein. Zusätzlich brauchen die Leitungen nicht aus Aluminium hergestellt zu sein, sondern können beispielsweis aus Wolfram, Kupfer oder Polysilizium hergestellt sein.
  • Wie oben beschrieben, ist gemäß der vorliegenden Erfindung eine Halbleitervorrichtung geschaffen, bei der ein CVD- Oxydfilm abgeschieden ist auf einem Leitungsmuster mit einer Vielzahl von Leitungen, die unter vorbestimmten Intervallen angeordnet sind, und einen Krümmungsabschnitt, wobei keine Flüssigkeit zurückbleibt in dem Krümmungsabschnitt und ein unerwünschtes Atzen des CVD-Oxydfilms an dem Krümmungsabschnitt des Leitungsmusters verhindert wird.
  • Bezugszeichen in den Patentansprüchen sollen dem besseren Verständnis dienen und den Schutzumfang nicht beschränken.

Claims (3)

1. Halbleitervorrichtung, umfassend:
eine Vielzahl von gekrümmten Verdrahtungsleitungen, die parallel zueinander verlaufen, wobei jede gekrümmte Leitung aus einer ersten gekrümmten Leitung (1), die sich entlang einer ersten Richtung auf einer Isolationsschicht (5) erstreckt, einer zweiten gekrümmten Leitung (2), die sich unter einem beliebigen Winkel zur ersten Richtung auf der Isolationsschicht (5) erstreckt und einen Krümmungsabschnitt besteht, wobei jeweilige erste und zweite strukturierte Leitungen jeder gekrümmten Leitung (1, 2) verbunden sind an benachbarten Endabschnitten, um somit den Krümmungsabschnitt zu bilden, wobei die ersten strukturierten Leitungen (1) unter ersten Intervallen (λ1) angeordnet sind, und jede der ersten strukturierten Leitungen (1) eine erste Breite (W1) hat, wobei die zweiten strukturierten Leitungen (2) angeordnet sind unter zweiten Intervallen (λ2) und jede der zweiten strukturierten Leitungen (2) eine zweite Breite (W2) hat; und
und einen CVD-Oxydfilm (3), der abgeschieden ist auf der gesamten Oberfläche der Isolationsschicht (5) einschließlich der ersten und zweiten strukturierten Leitungen (1, 2);
wobei der CVD-Oxydfilm (3), der auf den ersten und zweiten strukturierten Leitungen (1, 2) gebildet ist, eine Dicke von T1 hat, und die zweiten Intervalle (λ2) breiter sind als die ersten Intervalle und breiter sind um T1 multipliziert mit 1,8.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Breite (W1) gleich ist der zweiten Breite (W2).
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Breite (W2) kleiner ist als die erste Breite (W1)
DE69114539T 1990-02-14 1991-02-14 Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind. Expired - Fee Related DE69114539T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2031488A JPH06105710B2 (ja) 1990-02-14 1990-02-14 半導体装置

Publications (2)

Publication Number Publication Date
DE69114539D1 DE69114539D1 (de) 1995-12-21
DE69114539T2 true DE69114539T2 (de) 1996-05-02

Family

ID=12332657

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69114539T Expired - Fee Related DE69114539T2 (de) 1990-02-14 1991-02-14 Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind.

Country Status (4)

Country Link
EP (1) EP0442491B1 (de)
JP (1) JPH06105710B2 (de)
KR (1) KR930009017B1 (de)
DE (1) DE69114539T2 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851159A (ja) * 1994-08-05 1996-02-20 Mitsubishi Electric Corp 半導体集積回路
DE19530951C2 (de) * 1995-08-23 1997-09-11 Bosch Gmbh Robert Verfahren zur Anordnung von Leiterbahnen auf der Oberfläche von Halbleiterbauelementen
DE19531651C2 (de) * 1995-08-29 2001-09-27 Bosch Gmbh Robert Verfahren zur Anordnung von Leiterbahnen auf der Oberfläche eines Halbleiterbauelements
WO2000070672A1 (de) * 1999-05-18 2000-11-23 Infineon Technologies Ag Ausgestaltung einer ecke einer in damaszener-technologie auf einem substrat hergestellten elektrischen leiterbahn aus insbesondere kupfer
JP5411436B2 (ja) * 2008-03-04 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6364339A (ja) * 1986-09-03 1988-03-22 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63111644A (ja) * 1986-10-30 1988-05-16 Toshiba Corp 半導体装置の製造方法
JPS6428941A (en) * 1987-07-24 1989-01-31 Konishiroku Photo Ind Integrated circuit device

Also Published As

Publication number Publication date
EP0442491A2 (de) 1991-08-21
DE69114539D1 (de) 1995-12-21
KR910016072A (ko) 1991-09-30
KR930009017B1 (ko) 1993-09-18
JPH03236239A (ja) 1991-10-22
EP0442491A3 (en) 1991-11-13
EP0442491B1 (de) 1995-11-15
JPH06105710B2 (ja) 1994-12-21

Similar Documents

Publication Publication Date Title
DE3781247T2 (de) Verfahren zum herstellen einer halbleiteranordnung mit mindestens zwei halbleiterchips.
DE69416550T2 (de) Elektronisches Vielschichtbauteil, Verfahren zu seiner Herstellung und Verfahren zur Messung seiner Charakteristiken
DE69625975T2 (de) Halbleiteranordnung mit in selbstjustierter Weise gebildeter Leiternut und Kontaktloch und deren Herstellungsverfahren
DE2945533C2 (de) Verfahren zur Herstellung eines Verdrahtungssystems
DE3781469T2 (de) Integrierte halbleiter-schaltung mit einer verbesserten verbindungsstruktur.
DE3851125T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit Schaltungsmaterial gefüllter Rille.
DE19531691C2 (de) Halbleitervorrichtung und Kontaktierungsanschlußstruktur dafür
DE3781191T2 (de) Verfahren zur herstellung einer integrierten schaltungshalbleiteranordnung unter verwendung eines lithographieschrittes.
DE19523743C2 (de) Verfahren zur Herstellung eines Kondensators auf einem Halbleiterbauelement
DE68917614T2 (de) Verfahren zum Ausrichten und zur Herstellung eines Verbindungszapfens.
DE69621684T2 (de) Herstellungsverfahren einer DRAM-Kondensator-Speicherelektrode mit strukturierter Oberfläche
DE68918983T2 (de) Halbleiteranordnung mit organischer Schicht, wie isolierende Zwischenschicht für Mehrschichtmetallisierung.
DE69133534T2 (de) Schichtstruktur mit Kontaktöffnung und Verfahren zur Herstellung derselben
DE69300615T2 (de) Mehrschichtige Leiterplatte und Herstellungsverfahren.
DE3782748T2 (de) Feldeffekttransistor mit isoliertem gate.
DE68914572T2 (de) Verfahren zum Herstellen von Halbleitervorrichtungen.
DE102004015237A1 (de) Sensor mit Vorsprung und Verfahren zu dessen Herstellung
DE69022637T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat.
DE3544539C2 (de) Halbleiteranordnung mit Metallisierungsmuster verschiedener Schichtdicke sowie Verfahren zu deren Herstellung
DE3788842T2 (de) Anordnung von Anschlüssen für eine integrierte Schaltung mit variabler Breite.
DE69902712T2 (de) Halbleiterspeicheranordnung
DE2351943A1 (de) Verfahren zur herstellung integrierter schaltungen
DE19939852B4 (de) Stacked Via mit besonders ausgebildetem Landing Pad für integrierte Halbleiterstrukturen
DE69114539T2 (de) Halbleiteranordnung mit einem Leitermuster, in dem mehrere Linien dicht nebeneinander angeordnet sind.
DE69837636T2 (de) Herstellungsverfahren von elektronischen Komponenten

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee