DE69029238T2

DE69029238T2 - Serielle Datenübertragung

Info

Publication number: DE69029238T2
Application number: DE69029238T
Authority: DE
Inventors: Nicholas Simon Myers
Original assignee: Psion PLC
Current assignee: Psion Holdings Ltd
Priority date: 1989-09-19
Filing date: 1990-09-11
Publication date: 1997-05-28
Anticipated expiration: 2010-09-12
Also published as: DE69029238D1; ATE145738T1; EP0419112B1; JPH03201055A; EP0419112A2; EP0419112A3; GB8921143D0; US5247657A

Description

Die vorliegende Erfindung bezieht sich auf die Übertragung von seriellen Daten und insbesondere auf die Kommunikation von Daten zwischen einem Steuerprozessor und einem oder mehreren Hilfsprozessoren, die mit einem zweidrahtigen, seriellen Bus verbunden sind.
Es ist zum Beispiel bekannt, eine serielle Schnittstelle zu verwenden, an der Daten-Prozessoren über eine einzelne, bidirektionale Datenleitung übertragen werden. Die US-A-4556958 offenbart einen Smart-Card-Datenträger, der so angeordnet ist, daß er mit einer Masterprozessoreinheit in einer Datenverarbeitungsstation über eine serielle Schnittstelle koppelbar ist. Eine solche Schnittstelle besitzt den Vorteil, daß, da sie nur ein Paar Leiter erfordert, physikalisch robust ist und sich für eine Miniaturisierung anbietet.
Die EP-A-0183273 (NEC Coporation) offenbart ein serielles Schnitstellensystem nach dem Stand der Technik, bei dem ein Steuerprozessor, der als "Mastereinheit" benannt ist, auf einer seriellen Schnittstelle mit einer Vielzahl von Hilfseinheiten kommuniziert. Die Schnittstelle weist separate Leitungen fur eine jeweilige Übertragung eines Takts von der Mastereinheit zu den Hilfseinheiten, eine Übertragung von Daten von der Mastereinheit zu den Hilfseinheiten und zum Empfangen von Daten von den Hilfseinheiten in der Mastereinheit auf. Ein zusätzlicher Steuerpfad kann zur Verwendung durch die Hilfseinheiten vorgesehen werden, um die Mastereinheit zu aktivieren. Die Betriebsweise der Hilfseinheiten beim Lesen von Daten wird zu den Übertragungen der Mastereinheit Abhängigkeit von dem Taktsignal auf der Taktleitung synchronisiert.
Serielle Schnittstellen leiden unter einem Hauptnachteil dahingehend, daß sie weniger Bandbreite als eine äquivalente, parallele Schnittstelle anbieten. Während dieser Nachteil nicht von einer Signifikanz in einer spezialisierten Anwendung, wie beispielsweise bei Smart-Cards, sein kann, stellt er ein Haupthindernis bei der Anpassung einer seriellen Schnittstelle als eine Schnittstelle für einen allgemeinen Zweck, wie zum Beispiel bei einem Personalcomputer, dar. Ein solches Interface bzw. eine solche Schnittstelle für einen allgemeinen Zweck wird typischerweise dazu verwendet, einen Computer mit Peripherie-Einrichtungen, wie beispielsweise Massenspeichervorrichtungen oder Modems, zu verbinden, und erfordert so eine weite Bandbreite, wenn die Schnittstelle nicht eine Engstelle werden soll, die die Leistung des Computers ernsthaft einschränkt.
Gemäß einem ersten Aspekt der vorliegenden Erfindung umfaßt ein Verfahren zum Kommunizieren von Daten zwischen einem Steuerprozessor und einem Hilfsprozessor über eine serielle Schnittstelle, die eine bidirektonale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist:
Übertragen eines Taktsignals von dem Steuerprozessor über die Taktleitung (CK) zu dem Hilfsprozessor und zur gleichen Zeit Übertragung von Steuer- oder Daten-Rahmen von dem Steuerprozessor zu dem Hilfsprozessor oder Übertragung von Daten-Rahmen von dem Hilfsprozessor zu dem Steuerprozessor, wobei der Hilfsprozessor sein Lesen oder Übertragen von Rahmen mit dem Steuerprozessor in Abhängigkeit des Taktsignals synchronisiert;
wobei jeder Rahmen ein Steuerteil (CTRL) aufweist, um einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen zu Identifizieren, und wobei das Steuerteil einer Vielzahl von Daten-Bits (D0-D7) folgt, die an Leerlauf-Bits (I1, I2) angebunden sind, wobei sowohl der Hilfsprozessor als auch der Steuerprozessor die Datenleitung fur eine Änderung in der Richtung der Datenubertragung während jedes Leerlauf-Bits frei machen.
Vorzugsweise umfaßt jeder Steuer-Rahmen als eines seiner Daten-Bits ein Auswahl-Bit, das den Steuer-Rahmen als einen Hilfsauswahl-Rahmen oder als einen Hilfssteuer-Rahmen identifiziert;
wobei jeder Hilfsauswahl-Rahmen als ein weiteres eines seiner Daten-Bits ein Reset- bzw. Rucksetz-Bit umfaßt, wenn das Reset-Bit einen vorbestimmten Wert der Übertragung des Hilfsauswahl-Rahmens zu dem Hilfsprozessor annimmt, was bewirkt, daß sich der Hilfsprozessor auf einen vorbestimmten Zustand zurucksetzt, wobei ansonsten die Übertragung des Hilfsauswahl-Rahmens zu dem Hilfsprozessor den Hilfsprozessor auswählt oder deselektiert;
wobei jeder Hilfssteuer-Rahmen als eines oder mehrerer seiner Daten-Bits Datenübertragungsparameter umfaßt, um den Hilfsprozessor so einzustellen, um einen oder mehrere Daten-Rahmen auf den momentanen Steuer-Rahmen folgend zu lesen oder zu schreiben.
Obwohl der Steuerprozessor die CPU eines Computers sein kann, der die serielle Schnittstelle einsetzt, wird er allgemein durch zugeordnete, logische Schaltkreise, die der Schnittstelle zugeordnet sind, gebildet sein.
Die vorliegende Erfindung schafft ein System, das die Effektivität maximiert, mit der Daten über eine serielle Schnittstelle Übertragen werden können, und falls dies vorgenommen wird, erhöht sich die effektive Bandbreite der Schnittstelle in einem solchen Umfang, daß sie zur Verwendung als Schnittstelle fur allgemeine Zwecke in einem Personal-Computer geeignet ist.
Die Übertragung von Daten wird durch ein Protokoll gefuhrt, das eine Anzahl von Merkmalen besitzt, die zu der hohen Effektivität des Systems beitragen. Insbesondere ist das Protokoll so aufgebaut, um das Erfordernis für Konkurrenzverfahren zu minimieren und so den Anteil der verfugbaren Bandbreite zu erhöhen, die fur eine nutzliche Datenübertragung verfugbar ist. Hierbei wird der Hilfsprozessor so angeordnet, um als eine im wesentlichen passive Vorrichtung zu arbeiten, die auf den Bus nur in Abhängigkeit von Steuersignalen von dem Steuerprozessor zuruckgreift, wobei dies dazu dient, die Möglichkeit eines Konflikts zwischen dem Steuerprozessor und der Hilfseinheit zu beseitigen. Die Effektivität der Steuer- und Datenubertragungsverfahren wird weiterhin durch die Vorsehung von zwei Leerlauf-Bits in jedem Rahmen erhöht, und zwar an jedem Ende des Stroms von Daten-Bits. An jedem Leerlauf-Bit gibt der Übertragende Prozessor den Bus frei und schafft so eine Gelegenheit für den anderen Prozessor, um einen Zugriff zu dem Bus zu erhalten. Die Rahmenstruktur macht es deshalb möglich, daß die Richtung der Datenübertragung innerhalb des Raums eines einzelnen Rahmens geändert werden kann. Das Vorhandensein eines Leerlauf-Bits an dem Ende des Rahmens nach den Daten-Bits macht es auch möglich, Rahmen Rucken an Rücken ohne das Risiko von metastabilen Problemen bei der Übertragung zwischen den Rahmen zu übertragen.
Vorzugsweise umfassen die Übertragungsparameter für den Hilfssteuer-Rahmen ein Lese/Schreib-Bit, um zu bestimmen, ob der Hilfsprozessor Daten in dem vorhergehenden Daten-Rahmen liest oder schreibt, und ein Einzel/Vielfach-Bit, um zu bestimmen, ob die Hilfseinheit einzelne oder Vielfach-Einheiten von Daten in den darauffolgenden Daten-Rahmen sendet oder empfängt. Die Einheiten von Daten können einzelne Bytes oder Byt-Paare sein und der Hilfssteuer-Rahmen kann ein Byte/Zwei-Byte-Bit umfassen, um anzuzeigen, welche Einheit von Daten verwendet wird.
Vorzugsweise umfassen die Daten-Bits des Hilfsauswahl-Rahmens ein ID-Feld, wobei dem Hilfsprozessor, der mit der Schnittstelle verbunden ist, eine einzigartige ID-Nummer zugeordnet wird, wobei der Hilfsprozessor in Abhängigkelt irgendeines Hilfsauswahl-Rahmens, der seine einzigartige ID-Nummer umfaßt, darauffolgend zu dem Steuerprozessor einen Daten-Rahmen überträgt, der ein vorbestimmtes Informationsfeld umfaßt.
Der Hilfsprozessor kann ein Teil einer breiten Vielfalt unterschiedlicher Perlpherie-Einrichtungen bilden. Die Übertragung eines Informationsfelds von einem Hilfsprozessor zu dem Steuerprozessor ermöglicht dem Steuerprozessor, die Form der Peripherie-Einrichtung zu identifizieren, in der der Hilfsprozessor eingeschlossen ist, und um seine Betriebsweise einzustellen, um die Schnittstelle auf die Charakteristika der bestimmten Peripherie-Einrichtung zuzuschneiden. Wenn eine Anzahl Peripherie-Einrichtungen mit der Schnittstelle gleichzeitig verbunden ist, kann eine spezifische Hilfseinheit durch den Steuerprozessor unter Verwendung der ID-Nummer der Hilfseinheit ausgewählt werden. Wenn das System zuerst gebootet wird, kann der Steuerprozessor alle möglichen ID-Nummern befragen, um zu bestimmen, welche Peripherie-Einrichtungen vorhanden sind.
Vorzugsweise stellt der Steuerprozessor die Rate des Taktausgangs auf die maximale Rate ein, die mit einem besonderen Hilfsprozessor in Abhängigkeit von dem Informationsfeld, das von dem Hilfsprozessor empfangen wird, kompatibel ist.
Ein weiteres wichtiges Merkmal des vorliegenden Systems beim Maximieren der Effektivität einer Datenübertragung über Schnittstellen ist die Verwendung einer variablen Taktrate, die auf einen geeigneten Wert durch den Hauptprozessor gemäß den Erfordernissen der bestimmten Peripherie-Einrichtung, die mit der Schnittstelle verbunden ist, eingestellt wird.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein System zum Kommunizieren serieller Daten auf;
einen Steuerprozessor;
einen Hilfsprozessor; und
eine serielle Schnittstelle, die den Steuerprozessor mit dem Hilfsprozessor verbindet, wobei die serielle Schnittstelle eine bidrektionale Datenleitung und eine unidirektionale Taktleitung aufweist, wobei der Steuerprozessor eine Takteinrichtung umfaßt, die so angeordnet ist, um ein Taktsignal über die Taktleitung zu dem Hilfsprozessor zu übertragen, während zur gleichen Zeit der Steuerprozessor Steuer- oder Daten-Rahmen zu dem Hilfsprozessor überträgt oder Daten-Rahmen, die von dem Hilfsprozessor übertragen sind, empfängt;
wobei der Steuerprozessor Übertragungseinrichtungen, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen auf der Schnittstelle zu übertragen, und Leseeinrichtungen, die so angeordnet sind, um Daten-Rahmen von der Schnittstelle zu lesen, umfaßt;
wobei der Hilfsprozessor Übertragungseinrichtungen, die so angeordnet sind, um Daten-Rahmen auf der Schnittstelle zu übertragen, und Leseeinrichtungen, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen von der Schnittstelle zu lesen, umfaßt;
wobei die Übertragungseinrichtungen und Leseeinrichtungen so angeordnet sind, um jeweils Rahmen, die ein Steuerteil aufweisen, das einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen identifiziert, zu übertragen und zu lesen, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits folgt, die durch Leerlauf-Bits angebunden sind, wobei sowohl der Hilfs- als auch der Steuerprozessor die Datenleitung für eine Änderung in der Richtung einer Datenübertragung während jedes Leerlauf-Bits freigeben, wobei der Hilfsprozessor so angeordnet ist, um das Taktsignal von der Taktleitung zu empfangen und den Betrieb der Hilfsprozessor-Übertragungs- und Leseeinrichtungen mit dem Steuerprozessor in Abhängigkeit des Taktsignals zu synchroniseren.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Steuerprozessor zum Kommunizieren von seriellen Daten zu einem Hilfsprozessor über eine serielle Schnittstelle, die eine bidirektionale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist, geschaffen;
wobei der Steuerprozessor eine Takteinrichtung aufweist, die bei Benutzung so angeordnet ist, um ein Taktsignal über die Taktleltung (CK) für ein Synchronisieren der Übertragungs- und Leseeinrichtung in dem Hilfs- und dem Steuerprozessor zu übertragen;
wobei die Übertragungseinrichtung in Benutzung so angeordnet ist, um Steuer-Rahmen und Daten-Rahmen auf der seriellen Schnittstelle zu übertragen; und
wobei die Leseeinrichtung bei Benutzung so angeordnet ist, um Daten-Rahmen von der seriellen Schnittstelle zu lesen;
wobei die Übertragungseinrichtung und die Leseeinrichtung so angeordnet sind, um jeweilige Rahmen zu übertragen und zu lesen, die einen Steuerbereich (CTRL) aufweisen, der einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen identifiziert, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits (D0-D7) folgt, die durch Leerlauf-Bits (I1, I2) angebunden sind, wobei der Steuerprozessor die Datenleitung für eine Änderung in der Richtung der Datenübertragung während jedes Leerlauf-Bits (I1, I2) freigibt.
Gemäß einem vierten Aspekt der vorliegenden Erfindung wird ein Hilfsprozessor zum Kommunizieren von seriellen Daten zu einem Steuerprozessor über eine serielle Schnittstelle geschaffen, der eine bidirektonale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist, wobei der Hilfsprozessor Übertragungseinrichtungen, die so angeordnet sind, um Daten-Rahmen auf der seriellen Schnittstelle zu übertragen, und Leseeinrichtungen aufweist, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen von der seriellen Schnittstelle zu lesen;
wobei die Übertragungseinrichtungen und Leseeinrichtungen so angeordnet sind, um jeweils Rahmen zu übertragen und zu lesen, die einen Steuerbereich (CTRL) aufweisen, der einen Rahmen als einen Steuer-Rahmen oder einen Daten-Rahmen identifiziert, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits (D0-D7) folgt, die durch Leerlauf-Bits (11, 12) angebunden sind, wobei der Hilfsprozessor die Datenleitung für eine Änderung in der Richtung der Datenübertragung während jedes Leerlauf-Bits (11, 12) freigibt,
wobei der Hilfsprozessor bei Verwendung so angeordnet ist, um das Taktsignal von der Taktleitung zu empfangen und den Betrieb der Hilfsprozessor-Übertragungs- und Leseeinrichtung mit einem Steuerprozessor in Abhängigkeit des Taktsignals zu synchronisieren.
Die vorliegende Erfindung schließt auch einen in der Hand haltbaren oder Laptop-Computer oder eine Peripherie-Einrichtung für einen solchen Computer ein, was, im Fall des Computers, einen Steuerprozessor gemäß dem dritten Aspekt der vorliegenden Erfindung umfaßt, oder, in dem Fall der Peripherie-Einrichtung, einen Hilfsprozessor gemäß dem vierten Aspekt der Erfindung umfaßt.
Die Peripherie-Einrichtung kann eine Massenspeichervorrichtung sein und kann insbesondere ein FE²PROM sein.
Ein System gemäß der vorliegenden Erfindung wird nun im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in denen:
Figur 1 zeigt ein Blockdiagramm;
Figuren 2.1 bis 2.3 zeigen Zeitdiagramme für Steuer-, Datenausgabe- und Dateneingabe-Rahmen jeweils;
Figur 3 zeigt ein Blockdiagramm eines auf einem RAM basierenden Speichers zur Verwendung in dem System der vorliegenden Erfindung;
Figur 4 zeigt ein Blockdiagramm eines auf einem FEEPROM basierenden Speichers zur Verwendung in dem System der vorliegenden Erfindung;
Figur 5A zeigt ein schematisches Blockdiagramm eines Prozessors, der für eine Steuerfunktion konfiguriert ist;
Figur 5B zeigt ein schematisches Blockdiagramm eines Prozessors, der für eine Hilfsfunktion konfiguriert ist; und
Figur 6 zeigt ein Blockdiagramm eines Computers.
Eine serielle Datenschnittstelle weist einen Steuerprozessor 1, Hilfsprozessoren 2 und einen seriellen Bus 3, der Daten zwischen dem Steuerprozessor 1 und den Hilfsprozessoren 2 kommuniziert, auf. In dem vorliegenden Beispiel bilden der Steuerprozessor 1 und der serielle Bus 3 einen Teil eines in der Hand haltbaren Computers für allgemeine Zwecke und die Hilfseinheiten 2 sind in externen Massenspeichervorrichtungen für den Computer eingeschlossen.
Der serielle Bus 3 besteht aus zwei Drähten, einer bidirektional synchronisierten Datenleitung und einer unidirektionalen Taktleitung. Die Datenleitung kann dazu verwendet werden, Daten von der Steuereinheit 1 zu einem oder mehreren der Hilfseinheiten 2 oder Daten von den Hilfseinheiten 2 zu der Steuereinheit 1 zu übertragen. Die Taktleitung führt im Gegensatz dazu ein Signal nur in einer Richtung, das bedeutet von der Steuereinheit 1 zu der (den) Hilfseinheit(en) 2. Der Takt wird kontinuierlich während der Übertragung der Daten übertragen, um die Hilfseinheiten zu der Steuereinheit 1 zu synchronisieren.
Figur 3 stellt die Struktur eines Speichers PAK dar, der einen Hilfsprozessor 2 einsetzt. Ein Verbinder 5 mit sechs Stiften koppelt den PAK an den Bus. Vier RAM's 4 sind durch Adress-, Daten- und Steuer-Busse mit dem Hilfsprozessor 2 und durch eine Versorgungsleitung 7 mit einer Batterie 6 verbunden. Der PAK der Figur 4 ist allgemein ähnlich in der Struktur, verwendet allerdings FE²PROM's 4' anstelle der RAM's. Eine Steuereinheit 9 ist vorgesehen, um das Anlegen von Löschspannungen zu steuern.
Daten werden über die Schnittstelle, und zwar unter Verwendung einer Reihe von zwölf Bit-Rahmen, übertragen, wobei jeder Rahmen acht Daten-Bits umfaßt. Mit einer nominalen Taktrate von 1,536 MHz ist diese äquivalent zu einer maximalen Übertragungsrate von 128 KBytes/Sekunde. Die verbleibenden vier Bits für jeden Rahmen enthalten Steuerinformationen.
Die Betriebsweise der Schnittstelle wird durch ein Protokoll geführt, das im Detail nachfolgend definiert ist. Das Protokoll besteht aus zwei Schichten. Eine physikalische Schicht definiert die Hardware-Schnittstelle und die Rahmenstruktur. Die Transportschicht definiert eine Systemsteuer- und Registerübertragung zwischen der Steuereinheit 1 und den Hilfseinheiten 2. Die zwei Schichten des Protokolls, die nachfolgend beschrieben sind, sind vollständig für einen allgemeinen Zweck in ihrer Art und durch nichts auf die Anwendung, die in dem spezifischen Beispiel beschrieben ist, eingeschränkt. Dort, wo es erforderlich ist, können Protokolle mit einem höheren Niveau auf den zwei fundamentalen Schichten, die nachfolgend beschrieben sind, eingebaut werden, um die Erfordernisse einer spezifischen Anwendung oder einer Kategorie von Anwendungen zu erfüllen.
Die Figuren 5A und 5B stellen schematisch die Struktur von Prozessoren dar, die zum Umsetzen des seriellen Schnittstellen-Protokolls geeignet sind. Die Schalter, Daten- und Steuerübertrager, und Daten- und Steuerempfänger können in einem geeigneten, logischen Netzwerk ausgeführt werden oder können alternativ durch geeignete Programmierung eines Mikroprozessors erzielt werden. In dem Fall des Hilfsprozessors, der in Figur 5B dargestellt ist, können das Informationsfeld und ein Identifikationsspeicher durch einen zugeordneten Bereich eines Nur-Lesespeichers (ROM) innerhalb des Prozessors geschaffen werden. Die Art und Weise, in der die unterschiedlichen Schalter innerhalb des Hilfsprozessors in Abhängigkeit ankommender Daten von dem Steuerprozessor eingestellt werden, wird nachfolgend in der detaillierten Beschreibung des seriellen Schnittstellen-Protokolls angegeben.
Figur 6 zeigt ein Diagramm, das einen Computer darstellt, der beispielsweise ein in der Hand haltbarer oder ein Laptop-Computer, wie beispielsweise derjenige, der durch die Inhaber als PSION MC400 verkauft wird, sein. In dem Beispiel, das dargestellt ist, ist eine Peripherie in Form einer FE²PROM Massenspeichervorrichtung an dem Computer befestigt. Die serielle Schnittstelle verbindet den PROM über einen seriellen Bus 3 mit dem Schnittstellen-Steuerprozessor 1. Die CPU adressiert die Inhalte des FE²PROM über die serielle Schnittstelle.

SERIELLES SCHNITTSTELLEN-PROTOKOLL

Physikalische Schicht

Die physikalische Schicht des Protokolls definiert Hardware-Erfordernisse, eine Niedrig-Pegel-Rahmenstruktur und eine Zeitabstimmung für die Schnittstelle.

Hardware-Schnittstelle

Diese besteht aus zwei Leitungen, die bei CMOS-Spannungspegel von 5V umschalten:-
1. CLK - Ein Takteingang von der Steuereinheit zu den Hilfseinheiten. Nominal 1,535MHz.
2. DATA - Eine bidirektionale, synchrone Datenleitung.

Taktleitung

Diese Leitung wird verwendet, um synchrone Daten zwischen der Steuereinheit und den Hilfseinheiten zu takten. Sie wird immer von der Steuereinheit ausgegeben.

Ruhezustand

Der Takt sollte nur während der Übertragung von Daten aktiv sein. Zu allen anderen Zelten ist er dreistufig heruntergefahren.

Takt-Zeit-Abstimmungsparameter

Die Taktleitungs-Zeitabstimung ist in Figur 2.1 dargestellt.

Datenleitung

Dies ist eine bidirektionale Leitung, die zur Übertragung von Daten synchron zwischen der Steuereinheit und den Hilfseinheiten verwendet wird.
Die Richtung der Datenleitung wird nicht durch die physikalische Schicht, sondern durch die Steuerinformation in der Transportschicht, bestimmt. Dies wird nachfolgend beschrieben.

Ruhezustand

Wenn keine Daten-Übertragungen vorhanden sind, wird die Datenleitung immer auf den Eingang sowohl der Steuereinheit als auch der Hilfseinheiten eingestellt. Diese Leitung wird niedrig gesetzt.

Daten-Zeit-Abstimmungsparameter

Die Datenleitungs-Zeitabstimmungen sind in Figur 2.1 dargestellt
Daten, die durch die Steuereinheit empfangen sind
Daten, die durch die Steuereinheit übertragen sind
Daten werden an der abfallenden Flanke der Takts durch die Übertragungsvorrichtung geändert und in der Empfangsvorrichtung an der ansteigenden Flanke des Takts verriegelt.

Protokoll der physikalischen Schicht

Das Protokoll der physikalischen Schicht besteht aus eine Reihe von 12 Bit-Rahmen.
Es sind vier Typen von Rahmen vorhanden:-
1. Null-Rahmen. Übertragen durch die Steuereinheit, um die Hilfseinheiten zu synchronisieren.
2. Steuer-Rahmen. Steuerinformationen, die durch die Steuereinheit an die Hilfseinheiten übertragen sind.
3. Datenausgabe-Rahmen. Daten-Rahmen, die durch die Steuereinheit an die Hilfseinheiten übertragen sind.
4. Dateneingabe-Rahmen. Daten-Rahmen, die durch die Steuereinheit von einer Hilfseinheit empfangen sind.

Null-Rahmen

Dies ist ein spezieller Rahmen, der durch die Steuereinheit übertragen wird, um sicherzustellen, daß alle Hilfseinheiten synchronisiert sind. Er wird durch Übertragung von 12 Taktimpulsen erzeugt, wobei die Datenleitung auf Eingang gestellt ist. Da die Datenleitung niedrig gesetzt ist&sub1; führt dies zu 12 Nullen, die übertragen werden.

Rahmen-Struktur

Die Steuer- und Daten-Rahmen haben die folgende Struktur:--
- ST Start-Bit. Dieses Bit wird hoch, um den Start eines gültigen Rahmens anzuzeigen.
- CTL Steuer-Bit. Wenn es niedrig ist, zeigt dies einen Steuer-Rahmen an. Hoch zeigt einen Daten-Rahmen an.
- I1 Leerlauf-Bit. Wird verwendet, um die Richtung der Datenleitung umzukehren. Normalerweise niedrig.
- D0-D7 Daten-Bits.
- I2 Leerlauf-Bit. Wird verwendet, um die Richtung der Datenleitung umzukehren. Normalerweise niedrig.

Steuer-Rahmen

Dieser Rahmen wird von der Steuereinheit zu einer oder mehreren Hilfseinheiten übertragen. Die Zeitabstimmung eines Steuer-Rahmens ist in Figur 2.2 dargestellt.
Die Datenleitung gibt von der Steuereinheit durch den ganzen Rahmen hinweg aus.
Die Bits in dem Rahmen haben den nachfolgenden Wert in einem Steuer-Rahmen.
- ST Start-Bit. Dieses Bit wird hoch, um den Start eines gültigen Rahmens anzuzeigen.
- CTL Steuer-Bit. Niedrig, um anzuzeigen, daß dies ein Steuer-Rahmen ist.
- I1 Leerlauf-Bit ist niedrig eingestellt.
- D0-D7 Daten-Bits. 8 Bits einer Steuerinformation.
- I2 Leerlauf-Bit ist niedrig eingestellt.

Daten-Ausgabe-Rahmen

Dieser Rahmen wird von der Steuereinheit zu einer oder mehreren Hilfseinheiten übertragen. Die Zeitabstimmung eines Datenausgabe-Rahmens ist in Figur 2 dargestellt.
Die Datenleitung gibt von der Steuereinheit durch den ganzen Rahmen hinweg aus.
Die Bits in dem Rahmen haben den nachfolgenden Wert in einem Datenausgabe-Rahmen.
- ST Start-Bit. Dieses Bit wird hoch, um den Start eines gültigen Rahmens anzuzeigen.
- CTL Steuer-Bit. Hoch, um anzuzeigen, daß dies ein Daten-Rahmen ist.
- I1 Leerlauf-Bit ist niedrig eingestellt.
- D0-D7 Daten-Bits. 8 Bits übertragener Daten.
- I2 Leerlauf-Bit ist niedrig eingestellt.

Daten-Eingabe-Rahmen

Dieser Rahmen wird durch die Steuereinheit von einer Hilfseinheit empfangen. Die Zeitabstimmung eines Dateneingabe-Rahmens ist in Figur 2.3 dargestellt.
Die Datenleitung wird von der Steuereinheit für Zyklen 1 und 2 ausgegeben und in die Steuereinheit für Zyklen 4 bis 11 eingegeben.
Die Bits in dem Rahmen haben den nachfolgenden Wert in einem Dateneingabe-Rahmen.
- ST Start-Bit. Ausgabe von der Steuereinheit. Diese Bits wird hoch, um den Start eines gültigen Rahmens anzuzeigen.
- CTL Steuer-Bit. Ausgabe von der Steuereinheit. Hoch, um anzuzeigen, dies ist ein Daten-Rahmen.
- I1 Leerlauf-Bit. Wird verwendet, um die Richtung der Datenleitung umzukehren. Sowohl die Steuereinheit als auch die Hilfseinheit sollten die Datenleitung während dieses Bits dreistufig gestalten. Sollte niedrig aufgrund eines Pull-Down-Widerstands auf der Datenleitung sein. Die Steuereinheit ändert die Datenleitung von einer Ausgabe zu einer Eingabe an dem Ende von Zyklus 2. Die Hilfseinheit ändert die Datenleitung von Eingabe zu Ausgabe an dem Start von Zyklus 4.
- D0-D7 Daten-Bits. Ausgabe von der Hilfseinheit 8 Bits von Daten, die durch die Hilfseinheit übertragen werden. Die Steuereinheit stellt die Datenleitung auf eine Eingabe während dieser Bits ein.
- I2 Leerlauf-Bit. Verwendet, um die Richtung der Datenleitung umzukehren. Sowohl die Steuereinheit als auch die Hilfseinheit sollten die Datenleitung während dieses Bits dreistufig gestalten. Sollte niedrig aufgrund eines Pull-Down-Widerstands auf der Datenleitung sein. Die Hilfseinheit ändert die Datenleitung von Ausgabe zu Eingabe an dem Ende von Zyklus 11.

Datenleitungsrichtung

Die nachfolgende Tabelle faßt die Richtung der Datenleitung zusammen.

Transportschicht

Dieser Abschnitt definiert das Protokoll des Transportpegels, das oberhalb des Protokolls der physikalischen Schicht arbeitet. Das Protokoll der Transportschicht steuert die serielle Kommunikation zwischen dem Steuerprozessor 1 und den Hilfsprozessoren 2. Die nachfolgenden Regeln finden Anwendung:
- Die Schnittstelle wird durch das Schreiben von Steuer-Bytes von der Steuereinheit 1 zu den Hilfseinheiten 2 gesteuert.
- Steuer-Bytes können durch die Hilfseinheiten 2 geschrieben werden.
- Ungewollte Daten können nicht von einer Hilfseinheit zu der Hauptsteuereinheit 1 geschickt werden.
Das Protokoll der Transportschicht sieht vor, daß jede Hilfseinheit 2 eine einzigartige Identifizierungs-Nummer haben sollte. Wie nachfolgend beschrieben wird, wird ein 6-Bit-Feld für diesen Zweck verwendet. In dem vorliegenden Beispiel könnte deshalb die Hilfseinheit 1 die ID 000001 und die Hilfseinheit 2 die ID 000010 haben. Keine Hilfseinheit besitzt eine ID von 0 und so können Steuer-Rahmen mit 0 in dem ID-Feld verwendet werden, um alle Hilfseinheiten zurückzusetzen oder eine Hilfseinheit zu entselektieren.
Der Steuerprozessor 1 enthält zwei Register, um mit den Hilfseinheiten zu kommunizieren.
1. Steuerregister (Byte, nur zum Schreiben).
2. Datenregister (Byte oder Wort, Lesen/Schreiben)
Steuer-Bytes werden zu den Hilfseinhelten durch Schreiben in das Steuerregister übertragen. Das Steuerwort kann zwei bestimmte Formate in Abhängigkeit von der Einstellung des Bits 7, dem Auswahl-(S)-Bit, haben.

Hilfseinheit-Auswahl (Auswahl=0)

Dieser Modus ist für eine Auswahl, Deselektierung und Zurücksetzung der Hilfseinheiten. Das Format des Steuerworts ist wie folgt:-
S = Auswahl-Bit. CLEAR für Auswahl-Modus
R = Rücksetz-Bit.
IIIIII = 6 Bit ID-Feld
Das 6 Bit ID-Feld ist eine Eigenschaft nur für die Hilfseinheit. Keine Hilfseinheit kann eine ID von Null haben, wodurch demzufolge 63 unterschiedliche Hilfseinheiten mit einer Steuereinheit verbunden werden können.
Die Reset- bzw. Rücksetzfunktion ist von der Hilfseinheit abhängig. Sie würde normalerweise die Hilfseinheit in einen bekannten Zustand versetzen.
Auswahl einer Hilfseinheit mit ID=xx (S-0,R=1)
Dies ein spezieller Befehl, der bewirkt, daß eine Hilfseinheit mit ID=xx zu der Steuereinheit ein Informationsfeld mit 8 Bit überträgt. Dieses Feld hängt völlig von der Hilfseinheit ab, muß allerdings nicht Null sein. Eine Antwort von 0 zeigt an, daß keine Hilfseinheit zu der angeforderten ID vorhanden ist.

Hilfssteuereinheit (Auswahl=1)

Dieser Modus dient zur Kommunikation mit einer Hilfseinheit, die zuvor unter Verwendung des Hilfseinheit-Auswahlbefehls, der vorstehend beschrieben ist, ausgewählt ist. Das Format des Steuerworts in diesem Modus ist nachfolgend beschrieben:-
(siehe nachfolgend)
S - Auswahl-Bit. Eingestellt für Hilfssteuereinheit
R/W - Lese/Schreib-Auswahl. 0 = schreiben
1 = lesen
B/2B = Datenübertragungsgröße.
0 = 1 Byte Übertragung
1 = 2 Byte Übertragung
S/M - Einzel/Multi-Übertragungsmodus
0 = einzeln
1 = vielfach
XXXX - 4 Bits von Daten zu Hilfseinheit.
Beachte, daß die Bedeutung der 4 Bits der Daten (XXXX) vollständig von der Hilfseinheit abhängig ist.
Die Einstellungen von R/W,B/2B,S/M Bits in dem Steuerwort bestimmen die Größe, den Typ und die Richtung einer darauffolgenden Datenübertragung in der folgenden Art und Weise:-

Schreiben ein einzelen Bytes

Dieser Befehl macht die momentan ausgewählte Hilfseinheit bereit, ein Byte an Daten zu empfangen, und stellt die Steuereinheit so ein, daß das nächste Byte (oder das LSB eines Worts), das zu seinem Datenregister geschrieben ist, zu der Hilfseinheit übertragen werden wird. Irgendetwas, was weiter zu dem Datenregister der Steuereinheit geschrieben wird, wird keinen Effekt haben.

Schreiben einer Nummer von einzelnen Bytes

Dieser Befehl macht die momentan ausgewählte Hilfseinheit bereit, um eine Zahl sequentieller Bytes von Daten zu empfangen. Die Hilfseinheit wird darauf warten, Daten-Bytes zu empfangen, bis ein anderes Steuer-Byte empfangen wird. Die Steuereinheit wird so eingestellt, daß das nächste Byte (oder das LSB eines Worts), das zu seinem Datenregister geschrieben ist, zu der Hilfseinheit übertragen werden wird. Alle darauffolgenden Bytes, die zu dem Datenregister der Steuereinheit geschrieben sind, werden zu der Hilfseinheit übertragen. Dies wird fortfahren, bis ein anderes Byte zu dem Steuerregister der Steuereinheit geschrieben wird.

Schreiben eines Byte-Paars

Dieser Befehl macht die momentan ausgewählte Hilfseinheit bereit, um zwei Bytes von Daten zu empfangen, und stellt die Steuereinheit so ein, daß das nächste Wort, das zu seinem Datenregister geschrieben wird, zu dieser Hilfseinheit übertragen werden wird (auf LSB zuerst). Irgend etwas, was weiterhin zu dem Datenregister der Steuereinheit geschrieben wird, wird keinen Effekt haben.

Schreiben einer Anzahl von Byte-Paaren

Dieser Befehl macht die momentan ausgewählte Hilfseinheit bereit, um eine Anzahl von sequentiellen Byte-Paaren aus Daten zu empfangen. Die Hilfseinheit wird darauf warten, Byte-Paare zu empfangen, bis ein anderes Steuer-Byte empfangen wird. Die Steuereinheit wird so eingestellt, daß das nächste Wort, das zu seinem Datenregister geschrieben wird, zu dieser Hilfseinheit übertragen werden wird (LSB zuerst). Alle darauffolgenden Worte, die zu dem Datenregister der Steuereinheit geschrieben sind, werden zu der Hilfseinheit übertragen werden. Dies wird fortfahren, bis ein anderes Byte zu dem Steuerregister der Steuereinheit geschrieben wird.

Lesen eines einzelnen Bytes

Dieser Befehl triggert ein Byte, das von der ausgewählten Hilfseinheit zu der Steuereinheit übertragen werden soll. Dieses Byte kann dann von der LSB des Datenregisters der Steuereinheit gelesen werden. Weiterhin werden Auslesungen des Datenregisters der Steuereinheit zu denselben Daten zurückgeführt, sie werden allerdings keinen Effekt auf das Protokoll haben.

Lesen einer Anzahl einzelner Bytes

Dieser Befehl triggert ein Byte, das von der ausgewählten Hilfseinheit der Steuereinheit übertragen werden soll. Dieses Byte kann dann von der LSB des Datenregisters gelesen werden. Diese Lesung wird das nächste Byte triggern, das zu dem Datenregister der Steuereinheit übertragen werden soll. Alle darauffolgenden Lesungen des Datenregisters der Steuereinheit werden weitere Bytes triggern, die zu der Steuereinheit übertragen werden sollen. Dies wird fortfahren, bis ein anderes Byte zu dem Steuerregister der Steuereinheit geschrieben wird.

Lesen eines Byte-Paars

Dieser Befehl triggert ein Byte-Paar, das von der ausgewählten Hilfseinheit zu der Steuereinheit übertragen werden soll. Dieses Wort kann dann von dem Datenregister der Steuereinheit gelesen werden. Weiterhin werden Lesungen des Datenregisters der Steuereinheit zu denselben Daten zurückführen, allerdings keinen Effekt auf das Protokoll haben.

Lesen einer Anzahl von Byte-Paaren

Dieser Befehl triggert ein Byte-Paar, das von der ausgewählten Hilfseinheit zu der Steuereinheit übertragen werden soll. Dieses Wort kann dann von dem Datenregister der Steuereinheit gelesen werden. Diese Lesung wird das nächste Byte-Paar triggern, das zu dem Datenregister der Steuereinheit übertragen werden soll. Alle darauffolgenden Auslesungen des Datenregisters der Steuereinheit werden weitere Byte-Paare, die zu der Steuereinheit übertragen werden sollen, triggern.
Dies wird fortfahren, bis ein anderes Byte zu dem Steuerregister der Steuereinheit geschrieben wird.

Zeitabstimmung

Die Zeit für Befehle, die verarbeitet werden sollen, und Daten, die gesendet werden sollen, ist nachfolgend dargestellt. Die Zeit ist durch einen SIBO-Paket-Protokoll-Taktzyklus gegeben. Die Länge eines Taktzyklus ist nominal 651 Nanosekunden.
Empfangen und Verarbeiten des Steuer-Bytes 12 Zyklen
Byte-Übertragung zu und von einer Hilfseinheit 12 Zyklen
Byte-Paar Übertragung zu oder von einer Hilfseinheit 24 Zyklen
Wenn ein Schreiben zu dem Daten- und dem Steuerregister der Steuereinheit vorgenommen wird, werden die folgenden Regeln angewandt:-
1. Nach einem Schreiben zu dem Steuerregister muß eine Verzögerung von mindestens 12 Zyklen vorhanden sein, bevor auf das Datenregister zugegriffen wird oder ein anderes Steuerwort geschrieben wird.
2. Um ein Wort von dem Datenregister zu lesen, nachdem der Befehl, ein Byte-Paar zu lesen, ausgegeben ist, muß eine Verzögerung von mindestens 12 (für Steuer-Byte) + 24 (für die Byte-Paar-Übertragung) = 36 Zyklen verzögert werden.
3. Um ein Vielfach-Byte-Paar-Schreiben durchzuführen, muß eine Verzögerung von mindestens 12 Zyklen, nachdem der Befehl zu dem Steuerregister geschrieben ist, bevor das erste Wort zu dem Datenregister geschrieben werden kann, und eine Verzögerung von mindestens 24 Zyklen zwischen aufeinanderfolgenden Schreibvorgängen zu dem Datenregister vorhanden sein.

Zustände

Eine Hilfseinheit kann in einem von 5 Zuständen sein. Es ist anzumerken, daß ein Steuer-Byte zu jedem Zeitpunkt empfangen und interpretiert werden kann.
1. RB Warten, um ein Daten-Byte oder ein Steuer-Bytez zu empfangen.
2. RBP Warten, um ein Daten-Byte-Paar oder ein Steuer-Byte zu empfangen.
3. TB Warten, um ein Daten-Byte oder ein Steuer-Byte zu übertragen.
4. TBP Warten, um ein Daten-Byte-Paar oder ein Steuer-Byte zu übertragen.
5. RC Warten, um nur ein Steuer-Byte zu empfangen.
Die nachfolgende Tabelle stellt den Zustand dar, nachdem jedes Steuerwort empfangen ist.
In dem vorliegenden Beispiel sind die Peripherie-Geräte, die über die Schnittstelle mit dem Computer verbunden sind, Massenspeichervorrichtungen eines Typs, der durch die Erfinder als "Speicher-Paks" (sic) benannt ist. Jeder Pak enthält einen Bereich eines Speichers, der in Spuren von 256 Bytes unterteilt ist. Die Form und die Anzahl der Speichervorrichtungen und die Anzahl der Paks pro Vorrichtung ist von der Größe und dem Typ des Paks abhängig. Der Hilfsprozessor 2 für jeden Pak wird als ein "Pak-Chip" SPS (SIBO-Protocol-Slave) benannt und ermöglicht eine Kommunikation zwischen dem Steuerprozessor 1, der eine SIBO-Protokoll-Mastereinheit (SPM) ist, und dem Speicher-Pak. In dem vorliegenden Beispiel umfaßt die Hilfseinheit 1 einen zugeordneten Pak-Chip und eine Hilfseinheit 2 enthält einen ASIC in einem PAKCHIP-Modus.

Pakchip-ID- und Informations-Bytes

Der PAKCHIP besitzt ein ID-Byte = 1.
ASIC5 im PAKCHIP-Modus besitzt ein ID-Byte = 2.
Das Format des Informations-Bytes, das zurückgeführt wird, wenn der PAKCHIP ausgewählt ist, ist wie folgt:-
DDD Vorrichtungstyp
000 RAM-Packet
001 Flash-EPROM-Packet (INTEL)
010 Flash-EPROM-Packet Typ 2
011 Flash-EPROM-Packet Typ 3
100 Flash-EPROM-Packet Typ 4
101 Flash EPROM Packet Typ 5
110 Read Only Pak
111 schreibgeschütztes Pak
NN Nummer der Speichervorrichtungen
00 1 Vorrichtung
01 2 Vorrichtungen
10 3 Vorrichtungen
11 4 Vorrichtungen
SSS Vorrichtungsgröße
000 illegal (zeigt an, daß keine Vorrichtung vorhanden ist)
001 32k
010 64k
011 128k
100 256k
101 512k
110 1M
111 2M
Dieses Info-Byte wird auf ein Speicher-Pak durch eine Reihe von Pull-up- und Pull-down-Widerständen auf den Daten-Bus gesetzt. Es wird durch Lesen des Daten-Bus, ohne eine der Speichervorrichtungen ausgewählt, zugegriffen.

PAKCHIP-Auswahl und -Zurücksetzung

Das PAKCHIP ID=1 bedeutet, ein Pak wird ausgewählt und zurückgesetzt durch die nachfolgenden Steuer-Bytes:

ASIC5-Auswahl und -Zurücksetzung

Das ASIC5 ID=2 bedeutet, ein Pak wird ausgewählt und zurückgesetzt durch die nachfolgenden Steuer-Bytes:

PAKCHIP-Struktur

Das PAKCHIP ist als Register mit einer Anzahl von 8 oder 16 Bits organisiert, die ausgewählt und zu der SPM geschrieben oder von dieser ausgelesen werden können:
Der PAKCHIP enthält auch einen TRACK COUNTER (Spurzähler), auf den die SPM nicht direkt zugreifen kann.
Die Register und der TRACK COUNTER werden nachfolgend im Detail beschrieben werden.

Kommunizieren mit einem PAKCHIP

Um mit einem PAKCHIP-Register zu kommunizieren, muß die SPM zuerst das Register und den Typ einer Datenübertragung, die stattfinden soll (d.h. Lesen oder Schreiben, Byte oder Doppel-Byte, Einzeloder Vielfach-Modus) durch Schreiben eines Steuer-Byte's spezifizieren. Darauffolgend werden Datenübertragungen mit dem spezifizierten Register in dem Modus, der durch das Steuer-Byte spezifiziert ist, stattfinden, bis das nächste Steuer-Byte empfangen wird.
Das Format des Steuer-Bytes zum Kommunizieren mit einem ausgewählten PAKCHIP ist wie folgt:
S = wähle Bit aus. Stelle PAKCHIP-Steuerung ein.
W/R = Schreib/Lese-Auswahl. 0 = schreiben
1 = lesen
B/2B - Datenübertragungsgröße
0 = 1 Byte-Übertragung
1 = 2 Byte-Übertragung
(NICHT UMGESETZT)
S/M = Einzel Vielfach-Übertragungsmodus
0 = einzel
1 = vielfach
AAAA = Register-Adresse :-

Einzel/Vielfach-Übertragungs-Modus

Für einen PAKCHIP können Einzel- und Vielfach-Übertragungen für irgendein Register spezifiziert werden, allerdings wird der Effekt darauffolgender Datenübertragungen nicht unterschiedlich sein, mit Ausnahme in dem Fall des Daten-Registers oder des Adress-Registers.
- DATEN-Register. In einem Vielfach-Übertragungs-Modus wird der Spurzähler nach einem Daten-Register-Zugriff schrittweise erhöht werden.
- ADRESS-Register. In einem Vielfach-Übertragungs-Modus wird das erste Schreiben die LSB (Bits 8-15) der Pak-Adresse einstellen. Das zweite Schreiben wird das MSB (Bits 16-20) der Pak-Adresse einstellen und auswählen, auf welche Vorrichtung zuzugreifen ist.
Für ein Spezifizieren einer Kommunikation mit einem PAKCHIP werden die nachfolgenden Steuer-Bytes normal verwendet, um Datenübertragungen zu spezifizieren:-

PAKCHIP-Pinout (bzw. -Stiftherausnahme)

Das PAKCHIP ist eine 44-Stift-Vorrichtung :
CSO_B-C53_B = Speichervorrichtung-Chip-Auswahl
AO - A20 = Speichervorrichtung-Adress-Leitungen
Do - D7 = Daten
OE_B = Ausgabe freigegeben
WR_B = Schreiben freigegeben
POR_B = Leistung-Ein-Rücksetzung
SD - Serielle Daten Ein/Aus
CLK - Takt Ein
NC = keine Verbindung

PAKCHIP-REGISTER

Adress-Register

In das Adress-Register wird in einem Vielfach-Übertragungsmodus eingeschrieben. LSB zuerst.
CC Vorrichtungsauswahl (nur eine Speichervorrichtung ist in Bezug auf den Chip ausgewählt, wenn ein Lesen oder Schreiben auftritt, wie dies durch CC bestimmt ist)
00 Wähle Vorrichtung 1 aus (CS0_B ist aktiver Ausgang)
01 Wähle Vorrichtung 2 aus (CS1_B ist " ")
10 Wähle Vorrichtung 3 aus (CS2_B ist " ")
11 Wähle Vorrichtung 4 aus (CS3_B ist " ")
TT.. Spur-Nummer
(T0-T12 Verzeichnis direkt auf Ausgangsleitungen A8-A20. Zum Beispiel ist, wenn Bit 1 = 1 in Adress-Register ist, dann der Ausgang A9 HOCH)
x Bit 13 wird nicht verwendet.
Ein RESET (Leistung eingeschaltet oder SPK-Initiieren) löscht alle Bits des Adress-Registers.
Ein Schreiben zu dem Adress-Register macht den Spur-Zähler frei. Daten-Register
DRO - DR 7 entsprechen PAKCHIP I/O-Leitungen D0-D7.
Ein Daten-Schreiben zu dem Daten-Register wird auf dem D0-D7 während eines Schreibzyklus ausgegeben.
Eine Dateneingabe zu D0-D7 kann von dem Daten-Register während eines Lesezyklus gelesen werden.
Der Spur-Zähler wird nach einem Daten-Register-Lesen oder -Schreiben in einem MULTIPLE- (bzw. VIELFACH-) Modus erhöht. Steuerverriegelungs-Adresse $7 - nur schreiben
Einstellen von VPPEN hoch ermöglicht VPP auf EPROM-Paketen.

Lesen von/Schreiben zu PAKS

RAMPAKS

a) Lesen

Um einen RAMPAK zu lesen, muß die Speichervorrichtung und die Spur-Nummer zuerst durch Schreiben zu dem Adress-Register spezifiziert werden. Die gesamte Spur wird normalerweise dann durch Einrichtungen eines "Block-Lesens" gelesen, der eine Lesung von 256 Bytes von dem Daten-Register in einem Vielfach-Modus einsetzt. Der Spur-Zähler wird nach jedem Lesen des Daten-Registers erhöht und die Leitungen CS_B, WR_B und OE_B werden automatisch durch das PAKCHIP während jedes Lesezyklus gesteuert.

b) Schreiben

Schreiben zu einem RAMPAK ist ähnlich zu einem Lesen von diesem. Um in ein RAMPAK zu schreiben, muß die Speichervorrichtung und die Spur-Nummer zuerst durch Schreiben zu dem Adress-Register spezifiziert werden. Die gesamte Spur wird normalerweise dann mittels eines "Block-Schreibens" geschrieben, das Einschreibungen mit 256 Byte zu dem Daten-Register in einem Vielfach-Modus einsetzt. Der Spur-Zähler wird nach jedem Schreiben zu dem Daten-Register erhöht und die Leitungen CS_B, OE_B und WR_B werden automatisch durch das PAKCHIP während jedes Schreibzyklus gesteuert werden.

Claims

1. Verfahren zum Kommunizieren von Daten zwischen einem Steuerprozessor (1) und einem Hilfsprozessor (2) über eine serielle Schnittstelle (3), die eine bidirektonale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist, das umfaßt:

Übertragen eines Taktsignals von dem Steuerprozessor (1) über die Taktleitung (CK) zu dem Hilfsprozessor (2) und zur gleichen Zeit Übertragung von Steuer- oder Daten-Rahmen von dem Steuerprozessor (1) zu dem Hilfsprozessor (2) oder Übertragung von Daten-Rahmen von dem Hilfsprozessor (2) zu dem Steuerprozessor (1), wobei der Hilfsprozessor sein Lesen oder übertragen von Rahmen mit dem Steuerprozessor (1) in Abhängigkeit des Taktsignals synchronisiert;

wobei jeder Rahmen ein Steuerteil (CTRL) aufweist, um einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen zu identifizieren, und wobei das Steuerteil einer Vielzahl von Daten-Bits (D0-D7) folgt, die an Leerlauf-Bits (11, 12) angebunden sind, wobei sowohl der Hilfsprozessor als auch der Steuerprozessor die Datenleitung für eine Änderung in der Richtung der Datenübertragung während jedes Leerlauf-Bits frei machen.

2. Verfahren nach Anspruch 1, wobei jeder Steuer-Rahmen als eines seiner Daten-Bits (D0-D7) ein Auswahl-Bit, das den Steuer-Rahmen als einen Hilfsauswahl-Rahmen oder als ein Hilfssteuer-Rahmen identifiziert, umfaßt;

wobei jeder Hilfsauswahl-Rahmen als ein weiteres eines seiner Daten-Bits ein Reset-Bit umfaßt, wenn das Reset-Bit einen vorbestimmten Wert der Übertragung des Hilfsauswahl-Rahmens zu dem Hilfsprozessor (2) annimmt, was bewirkt, daß sich der Hilfsprozessor (2) auf einen vorbestimmten Zustand zurücksetzt, wobei ansonsten die Übertragung des Hilfsauswahl-Rahmens zu dem Hilfsprozessor (2) den Hilfsprozessor auswählt oder deselektiert;

wobei jeder Hilfssteuer-Rahmen als eines oder mehrerer seiner Daten-Bits Datenübertragungsparameter umfaßt, um den Hilfsprozessor (2) so einzustellen, um einen oder mehrere Daten-Rahmen auf den momentanen Steuer-Rahmen folgend zu lesen oder zu schreiben.

3. Verfahren nach Anspruch 2, wobei die Übertragungsparameter für den Hilfssteuer-Rahmem ein Leseischreib-Bit aufweisen, um zu bestimmen, ob der Hilfsprozessor Daten in dem darauffolgenden Daten-Rahmen liest oder schreibt und ein Einzel/Vielfach-Bit umfaßt, um zu bestimmen, ob die Hilfseinheit einzelne oder Vielfach-Einheiten von Daten in dem darauffolgenden Daten-Rahmen überträgt oder empfängt.

4. Verfahren nach Anspruch 2 oder 3, wobei die Daten-Bits des Hilfseinheitauswahl-Rahmens ein Identifikationsfeld umfassen, wobei der Hilfsprozessor (2) einer einzigartigen Identifikations-Nummer zugeordnet ist, wobei der Hilfsprozessor (2) in Abhängigkeit Irgendeines Hilfsauswahl-Rahmens, der seine einzigartige Identifikations-Nummer umfaßt, darauffolgend zu dem Steuerprozessor (1) einen Daten-Rahmen überträgt, der ein vorbestimmtes Informationsfeld umfaßt.

5. Verfahren nach Anspruch 4, wobei der Steuerprozessor (1) die Rate des Taktausgangs auf die maximale Rate, die mit einem bestimmten Hilfsprozessor (2) in Abhängigkeit des Informationsfelds, das von dem Hilfsprozessor (2) empfangen wird, einstellt.

6. System zum Kommunizieren serieller Daten, das aufweist:

einen Steuerprozessor (1);

einen Hilfsprozessor (2): und

eine serielle Schnittstelle (3), die den Steuerprozessor mit dem Hilfsprozessor verbindet, wobei die serielle Schnittstelle eine bidirektionale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist, wobei der Steuerprozessor eine Takteinrichtung umfaßt, die so angeordnet ist, um ein Taktsignal über die Taktleitung (CK) zu dem Hilfsprozessor (2) zu übertragen, während zur gleichen Zeit der Steuerprozessor (1) Steuer- oder Daten-Rahmen zu dem Hilfsprozessor (2) überträgt oder Daten-Rahmen, die von dem Hilfsprozessor (2) übertragen sind, empfängt;

wobei der Steuerprozessor (1) Übertragungseinrichtungen, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen auf der Schnittstelle zu übertragen, und Leseeinrichtungen umfaßt, die so angeordnet sind, um Daten-Rahmen von der Schnittstelle zu lesen;

wobei der Hilfsprozessor Übertragungseinrichtungen, die so angeordnet sind, um Daten-Rahmen auf der Schnittstelle zu übertragen, und Leseeinrichtungen, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen von der Schnittstelle zu lesen, umfaßt;

wobei die Übertragungselnrichtungen und Leseeinrichtungen so angeordnet sind, um jeweils Rahmen, die ein Steuerteil (CTRL) aufweisen, das einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen identifiziert, zu übertragen und zu lesen, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits (D0-D7) folgt, die durch Leerlauf-Bits (11, 12) angebunden sind, wobei sowohl die Hilfs- (2) als auch der Steuerprozessor (1) die Datenleitung für eine Änderung in der Richtung einer Datenübertragung während jedes Leerlauf-Bits (I1, I2) freigeben, wobei der Hilfsprozessor (2) so angeordnet ist, um das Taktsignal von der Taktleitung zu empfangen und den Betrieb der Hilfsprozessor-Übertragungs- und Leseeinrichtungen mit dem Steuerprozessor (1) in Abhängigkeit des Taktsignals zu synchroniseren.

7. System nach Anspruch 6, wobei jeder Steuer-Rahmen als eines seiner Daten-Bits (D0-D7) ein Auswahl-Bit umfaßt, das den Steuer-Rahmen als einen Hilfsauswahl-Rahmen oder als einen Hilfssteuer-Rahmen identifiziert;

wobei jeder Hilfsauswahl-Rahmen als ein weiteres eines seiner Daten-Bits (D0-D7) ein Rücksetz-Bit umfaßt, wobei der Hilfsprozessor (2) so angeordnet ist, um auf einen vorbestimmten Zustand zurückzusetzen, wenn das Rücksetz-Bit einen vorbestimmten Wert annimmt, und um andererseits in Abhängigkeit von dem Lesen eines Hilfsauswahl-Rahmens durch die Hilfsprozessor-Leseeinrichtung ausgewählt oder deselektiert zu werden;

wobei jeder Hilfssteuer-Rahmen als eines oder mehrere seiner Daten-Bits den D0-D7-Daten-übertragungsparameter umfaßt, wobei der Hilfsprozessor in Abhängigkeit der Datenübertragungsparameter eingestellt wird, um einen oder mehrere Daten-Rahmen auf den momentanen Steuer-Rahmen folgend zu lesen oder zu schreiben.

8. System nach Anspruch 7, wobei die Übertragungsparameter für den Hilfssteuer-Rahmen ein Lese/Schreib-Bit umfassen, wobei der Hilfsprozessor so angeordnet ist, um Daten in dem darauffolgenden Daten-Rahmen gemäß dem Wert des Lese/Schreib-Bit's zu lesen oder zu schreiben; und

ein Einzel/Vielfach-Bit umfaßt, wobei der Hilfsprozessor so angeordnet ist, um einzelne oder vielfache Einheiten von Daten in den darauffolgenden Daten-Rahmen oder den Rahmen gemäß dem Wert des Einzel/Vielfach-Bits zu lesen oder zu schreiben.

9. System nach Anspruch 7 oder 8, wobei die Daten-Bits für den Hilfsauswahl-Rahmen ein Identifikationsfeld umfassen, wobei der Hilfsprozessor (2) mit der Schnittstelle (3) verbunden ist, die Einrichtungen umfaßt, um eine einzigartige Identifikations-Nummer zu speichern und die in Abhängigkeit von irgendeinem Hilfsauswahl-Rahmen angeordnet ist, wobei sie als ihr Identifikationsfeld die einzigartige Identifikations-Nummer umfaßt, um zu dem Steuerprozessor darauffolgend einen Daten-Rahmen, der ein vorbestimmtes Informationsfeld umfaßt, zu übertragen.

10. System nach Anspruch 9, wobei die Takteinrichtungen variabel sind und der Steuerprozessor so angeordnet ist, um die Rate des Takts auf die maximale Rate, die mit einem bestimmten Hilfsprozessor (2) in Abhängigkeit des Informationsfelds, das von dem Hilfsprozessor (2) empfangen wird, einzustellen.

11. Steuerprozessor zum Kommunizieren von seriellen Daten zu einem Hilfsprozessor über eine serielle Schnittstelle, die eine bidirektionale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist;

wobei der Steuerprozessor eine Takteinrichtung aufweist, die bei Benutzung so angeordnet ist, um ein Taktsignal über die Taktleitung (CK) für ein Synchronisieren der Übertragungs- und Leseeinrichtung in dem Hilfsund dem Steuerprozessor zu übertragen;

wobei die Übertragungseinrichtung in Benutzung so angeordnet ist, um Steuer-Rahmen und Daten-Rahmen auf der seriellen Schnittstelle zu übertragen; und

wobei die Leseeinrichtung bei Benutzung so angeordnet ist, um Daten-Rahmen von der seriellen Schnittstelle zu lesen;

wobei die Übertragungseinrichtung und die Leseeinrichtung so angeordnet sind, um jeweilige Rahmen zu übertragen und zu lesen, die einen Steuerbereich (CTRL) aufweisen, der einen Rahmen als einen Steuer-Rahmen oder als einen Daten-Rahmen identifiziert, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits (D0-D7) folgt, die durch Leerlauf-Bits (I1, I2) angebunden sind, wobei der Steuerprozessor (1) die Datenleitung für eine Änderung in der Richtung der Datenübertragung während jedes Leerlauf-Bits (I1, I2) freigibt.

12. Ein in der Hand haltbarer oder Laptop-Computer, der einen Steuerprozessor gemäß Anspruch 11 umfaßt.

13. Hilfsprozessor zum Kommunizieren von seriellen Daten zu einem Steuerprozessor über eine serielle Schnittstelle, der eine bidirektonale Datenleitung (DATA) und eine unidirektionale Taktleitung (CK) aufweist, wobei der Hilfsprozessor Übertragungselnrichtungen, die so angeordnet sind, um Daten-Rahmen auf der seriellen Schnittstelle zu übertragen, und Leseeinrichtungen aufweist, die so angeordnet sind, um Steuer-Rahmen und Daten-Rahmen von der seriellen Schnittstelle zu lesen;

wobei die Übertragungseinrichtungen und Leseeinrichtungen so angeordnet sind, um jeweils Rahmen zu übertragen und zu lesen, die einen Steuerbereich (CTRL) aufweisen, der einen Rahmen als einen Steuer-Rahmen oder einen Daten-Rahmen Identifiziert, und wobei dem Steuerbereich eine Vielzahl von Daten-Bits (D0-D7) folgt, die durch Leerlauf-Bits (11, 12) angebunden sind, wobei der Hilfsprozessor (2) die Datenleltung für eine Änderung in der Richtung der Datenübertragung während jedes Leerlauf-Bits (11, 12) freigibt,

wobei der Hilfsprozessor (2) bei Verwendung so angeordnet ist, um das Taktsignal von der Taktleitung zu empfangen und den Betrieb der Hilfsprozessor-Übertragungs und Leseeinrichtung mit einem Steuerprozessor (1) in Abhängigkeit des Taktsignals zu synchronisieren.

14. Peripherie-Einrichtung für einen in der Hand haltbaren oder Laptop-Computer, der einen Hilfsprozessor gemäß Anspruch 13 umfaßt.

15. Peripherie-Einrichtung gemäß Anspruch 14, in der die Peripherie-Einrichtung eine Massenspeichervorrichtung ist.

16. Peripherie-Einrichtung gemäß Anspruch 15, wobei die Massenspeichervorrichtung einen FE²-PROM umfaßt.

17. Peripherie-Einrichtung gemäß Anspruch 15, die weiterhin eine Einrichtung (19) aufweist, die elektrisch mit der seriellen Schnittstelle (3) und dem FE²PROM zum Beaufschlagen einer Löschspannung auf den FE²PROM in Abhängigkeit eines Steuersignals von dem Hilfsprozessor (2) verbunden ist.