DE69028507T2 - Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt - Google Patents

Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt

Info

Publication number
DE69028507T2
DE69028507T2 DE69028507T DE69028507T DE69028507T2 DE 69028507 T2 DE69028507 T2 DE 69028507T2 DE 69028507 T DE69028507 T DE 69028507T DE 69028507 T DE69028507 T DE 69028507T DE 69028507 T2 DE69028507 T2 DE 69028507T2
Authority
DE
Germany
Prior art keywords
film
insulating film
tunnel
gate
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69028507T
Other languages
English (en)
Other versions
DE69028507D1 (de
Inventor
Masataka Takebuchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE69028507D1 publication Critical patent/DE69028507D1/de
Application granted granted Critical
Publication of DE69028507T2 publication Critical patent/DE69028507T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7883Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

  • Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichereinrichtung und insbesondere einen EEPROM- Speicher, mit dem sich elektrische Daten speichern lassen.
  • Üblicherweise ist eine EEPROM-Speicher als eine nichtflüchtige Halbleiterspeichereinrichtung bekannt, mit der sich elektrische Daten löschen/schreiben lassen.
  • Ein Merkmal des EEPROM-Speichers besteht in dem folgenden Punkt. Der EEPROM-Speicher enthält einen Tunnelbereich zum elektrischen Entfernen von Ladungen, die Speicherinformation darstellen, und in einem floatenden Gate gespeichert sind. Bei den neuesten EEPROM-Speicher wird eine Einfachschicht als Siliziumoxidfilm mit einer geringen Dicke bei dein Tunnelbereich gebildet. Ladungen, d.h. Elektronen, durchtunneln die dünne Einfachschicht aus einem Siliziumoxidfilm und werden in einen Bereich mit hohem Potential übertragen. Beispielsweise tunneln dann, wenn eine hohe Spannung an einem Drainbereich anliegt, in einer Gateelektrode gespeicherte Elektronen durch die Einfachschicht aus einem Siliziumoxidfilm und werden zu dem Drainbereich übertragen.
  • Der wichtigste Zuverlässigkeitsfaktor bei dem EEPROM-Speicher ist die Beständigkeitseigenschaft des Tunnelisolierfilms (Wiederholeigenschaft zum Löschen/Schreiben von Daten, die dem wiederholten Betrieb zum Injizieren von Elektronen in ein floatendes Gate und zum Entfernen der Elektronen aus dem floatenden Gate entspricht).
  • Die Beständigkeitseigenschaft hängt von der Qualität des Tunnelisolierfilms ab. Wie oben beschrieben, wird eine Einfachschicht aus einem Siliziumoxidfilm als Tunnelisolierfilm eingesetzt. Momentan liegt die Grenze für die Beständigkeitseigenschaft bei einer Zahl von Wiederholungen von 10&sup4; bis 10&sup5; bei 64 Kbit EEPROM-Speichern.
  • Eine aus EP-0086372 A2 bekannte Halbleitereinrichtung mit Tunnelgate enthält Source- und Draingebiete, die in einem Substrat gebildet sind, ein in einem ersten Gateisolierfilm gebildetes floatendes Gate, und ein über dem floatenden Gate durch einen zweiten Gateisolierfilm gebildetes Steuergate. Eine Öffnung, die einen Tunnelbereich bestimmt, ist in dem ersten Gateisolierfilm angeordnet. In dem Tunnelgebiet wird das floatende Gate von dem Substrat durch eine Tunnelisolierschicht getrennt, die eine Siliziumoxidschicht mit einer Dicke von ungefähr 100 Å (10 Nanometer) oder eine Siliziumnitridschicht enthält.
  • Eine Halbleitereinrichtung, beispielsweise ein EEPROM- Speicher, der in JP-A-61147576 beschrieben ist, enthält Source- und Drainbereiche, die in einem Substrat gebildet sind, ein in einem ersten Gateisolierfilm gebildetes floatendes Gate und ein über dem floatenden Gate durch einen zweiten Gateisolierfilm gebildetes Steuergate. Der erste Gateisolierfilm enthält einen Tunnelbereich, der aus drei Lagen besteht, und zwar einem Siliziumoxidfilm, einem Siliziumnitridfilm und einem dünnen Siliziumoxidfilm. Die Dicke des ersten Siliziumoxidfilms in dem Tunnelbereich beträgt ungefähr 60 Å (6 Nanometer), die Dicke des Siliziumnitridfilms beträgt ungefähr 80 Å (8 Nanometer), und der dünne Siliziumoxidfilm weist eine Dicke auf, die niedriger als 20 Å (2 Nanometer) ist.
  • Eine andere aus JP-A-5 966 171 bekannte Halbleitereinrichtung enthält Source- und Drainbereiche, die in einem Substrat gebildet sind, ein über einem ersten Gateisolierfilm gebildetes floatendes Gate, ein über dem floatenden Gate durch einen zweiten Gateisolierfilm gebildetes Steuergate. Der erste Gateisolierfilm ist mit einem Tunnelgebiet ausgebildet, das aus einem Siliziumoxidfilm mit einer Dicke von ungefähr 15 Å (1,5 Nanometer) und einem Siliziumnitridfilm mit einer Dicke von ungefähr 60 Å (6 Nanometer) besteht.
  • Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer nichtflüchtigen Halbleiterspeichereinrichtung mit einern Tunnelisolierfilm mit einer verbesserten Beständigkeitseigenschaft.
  • Diese Aufgabe wird durch eine nichtflüchtige Halbleiterspeichereinrichtung gemäß Patentanspruch 1 gelöst.
  • Die neuen und unterscheidenden Merkmale der vorliegenden Erfindung werden in den nachfolgenden Patentansprüchen der vorliegenden Patentanmeldung betont. Jedoch läßt sich die Erfindung selbst zusammen mit weiteren Aufgaben und Vorteilen am besten anhand der folgenden Beschreibung unter Bezug auf die beiliegende Zeichnung verstehen; es zeigen:
  • Fig. 1 eine Draufsicht zum Darstellen einer Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 eine Querschnittsansicht zum Darstellen der Speicherzelle entlang einer in Fig. 1 gezeigten Linie A-A';
  • Fig. 3 eine Querschnittsansicht zum Darstellen der Speicherzelle entlang der in Fig. 1 gezeigten Linie Fig. 4 eine vergrößerte Querschnittsansicht zum Darstellen der Speicherzelle gemäß dem in Fig. 2 gezeigten Kreis C;
  • Fig. 5A bis 5C Querschnittsansichten zum Darstellen eines Verfahrens zum Darstellen einer Speicherzelle der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 6 eine Querschnittsansicht zum Darstellen eines Teils einer Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsformn der vorliegenden Erfindung;
  • Fig. 7 eine Querschnittsansicht zum Darstellen eines Teils einer Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß einer dritten Ausfühungsforin der vorliegenden Erfindung;
  • Fig. 8 eine Draufsicht zum Darstellen eines Teils einer Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 9 eine Querschnittsansicht zum Darstellen der Speicherzelle entlang der in Fig. 9 gezeigten Linie
  • Fig. 10 eine Querschnittsansicht zum Darstellen der Speicherzelle entlang der in Fig. 9 gezeigten Linie E-E';
  • Fig. 11 eine Querschnittsansicht zum Darstellen eines Teils einer Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung; und
  • Fig. 12A bis 12E Querschnittsansichten zum Darstellen eines Verfahrens zum Herstellen der Speicherzelle der nichtflüchtigen Halbleiterspeichereinrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung.
  • Halbleitereinrichtungen gemäß den Ausführungsformen der vorliegenden Erfindung werden nun unter Bezug auf die beiliegende Zeichnung beschrieben.
  • Die Fig. 1 zeigt eine Draufsicht, die insbesondere eine Speicherzelle einer nichtflüchtigen Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt, die Fig. 2 zeigt eine Querschnittsansicht zum Darstellen der Speicherzelle entlang der in Fig. 1 gezeigten Linie A-A', und die Fig. 3 zeigt eine Querschnittsansicht zum Darstellen der Speicherzelle entlang der in Fig. 1 gezeigten Linie B-B' . Die Fig. 4 zeigt eine vergrößerte Ansicht zum Darstellen der Speicherzelle in einem in Fig. 2 gezeigten Kreis C.
  • Wie in den Fig. 1, 2 und 3 gezeigt ist, wird ein Isolierungsgebiet 2 in einem Halbleitersubstrat 1 zum Durchführen einer Elementisolierung durchgeführt. Diffundierte Source/Draingebiete 3 (3&sub1;, 3&sub2;) von im Vergleich zum Substrat entgegengesetztern Leitungstyp werden in einem Elementgebiet ausgebildet, das durch die Elementisolierung entsteht. Ein erster Gateisolierfilm 4 wird auf dem Substrat zwischen den diffundierten Schichten gebildet. Ein Teil des ersten Gateisolierfilms erstreckt sich zu dem Source- oder Draingebiet 3&sub1;, und ein Tunnelgebiet 5 wird in dem ersten Gateisolierfilm gebildet. Das Tunnelgebiet 5 ist ein Tunnelisolierfilm, durch den Ladungen zwischen einem floatenden Gate 6 und dem diffundierten Gebiet 3&sub1; übertragen werden. Ein Steuergate 8 wird auf dem floatenden Gate 6 durch einen zweiten Gateisolierfilm 7 gebildet und ist kapazitiv mit dem floatenden Gate 6 gekoppelt.
  • Das Merkmal der Speichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung besteht darin, daß ein Tunnelisolierfilm, der in dem Tunnelgebiet 5 vorgesehen ist, mit einem Mehrfachfilm aufgebaut ist, der einen Siliziumnitridfilm 10 und einen Siliziumoxidfilm 11 enthält.
  • Wie oben beschrieben, kann aufgrund der Tatsache, daß der Mehrfachfilm den Siliziumnitridfilm 10 und den Siliziumoxidfilm 11 enthält, die Beständigkeitseigenschaft zum Erhöhen der Lebensdauer der Halbleitereinrichtung verbessert werden.
  • Eine Beziehung zwischen dem Siliziumnitridfilm 10 und dem Siliziumoxidfilm 11 in dem Mehrfachfilm wird nun beschrieben.
  • Es wurde beschrieben, daß der Tunnelisolierfilm bei der bekannten Struktur durch die Einfachschicht aus dem Siliziumoxidfilm gebildet wird. In diesem Fall können bei einem FN-(Fobler-Nordheim)-Tunnelvorgang von Elektronen, die Elektronen in der Einfachschicht aus dem Siliziumoxidfilm eingefangen werden, und dies ist ein Faktor, der zu einer Verschlechterung der Beständigkeitseigenschaft des Tunnelisolierfilms führt. Es ist bekannt, daß eine durchschnittliche Elektroneneinfangdistanz in dem Siliziumoxidfilm ungefähr 50 Å (1 Nanometer = 10 Å) beträgt.
  • Beträgt die Dicke des Siliziumoxidfilms ungefähr 50 Å, so tunneln die meisten Elektronen direkt durch den Siliziumoxidfilm. Demnach nimmt die Zahl der Elektronen, die sich durch ein Leitungsband des Siliziumoxidfilms bewegen, ab, und dies bedeutet, daß die Wahrscheinlichkeit eines Einfangens von Elektronen weiter abnimmt.
  • Damit der Tunnelisolierfilm durch eine Einfachschicht aus einem Siliziumoxidfilm gebildet werden kann, muß eine Dicke des Siliziumoxidfilms mindestens 80 Å aufweisen, damit eine ausreichende Zuverlässigkeit erreicht wird. Dies ist eine allgemein bekannte Tatsache (Referenzdokument: Tech, Dig. IEEE, IEDMP-424, 1988).
  • Dies bedeutet, daß dann, wenn die Dicke des Siliziumoxidfilms 80 Å beträgt, sich die Wahrscheinlichkeit für das Einfangen von Elektronen erheblich anheben läßt, und zwar in dem verbleibenden Bereich mit einer Dicke von 30 Å, der durch Wegnehmen eines Gebiets mit einer Dicke von 50 Å, durch die Elektronen direkt tunneln können, von dem Gebiet mit der Dicke von 80 Å erhalten wird. Im Ergebnis läßt sich die Beständigkeitseigenschaft des Tunnelisolierfilms aufgrund des Einfangens von Elektronen absenken.
  • Demnach wird gemäß der vorliegenden Erfindung die Dicke des Siliziumoxidfilms 11 zu 50 Å oder weniger festgelegt, und das Einfangen der Elektronen wird theoretisch ausgeschlossen. Ferner wird die Verschlechterung der Zuverlässigkeit des Tunnelisolierfilms aufgrund einer Abnahme der Dicke des Siliziumoxidfilms durch Vorsehen des Siliziumnitridfilms in dem Siliziumoxidfilm kompensiert.
  • Das Einfangen von Elektronen in dem Siliziumnitridfilm 10 wird zu keinem entscheidenden Faktor im Hinblick auf die Verschlechterung der Beständigkeitseigenschaft des Tunnelisolierfilms, und zwar aus dem folgenden Grund. Obgleich - wie der Siliziumoxidfilm 11 - der Siliziumnitridfilm 10 einen tiefen Pegel aufweist, wenn ein elektrisches Feld an den Siliziumnitridfilm angelegt wird, können eingefangene Elektroden an die Außenseite des Siliziumnitridfilms entweichen.
  • Dies bedeutet, daß sich die in dem Siliziumoxidfilm 11 bei dem niedrigen Pegel eingefangenen Elektroden nahezu vollständig wiedergewinnen lassen, und daß sie als feste Ladungen gespeichert werden können. Jedoch können aufgrund der Tatsache, daß sich die bei dem niedrigen Pegel in dem Siliziumnitridfilm 10 eingefangenen Elektronen wiedergewinnen lassen, diese keine festen Ladungen werden. Selbst wenn die Elektronen bei dem niedrigen Pegel in dem Siliziumnitridfilm eingefangen werden, können sie mit Löchern rekombinieren, die in den Film injiziiert werden, und verschwinden.
  • Im Hinblick auf diesen Punkt ist das Einfangen von Elektronen in dem Siliziumnitridfilm 10 recht wünschenswert.
  • Beispielsweise läßt sich eine Ladungshalteeigenschaft, die einen Faktor im Hinblick auf die Zuverlässigkeit von EEPROM- Speichern darstellt, erwartungsgemäß verbessern. Dies bedeutet, daß Elektronen, die dazu tendieren, von dem floatenden Gate 6 zu dem Substrat 1 zu entweichen (in den Fig. 1, 2 und 3 zu dem diffundierten Gebiet 3), bei niedrigem Pegel in dem Siliziumnitridfilm 10 eingefangen werden, so daß sie nur schwierig zu dem Substrat 1 entweichen können. Demnach ist die Ladungshalteeigenschaft weiter verbessert.
  • Beim Löschen von Daten lassen sich bei dem niedrigen Pegel in dem Siliziumnitridfilm eingefangene Elektronen in das Gebiet mit hohem Potential entfernen, zusammen mit den in dem floatenden Gate 6 gespeicherten Elektronen. Demnach kann ein unvollständiges Löschen nicht auftreten.
  • Der Siliziumnitridfilm 11 wirkt auch als Ladungsspeicherabschnitt. Hierbei ist der Ladungsspeichereffekt gering im Vergleich zu dem Speicherumfang des floatenden Gates 6, das als Hauptladungsspeicherabschnitt dient. Jedoch läßt sich der Ladungsspeichereffekt verbessern, da Technologien mit feinem Muster verbessert werden.
  • Wie oben beschrieben, beträgt die durchschnittliche Elektroneneinfangdistanz in dem Siliziumnitridfilm ungefähr 35 Å (Referenzdokument: P.C. Arnett und B.H.Ynn, Appl.Phys.Lett., Bd. 26, S. 94, 1975).
  • Demnach muß der Siliziumnitridfilm zum wirksamen Einfangen von Elektronen die Dicke von mindestens dem Zweifachen der obigen durchschnittlichen Einfangdistanz aufweisen, d.h. 70 Å oder mehr (Referenzdokument: Eiichi Suzuki "Untersuchung von Verschlechterungsmechanismen und Niederspannungsbetrieb in Speichereinrichtungen vom MNOS-Typ", offenbart in "RESEARCHES OF THE ELECTROTECHNICAL LABORATORY", Nr. 844, Mai 1984, S. 110).
  • Werden die obigen Elektroneneinfangvorgänge summiert, so ist es ausreichend, daß die Dicke des Siliziumoxidfilms 11 so Å oder weniger beträgt und daß die Dicke des Siliziumnitridfilms 10 70 Å oder mehr beträgt.
  • Nun wird das Einfangen von Löchern beschrieben, die als andere Ladungsträger dienen.
  • Werden Löchen in dem Tunneloxidfilm eingefangen, so verschlechtert sich die Beständigkeitseigenschaft des Films. Im Ergebnis wird der Isolierfilm selbst gebrochen (Referenzdokument: IEDM, 1986, Oxiddurchbruch-Abhängigkeit von der Dicke und erhöhte Zuverlässigkeit von außerordentlich dünnen Oxiden bei Löcherstrom, I.C. Chen et al.)
  • In einem Siliziumoxidfilm beträgt eine durchschnittliche Löchereinfangdistanz ungefähr 10 Å (Referenzdokument: R.C. Hughes und C.H. Seqger, IEEE TRANS. ES-30, Nr. 6, Dez. 1983).
  • Um das Einfangen von Löchern in dem Siliziumoxidfilm theoretisch zu vermeiden, muß die Dicke des Films zu 10 Å oder weniger festgelegt werden.
  • Jedoch ist es sehr schwierig, den Siliziumoxidfilm mit der Dicke von 10 Å zu bilden. (Beispielsweise bildet sich ein natürlicher Oxidfilm mit einer Dicke von ungefähr 20 Å auf der Oberfläche von Silizium an der Luft.)
  • Aus diesem Gesichtpunkt wird gemäß der vorliegenden Erfindung ein Siliziumoxidfilm mit der minimalen Dicke, beispielsweise 2 Å, gebildet, der sich durch den Einsatz der am weitesten fortgeschrittenen Technik erhalten läßt, und die Wahrscheinlichkeit des Einfangens von Löchern wird minimiert. Durch die am weitesten fortgeschrittene Technik läßt sich ein Siliziumoxidfilm mit einer Dicke von ungefähr 50 Å genau bilden. Wird der Siliziumoxidfilm mit der Dicke von ungefähr 50 Å benützt, so ist die Zahl der eingefangenen Löcher bei praktischem Einsatz vernachlässigkbar.
  • Eine durchschnittliche Einfangdistanz für Löcher in einem Siliziumnitridfilm ist relativ groß und beträgt ungefähr 155 Å. Dies resultiert aus der Tatsache, daß Löcher als Hauptleitungsladungsträger in dem Siliziumnitridfilm eingesetzt werden (Referenzdokument: H.E. Maes und R.J. Van. Overstraeten, J. Appl. Phys., Bd. 47, S. 667, 1976).
  • Demnach tritt dann, wenn der Siliziumnitridfilm mit der Dicke von 155 Å oder weniger eingesetzt wird, das Einfangen von Löchern theoretisch praktisch nicht mehr auf.
  • Wird das obige Einfangen von Löchern als Ganzes betrachtet, so ist es wirksam, daß die Dicke des Siliziumoxidfilms 11 50 Å oder weniger beträgt und daß die Dicke des Siliziumnitridfilms 155 Å oder weniger beträgt.
  • Bei dem in der Halbleitereinrichtung gemäß der vorliegenden Erfindung enthaltenen Mehrfachschicht-Tunnelisolierfilm ist die folgende Beziehung zwischen den Dicken des Siliziumnitridfilms 10 und des Siliziumoxidfilms 11 wünschenswert. Insbesondere sollte die Dicke des Siliziumoxidfilms 11 so Å oder weniger betragen, und die Dicke des Siliziumnitridfilms 10 sollte in einem Bereich zwischen 70 Å und 155 Å liegen.
  • Besteht ein Isolierfilm aus einer Mehrfachschichtstruktur mit zumindest dem Siliziumnitridfilm 10 und dem Siliziumoxidfilm 11, so wird die Dicke des Siliziumnitridfilms 10 größer als diejenige des Siliziumoxidfilms 11 festgelegt.
  • Demnach läßt sich die Beständigkeitseigenschaft des Tunnelisolierfilms weiter verbessern.
  • Ein Verfahren zum Herstellen der Einrichtung gemäß der ersten Ausführungsform der Erfindung wird unter Bezug auflediglich einen kennzeichnenden Abschnitt und unter Bezug auf die Fig. 5A bis 5C beschrieben.
  • Die Fig. 5A bis 5C zeigen vergrößerte Ansichten zum Darstellen eines Herstellungsprozesses für den in Fig. 2 gezeigten Kreis (Abschnitt) C.
  • Wie in Fig. 5A gezeigt ist, wird ein Diffusionsgebiet 3 von einem im Vergleich zu einem Substrat entgegengesetzten Substrat in dem (nicht gezeigten) Substrat gebildet. Ein erster Gateoxidfilm 4 wird anschließend auf der Oberflcähe des Gebiets gebildet, beispielsweise durch thermische Oxidiertechniken. Nach dem Beschichten des Oxidfilms 4 mit einer Fotoresistschicht 12, wird ein gewünschtes Ööffnungsmuster für ein Tunnelgebiet hierin durch Fotoätztechniken gebildet. Der erste Gateoxidfilm 4 wird selektiv zum Bilden einer Öffnung 9 entfernt.
  • Wie in Fig. 5B gezeigt ist, wird nach dem Entfernen der Fotoresistschicht 12 der Siliziumnitridfilm 10 abgeschieden, beispielsweise durch CVD-Techniken. Ein thermischer Oxidfilm 11 wird auf der Oberfläche des Siliziumnitridfilms 10 gebildet, beispielsweise durch eine Wasserstoffverbrennungs- Oxidationstechnik, die eine der thermischen Oxidationstechniken ist.
  • In diesem Fall läßt sich der Siliziumnitridfilm 10 nicht nur durch CVD-Techniken bilden, sondern beispielsweise durch thermische Techniken in stickstoffhaltiger Atmosphäre (thermal nitrogenation techniques), beispielsweise Silizium- Direkt-Techniken in stickstoffhaltiger Atmosphäre (silicon direct nitrogenation techniques).
  • Wie in Fig. 5C gezeigt ist, wird eine Polysiliziumschicht 6 für ein floatendes Gate abgeschieden, beispielsweise durch CVD-Techniken.
  • Die Halbleitereinrichtung läßt sich gemäß bekannten EEPROM- Herstellungsprozessen herstellen.
  • Gemäß dem obigen Herstellungsprozeß läßt sich ein EEPROM- Speicher schaffen, der Speicherzellen enthält, bei denen jeweils der Tunnelisolierfilm 5 den Siliziumnitridfilm 10 und den Siliziumoxidfilm 11 enthält.
  • Die zweite und dritte Ausführungsform wird nun jeweils unter Bezug auf die Fig. 6 und 7 beschrieben.
  • Unter Bezug auf die Fig. 6 und 7 erfolgt bei den Bezugszeichen, die denjenigen der Fig. 1 bis 3 entsprechen, keine erneute Beschreibung. Die Fig. 6 und 7 entspricht der vergrößerten Ansicht gemäß dem in Fig. 2 gezeigten Kreis C.
  • Die Fig. 6 zeigt eine vergrößerte Ansicht zum Darstellen eines Tunnelgebiets einer Einrichtung gemäß der zweiten Ausführungsform.
  • Ein in dem Tunnelgebiet 5 gebildeter Tunnelisolierfilm besteht aus einer Vierlagenstruktur mit einem Siliziumnitridfilm 14, einem Siliziumoxidfilm 15, einem Siliziumnitridfilm 16 und einem Siliziumoxidfilm 17.
  • In diesem Fall lassen sich dieselben Vorteile wie bei der ersten Ausführungsform erhalten.
  • Die Fig. 7 zeigt eine vergrößerte Ansicht zum Darstellen eines Tunnelgebiets einer Einrichtung gemäß der dritten Ausführungsform.
  • Ein in einem Tunnelgebiet 5 gebildeter Tunnelisolierfilm besteht aus einer Dreilagenstruktur mit einem Siliziumoxidfilm 18, einem Siliziumnitridfilm 19 und einem Siliziumoxidfilm 20.
  • In diesem Fall lassen sich dieselben Vorteile wie bei der ersten Ausführungsform erhalten.
  • Bei der Ausführungsform ist der Siliziumoxidfilm 18 so ausgebildet, daß er in Kontakt mit dem Substrat (dem diffundierten Gebiet 3) ist, und der Siliziumoxidfilm ist 20 so ausgebildet, daß er in Kontakt mit einem floatenden Gate 6 steht. Aus diesem Grund steht der Siliziumnitridfilm 19 nicht in Kontakt mit dem Substrat (dem diffundierten Gebiet 3) und der Siliziumschicht des floatenden Gates 6. Dies ist momentan die zum Unterbinden der Bildung des Oberflächenzustands am besten geeignete Struktur.
  • Es ist zu erwähnen, daß der Tunnelisolierfilm durch eine Kombination von Siliziumnitrid- und -oxidfilmen gebildet werden kann, die sich von der bei den ersten bis dritten Ausführungsformen eingesetzten unterscheidet.
  • Die im Zusammenhang mit der zweiten und dritten Ausführungsform dargestellte Einrichtung läßt sich durch den ähnlichen Prozeß herstellen, wie er für die erste Ausführungsform beschrieben wurde. Beispielsweise kann die Einrichtung hergestellt werden, indem beispielhaft eine Abfolge der Bildung des Siliziumnitridfilms und des Siliziumoxidfilms verändert wird.
  • Die vierte Ausführungsform der vorliegenden Erfindung wird nun unter Bezug auf die Fig. 8 bis 10 beschrieben.
  • Bei dieser Ausführung wird ein Aufbau eines Tunnelisolierfilms gemäß der vorliegenden Erfindung auf einen EEPROM-Speicher vom Batch-Löschtyp angewandt.
  • Die Fig. 8 zeigt eine Draufsicht zum Darstellen der Einrichtung gemäß der vierten Ausführungsform und insbesondere zum Darstellen einer Speicherzelle. Die Fig. 9 zeigt eine Querschnittsansicht zum Darstellen der Einrichtung entlang der in Fig. 8 gezeigten Linie D - D', und die Fig. 10 zeigt eine Querschnittsansicht zum Darstellen der Einrichtung entlang der in Fig. 8 gezeigten Linie E - E'.
  • Wie in den Fig. 8 bis 10 gezeigt ist, wird ein Isoliergebiet 22 in einem Halbleitersubstrat 21 zum Durchführen einer Elementisolierung gebildet. Diffundierte Drain/Source-Gebiete 23 (23&sub1;, 23&sub2;) mit einem im Vergleich zum Substrat entgegengesetzten Leitungstyp werden in einem Elementgebiet geformt, das durch die Elementisolierung erhalten wird. Zwischen diesen Gebieten wird ein erster Gateisolierfilm 24 auf dem Substrat gebildet, und ein Siliziumnitridfilm 25 und ein Siliziumoxidfilm 26 werden sequentiell hierauf gebildet. Der Mehrschichtfilm erstreckt sich über das Sourcegebiet 232 über den Endabschnitt des ersten Gateisolierfilms 24. Das sich erstreckende Gebiet bildet ein Tunnelgebiet, und der Mehrschichtfilm dient als Tunnelisolierfilm 27. Ladungen werden zwischen einem floatenden Gate 28 und dem Substrat 21 oder dem Sourcegebiet 232 durch den Tunnelisolierfilm 27 übertragen. Ein Steuergate 30 wird über dem floatenden Gate 28 durch einen zweiten Gateisolierfilm 29 gebildet. Ein Zwischenebenenisolator 23 wird auf der gesamten Fläche der sich ergebenden Struktur gebildet, damit die unterschiedlichen leitenden Schichten gegeneinander isoliert werden. Der Zwischenebenenisolator 23 enthält ein das Draingebiet 231 erreichendes Kontaktloch, damit hierin eine Bitleitung 33 gebildet wird.
  • Gemäß der Ausführungsform läßt sich - wie bei den obigen Ausführungsformen - die Beständigkeitseigenschaft des Tunnelisolierfilms zum Erhöhen der Lebensdauer der Einrichtung verbessern.
  • In diesem Fall kann das Tunnelgebiet auf dem Draingebiet (Bitleitungsseite) zusammen mit einer Vorspannung gebildet werden.
  • Bei der vierten ausführungsform wird der Mehrschichtfilm mit dem Siliziumnitridfilm und dem Siliziumoxidfilm, die im Zusammenhang mit der ersten Ausführungsform beschrieben wurden, als Tunnelisolierfilm eingesetzt. Der Tunnelisolierfilm mit der bei der dritten bis vierten Ausführungsform beschriebenen Struktur kann als Tunnelisolierfilm 27 eingesetzt werden.
  • Zusätzlich läßt sich ein Tunnelisolierfilm einsetzen, der mit einer unterschiedlichen Kombination von Siliziumnitrid- und -oxidfilmen gebildet ist, im Vergleich zu dem bei der ersten bis dritten Ausführungsform eingesetzten.
  • Eine Einrichtung gemäß der fünften Ausführungsform und ein Verfahren zum Herstellen desselben wird nun nachfolgend unter Bezug auf die Fig. 11 und die Fig. 12A bis 12E beschrieben.
  • Gemäß der Ausführungsform erstreckt sich ein Tunnelisolierfilm gemäß der vorliegenden Erfindung zu einem Gateisolierfilm eines Auswahlgates eines EEPROM-Speichers zum Erhöhen von dessen Durchbruchspannung.
  • Die Fig. 11 zeigt eine Querschnittsansicht zum Darstellen einer Einrichtung gemäß der fünften Ausführungsform und insbesondere zum Darstellen einer Speicherzelle.
  • Zunächst wird ein Speichertransistor der Speicherzelle nachfolgend beschrieben.
  • Wie in Fig. 11 gezeigt ist, wird ein (nicht gezeigtes) Isoliergebiet in einem Halbleitersubstrat 41 zum Durchführen einer Elementisolierung gebildet. Diffundierte Source/Draingebiete 42 (42&sub1;, 42&sub2;, 42&sub3;) mit einem im Vergleich zum Substrat entgegengesetzten Leitungstyp werden in einem Elementgebiet gebildet, das durch die Elementisolierung erhalten wird. Ein erster Gateisolierfilm 44 wird auf dem Substrat zwischen den diffundierten Gebieten 42&sub1;, 42&sub2; und 42&sub3; gebildet. Ein Teil des ersten Gateisolierfilms erstreckt sich zu den diffundierten Gebieten 43&sub2;, und ein Tunnelgebiet 45 wird in dem ersten Gateisolierfilm gebildet. Das Tunnelgebiet 45 enthält einen Tunnelisolierfilm 48 mit einer Mehrschichtstruktur, die einen Siliziumnitridfilm 46 und einen Siliziumoxidfilm 47 enthält. Ladungen werden durch den Tunnelisolierfilm 48 übertragen, zwischen einem floatenden Gate 49 und dem diffundierten Gebiet 42&sub2;, das in dem Substrat 41 gebildet ist. Ein Steuergate 41 wird auf dem floatenden Gate 49 durch einen zweiten Gateisolierfilm 50 gebildet.
  • Eine Struktur eines Auswahltransistors wird nachfolgend beschrieben.
  • Ein Gateisolierfilm 55 mit einer Mehrschichtstruktur wird auf dem Substrat 41 zwischen den diffundierten Gebieten 421 und 422 gebildet. Der Gateisolierfilm 55 enthält einen Isolierfilm 52, der durch den ersten Gateisolierfilm 44 gebildet ist, sowie einen Siliziumnitridfilm 53 und einen Siliziumoxidfilm 54, die beide durch den Tunnelisolierfum 48 gebildet werden. Ein Auswahlgate 56 wird auf dem Gateisolierfilm 55 gebildet.
  • Gemäß der fünften Ausführungsform weist der Gateisolierfilm für das Auswahlgate 56 eine Mehrschichtstruktur auf, die den Isolierfilm enthält, der durch den Tunnelisolierfilm 48 gebildet wird, und den Isolierfilm, der durch den ersten Gateisolierfilm 58 gebildet wird. Demnach läßt sich aufgrund der Tatsache, daß der Gateisolierfilm 55 anstelle eines Gateisolierfilms eingesetzt wird, der üblicherweise durch lediglich den Isolierfilm 52 gebildet wird, ein wirksames elektrisches Feld herabsetzen. Zusätzlich läßt sich das Auftreten eines unerwünschten Fehlers bei dem Film durch die Mehrschichtstruktur unter Einsatz des Nitridfilms reduzieren.
  • Die obige Struktur ist zum Vermeiden unerwünschter Zeilenfehler bei EEPROM-Speichern sehr wirksam.
  • Ein Herstellungsverfahren der Einrichtung gemäß der fünften Ausführungsform wird nachfolgend unter Bezug auf die Fig. 12A bis 12E beschrieben. Die in Fig. 12A bis 12E übereinstimmenden Bezugszeichen kennzeichnen dieselben Teile wie in Fig. 11.
  • Wie in Fig. 12A gezeigt ist, wird eine Verunreinigung von im Vergleich zum Substrat 41 entgegengesetztem Leitungstyp in das Substrat 41 ionenimplantiert, um diffundierte Gebiete 57 57&sub1;, 57&sub2;) zu bilden.
  • Wie in Fig. 12B gezeigt ist, wird ein erster thermischer Oxidfilm 58 auf der Oberfläche des Substrats 41 gebildet, beispielsweise durch thermische Oxidationstechniken. Nach dem Beschichten der gesamten Oberfläche der sich ergebenden Struktur mit einer Fotoresistschicht 59 wird ein Öffnungsmuster gemäß einem Tunnelgebiet in der Fotoresistschicht durch Fotoätztechniken gebildet. Dieses Muster ist so ausgebildet, daß es auf der diffundierten Schicht 57&sub1; angeordnet ist. Der thermische Oxidfilm 58 wird unter Einsatz der Fotoresistschicht 59 als Maske geätzt, um hierdurch eine Öffnung 60 in dieser zu bilden.
  • Wie in der Fig. 12C gezeigt ist, wird ein Siliziumnitridfilm 61 aufgebracht, beispielsweise durch CVD-Techniken, und ein zweiter Oxidfilm 62 wird auf der Oberfläche des Siliziumnitridfilms 61 gebildet, beispielsweise durch Wasserstoffverbrennungs-Oxidationstechniken.
  • Wie in Fig. 12D gezeigt ist, wird beispielsweise eine erste Polysiliziumschicht 63 auf der sich ergebenden Struktur durch CVD-Techniken als eine leitende Schicht aufgebracht, die als ein floatendes Gate und ein Auswahlgate dient.
  • Wie in Fig. 12E gezeigt ist, wird ein zweiter Gateisolierfilm 50 gebildet, beispielsweise durch thermische Oxidationstechniken, und eine zweite Polysiliziumschicht wird durch CVD-Techniken als eine leitende Schicht aufgebracht, die als ein Steuergate dient. Die zweite Polysiliziumschicht wird zum Bilden des Steuergates strukturiert. Der zweite Gateisolierfilm, die ersten Polysiliziumschicht 63 und der Gateisolierfilm 55 werden aufeinanderfolgend durch Ätzen entfernt, unter Einsatz der strukturierten Polysiliziumschicht als Maske. Demnach wird ein Speichertransistor gebildet, der den Gateisolierfilm 55 enthält, sowie das floatende Gate 49, den zweiten Gateisolierfilm 50 und das Steuergate 51. In diesem Fall wird das floatende Gate 49 so gebildet, daß es zumindest einen Teil der diffundierten Gebiete 57&sub1; und 57&sub2; überlappt
  • Bei dem Auswahltransistor ist der Gateisolierfilm 55 mit der Mehrschichtstruktur, der den Isolierfilm 58 für den ersten Gateisolierfilm, den Siliziumnitridfilm 61 und den Siliziumoxidfilm 62 enthält, nahezu vollständig hergestellt.
  • Wie in Fig. 12E gezeigt ist, muß obgleich die zweite Polysiliziumschicht von dem Auswahlgate 56 entfernt wird, diese nicht notwendigerweise entfernt werden.
  • Demnach läßt sich - obgleich nicht gezeigt - die Einrichtung unter Einsatz eines gewöhnlichen Prozesses für die EEPROM- Speicher herstellen.
  • Gemäß dem oben beschriebenen Herstellungsverfahren wird in dem Schritt zum Bilden des Tunnelisolierfilms mit der Struktur gemäß der vorliegenden Erfindung die erste Polysiliziumschicht 63 für das Auswahigate 56 abgeschieden, während der Siliziumnitridfilm 61 bleibt. Demnach läßt sich der Gateisolierfilm 55 für das Auswahlgate 56 bilden, ohne daß die Zahl der Herstellungsschritte zunimmt, und dessen Durchbruchsspannung läßt sich erhöhen.
  • Im Ergebnis läßt sich mit der oben beschriebenen Struktur der unerwünschte Fehler bei den Zeilen bei EEPROM-Speichern sehr wirksam vermeiden, wodurch sich die Zuverlässigkeit merklich erhöht. Zusätzlich läßt sich die Einrichtung ohne eine große Zunahme der Herstellungskosten herstellen.
  • Bei der fünften Ausführungsform läßt sich, obgleich die Struktur des Tunnelisolierfilms, die bei der ersten Ausführungsform benützt wird, auf den Gateisolierfilm des floatenden Gates gestapelt wird, die Struktur des Tunnelisolierfilms, der im Zusammenhang mit der zweiten bis vierten Ausführungsform beschrieben wurde, hierauf stapeln.
  • Der Tunnelisolierfilm kann durch eine unterschiedliche Kombination von Siliziumnitrid- und -oxidfilmen gebildet werden, die sich von denjenigen, die bei der ersten bis vierten Ausführungsform eingesetzt werden, unterscheidet.
  • Bei den EEPROM-Speichern gemäß der ersten bis fünften Ausführungsform kann das Einfangen von Elektronen und das Einfangen von Löchern, was das Problem im Zusammenhang mit dem Einfachschicht-Siliziumoxidfilm darstellt, der als Tunnelisolierfilm eingesetzt wird, verbessert werden. Beispielsweise läßt sich bei den Schreib/Löschzyklen, die von der Durchbruchspannung des Tunnelisolierfilms und dessen Dauer abhängen, die Zahl der Schreibvorgänge um ungefähr das Zehnfache bei 64-Kbit-EEPROM-Speichern erhöhen.
  • Dies resultiert aus der Tatsache, daß die Lebensdauer aufgrund einer konstanten Stromspannungsbeanspruchung insbesondere in Beziehung zu der Durchbruchspannung des Tunnelisolierfilms erhöht ist, und ein sogenannter Einengungseffekt ist verbessert, d.h. die Veränderung des Schwellwerts des Speichertransistors.
  • Bei der fünften Ausführungsform läßt sich aufgrund der Tatsache, daß der in dem Tunnelisolierfilm eingesetzte Isolierfilm, insbesondere der Siliziumnitridfilm, auf dem Gateisolierfilm des Auswahlgates gestapelt ist, das wirksame elektrische Feld des Feldisolierfilms herabsetzen, wodurch das Auftreten von Fehlern bei Zeilen in EEPROM-Speichern erheblich reduziert wird.
  • Gemäß der ersten bis fünften Ausführungsform können obgleich Polysiliziumfilme als Materialien für zahlreiche Gates eingesetzt werden, Silizidfilme wie Molybdän-Silizid eingesetzt werden. Selbst wenn die obigen Gatematerialien eingesetzt werden, lassen sich die Vorteile der vorliegenden Erfindung erzielen.
  • Wie oben beschrieben, läßt sich bei der nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung aufgrund der Tatsache, daß der Siliziumnitridfilm oder der Mehrschichtfilm mit zumindest dem Siliziumnitridfilm und dem Siliziumoxidfilm als Tunnelisolierfilm eingesetzt werden, die Beständigkeitseigenschaft verbessern, wodurch sich die Lebensdauer der nichtflüchtigen Halbleiterspeichereinrichtung erhöht.
  • Für den mit dem Stand der Technik Vertrauten ist ferner zu erkennen, daß es sich bei der obigen Beschreibung um bevorzugte Ausführungsformen der offenbarten Einrichtung handelt, und daß zahlreiche Veränderungen und Modifikationen der Erfindung durchführbar sind, ohne von deren Schutzbereich abzuweichen.
  • Die Bezugszeichen in den Patentansprüchen dienen lediglich einem besseren Verständnis und begrenzen nicht deren Schutzbereich.

Claims (5)

1. Nichtflüchtige Halbleiterspeichereinrichtung, enthaltend ein Halbleitersubstrat (1; 41) mit Source- und Drain- Gebieten (3&sub1; 3&sub2;), ein floatendes Gate (6), das oberhalb dem Halbleitersubstrat durch einen ersten Gateisolierfilm (4) gebildet ist, ein Steuergate (8), das oberhalb dem floatenden Gate durch einen zweiten Gateisolierfilm (7) gebildet ist, und ein Tunnelgebiet, das in dem ersten Gateisolierfilm gebildet ist, eine Öffnung (9), die in dem ersten Gateisolierfilm (4) derart gebildet ist, daß sie das Halbleitersubstrat (1; 41) erreicht, wodurch das Tunnelgebiet hiermit festgelegt wird, und eine Tunnelisolierschicht (5), die in der Öffnung (9) gebildet ist, wobei die Tunnelisolierschicht (5) eine Mehrschichtstruktur mit zumindest einem Siliziumnitridfilm (10) und zumindest einem Siliziumoxidfilm (11), wechselweise gestaptel, ist, und wobei die Dicke des Siliziumnitridfilms (10) zu 7 bis 15,5 Nanometer (70 bis 155 Å) festgelegt ist und die Dicke des Siliziumoxidfilms (11) zu 0,2 bis 5, Nanometer (2 bis 50 Å festgelegt ist.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Siliziumnitridfilm (10) in direktem Kontakt zu dem Halbleitersubstrat (1) innerhalb der Öffnung (9) steht.
3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Siliziumoxidfilm (11, 18) in direktem Kontakt zu dem Halbleitersubstrat (1) innerhalb der Öffnung (9) steht.
4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Auswahlgate (46) durch eine Isolierschicht (55) oberhalb des Halbleitersubstrats (41) gebildet ist.
5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Isolierschicht (55) aus dem ersten Gateisolierfilm und der Tunnelisolierschicht besteht.
DE69028507T 1989-12-11 1990-12-11 Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt Expired - Fee Related DE69028507T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1318976A JPH081933B2 (ja) 1989-12-11 1989-12-11 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
DE69028507D1 DE69028507D1 (de) 1996-10-17
DE69028507T2 true DE69028507T2 (de) 1997-02-20

Family

ID=18105100

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69028507T Expired - Fee Related DE69028507T2 (de) 1989-12-11 1990-12-11 Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt

Country Status (5)

Country Link
US (1) US5138410A (de)
EP (1) EP0436156B1 (de)
JP (1) JPH081933B2 (de)
KR (1) KR940009642B1 (de)
DE (1) DE69028507T2 (de)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0388370A (ja) * 1989-08-31 1991-04-12 Toshiba Corp 半導体記憶装置の製造方法
JPH0491469A (ja) * 1990-08-01 1992-03-24 Sharp Corp 不揮発性半導体メモリ
US5086325A (en) * 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
US5739569A (en) * 1991-05-15 1998-04-14 Texas Instruments Incorporated Non-volatile memory cell with oxide and nitride tunneling layers
US5364806A (en) * 1991-08-29 1994-11-15 Hyundai Electronics Industries Co., Ltd. Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5331189A (en) * 1992-06-19 1994-07-19 International Business Machines Corporation Asymmetric multilayered dielectric material and a flash EEPROM using the same
JP2585180B2 (ja) * 1992-09-02 1997-02-26 三菱電機株式会社 半導体記憶装置およびその製造方法
US5404037A (en) * 1994-03-17 1995-04-04 National Semiconductor Corporation EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region
US5432749A (en) * 1994-04-26 1995-07-11 National Semiconductor Corporation Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling
KR0142603B1 (ko) * 1995-03-14 1998-07-01 김주용 플래쉬 이이피롬 셀 및 그 제조방법
JPH08330454A (ja) * 1995-06-02 1996-12-13 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置
WO1998038682A1 (en) * 1997-02-27 1998-09-03 Koninklijke Philips Electronics N.V. Semiconductor device with a programmable semiconductor element
JPH11195753A (ja) * 1997-10-27 1999-07-21 Seiko Epson Corp 半導体装置およびその製造方法
TW454354B (en) * 1998-07-22 2001-09-11 Winbond Electronics Corp Improved structure of nonvolatile memory and the manufacturing process thereof
KR100311971B1 (ko) * 1998-12-23 2001-12-28 윤종용 비휘발성메모리반도체소자제조방법
KR100426481B1 (ko) * 2001-06-26 2004-04-13 주식회사 하이닉스반도체 코드 저장 메모리 셀 제조 방법
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP4599059B2 (ja) * 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6766960B2 (en) * 2001-10-17 2004-07-27 Kilopass Technologies, Inc. Smart card having memory using a breakdown phenomena in an ultra-thin dielectric
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6992925B2 (en) * 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US6898116B2 (en) * 2002-04-26 2005-05-24 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
US6940751B2 (en) * 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6650143B1 (en) 2002-07-08 2003-11-18 Kilopass Technologies, Inc. Field programmable gate array based upon transistor gate oxide breakdown
US7031209B2 (en) * 2002-09-26 2006-04-18 Kilopass Technology, Inc. Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US7042772B2 (en) * 2002-09-26 2006-05-09 Kilopass Technology, Inc. Methods and circuits for programming of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US6791891B1 (en) 2003-04-02 2004-09-14 Kilopass Technologies, Inc. Method of testing the thin oxide of a semiconductor memory cell that uses breakdown voltage
US6924664B2 (en) * 2003-08-15 2005-08-02 Kilopass Technologies, Inc. Field programmable gate array
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US20050218929A1 (en) * 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
CA2520140C (en) * 2004-05-06 2007-05-15 Sidense Corp. Split-channel antifuse array architecture
US7164290B2 (en) * 2004-06-10 2007-01-16 Klp International, Ltd. Field programmable gate array logic unit and its cluster
US20050275427A1 (en) * 2004-06-10 2005-12-15 Man Wang Field programmable gate array logic unit and its cluster
US7135886B2 (en) * 2004-09-20 2006-11-14 Klp International, Ltd. Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7193436B2 (en) * 2005-04-18 2007-03-20 Klp International Ltd. Fast processing path using field programmable gate array logic units
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7253057B1 (en) * 2006-04-06 2007-08-07 Atmel Corporation Memory cell with reduced size and standby current
US8330207B2 (en) * 2006-09-26 2012-12-11 Samsung Electronics Co., Ltd. Flash memory device including multilayer tunnel insulator and method of fabricating the same
US20080073690A1 (en) * 2006-09-26 2008-03-27 Sung-Kweon Baek Flash memory device including multilayer tunnel insulator and method of fabricating the same
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
JP5606235B2 (ja) * 2010-09-14 2014-10-15 セイコーインスツル株式会社 半導体不揮発性メモリ装置
JP2015130460A (ja) * 2014-01-09 2015-07-16 セイコーインスツル株式会社 不揮発性半導体記憶素子
US9281413B2 (en) 2014-01-28 2016-03-08 Infineon Technologies Austria Ag Enhancement mode device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130571A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 半導体装置
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPH0669099B2 (ja) * 1984-12-21 1994-08-31 株式会社東芝 Mis型半導体装置
JPH0746704B2 (ja) * 1986-05-15 1995-05-17 松下電子工業株式会社 半導体記憶装置
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
JPH01179369A (ja) * 1988-01-05 1989-07-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JPH01289171A (ja) * 1988-05-16 1989-11-21 Sharp Corp 不揮発性半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US5138410A (en) 1992-08-11
DE69028507D1 (de) 1996-10-17
KR910013558A (ko) 1991-08-08
KR940009642B1 (ko) 1994-10-15
EP0436156A1 (de) 1991-07-10
JPH081933B2 (ja) 1996-01-10
JPH03181178A (ja) 1991-08-07
EP0436156B1 (de) 1996-09-11

Similar Documents

Publication Publication Date Title
DE69028507T2 (de) Nichtflüchtige Halbleiterspeicheranordnung mit einer isolierenden Schicht für Tunneleffekt
DE69527388T2 (de) EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren
DE3850943T2 (de) Löschbaren programmierbarer Speicher.
DE4016346C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung
DE3117719C2 (de)
DE3885408T2 (de) Nichtflüchtige Speicherzelle.
DE3876865T2 (de) Elektrisch loeschbarer und programmierbarer nur-lese-speicher.
DE3121753C2 (de)
DE2810597C2 (de) Elektrische Bauelementstruktur mit einer mehrschichtigen Isolierschicht
DE69225198T2 (de) Verfahren zur Herstellung einer Halbleiterspeicheranordnung, die ein schwebendes Gate mit verbesserter Isolierschicht enthält
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE19533165C2 (de) Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich
DE69319384T2 (de) Mit allen Funktionen ausgestattete hochintegrierte EEPROM-Zelle mit Poly-Tunnel-Zwischenstück und Herstellungsverfahren
DE3033333A1 (de) Elektrisch programmierbare halbleiterspeichervorrichtung
DE2547828A1 (de) Halbleiter-speicherelement und verfahren zur herstellung desselben
DE69123557T2 (de) Halbleiteranordnung und ein verfahren zur herstellung einer solchen halbleiteranordnung
DE10218990A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung sowie zum Programmieren, Lesen und Löschen von Daten
DE69320582T2 (de) Verfahren zur Herstellung eines integrierten Schaltkreises mit einem nichtflüchtigen Speicherelement
DE2627827A1 (de) Integrationstechnik fuer n-kanal- mnosfet-halbleiterbauelemente mit festem und variablem schwellenwert
DE19951930C2 (de) Elektrisch löschbare, programmierbare Festwertspeicher mit Abtast- und Auswahl-Transistorgateelektrode und Verfahren zu ihrer Herstellung
DE3139846C2 (de)
DE19840824C1 (de) Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
DE69624107T2 (de) Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung
DE2432352A1 (de) Halbleiterspeicher
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee