DE69025939T2 - Apparat und verfahren zur herstellung einer speicherzelle mit schwebendem gate und doppelter dielektrikumschicht - Google Patents
Apparat und verfahren zur herstellung einer speicherzelle mit schwebendem gate und doppelter dielektrikumschichtInfo
- Publication number
- DE69025939T2 DE69025939T2 DE69025939T DE69025939T DE69025939T2 DE 69025939 T2 DE69025939 T2 DE 69025939T2 DE 69025939 T DE69025939 T DE 69025939T DE 69025939 T DE69025939 T DE 69025939T DE 69025939 T2 DE69025939 T2 DE 69025939T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- polysilicon
- forming
- insulating layer
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000007667 floating Methods 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title description 4
- 210000000352 storage cell Anatomy 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 33
- 230000005641 tunneling Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 230000000873 masking effect Effects 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 71
- 229920005591 polysilicon Polymers 0.000 claims description 71
- 230000015654 memory Effects 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 18
- 230000001965 increasing effect Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 230000005684 electric field Effects 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 151
- 239000004020 conductor Substances 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
- Die vorliegende Erfindung betrifft ganz allgemein nichtflüchtige Speicherzellen und im einzelnen eine Speicherzelle mit einer dielektrischen Schicht mit zwei unterschiedlichen Dicken, die zwischen zwei leitenden Schichten ausgebildet ist und in der bewirkt wird, daß ein Feldemissions-Tunneleffekt durch die dielektrische Schicht mit der kleineren Dicke auftritt.
- Speichervorrichtungen mit integrierten Schaltungen wurden entwickelt, die Daten für unbestimmte Zeiträume abspeichern und auch die Fähigkeit aufweisen, die abgespeicherten Daten selektiv zu verändern. Hier von besonderem Interesse in diesem Zusammenhang ist eine nichtflüchtige Speichervorrichtung, die eine Speicherzelle benutzt, die vollständig von einem relativ dicken Isoliermaterial, d.i. einem Dielektrikum umgeben ist und die so als "schwebendes Gate" bezeichnet wird. Nichtflüchtige Speicherzellen können, wie auf dem Stand der Technik bekannt ist, so eingesetzt werden, daß sie nichtflüchtige Speicher mit wahlfreiem Zugriff (NOVRAMs) und elektrisch löschbare programmierbare Festwertspeicher (EEPROMs) darstellen. US-Patent Nr. 4,300,212 und US-Patent Nr. 4,486,769 offenbaren z.B. einen NOVRAM bzw. einen EEPROM.
- Einige EEPROMs, die mit der sogenannten "Dünnoxid"-Technologie hergestellt sind, benutzen verhältnismäßig dünne Schichten isolierendes Siliciumdioxid mit zwei unterschiedlichen Dicken. Mit dieser Technologie hergestellte EEPROMS weisen jedoch einen Bereich ultradünnes (80 - 150 Å) Dielektrikum auf, durch welchen zwischen einer glatten Einkristall-Oberfläche und einer Polysiliciumschicht ein bidirektionaler Tunneleffekt auftritt.
- Die Herstellung einer Speicherzelle besteht in der Regel aus dem Aufbringen und Ausformen von Schichten aus Polysilicium mit dazwischenliegenden Lagen aus isolierendem Oxid. Das Ausformen kann durch Anwenden der herkömmlichen polylithografischen Techniken erfolgen, die in der Industrie wohl bekannt sind. Genauer gesagt, die erste Polysiliciumschicht wird auf einer ersten dielektrischen Schicht gebildet und ausgeformt, die auf dem Siliciumsubstrat gebildet ist. Dann wird eine zweite dielektrische Schicht gebildet, um die erste Polysiliciumschicht vollständig einzuschließen und um oben auf der ersten Polysiliciumschicht ein Tunneloxid auszubilden. Dann wird auf der zweiten dielektrischen Schicht eine zweite Polysiliciumschicht gebildet und ausgeformt. Eine dritte dielektrische Schicht wird auf der zweiten Polysiliciumschicht gebildet, so daß die zweite Polysiliciumschicht vollständig vom Dielektrikum umgeben ist. Dann wird eine dritte Polysiliciumschicht auf der dritten dielektrischen Schicht gebildet und ausgeformt. Schließlich wird eine die ganze Speicherzelle überlagernde vierte Dielektrikumschicht aufgebracht.
- In der Regel ist die erste Polysiliciumschicht eine Programmierelektrode, die zweite Polysiliciumschicht ist das schwebende Gate und die dritte Polysiliciumschicht ist eine Löschelektrode. Das schwebende Gate liegt im allgemeinen zwischen der Programmierelektrode und der Löschelektrode, und überlappt teilweise die erstere und wird ihrerseits teilweise von der letzteren überlappt. Unterhalb und isoliert vom schwebenden Gate liegt das Substrat. In einer Konfiguration gibt es eine elektrisch isolierte Vorspannelektrode im Substrat mit umgekehrter Leitfähigkeit zum Substrat. Die Vorspannelektrode bildet eine Platte eines Kopplungskondensators zum schwebenden Gate und wird auch als metallurgisches "Paddel" bezeichnet. In einer anderen Konfiguration ist kein metallurgisches Paddel im Substrat angeordnet.
- Programmieren, Löschen und Behalten von Informationen auf dem schwebenden Gate wird erreicht durch Steuern des Elektronenflusses zum und vom schwebenden Gate. Da die Polysiliciumschichten durch die Oxidschichten gegeneinander isoliert sind, müssen die Elektronen entweder von der Programmierelektrode zum schwebenden Gate oder vom schwebenden Gate zur Löschelektrode "tunneln". Dieses Elektronentunneln wird gesteuert durch die relativen Potentiale zwischen den Elektroden und dem schwebenden Gate.
- Das Spannungsbetriebsfenster des schwebenden Gate ist definiert durch die Differenz zwischen dem positiven Potential auf dem schwebenden Gate, wenn das schwebende Gate gelöscht wurde, und der Höhe des negativen Potentials auf dem schwebenden Gate, wenn das schwebende Gate programmiert wurde. Günstige Betriebsbedingungen lassen sich erreichen, wenn dieses Betriebsfenster groß ist und groß bleibt. Beim ständig abwechselnden Programmieren und Löschen der Vorrichtung nimmt die Größe des Betriebsfensters ab, damit wird die bleibende Nutzlebensdauer der Vorrichtung gekürzt.
- Also hat die Erfindung die Aufgabe, das Betriebsfenster laufend zu vergrößern und diese Betriebsfenstergröße für eine größere Anzahl Programmier- und Löschzyklen zu bewahren und somit die Nutzlebensdauer der Vorrichtung zu verlängern.
- Eine allgemein erwünschtes Ziel der meisten Halbleitervorrichtungen ist die Miniaturisierung. Mit dem Kleinerwerden der Vorrichtungen jedoch erzeugt eine Fehlausrichtung der Polysiliciumschichten Veränderungen in der Kapazität zwischen den Schichten, die den Betrieb der Vorrichtung ungünstig beeinflussen.
- Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle zu schaffen, die die Fehlausrichtungsempfindlichkeit zwischen den Polysiliciumschichten reduziert durch Ausbilden einer zweiten dickeren Dielektrikumschicht zwischen den Polysiliciumschichten in allen Bereichen mit Ausnahme derjenigen Bereiche, in denen das Tunneln stattfinden soll.
- Eine weitere Aufgabe der vorliegenden Erfindung ist das Vorsehen einer Speicherzelle mit geringerer Empfindlichkeit gegen Veränderungen der Ausrichtung oder der Dimensionierung der verschiedenen Zellenelemente (Linienbreiten) und auf diese Weise Vorsehen einer Schwebenden-Gate-Speicherzelle mit einem verbesserten Betriebsfenster über einen breiten Bereich Bearbeitungsvariationen.
- US-Patent 4,274,012 zeigt eine Speicherzelle mit schwebendem Gate mit alternierenden Leitschichten, zwischen denen eine dielektrische Schicht liegt, durch die das Tunneln erfolgt. Die Oberflächen der Programmier- und schwebenden Gate-Leiterflächen sind mit Asphericten besetzt, d.i. kleine Vorsprünge an der Oberfläche, die die zum Tunneln notwendige Feldstärke reduzieren durch Erzeugen örtlicher hoher Felder bei einer geringeren durchschnittlichen Feldstärke. Ein ähnlicher Gegenstand wird geoffenbart in US-A-4 486 769 und US-A-4 706 102.
- Dementsprechend sieht die vorliegende Erfindung vor: Eine integrierte Halbleiter-Schaltungsvorrichtung mit einer ersten und einer zweiten Leiterschicht, die durch eine dielektrische Schicht getrennt sind, wobei die erste Leiterschicht eine Oberfläche aufweist, die wenigstens einen Bereich lokalisierter Krümmung aufweist, die das elektrische Feld örtlich verstärkt, so daß das Anlegen einer Potentialdifferenz zwischen der ersten und der zweiten Leiterschicht ein verstärktes Feldemissions-Tunneln von Elektronen von der ersten Leiterschicht durch die dielektrische Schicht zur zweiten Leiterschicht bewirkt; dadurch gekennzeichnet, daß die dielektrische Schicht einen ersten und einen zweiten Teil beinhaltet, die auf der Oberfläche der ersten Leiterschicht ausgebildet sind, wobei der erste Teil, der anliegend an den Bereich der örtlichen Krümmung eine erste Dicke aufweist, und der zweite Teil eine relativ größere Dicke hat, so daß das verstärkte Feldemissions-Tunneln in erster Linie durch den ersten Teil der dielektrischen Schicht von der ersten Leiterschicht zur zweiten Leiterschicht erfolgt.
- Die vorliegende Erfindung sieht ferner vor ein Verfahren zum Ausbilden einer integrierten Halbleiter-Schaltungsvorrichtung, das die folgenden Schritte umfaßt: (a) Ausbilden einer ersten Leiterschicht auf einer darunterliegenden ersten Isolierschicht; (b) Ausbilden von Bereichen erhöhter Feldemission auf dieser ersten Leiterschicht; (c) Ausbilden einer zweiten Isolierschicht einer vorgegebene Dicke auf der freiliegenden Oberfläche der ersten Leiterschicht; (d) Ausbilden einer Maskierungsschicht mit einem vorgegebenen Muster auf einer oberen Fläche der zweiten Isolierschicht, dabei Ausbilden eines Musters in der zweiten Isolierschicht, so daß vorbestimmte Bereiche der ersten Leiterschicht freigelegt werden; (e) Hinterschneiden der zweiten Isolierschicht durch einen Ätzprozeß um einen vorgegebenen Betrag innerhalb der Kantengrenzen der Maskierungsschicht; (f) Ätzen der ersten Leiterschicht gemäß dem vorgegebenen Muster, wie durch die Maskierungsschicht definiert; (g) Ausbilden einer dritten Isolierschicht auf allen freigelegten Oberflächen, so daß eine resultierende Isolierschicht oben auf der ersten Leiterschicht einen ersten und einen zweiten Bereich unterschiedlicher vorgegebener Dicken aufweist; und (h) Ausbilden einer zweiten Leiterschicht auf der sich ergebenden Isolierschicht.
- In einer bevorzugten Ausführungsform umfaßt die Vorrichtung ein Verfahren gemäß einem beliebigen der vorstehenden Ansprüche, in dem die Vorrichtung eine Halbleiterspeichervorrichtung mit schwebendem Gate beinhaltet, wobei die erste Isolierschicht eine Gate-Oxidschicht vorbestimmter Dicke ist, die auf einem Halbleitersubstrat ausgebildet ist, die erste Leiterschicht aus Polysilicium gebildet ist, und die Bereiche der erhöhten Feldemission eine Mikrotexturoberfläche beinhalten, die zweite Isolierschicht eine Interpolyoxidschicht ist, die verhältnismäßig dick auf der Polysiliciumoberfläche ausgebildet ist, das Atzen der Interpolyoxidschicht und der Polysiliciumschicht in den Schritten (e) und (f) Eckenteile der Polysiliciumschicht freilegt, über die die dritte Isolierschicht gelegt wird, wobei die dritte Isolierschicht verhältnismäßig dünn als ein Tunneloxid ausgebildet wird, und auch die zweite Leiterschicht Polysilicium beinhaltet.
- Fig. 1 ist eine schematische Schnittansicht einer erfindungsgemäßen nichtflüchtigen Speicherzelle mit schwebendem Gate mit Interpolyoxidschichten zweifacher Dicken.
- Fig. 2 ist eine schematische Darstellung einer äquivalenten Schaltung, die die Operation einer erfindungsgemäßen nichtflüchtigen Speicherzelle mit schwebendem Gate beschreibt.
- Fig. 3(a) und 3(b) sind schematische Schnittansichten ausgerichteter spiegelbildlich angeordneter Speicherzellen gemäß der vorliegenden Erfindung bzw. nichtausgerichteter spiegelbildlicher Speicherzellen.
- Fig. 4(A) bis 4(f) sind schematische Schnittansichten eines Prozesses zum Ausbilden dialektrischer Schichten zweifacher Dicken gemäß der vorliegenden Erfindung.
- Fig. 5(A) bis 5(d) illustrieren ein Beispiel der Verbesserung eines erfindungsgemäßen Speicherfensters mit schwebendem Gate.
- Eine schematische Schnittansicht eines Interpolyoxids zweifacher Dicke in Anwendung auf eine erfindungsgemäße nichtflüchtige Speicherzelle mit schwebendem Gate ohne Paddel wird in Fig. 1 unter Bezugsziffer 100 gezeigt. Eine Programmierelektrode 110 wird aus der ersten Polysiliciumschicht (Poly 1) gebildet, ein schwebendes Gate 120 wird aus einer zweiten Polysiliciumschicht (Poly 2) gebildet, und eine Löschelektrode 130 wird aus einer dritten Polysiliciumschicht (Poly 3) gebildet. Die Schichten sind gegeneinander und gegen das Substrat 140 durch Schichten aus dielektrischem Material wie z.B. Siliciumdioxid getrennt. Der Teil der Dielektrikumschicht zwischen dem schwebenden Gate 120 und der Programmierelektrode 110 ist ein Element 101 mit Tunneleffekt, und der Teil der Dielektrikumschicht zwischen der Löschelektrode 130 und dem unteren Teil des schwebenden Gate 120 ist ein Element 102 mit Tunneleffekt. Die Kapazitäten der Elemente 101 und 102 mit Tunneleffekt werden mit C&sub2;&sub1; und C&sub3;&sub2; bezeichnet. Die Kapazität zwischen dem schwebenden Gate 120 und dem Substrat 140 wird mit C2S (die "Steuerkapazität") bezeichnet. Ein Masseanschluß 150 wird im Substrat 140 proximal zur Programmierelektrode 110, und ein Bitleitungsanschluß 160 wird im Substrat 140 proximal zur Löschelektrode 130 vorgesehen.
- Durch geeignete Behandlung der leitenden Schichten werden die Oberflächen des schwebenden Gate und der Programmierelektrode mikrotexturiert, um gekrümmte Oberflächen zu erzeugen, die das elektrische Feld örtlich verstärken. Diese örtliche Verstärkung des elektrischen Feldes erzeugt die starken Feldstärken, die erforderlich sind, um den Fowler-Nordheim-Feldemissions-Tunneleffekt mit verhältnismäßig geringen Spannungen, die über das Tunneldielektrikum angelegt werden, zu bewirken. Z.B. wird eine 1000 Å dicke Siliciumdioxidschicht, die auf einem geglätteten Einkristallsubstrat aufgewachsen ist, in der Regel bei 80 - 100 V tunneln. Eine ähnliche 1000 Å dicke Oxidschicht, die auf einer texturierten Polysiliciumschicht ausgebildet wird, tunnelt schon, wenn nur 10 bis 20 V über das Oxid angelegt werden. Es ist diese Feldverstärkung aufgrund der örtlichen Krümmung, d.i. das Mikrotexturieren der Oberfläche der Polysiliciumschicht, die zuläßt, daß in der vorliegenden Erfindung eine relativ dicke Dielektrikumschicht eingesetzt wird. Diese örtlich gekrümmten, d.i. mikrotexturierten Bereiche lassen sich auf der oberen Fläche oder an den Kantenflächen der Polysiliciumschichten ausbilden, in Abhängigkeit von der Art des Prozesses, einschließlich Oxidation, die dem Polysiliciumauftrag folgt. Der Betrag der Krümmung, d.i. Mikrotexturierung, wird eingestellt durch die nachfolgenden Prozesse, um die gewünschte Spannung einzustellen, bei der der Tunneleffekt auftritt.
- Eine äquivalente Schaltung, die die Speicherzelle der Fig. 1 beschreibt, wird in Fig. 2 dargestellt. Die Potentiale der Polysiliciumschichten sind gegeben durch VP1 (für Poly 1), VFG (für das Poly 2 Schwebende Gate) und VP3 (für Poly 3). Die Tunnelelemente sind schematisch dargestellt als 201 und 202. Die Poly-Schichten bilden jeweils die Gates eines Feldeffekttransistors, wobei Poly 3 das Gate eines Transistors 230, Poly 2 das Gate eines Transistors 220 und Poly 1 das Gate eines Transistors 210 bildet. Die Kanalbereiche dieser Transistoren 210, 220 und 230 werden innerhalb der Oberfläche 142 des Substrats 140 gebildet (wie in Fig. 1 gezeigt wird). Die Bitleitungsspannung VBIT 260, Masse 250, und Kapazitäten C&sub2;&sub1;, C&sub3;&sub2; und C2S werden ebenfalls gezeigt.
- Das Spannungsbetriebsfenster des schwebenden Gate (bekannt auch als Speicherfenster) wird definiert als die Differenz zwischen dem positiven Potential am schwebenden Gate, wenn das schwebende Gate gelöscht wurde, und der Höhe des negativen Potentials am schwebenden Gate, wenn das schwebende Gate programmiert wurde. Auf der Grundlage der Fig. 2 läßt sich die Spannung am schwebenden Gate nach dem Schreiben etwa so ausdrücken:
- wobei
- (VFG)P = C&sub2;&sub1;-C&sub3;&sub2;/C&sub2;&sub1;+C&sub3;&sub2; VP3-VP1/2 (2)
- für den programmierten Zustand, und
- (VFG) = C&sub2;&sub1;-C&sub3;&sub2;/C&sub2;&sub1;+C&sub3;&sub2;+C2S VP3-VP1/2 + C2S/C&sub2;&sub1;+C&sub3;&sub2;+C2S VP3+VP1/2 (3)
- für den gelöschten Zustand, wobei (VFG)E die Spannung des schwebenden Gate im gelöschten Zustand und (VFG)P die Spannung im Programmierzustand ist, und wobei VP1 und VP3 die Potentiale sind, die bei der Schreiboperation benutzt werden. Die Summierung über j in Gleichung (1) erstreckt sich über die Störkapazitäten, die vom schwebenden Gate "gesehen" werden und bei jeder gewünschten Zahl abgeschnitten werden können, in Abhängigkeit von der Bedeutung der Terme. Ein typischer Wert für j ist 6. Die Gleichungen (2) und (3) werden abgeleitet unter Berücksichtigung nur der gezeigten Kapazitätsterme, unter der Annahme, daß alle anderen Kapazitäten hinreichend klein sind, daß sie ignoriert werden können. Von der Steuerkapazität C2S für diesen Paddelfreien Fall wird angenommen, daß sie für den programmierten Zustand den vollen metallischen Kapazitätswert des schwebenden Gate zum Substrat aufweist und im gelöschten Zutand gegen Null geht. Von diesen Bedingungen wird ferner angenommen, daß sie sowohl für Leseals auch für Schreiboperationen gelten. Von den Tunnelspannungen (Spannungen über die Tunnelelemente, die erforderlich sind, um die geforderten Tunnelströme bei den Schreiboperationen beizubehalten) wird angenommen, daß gleich und von einem Wert sind, der die Hälfte der Spannung beträgt, die während einer Schreiboperation zwischen Poly 3 und Poly 1 liegt.
- Eine Speicherzelle mit einem Paddel hat typisch eine Vorspannelektrode in dem Substratbereich unterhalb des schwebenden Gate und unter der Speicherelektrode angeordnet, die von entgegengesetzter Leitfähigkeit ist. Wenn die Kapazität zwischen dem schwebenden Gate und dem Paddel als C2M gegeben ist und die restliche Steuerkapazität aus nichtmetallischer Kanalkapazität, gegeben mit C2C, besteht, sind die Gleichungen für die Spannungen des schwebenden Gate im programmierten und im gelöschten Zustand gegeben durch
- und
- (VFG)E = C&sub2;&sub1;-C&sub3;&sub2;/CTOT VP3-VP1/2 + C2M+C2C/CTOT VP3+VP1/2 (5)
- wobei CTOT = C&sub2;&sub1; + C&sub3;&sub2; + C2M + C2C, und VBIT die Bitleitungsspannung ist.
- Die Gleichungen (4) und (5) wurden abgeleitet unter der Annahme, daß nur diese hier auftretenden Kapazitäten signifikant sind. Ebenso wird angenommen, daß C2M viel größer ist als C2C und C2C für den programmierten Status nur die Hälfte ihres vollen metallischen Kapazitätswertes aufweist, und ansonsten den vollen Kapazitätswert aufweist. Es wurde gefunden, daß diese Annahme das beobachtete Verhalten annehmbar beschreibt. Die Tunnelspannung durch die einzelnen Tunnelelemente wird ebenfalls als gleich angenommen und mit einem Wert, der gleich ist der Hälfte der zwischen Poly 3 und Poly 1 während des Schreibens angelegten Gesamtspannung (wie auch im paddelfreien Fall).
- Da die Größe des Speicherfensters eben das Potential im gelöschten Zustand minus das Potential im programmierten Zustand, ergibt die Subtraktion der Gleichung (4) von Gleichung (5) die Größe 5 des Speicherfensters.
- wobei der Ausdruck (C2M + ½ C2C)/CTOT bekannt ist als die "kapazitive Kopplungseffizienz".
- Gleichung (6) zeigt, daß die Größe des Speicherfensters direkt proportional der kapazitiven Kopplungseffizienz ist.
- Somit ist es erwünscht, um die Größe des Speicherfensters einer Speicherzelle zu maximieren, die kapazitive Kopplungseffizienz so dicht an 100% zu machen wie nur möglich. Das heißt, C2M und C2C sollten viel größer sein als C&sub3;&sub2; und C&sub2;&sub1;.
- Ein Weg zur Vergrößerung des Speicherfensters ist also das Verkleinern der Kapazitätswerte C&sub3;&sub2; und C&sub2;&sub1;. Das läßt sich erreichen durch Vergrößern der Dicke der dielektrischen Zwischenschichten in allen Bereichen mit Ausnahme der Bereiche der ersten und der zweiten Polysiliciumschichten, wo verstärktes Emissionstunneln gewünscht wird. Da die Tunnelelementkapazitäten C&sub3;&sub2; und C&sub2;&sub1; empfindlich auf die Dicke des Dielektrikums zwischen der ersten und der zweiten Polysiliciumlage reagieren, wird das Programm/Löschfenster vergrößert werden, wenn die Dicke der dielektrischen Schichten, die die Programmierelektrode 110 und das schwebende Gate 120 überlagern, vergrößert wird.
- Eine dickere Dielektrikumschicht reduziert auch die Ausrichtempfindlichkeit zwischen den Polysiliciumschichten. Eine dickere Oxidschicht bedeutet eine reduzierte Kapazität per Einheitsfläche, was zu einem Betriebsfenster der Schwebenden Gate-Zelle führt, die weniger empfindlich auf Fehlausrichtung reagiert.
- In Matrizen aus Speicherzellen sind die Zellen in der Regel spiegelbildlich um elektrische Kontaktlinien angeordnet. Fehlausrichtung der Polysiliciumschichten kann bei der Fertigung der Zellen vorkommen. Ausgerichtete spiegelbildliche Speicherzellen gemäß der vorliegenden Erfindung, und fehlausgerichtete spiegelbildlich angeordnete Speicherzellen werden in Fig. 3(A) bzw. 3(b) gezeigt.
- Wie in Fig. 3(B) gezeigt wird, ist die zweite Polysiliciumschicht um eine Größe Δ L fehlausgerichtet. Diese Veränderung der relativen Größe führt zu einer Steigerung bzw. Minderung der betreffenden Interpoly-Kapazität. Es gibt verschiedene Komponenten mit Interpoly-Kapazität bei Halbleitervorrichtungen. Von Interesse ist hier die sogenannte variable Kapazität, die aus dem planaren Interpoly-Bereich entsteht. Diese Kapazität hängt streng von einer Fehlausrichtung ab. Die Kapazität des Planarbereichs (Flächenkapazität) ist gegeben durch:
- C = eoxWL/tox (7)
- dabei ist W = Breite des Polysilicium-Überlappungsbereichs
- L = Länge des Überlappungsbereichs
- tox = Dicke des Interpoly-Oxids
- eox = Dielektrische Konstante des Oxids
- Der Einsatz eines dickeren dielektrischen Oxids für einen signifikanten Bereich zwischen den Polysiliciumschichten vermindert somit die Gesamt-Interpoly-Kapazität durch Reduktion der Flächenkapazität. Sie reduziert ferner die Empfindlichkeit der Kapazität gegenüber Fehlausrichtung (dC/dL).
- Bei einer bestimmten Fehlausrichtungsbedingung der zweiten Polysiliciumschicht gegenüber der ersten, und der dritten gegenüber der zweiten wird die Kapazität eines Tunnelelements zunehmen, während die des anderen abnimmt. Das führt zu einer Verschiebung des Mittelpunkts des Betriebsfensters, die in etwa gegeben ist durch:
- ΔVWC ΔC&sub2;&sub1; - ΔC&sub3;&sub2;/CTOT (8)
- dabei ist ΔC&sub2;&sub1; = eoxWΔL/tox
- und ΔC&sub3;&sub2; = eoxWΔL/tox
- und wobei VTUN die Tunnelspannung über die Tunnelelemente ist und C&sub2;&sub1; und C&sub3;&sub2; die Änderungen in den entsprechenden Kapazitäten infolge der Fehlausrichtung sind.
- Die Verschiebung des Mittelpunkts des Betriebsfensters tritt aus folgenden Gründen auf. Während einer Schreiboperation ziehen die erste Polysiliciumschicht und die dritte Polysiliciumschicht kapazitiv in entgegengesetzten Richtungen (z.B. -3V und +25V), während sie beim Lesen kapazitiv in der gleichen Richtung ziehen (z.B. gehen beide nach +5V). Folglich wird ein etwaiges kapazitives Ungleichgewicht infolge einer Fehlausrichtung zu einer Verschiebung des Schwebenden Gate-Fensters führen und diese Verschiebung wird nicht kompensiert durch die Leseoperations-Vorspannbedingung. Da in der Matrix der Speicherzellen die Zellen um die elektrischen Kontaktlinien spiegelbildlich angeordnet sind, heißt das, daß jede zweite Zeile der Zellen Fensterverschiebungen in der einen Richtung aufweist, während die anderen Zellenzeilen Fensterverschiebungen in der anderen Richtung aufweisen. Bezugszellen, die die Fehlausrichtung verfolgen, können diese Situation verbessern, aber es gibt eine Grenze für die Lösung durch Referenzzellen, die erreicht ist, wenn das Fenster so weit ins Negative verschoben ist, daß eine Löschzustandspannung des schwebenden Gate zu niedrig wird, daß sie den erforderlichen Fühlerstrom erzeugt, oder wenn die Fensterverschiebung so weit ins Positive geht, daß die Programmzellenleitfähigkeit zu groß wird.
- Die Dickisolierschicht zwiefacher Dicke der vorliegenden Erfindung erzielt somit unterschiedliche Vorteile gegenüber den Stand der Technik hinaus. Damit eine befriedigende Höhe der Elektronentransmission stattfindet, muß ein Mittel existieren, um die Fowler-Nordheim-Emission von den einschlägigen Oberflächen der emittierenden Leiterschichten zu verstärken. Die vorliegende Erfindung benutzt vorzugsweise solche Mittel, die das Bilden einer mikrotexturierten Oberfläche auf der emittierenden Leiterschicht beinhalten. Weitere Mittel zum Verstärken der Feldemission durch die einschlägigen Leiterschichten sind dem Fachmann für Halbleitertechnik klar und liegen somit innerhalb des Bereichs der Erfindung. Als Beispiel für solche Mittel ist die verstärkte Emission aus Bereichen der Leiterschicht mit örtlicher Krümmung bekannt, wie z.B. an den Ecken oder Kerbstellen der betreffenden Oberfläche.
- Ein Prozeß zum Ausbilden einer dielektrischen Schicht zweifacher Stärke gemäß der vorliegenden Erfindung wird anhand der Schnittansichten in den Fig. 4(a) bis 4(f) illustriert. Fig. 4(a) zeigt ein Substrat 440, das bereits verschiedene herkömmliche Bearbeitungsschritte durchlaufen hat. Oben auf Substrat 440 aufgewachsen ist eine Gate-Oxidschicht 445 mit einer vorgegebenen Dicke, um eine geeignete Kapazität zwischen dem Substrat 440 und einer ersten Polysiliciumschicht 410 zu bewirken, die oben auf die Gate-Oxidschicht 445 aufgebracht ist. Eine dicke Interpoly-Oxidschicht 450 wird auf die erste Polysiliciumschicht 410 aufgebracht. Herkömmliche Oxidschichten sind etwa 550 Å dick. In der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Dickoxidschicht 450 mindestens doppelt so dick wie eine herkömmlichen Oxidschicht. Zum Beispiel kann die Dicke der Dickoxidschicht 450 größer/gleich 1400 Å betragen. Die Oxidschicht 450 kann z.B. durch chemische Niederdruck-Dampfabscheidung oder thermische Oxidation gebildet werden. Beim Ausbilden der Dickoxidschicht 450 auf der ersten Polysiliciumschicht 410 wird die Oberfläche dieser letzteren mikrotexturiert und erzeugt örtlich gekrümmte Oberflächen, die das elektrische Feld örtlich so verstärken, daß aus der Oberfläche der Polysiliciumschicht 410 ein verstärktes Feldemissions-Tunneln einsetzten kann. Eine Photoresistschicht 460 wird auf herkömmliche Weise auf die Dickoxidschicht 450 aufgebracht. Fig. 4(b) zeigt einen herkömmlichen anisotropen Oxid-Atzschritt, in dem die Dickoxidschicht 450 (der Fig. 4 (a)) gemäß einem Muster ausgeätzt wird, das durch die Photoresistschicht 560 vorgegeben ist und die Dickoxidschicht 451 ausbildet.
- Fig. 4(c) zeigt den Schritt des Hinterschneidens der Dickoxidschicht 451 (der Fig. 4(b)) gegenüber der darüberliegende Photoresistschicht 460. Dieses Hinterschneiden wird ausgeführt unter Anwenden herkömmlicher Naß- oder Plasmaoxid-Atztechniken zum Ausbilden des Hinterschnitts in einer Dickoxidschicht 452. Der Hinterschnitt kann gleichmäßig ausgeführt werden und läßt sich leicht wiederholen. Der Betrag des Hinterschnitts ist mehrere Male die Dicke der Dickoxidschicht gemäß der vorliegenden Erfindung. Zum Beispiel kann der Hinterschnitt 0,2 bis 0,3 µm ausmachen. Fig. 4(d) zeigt den nächsten Schritt des anisotropen Atzens der ersten Polysiliciumschicht 410 (der Fig. 4(a) bis 4(c)), um die erste Polysiliciumschicht 411 zu bilden, die so bemaßt wird, daß sie den gewünschten Spezifikationen der zu fertigenden Speicherzellen entspricht. Hier muß bemerkt werden, daß die Grenzen der Photoresistschicht 460 die Grenzen der geätzten Polysiliciumschicht 411 definieren. Der Photoresist 460 (der Fig. 4(a) bis 4(d)) wird dann abgearbeitet. Fig. 4(e) zeigt den Prozeß zum Ausbilden der Tunneloxidschichten 470 durch Ausbilden einer isolierenden Oxidschicht über den freiliegenden Bereichen der ersten Polysiliciumschicht 411 und der ersten Gate-Oxidschicht 445. Das führt insbesondere zu einer Isolieroxidschicht an den Schultern der ersten Polysiliciumschicht 411, die anliegend an die Hinterschneidung der Dickoxidschicht 452 liegt. Hier ist anzumerken, daß der Dickoxidteil 452 während der Ausbildung der Oxidschicht 470 maskiert werden kann oder seine Dicke erhöht werden kann, wenn die Schicht 470 ausgebildet wird, wie es nach dem Stand der Technik herkömmlich ist. Oxidschichten 470 werden so ausgebildet, daß sie eine vorgegebene Dicke aufweisen, die viel geringer ist als die Dicke der Oxidschicht 450 (z.B. etwa 450 Å gegenüber 1400 Å). Diese Lösung ermöglicht die genaue Steuerung der kritischen Dimensionen der erfindungsgemäßen Tunnelbereiche. Eine zweite Polysiliciumschicht 420 wird auf die hinterschnittene Dickoxidschicht 452, die Tunnelbereiche 470 und die Gate-Oxidschicht 445 auf herkömmliche Art aufgebracht, wie in Fig. 4(f) gezeigt wird.
- Versuche haben gezeigt, daß die erhöhte Dicke der Dickoxidschicht 452 die Interpoly-Sollkapazität C&sub3;&sub2; um etwa 40%, und die Interpoly-Sollkapazität C&sub2;&sub1; um etwa 25% reduziert. Das führt zu zwei signifikanten Verbesserungen.
- Erstens, der nominelle Speicherfensterrand des schwebenden Gate (Löschzustandspannung minus Programmierzustandspannung) verbessert sich um etwa 1 V, was in etwa 18% Verbesserung bei der Speicherfenstergröße bedeutet. Zweitens, Speicherzellen, die gemäß der vorliegenden Erfindung gefertigt werden, haben eine herabgesetzte Empfindlichkeit gegen Fehlausrichtung etwa um einen Faktor 2. Zum Beispiel, wenn das Interpoly-Oxid viermal so dick ist, ist die Fenstermittelpunktverschiebung nur ein Viertel dessen, was durch ein dünneres Oxid für die gleiche Fehlausrichtung bewirkt wird. Das ergibt sich aus der reduzierten Flächenkapazität je Einheit, die ein Speicherfensterzentrum erzeugt, das weniger empfindlich gegen Fehlausrichtung ist.
- In den Fig. 5(a) bis 5(d) wird ein Beispiel für die Verbesserung am Speicherfenster des Schwebenden Gate gezeigt. Die Zeichen + und - bezeichnen die Zelle und ihr Spiegelbild. Fig. 5(a) zeigt die Werte der verschiedenen Kapazitäten als Funktion der Poly-2-Fehlausrichtung (ΔL) für den Fall einer einzigen Dickoxidschicht. In Fig. 5(a) wird der Kondensator C2S- bei 511 gezeigt, der Kondensator C21- wird bei 512 gezeigt, der Kondensator C32- wird bei 513 gezeigt, der Kondensator C2S+ wird bei 514 gezeigt, der Kondensator C21+ wird bei 515 gezeigt und der Kondensator C32+ wird bei 516 gezeigt. Fig. 5(B) zeigt die erfindungsgemäßen Kapazitäten. In Fig. 5(b) wird der Kondensator C2S- bei 521 gezeigt, der Kondensator C21- wird bei 522 gezeigt, der Kondensator C32- wird bei 523 gezeigt, der Kondensator C2S+ wird bei 524 gezeigt, der Kondensator C21+ wird bei 525 gezeigt und der Kondensator C32+ wird bei 526 gezeigt. Wie man sehen kann, sind die Kapazitäten C21, C32 gemäß der Erfindung fast alle kleiner für den gesamten Bereich der gezeigten Fehlausrichtung. Diese verminderten Kapazitäten erzeugen ein größeres Speicherfenster des Schwebenden Gate als eine Funktion der Fehlausrichtung gemäß den Fig. 5(c) und 5(d). Die Fig. 5(c) und 5(d) zeigen die Spannungen des Schwebenden Gate für den gelöschten und den programmierten Zustand der Spiegelzellen für den Fall des einzigen Dickoxids und für das zweifache Dickoxid der vorliegenden Erfindung. In Fig. 5(c) wird ERASE- bei 531 gezeigt, PROGRAM- wird bei 532 gezeigt, ERASE+ wird bei 533 gezeigt und PROGRAM+ wird bei 534 gezeigt. In Fig. 5(d) wird ERASE- bei 541 gezeigt, PROGRAM- wird bei 542 gezeigt, ERASE+ wird bei 543 gezeigt und PROGRAM+ wird bei 544 gezeigt. Hier rufen wir in Erinnerung, daß das Speicherfenster eben die Spannung im gelöschten Zustand minus der Spannung im programmierten Zustand ist. Hier wird ersichtlich, daß die vorliegende Erfindung das Speicherfenster für alle Werte der Fehlausrichtung vergrößert.
- Durch Reduzieren der Interpoly-Kapazitäten gegenüber der Steuerungskapazität reduziert sich die Fehlausrichtungsempfindlichkeit des Speicherfensters. Das ermöglicht den Einsatz geringerer Spannungen zum Schreiben, um eine vergleichbare Speicherfenstergröße für einen gegebenen Fehlausrichtungsbereich zu erzielen, oder aber eine gelockertere Ausrichttoleranz für eine gegebene Schreibspannung zuzulassen.
- Vorstehend wurde eine nichtflüchtige Speicherzelle und ein Verfahren zu ihrer Fertigung beschrieben. Dem Fachmann ist natürlich bewußt, daß sich die vorliegende Erfindung auch auf ähnliche Vorrichtungen anwenden läßt, die auf dem Prinzip des Elektronentunneleffekts und auf gesteuerten Kapazitäten beruhen, und daß die vorliegende Erfindung ausschließlich auf den Bereich der nachstehenden Ansprüche eingeschränkt wird.
Claims (25)
1. Eine integrierte Halbleiter-Schaltungsvorrichtung mit
einer ersten und einer zweiten leitenden Schicht (110, 120),
die durch eine Dielektrikumschicht (101) getrennt sind, wobei
die erste leitende Schicht (110) eine Oberfläche hat, die
wenigstens einen Bereich lokalisierter Krümmung aufweist, die
das elektrische Feld örtlich verstärkt, so daß das Anlegen
einer Potentialdifferenz zwischen der ersten und der zweiten
leitenden Schicht ein verstärktes Feldemissions-Tunneln von
Elektronen von der ersten leitenden Schicht (110) durch die
Dielektrikumschicht (101) zur zweiten leitenden Schicht (120)
bewirkt; dadurch gekennzeichnet, daß die Dielektrikumschicht
(101) einen ersten (470) und einen zweiten (452) Teil
beinhaltet, die auf der Oberfläche der ersten leitenden Schicht
ausgebildet sind, wobei der erste Teil (470), der anliegend
an den Bereich der örtlichen Krümmung eine erste Dicke
aufweist, und der zweite Teil (452) eine zweite, relativ größere
Dicke hat, so daß das verstärkte Feldemissions-Tunneln in
erster Linie durch den ersten Teil (470) der
Dielektrikumschicht von der ersten leitenden Schicht (110) zur zweiten
leitenden Schicht (120) erfolgt.
2. Eine Vorrichtung gemäß Anspruch 1, in dem die
lokalisierte Krümmung eine Mikrogefügefläche aufweist, die auf oder
an der oberen Oberfläche der ersten leitenden Schicht (110)
ausgebildet ist.
3. Eine Vorrichtung gemäß Anspruch 1, in dem die erste und
die zweite leitende Schicht (110, 120) aus Polysilicium
gebildet sind.
4. Eine Vorrichtung gemäß Anspruch 1, in dem die zweite
Dicke (452) wenigstens 100 nm (1 000 Å) und die erste Dicke
(470) weniger als 60 nm (600 Å) beträgt.
5. Eine Vorrichtung gemäß Anspruch 1, in dem die erste
leitende Schicht (110) einen Eckenteil beinhaltet, der von
der Dielektrikumschicht und der zweiten leitenden Schicht
(120) umgeben ist; wobei die Oberfläche der ersten leitenden
Schicht wenigstens einen Bereich mit einer lokalisierten
Krümmung in der Nähe dieser Ecke aufweist, die das
elektrische Feld örtlich verstärkt; und der erste Teil (470) der
Dielektrikumschicht (101) anliegend an den Eckenbereich
örtlicher Krümmung gelegen ist.
6. Eine Vorrichtung gemäß einem beliebigen der vorstehenden
Ansprüche, in dem die integrierte Halbleitervorrichtung eine
nichtflüchtige Speicherzelle mit schwebendem Gate ist und die
erste leitende Schicht (110, 411) eine Polysiliciumschicht
ist, die oben auf einer Oxidschicht (445) ausgebildet ist.
7. Eine Speicherzelle gemäß Anspruch 6, beinhaltend eine
weitere Dielektrikumschicht (102), die auf einer oberen
Oberfläche der zweiten Polysiliciumschicht (120) aufgebracht ist;
eine dritte Polysiliciumschicht (130) teilweise auf der
oberen Oberfläche der Oxidschicht (445) aufgebracht ist und
teilweise die weitere Dielektrikumschicht (102) überlagert,
so daß sie einen Teil der zweiten Polysiliciumschicht (120)
überlagert; wobei die weitere Dielektrikumschicht (102) einen
ersten Teil (470) mit einer ersten Dicke und einen zweiten
Teil (452) mit einer zweiten, größeren, Dicke beinhaltet, so
daß das Anlegen einer Potentialdifferenz zwischen der zweiten
Polysiliciumschicht (120) und der dritten Polysiliciumschicht
(130) ein verstärktes Feldemissions-Tunneln von der zweiten
Polysiliciumschicht zur dritten Polysiliciumschicht (130) in
erster Linie durch den ersten Teil (470) der weiteren
Dielektrikumschicht (102) bewirkt.
8. Eine Speicherzelle gemäß Anspruch 7, in der die erste
Polysiliciumschicht (110) eine Programmelektrode beinhaltet,
die zweite Polysiliciumschicht (120) eine Schwebendes-Gate-
Elektrode beinhaltet, die mindestens teilweise die
Texturoberfläche der Programmelektrode überlagert, und mindestens
ein Teil derselben eine obere Texturoberfläche aufweist,
wobei das schwebende Gate von der Dielektrikumschicht und
noch weiteren Dielektrikumschichten (101, 102) umgeben ist,
und die dritte Polysiliciumschicht (130) eine Löschelektrode
beinhaltet, von der wenigstens ein Teil die Texturoberfläche
des schwebenden Gate überlagert und wobei die Dicke des
Dielektrikummaterials, das die Elektroden umgibt, mehr als 45
nm (450 Å) in den Bereichen (470) ausmacht, in denen das
Tunneln auftritt, und wobei das Dielektrikummaterial in
wenigstens einem Teil der restlichen Bereiche (452)
mindestens 100 nm (1000 Å) dick ist.
9. Eine Speicherzelle gemäß Anspruch 8, in der die
Programmelektrode (110) eine Ecke aufweist, die im allgemeinen
von der Schwebendes-Gate-Elektrode (120) umgeben ist und in
der das Tunneln in erster Linie im Bereich dieser Ecke
stattfindet.
10. Ein Verfahren zum Ausbilden einer integrierten
Halbleiter-Schaltkreisvorrichtung, das die folgenden Schritte
umfaßt:
(a) Ausbilden einer ersten leitenden Schicht (410, 411) auf
einer darunterliegenden ersten Isolierschicht (445);
(b) Ausbilden von Bereichen erhöhter Feldemission auf dieser
ersten leitenden Schicht (410, 411);
(c) Ausbilden einer zweiten Isolierschicht (452) einer
vorgegebene Dicke auf der freiliegenden Oberfläche der ersten
leitenden Schicht (410, 411);
(d) Ausbilden einer Maskierungsschicht (460) mit einem
vorgegebenen Muster auf einer oberen Fläche der zweiten
Isolierschicht (452), dabei Ausbilden eines Musters in der zweiten
Isolierschicht (452), so daß vorbestimmte Bereiche der ersten
leitenden Schicht (410, 411) freigelegt werden;
(e) Hinterschneiden der zweiten Isolierschicht (452) durch
einen Ätzprozeß um einen vorgegebenen Betrag innerhalb der
Kantengrenzen der Maskierungsschicht;
(f) Ätzen der ersten leitenden Schicht (411) gemäß dem
vorgegebenen Muster, das durch die Maskierungsschicht (460)
definiert ist;
(g) Ausbilden einer dritten Isolierschicht (470) auf allen
freigelegten Oberflächen, so daß eine resultierende
Isolierschicht oben auf der ersten leitenden Schicht einen ersten
und einen zweiten Bereich (470, 452) unterschiedlicher
vorgegebener Dicken aufweist, wobei die Dicke des zweiten Teils
größer als die Dicke des ersten Teils ist; und
(h) Ausbilden einer zweiten leitenden Schicht (420) auf der
sich ergebenden Isolierschicht (470, 452).
11. Ein Verfahren gemäß Anspruch 10, in dem der Schritt (c)
des Ausbildens einer zweiten Isolierschicht (470, 452) das
Verändern der freigelegten Oberflächen der ersten leitenden
Schicht (411) beinhaltet, um das Feldemissions-Tunneln von
der ersten Leiterfläche (411) noch weiter zu verstärken.
12. Ein Verfahren gemäß Anspruch 10, in dem die erste und
die zweite leitende Schicht (411, 420) aus Polysilicium sind.
13. Ein Verfahren gemäß Anspruch 10, in dem die vorgegebene
Dicke des zweiten Bereichs (452) der sich ergebenden Schicht
mindestens 100 nm (1000 Å) beträgt, und die vorgegebene Dicke
des ersten Bereichs (470) der sich ergebenden Schicht weniger
als 60 nm (600 Å) beträgt.
14. Ein Verfahren gemäß Anspruch 10, in dem der Ätzprozeß in
Schritt (e) eine Naßoxid-Ätztechnik ist.
15. Ein Verfahren gemäß Anspruch 10, in dem der Ätzprozeß in
Schritt (e) eine isotrope Plasmaoxid-Ätztechnik ist.
16. Ein Verfahren gemäß Anspruch 10, in dem das Ausmaß des
Hinterschnitts in Schritt (e) 0,2 µm bis 0,3 µm seitlich von
der Kante des vorgegebenen Musters der Maskierungsschicht
(460) beträgt.
17. Ein Verfahren gemäß Anspruch 10, in dem die integrierte
Halbleitervorrichtung eine nichtflüchtige Speicherzelle mit
schwebendem Gate ist.
18. Ein Verfahren gemäß Anspruch 10, in dem die dritte
Isolierschicht (102) eine Dicke aufweist, die wesentlich
geringer ist als die Summe der Dicke der zweiten
Isolierschicht (101) und der dritten Isolierschicht (102).
19. Ein Verfahren gemäß Anspruch 10, in dem thermische
Oxidation benutzt wird zum Ausbilden der zweiten
Isolierschicht (425) des Schritts (c).
20. Ein Verfahren gemäß Anspruch 10, in dem chemische
Niederdruck-Dampfabscheidung benutzt wird zum Ausbilden der
zweiten Isolierschicht (452) des Schritts (c).
21. Ein Verfahren gemäß Anspruch 10, in dem thermische
Oxidation und chemische Niederdruck-Dampfabscheidung benutzt
werden zum Ausbilden der zweiten Isolierschicht (452) des
Schritts (c).
22. Ein Verfahren gemäß Anspruch 10, in dem die leitenden
Schichten (411, 420) aus Polysilicium gebildet werden und der
Schritt zum Ausbilden von Bereichen der verstärkten
Feldemission durch das Ausbilden der zweiten Isolierschicht (470,
452) auf der ersten leitenden Schicht (411) durchgeführt
wird.
23. Ein Verfahren gemäß einem beliebigen der vorstehenden
Ansprüche, in dem die Vorrichtung eine
Halbleiterspeichervorrichtung mit schwebendem Gate beinhaltet, wobei die erste
Isolierschicht (445) eine Gate-Oxidschicht vorbestimmter
Dicke ist, die oben auf einem Halbleitersubstrat (440)
ausgebildet ist, die erste leitende Schicht (411) aus
Polysilicium gebildet ist, und die Bereiche der erhöhten
Feldemission eine Mikrogefügeoberfläche beinhalten, die zweite
Isolierschicht (452) eine Interpolyoxidschicht ist, die
verhältnismäßig dick auf der Polysiliciumoberfläche ausgebildet
ist, das Ätzen der Interpolyoxidschicht (452) und der
Polysiliciumschicht (411) in den Schritten (e) und (f) Eckenteile
der Polysiliciumschicht freilegt, über die die dritte
Isolierschicht gelegt wird, wobei die dritte Isolierschicht
verhältnismäßig dünn als ein Tunneloxid ausgebildet wird, und
auch die zweite leitende Schicht Polysilicium beinhaltet.
24. Ein Verfahren gemäß Anspruch 23, in dem das Ätzen der
Interpolyoxidschicht und der ersten Polysiliciumschicht (i)
das Ausbilden einer Photoresistschicht mit einem gewünschten
Muster auf der ersten Polysiliciumschicht; (ii) anisotropes
Ätzen der ersten Polysiliciumschicht; und (iii) isotropes
Ätzen der Interpolyoxidschicht beinhaltet.
25. Ein Verfahren gemäß Anspruch 24, das ferner beinhaltet
das Abziehen der Photoresistschicht bevor die verhältnismäßig
dünne Tunneloxidschicht aufgebracht worden ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36913489A | 1989-06-21 | 1989-06-21 | |
PCT/US1990/002555 WO1990016085A1 (en) | 1989-06-21 | 1990-05-08 | Apparatus and method for a dual thickness dielectric floating gate memory cell |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69025939D1 DE69025939D1 (de) | 1996-04-18 |
DE69025939T2 true DE69025939T2 (de) | 1996-08-01 |
Family
ID=23454223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69025939T Expired - Fee Related DE69025939T2 (de) | 1989-06-21 | 1990-05-08 | Apparat und verfahren zur herstellung einer speicherzelle mit schwebendem gate und doppelter dielektrikumschicht |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0478577B1 (de) |
AT (1) | ATE135495T1 (de) |
DE (1) | DE69025939T2 (de) |
WO (1) | WO1990016085A1 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
DE19941684B4 (de) * | 1999-09-01 | 2004-08-26 | Infineon Technologies Ag | Halbleiterbauelement als Verzögerungselement |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
JPS6046554B2 (ja) * | 1978-12-14 | 1985-10-16 | 株式会社東芝 | 半導体記憶素子及び記憶回路 |
US4274012A (en) * | 1979-01-24 | 1981-06-16 | Xicor, Inc. | Substrate coupled floating gate memory cell |
US4486769A (en) * | 1979-01-24 | 1984-12-04 | Xicor, Inc. | Dense nonvolatile electrically-alterable memory device with substrate coupling electrode |
US4328565A (en) * | 1980-04-07 | 1982-05-04 | Eliyahou Harari | Non-volatile eprom with increased efficiency |
JPS5857750A (ja) * | 1981-10-01 | 1983-04-06 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
JPS5933873A (ja) * | 1982-08-20 | 1984-02-23 | Hitachi Ltd | 半導体素子の製造方法 |
JPS611056A (ja) * | 1984-06-14 | 1986-01-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPS6288368A (ja) * | 1985-10-15 | 1987-04-22 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
US4706102A (en) * | 1985-11-07 | 1987-11-10 | Sprague Electric Company | Memory device with interconnected polysilicon layers and method for making |
JPS6367783A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0196950A (ja) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-05-08 AT AT90907873T patent/ATE135495T1/de not_active IP Right Cessation
- 1990-05-08 WO PCT/US1990/002555 patent/WO1990016085A1/en active IP Right Grant
- 1990-05-08 EP EP90907873A patent/EP0478577B1/de not_active Expired - Lifetime
- 1990-05-08 DE DE69025939T patent/DE69025939T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
ATE135495T1 (de) | 1996-03-15 |
EP0478577B1 (de) | 1996-03-13 |
DE69025939D1 (de) | 1996-04-18 |
EP0478577A1 (de) | 1992-04-08 |
EP0478577A4 (en) | 1992-07-08 |
WO1990016085A1 (en) | 1990-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69130163T2 (de) | Verfahren zur Herstellung einer MOS-EEPROM-Transistorzelle mit schwebendem Gate | |
DE4114344C2 (de) | Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis | |
DE4016346C2 (de) | Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung | |
DE3782279T2 (de) | Elektrisch veraenderbare, nichtfluechtige speicheranordnung vom schwebenden gate-typ, mit geringerer tunneleffektflaeche und herstellung derselben. | |
DE3850943T2 (de) | Löschbaren programmierbarer Speicher. | |
DE69021419T2 (de) | Halbleiterspeicheranordnung mit einem ferroelektrischen Material. | |
DE3650624T2 (de) | EPROM mit selbstausgerichtetem, unterteiltem Gate | |
DE69527388T2 (de) | EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren | |
DE69615995T2 (de) | Elektrisch löschbarer und programmierbarer festwertspeicher mit nichtuniformer dieelektrischer dicke | |
DE68924849T2 (de) | Nichtflüchtiger halbleiterspeicher und verfahren zur herstellung. | |
DE69225198T2 (de) | Verfahren zur Herstellung einer Halbleiterspeicheranordnung, die ein schwebendes Gate mit verbesserter Isolierschicht enthält | |
DE19611438B4 (de) | Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung | |
DE19533165C2 (de) | Verfahren zur Herstellung einer nicht-flüchtigen Speicherzelle mit einer Stapelgateelektrode in einem zellenförmigen Oxidatonsbereich | |
DE69013094T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. | |
DE69312676T2 (de) | Prozess zur Herstellung von integrierten Bauelementen einschliesslich nichtvolatiler Speicher und Transistoren mit Tunneloxidschutz | |
DE102004043517B4 (de) | Halbleiterspeicherbauelement mit Speicherzellen mit Floating-Gate-Elektrode und Herstellungsverfahren | |
DE10228565A1 (de) | Nicht-flüchtige Speichervorrichtung und Herstellungsverfahren derselben | |
DE69407318T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung | |
DE19807010B4 (de) | Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung | |
EP2012359B1 (de) | Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren | |
DE69624107T2 (de) | Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung | |
DE19748495C2 (de) | EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld | |
DE10206057B4 (de) | Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung | |
DE60207658T2 (de) | Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung | |
DE69316858T2 (de) | Nichtflüchtige Halbleiteranordnung und Verfahren zur ihrer Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |