DE69020772T2 - Wannen-Bildung für Halbleiter-Bauelemente. - Google Patents

Wannen-Bildung für Halbleiter-Bauelemente.

Info

Publication number
DE69020772T2
DE69020772T2 DE69020772T DE69020772T DE69020772T2 DE 69020772 T2 DE69020772 T2 DE 69020772T2 DE 69020772 T DE69020772 T DE 69020772T DE 69020772 T DE69020772 T DE 69020772T DE 69020772 T2 DE69020772 T2 DE 69020772T2
Authority
DE
Germany
Prior art keywords
well
oxide layer
conductivity type
dopant
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69020772T
Other languages
English (en)
Other versions
DE69020772D1 (de
Inventor
Martin Andrew Henry
Andrew Derek Strachan
Martin John Teague
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Ltd Great Britain
Original Assignee
Inmos Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=10654649&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE69020772(T2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Inmos Ltd filed Critical Inmos Ltd
Publication of DE69020772D1 publication Critical patent/DE69020772D1/de
Application granted granted Critical
Publication of DE69020772T2 publication Critical patent/DE69020772T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/07—Guard rings and cmos

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Wanne eines Leitfähigkeitstyps in einem Siliciumsubstrat. Insbesondere bezieht sich die Erfindung auf ein Verfahren zur Ausbildung von Zwillingswannen in einer CMOS- Struktur.
  • In bekannten CMOS-Halbleiteranardnungen ist an der Wannengrenze eine stufenförmige Höhendifferenz zwischen n-Wannen und p-Wannen im normalen Zwillingswannenschema vorhanden, die im allgemeinen rund 2000 Ångström beträgt (1 Å - 10&supmin;¹&sup0; m). Zu solchen Wannenstrukturen führende Verfahren sind z.B. in WO-A-8 303 709 und WO-A-8 504 984 beschrieben. Wenn eine Photoresistschicht über der Wannengrenze zwischen den Zwillingswannen angebracht wird, kann die Stuf enhöhe zu Änderungen der Photoresistdicke im Bereich bis zu 10 um Breite auf beiden Seiten der Grenze führen. Infolge von stehenden Wellenwirkungen, die während der photolitographischen Belichtung des Photoresists auftreten, kann jede Änderung von etwa 600 Ångström in der Photoresistdicke bei Verwendung von Belichtungsgeräten mit der Quecksilber-G-Linie Änderungen zwischen den entworfenen Abmessungen und den tatsächlich gedruckten Abmessungen bis zu 0,15 um hervorrufen. Bis heute war dieser Verlust der Abmessungsgenauigkeit nahe den Wannengrenzen nicht besonders bedeutsam, da solche Änderungen weniger als 10% der gesamten gewählten Linienbreite ausmachten (10% sind eine normalerweise zulässige Entwurfstoleranz). Die Linienbreiten sind jedoch nunmehr auf Werte verringert worden, bei denen eine Änderung von 0,15 um über 15% der gesamten Formabmessung bedeuten könnte. Eine solche Änderung der Linienbreite würde kritische Schaltungen aus einem Bereich von 10 um Breite auf beiden Seiten der Wannengrenze tatsächlich ausschließen. Bisher war diese Einschränkung der kritischen Schaltungsanordnung kein ernstliches Problem der Formgebung wegen der bekannten großflächigen CMOS-latch-up-Erscheinung, die ihrerseits die Anordnung einer aktiven Schaltung nahe den Wannengrenzen ausgeschlossen hat.
  • Mit der Verfügbarkeit von eptitaxialen Siliciumsubstraten und anderen Entwicklungen in der CMOS-latch-up-Unterdrückung wurde es jedoch möglich, den Zwischenraum zwischen n- und p-Kanal-sources und -drains über die Wannengrenze von rund 12 um auf weniger als 4 um zu reduzieren. Um vollen Vorteil aus der CMOS-latch-up-Unterdrückung ziehen zu können, besteht ein wirkliches technisches Bedürfnis, daß die mit den Wannengrenzen verbundenen Linienbreitenänderungen verringert werden, um ein volles Ausnützen der den Wannengrenzen benachbarten Flächen (d.h. innerhalb 2 bis 10 um von diesen Grenzen) zu ermöglichen.
  • Darüber hinaus verringert die Anwesenheit einer stufenförmigen Höhendifferenz an der Wannengrenze von rund 2000 Ångström in bekannten Anordnungen die Planheit der Anordnungen. Moderne VLSI-Anordnungen werden zunehmend zuverlässig bei Zwischenverbindungen in inehrf achen Ebenen bezüglich der Erzielung von Leistungsfähigkeit, Funktionalität und Zuverlässigkeit. Alle diese Anordnungen stützen sich weitgehend auf ausgezeichnete Planheit der dielektrischen Schichten zwischen den Zwischenverbindungsebenen. Daher besteht ein ständiges technisches Bedürfnis, die Planheit der gesamten Anordnung zu erhöhen.
  • Die Erfindung schafft ein Verfahren zum Ausbilden einer Wanne eines Leitfähigkeitstyps in einem Siliciumsubstrat gemäß dem Anspruch 1.
  • Eine Ausführungsform der Erfindung wird lediglich beispielhaft mit Bezugnahme auf die Figuren beschrieben. Es zeigt:
  • Figur 1 einen Schnitt durch einen Siliciumwaferaufbau nach dem Aufwachsen einer Oxidschicht, Aufbringen einer Schicht von Siliciumnitrid, Anbringen eines gemusterten Photoresists, Ätzen des freigelegten Siliciumnitrids und anschließendes Implantieren eines Dotiermittels;
  • Figur 2 den Aufbau gemäß Fig.1 nach der Entfernung des Photoresists und nach weiterem Wachstum der Oxidschicht;
  • Figur 3 den Aufbau der Fig.2 nach dem Entfernen des Siliciumnitrids und während des Implantierens eines Dotiermittels;
  • Figur 4 den Aufbau der Fig.3 nach dem Oxidieren des Aufbaus;
  • Figur 5 den Aufbau gemäß Fig.4 nach dem Eintreiben der Wanne; und
  • Figur 6 den Aufbau der Fig.5 nach dem Entfernen des Oxids.
  • Gemäß Fig.1 wird ein Siliciumwafersubstrat 2 anfänglich in bekannter Weise oxidiert, um auf demselben eine Oxidschicht 4 aufwachsen zu lassen, die rund 500 Ångström dick ist. Eine Siliciumnitrid(Si&sub3;N&sub4;)-Schicht 6 mit einer Dicke von etwa 1000 Ängström wird sodann auf die Oxidschicht auf gebracht mittels chemischer Aufdampfung. Die kombinierte Oxidund Nitridschicht 4,5 wird sodann mit einer Photoresistschicht 8 maskiert oder gemustert und der Aufbau wird sodann in bekannter Weise geätzt, wobei der Photoresist 8 an seiner Stelle verbleibt und eine Fläche 10 des Siliciums freigelegt wird, die durch eine Restschicht 11 von etwa 350 Ångström der ursprünglichen Oxidschicht 4 abgedeckt ist und dazu dient, die später zu formende Wanne festzulegen. Sodann wird ein Dotiermittel 12 eines Leitfähigkeitstyps in die Fläche 10 implantiert, wobei die Implantierung 12 letztlich zur Festlegung der zu bildenden Wanne verwendet wird. Die Implantierung besteht normalerweise aus 2,7 x 10¹² Ionen/cm² Bor bei 125 keV (je Ion). Der erhaltene Aufbau ist in Fig.1 gezeigt und die zur Ausbildung des Aufbaus gemäß Fig.1 angewendeten Schritte sind bekannt.
  • Im folgenden wird ein Zwillingswannenverfahren mit einer gegendotierten p-Wanne und einer n-Pseudowanne auf einem n-Typ-Siliciumsubstrat beschrieben. Dementsprechend ist das Dotiermittelimplantat 12 ein p-Dotiermittelimplantat, da eine p-Wanne gebildet werden soll. Das beschriebene Verfahren kann jedoch leicht abgeändert werden, wie es dem Fachmann ohne weiteres klar sein dürfte, um eine gegendotierte n-Wanne und eine p-Pseudowanne auf einem p-Typ-Substrat zu erzeugen.
  • Wie aus Fig.2 hervorgeht, wird sodann die Photresistschicht 8 entfernt und ein etwa 3000 Ångström dickes Maskierungsoxid 14 läßt man sodann durch ein bekanntes Wärmeverfahren im Bereich 10 oberhalb des Implantats 12 aufwachsen. Das Maskierungsoxid 14 ist dünner als ein durch das bekannte Verfahren zur Ausbildung von Zwillingswannen erzeugtes Maskierungsoxid, das eine Dicke von rund 4000 bis 5000 Ångström besitzt, und die Bedeutung dieser Dickendifferenz wird nachfolgend erläutert.
  • Gemäß Fig.3 wird die Siliciumnitridschicht 6 sodann entfernt, z.B. durch heiße Orthophosphorsäue, wobei man etwa 500 Ångström des ursprünglichen Oxids über diesen Bereichen zur Bildung einer n-Pseudowanne und etwa 3000 Ångström des Maskierungsoxids über dem Bereich 10 zur Bildung der p-Wanne stehenläßt. Ein Dotiermittel des entgegengesetzten Leitfähigkeitstyps, wie das Dotierimplantat 12, wird sodann in den Bereich 16 des Substrats 2 implantiert, der den Bereich 10 bei der dargestellten Ausführungsform umgibt, wobei der Bereich 16 mit einem n-Dotiermittel, z.b. Phosphor, implantiert wird, welche die n-Pseudowanne neben der p-Wanne festlegen soll. Das n-Dotiermittel wird durch diejenigen Teile der ursprünglichen Oxidschicht 4 implantiert, die an das Maskierungsoxid 14 angrenzen. Das Maskierungsoxid 14 verhindert eine Implantierung des n-Dotiermittels in den Bereich 10 des Substrats, der darunter liegt. Die Dosis der n-Pseudowannen-Implantierung ist die gleiche wie diejenige bei dem bekannten Verfahren zur Erzeugung von Zwillingswannen, z.B. 3,7 x 10¹² Ionen/cm² Phosphor, jedoch wird die Energie der Implantierung im Vergleich zu dem bekannten Verfahren von etwa 120 kev auf 60 keV (per Ion) verringert, um ein Eindringen der Implantierung durch das erfindungsgemäß verwendete dünnere Maskierungsoxid 14 auszuschließen.
  • Aus Fig.4 ist ersichtlich, daß die n-Implantierung 18, die die n-Pseudowanne festlegen soll, das p-Implantat 12 umgibt, das die p-Wanne festlegen soll.
  • Die nächsten Schritte des erfindungsgemäßen Verfahrens bestehen darin, die implantierte Substanz zu aktivieren und zu treiben, was als Eintreiben (drive-in) bekannt ist, und das Substrat zu oxidieren, um die Höhe der Stufe 20 zwischen dem Maskierungsoxid 14 und den restlichen Teilen der ursprünglichen Oxidschicht 4 zu verringern. Der Wanneneintreibschritt und der Oxidationsschritt können entweder als Einschrittverfahren oder als Zweischrittverfahren als aufeinanderfolgende Schritte in beliebiger Reihenfolge durchgeführt werden. Bei einem insbesondere bevorzugten Vorgehen werden die Schritte des Wanneneintreibens und der Oxidation in einem Einschrittverfahren durchgeführt, und dieses besondere Verfahren wird im folgenden beschrieben. Zur deutlicheren Darstellung zeigt jedoch Fig.4 das Substrat nach der Oxidation und Fig.5 zeigt das Substrat nach dem folgenden Wanneneintreiben, obwohl zu bemerken ist, daß in der folgenden Beschreibung Oxidation und Eintreiben gleichzeitig auftreten.
  • Bei dem bevorzugten Verfahren wird der Oxidationsschritt vor dem Wanneneintreiben während des Einschrittverfahrens ausgeführt, indem das Substrat in einer umgebenden Dampfatmosphäre erhitzt wird, in welche Wasserstoff und Sauerstoff (zur Erzeugung einer Dampf/Sauerstoffatmosphäre) über eine vorbestimmte Zeitperiode während des Zyklus eingeleitet worden sind. Das Wanneneintreiben wird sodann vollendet, indem die Gase auf eine inerte Umgebungsatmosphäre umgeschaltet werden, die normalerweise aus Stickstoff besteht. Dies hält entsprechend die Temperatur für beide Schritte auf dem gleichen Wert; normalerweise liegt die Temperatur bei rund 1200ºC. Dampf wird angewendet, um die Zeit des Oxidationsschritts möglichst kurz zu machen, obwohl auch eine trockene Oxidation angewendet werden könnte, wenn gewünscht. Beim Oxidationsverfahren wird die Stufenhöhe 20 zwischen dem Maskierungsoxid 14 und der ursprünglichen Oxidschicht 4 stark verringert, da die Oxidschicht 4 im Verhältnis zum Wachstum des Maskierungsoxids 14 viel schneller wächst. Dieser Unterschied in der Wachstumsgeschwindigkeit ist vorhanden, da die Oxidationsgeschwindigkeit abnimmt, wenn die Dicke des Oxids steigt. Daher ist die Oxidationsgeschwindigkeit im n-Pseudowannenbereich, wo die Oxidschicht 4 rund 600 Ångström dick ist, anfänglich viel höher als im p-Wannenbereich, wo das Maskierungsoxid rund 3000 Ångström dick ist. Dies ergibt eine anfängliche Verringerung der Siliciumstufenhöhe, obwohl der Vorteil der Diffusionsgeschwindigkeitsbegrenzung abnimmt, wenn die Dicke des Oxids im n-Pseudowannenbereich steigt. Die nachfolgende Oxidierung des Siliciums nach diesem anfänglichen Schritt wird noch fortgesetzt mit einer weniger höheren Geschwindigkeit im n-Pseudowannenbereich, da die n-Dotierung (d.h. durch Phosphor) die Oxidation bezüglich der p-Dotierung (d.h. durch Bor) beschleunigt. Beim bevorzugten Verfahren wird die Oxidierung mittels Dampf und Sauerstoff über rund 30 Minuten durchgeführt, um eine endgültige Stuf enhöhe 20 zwischen den oberen Flächen der zwei Oxidschichten 4,14 von rund 400 Ängström zu erhalten. Längere Oxidationsschritte als etwa 60 Minuten sind nicht geeignet, wenn nicht Änderungen der Wannenimplantatdosierungen angewendet werden, um die Dotiermittelabsonderung zu kompensieren. Dies kann auch zur Erzeugung von Stapelfehlern im Oxid führen. Es wird dem Fachmann klar sein, daß durch die Verrringerung der Stufenhöhe 20 an der Oberfläche der Oxidschichten 4,14 auf rund 400 Ångström dann auch die entsprechende Stuf enhöhe 22 an der Trennfläche Silicium/Oxid (die zuletzt die Stufenhöhe 22 an der Wannengrenze bildet) in gleicher Weise auf rund 400 Ångström infolge des Wachstumsmechanismus des Oxids auf dem Silicium reduziert wird. Beim Wanneneintreibschritt werden die implantierten Dotiermittel 12 und 18 aktiviert und diffundieren in das Siliciumsubstrat, um eine p-Wanne 24 zu bilden, die von einer n-Pseudowanne 26 umgeben ist. Der erhaltene Aufbau ist in Fig.5 gezeigt.
  • Gemäß Fig.6 besteht der letzte Schritt in der Wannenausbildung darin, daß ganze von dem Maskierungsoxid 14 und den restlichen Teilen der ursprünglichen Oxidschicht 4 gebildete Oxid z.B. durch Eintauchen in ein 10:1-Gemisch von H&sub2;O:HF zu entfernen. Der endgültige Wannenaufbau ist in Fig.6 gezeigt. Es ist ersichtlich, daß eine Stufenhöhe 22 von etwa 400 Ångström an der Grenze zwischen der Oberfläche des Wannenbereichs 28 und der benachbarten Siliciumoberfläche 30 vorhanden ist. Übliche CMOS-Verfahrensschritte können anschließend angewendet werden, um CMOS-Halbleiteranordnungen zu bilden.
  • Es ist aus Fig.6 ersichtlich, daß nach Entfernung des Oxids die Stufenhöhe der Wannengrenze rund 400 Ångström beträgt, und dies ist zu vergleichen mit der Höhe von rund 2000 Ångström beim bekannten Wannenbildungsverfahren. So schafft die Erfindung eine Lösung der oben erwähnten Probleme des Standes der Technik, indem die Änderungen der Topographie an der Wannengrenze minimal gemacht werden. Mit einer Stufe von 400 Ångström an der Wannengrenze wurde der Bereich, in welchem Linienbreiten durch die Wannenstufe beeinträchtigt werden, von 10 um auf beiden Seiten der Grenze auf 2 um auf beiden Seiten der Grenze verringert. Darüber hinaus wurde die Linienbreitenänderung innerhalb des beeinträchtigten Bereichs von 0,15 um auf weniger als 0,05 um verringert. Eine solche Verbesserung ist mehr als ausreichend, um die Anordnung von kritischen Schaltungsteilen in nur 2 um Entfernung von der Wannenkante zu ermöglichen. Dies kann sehr beträchtliche Flächeneinsparungen gegenüber dem Stand der Technik ergeben, insbesondere bei einigen Schaltungsanordnungen, wie bei statischen Speicherzellen mit direktem Zugriff (SRAM) mit vollem CMOS (6 Transistoren).
  • Die Erfinder haben auch festgestellt, daß die Anwesenheit einer Stufe mit 400 Ångström ausreicht, um einen angemessenen Kontrast für die Dunkelfeldausrichtung aufeinanderfolgender Schichten in photolitographischen Verfahrensschritten zu gewährleisten.
  • Die Erfindung ergibt den weiteren Verfahrensvorteil, daß durch Verringern der Wannenstufe auf rund 400 Ångström im Vergleich zu dem Wert von 2000 Ångström mit üblichen Zwillingswannen-CMOS-Aufbauten verbundene topographische Änderungen in großem Maßstab beseitigt werden, und dies kann das Verfahren zum Erzielen einer Einebnung des Aufbaus wesentliche vereinfachen, was sowohl die Ausnützung der Anorndung als auch die Zuverlässigkeit der Schaltung verbessert.
  • Ein weiterer Vorteil der Erfindung besteht darin, daß das Verfahren eine Abänderung des normalen sich selbst ausrichtenden Zwillingswannenverfahrens ist, das keine zusätzlichen Verfahrensschritte erfordert, um die Schrumpffähigkeit und Zuverlässigkeit der Anordnung zu verbessern.
  • Bei dem bekannten Verfahren ließ man, wie oben beschrieben, ein Maskierungsoxid mit einer Dicke von 4000 bis 5000 Ångström auf das Substrat aufwachsen. Diese besondere Oxiddicke wurde bisher angewendet, um sicherzustellen, daß kein n-Dotiermittel (d.h. Phosphor) in die p-Wanne eindringt, das während des Wanneneintreibens aus dem Oxid ausgestoßen worden ist. Tatsächlich haben die Erfinder festgestellt, daß ein 300 Ångström dickes Maskierungsoxid leicht ausreicht, um diese Wirkung zu verhindern, und durch geringeren Verbrauch des Substrats wird die Stufenhöhe miminal gemacht, die während des Wanneneintreibens verringert werden muß.
  • Weiter war bei dem bekannten Verfahren nach dem Implantieren des Dotiermittels zur Bildung der Pseudowanne (d.h. durch den in Fig.3 gezeigten entsprechenden Implantierungsschritt) die übliche Praxis so, daß etwa 3000 Ångström des Maskierungsoxids durch Eintauchen entfernt wurden, um das implantierte n-Dotiermittel (d.h.Phosphor) vom Oxid oberhalb der p-Wanne zu entfernen, wobei dies wiederum deshalb durchgeführt wurde, um gegen ein Austreiben von n-Dotiermittel aus dem Oxid während des Wanneneintreibens zu schützen. Da bei der vorliegenden Erfindung ein Oxidierungsschritt zum Wanneneintreibschritt hinzugefügt wird, kann sich der im Oxid vorhandene Phosphor nicht in die p-Wanne absondern, da der Diffusionskoeffizient des Phosphors bezüglich der Oxidierungssubstanz bei der Wanneneintreibtemperatur (rund 1200ºC) wenigstens einige Größenordnungen geringer ist, und daher entwickelt sich die Oxidierungsfront viel schneller als der Phosphor in die Trennfläche diffundieren und sich aussondern kann. So bildet die Erfindung den weiteren Vorteil, daß der übliche Eintauchschritt vor dem Wanneneintreiben weggelassen werden kann.
  • Die Erfindung schafft ein Verfahren zur wiederholbaren Steuerung der Stufenhöhe zwischen n- und p-Wanne auf einen minimalen Wert, um noch einen angemessenen Kontrast für Dunkelfeldausrichtung nachfolgender Schichten zu gewährleisten, jedoch derart, daß die Änderung der Photoresistdicke an der Wannengrenze reduziert wird, um die Ausnützung der Siliciumoberfläche optimieren zu können.

Claims (11)

1. Verfahren zum Ausbilden einer Wanne eines Leitfähigkeitstyps in einem Siliciumsubstrat, welches die folgenden Schritte umfaßt:
(a) Bereitstellen eines Siliciumsubstrats mit einem ersten Oberflächenbereich desselben, der mit einem Dotiermittel eines Leitfähigkeitstyps dotiert ist, und einem zweiten Oberflächenbereich desselben, der mit einem Dotiermittel des entgegengesetzten Leitfähigkeitstyps dotiert ist, wobei der erste und zweite Bereich jeweils durch erste und zweite Abschnitte einer Oxidschicht abgedeckt ist, die auf das Siliciumsubstrat aufgewachsen ist, der erste Abschnitt dicker ist als der zweite Abschnitt und eine Stufe von der Oberfläche des ersten Bereichs zur Oberfläche des zweiten Bereichs vorhanden ist;
(b) Oxidieren des Substrats zur Vergrößerung der Dicke der Oxidschicht derart, daß die Dickendifferenz zwischen dem ersten und zweiten Abschnitt verringert und dadurch die Höhe der Stufe verringert wird;
(c) Erhitzen des Substrats, um eine Diffusion des Dotiermlittels des einen Leitfähigkeitstyps und dadurch die Ausbildung einer Wanne dieses einen Leitfähigkeitstyps im Substrat sowie eine Diffusion des Dotiermittels des entgegengesetzten Leitfähigkeitstyps nach unten in das Substrat zu bewirken, wobei der Erhitzungsschritt vor, während und nach dem Oxidierungsschritt (b) durchgeführt wird; und
(d) Entfernen der Oxidschicht, um dadurch die Oberfläche des Siliciumsubstrats freizulegen, wobei die Oberfläche eine Stufe im Bereich der Wannengrenze aufweist.
2. Verfahren nach Anspruch 1, bei welchem der Oxidierungsschritt (b) und der Erhitzungsschritt (c) als ein einziger Schritt ausgeführt werden, in welchem das Oxidieren und Erhitzen in unterschiedlichen Umgebungsatmosphären durchgeführt wird.
3. Verfahren nach Anspruch 2, bei welchem der Oxidierungsund Erhitzungsschritt bei im wesentlichen der gleichen Temperatur durchgeführt wird.
4. Verfahren nach Anspruch 2 oder 3, bei welchem der Oxidierungsschritt (b) durch Erhitzen des Substrats in einer oxidierenden Atmosphäre bei einer Temperatur von rund 1200ºC durchgeführt wird.
5. Verfahren nach Anspruch 4, bei welchem der Oxidierungsschritt (b) für etwa 30 Minuten durchgeführt wird.
6. Verfahren nach einem der vorangehenden Ansprüche, bei welchem vor dem Oxidierungsschritt (b) der erste und zweite Abschnitt der Oxidschicht eine Dicke von etwa 300 um (3000 Ångström) bzw. rund 50 um (500 Ångström) aufweist.
7. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Höhe der Stufe rund 40 um (400 Ångström) beträgt.
8. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Schritt (a) das Aufwachsen einer Oxidschicht von im wesentlichen gleichförmiger Dicke und das Ausbilden des ersten Abschnitts der Oxidschicht durch Maskieren des zweiten Abschnitts der Oxidschicht mit einer Maskierungsschicht sowie ein selektives Aufwachsen von weiterem Oxid auf den ersten Oberflächenbereich des Siliciumsubstrats umfaßt.
9. Verfahren nach einem der vorangehenden Ansprüche, bei welchem das Dotiermittel des entgegengesetzten Leitfähigkeitstyps in den zweiten Oberflächenbereich des Siliciumsubstrats nach der Ausbildung des ersten und zweiten Abschnitts der Oxidschicht implantiert wird, wobei der erste Abschnitt der Oxidschicht die Maskierung des ersten Oberflächenbereichs des Siliciumsubstrats gegen Dotiermittelimplantierung bewirkt.
10. Verfahren nach Anspruch 9, bei welchem das Dotiermittel des entgegengesetzten Leitfähigkeitstyps bei einer Energie von 60 keV je Ion implantiert wird.
11. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der zweite Oberflächenbereich des Siliciumsubstrats aus einer Pseudowanne des entgegengesetzten Leitfähigkeitstyps zu demjenigen der genannten Wanne besteht.
DE69020772T 1989-04-07 1990-03-16 Wannen-Bildung für Halbleiter-Bauelemente. Expired - Fee Related DE69020772T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB898907897A GB8907897D0 (en) 1989-04-07 1989-04-07 Forming wells in semiconductor devices

Publications (2)

Publication Number Publication Date
DE69020772D1 DE69020772D1 (de) 1995-08-17
DE69020772T2 true DE69020772T2 (de) 1995-12-21

Family

ID=10654649

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69020772T Expired - Fee Related DE69020772T2 (de) 1989-04-07 1990-03-16 Wannen-Bildung für Halbleiter-Bauelemente.

Country Status (5)

Country Link
US (1) US5045495A (de)
EP (1) EP0391561B1 (de)
JP (1) JPH02288359A (de)
DE (1) DE69020772T2 (de)
GB (1) GB8907897D0 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05271928A (ja) * 1992-03-23 1993-10-19 Hitachi Ltd 摺動部材とその製法並びにその用途
US5300797A (en) * 1992-03-31 1994-04-05 Sgs-Thomson Microelectronics, Inc. Coplanar twin-well integrated circuit structure
EP0605965A3 (de) * 1992-12-31 1994-11-02 At & T Corp Verfahren zur Herstellung CMOS-integrierter Schaltungen.
DE69519079T2 (de) * 1994-12-08 2001-03-15 At & T Corp., New York Fabrikation einer integrierten Schaltung mit Zwillingswannen
KR0146080B1 (ko) * 1995-07-26 1998-08-01 문정환 반도체 소자의 트윈 웰 형성방법
US5946564A (en) 1997-08-04 1999-08-31 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry
KR100620218B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 반도체 소자
KR100734325B1 (ko) * 2006-07-14 2007-07-02 삼성전자주식회사 반도체 소자의 제조방법
KR101008656B1 (ko) * 2008-05-22 2011-01-25 한국표준과학연구원 2차원 도펀트이미징 공간분해능 기준 물질
US8153496B1 (en) * 2011-03-07 2012-04-10 Varian Semiconductor Equipment Associates, Inc. Self-aligned process and method for fabrication of high efficiency solar cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4516316A (en) * 1984-03-27 1985-05-14 Advanced Micro Devices, Inc. Method of making improved twin wells for CMOS devices by controlling spatial separation
US4554726A (en) * 1984-04-17 1985-11-26 At&T Bell Laboratories CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate

Also Published As

Publication number Publication date
GB8907897D0 (en) 1989-05-24
JPH02288359A (ja) 1990-11-28
EP0391561A2 (de) 1990-10-10
EP0391561B1 (de) 1995-07-12
DE69020772D1 (de) 1995-08-17
EP0391561A3 (de) 1992-01-02
US5045495A (en) 1991-09-03

Similar Documents

Publication Publication Date Title
DE3485880T2 (de) Verfahren zur herstellung von halbleiteranordnungen.
DE4336135C1 (de) Verfahren zum Bilden von n-leitenden und p-leitenden Gates in einer Schicht aus polykristallinem Silizium
DE3881004T2 (de) Verfahren zum herstellen von integrierten cmos-anordnungen mit verringerten gate-laengen.
EP0005164B1 (de) Verfahren zur Herstellung integrierter logischer Schaltungen in Implantationstechnik mit gehärteter Photoresistmaske
DE10345346B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE69224545T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung unter Verwendung der Ionenimplantation
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
EP0839386B1 (de) Verfahren zur herstellung eines mos-transistors
EP0018520B1 (de) Verfahren zur vollständigen Ausheilung von Gitterdefekten in durch Ionenimplantation von Phosphor erzeugten N-leitenden Zonen einer Siliciumhalbleitervorrichtung und zugehörige Siliciumhalbleitervorrichtung
DE2650511A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE69904690T2 (de) Tiefe Ausnehmung in einer Flachgraben-Isolation für einen PFET mit einem vergrabenen Kanal
DE3000847A1 (de) Verfahren zur ausbildung dotierter zonen in einem substrat
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
CH615781A5 (de)
DE69430062T2 (de) Selbstausgerichtetes cmos-verfahren
DE4420052C2 (de) Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen
DE4410272C1 (de) Verfahren zur Herstellung von Halbleiterelementen
DE69020772T2 (de) Wannen-Bildung für Halbleiter-Bauelemente.
DE68928396T2 (de) CMOS-integrierte Schaltung mit modifizierter Isolation
DE2519432A1 (de) Verfahren zur herstellung dotierter vergrabener zonen in einem halbleiterkoerper
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE19654686C2 (de) Verfahren zum Herstellen einer Dreiwannen-Anordnung in einer Halbleitervorrichtung
DE2839933A1 (de) Integrierte schaltung mit isolierendem substrat
DE2728845A1 (de) Verfahren zum herstellen eines hochfrequenztransistors

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: SGS-THOMSON MICROELECTRONICS LTD., MARLOW, BUCKING

8339 Ceased/non-payment of the annual fee